JP2002230069A

JP2002230069A - 論理検証装置

Info

Publication number: JP2002230069A
Application number: JP2001026247A
Authority: JP
Inventors: Mikihiro Tanaka; 幹浩田中; Akira Yamagiwa; 明山際
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-02-02
Filing date: 2001-02-02
Publication date: 2002-08-16

Abstract

(57)【要約】【課題】論理検証装置のインタフェース部のピン配置が
あらかじめ決まっているとき、一つのスイッチングデバ
イスのみを経由して遅延を少なくし、インタフェース部
から論理部の任意のピンへの接続を実現する技術を提供
する。【解決手段】ｎ種類のカテゴリに分類した第一の接続端
子を有する複数の論理素子と、一つあるいは複数のイン
タフェースコネクタと、複数のスイッチングデバイスか
ら構成される組を前記ｎ種類の各カテゴリに対応する数
分用意し、前記第一の接続端子と、この接続端子が属す
るカテゴリに対応する組の前記スイッチングデバイスを
接続する第一の接続用配線と、前記コネクタと前記第三
の接続端子を接続し、前記コネクタとカテゴリを異にす
るｎ個の前記スイッチングデバイスとを接続する第二の
接続用配線と、前記論理素子間を接続する第三の接続用
配線とを有する。【効果】論理検証装置のインタフェース部から論理部の
任意の接続端子への接続を実現し、インタフェース部の
ピン配置の制約を解消する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一つあるいは複数
のプログラム可能な論理素子あるいは論理部に検証対象
の論理データを展開し、大規模集積回路の論理の検証を
行う装置に関する。

【０００２】

【従来の技術】近年、サーバやネットワーク等の情報処
理装置に適用する大規模集積回路（ＬＳＩ）の大規模
化、多ピン化、小形化が進んでいる。

【０００３】このようなＬＳＩ等の論理素子を設計する
際に、ＬＳＩの論理検証精度を向上させるために、従来
のソフトウェアエミュレーション技術に加え、プログラ
ム可能な論理素子であるＦＰＧＡ（ＦｉｅｌｄＰｒｏ
ｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）を用いた
ハードウェアエミュレーションをＬＳＩの論理検証に適
用する方式が用いられている。

【０００４】しかしながら、近年のＬＳＩ内部回路のゲ
ート規模の増大に伴い、論理検証には多数のＦＰＧＡを
必要とするようになってきている。このような論理検証
装置は、複数のＦＰＧＡ等のプログラム可能な論理素子
とプログラム可能なスイッチングデバイスで構成され、
論理素子とインタフェース用コネクタの間、あるいは論
理素子同士をスイッチングデバイスを経由して接続する
アーキテクチャが採用されている。

【０００５】まず、図６に示すような一つのスイッチン
グデバイス５２と複数の論理素子５１ａ〜５１ｄで構成
するアーキテクチャがある。この場合、スイッチングデ
バイス５２により、インタフェースコネクタ５３ａ〜５
３ｄから論理素子５１ａ〜５１ｄの任意のピンへの接続
を制御することができる。しかしながら、複数の論理素
子５１ａ〜５１ｄが多数のピンを持つときは、接続を制
御するスイッチングデバイス５２は多ピン大規模のスイ
ッチングデバイスが要求される。図６のようなアーキテ
クチャでは、論理素子５１ａ〜５１ｄのピン数がそれぞ
れ４００ピンであり、インタフェースコネクタ５３ａ〜
５３ｄがそれぞれ１００ピンだと仮定すると、２０００
ピンのスイッチングデバイスが必要となる。

【０００６】そこで、図７に示すように、複数のスイッ
チングデバイス６２ａ、６２ｂが論理素子６１ａ〜６１
ｄとインタフェースコネクタ６３ａ〜６３ｄの間、ある
いは二つの論理素子の間に配置され、接続を制御するア
ーキテクチャが採用されている。このようなアーキテク
チャを採用した論理検証装置の一例として、特開平１１
-３５２１９０号公報に記載されている技術があげられ
る。

【０００７】

【発明が解決しようとする課題】しかし、多ピン大規模
スイッチングデバイスの代わりに複数のスイッチングデ
バイスを組み合わせて用いる上述した従来の技術では、
インタフェースコネクタ６３ａ〜６３ｄ部でのピン配置
があらかじめ決まっている場合には、以下に説明するよ
うに、論理素子６１ａ〜６１ｄに対して、任意のピンへ
接続することができないという問題点があった。

【０００８】図７において、論理素子６１ａ〜６１ｄの
ピンはそれぞれＡ０〜Ａ３、Ｂ０〜Ｂ３にカテゴリ分け
されてスイッチングデバイス６２ａ、６２ｂに接続され
ている。スイッチングデバイス６２ａは論理素子６１ａ
〜６１ｄのカテゴリＡ０〜Ａ３のピンと接続され、スイ
ッチングデバイス６２ｂはカテゴリＢ０〜Ｂ３のピンと
接続されている。

【０００９】この場合、スイッチングデバイス６２ａと
接続されているインタフェースコネクタ６３ａ、６３ｂ
のピンは、論理素子６１ａ〜６１ｄのカテゴリＡ０〜Ａ
３のピンには接続可能であるが、カテゴリＢ０〜Ｂ３の
ピンには接続できない。一方、スイッチデバイス６２ｂ
と接続されているインタフェースコネクタ６３ｃ、６３
ｄのピンは、論理素子６１ａ〜６１ｄのカテゴリＢ０〜
Ｂ３のピンには接続可能であるが、カテゴリＡ０〜Ａ３
のピンには接続できない。このように、インタフェース
コネクタ６３ａ〜６３ｄでのピン配置に制約が生じると
いう問題点があった。

【００１０】更に図７のピン配置の制約を解消する方法
として、図８に示すようにスイッチングデバイスを二段
階で構成するアーキテクチャが考えられる。この場合、
インタフェースコネクタ７４ａ〜７４ｄから論理素子７
１ａ〜７４ｄの任意のピンへの接続が可能になり、ピン
配置の制約は解消される。しかし、インタフェースコネ
クタから論理素子への信号は、必ずスイッチングデバイ
スを二つ経由することにより遅延が大きくなるという問
題点があった。

【００１１】本発明の目的は、論理検証装置のインタフ
ェース部のピン配置があらかじめ決まっているとき、一
回のスイッチングデバイスの経由で論理部あるいは論理
素子の任意のピンへの接続を制御する技術を提供するこ
とである。

【００１２】本発明の他の目的は、論理検証装置の論理
部あるいは論理素子と第一と第二のスイッチングデバイ
スの間の配線を容易にする技術を提供することである。

【００１３】本発明の他の目的は、論理検証装置の検証
できる論理規模を容易に拡大できる技術を提供すること
である。

【００１４】本発明の他の目的は、論理検証装置のイン
タフェース部でピン配置の制約があっても構わないと
き、論理検証装置のコストダウンを実現する方法を提供
することである。

【００１５】

【課題を解決するための手段】本発明は、ｎ種類のカテ
ゴリに分類した第一の接続端子を有する複数の論理素子
と、一つあるいは複数のインタフェースコネクタと、複
数のスイッチングデバイスから構成される組を前記ｎ種
類の各カテゴリに対応する数分用意し、前記第一の接続
端子と、この接続端子が属するカテゴリに対応する組の
前記スイッチングデバイスを接続する第一の接続用配線
と、前記コネクタと前記第三の接続端子を接続する配線
であって、前記コネクタとカテゴリを異にするｎ個の前
記スイッチングデバイスとを接続する第二の接続用配線
と、前記論理素子間を接続する第三の接続用配線とを有
する。

【００１６】第一の接続端子とは、スイッチングデバイ
スと論理素子の間で、信号を授受するための、論理素子
に設けられた接続端子を指す。第二の接続端子とは、ス
イッチングデバイスに設けられた、論理素子との信号を
授受するための端子をいう。さらに、第三の端子とは、
スイッチングデバイスに設けたインタフェースコネクタ
との間で、信号を授受するための接続端子をいう。

【００１７】また、第一の接続用配線とは、論理素子と
スイッチングデバイスとを結ぶ配線である。また、この
接続用配線は、同じ組のスイッチングデバイスに分岐し
て接続される場合もある。第二の接続用配線とは、スイ
ッチングデバイスとコネクタを接続するためのものであ
る。さらに、第三の接続用配線とは、論理素子相互間の
接続を行う配線を示す。

【００１８】このように、複数のスイッチングデバイス
からなる組を各カテゴリに対応する組用意し、コネクタ
の欠く接続端子について、論理素子の全てのカテゴリに
接続するためのスイッチングデバイスが十分な数だけ存
在することになる。従って、各コネクタの接続端子は、
配線経路は異なっても、論理素子の任意の接続端子に接
続することが可能となり、設計条件の厳しい場合におい
ても、任意の配線構造を有する論理検証装置を提供する
ことが可能となる。

【００１９】さらに、スイッチングデバイスは、インタ
フェース部と論理部の間、あるいは二つの論理部の間の
信号の伝達経路の途中に一個だけ配置され、スイッチン
グデバイス内の接続をプログラムすることにより伝達経
路を制御する。このように、一つのスイッチングデバイ
スを経由するだけで、インタフェース部であるコネクタ
の接続端子と、論理素子などの論理部が接続されること
になるので、信号伝送の遅延を削減することが可能とな
る。

【００２０】さらに、各組において、同一のカテゴリに
対応する各スイッチングデバイスは、基板の表裏の対向
する位置に搭載し、対向する位置の端子が同一信号を伝
送するとき、端子同士を基板に設けた貫通スルーホール
により接続する。これにより、論理部とスイッチングデ
バイスの間の配線が大幅に緩和することが可能となる。

【００２１】論理部はそれぞれ一つあるいは複数のプロ
グラム可能な論理素子とスイッチングデバイスで構成さ
れ、検証対象の論理データがプログラムされる。論理部
の代わりにプログラム可能な論理素子で構成することも
可能である。論理部あるいは論理素子は、論理検証装置
から物理的に取り外して、交換可能とする。また、論理
検証装置の各カテゴリの組において、2個目以降のスイ
ッチングデバイスの搭載の有無は選択可能とする。

【００２２】

【発明の実施の形態】以下、図面を用いて本発明の実施
例について詳細に説明を行う。図１〜４を用いて、本発
明の第一の実施例を説明する。図１〜３には、本実施例
の実装を示しており、図４には、論理検証装置におけ
る、主なデバイス間の接続状態が示してある。

【００２３】図１は論理検証装置の内部にある論理検証
用ボード１を表面から見た図であり、図２は裏面から見
た図である。図１において、本実施例の論理検証ボード
１では、基板２の表面に、一つあるいは複数の論理部３
と、二つのスイッチングＬＳＩ４と、一つあるいは複数
の外部と接続するインタフェースコネクタ６が搭載され
ている。図１の論理部３には、例えば、ＦＰＧＡ等の論
理ＬＳＩが搭載されている。基板２に搭載する論理部３
の例としては、特開平１１−３５２１９０号公報や特願
２０００−１４２２４６号に記載されている論理モジュ
ールがある。また、より大規模の論理規模の論理素子を
搭載した論理モジュールと交換することにより、論理規
模の拡大に対応することが可能である。また、図１、２
で、論理検証用ボード１はモジュールであっても構わな
い。

【００２４】図２は、基板２の裏面にスイッチングＬＳ
Ｉ５が搭載されている様子を示している。図２のスイッ
チングＬＳＩ５と図１のスイッチングＬＳＩ４とは、基
板２の両面の対向するランド位置にそれぞれ搭載されて
いる。

【００２５】図３は、論理検証ボード１の基板部２の断
面拡大図であり、対抗した位置にあるスイッチングＬＳ
Ｉ４、５の配線の接続方法の一例を示す図である。図３
で、基板２の両面には、スイッチングＬＳＩ４、５の端
子と接続するランド３１と外層配線層３２が配置されて
いる。対となるスイッチングＬＳＩ４、５の対向する位
置の端子が同一信号を伝送する場合は、基板２のランド
３１間を接続する貫通スルーホール３３を用いることに
よって、端子同士の接続を行う。

【００２６】なお、基板の同一面に対となるスイッチン
グデバイスを実装することも可能である。この実装の実
施例を図９に示す。この実施例では、信号伝送のディレ
イが多少生じることとなるが、基板２の片面のみしか部
品を搭載できないケースに有効である。

【００２７】図４は、図１〜３で示した論理検証用ボー
ド１に実装された各デバイス間の、内部配線の一実施例
を示したものである。論理検証用ボード１は、論理部１
１ａ〜１１ｄ、第一のスイッチングデバイスの組１２ａ
と１３ａ、第二のスイッチングデバイスの組１２ｂと１
３ｂ、インタフェースコネクタ１４ａ〜１４ｂと、論理
信号用配線１０１〜１０５から構成されている。論理信
号用配線には、論理部―スイッチングデバイス間接続用
配線１０１、１０２、スイッチングデバイス―コネクタ
間接続用配線１０４、１０５、論理部間接続用配線１０
３がある。

【００２８】第一のスイッチングデバイスの組１２ａと
１３ａと第二のスイッチングデバイスの組１２ｂと１３
ｂは、インタフェースコネクタ１４ａ〜１４ｄと論理部
１１ａ〜１１ｂの間、あるいは二つの論理部の間の信号
の伝達経路の途中に一個だけ配置される。具体的には、
各スイッチングデバイス、論理部、インタフェースコネ
クタは、以下のような配線により相互に接続する。

【００２９】論理部１１ａ〜１１ｄ接続端子であるピン
は、Ａ０〜Ａ３、Ｂ０〜Ｂ３という２種類にカテゴリ分
けされている。ボード１上のスイッチングデバイスは、
論理素子のピンのカテゴリに対応しており、本実施例で
は、カテゴリａ、ｂそれぞれに２つのスイッチングデバ
イス、即ち、第一のスイッチングデバイスの組１２ａ、
１３ａと、第二のスイッチングデバイスの組１２ｂ、１
３ｂがある。論理部１１ａ〜１１ｄと第一のスイッチン
グデバイスの組の１２ａ、あるいは第二のスイッチング
デバイスの組の１２ｂの間は論理部接続用配線１０１で
接続されている。

【００３０】各ピンは、論理部接続用配線１０１を介し
て、Ａ０〜Ａ３はスイッチングデバイス１２ａに接続
し、Ｂ０〜Ｂ３は、スイッチングデバイス１２ｂに接続
している。また、論理部接続用配線１０１は、途中から
分岐して各組のスイッチングデバイスの対となる第二の
スイッチングデバイスに論理部接続用配線１０２で接続
される。例えば、論理部１１ａとスイッチングデバイス
１２ａの間を接続する論理信号用配線１０１から、論理
信号用配線１０２が途中で分岐し、スイッチングデバイ
ス１２ａと同じ組のスイッチングデバイス１３ａに接続
されている。

【００３１】すなわち、スイッチングデバイス１３ａ
は、スイッチングデバイス１２ａと同じ論理部のカテゴ
リのピン（Ａ０〜Ａ３）に接続され、スイッチングデバ
イス１３ｂは、スイッチングデバイス１２ｂと同じ論理
部のカテゴリのピン（Ｂ０〜Ｂ３）に接続される。本実
施例では、インタフェースコネクタは１４ａ〜１４ｂで
構成されている。

【００３２】これらのインタフェースコネクタ１４ａ〜
１４ｂとスイッチングデバイス１２ａ、１２ｂ、１３
ａ、１３ｂとの接続は、次のようになる。ここで、イン
タフェースコネクタのある特定の接続端子は、一つのス
イッチングデバイスを特定スイッチングデバイスとする
と、この特定スイッチングデバイス及び、この特定スイ
ッチングデバイスの接続先である論理素子１１ａ〜ｄの
接続端子のカテゴリとは異なるカテゴリに対応している
別の組のうちの各一個のスイッチングデバイスとに接続
配線を介して接続している。

【００３３】具体的には、第一のスイッチングデバイス
の組１２ａ、１３ａとインタフェースコネクタ１４ａ〜
１４ｂの間は、論理信号用配線１０４で接続されてい
る。さらに、論理信号用配線１０４は途中から分岐し、
第二のスイッチングデバイスの組に論理信号用配線１０
５で接続されている。例えば、第一のスイッチングデバ
イス１２ａとインタフェースコネクタ１４ａの間の論理
信号用配線１０４から、論理信号用配線１０５が途中で
分岐し、第二のスイッチングデバイス１３ｂに接続され
ている。

【００３４】図４のような配線におけるインタフェース
コネクタ１４ａ〜１４ｂと論理部１１ａ〜１１ｄの間の
信号伝送の例を説明する。インタフェースコネクタ１４
ａのある接続端子に入力された信号は、第一の組のスイ
ッチングデバイス１２ａを経由して論理部１１ｂのある
ピンに伝達される。コネクタ１４ａの同じ接続端子から
第二の組のスイッチングデバイス１３ｂを経由して、論
理部１１６の別のカテゴリのある接続単しに接続され
る。従って、図４の配線の実施例により、インタフェ
ースコネクタの任意のピンから論理部の任意のピンへの
接続が可能となる。

【００３５】さらに、二つの論理部の間は、論理信号用
配線１０３で直接接続されている。また、本実施例で
は、第一のスイッチングデバイス１２ａ、１２ｂと第二
のスイッチングデバイス１３ａ、１３ｂは、インタフェ
ースコネクタ１４ａ〜１４ｄと論理部１１ａ〜１１ｄの
間、あるいは二つの論理部の間に信号が一回だけ経由す
るように配置されている。従って、本実施例では、イン
タフェースコネクタと論理部の間は、従来と同様に一つ
のスイッチングデバイスが介在するだけなので、信号の
ディレイを押さえつつ、ピン配置の制約を軽減すること
ができる。

【００３６】さらに、配線の実施例を図１〜３のような
実装にする場合は、貫通スルーホールが分岐配線１０２
となる。このように、基板の表裏の対抗する位置に搭載
することにより、配線設計を容易にすることが可能とな
る。

【００３７】次に、図１０を用いて、論理素子１１ａ〜
１１ｄの接続端子のカテゴリが２以上である場合の実施
例について説明する。図４と同一の構成部分について
は、同一の符号を用いる。

【００３８】図１０では、各論理素子１１ａ〜１１ｄの
接続端子は、Ａ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３とい
う３種類のカテゴリに分類されている。また、インタフ
ェースコネクタは１４ａ〜１４ｂから構成されている。

【００３９】本実施例では、３つのカテゴリに対応した
スイッチングデバイスの組３つからなり、各組は二つの
スイッチングデバイスからなる。すなわち、カテゴリＡ
に対応するスイッチングデバイスの組が（１２ａ、１３
ａ）、カテゴリＢに対応するスイッチングデバイスの組
が（１２ｂ、１３ｂ）、カテゴリＣに対応するスイッチ
ングデバイスの組が（１２ｃ、１３ｃ）となっている。
また、各組のスイッチングデバイスの数はコネクタ部の
ピン数により増やしてもよい。

【００４０】各組に属するスイッチングデバイスは、対
応する各カテゴリに属する接続端子と、論理素子接続用
配線１０１、１０２を介して接続している。この論理素
子接続用配線は、本線１０１と、各スイッチングデバイ
スに分岐する分岐配線１０２から構成されている。

【００４１】コネクタの各接続端子とカテゴリを異にす
るスイッチングデバイスに、コネクタ接続用配線104、1
05を用いて接続する。また、論理素子間を、論理素子間
接続用配線103を用いて接続する。このような構成とす
ることにより、論理素子の接続端子のカテゴリの種類が
多い場合でも、インタフェースコネクタの接続端子と任
意の論理素子の接続端子とを接続することが可能とな
る。

【００４２】図５に論理検証用ボード１の別の一実施例
を示す。論理検証用ボード１は、論理部８１ａ〜８１
ｄ、スイッチングデバイス８２ａ、８２ｂ、インタフェ
ースコネクタ８３ａ〜８３ｄから構成される。論理部８
１ａ〜８１ｄとスイッチングデバイス８２ａ、８２ｂの
間は、論理信号用配線９１で接続される。スイッチング
デバイス８２ａ、８２ｂとインタフェースコネクタ８３
ａ〜８３ｄの間は、論理信号用配線９２で接続される。
二つの論理部の間は、論理信号用配線９３で接続され
る。二つのスイッチングデバイス８２ａ、８２ｂの間は
論理信号用配線９４で接続される。

【００４３】本実施例では、配線94を経由することによ
り、論理部の任意のピンへの接続を部分的に実現できま
すが、スイッチングデバイスを2個経由することによ
り、配線遅延が大きくなる。しかしながらスイッチング
デバイス間を渡る論理信号用配線９４を用意することに
より、インタフェースコネクタから論理部の任意のピン
への接続を部分的に実現できる。図５の例は、配線遅延
が大きくても良いから、論理素子の特定のピンにつなぐ
必要がある論理信号が一部あり、その他の信号はフリー
のときに有効である。

【００４４】

【発明の効果】本発明によれば、一つのスイッチングデ
バイスの経由で論理検証用ボード１のインタフェース部
のピンから論理部の任意のピンへの接続を制御すること
ができ、インタフェース部でのピン配置の制約を解消す
ることができる。

【００４５】また、基板の論理部と第一と第二のスイッ
チングデバイスの間の配線を容易にすることができる。
また、論理検証装置の検証できる論理規模を容易に拡大
することができ、検証対象の論理規模の増大に対応する
ことができる。また、論理検証装置のインタフェース部
でのピン配置制約があっても良い場合、第二のスイッチ
ングデバイスを搭載しないことにより、論理検証装置の
コストダウンを実現することが可能になる。

【図面の簡単な説明】

【図１】本発明の論理検証用ボードの一実施例の表面図
である。

【図２】本発明の論理検証用ボードの一実施例の裏面図
である。

【図３】本発明の論理検証用ボードの一実施例の側面の
拡大図である。

【図４】本発明の論理検証用ボードの配線接続方法の一
実施例である。

【図５】本発明の論理検証用ボードの配線接続方法の一
実施例である。

【図６】従来の論理検証用ボードのアーキテクチャを説
明する図である。

【図７】従来の論理検証用ボードのアーキテクチャを説
明する図である。

【図８】従来の論理検証用ボードのアーキテクチャを説
明する図である。

【図９】本発明の論理検証用ボードの別の実施例を示す
図である。

【図１０】本発明の論理検証用ボードの配線接続構成の
一実施例である。

【符号の説明】

１…論理検証用ボード、２…基板、３…論理部、４…
第一のスイッチングＬＳＩ、５…第二のスイッチングＬ
ＳＩ、６…インタフェースコネクタ、１１ａ〜１１ｄ…
論理素子あるいは論理部、１２ａ、１３ｂ…第一のスイ
ッチングデバイスの組、１２ｂ、１３ａ…第二のスイッ
チングデバイスの組、１４ａ、１４ｂ…インタフェース
コネクタ、３１…ランド、３２…外層配線層、３３…貫
通スル−ホール、５１ａ〜５１ｄ…論理素子、５２…ス
イッチングデバイス、５３ａ〜５３ｄ…インタフェース
コネクタ、６１ａ〜６１ｄ…論理素子、６２ａ〜６２ｂ
…スイッチングデバイス、６３ａ〜６３ｄ…インタフェ
ースコネクタ、７１ａ〜７１ｄ…論理素子、７２ａ〜７
２ｂ…一段目のスイッチングデバイス、７３…二段目の
スイッチングデバイス、７４ａ〜７４ｄ…インタフェー
スコネクタ、８１ａ〜８１ｄ…論理部、８２ａ〜８２ｂ
…スイッチングデバイス、８３ａ〜８３ｄ…インタフェ
ースコネクタ、９１〜９４…論理信号用配線、１０１〜
１０５…論理信号用配線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G132 AA01 AC09 AL00 5B046 AA08 DA05 JA05

Claims

【特許請求の範囲】

【請求項１】検証対象の論理を実現する論理素子であっ
てｎ種類のカテゴリに分類した第一の接続端子を有する
複数の論理素子と、外部装置との間で信号を入出力する
入出力端子を有する一つあるいは複数のコネクタと、各
論理素子に接続する第二の接続端子と前記コネクタに接
続する第三の接続端子を有し、前記ｎ種類の各カテゴリ
に対応する組数の複数のスイッチングデバイスの組と、
前記第一の接続端子の一に対して当該第一の接続端子の
カテゴリに対応する前記スイッチングデバイスの組の複
数のスイッチングデバイスの前記第二の接続端子を接続
する第一の接続用配線と、前記コネクタと前記第三の接
続端子を接続する配線であって、前記コネクタの各接続
端子とカテゴリを異にするｎ個の前記スイッチングデバ
イスとを接続する第二の接続用配線と、前記論理素子間
を接続する第三の接続用配線とを有する論理検証装置。
【請求項２】請求項１の論理検証装置において、前記第
一の接続用配線は、前記論理素子の一の前記カテゴリの
第一の接続端子と、当該カテゴリに対応するｍ個の前記
スイッチングデバイスの前記第二の接続端子とを分岐し
て接続する論理検証装置。
【請求項３】請求項１または２の論理検証装置におい
て、前記第二の接続用配線は、組となる前記コネクタに
分岐する第一の分岐配線と、相異なる前記カテゴリに対
応する各組の前記スイッチングデバイスに分岐する分岐
配線とを有する論理検証装置。
【請求項４】請求項１の論理検証装置において、前記論
理検証装置はさらに前記スイッチングデバイスを搭載す
る基板を有し、二組のスイッチングデバイスにおける同
一の前記カテゴリの前記接続端子に対応するスイッチン
グデバイスを前記基板の第一の面と第二の面の対向する
位置に搭載する論理検証装置。
【請求項５】請求項１の論理検証装置において、前記論
理素子はプログラム可能な論理素子である論理検証装
置。