JP2003178926A - Manufacturing method for monolithic ceramic electronic part - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本願発明は、電子部品の製造
方法に関し、詳しくは、セラミック素子中に、セラミッ
ク層を介して複数の内部電極層が配設された構造を有す
る積層セラミック電子部品の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an electronic component, and more specifically, a method of manufacturing a laminated ceramic electronic component having a structure in which a plurality of internal electrode layers are arranged in a ceramic element with a ceramic layer interposed therebetween. Regarding the method.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】従来、
ぺロブスカイト構造を有するチタン酸バリウム、チタン
酸ストロンチウム、チタン酸カルシウムなどのセラミッ
ク誘電体は、その高い比誘電率を利用してコンデンサ材
料として広く利用されている。また、受動部品であるコ
ンデンサは、近年の電子部品の小型化の流れから、小型
で、大きな静電容量を取得することができるものが望ま
れている。2. Description of the Related Art Conventionally, the problems to be solved by the invention
Ceramic dielectrics such as barium titanate, strontium titanate, and calcium titanate having a perovskite structure are widely used as capacitor materials because of their high relative permittivity. In addition, a capacitor that is a passive component is desired to be small in size and capable of obtaining a large electrostatic capacitance in view of the recent trend toward miniaturization of electronic components.
【０００３】ところで、セラミック誘電体を誘電体層に
用いた積層セラミックコンデンサは、従来は、空気中で
１３００℃程度の高温で焼成することが必要であったた
め、内部電極材料としては、パラジウムなどの貴金属を
使用することが必要であった。しかし、これらの貴金属
材料は非常に高価で、製品コストに占める電極材料の割
合が高くなるため、コストダウンを妨げる主たる要因の
一つになっている。By the way, a laminated ceramic capacitor using a ceramic dielectric as a dielectric layer has conventionally been required to be fired in air at a high temperature of about 1300 ° C. Therefore, palladium or the like is used as an internal electrode material. It was necessary to use precious metals. However, these precious metal materials are very expensive, and the ratio of the electrode material to the product cost is high, which is one of the main factors that hinder the cost reduction.
【０００４】そこで、かかる問題を解消するために、積
層セラミックコンデンサの内部電極材料の卑金属化が進
められ、焼成時に電極が酸化されないようにするため
に、中性又は還元性雰囲気で焼成することが可能な、耐
還元性を考慮した誘電体材料が種々開発されている。Therefore, in order to solve such a problem, the internal electrode material of the monolithic ceramic capacitor is promoted to be a base metal, and in order to prevent the electrodes from being oxidized during firing, firing is performed in a neutral or reducing atmosphere. Various possible dielectric materials in consideration of reduction resistance have been developed.
【０００５】このような状況下において、積層セラミッ
クコンデンサに対しては、さらなる小型化・大容量化が
求められており、セラミック誘電体材料の高誘電率化、
セラミック誘電体層及び内部電極層の薄層化などに関す
る技術の開発が進められている。Under these circumstances, further miniaturization and large capacity are demanded for the monolithic ceramic capacitor, and the high dielectric constant of the ceramic dielectric material,
Development of technologies relating to thinning of the ceramic dielectric layer and the internal electrode layer is underway.
【０００６】しかし、セラミック層の厚み（素子厚）
（内部電極間に介在するセラミック層の厚み）が３μm
以下になると、セラミック誘電体層と内部電極界面の凹
凸が大きくなったり、セラミック誘電体中における欠陥
（ポアー）が増加するため、寿命が低下するという問題
点がある。However, the thickness of the ceramic layer (element thickness)
(Thickness of ceramic layer interposed between internal electrodes) is 3μm
In the case of the following, there are problems that the unevenness of the interface between the ceramic dielectric layer and the internal electrode becomes large, and defects (pores) in the ceramic dielectric increase, so that the life is shortened.
【０００７】このため、セラミック層を形成するセラミ
ックグリーンシートの平滑性を向上させるとともに、セ
ラミックグリーンシートの密度を高める目的で、セラミ
ック粉末材料の粒子径を小さくする方法が提案されてい
る（例えば、特許文献１参照）。Therefore, in order to improve the smoothness of the ceramic green sheet forming the ceramic layer and increase the density of the ceramic green sheet, a method of reducing the particle diameter of the ceramic powder material has been proposed (for example, See Patent Document 1).
【０００８】[0008]
【特許文献１】特開平１０−２２３４６９号[Patent Document 1] JP-A-10-223469
【０００９】しかし、特許文献１の方法のように、粒子
径を小さくすると、セラミック粉末自体が凝集しやすく
なり、分散性が低下することから、粒子径を小さくする
という方法のみでは、セラミックグリーンシートの表面
平滑性の向上や高密度化にも限界がある。さらに、セラ
ミック誘電体粉末の場合、同じ組成で単純に粒子径を小
さくしていくと、誘電率が低下し、積層セラミックコン
デンサの大容量化への対応ができなくなるという問題点
がある。However, as in the method of Patent Document 1, when the particle size is reduced, the ceramic powder itself tends to agglomerate and the dispersibility is lowered. Therefore, the method of reducing the particle size alone is not sufficient for the ceramic green sheet. There is a limit to improving the surface smoothness and increasing the density. Further, in the case of the ceramic dielectric powder, if the particle diameter is simply reduced with the same composition, the dielectric constant decreases, and it becomes impossible to cope with the increase in capacity of the monolithic ceramic capacitor.
【００１０】また、内部電極材料に使用する金属粉末の
粒子径を小さくしていくと、粉末の焼結開始温度が低下
し、デラミネーションが生じやすくなるため、例えば積
層コンデンサ用の電極材料としての使用が難しくなると
いう問題点がある。When the particle size of the metal powder used for the internal electrode material is reduced, the sintering start temperature of the powder is lowered and delamination is likely to occur. Therefore, for example, as an electrode material for a multilayer capacitor, There is a problem that it becomes difficult to use.
【００１１】また、セラミックグリーンシートの表面平
滑性を向上させる目的で、セラミック中の有機バインダ
ーの添加量を増やした場合には、セラミックグリーンシ
ート中のセラミック粉末の体積分率が低下するため、焼
成後のセラミック素子（チップ）の体積収縮率が大きく
なる。そして、セラミック素子の体積収縮率が大きくな
ると、セラミックグリーンシートに印刷した内部電極用
の電極ペーストの面積（平面面積）も、セラミックグリ
ーンシートの平面面積の収縮率（面収縮率）に対応して
収縮し、内部電極中の電極材料（例えばＮｉなど）の体
積が一定であることから、薄膜多層の意図に反して内部
電極層の厚みが大きくなってしまうという問題点があ
る。Further, when the amount of the organic binder added to the ceramic is increased for the purpose of improving the surface smoothness of the ceramic green sheet, the volume fraction of the ceramic powder in the ceramic green sheet decreases, so that firing is performed. The volume contraction rate of the later ceramic element (chip) becomes large. When the volumetric shrinkage rate of the ceramic element increases, the area (planar area) of the electrode paste for internal electrodes printed on the ceramic green sheet also corresponds to the planar area shrinkage rate (plane shrinkage rate) of the ceramic green sheet. Since the volume of the electrode material (for example, Ni) in the internal electrode is constant due to contraction, there is a problem that the thickness of the internal electrode layer is increased against the intention of the thin film multilayer.
【００１２】また、このように有機バインダーの含有率
が高く、面収縮率の大きいセラミックグリーンシートを
用いた場合でも、セラミックグリーンシートの面収縮率
を見込んで電極ペーストの塗布厚を薄く印刷することは
可能であるが、塗布厚を薄くすると、電極ペースト層
（塗膜）にピンホールが発生したり、電極ペーストのレ
ベリングが低下して電極表面粗さが大きくなったりする
という問題点がある。そして、このような欠陥が生じる
と、焼成後に電極カバレッジ（有効電極面積）の減少が
生じて、製品の電気特性が低下するという問題点があ
る。Further, even when a ceramic green sheet having a high organic binder content and a large surface shrinkage is used, the electrode paste coating thickness should be printed thin in consideration of the ceramic green sheet's surface shrinkage. However, if the coating thickness is made thin, there are problems that pinholes are generated in the electrode paste layer (coating film), and the leveling of the electrode paste is lowered to increase the electrode surface roughness. When such a defect occurs, there is a problem that the electrode coverage (effective electrode area) is reduced after firing, and the electrical characteristics of the product deteriorate.
【００１３】なお、上述のような問題点は、積層セラミ
ックコンデンサの場合に限らず、他の積層セラミック電
子部品にも当てはまるものである。The above-mentioned problems are not limited to the case of a monolithic ceramic capacitor, but also apply to other monolithic ceramic electronic components.
【００１４】本願発明は、上記問題点を解決するもので
あり、内部電極とセラミック層の界面の凹凸に起因する
寿命の劣化や、薄膜多層化した場合の構造欠陥（デラミ
ネーション、電極部の湾曲など）の発生を抑制、防止す
ることが可能な積層セラミック電子部品の製造方法を提
供することを目的とする。The present invention is intended to solve the above-mentioned problems, and the deterioration of the life due to the unevenness of the interface between the internal electrode and the ceramic layer and the structural defects (delamination, curvature of the electrode portion) in the case of thin-film multi-layering. It is an object of the present invention to provide a method for manufacturing a monolithic ceramic electronic component capable of suppressing or preventing the occurrence of ().
【００１５】[0015]
【課題を解決するための手段】上記目的を達成するため
に、本願発明（請求項１）の積層セラミック電子部品の
製造方法は、セラミック素子中に、セラミック層を介し
て複数の内部電極層が積層された構造を有し、前記内部
電極層の厚みが０．２〜０．７μmであり、前記内部電
極層間に介在するセラミック層の厚みが３μm以下であ
り、前記内部電極層と前記セラミック層の界面の粗さ
（Ｒａ）が２００nm以下であり、かつ、セラミック層に
おける欠陥（ポアー）の発生率が、切断端面を研磨した
断面研磨面における面積率で１％以下である積層セラミ
ック電子部品の製造方法であって、表面粗さ（Ｒａ）が
１００nm以下のセラミックグリーンシート上に、電極ペ
ースト層が配設され、かつ、前記セラミックグリーンシ
ート及び前記電極ペースト層の少なくとも一方の表面が
加圧平滑化処理された電極ペースト層配設シートを積
層、圧着した後、焼成することにより、前記セラミック
素子を形成する工程を具備することを特徴としている。In order to achieve the above object, a method of manufacturing a monolithic ceramic electronic component according to the present invention (Claim 1) is such that a plurality of internal electrode layers are provided in a ceramic element via ceramic layers. It has a laminated structure, the thickness of the internal electrode layer is 0.2 to 0.7 μm, the thickness of the ceramic layer interposed between the internal electrode layers is 3 μm or less, the internal electrode layer and the ceramic layer Of the multilayer ceramic electronic component having a roughness (Ra) of 200 nm or less and an occurrence rate of defects (pores) in the ceramic layer is 1% or less in terms of an area ratio of a cross-section polished surface obtained by polishing a cut end surface. A manufacturing method, wherein an electrode paste layer is disposed on a ceramic green sheet having a surface roughness (Ra) of 100 nm or less, and the ceramic green sheet and the electrode paste. The method is characterized by comprising a step of forming the ceramic element by laminating, press-bonding, and calcining the electrode paste layer-provided sheets in which at least one surface of the layers is pressure-smoothed.
【００１６】表面粗さ（Ｒａ）が１００nm以下のセラミ
ックグリーンシート上に、電極ペースト層が配設され、
かつ、セラミックグリーンシート及び電極ペースト層の
少なくとも一方の表面が加圧平滑化処理された電極ペー
スト層配設シートを積層、圧着した後、焼成することに
より、内部電極層の厚みを０．２〜０．７μm、前記内
部電極層間に介在するセラミック層の厚みを３μm以
下、内部電極層とセラミック層の界面の粗さ（Ｒａ）を
２００nm以下とし、かつ、セラミック層における欠陥
（ポアー）の発生率を１％以下とすることが可能にな
り、内部電極層とセラミック層の界面の凹凸に起因する
寿命の劣化や、薄膜多層化した場合の構造欠陥（デラミ
ネーション、電極部の湾曲など）の発生を抑制、防止す
ることが可能になり、小型、高性能で耐久性に優れた積
層セラミック電子部品を確実に製造することが可能にな
る。An electrode paste layer is provided on a ceramic green sheet having a surface roughness (Ra) of 100 nm or less,
In addition, the electrode green layer and the electrode green layer and at least one surface of the electrode green layer are pressure-smoothed, the electrode green layer arrangement sheet is laminated, pressure-bonded, and then fired so that the internal electrode layer has a thickness of 0.2 to 0.7 μm, the thickness of the ceramic layer interposed between the internal electrode layers is 3 μm or less, the roughness (Ra) of the interface between the internal electrode layers and the ceramic layer is 200 nm or less, and the occurrence rate of defects (pores) in the ceramic layer Can be reduced to 1% or less, and deterioration of life due to unevenness at the interface between the internal electrode layer and the ceramic layer and structural defects (delamination, bending of the electrode part, etc.) in the case of thin film multilayering It becomes possible to suppress and prevent the above, and it is possible to reliably manufacture a small-sized, high-performance and highly durable laminated ceramic electronic component.
【００１７】また、請求項２の積層セラミック電子部品
の製造方法は、セラミック素子中に、セラミック層を介
して複数の内部電極層が積層された構造を有し、前記内
部電極層の厚みが０．２〜０．７μmであり、前記内部
電極層間に介在するセラミック層の厚みが３μm以下で
あり、前記内部電極層と前記セラミック層の界面の粗さ
（Ｒａ）が２００nm以下であり、かつ、セラミック層に
おける欠陥（ポアー）の発生率が、切断端面を研磨した
断面研磨面における面積率で１％以下である積層セラミ
ック電子部品の製造方法であって、セラミック層形成用
のセラミックグリーンシート上に、表面粗さ（Ｒａ）が
１００nm以下の電極ペースト層が配設され、かつ、前記
セラミックグリーンシート及び前記電極ペースト層の少
なくとも一方の表面が加圧平滑化処理された電極ペース
ト層配設シートを積層、圧着した後、焼成することによ
り、前記セラミック素子を形成する工程を具備すること
を特徴としている。The method for manufacturing a laminated ceramic electronic component according to a second aspect of the present invention has a structure in which a plurality of internal electrode layers are laminated in a ceramic element via ceramic layers, and the thickness of the internal electrode layers is 0. 2 to 0.7 μm, the thickness of the ceramic layer interposed between the internal electrode layers is 3 μm or less, the roughness (Ra) of the interface between the internal electrode layers and the ceramic layer is 200 nm or less, and A method for producing a laminated ceramic electronic component, wherein the rate of occurrence of defects (pores) in a ceramic layer is 1% or less in terms of an area ratio of a cross-section polished surface obtained by polishing a cut end surface, and a ceramic green sheet for forming a ceramic layer is provided. , An electrode paste layer having a surface roughness (Ra) of 100 nm or less is provided, and at least one surface of the ceramic green sheet and the electrode paste layer is added. The method is characterized by including a step of forming the ceramic element by stacking pressure-smoothed electrode paste layer-provided sheets, press-bonding the sheets, and then firing.
【００１８】セラミック層形成用のセラミックグリーン
シート上に、表面粗さ（Ｒａ）が１００nm以下の電極ペ
ースト層が配設され、かつ、セラミックグリーンシート
及び電極ペースト層の少なくとも一方の表面が加圧平滑
化処理された電極ペースト層配設シートを積層、圧着し
た後、焼成することにより、内部電極層の厚みを０．２
〜０．７μm、内部電極層間に介在するセラミック層の
厚みを３μm以下、内部電極層とセラミック層の界面の
粗さ（Ｒａ）を２００nm以下とし、かつ、セラミック層
における欠陥（ポアー）の発生率を１％以下とすること
が可能になり、内部電極層とセラミック層の界面の凹凸
に起因する寿命の劣化や、薄膜多層化した場合の構造欠
陥（デラミネーション、電極部の湾曲など）の発生を抑
制、防止することが可能になり、小型、高性能で耐久性
に優れた積層セラミック電子部品を確実に製造すること
が可能になる。An electrode paste layer having a surface roughness (Ra) of 100 nm or less is arranged on a ceramic green sheet for forming a ceramic layer, and at least one surface of the ceramic green sheet and the electrode paste layer is pressed and smoothed. The internal electrode layer thickness is 0.2
˜0.7 μm, the thickness of the ceramic layer interposed between the internal electrode layers is 3 μm or less, the roughness (Ra) of the interface between the internal electrode layers and the ceramic layer is 200 nm or less, and the occurrence rate of defects (pores) in the ceramic layer Can be reduced to 1% or less, and deterioration of life due to unevenness at the interface between the internal electrode layer and the ceramic layer and structural defects (delamination, bending of the electrode part, etc.) in the case of thin film multilayering It becomes possible to suppress and prevent the above, and it is possible to reliably manufacture a small-sized, high-performance and highly durable laminated ceramic electronic component.
【００１９】なお、本願発明（請求項１及び２の発明）
の積層セラミック電子部品の製造方法によれば、内部電
極層とセラミック層の界面の粗さ（Ｒａ）を２００nm以
下、セラミック層のポアーの発生率を断面研磨面におけ
る面積率で１％以下にして、積層セラミック電子部品の
寿命の急激な低下を防止することが可能になる。The invention of the present application (the inventions of claims 1 and 2)
According to the method for manufacturing a monolithic ceramic electronic component, the roughness (Ra) at the interface between the internal electrode layer and the ceramic layer is 200 nm or less, and the occurrence rate of pores in the ceramic layer is 1% or less in terms of the area ratio on the polished surface of the cross section. It is possible to prevent a sudden decrease in the life of the monolithic ceramic electronic component.
【００２０】本願発明においては、内部電極層とセラミ
ック層の界面の粗さ、セラミックグリーンシートの表面
及びセラミックグリーンシートに塗布された電極ペース
ト層の表面の好ましい粗さをＲａの値で限定している
が、このＲａは、ＪＩＳ−Ｂ−０６０１に定められてい
るところの中心線表面粗さである。In the present invention, the roughness of the interface between the internal electrode layer and the ceramic layer, the surface roughness of the ceramic green sheet and the surface roughness of the electrode paste layer applied to the ceramic green sheet are limited by the Ra value. However, this Ra is the center line surface roughness defined in JIS-B-0601.
【００２１】また、内部電極層の厚みを０．２〜０．７
μmの範囲に限定したのは、内部電極層の厚みが０．２
μm未満になると、焼成時にセラミックと反応したり、
カバレッジ（有効電極面積）が低下したりして、内部電
極としての機能を十分に果たせなくなり、また、内部電
極層の厚みが０．７μmを超えると、デラミネーション
が発生して積層セラミック電子部品としての機能が損な
われることによる。なお、内部電極層の厚みを０．２〜
０．７μmとした場合、内部電極層の厚みが薄すぎて、
製造時に内部電極層形成用の電極ペースト層（塗膜）に
ピンホールが発生したり、電極ペーストのレベリングが
低下して電極表面粗さが大きくなったりするようなこと
を防止することが可能になるとともに、内部電極層の厚
みにより積層セラミック電子部品全体の厚みが増大する
ことを防止できるようになり、小型、高性能で、信頼
性、耐久性に優れた積層セラミック電子部品を得ること
が可能になる。The thickness of the internal electrode layer is 0.2 to 0.7.
The limit to the μm range is that the thickness of the internal electrode layer is 0.2
If it is less than μm, it will react with the ceramic during firing,
If the thickness of the internal electrode layer exceeds 0.7 μm, delamination occurs due to a decrease in the coverage (effective electrode area) and the function as an internal electrode cannot be fulfilled. Because the function of is impaired. The thickness of the internal electrode layer is 0.2 to
When the thickness is 0.7 μm, the internal electrode layer is too thin,
It is possible to prevent pinholes from being generated in the electrode paste layer (coating film) for forming the internal electrode layer during manufacturing, and to reduce the leveling of the electrode paste and increase the electrode surface roughness. In addition, it is possible to prevent the thickness of the entire laminated ceramic electronic component from increasing due to the thickness of the internal electrode layers, and it is possible to obtain a small-sized, high-performance laminated ceramic electronic component with excellent reliability and durability. become.
【００２２】また、内部電極層間に介在するセラミック
層の厚み（素子厚）が３μm以下であるような積層セラ
ミック電子部品を製造する場合においては、内部電極層
とセラミック層の界面の粗さが粗いと、寿命が急激に低
下する傾向があるが、本願発明のように、内部電極層と
セラミック層の界面の粗さ（Ｒａ）を２００nm以下とす
ることにより、耐久性を向上させることが可能になり、
小型、高性能で耐久性に優れた積層セラミック電子部品
を得ることが可能になる。In the case of manufacturing a monolithic ceramic electronic component in which the thickness of the ceramic layer interposed between the internal electrode layers (element thickness) is 3 μm or less, the roughness of the interface between the internal electrode layers and the ceramic layer is rough. However, as in the present invention, by setting the roughness (Ra) of the interface between the internal electrode layer and the ceramic layer to 200 nm or less, the durability can be improved. Becomes
It is possible to obtain a monolithic ceramic electronic component that is small in size, high in performance, and excellent in durability.
【００２３】なお、本願発明において、「電極ペースト
層配設シートを積層、圧着し……」とは、上述の電極ペ
ースト層配設シートのみを積層する場合に限らず、電極
ペースト層配設シートを電極ペースト層の配設されてい
ないセラミックグリーンシートなどと共に積層する場合
も含む概念である。In the present invention, "laminating and pasting electrode paste layer arranging sheets ..." is not limited to the case of laminating only the above-mentioned electrode paste layer arranging sheets, but an electrode paste layer arranging sheet Is also a concept including a case of laminating with a ceramic green sheet having no electrode paste layer.
【００２４】また、セラミックグリーンシート及び電極
ペースト層の少なくとも一方の表面が加圧平滑化処理さ
れた電極ペースト層配設シートとは、加圧平滑化処理を
施したセラミックグリーンシート上に印刷などの方法で
電極ペースト層を配設したシートや、電極ペースト層を
配設したシートにさらに加圧平滑化処理を施したシー
ト、あるいは、加圧平滑化処理されていないセラミック
グリーンシートに電極ペースト層を配設した後、加圧平
滑化処理を施したシートなどを意味する概念である。The electrode paste layer-provided sheet in which at least one surface of the ceramic green sheet and the electrode paste layer is pressure-smoothed is a ceramic green sheet that has been pressure-smoothed by printing or the like. The electrode paste layer is formed on the sheet on which the electrode paste layer is arranged by a method, the sheet on which the electrode paste layer is arranged is further subjected to pressure smoothing treatment, or the ceramic green sheet which is not pressure smoothed. This is a concept that means a sheet or the like that has been subjected to pressure smoothing processing after being arranged.
【００２５】なお、加圧平滑化処理の方法としては、静
水圧プレス法、平板プレス法、カレンダーロール法など
の方法がある。また、セラミックグリーンシートに直接
にあるいは、電極ペースト層を配設後にその上から、加
圧平滑化処理を行うことにより、セラミックグリーンシ
ート中のセラミック粉末の分布が均一となり、焼成後の
セラミック中のポアーの発生を抑制する効果が得られ
る。The pressure smoothing method may be a hydrostatic pressing method, a flat plate pressing method, a calender roll method or the like. In addition, by performing pressure smoothing treatment directly on the ceramic green sheet or after disposing the electrode paste layer, the distribution of the ceramic powder in the ceramic green sheet becomes uniform, and The effect of suppressing the generation of pores is obtained.
【００２６】また、本願発明の積層セラミック電子部品
の製造方法により製造される積層セラミック電子部品と
しては、誘電体層であるセラミック層と、内部電極層が
交互に積層され、かつ、交互に異なる側の端面に引き出
された直方体形状の積層体の両側の端面に内部電極層と
導通する一対の外部電極が配設された構造を有するチッ
プタイプの積層セラミックコンデンサなどが例示される
が、本願発明は、その他にも、積層セラミックバリス
タ、積層セラミック圧電部品、積層基板その他、種々の
積層セラミック電子部品に広く適用することが可能であ
る。The laminated ceramic electronic component manufactured by the method for manufacturing a laminated ceramic electronic component of the present invention has ceramic layers, which are dielectric layers, and internal electrode layers, which are alternately laminated, and which are alternately different sides. An example is a chip-type multilayer ceramic capacitor having a structure in which a pair of external electrodes that are electrically connected to the internal electrode layers are provided on both end faces of a rectangular parallelepiped-shaped laminate that is drawn to the end face of the present invention. Besides, it can be widely applied to various laminated ceramic electronic components such as laminated ceramic varistor, laminated ceramic piezoelectric component, laminated substrate and the like.
【００２７】また、請求項３の積層セラミック電子部品
の製造方法は、前記電極ペースト層配設シートを積層し
てなる積層体（未焼成積層体）の積層方向からみた面積
（平面面積）をＡ０、焼成後の積層体の平面面積をＡ１
とした場合において、下記の式
（Ａ０−Ａ１）／Ａ０×１００（％）
で表されるセラミック面収縮率が２５〜３５％となるよ
うにしたことを特徴としている。In the method for manufacturing a laminated ceramic electronic component according to a third aspect of the present invention, the area (planar area) of the laminated body (unfired laminated body) obtained by laminating the electrode paste layer-disposed sheets in the laminating direction is A 0 , the plane area of the laminated body after firing is A 1
In such a case, the ceramic surface shrinkage represented by the following formula (A 0 −A 1 ) / A 0 × 100 (%) is set to be 25 to 35%.
【００２８】セラミック面収縮率を２５〜３５％とする
ことが好ましいのは、以下の(1)及び(2)の理由による。
(1)セラミック面収縮率が３５％を超えると、面収縮に
起因してセラミック層や内部電極層の厚みが増加し、ま
た、面収縮による内部電極層の厚みの増加を考慮して電
極ペーストの塗布厚を薄くすると、内部電極層にピンホ
ールが生じて、焼成後に静電容量の低下を招くことにな
る。
(2)一方、単一粒径のセラミック粉末からなるスラリー
において、六方最密充填時の粉体容積比（７２％）から
計算されるセラミック面収縮率は１８％であり、また、
立方充填時の粉体容積比（５２％）から計算されるセラ
ミック面収縮率は３０％であることから、超微粒子の金
属酸化物粉末を添加して、十分に分散させれば、粉体容
積比を向上させて、セラミック面収縮率を２５％以下に
低減することは可能であるが、セラミック面収縮率を２
５％以下にしようとすると、セラミックスラリー中の有
機バインダーの添加量を少なくすることが必要になるた
め、セラミックグリーンシートの表面粗さ（Ｒａ）が大
きくなり、寿命が短くなる傾向がある。したがって、本
願発明においては、セラミック面収縮率を２５〜３５％
とすることが好ましい。It is preferable to set the ceramic surface shrinkage to 25 to 35% for the following reasons (1) and (2). (1) When the ceramic surface shrinkage exceeds 35%, the thickness of the ceramic layer or the internal electrode layer increases due to the surface shrinkage, and the electrode paste is considered in consideration of the increase in the thickness of the internal electrode layer due to the surface shrinkage. If the coating thickness is reduced, pinholes are generated in the internal electrode layers, which leads to a decrease in capacitance after firing. (2) On the other hand, in the slurry composed of ceramic powder having a single particle size, the ceramic surface shrinkage calculated from the powder volume ratio (72%) at the time of hexagonal close packing is 18%, and
Since the ceramic surface shrinkage calculated from the powder volume ratio (52%) at the time of cubic filling is 30%, if the ultrafine metal oxide powder is added and sufficiently dispersed, the powder volume It is possible to improve the ratio to reduce the ceramic surface shrinkage to 25% or less, but the ceramic surface shrinkage is 2%.
If the amount is set to 5% or less, it is necessary to reduce the amount of the organic binder added to the ceramic slurry, so that the surface roughness (Ra) of the ceramic green sheet tends to be large and the life tends to be shortened. Therefore, in the present invention, the ceramic surface shrinkage is 25 to 35%.
It is preferable that
【００２９】[0029]
【発明の実施の形態】以下、本願発明の実施の形態を示
して、その特徴とするところをさらに詳しく説明する。BEST MODE FOR CARRYING OUT THE INVENTION The features of the present invention will be described below in more detail with reference to the embodiments of the present invention.
【００３０】この実施形態では、図１に示すような構造
の積層セラミックコンデンサを製造する場合を例にとっ
て説明する。In this embodiment, a case of manufacturing a laminated ceramic capacitor having a structure as shown in FIG. 1 will be described as an example.
【００３１】この積層セラミックコンデンサ１は、セラ
ミック層（誘電体セラミック層）２と、第１の内部電極
８及び第２の内部電極９が交互に積層された直方体形状
の積層体（セラミック素子）３の第１の端面４及び第２
の端面５に、第１の内部電極８と導通する第１の外部電
極６及び第２の内部電極９と導通する第２の外部電極７
が配設された構造を有するチップタイプの積層セラミッ
クコンデンサである。なお、外部電極６，７の上には、
それぞれ、第１のめっき層１０，１１、第２のめっき層
１２，１３が形成されている。This monolithic ceramic capacitor 1 has a rectangular parallelepiped laminated body (ceramic element) 3 in which a ceramic layer (dielectric ceramic layer) 2 and first internal electrodes 8 and second internal electrodes 9 are alternately laminated. The first end face 4 and the second
On the end face 5 of the first external electrode 6 electrically connected to the first internal electrode 8 and the second external electrode 7 electrically connected to the second internal electrode 9.
It is a chip type multilayer ceramic capacitor having a structure in which is provided. In addition, on the external electrodes 6 and 7,
First plating layers 10 and 11 and second plating layers 12 and 13 are formed respectively.
【００３２】以下、この積層セラミックコンデンサの製
造方法について説明する。
(1)まず、出発原料として、チタン酸バリウムなどのセ
ラミック原料粉末と、特性改質などを目的とした添加物
を所定量ずつ秤量し、湿式混合を経て、混合粉とする。
なお、各添加物成分として、通常は、酸化物粉末あるい
は炭酸化粉末の形態のものが用いられる。
(2)次いで、上述の混合粉に有機バインダ及び溶媒を添
加して分散させることによりセラミックスラリーを調製
し、このセラミックスラリーをシート状に成形すること
により、セラミック層２となるセラミックグリーンシー
トを形成する。セラミックグリーンシートの厚みは、焼
成後における厚みが３μm以下になるように設定する。
このとき、セラミックグリーンシートの表面粗さを低減
するために、加圧平滑化処理を行なう。加圧平滑化処理
には、静水圧プレス法、平板プレス法、カレンダーロー
ル法などの方法を用いることができる。この加圧平滑化
処理により、セラミックグリーンシートの表面が平滑化
されるとともに、シートの密度が均一となり、焼成時に
発生するポアーの発生を抑制することが可能になる。
(3)次に、特定のセラミックグリーンシート上に、内部
電極８及び９となるべき電極ペースト膜（導電性ペース
ト膜）をスクリーン印刷法などの方法によって形成す
る。この電極ペースト膜の厚みは、焼成後に形成される
内部電極層の厚みが０．２〜０．７μmとなるように設
定する。また、上述の電極ペースト膜の形成に用いられ
る電極ペーストは、金属粉末を、バインダーや溶剤など
とともに混練したものである。金属粉末としては、平均
粒子径が１０〜２００nmの微粉末を用いることが好まし
い。このような、微粉末をペーストに均一に分散させる
方法としては、例えば、高圧ホモジナイザー分散法が適
している。なお、電極ペーストの一例として、Ｎｉ粉
末、エチルセルロースバインダー、及びテルピネオール
などの溶剤を含むものが挙げられる。このような電極ペ
ーストを、上述のセラミックグリーンシートにスクリー
ン印刷して電極ペースト層を配設する。このとき、セラ
ミックグリーンシートの場合と同様に、電極ペースト層
の表面粗さ（Ｒａ）の低減や、密度の均一化の目的で、
加圧平滑化処理する工程を加えることができる。
(4)それから、上述のように電極ペースト層を形成した
セラミックグリーンシートを含む複数のセラミックグリ
ーンシートを積層、圧着した後、必要に応じてカットす
る。これにより、内部電極８，９の各端縁が端面４，５
に露出した状態の積層体（未焼成の積層体）３が得られ
る。
(5)次いで、この積層体３を還元性雰囲気下で焼成し
て、セラミックを焼結させる。
(6)その後、焼成された積層体（セラミック素子）３の
第１及び第２の端面４，５に、外部電極形成用の導電ペ
ーストを塗布して焼き付けることにより、第１及び第２
の内部電極８，９の露出した各端縁と電気的に導通する
第１及び第２の外部電極６，７を形成する。なお、外部
電極６，７の材料組成は、特に限定されるものではな
く、内部電極８，９と同じ材料を使用することも可能で
あり、異なる材料を使用することも可能である。
(7)それから、必要に応じて外部電極６，７を、Ｎｉ、
Ｃｕ、Ｎｉ−Ｃｕ合金などからなるめっき層１０，１１
によってそれぞれ被覆し、さらにこれらめっき層１０，
１１上に、半田付け性を向上させる目的で、半田、錫な
どからなる第２のめっき層１２，１３を形成する。これ
により、図１に示すような構造を有する積層セラミック
コンデンサが得られる。The method of manufacturing this laminated ceramic capacitor will be described below. (1) First, as a starting material, a ceramic material powder such as barium titanate and an additive for the purpose of property modification are weighed in predetermined amounts, wet-mixed, and made into a mixed powder.
It should be noted that each additive component is usually used in the form of oxide powder or carbonated powder. (2) Next, an organic binder and a solvent are added to and dispersed in the above-mentioned mixed powder to prepare a ceramic slurry, and the ceramic slurry is formed into a sheet shape to form a ceramic green sheet to be the ceramic layer 2. To do. The thickness of the ceramic green sheet is set so that the thickness after firing is 3 μm or less.
At this time, pressure smoothing treatment is performed in order to reduce the surface roughness of the ceramic green sheet. For the pressure smoothing treatment, a method such as a hydrostatic pressing method, a flat plate pressing method, a calender roll method or the like can be used. By this pressure smoothing treatment, the surface of the ceramic green sheet is smoothed, the density of the sheet becomes uniform, and the generation of pores generated during firing can be suppressed. (3) Next, an electrode paste film (conductive paste film) to be the internal electrodes 8 and 9 is formed on a specific ceramic green sheet by a method such as screen printing. The thickness of the electrode paste film is set so that the internal electrode layer formed after firing has a thickness of 0.2 to 0.7 μm. The electrode paste used for forming the above-mentioned electrode paste film is a mixture of metal powder and a binder, a solvent, or the like. As the metal powder, it is preferable to use a fine powder having an average particle diameter of 10 to 200 nm. As a method for uniformly dispersing such fine powder in the paste, for example, a high pressure homogenizer dispersion method is suitable. As an example of the electrode paste, one containing Ni powder, ethyl cellulose binder, and a solvent such as terpineol can be mentioned. Such an electrode paste is screen-printed on the above-mentioned ceramic green sheet to provide an electrode paste layer. At this time, as in the case of the ceramic green sheet, for the purpose of reducing the surface roughness (Ra) of the electrode paste layer and making the density uniform,
A step of pressure-smoothing can be added. (4) Then, after laminating and pressure-bonding a plurality of ceramic green sheets including the ceramic green sheets on which the electrode paste layers are formed as described above, they are cut if necessary. As a result, the respective edges of the internal electrodes 8 and 9 become
A laminated body (unfired laminated body) 3 exposed in the above is obtained. (5) Next, the laminate 3 is fired in a reducing atmosphere to sinter the ceramic. (6) After that, the first and second end surfaces 4 and 5 of the fired laminated body (ceramic element) 3 are coated with a conductive paste for forming external electrodes and baked to form the first and second end surfaces.
First and second outer electrodes 6 and 7 electrically connected to the exposed edges of the inner electrodes 8 and 9 are formed. The material composition of the external electrodes 6 and 7 is not particularly limited, and the same material as the internal electrodes 8 and 9 can be used, or different materials can be used. (7) Then, if necessary, the external electrodes 6 and 7 are replaced with Ni,
Plating layers 10 and 11 made of Cu, Ni-Cu alloy or the like
And each of these plated layers 10,
Second plating layers 12 and 13 made of solder, tin, or the like are formed on 11 for the purpose of improving solderability. As a result, a monolithic ceramic capacitor having a structure as shown in FIG. 1 is obtained.
【００３３】[0033]
【実施例】次に、本願発明をより具体的な実施例に基づ
いて説明する。EXAMPLES Next, the present invention will be described based on more specific examples.
【００３４】［試料の作製］
(1)まず、セラミック原料粉末として、チタン酸バリウ
ム（ＢａＴｉＯ３）粉末を加水分解法で作製し、この粉
末を、８００℃、８７５℃及び９５０℃で仮焼すること
によって平均粒径が、それぞれ、９８nm、１５３nm、及
び２１０nmのチタン酸バリウム粉末を得た。
(2)次に、上述のＢａＴｉＯ３粉末に、Ｄｙ＋Ｍｇ＋Ｍ
ｎ及びＳｉを、酸化物粉末の形態で添加することによっ
て、セラミック組成物を作製した。
(3)それから、チタン酸バリウム系の各セラミック組成
物の粉末（セラミック粉末）、ポリビニルブチラール系
バインダー（ＰＶＢ）＋可塑剤であるジオクチルフタレ
イト（ＤＯＰ）、及び溶剤（エタノール・トルエン）
を、表１に示すような割合で配合し、ボールミルによっ
て湿式混合した後、さらにサンドミル法によってセラミ
ックスラリーを十分に分散させた。[Preparation of Sample] (1) First, barium titanate (BaTiO 3 ) powder was prepared as a ceramic raw material powder by a hydrolysis method, and this powder was calcined at 800 ° C., 875 ° C. and 950 ° C. As a result, barium titanate powders having average particle diameters of 98 nm, 153 nm, and 210 nm were obtained. (2) Next, to the above-mentioned BaTiO 3 powder, Dy + Mg + M
A ceramic composition was made by adding n and Si in the form of oxide powder. (3) Then, powder of each ceramic composition of barium titanate type (ceramic powder), polyvinyl butyral type binder (PVB) + plasticizer dioctyl phthalate (DOP), and solvent (ethanol / toluene)
Were mixed in the proportions shown in Table 1 and wet-mixed by a ball mill, and then the ceramic slurry was sufficiently dispersed by a sand mill method.
【００３５】[0035]
【表１】 [Table 1]
【００３６】なお、セラミックスラリーを高分散化する
方法としては、ボールミルを用いる方法の他に、ビスコ
ミル法や、高圧ホモジナイザー分散法などを適用するこ
とが可能である。
(4)次いで、このセラミックスラリーをドクターブレー
ド法によりシート状に成形してセラミックグリーンシー
トを得た。なお、この実施例では、上述のように、セラ
ミック粉末とＰＶＢとＤＯＰの総量の比率を表１のよう
に変化させることによって、セラミック素子３の面収縮
率を変化させるようにした。なお、得られたセラミック
グリーンシートの表面粗さ（Ｒａ）は、ＢａＴｉＯ ３の
粒径が２１０nmのときには２２８nm、ＢａＴｉＯ３の粒
径が１５３nmのときには１６２nm、ＢａＴｉＯ３の粒径
が９８nmのときには１２０nmであった。
(5)次に、平板プレス機を用いて５００kg／cm２の圧力
で、このセラミックグリーンシートに加圧平滑化処理を
施した。その結果、各セラミックグリーンシートの表面
粗さ（Ｒａ）は、上述の平滑化処理前に２２８nmであっ
たものが１４３nmに、１６２μmであったものが９７nm
に、１２０nmであったものが４８nmに平滑化された。
(6)それから、平均粒径が２００nm、８５nm、及び４５n
mの球状のＮｉ粉末を用意した。これらの粉末は、気相
還元法（２００nm）、水素アーク法（８５nm）及び液相
還元法（４５nm）によって作製したものである。このＮ
ｉ粉末４２重量％と、エチルセルロース系バインダー６
重量％をテルピネオール９４重量％に溶解して作製した
有機ビヒクル４４重量％、及びテルピネオール１４重量
％を加えて、ボールミル法及びサンドミル法により分散
混合して高分散化することにより電極ペースト（Ｎｉ電
極ペースト）を得た。高分散化にはセラミックスラリー
を作製する場合と同様に、ビスコミル法や、高圧ホモジ
ナイザー分散法を用いることも可能である。
(7)次に、セラミックグリーンシート上に、Ｎｉ電極ペ
ーストをスクリーン印刷し、内部電極層形成用の電極ペ
ースト層を配設（塗膜）した。このとき、スクリーンパ
ターンの厚みを変更することによって、電極ペースト層
の厚み（エックス線式膜厚計によるＮｉ金属換算厚み）
を０．１５〜０．５０μmに調整した。また、この電極
ペースト層の表面粗さ（Ｒａ）は、Ｎｉ粉末の平均粒径
が２００nmのとき１８７nm、Ｎｉ粉末の平均粒径が８５
nmのとき１３２nm、Ｎｉ粉末の平均粒径が４５nmのとき
１１２nmであった。
(8)それから、平板プレス機を用いて５００kgf／cm２の
圧力で、この電極ペースト層配設シートに加圧平滑化処
理を施した。その結果、それぞれの電極ペースト層配設
シートにおける電極ペースト層の表面粗さ（Ｒａ）は、
上述の平滑化処理前に１８７nmであったものが１１０nm
に、１３２nmであったものが７６nmに、１１２nmであっ
たものが５０nmに平滑化された。
(9)次いで、セラミックグリーンシートを、上述の電極
ペースト膜の引き出されている方向が交互に逆側となる
ように複数枚積層し、圧着した後、圧着されて一体化し
た積層体を所定の寸法にカットし、積層体（生チップ）
を得た。
(10)それから、この積層体をＮ２雰囲気中にて３００℃
の温度に加熱して脱バインダーを行った後、酸素分圧１
０−９〜１０−１２ＭＰａのＨ２−Ｎ２−Ｈ２Ｏガスか
らなる還元性雰囲気中において、最高焼成温度１２００
℃で２時間保持するようなプロファイルで焼成した。
(11)その後、焼成後の積層体の両端面にＢ２Ｏ−Ｌｉ２
Ｏ−ＳｉＯ２−ＢａＯ系のガラスフリットを含有するＡ
ｇペーストを塗布し、Ｎ２雰囲気中において６００℃の
温度で焼き付け、内部電極と電気的に接続された外部電
極を形成した。The ceramic slurry is highly dispersed.
As the method, in addition to the method using a ball mill,
Apply the mill method or high-pressure homogenizer dispersion method.
And are possible.
(4) Next, add this ceramic slurry to a doctor breaker.
It is formed into a sheet by the method
Got Note that in this embodiment, as described above,
Table 1 shows the ratio of the total amount of Mick powder, PVB and DOP.
By changing to, the surface contraction of the ceramic element 3
I tried to change the rate. Note that the obtained ceramic
The surface roughness (Ra) of the green sheet is BaTiO 3. Threeof
228 nm when the particle size is 210 nm, BaTiO 3ThreeGrain of
162 nm when the diameter is 153 nm, BaTiO 3ThreeParticle size of
When it was 98 nm, it was 120 nm.
(5) Next, using a flat plate press machine, 500 kg / cmTwoPressure of
Then, apply pressure smoothing treatment to this ceramic green sheet.
gave. As a result, the surface of each ceramic green sheet
The roughness (Ra) was 228 nm before the smoothing treatment described above.
The thickness was 143 nm and the diameter was 162 μm was 97 nm
What was 120 nm was smoothed to 48 nm.
(6) Then, the average particle size is 200 nm, 85 nm, and 45 n
A spherical Ni powder of m was prepared. These powders are in the gas phase
Reduction method (200 nm), hydrogen arc method (85 nm) and liquid phase
It was produced by the reduction method (45 nm). This N
42% by weight of i powder and 6 of ethylcellulose-based binder
Made by dissolving 94 wt% of terpineol in wt%
44% by weight of organic vehicle and 14% by weight of terpineol
%, And dispersed by ball mill method and sand mill method
The electrode paste (Ni electrode)
A polar paste) was obtained. Ceramic slurry for high dispersion
As in the case of producing
It is also possible to use the Nizer dispersion method.
(7) Next, on the ceramic green sheet, Ni electrode electrode
Screen printing the electrode paste to form the internal electrode layer.
The worst layer was provided (coating film). At this time, the screen
Electrode paste layer by changing the turn thickness
Thickness (Ni metal equivalent thickness by X-ray type film thickness meter)
Was adjusted to 0.15 to 0.50 μm. Also this electrode
The surface roughness (Ra) of the paste layer is the average particle size of the Ni powder.
Is 200 nm, the average particle diameter of Ni powder is 85 nm.
When the average particle size of Ni powder is 45 nm
It was 112 nm.
(8) Then, using a flat plate press machine, 500kgf / cmTwoof
This electrode paste layer-disposed sheet is pressed and smoothed by pressure.
Reasoned. As a result, each electrode paste layer arrangement
The surface roughness (Ra) of the electrode paste layer in the sheet is
What was 187 nm before the smoothing process above is 110 nm
What was 132nm was 76nm and 112nm
Was smoothed to 50 nm.
(9) Next, apply the ceramic green sheet to the above electrode.
The direction in which the paste film is pulled out alternates to the opposite side.
So that multiple layers are stacked, crimped, and then crimped together
Cut the laminated body to the specified size, and laminate (raw chip)
Got
(10) Then, the laminated body is NTwo300 ℃ in the atmosphere
After removing the binder by heating to the temperature of 1, the oxygen partial pressure 1
0-9-10-12H of MPaTwo-NTwo-HTwoO gas
In a reducing atmosphere consisting of
It was fired in a profile such that it was kept at 2 ° C for 2 hours.
(11) After that, B is applied to both end surfaces of the laminated body after firing.TwoO-LiTwo
O-SiOTwo-A containing a BaO-based glass frit
Apply g paste, NTwo600 ℃ in the atmosphere
An external battery that is baked at temperature and electrically connected to the internal electrodes
Formed a pole.
【００３７】このようにして得られた積層セラミックコ
ンデンサの外形寸法は、幅５．０mm、長さ５．７mm、厚
さ２．４mm、内部電極間に介在するセラミック層の厚み
は５μm、３μm、又は１μmであった。また、有効誘電
体セラミック層の総数は５であり、１層当たりの内部電
極層の対向面積は１６．３×１０−６ｍ２であった。The outer dimensions of the thus obtained monolithic ceramic capacitor are 5.0 mm in width, 5.7 mm in length and 2.4 mm in thickness, and the thickness of the ceramic layer interposed between the internal electrodes is 5 μm, 3 μm, Or 1 μm. The total number of effective dielectric ceramic layers was 5, and the facing area of the internal electrode layers per layer was 16.3 × 10 −6 m 2 .
【００３８】［試料の評価］上述のようにして得た積層
セラミックコンデンサについて、その積層構造、電気特
性、及び信頼性を以下の方法で評価した。[Evaluation of Sample] The laminated structure, electric characteristics and reliability of the laminated ceramic capacitor obtained as described above were evaluated by the following methods.
【００３９】積層セラミックコンデンサを構成する内部
電極層とセラミック層の界面の粗さ（Ｒａ）は、試料を
切断し、切断端面を研磨した後、これを走査型電子顕微
鏡で観察し、顕微鏡写真から画像解析することによって
求めた。The roughness (Ra) of the interface between the internal electrode layer and the ceramic layer constituting the monolithic ceramic capacitor was measured by observing the sample with a scanning electron microscope after polishing the cut end face. It was determined by image analysis.
【００４０】また、内部電極層間のセラミック層に生じ
た欠陥（ポアー）の発生率も、この写真を画像解析する
ことによって算出した。The occurrence rate of defects (pores) generated in the ceramic layer between the internal electrode layers was also calculated by image analysis of this photograph.
【００４１】また、セラミックグリーンシート及び電極
ペースト層（電極ペースト塗膜）の表面粗さ（Ｒａ）
は、原子間力顕微鏡を使用して、２０μm平方の領域の
測定値によって判断した。The surface roughness (Ra) of the ceramic green sheet and the electrode paste layer (electrode paste coating film)
Was determined by means of an atomic force microscope using measurements in a 20 μm square area.
【００４２】また、内部電極層及びセラミック層の厚み
は、積層セラミックコンデンサの断面研磨面を、走査型
電子顕微鏡で観察し、画像解析することによって求め
た。The thicknesses of the internal electrode layers and the ceramic layers were determined by observing the cross-section polished surface of the monolithic ceramic capacitor with a scanning electron microscope and performing image analysis.
【００４３】さらに、デラミネーション（層間剥離）の
発生の有無は、断面研磨面を顕微鏡観察することによっ
て判定した。Furthermore, the presence or absence of delamination (delamination) was determined by observing the cross-section polished surface under a microscope.
【００４４】比誘電率（εｒ）は、静電容量及び誘電体
損失（tanδ）を、自動ブリッジ式測定器を用い、ＪＩ
Ｓ規格５１０２に従って測定し、得られた静電容量値か
ら計算により求めた。For the relative permittivity (εr), the capacitance and the dielectric loss (tan δ) can be measured by JI using an automatic bridge type measuring instrument.
It was measured according to S standard 5102 and calculated from the obtained capacitance value.
【００４５】また、高温負荷試験として、温度１５０℃
にて、直流電圧を１０Ｖ印加して、その絶縁抵抗の経時
変化を測定した。なお、高温負荷試験においては、各サ
ンプルの絶縁抵抗値（Ｒ）が１０５Ω以下になった時点
を故障として、平均寿命時間を評価した。As a high temperature load test, a temperature of 150 ° C.
Then, a direct current voltage of 10 V was applied and the change with time of the insulation resistance was measured. In addition, in the high temperature load test, the average life time was evaluated by setting the point of time when the insulation resistance value (R) of each sample was 10 5 Ω or less as a failure.
【００４６】上述の特性の測定結果を、表２及び表３に
示す。試料番号に＊を付したものは、本願発明の範囲か
ら外れたものである。The measurement results of the above characteristics are shown in Tables 2 and 3. Those marked with * in the sample number are outside the scope of the present invention.
【００４７】[0047]
【表２】 [Table 2]
【００４８】[0048]
【表３】 [Table 3]
【００４９】本願発明の範囲外の試料番号１（の試料）
は内部電極層とセラミック層の界面の粗さ（Ｒａ） が
２００nmを超え、かつ、セラミック層におけるポアーの
発生率（面積率）も１％を超えており、平均寿命（信頼
性）は極めて短かくなっている。また、セラミックグリ
ーンシート及び電極ペースト層の表面粗さ（Ｒａ）は、
それぞれ、２２８nm及び１８７nmであった。Sample No. 1 (sample of) outside the scope of the present invention
Has a roughness (Ra) at the interface between the internal electrode layer and the ceramic layer of more than 200 nm, and the rate of occurrence of pores (area ratio) in the ceramic layer also exceeds 1%, so the average life (reliability) is extremely short. I'm getting sick. The surface roughness (Ra) of the ceramic green sheet and the electrode paste layer is
228 nm and 187 nm, respectively.
【００５０】また、本願発明の範囲外の試料番号２〜４
は、セラミックグリーンシート及び電極ペースト層の平
滑化処理を施した場合であり、セラミックグリーンシー
ト及び電極ペースト層の表面粗さ（Ｒａ）が低減し、ポ
アーの発生率も減少しているが、本願発明の好ましい範
囲からは逸脱しており、平均寿命は短くなっている。Sample numbers 2 to 4 outside the scope of the present invention
Is the case where the ceramic green sheet and the electrode paste layer are smoothed, the surface roughness (Ra) of the ceramic green sheet and the electrode paste layer is reduced, and the occurrence rate of pores is also reduced. It deviates from the preferred range of the invention and the average life is shortened.
【００５１】また、本願発明の範囲外の試料番号５は、
セラミックグリーンシート及び電極ペースト層の表面粗
さ（Ｒａ）が、それぞれ１６２nm及び１３２nmの場合で
あって、界面の粗さ（Ｒａ）が２００nmを超えているば
かりでなく、セラミック層のポアーの発生率も１％を超
えており、平均寿命は短くなっている。Sample No. 5 outside the scope of the present invention is
The surface roughness (Ra) of the ceramic green sheet and the electrode paste layer is 162 nm and 132 nm, respectively, and not only the interface roughness (Ra) exceeds 200 nm, but also the generation rate of pores in the ceramic layer. Also exceeds 1%, and the average life is shortened.
【００５２】同じく、本願発明の範囲外の試料番号６及
び７は、セラミックグリーンシートあるいは電極ペース
ト層のいずれか一方のみを平滑化処理した場合である
が、セラミックグリーンシートのみを平滑化処理した試
料番号６では、ポアーの発生率は１％未満となっている
ものの、内部電極層とセラミック層の界面の粗さ（Ｒ
ａ）が２００nmを超えており、平均寿命は短くなってい
る。また、電極ペースト層のみを平滑化処理した試料番
号７では、ポアーの発生率及び界面の粗さ（Ｒａ）のい
ずれもが、本願発明の好ましい範囲から逸脱しており、
平均寿命は短くなっている。Similarly, sample Nos. 6 and 7 outside the scope of the present invention are cases where only one of the ceramic green sheet and the electrode paste layer was smoothed, but only the ceramic green sheet was smoothed. In No. 6, although the pore generation rate is less than 1%, the roughness (R of the interface between the internal electrode layer and the ceramic layer
a) exceeds 200 nm, and the average life is short. Further, in Sample No. 7 in which only the electrode paste layer was smoothed, both the pore generation rate and the interface roughness (Ra) deviated from the preferred range of the present invention,
Life expectancy is getting shorter.
【００５３】これに対して、本願発明の範囲内の試料番
号８は、セラミックグリーンシート及び電極ペースト層
の両方を平滑化処理した場合であって、セラミックグリ
ーンシート及び電極ペースト層の表面粗さ（Ｒａ）がい
ずれも１００nm以下になっており、内部電極層とセラミ
ック層の界面の粗さ（Ｒａ）が２００nm以下、ポアーの
発生率が１％以下に、それぞれ減少しており、コンデン
サの平均寿命も長くなっている。On the other hand, Sample No. 8 within the scope of the present invention is a case where both the ceramic green sheet and the electrode paste layer are smoothed, and the surface roughness of the ceramic green sheet and the electrode paste layer ( Ra) is 100 nm or less, the roughness (Ra) of the interface between the internal electrode layer and the ceramic layer is 200 nm or less, and the occurrence rate of pores is 1% or less. Is also getting longer.
【００５４】試料番号１０は、セラミックグリーンシー
トにのみ平滑化処理を行った場合であるが、界面の粗さ
（Ｒａ）が２００nm以下、ポアの発生率も１％以下とな
っており、平均寿命も長くなっている。Sample No. 10 is a case where only the ceramic green sheet was subjected to the smoothing treatment. The roughness (Ra) of the interface was 200 nm or less, and the occurrence rate of pores was 1% or less. Is also getting longer.
【００５５】また、試料番号１１は、電極ペースト層に
のみ平滑化処理を行った場合であるが、界面のＲａが２
００nm以下、ポアの発生率も１％以下となっており、平
均寿命も長くなっている。Further, sample No. 11 is the case where the smoothing treatment is applied only to the electrode paste layer, and Ra at the interface is 2
The occurrence rate of pores is less than 00 nm and less than 1%, and the average life is long.
【００５６】また、試料番号１２は、セラミックグリー
ンシート及び電極ペースト層の両方を平滑化処理した場
合であり、セラミックグリーンシート及び電極ペースト
層の表面粗さ（Ｒａ）がいずれもＲａ１００nm以下にな
っているとともに、内部電極層とセラミック層の界面の
粗さ（Ｒａ）が１００nm以下、ポアーの発生率が０．５
％以下になっており、さらに平均寿命が長くなってい
る。Sample No. 12 is a case where both the ceramic green sheet and the electrode paste layer were smoothed, and the surface roughness (Ra) of both the ceramic green sheet and the electrode paste layer was Ra 100 nm or less. In addition, the roughness (Ra) of the interface between the internal electrode layer and the ceramic layer is 100 nm or less, and the occurrence rate of pores is 0.5.
% Or less, and the average life is longer.
【００５７】以上のことから、内部電極層とセラミック
層の界面の粗さ（Ｒａ）が２００nm以下で、かつ、ポア
ーの発生率が１％以下のときに、信頼性の高い積層セラ
ミックコンデンサが得られることがわかる。From the above, when the roughness (Ra) of the interface between the internal electrode layer and the ceramic layer is 200 nm or less and the occurrence rate of pores is 1% or less, a highly reliable multilayer ceramic capacitor can be obtained. You can see that
【００５８】また、内部電極層とセラミック層の界面の
粗さ（Ｒａ）を２００nm以下にするためには、その材料
となるセラミックグリーンシートの表面粗さ（Ｒａ）を
１００nm以下にすること、及びこれに印刷した電極ペー
スト層の表面粗さ（Ｒａ）を１００nm以下にすることが
有効であることがわかる。In order to reduce the roughness (Ra) of the interface between the internal electrode layers and the ceramic layer to 200 nm or less, the surface roughness (Ra) of the ceramic green sheet used as the material is set to 100 nm or less, and It can be seen that it is effective to set the surface roughness (Ra) of the electrode paste layer printed on this to 100 nm or less.
【００５９】さらには、内部電極層とセラミック層の界
面の粗さ（Ｒａ）及びセラミックグリーンシート及び電
極ペースト層の表面粗さ（Ｒａ）を低下させるととも
に、セラミック層中のポアーの発生率を減らすための手
段として、セラミックグリーンシートや電極ペースト層
を加圧平滑化処理することが効果的であることがわか
る。Further, the roughness (Ra) of the interface between the internal electrode layer and the ceramic layer and the surface roughness (Ra) of the ceramic green sheet and the electrode paste layer are reduced, and the occurrence rate of pores in the ceramic layer is reduced. As a means for achieving this, it is effective to subject the ceramic green sheet and the electrode paste layer to pressure smoothing treatment.
【００６０】次に、試料番号１２を基準として、上記の
界面及び表面粗さ（Ｒａ）の条件に加えて、セラミック
面収縮率を変化させた場合のデータについて説明する。
試料番号１３〜２２は、セラミック面収縮率が、それぞ
れ、２０％、２５％、３０％、３５％及び４０％の場合
である。いずれの場合も、内部電極層とセラミック層の
界面の粗さ（Ｒａ）が２００nm以下となっており、平均
寿命が長くなっている。しかし、面収縮率が４０％の場
合（試料番号２１，２２）には、内部電極層やセラミッ
ク層の厚みが厚くなる傾向がある。また、体積収縮が大
きいために、デラミネーションを起こしやすくなる。ま
た、セラミック面収縮率が２０％の場合には、シート中
のバインダー添加量が少ないため、内部電極やセラミッ
ク層の厚みは薄く保たれるものの、セラミックグリーン
シートの表面粗さ（Ｒａ）が大きくなり、内部電極層と
セラミック層の界面の粗さ（Ｒａ）が大きくなって信頼
性が低下する傾向がある。また、セラミックグリーンシ
ート中のバインダー量が少ないため、積層時の接着性が
低下し、デラミネーションが発生しやすくなる傾向があ
る。以上のことから、セラミック面収縮率は２５〜３５
％の範囲がより好ましい数値範囲であることがわかる。Next, with reference to Sample No. 12, data in the case where the ceramic surface shrinkage ratio is changed in addition to the above-mentioned conditions of the interface and the surface roughness (Ra) will be described.
Sample Nos. 13 to 22 have ceramic surface shrinkages of 20%, 25%, 30%, 35% and 40%, respectively. In any case, the roughness (Ra) at the interface between the internal electrode layer and the ceramic layer is 200 nm or less, and the average life is long. However, when the surface shrinkage is 40% (Sample Nos. 21 and 22), the thickness of the internal electrode layers and the ceramic layers tends to be large. Further, since the volume shrinkage is large, delamination is likely to occur. Further, when the ceramic surface shrinkage ratio is 20%, the amount of the binder added in the sheet is small, and thus the thickness of the internal electrodes and the ceramic layer is kept thin, but the surface roughness (Ra) of the ceramic green sheet is large. Therefore, the roughness (Ra) at the interface between the internal electrode layer and the ceramic layer tends to increase, and the reliability tends to decrease. Further, since the amount of the binder in the ceramic green sheet is small, the adhesiveness at the time of stacking is deteriorated, and delamination tends to occur easily. From the above, the ceramic surface shrinkage is 25 to 35.
It can be seen that the range of% is a more preferable numerical range.
【００６１】また、試料番号２３〜３１は、セラミック
層の厚みを、それぞれ、５μm、３μm、１μmと変化さ
せた場合である。信頼性は、セラミック層（セラミック
誘電体層）の厚み、及び厚み当たりのグレイン個数と密
接な関係があり、一般的にセラミック誘電体層が厚く、
グレイン個数が多いほど信頼性が高くなる。しかし、積
層セラミックコンデンサのチップサイズの制約から、誘
電体層が厚いほど多層化（高容量化）に対しては不利で
ある。Further, sample numbers 23 to 31 are the cases where the thickness of the ceramic layer was changed to 5 μm, 3 μm and 1 μm, respectively. The reliability is closely related to the thickness of the ceramic layer (ceramic dielectric layer) and the number of grains per thickness, and generally the ceramic dielectric layer is thick,
The greater the number of grains, the higher the reliability. However, due to the limitation of the chip size of the monolithic ceramic capacitor, the thicker the dielectric layer is, the more disadvantageous it is in increasing the number of layers (increasing the capacity).
【００６２】なお、試料番号２３〜２５は、セラミック
層の厚みが５μmの場合、試料番号２６〜２８は、セラ
ミック層の厚みが３μmの場合、試料番号２９〜３１
は、セラミック層の厚みが１μmの場合である。セラミ
ック層の厚みが３μmの場合、内部電極層とセラミック
層の界面の粗さ（Ｒａ）が２００nm以下で、かつ、ポア
ーの発生率が１％以下のときの平均寿命が長くなってい
ることがわかる。また、セラミック層の厚みが１μmの
場合、界面Ｒａ が２００nm以下、より好ましくは１０
０nm以下のときの平均寿命が長く、信頼性が特に優れて
いることがわかる。Sample numbers 23 to 25 are sample numbers 29 to 31 when the ceramic layer has a thickness of 5 μm, and sample numbers 26 to 28 are sample numbers 29 to 31 when the ceramic layer has a thickness of 3 μm.
Shows the case where the thickness of the ceramic layer is 1 μm. When the thickness of the ceramic layer is 3 μm, the average life is long when the roughness (Ra) at the interface between the internal electrode layer and the ceramic layer is 200 nm or less and the pore generation rate is 1% or less. Recognize. When the thickness of the ceramic layer is 1 μm, the interface Ra is 200 nm or less, more preferably 10
It can be seen that the average life is long when the thickness is 0 nm or less and the reliability is particularly excellent.
【００６３】なお、セラミック層の厚みを５μm、３μ
m、１μmと変化させた試料番号２３〜３１の場合におい
ても、内部電極層とセラミック層の界面の粗さ（Ｒａ）
が２００nmを超えた試料（試料番号２３，２６，２９）
においては、平均寿命が短くなっている。The thickness of the ceramic layer is 5 μm, 3 μm
The roughness (Ra) of the interface between the internal electrode layer and the ceramic layer also in the case of sample numbers 23 to 31 changed to m and 1 μm
With a diameter of more than 200 nm (Sample Nos. 23, 26, 29)
In, the average life expectancy is shortened.
【００６４】以上のことから、積層セラミックコンデン
サの内部電極層とセラミック層の界面の粗さ（Ｒａ）
は、セラミック層の厚みが３μm以下のときに、特に有
利に用いることができる因子であることがわかる。From the above, the roughness (Ra) of the interface between the internal electrode layer and the ceramic layer of the monolithic ceramic capacitor
Is a factor that can be used particularly advantageously when the thickness of the ceramic layer is 3 μm or less.
【００６５】なお、この実施例では、誘電体セラミック
としてチタン酸バリウム系のセラミックを用い、内部電
極層の構成材料としてＮｉを用いた積層セラミックコン
デンサを例にとって説明したが、誘電体セラミックは、
チタン酸バリウム系のものに限られるものではなく、チ
タン酸ストロンチウム、チタン酸カルシウムなどを主成
分とするぺロブスカイト構造を示す種々の誘電体セラミ
ックを用いることが可能であり、また、内部電極層の構
成材料としても、Ｎｉに限定されるものではなく、Ｐ
ｄ、Ａｇ、Ａｇ−Ｐｄ、Ｃｕなどの種々の材料を用いる
ことが可能である。In this embodiment, a barium titanate-based ceramic is used as the dielectric ceramic, and a multilayer ceramic capacitor using Ni as the constituent material of the internal electrode layers is described as an example.
It is not limited to the barium titanate type, but it is possible to use various dielectric ceramics having a perovskite structure containing strontium titanate, calcium titanate, etc. as a main component, and the internal electrode layer The constituent material is not limited to Ni, but P
Various materials such as d, Ag, Ag-Pd, and Cu can be used.
【００６６】また、上記実施形態及び実施例では、積層
セラミックコンデンサを例にとって説明したが、本願発
明は、積層セラミックコンデンサに限らず、積層セラミ
ックバリスタ、積層セラミック圧電部品、積層基板その
他、種々の積層セラミック電子部品を製造する場合に広
く適用することが可能である。Further, in the above-mentioned embodiments and examples, the laminated ceramic capacitor is described as an example, but the present invention is not limited to the laminated ceramic capacitor, and a laminated ceramic varistor, a laminated ceramic piezoelectric component, a laminated substrate and other various laminated ceramic capacitors. It can be widely applied to the production of ceramic electronic components.
【００６７】本願発明は、さらにその他の点において
も、上記実施形態に限定されるものではなく、発明の範
囲内において、種々の応用、変形を加えることが可能で
ある。The present invention is not limited to the above embodiment in other respects, and various applications and modifications can be made within the scope of the invention.
【００６８】[0068]
【発明の効果】上述のように、本願発明（請求項１）の
積層セラミック電子部品の製造方法は、表面粗さ（Ｒ
ａ）が１００nm以下のセラミックグリーンシート上に、
電極ペースト層が配設され、かつ、セラミックグリーン
シート及び電極ペースト層の少なくとも一方の表面が加
圧平滑化処理された電極ペースト層配設シートを積層、
圧着した後、焼成するようにしているので、内部電極層
の厚みを０．２〜０．７μm、前記内部電極層間に介在
するセラミック層の厚みを３μm以下、内部電極層とセ
ラミック層の界面の粗さ（Ｒａ）を２００nm以下とし、
かつ、セラミック層における欠陥（ポアー）の発生率を
１％以下とすることが可能になり、内部電極層とセラミ
ック層の界面の凹凸に起因する寿命の劣化や、薄膜多層
化した場合の構造欠陥（デラミネーション、電極部の湾
曲など）の発生を抑制、防止することが可能になり、小
型、高性能で耐久性に優れた積層セラミック電子部品を
確実に製造することができるようになる。As described above, according to the method of manufacturing a monolithic ceramic electronic component of the present invention (claim 1), the surface roughness (R
a) on a ceramic green sheet of 100 nm or less,
An electrode paste layer is provided, and at least one surface of the ceramic green sheet and the electrode paste layer is laminated with an electrode paste layer-provided sheet having a pressure-smoothed surface,
Since the internal electrode layers are fired after pressure bonding, the thickness of the internal electrode layers is 0.2 to 0.7 μm, the thickness of the ceramic layers interposed between the internal electrode layers is 3 μm or less, and the interface between the internal electrode layers and the ceramic layers is Roughness (Ra) is set to 200 nm or less,
In addition, it is possible to reduce the occurrence rate of defects (pores) in the ceramic layer to 1% or less, which results in deterioration of life due to unevenness at the interface between the internal electrode layer and the ceramic layer, and structural defects in the case of thin film multilayering. It is possible to suppress or prevent the occurrence of (delamination, bending of the electrode portion, etc.), and it is possible to reliably manufacture a small-sized, high-performance and highly durable monolithic ceramic electronic component.
【００６９】また、本願発明（請求項２）の積層セラミ
ック電子部品の製造方法は、セラミック層形成用のセラ
ミックグリーンシート上に、表面粗さ（Ｒａ）が１００
nm以下の電極ペースト層が配設され、かつ、セラミック
グリーンシート及び電極ペースト層の少なくとも一方の
表面が加圧平滑化処理された電極ペースト層配設シート
を積層、圧着した後、焼成するようにしているので、内
部電極層の厚みを０．２〜０．７μm、内部電極層間に
介在するセラミック層の厚みを３μm以下、内部電極層
とセラミック層の界面の粗さ（Ｒａ）を２００nm以下と
し、かつ、セラミック層における欠陥（ポアー）の発生
率を１％以下とすることが可能になり、内部電極層とセ
ラミック層の界面の凹凸に起因する寿命の劣化や、薄膜
多層化した場合の構造欠陥（デラミネーション、電極部
の湾曲など）の発生を抑制、防止することが可能にな
り、小型、高性能で耐久性に優れた積層セラミック電子
部品を確実に製造することができるようになる。According to the method of manufacturing a laminated ceramic electronic component of the present invention (claim 2), the surface roughness (Ra) is 100 on the ceramic green sheet for forming the ceramic layer.
An electrode paste layer having a thickness of nm or less is arranged, and at least one surface of the ceramic green sheet and the electrode paste layer is subjected to pressure smoothing treatment. Therefore, the thickness of the internal electrode layer is 0.2 to 0.7 μm, the thickness of the ceramic layer interposed between the internal electrode layers is 3 μm or less, and the roughness (Ra) of the interface between the internal electrode layer and the ceramic layer is 200 nm or less. In addition, it is possible to reduce the occurrence rate of defects (pores) in the ceramic layer to 1% or less, which deteriorates the life due to the unevenness of the interface between the internal electrode layer and the ceramic layer, and the structure in the case of thin film multilayering. It is possible to suppress and prevent the occurrence of defects (delamination, bending of electrode parts, etc.), and to reliably manufacture small-sized, high-performance and highly durable monolithic ceramic electronic components. Will be able to.
【００７０】また、請求項３の積層セラミック電子部品
の製造方法のように、電極ペースト層配設シートを積層
してなる積層体（未焼成積層体）のセラミック面収縮率
が２５〜３５％となるようにした場合、内部電極層とセ
ラミック層の界面の粗さ（Ｒａ）が２００nm以下で、か
つ、セラミック層における欠陥（ポアー）の発生率が１
％以下の、小型、高性能で耐久性に優れた積層セラミッ
ク電子部品をより確実に製造することが可能になる。Further, as in the method for manufacturing a laminated ceramic electronic component according to claim 3, the ceramic surface shrinkage ratio of the laminated body (unbaked laminated body) in which the electrode paste layer-disposing sheets are laminated is 25 to 35%. In this case, the roughness (Ra) at the interface between the internal electrode layer and the ceramic layer is 200 nm or less, and the occurrence rate of defects (pores) in the ceramic layer is 1 or less.
%, It is possible to more reliably manufacture a small-sized, high-performance and highly durable laminated ceramic electronic component.
【図１】本願発明の一実施形態にかかる方法により製造
された積層セラミックコンデンサを示す断面図である。FIG. 1 is a sectional view showing a monolithic ceramic capacitor manufactured by a method according to an embodiment of the present invention.
１ 積層セラミックコンデンサ ２ セラミック層（誘電体セラミック層） ３ 積層体（セラミック素子） ４ 第１端面 ５ 第２端面 ６ 第１の外部電極 ７ 第２の外部電極 ８ 第１の内部電極（内部導体） ９ 第２の内部電極（内部導体） １０ 第１端面の第１めっき層 １１ 第２端面の第１めっき層 １２ 第１端面の第２めっき層 １３ 第２端面の第２めっき層 1 Multilayer ceramic capacitors 2 Ceramic layer (dielectric ceramic layer) 3 Laminated body (ceramic element) 4 First end face 5 Second end face 6 First external electrode 7 Second external electrode 8 First internal electrode (internal conductor) 9 Second internal electrode (internal conductor) 10 First plating layer on the first end face 11 First plating layer on second end face 12 Second plating layer on the first end face 13 Second plating layer on second end face
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E001 AB03 AC09 AD01 AF06 AH01 AH05 AH06 AH09 AJ01 AJ02 5E082 AA01 AB03 BB07 EE04 EE23 EE45 FF05 FG26 GG10 MM22 MM24 PP04 PP09 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5E001 AB03 AC09 AD01 AF06 AH01 AH05 AH06 AH09 AJ01 AJ02 5E082 AA01 AB03 BB07 EE04 EE23 EE45 FF05 FG26 GG10 MM22 MM24 PP04 PP09
Claims (3)
て複数の内部電極層が積層された構造を有し、 前記内部電極層の厚みが０．２〜０．７μmであり、 前記内部電極層間に介在するセラミック層の厚みが３μ
m以下であり、 前記内部電極層と前記セラミック層の界面の粗さ（Ｒ
ａ）が２００nm以下であり、かつ、 セラミック層における欠陥（ポアー）の発生率が、切断
端面を研磨した断面研磨面における面積率で１％以下で
ある積層セラミック電子部品の製造方法であって、 表面粗さ（Ｒａ）が１００nm以下のセラミックグリーン
シート上に、電極ペースト層が配設され、かつ、前記セ
ラミックグリーンシート及び前記電極ペースト層の少な
くとも一方の表面が加圧平滑化処理された電極ペースト
層配設シートを積層、圧着した後、焼成することによ
り、前記セラミック素子を形成する工程を具備すること
を特徴とする積層セラミック電子部品の製造方法。1. A ceramic element having a structure in which a plurality of internal electrode layers are laminated via ceramic layers, wherein the internal electrode layers have a thickness of 0.2 to 0.7 μm. The thickness of the ceramic layer interposed in the
m or less, the roughness of the interface between the internal electrode layer and the ceramic layer (R
a) is 200 nm or less, and the production rate of defects (pores) in the ceramic layer is 1% or less in terms of the area ratio of the cross-section polished surface obtained by polishing the cut end surface, An electrode paste in which an electrode paste layer is disposed on a ceramic green sheet having a surface roughness (Ra) of 100 nm or less, and at least one surface of the ceramic green sheet and the electrode paste layer is pressure-smoothed. A method for producing a laminated ceramic electronic component, comprising the steps of forming the ceramic element by laminating the layer-provided sheets, press-bonding them, and then firing them.
て複数の内部電極層が積層された構造を有し、 前記内部電極層の厚みが０．２〜０．７μmであり、 前記内部電極層間に介在するセラミック層の厚みが３μ
m以下であり、 前記内部電極層と前記セラミック層の界面の粗さ（Ｒ
ａ）が２００nm以下であり、かつ、 セラミック層における欠陥（ポアー）の発生率が、切断
端面を研磨した断面研磨面における面積率で１％以下で
ある積層セラミック電子部品の製造方法であって、 セラミック層形成用のセラミックグリーンシート上に、
表面粗さ（Ｒａ）が１００nm以下の電極ペースト層が配
設され、かつ、前記セラミックグリーンシート及び前記
電極ペースト層の少なくとも一方の表面が加圧平滑化処
理された電極ペースト層配設シートを積層、圧着した
後、焼成することにより、前記セラミック素子を形成す
る工程を具備することを特徴とする積層セラミック電子
部品の製造方法。2. A ceramic element having a structure in which a plurality of internal electrode layers are laminated with a ceramic layer interposed therebetween, wherein the internal electrode layers have a thickness of 0.2 to 0.7 μm. The thickness of the ceramic layer interposed in the
m or less, the roughness of the interface between the internal electrode layer and the ceramic layer (R
a) is 200 nm or less, and the production rate of defects (pores) in the ceramic layer is 1% or less in terms of the area ratio of the cross-section polished surface obtained by polishing the cut end surface, On the ceramic green sheet for forming the ceramic layer,
Electrode paste layers having a surface roughness (Ra) of 100 nm or less are arranged, and at least one surface of the ceramic green sheets and the electrode paste layers is pressure-smoothed and laminated with an electrode paste layer-disposed sheet. A method of manufacturing a monolithic ceramic electronic component, comprising the step of forming the ceramic element by pressure-bonding and firing.
なる積層体（未焼成積層体）の積層方向からみた面積
（平面面積）をＡ０、焼成後の積層体の平面面積をＡ１
とした場合において、下記の式 （Ａ０−Ａ１）／Ａ０×１００（％） で表されるセラミック面収縮率が２５〜３５％となるよ
うにしたことを特徴とする請求項１又は２記載の積層セ
ラミック電子部品の製造方法。3. An area (planar area) of a laminate (unfired laminate) formed by laminating the electrode paste layer-distributed sheets as viewed from the laminating direction is A 0 , and a plane area of the laminate after firing is A 1
In such a case, the ceramic surface shrinkage represented by the following formula (A 0 −A 1 ) / A 0 × 100 (%) is set to 25 to 35%. 2. The method for manufacturing a multilayer ceramic electronic component according to 2.
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