JP2003502961A - 柔軟で効率的なチャネライザ・アーキテクチャ - Google Patents
柔軟で効率的なチャネライザ・アーキテクチャInfo
- Publication number
- JP2003502961A JP2003502961A JP2001504704A JP2001504704A JP2003502961A JP 2003502961 A JP2003502961 A JP 2003502961A JP 2001504704 A JP2001504704 A JP 2001504704A JP 2001504704 A JP2001504704 A JP 2001504704A JP 2003502961 A JP2003502961 A JP 2003502961A
- Authority
- JP
- Japan
- Prior art keywords
- module
- channelizer
- pipeline
- modules
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
- H04W88/08—Access point devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Image Processing (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Abstract
(57)【要約】
本発明は、最小限のハードウェア装備で、変化するシステム要件に動的に対応することができるデジタルチャネライザ／デ−チャネライザを提供する。本発明の例示的な実施態様によると、当該デジタルチャネライザ／デ−チャネライザは、修正された高速コンボリューションアルゴリズムとともに利用され、これは、異なる帯域幅、可変的数のチャネル、同時に並存する複数の標準、及びチャネルと標準の動的割当てを処理するために動的に調整されることが可能な複数の専用の、最適化されたパイプラインモジュールを具備する。
Description
【０００１】
本発明は、概して無線通信システム、より特定すれば、無線通信システムに使
用される柔軟で効率的なチャネライザアーキテクチャ及びデ−チャネライザキテ
クチャに関する。
用される柔軟で効率的なチャネライザアーキテクチャ及びデ−チャネライザキテ
クチャに関する。
【０００２】
携帯電話産業は、米国及びその他の国々で飛躍的に商業活動を拡大している。
主要大都市では、予想をはるかに越えた規模で拡大し、急速にシステム容量を超
過しつつある。この傾向が続くならば、当該産業の成長の影響は、最小規模の市
場にさえ直に到達するであろう。高品質のサービスを維持し、且つ価格上昇を回
避するためだけでなく、この増加する容量需要へ対応するための革新的な解決が
必要となっている。
主要大都市では、予想をはるかに越えた規模で拡大し、急速にシステム容量を超
過しつつある。この傾向が続くならば、当該産業の成長の影響は、最小規模の市
場にさえ直に到達するであろう。高品質のサービスを維持し、且つ価格上昇を回
避するためだけでなく、この増加する容量需要へ対応するための革新的な解決が
必要となっている。
【０００３】
より大きなシステム容量の必要性によって発生する課題に加えて、将来の移動
通信システムと基地局の設計者には、彼ら特有の課題がある。例えば、当該産業
における周知の課題は、コスト効率がよく、動的に柔軟性のあるシステムの提供
である。システム設計者の関心は、様々な標準（例えば、周波数分割多元アクセ
ス、時分割多元アクセス等）の並存を動的に処理し、各標準に複数のチャネルを
動的に割当て、且つ、システムのためのハードウェアを実質的に増加させること
なく、複数の帯域幅を同時に処理することである。スタートアップの間に基地局
のために個々のコンフィギュレーションをダウンロードすることから、フレーム
単位で、又はスロット単位での継続的に変化する状態（標準の変更等）を処理す
る能力まで、動的柔軟性の必要性は、多くの基地局にとって重要である。
通信システムと基地局の設計者には、彼ら特有の課題がある。例えば、当該産業
における周知の課題は、コスト効率がよく、動的に柔軟性のあるシステムの提供
である。システム設計者の関心は、様々な標準（例えば、周波数分割多元アクセ
ス、時分割多元アクセス等）の並存を動的に処理し、各標準に複数のチャネルを
動的に割当て、且つ、システムのためのハードウェアを実質的に増加させること
なく、複数の帯域幅を同時に処理することである。スタートアップの間に基地局
のために個々のコンフィギュレーションをダウンロードすることから、フレーム
単位で、又はスロット単位での継続的に変化する状態（標準の変更等）を処理す
る能力まで、動的柔軟性の必要性は、多くの基地局にとって重要である。
【０００４】
図１には、フレーム単位又はスロット単位での複数の様々な標準の経時的な動
的割当てが図示されている。図示したように、少ない帯域幅しか必要としないデ
ジタルアメリカン移動電話システム（ＤＡＭＰＳ）通信に例示した第１フレーム
（つまり、フレーム♯１）の３つのスロット全てが割当てられている。図示した
ように、例示した第２フレーム全体は、ＤＡＭＰＳ通信よりも広い帯域幅を要求
するＥＤＧＥ伝送に使用されている。例示したＮ番目のフレームのタイムスロッ
トは、ＥＤＧＥ及び移動通信のためのグローバルシステム（ＧＳＭ）通信の双方
に割当てられ、一方で、例示したＮ＋１番目のフレームは、広帯域コード分割多
元アクセス（ＣＤＭＡ）通信に割当てられている。図１から明らかなように、将
来のシステムは、異なる帯域幅を要求する様々な標準をサポートできることが必
要となるであろう。
的割当てが図示されている。図示したように、少ない帯域幅しか必要としないデ
ジタルアメリカン移動電話システム（ＤＡＭＰＳ）通信に例示した第１フレーム
（つまり、フレーム♯１）の３つのスロット全てが割当てられている。図示した
ように、例示した第２フレーム全体は、ＤＡＭＰＳ通信よりも広い帯域幅を要求
するＥＤＧＥ伝送に使用されている。例示したＮ番目のフレームのタイムスロッ
トは、ＥＤＧＥ及び移動通信のためのグローバルシステム（ＧＳＭ）通信の双方
に割当てられ、一方で、例示したＮ＋１番目のフレームは、広帯域コード分割多
元アクセス（ＣＤＭＡ）通信に割当てられている。図１から明らかなように、将
来のシステムは、異なる帯域幅を要求する様々な標準をサポートできることが必
要となるであろう。
【０００５】
図２に、各々が異なるチャネル数、ＣＸ♯Ｙ（ここで、Ｘは標準、Ｙは搬送波
数である）を有する、多くの異なる標準（例えば、ＦＤＭＡ♯１…Ｋ、ＴＤＭＡ
♯１…Ｍ、ＣＤＭＡ♯１…Ｎ）をサポートすることができるデジタルチャネライ
ザを含む従来の基地局受信機アーキテクチャを図示する。図示したように、従来
の基地局受信機アーキテクチャは、無線周波数（ＲＦ）信号を受信し、該信号を
ＲＦフロントエンド２２０へ転送するアンテナ２１０を具備し、ここで、該信号
は、中間周波数（ＩＦ）へダウンコンバートされる。ＲＦフロントエンド２２０
は、低ノイズ増幅器（ＬＮＡ）、フィルタ、及び混合器等の部品から構成される
。ＩＦ信号は、その後、アナログ‐デジタル変換器（ＡＤＣ）を介してデジタル
信号へ変換される。
数である）を有する、多くの異なる標準（例えば、ＦＤＭＡ♯１…Ｋ、ＴＤＭＡ
♯１…Ｍ、ＣＤＭＡ♯１…Ｎ）をサポートすることができるデジタルチャネライ
ザを含む従来の基地局受信機アーキテクチャを図示する。図示したように、従来
の基地局受信機アーキテクチャは、無線周波数（ＲＦ）信号を受信し、該信号を
ＲＦフロントエンド２２０へ転送するアンテナ２１０を具備し、ここで、該信号
は、中間周波数（ＩＦ）へダウンコンバートされる。ＲＦフロントエンド２２０
は、低ノイズ増幅器（ＬＮＡ）、フィルタ、及び混合器等の部品から構成される
。ＩＦ信号は、その後、アナログ‐デジタル変換器（ＡＤＣ）を介してデジタル
信号へ変換される。
【０００６】
動的柔軟性を達成するため、従来の基地局ではデジタルチャネライザ２４０及
びチャネライザアルゴリズムが利用される場合もある。例示的なチャネライザ／
デ−チャネライザルゴリズムとしては、修正高速コンボリューション（ＭＦＣ）
アルゴリズムを挙げることができ、これは、現在出願中で、本発明の譲受人リチ
ャード・ヘルベルグに譲渡された、１９９８年９月１８日出願の米国特許出願番
号０９／１５６，６３０、及び、スウェーデン国特許出願番号９８０２０５０−
７に詳述されており、これを共に本明細書に参照して取り込む。このアルゴリズ
ムを利用するチャネライザの機能は、他の周波数の信号が所望の信号に干渉しな
いように各チャネルをフィルタによって充分フィルタ処理することである。その
結果は、ＣＤＭＡベースのシステムのためのレイク検出器、又は、ＴＤＭＡベー
スのシステムのための等化器等のベースバンドプロセッサ（図示せず）に入力さ
れることができるバンドが制限された信号である。
びチャネライザアルゴリズムが利用される場合もある。例示的なチャネライザ／
デ−チャネライザルゴリズムとしては、修正高速コンボリューション（ＭＦＣ）
アルゴリズムを挙げることができ、これは、現在出願中で、本発明の譲受人リチ
ャード・ヘルベルグに譲渡された、１９９８年９月１８日出願の米国特許出願番
号０９／１５６，６３０、及び、スウェーデン国特許出願番号９８０２０５０−
７に詳述されており、これを共に本明細書に参照して取り込む。このアルゴリズ
ムを利用するチャネライザの機能は、他の周波数の信号が所望の信号に干渉しな
いように各チャネルをフィルタによって充分フィルタ処理することである。その
結果は、ＣＤＭＡベースのシステムのためのレイク検出器、又は、ＴＤＭＡベー
スのシステムのための等化器等のベースバンドプロセッサ（図示せず）に入力さ
れることができるバンドが制限された信号である。
【０００７】
米国特許出願０９／１５６，６３０に記載のチャネライザ／デ−チャネライザ
ルゴリズムは、パラメータ（フィルタパラメータ、異なる標準のデータ率等）の
動的割当て、および、多様な帯域幅要件を有した多様な標準と可変的な数のチャ
ネルの処理などのチャネライゼーション処理に適している。チャネライザ／デ−
チャネライザルゴリズムが柔軟でもあり且つ凡庸的でもある一方で、そのアルゴ
リズムの柔軟性と凡庸性を維持しつつ、同時に高い計算コストを要さず、又は、
大きなハードウェア増加に繋がらないようなアルゴリズムに適したハードウェア
・インプルメンテーションが求められている。
ルゴリズムは、パラメータ（フィルタパラメータ、異なる標準のデータ率等）の
動的割当て、および、多様な帯域幅要件を有した多様な標準と可変的な数のチャ
ネルの処理などのチャネライゼーション処理に適している。チャネライザ／デ−
チャネライザルゴリズムが柔軟でもあり且つ凡庸的でもある一方で、そのアルゴ
リズムの柔軟性と凡庸性を維持しつつ、同時に高い計算コストを要さず、又は、
大きなハードウェア増加に繋がらないようなアルゴリズムに適したハードウェア
・インプルメンテーションが求められている。
【０００８】
図３には、デジタルチャネラーザーのための典型的なハードウェアアーキテク
チャが図示されている。図示されているように、デジタルチャネライザは、多数
の様々な処理鎖４００−１ないし４００−Ｎを具備し、各鎖は、複数のチャネル
１−Ｎ（Ｎは、概して４等の小さい数である）の一つに入力される。各処理鎖は
、数値制御オシレータ（ＮＣＯ）、及び、カスケードされたデジタルフィルタの
１群を有する。実行に際して、第一チャネル（例えば、チャネル１）のためのＡ
ＤＣ２３０からのデータは、第一チャネル、つまり、処理鎖４００−１に関連し
ているデジタルチャネライザの処理鎖へ入力される。ＮＣＯ−４１０−１は、受
信周波数をベースバンド周波数へダウンコンバートし、当該信号のコンポーネン
トＩ及びＱを発生させる。そして、当該コンポーネントＩ及びＱは、１組のデー
タストリームに対するカスケードされたデジタルフィルタへ入力される。当該カ
スケードされたフィルタのタイプは様々であり、典型的には、カスケードされた
インテグレータ‐コンバイナー（ＣＩＣ）、ハーフバンド又は、残響有限フィル
タ（ＦＩＲ）である。異なるフィルタは、フィルタ係数、ゲイン、及びデシメー
ション因数としてプログラム可能なパラメータを有する。そして、この結果Ｉと
Ｑが第一鎖４００−１のフィルタからベースバンドプロセッサ（図示せず）へ入
力される。当業者であれば、他の処理鎖も同様な態様で実行されることを理解す
るであろう。
チャが図示されている。図示されているように、デジタルチャネライザは、多数
の様々な処理鎖４００−１ないし４００−Ｎを具備し、各鎖は、複数のチャネル
１−Ｎ（Ｎは、概して４等の小さい数である）の一つに入力される。各処理鎖は
、数値制御オシレータ（ＮＣＯ）、及び、カスケードされたデジタルフィルタの
１群を有する。実行に際して、第一チャネル（例えば、チャネル１）のためのＡ
ＤＣ２３０からのデータは、第一チャネル、つまり、処理鎖４００−１に関連し
ているデジタルチャネライザの処理鎖へ入力される。ＮＣＯ−４１０−１は、受
信周波数をベースバンド周波数へダウンコンバートし、当該信号のコンポーネン
トＩ及びＱを発生させる。そして、当該コンポーネントＩ及びＱは、１組のデー
タストリームに対するカスケードされたデジタルフィルタへ入力される。当該カ
スケードされたフィルタのタイプは様々であり、典型的には、カスケードされた
インテグレータ‐コンバイナー（ＣＩＣ）、ハーフバンド又は、残響有限フィル
タ（ＦＩＲ）である。異なるフィルタは、フィルタ係数、ゲイン、及びデシメー
ション因数としてプログラム可能なパラメータを有する。そして、この結果Ｉと
Ｑが第一鎖４００−１のフィルタからベースバンドプロセッサ（図示せず）へ入
力される。当業者であれば、他の処理鎖も同様な態様で実行されることを理解す
るであろう。
【０００９】
図３に図示されたような、１チャネルを基本としたデータストリーム処理に基
づくチャネライザ／デ−チャネライザの柔軟性は、それぞれの個々のチャネル内
で限定的なものとなるであろう。各チャネルのための計算資源は、当該鎖の各個
別モジュールのための様々な標準要件の合計によって決定される。当該鎖の個々
のモジュールいずれも、当該特定されたモジュールに対して最も厳しい要件を有
する標準に対して特定されなければならない。これは、鎖全体が可能性ある全て
の標準をサポートするために重複特定され、その結果、シリコンエリアのオーバ
ーヘッドやエネルギー消費が増大することを意味する。更に、チャネル数は固定
されているため（例えば、チャネライザがサポートする処理鎖の数に固定される
）、必要とされるチャネル数がデジタルチャネライザによってサポートされる固
定数と相違する場合、システムは、非効率なものとなる。
づくチャネライザ／デ−チャネライザの柔軟性は、それぞれの個々のチャネル内
で限定的なものとなるであろう。各チャネルのための計算資源は、当該鎖の各個
別モジュールのための様々な標準要件の合計によって決定される。当該鎖の個々
のモジュールいずれも、当該特定されたモジュールに対して最も厳しい要件を有
する標準に対して特定されなければならない。これは、鎖全体が可能性ある全て
の標準をサポートするために重複特定され、その結果、シリコンエリアのオーバ
ーヘッドやエネルギー消費が増大することを意味する。更に、チャネル数は固定
されているため（例えば、チャネライザがサポートする処理鎖の数に固定される
）、必要とされるチャネル数がデジタルチャネライザによってサポートされる固
定数と相違する場合、システムは、非効率なものとなる。
【００１０】
計算コストやハードウェアを著しく増加させることなく、継続的に変化する状
態に動的に適応できるチャネライザ／デ−チャネライザが必要である。
態に動的に適応できるチャネライザ／デ−チャネライザが必要である。
【００１１】
本発明は、最小限のハードウェア装備で、変化するシステム要件に動的に対応
することができるデジタルチャネライザ／デ−チャネライザを提供する。本発明
の例示的な実施態様によると、デジタルチャネライザ／デ−チャネライザは、修
正された高速コンボリューションアルゴリズムとともに利用されるのであるが、
これは、異なる帯域幅、可変的数のチャネル、並存する複数の標準、及びチャネ
ルと標準の動的割当てを処理するために動的に調整することが可能な複数の専用
の、最適化されたパイプラインモジュールを含む。
することができるデジタルチャネライザ／デ−チャネライザを提供する。本発明
の例示的な実施態様によると、デジタルチャネライザ／デ−チャネライザは、修
正された高速コンボリューションアルゴリズムとともに利用されるのであるが、
これは、異なる帯域幅、可変的数のチャネル、並存する複数の標準、及びチャネ
ルと標準の動的割当てを処理するために動的に調整することが可能な複数の専用
の、最適化されたパイプラインモジュールを含む。
【００１２】
上記の本発明の目的及び特徴は、添付図面を参照し、以下の好適な実施態様の
詳細な説明からより明確になるであろう。
詳細な説明からより明確になるであろう。
【００１３】
以下の記載では、本発明の十全な理解のため、説明であって限定の意図なく、
特定の回路、回路要素、技術等が記載されている。しかし、本発明は、これら以
外の実施態様によっても実施可能であることは当業者にとって自明であろう。そ
の他、本発明の説明が不明瞭にならないように、周知の方法、装置、及びサーキ
ットについては説明を省略した。
特定の回路、回路要素、技術等が記載されている。しかし、本発明は、これら以
外の実施態様によっても実施可能であることは当業者にとって自明であろう。そ
の他、本発明の説明が不明瞭にならないように、周知の方法、装置、及びサーキ
ットについては説明を省略した。
【００１４】
図４には、従来の、データストリーム、デジタルチャネライザに利用されてい
るＭＦＣアルゴリズムが図示されている。図４では、デジタルチャネライザは、
重複ブロック発生機４１０、Ｎ−ポイント離散フーリエ変換（ＤＦＴ）及び複数
のチャネル特定処理鎖４３０-１乃至４３０-Ｎを具備する。チャネル特定処理鎖
のいずれもが、当該鎖の関連チャネルの要件に従って同様に形成され、調整され
る。例えば、処理鎖４３０-１は選択ビンブロック４３２−１、ｎデータをｎ係
数で乗算する乗算器ブロック４３４−１、ｎとｍの値が各個別のパケット及びチ
ャネルごとに異なり、且つ柔軟なｍ‐ポイント逆離散フーリエ変換（ＩＤＦＴ）
４３６−１、重複ブロック結合器４３８−１、及びその他のフィルタリング及び
信号処理ブロック４４０−１を具備する。
るＭＦＣアルゴリズムが図示されている。図４では、デジタルチャネライザは、
重複ブロック発生機４１０、Ｎ−ポイント離散フーリエ変換（ＤＦＴ）及び複数
のチャネル特定処理鎖４３０-１乃至４３０-Ｎを具備する。チャネル特定処理鎖
のいずれもが、当該鎖の関連チャネルの要件に従って同様に形成され、調整され
る。例えば、処理鎖４３０-１は選択ビンブロック４３２−１、ｎデータをｎ係
数で乗算する乗算器ブロック４３４−１、ｎとｍの値が各個別のパケット及びチ
ャネルごとに異なり、且つ柔軟なｍ‐ポイント逆離散フーリエ変換（ＩＤＦＴ）
４３６−１、重複ブロック結合器４３８−１、及びその他のフィルタリング及び
信号処理ブロック４４０−１を具備する。
【００１５】
実行に際して、ＡＤＣ２３０は、デジタルデータのストリームを重複ブロック
発生機４１０へ提供し、ここでデータのブロックが形成される。形成されたブロ
ックは、その後、ＤＦＴアルゴリズムへ入力される。ＤＦＴアルゴリズムは、ブ
ロック４２０で完了する。ＤＦＴ処理の結果は、信号が受信されたチャネルに対
応する特定の処理鎖に転送される。例えば、信号がチャネル１に受信されると、
Ｎ−ポイントのＤＦＴ処理ブロックは、その結果を処理鎖４３０−１へ転送する
ことになる。ＤＦＴ処理の結果、ＤＦＴの出力は、一般には正しい順番ではない
。従って、ビンセレクトブロック４３２−１は、出力配列を並べ替え、必要なビ
ンだけを選択することによって、これを補償する。必要なビンの数は、フィルタ
係数の数に応じて決まる。
発生機４１０へ提供し、ここでデータのブロックが形成される。形成されたブロ
ックは、その後、ＤＦＴアルゴリズムへ入力される。ＤＦＴアルゴリズムは、ブ
ロック４２０で完了する。ＤＦＴ処理の結果は、信号が受信されたチャネルに対
応する特定の処理鎖に転送される。例えば、信号がチャネル１に受信されると、
Ｎ−ポイントのＤＦＴ処理ブロックは、その結果を処理鎖４３０−１へ転送する
ことになる。ＤＦＴ処理の結果、ＤＦＴの出力は、一般には正しい順番ではない
。従って、ビンセレクトブロック４３２−１は、出力配列を並べ替え、必要なビ
ンだけを選択することによって、これを補償する。必要なビンの数は、フィルタ
係数の数に応じて決まる。
【００１６】
選択されたビンは、乗算器ブロック４３４−１で、フィルタ周波数係数と乗算
される。そして、ＩＤＦＴ４３６−１が先の乗算の結果に基づいて完了する。Ｉ
ＤＦＴ４３６−１から出力されたブロックは、重複ブロック結合器４３８−１へ
転送され、ここで当該ブロックは、結合される。結合ブロックは、ブロック４４
０−１へ転送され、ここで、更なるフィルタリングや信号処理が実行される。上
記に記載されたようなチャネライザ実行へ改善する考えが、現在係属中で、本発
明の譲受人に譲渡された、１９９８年９月３０日出願の米国特許出願番号０９／
１６３，２９８に記載されており、本明細書に参照として取り込む。
される。そして、ＩＤＦＴ４３６−１が先の乗算の結果に基づいて完了する。Ｉ
ＤＦＴ４３６−１から出力されたブロックは、重複ブロック結合器４３８−１へ
転送され、ここで当該ブロックは、結合される。結合ブロックは、ブロック４４
０−１へ転送され、ここで、更なるフィルタリングや信号処理が実行される。上
記に記載されたようなチャネライザ実行へ改善する考えが、現在係属中で、本発
明の譲受人に譲渡された、１９９８年９月３０日出願の米国特許出願番号０９／
１６３，２９８に記載されており、本明細書に参照として取り込む。
【００１７】
上記記載のチャネライザを実施するためには、特定の基地局に関連するチャネ
ルごとに１つの処理鎖が必要となる。基地局によってサポートされているチャネ
ル数が増加するにつれて、それらチャネル処理に必要なハードウェアの量も大き
くなり、それによって、計算コストやシステムが消費する電力全体も増加する。
更に、デジタル・チャネライザ・アーキテクチャは、チャネル毎のデータストリ
ーム処理に基づいているのデ−チャネライザの柔軟性が限られてしまう。これは
、各個別の処理鎖ブロックが、その特定ブロックに対して最も厳しい要件を有す
る標準に対して特定されなければならないことに起因する。その結果、処理鎖全
体は、可能性のある標準全てをサポートするために、しばしば過剰な性能が要求
される。
ルごとに１つの処理鎖が必要となる。基地局によってサポートされているチャネ
ル数が増加するにつれて、それらチャネル処理に必要なハードウェアの量も大き
くなり、それによって、計算コストやシステムが消費する電力全体も増加する。
更に、デジタル・チャネライザ・アーキテクチャは、チャネル毎のデータストリ
ーム処理に基づいているのデ−チャネライザの柔軟性が限られてしまう。これは
、各個別の処理鎖ブロックが、その特定ブロックに対して最も厳しい要件を有す
る標準に対して特定されなければならないことに起因する。その結果、処理鎖全
体は、可能性のある標準全てをサポートするために、しばしば過剰な性能が要求
される。
【００１８】
本発明は、柔軟で且つ効率的で、システムのハードウェア要件を著しく増加さ
せることのないデジタルチャネライザ／デ−チャネライザキテクチャを提供する
ことによって、当該技術分野における上記に記載の問題を克服する。本発明の例
示的実施態様によると、パイプライン処理に基づくデジタルチャネライザ／デ−
チャネライザキテクチャが説明されている。チャネルが特定されたデジタルチャ
ネライザ／デ−チャネライザルゴリズムの実行は、システムの標準と帯域幅要件
に合わせて独立して設けられていてもよい専用ハードウエアモジュールによって
実行される。
せることのないデジタルチャネライザ／デ−チャネライザキテクチャを提供する
ことによって、当該技術分野における上記に記載の問題を克服する。本発明の例
示的実施態様によると、パイプライン処理に基づくデジタルチャネライザ／デ−
チャネライザキテクチャが説明されている。チャネルが特定されたデジタルチャ
ネライザ／デ−チャネライザルゴリズムの実行は、システムの標準と帯域幅要件
に合わせて独立して設けられていてもよい専用ハードウエアモジュールによって
実行される。
【００１９】
図５には、本発明の実施態様の例示的なパイプライン化されたデジタル・チャ
ネライザ・アーキテクチャに利用されるＭＦＣアルゴリズムが図示されている。
例示的なパイプライン化されたデジタル・チャネライザ・アーキテクチャは、重
複ブロック発生器４１０、Ｎ−ポイントＤＦＴ４２０、及び、パイプライン化さ
れた１個の処理鎖を具備する。パイプライン化された処理鎖は、選択ビンモジュ
ール５３２、ｎデータをｎ係数で乗算する乗算器ブロック５３４、ｎとｍの値が
個々のパケットとチャネルごとに対して異なり、且つ柔軟でありうるｍ−ポイン
トＩＤＦＴ５３６、重複ブロック結合器５３８、及び、更なるフィルタリングと
信号処理モジュール５４０を具備する。図示されているように、先のパケット処
理の準備が出来次第、異なるチャネルに属するデータパケットが一のハードウエ
アモジュールから次のハードウエアモジュールへ送信される。以下、本明細書に
おいて、「パケット」とは、任意のチャネルと、重複ブロック発生機４１０によ
って発生した任意の信号ブロックとの双方に属する信号をいう。
ネライザ・アーキテクチャに利用されるＭＦＣアルゴリズムが図示されている。
例示的なパイプライン化されたデジタル・チャネライザ・アーキテクチャは、重
複ブロック発生器４１０、Ｎ−ポイントＤＦＴ４２０、及び、パイプライン化さ
れた１個の処理鎖を具備する。パイプライン化された処理鎖は、選択ビンモジュ
ール５３２、ｎデータをｎ係数で乗算する乗算器ブロック５３４、ｎとｍの値が
個々のパケットとチャネルごとに対して異なり、且つ柔軟でありうるｍ−ポイン
トＩＤＦＴ５３６、重複ブロック結合器５３８、及び、更なるフィルタリングと
信号処理モジュール５４０を具備する。図示されているように、先のパケット処
理の準備が出来次第、異なるチャネルに属するデータパケットが一のハードウエ
アモジュールから次のハードウエアモジュールへ送信される。以下、本明細書に
おいて、「パケット」とは、任意のチャネルと、重複ブロック発生機４１０によ
って発生した任意の信号ブロックとの双方に属する信号をいう。
【００２０】
アルゴリズムによって、デシメーションによる高速のコンボリューション及び
周波数変換が実行され、その後更にフィルタリング及び他の信号処理が続いてな
される。アルゴリズムの機能的概略図を図６に示した。重複ブロック発生機モジ
ュール６１０は、ＡＤＣ２３０からデジタル信号を受信し、当該信号を処理して
データブロックを形成し、当該データブロックをＮ−ポイントＤＦＴモジュール
６２０に転送する。Ｎ−ポイントＤＦＴモジュール６２０は、重複した信号ブロ
ックについての大規模な離散フーリエ変換の発生に特化したハードウエアモジュ
ールである。当業者は理解するであろうが、Ｎ−ポイントＤＦＴ６２０から出力
された信号は、「１チャネルに対し一度に選択されるビン」モジュール６３２で
直ちに除去されるため、当該デジタルチャネライザの他のモジュールは、概して
、この大きなＤＦＴプロセッサよりも少数のサンプルに基づいて実行する。
周波数変換が実行され、その後更にフィルタリング及び他の信号処理が続いてな
される。アルゴリズムの機能的概略図を図６に示した。重複ブロック発生機モジ
ュール６１０は、ＡＤＣ２３０からデジタル信号を受信し、当該信号を処理して
データブロックを形成し、当該データブロックをＮ−ポイントＤＦＴモジュール
６２０に転送する。Ｎ−ポイントＤＦＴモジュール６２０は、重複した信号ブロ
ックについての大規模な離散フーリエ変換の発生に特化したハードウエアモジュ
ールである。当業者は理解するであろうが、Ｎ−ポイントＤＦＴ６２０から出力
された信号は、「１チャネルに対し一度に選択されるビン」モジュール６３２で
直ちに除去されるため、当該デジタルチャネライザの他のモジュールは、概して
、この大きなＤＦＴプロセッサよりも少数のサンプルに基づいて実行する。
【００２１】
デジタルチャネライザでの信号パケットのパイプライン化された処理は、１つ
の特定されたチャネルに属する大きなＤＦＴから来るビン（周波数ドメインにお
けるサンプル）の一部分を選択する「１チャネルに対し一度に選択されるビン」
モジュール６３２から開始される。これらの選択されたビンは、パケットとして
、制御情報とともに当該鎖の次のモジュール、「周波数応答と乗算される」モジ
ュール６３４へ送信される。パケットは、その後、「ｍ−ポイントＩＤＦＴ」モ
ジュール６３６に送信され、ここで、このパケットは、逆フーリエ変換の対象と
なる。パケットの信号は、その後、「重複ブロック結合器」モジュール６３８の
先のパケットと継ぎ合わされる。１チャネルに属する信号の新規に形成された断
片は、その後、「更なる信号処理」モジュール６４０へ送信され、ここでチャネ
ルのフィルタリングやその他の信号処理操作が完了する。上記に記載の操作は、
異なるパケットで同時に実施され、異なるチャネルに属するパケットは、異なる
ハードウエアモジュールで並行して処理される。これに関する概念的な説明が図
７に示されている。
の特定されたチャネルに属する大きなＤＦＴから来るビン（周波数ドメインにお
けるサンプル）の一部分を選択する「１チャネルに対し一度に選択されるビン」
モジュール６３２から開始される。これらの選択されたビンは、パケットとして
、制御情報とともに当該鎖の次のモジュール、「周波数応答と乗算される」モジ
ュール６３４へ送信される。パケットは、その後、「ｍ−ポイントＩＤＦＴ」モ
ジュール６３６に送信され、ここで、このパケットは、逆フーリエ変換の対象と
なる。パケットの信号は、その後、「重複ブロック結合器」モジュール６３８の
先のパケットと継ぎ合わされる。１チャネルに属する信号の新規に形成された断
片は、その後、「更なる信号処理」モジュール６４０へ送信され、ここでチャネ
ルのフィルタリングやその他の信号処理操作が完了する。上記に記載の操作は、
異なるパケットで同時に実施され、異なるチャネルに属するパケットは、異なる
ハードウエアモジュールで並行して処理される。これに関する概念的な説明が図
７に示されている。
【００２２】
図７に図示したように、１つのモジュールがパケット処理を終了した場合、そ
のモジュールは、次のパケットの処理準備ができている旨の信号を当該鎖の先の
モジュールに簡単に送信することができる。このことが図７の矢印７００１乃至
７００４によって図示されている。理解されるであろうが、準備ができた旨の表
示としては、先のモジュールに対する制御信号、及び／又はパラメータ等のもの
が含まれる。準備表示に応答して、先のモジュールは、準備が出来ている場合に
は、処理済みパケットに加えて、後続モジュールのための制御信号及び／又はパ
ラメータを送信する。このことが図７の矢印７１０１乃至７１０４によって図示
されている。そうでない場合、先のモジュールは、パケットをそれが準備出来次
第送信できることを認識している。上記に記載のパケット送信方法の代替方法と
しては、個々のモジュールごとの作業をスケジュールするためにコントローラを
使用してもよいし、又は、パケットを所定期間経過後、先のモジュールから後続
モジュールへ自動的に送信してもよい。これらの方法を結合させて利用してもよ
い。
のモジュールは、次のパケットの処理準備ができている旨の信号を当該鎖の先の
モジュールに簡単に送信することができる。このことが図７の矢印７００１乃至
７００４によって図示されている。理解されるであろうが、準備ができた旨の表
示としては、先のモジュールに対する制御信号、及び／又はパラメータ等のもの
が含まれる。準備表示に応答して、先のモジュールは、準備が出来ている場合に
は、処理済みパケットに加えて、後続モジュールのための制御信号及び／又はパ
ラメータを送信する。このことが図７の矢印７１０１乃至７１０４によって図示
されている。そうでない場合、先のモジュールは、パケットをそれが準備出来次
第送信できることを認識している。上記に記載のパケット送信方法の代替方法と
しては、個々のモジュールごとの作業をスケジュールするためにコントローラを
使用してもよいし、又は、パケットを所定期間経過後、先のモジュールから後続
モジュールへ自動的に送信してもよい。これらの方法を結合させて利用してもよ
い。
【００２３】
本発明のパイプラインモジュールは、パケットへの作業又は、当該モジュール
を通過するデータに対する操作のいずれかを双方向的に実施することができる。
モジュールの幾つかは、最後に処理された信号パケットからの状態変数を記憶す
ることが必要となることを理解する必要がある。これについては、チャネルごと
に設定されているレジスタ又は記憶領域に状態変数を蓄積することによって遂行
される。更に、異なるチャネルに属するパケットは、各々の異なるパイプライン
モジュールで処理されるので、各モジュールは、可変的なシステム要件に動的に
適応することができる。パラメータは、ハードウエアモジュールに属する記憶領
域に蓄積されるか、又は、パケットが処理されていくにつれて、それらと共に送
信される。従って、パイプラインモジュールは、帯域幅、フィルタ特性、チャネ
ル周波数及びデシメーション／補間係数等の異なるパラメータを有するチャネル
を処理することができる。理解されるであろうが、このような状況では、例えば
、モジュールが多くの制御信号及び／又はパラメータを交換する場合、又は、モ
ジュールが共通メモリを共有する場合、２又はそれ以上のモジュールがグループ
化されていてもよい。
を通過するデータに対する操作のいずれかを双方向的に実施することができる。
モジュールの幾つかは、最後に処理された信号パケットからの状態変数を記憶す
ることが必要となることを理解する必要がある。これについては、チャネルごと
に設定されているレジスタ又は記憶領域に状態変数を蓄積することによって遂行
される。更に、異なるチャネルに属するパケットは、各々の異なるパイプライン
モジュールで処理されるので、各モジュールは、可変的なシステム要件に動的に
適応することができる。パラメータは、ハードウエアモジュールに属する記憶領
域に蓄積されるか、又は、パケットが処理されていくにつれて、それらと共に送
信される。従って、パイプラインモジュールは、帯域幅、フィルタ特性、チャネ
ル周波数及びデシメーション／補間係数等の異なるパラメータを有するチャネル
を処理することができる。理解されるであろうが、このような状況では、例えば
、モジュールが多くの制御信号及び／又はパラメータを交換する場合、又は、モ
ジュールが共通メモリを共有する場合、２又はそれ以上のモジュールがグループ
化されていてもよい。
【００２４】
本発明のハードウエアモジュールは、それぞれ、１又は少なくとも数種類の操
作を実行する。従って、当該モジュールは、それらの特定種類の操作を非常に効
率的に実行するために最適化されうる。必要とされる唯一「ソフトな」特長は、
操作ごとに異なるパラメータを有する能力である。上記に記載のように、メモリ
領域を各ハードウエアモジュールと関連付けて、これらの異なるパラメータを蓄
積してもよい。
作を実行する。従って、当該モジュールは、それらの特定種類の操作を非常に効
率的に実行するために最適化されうる。必要とされる唯一「ソフトな」特長は、
操作ごとに異なるパラメータを有する能力である。上記に記載のように、メモリ
領域を各ハードウエアモジュールと関連付けて、これらの異なるパラメータを蓄
積してもよい。
【００２５】
本発明のパイプライン構成の結果、パイプライン化された処理鎖を通じて送信
されるパケットの順序を異なる目的ごとに最適化することができる。例えば、よ
り厳格なレイテンシー（ディレイ）要件を受けるチャネルがあるかもしれず、従
ってこの場合は、このチャネルが最初に処理されなくてはならない。狭帯域及び
広帯域チャネルが処理される順序も最適化することができる結果、可能な限り最
小限度のディレイでハードウエアモジュールが使用されるため、処理することが
できるチャネルの最大数は増加する。
されるパケットの順序を異なる目的ごとに最適化することができる。例えば、よ
り厳格なレイテンシー（ディレイ）要件を受けるチャネルがあるかもしれず、従
ってこの場合は、このチャネルが最初に処理されなくてはならない。狭帯域及び
広帯域チャネルが処理される順序も最適化することができる結果、可能な限り最
小限度のディレイでハードウエアモジュールが使用されるため、処理することが
できるチャネルの最大数は増加する。
【００２６】
上記に記載のパケットは、重複ブロック発生機によって発生した１のチャネル
と任意の信号ブロックを表示するものとして記載されている。当業者であれば理
解するであろうが、この代わりに、上記パケットは、一度に数個のチャネルを、
若しくは、一度の数個の信号ブロックを、又はその双方を表す場合もある。上記
パケットは、幾つかの専用ハードウエアモジュールで処理されている場合、１チ
ャネルの一部、又は１信号ブロックの一部のみを表示する場合もある。
と任意の信号ブロックを表示するものとして記載されている。当業者であれば理
解するであろうが、この代わりに、上記パケットは、一度に数個のチャネルを、
若しくは、一度の数個の信号ブロックを、又はその双方を表す場合もある。上記
パケットは、幾つかの専用ハードウエアモジュールで処理されている場合、１チ
ャネルの一部、又は１信号ブロックの一部のみを表示する場合もある。
【００２７】
図８は、本発明の更なる実施態様を図示し、これによると、複数のパイプライ
ンモジュールの１つがパイプライン中の他のモジュールの処理を制御する主モジ
ュールとして機能している。図８では、乗算器モジュール８３４が主モジュール
として指定されたと仮定している。理解されるであろうが、乗算器モジュール８
３４を主モジュールとして指定することは、例示的なものであり、パイプライン
中の他のモジュールを代わりに主モジュールとして指定することも可能である。
主モジュールとして、乗算器モジュール８３４は、制御信号及び／又はパラメー
タをパイプライン中の他のモジュール（つまり、選択ビンモジュール８３２、ｍ
‐ポイントＩＤＦＴ８３６、重複ブロック結合器８３８、及び更なるフィルタリ
ングと信号処理モジュール８４０）のために発生し、これら制御信号及び／又は
パラメータを共通バス８５０を介して転送する。従って、乗算器モジュール８３
４は、複数の先行又は後続の処理ブロックによって使用されるべきデータと共に
制御信号及び／又はパラメータを送信する。
ンモジュールの１つがパイプライン中の他のモジュールの処理を制御する主モジ
ュールとして機能している。図８では、乗算器モジュール８３４が主モジュール
として指定されたと仮定している。理解されるであろうが、乗算器モジュール８
３４を主モジュールとして指定することは、例示的なものであり、パイプライン
中の他のモジュールを代わりに主モジュールとして指定することも可能である。
主モジュールとして、乗算器モジュール８３４は、制御信号及び／又はパラメー
タをパイプライン中の他のモジュール（つまり、選択ビンモジュール８３２、ｍ
‐ポイントＩＤＦＴ８３６、重複ブロック結合器８３８、及び更なるフィルタリ
ングと信号処理モジュール８４０）のために発生し、これら制御信号及び／又は
パラメータを共通バス８５０を介して転送する。従って、乗算器モジュール８３
４は、複数の先行又は後続の処理ブロックによって使用されるべきデータと共に
制御信号及び／又はパラメータを送信する。
【００２８】
上記記載の実施態様では、チャネライザの実行について説明されている一方で
、当業者であれば、本発明がデ−チャネライザの実行にも適用可能であることを
理解するであろう。これに関する理論が図９において図示されている。図９には
、本発明の実施態様による例示的なパイプライン化されたデジタル・デ−チャネ
ライザ・アーキテクチャに適用されたＭＦＣアルゴリズムが図示されている。当
該デ−チャネライザ・アーキテクチャは、更なるフィルタリングと信号処理モジ
ュール９１０を含んだパイプラン鎖、重複ブロック発生機９２０、ｍ−ポイント
ＤＦＴモジュール９３０、ｎデータをｎ係数で乗算する乗算器ブロック９４０、
インサートビンモジュール９５０、Ｎ−ポイントＩＤＦＴ９６０、及び重複ブロ
ック結合器９７０を具備する。図示されたように、デ−チャネライザ・アーキテ
クチャは、基本的に、チャネライザ・アーキテクチャの逆である。更に、上記に
記載のように、ｍとｎの値は、個々のパケットとチャネルごとに異なり、且つ柔
軟であってもよい。
、当業者であれば、本発明がデ−チャネライザの実行にも適用可能であることを
理解するであろう。これに関する理論が図９において図示されている。図９には
、本発明の実施態様による例示的なパイプライン化されたデジタル・デ−チャネ
ライザ・アーキテクチャに適用されたＭＦＣアルゴリズムが図示されている。当
該デ−チャネライザ・アーキテクチャは、更なるフィルタリングと信号処理モジ
ュール９１０を含んだパイプラン鎖、重複ブロック発生機９２０、ｍ−ポイント
ＤＦＴモジュール９３０、ｎデータをｎ係数で乗算する乗算器ブロック９４０、
インサートビンモジュール９５０、Ｎ−ポイントＩＤＦＴ９６０、及び重複ブロ
ック結合器９７０を具備する。図示されたように、デ−チャネライザ・アーキテ
クチャは、基本的に、チャネライザ・アーキテクチャの逆である。更に、上記に
記載のように、ｍとｎの値は、個々のパケットとチャネルごとに異なり、且つ柔
軟であってもよい。
【００２９】
上記に記載のデジタル・デ−チャネライザの実行と同様に、図９に図示された
例示的なデジタル・デ−チャネライザのパイプラインモジュールのいずれもが、
変化するシステム要件に動的に対応することができる。その結果、そのようなデ
−チャネライザの実行のためのハードウェアは、柔軟且つ効率的なシステムを提
供すると同時に、最小化される。
例示的なデジタル・デ−チャネライザのパイプラインモジュールのいずれもが、
変化するシステム要件に動的に対応することができる。その結果、そのようなデ
−チャネライザの実行のためのハードウェアは、柔軟且つ効率的なシステムを提
供すると同時に、最小化される。
【００３０】
本発明のチャネライザ／デ−チャネライザがパイプライン化された性質を有す
る結果、チャネライザ／デ−チャネライザは、柔軟な数のチャネル、柔軟なチャ
ネル帯域幅、チャネルパラメータの個別設定、及び、同時に並存する複数の標準
を扱うことができる。更に、本発明によると、様々な標準及び可変的なチャネル
数を動的に割当てることができる。
る結果、チャネライザ／デ−チャネライザは、柔軟な数のチャネル、柔軟なチャ
ネル帯域幅、チャネルパラメータの個別設定、及び、同時に並存する複数の標準
を扱うことができる。更に、本発明によると、様々な標準及び可変的なチャネル
数を動的に割当てることができる。
【００３１】
上記の説明では、本発明の原則、好適実施態様、及び実行モードが記載されて
いる。しかし、本発明が上記に記載の特定の実施態様に限定されると解釈されて
はならない。例えば、上記記載の実施態様では、１つのパイプライン鎖の使用に
ついて説明されているが、チャネライザ／デ−チャネライザは、複数のパイプラ
イン鎖を具備する場合があり、その結果信号の並行処理が可能となることを当業
者であれば理解するであろう。従って、上記に記載の実施態様は、制限的ではな
く、例示的に理解されなくてはならず、且つ、特許請求の範囲によって特定され
た本発明の範囲から逸脱することなく、当業者によってこれらの実施態様につい
て変更が加えられる場合もあることは、当業者であれば理解するであろう。
いる。しかし、本発明が上記に記載の特定の実施態様に限定されると解釈されて
はならない。例えば、上記記載の実施態様では、１つのパイプライン鎖の使用に
ついて説明されているが、チャネライザ／デ−チャネライザは、複数のパイプラ
イン鎖を具備する場合があり、その結果信号の並行処理が可能となることを当業
者であれば理解するであろう。従って、上記に記載の実施態様は、制限的ではな
く、例示的に理解されなくてはならず、且つ、特許請求の範囲によって特定され
た本発明の範囲から逸脱することなく、当業者によってこれらの実施態様につい
て変更が加えられる場合もあることは、当業者であれば理解するであろう。
【図面の簡単な説明】
【図１】 フレームごと又はスロットごとに複数の様々な標準を経時的に動
的に割当てる状態を図示する。
的に割当てる状態を図示する。
【図２】 様々なチャネル数を有する様々な多くの標準をサポートすること
ができるデジタルチャネライザを含む従来の基地局受信器アーキテクチャを図示
する。
ができるデジタルチャネライザを含む従来の基地局受信器アーキテクチャを図示
する。
【図３】 デジタルチャネライザの典型的なハードウェアアーキテクチャを
図示する。
図示する。
【図４】 従来のデータストリーム、デジタルチャネライザに適用されるＭ
ＦＣアルゴリズムを図示する。
ＦＣアルゴリズムを図示する。
【図５】 本発明の実施態様による例示的なパイプライン化されたデジタル
チャネライザに適用されるＭＦＣアルゴリズムを図示する。
チャネライザに適用されるＭＦＣアルゴリズムを図示する。
【図６】 図５の例示的なパイプライン化されたデジタル・チャネライザ・
アーキテクチャを通じたパケットの流れを図示する。
アーキテクチャを通じたパケットの流れを図示する。
【図７】 本発明のデジタルチャネライザの例示的なパイプライン鎖を通じ
たパケットの流れを図示する。
たパケットの流れを図示する。
【図８】 本発明の更なる実施態様によってパイプラインモジュールの１つ
が主モジュールとして機能しているパイプライン構成を図示する。
が主モジュールとして機能しているパイプライン構成を図示する。
【図９】 本発明の実施態様によって例示的なパイプライン化されたデ−チ
ャネライザ・アーキテクチャに適用されるＭＦＣアルゴリズムを図示する。
ャネライザ・アーキテクチャに適用されるＭＦＣアルゴリズムを図示する。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年８月２２日（２００１．８．２２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ
Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ
，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，
ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，Ｋ
Ｇ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ
，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，
ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ
Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ
，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，
ＺＷ
Claims (42)
- 【請求項１】 修正された高速コンボリューションアルゴリズムとともに利
用されるチャネライザであって、 重複ブロック発生機、 Ｎ−ポイント離散フーリエ変換を実行するための手段、及び、 情報パケットを処理するための、第一の複数のパイプラインモジュールであっ
て、各モジュールがシステム要求に動的に適応することができるモジュールを具
備するチャネライザ。 - 【請求項２】 上記第一の複数のパイプラインモジュールは、ビン選択のた
めのモジュール、乗算器、ｍ−ポイント逆離散フーリエ変換を実行するための手
段、重複ブロック結合器、及び、フィルタリングと信号処理を実行するためのモ
ジュールを具備する請求項１に記載のチャネライザ。 - 【請求項３】 上記モジュールは、制御信号に応答して、処理されたパケッ
トを後続のモジュールに転送する請求項１に記載のチャネライザ。 - 【請求項４】 上記制御信号は、後続モジュールから転送された信号である
請求項３に記載のチャネライザ。 - 【請求項５】 上記制御信号は、パイプラインコントローラから転送された
信号である請求項３に記載のチャネライザ。 - 【請求項６】 上記モジュールは、所定の期間経過後、後続のモジュールへ
処理されたパケットを転送する請求項１に記載のチャネライザ。 - 【請求項７】 少なくとも１つのモジュールが当該モジュールのためのパラ
メータを蓄積するメモリと関連している請求項１に記載のチャネライザ。 - 【請求項８】 上記システム要件は、帯域幅の変更、チャネルパラメータ設
定の変更、及び、標準の変更並びにチャネル数の変更の１つを具備する請求項１
に記載のチャネライザ。 - 【請求項９】 上記第一の複数のパイプラインモジュールに並行して設置さ
れている少なくとも第二の複数のパイプラインモジュールを更に具備する請求項
１に記載のチャネライザ。 - 【請求項１０】 上記第一の複数のパイプラインモジュールの１つは、その
他のパイプラインモジュールに対して制御情報、パラメータ、及びデータの少な
くとも１つを送信することによってこれら他のパイプラインモジュールを制御す
る主モジュールとして機能する請求項１に記載のチャネライザ。 - 【請求項１１】 チャネライザに適用される修正された高速コンボリューシ
ョンアルゴリズムを実行するための方法であって、 受信されたデータストリームを重複ブロック発生機によって処理し、データの
ブロックを形成するステップと、 データのブロックをＮ−ポイント離散フーリエ変換で処理し、ビンを形成する
ステップと、 複数のパイプラインモジュールであって、各モジュールがシステム要件に動的
に適応することができるモジュールによって当該ビンを処理するステップを有す
る方法。 - 【請求項１２】 上記ビンを処理する上記ステップは、 各種のビンを選択するステップと、 当該選択されたビンを周波数フィルタ係数で乗算し、データポイントを形成す
るステップと、 ｍ−ポイント逆離散フーリエ変換を上記データポイントについて実行するステ
ップと、 上記逆離散フーリエ変換から出力されたデータを重複ブロック結合器によって
処理し、デジタルデータストリームを形成するステップと、 更なるフィルタリングと信号処理を当該デジタルデータストリームに実行する
ステップを有するステップである請求項１１に記載の方法。 - 【請求項１３】 上記のモジュールは、制御信号に応答して、処理されたパ
ケットを後続のモジュールに転送する請求項１１に記載の方法。 - 【請求項１４】 上記制御信号は、後続モジュールから転送された信号であ
る請求項１３に記載の方法。 - 【請求項１５】 上記信号は、パイプラインコントローラから転送された信
号である請求項１３に記載の方法。 - 【請求項１６】 上記モジュールは、所定の期間経過後、後続のモジュール
に処理されたパケットを転送する請求項１１に記載の方法。 - 【請求項１７】 １又は複数のパイプラインモジュールに当該モジュールの
ためのパラメータを蓄積するステップを更に具備する請求項１１に記載の方法。 - 【請求項１８】 上記パラメータは、帯域幅、フィルタ特性、チャネル周波
数、及びデシメーション／補間係数の少なくとも１つを具備する請求項１７に記
載の方法。 - 【請求項１９】 上記システム要件は、帯域幅の変更、チャネルパラメータ
設定の変更、及び、標準の変更並びにチャネル数の変更の１つからなる請求項１
１に記載の方法。 - 【請求項２０】 上記複数のパイプラインモジュールの１つが制御情報、パ
ラメータ、及びデータの少なくとも１つをその他のパイプラインへ送信すること
によってこれら他のパイプラインを制御する主モジュールである請求項１１に記
載の方法。 - 【請求項２１】 修正された高速コンボリューションアルゴリズムとともに
適用されるデ−チャネライザであって、 情報のパケットを処理するための第一の複数のパイプラインモジュールであっ
て、各モジュールがシステム要件に動的に適応できるモジュールと、 Ｎ−ポイント逆離散フーリエ変換を実行するための手段と、 重複ブロック結合器を具備するデ−チャネライザ。 - 【請求項２２】 上記第一の複数のパイプラインモジュールは、フィルタリ
ングと信号処理を実行するためのモジュール、重複ブロック発生機、ｍ−ポイン
ト離散フーリエ変換を実行するための手段、乗算器、及びビンをインサートする
ためのモジュールを具備する請求項２１に記載のデ−チャネライザ。 - 【請求項２３】 上記モジュールの１つは、制御信号に応答して、後続のモ
ジュールに処理されたパケットを転送する請求項２１に記載のデ−チャネライザ
。 - 【請求項２４】 上記制御信号は、後続モジュールから転送された信号であ
る請求項２３に記載のデ−チャネライザ。 - 【請求項２５】 上記制御信号は、パイプラインコントローラから転送され
た信号である請求項２３に記載のデ−チャネライザ。 - 【請求項２６】 上記モジュールの１つは、所定期間経過後、後続のモジュ
ールに処理されたパケットを転送する請求項２１に記載のデ−チャネライザ。 - 【請求項２７】 少なくとも１つのパイプラインモジュールが当該モジュー
ルのためのパラメータを蓄積するメモリに関連している請求項２１に記載のデ−
チャネライザ。 - 【請求項２８】 上記システム要件は、帯域幅の変更、チャネルパラメータ
設定の変更、及び、標準の変更並びにチャネル数の変更の少なくとも１つからな
る請求項２１に記載のデ−チャネライザ。 - 【請求項２９】 上記第一の複数のパイプラインモジュールに並行して設置
されている少なくとも第二の複数のパイプラインモジュールを更に具備する請求
項２１に記載のデ−チャネライザ。 - 【請求項３０】 上記第一の複数のパイプラインモジュールの１つは、その
他のパイプラインモジュールに対して制御情報、パラメータ、及びデータの少な
くとも１つを送信することによってこれら他のパイプラインモジュールを制御す
る主モジュールとして機能する請求項２１に記載のデ−チャネライザ。 - 【請求項３１】 デ−チャネライザに適用される修正された高速コンボリュ
ーションアルゴリズムを実行するための方法であって、 デジタルデータを複数のパイプラインモジュールによって処理し、ビンを形成
するステップであって、各モジュールがシステム要件に動的に対応できるモジュ
ールであるステップと、 当該ビンをＮ−ポイント離散フーリエ変換で処理し、ブロックを形成するステ
ップと、 当該ブロックを重複ブロック発生機で結合するステップを有する方法。 - 【請求項３２】 デジタルデータの処理に係る上記のステップは、 上記デジタルデータのフィルタリングと信号処理を実行するステップと、 上記フィルタリングされ、信号処理されたデータを重複ブロック発生機で処理
し、データのブロックを形成するステップと、 ｍ−ポイント離散フーリエ変換を上記データブロックについて実行し、ビンを
形成するステップと、 上記ビンを周波数フィルタ係数で乗算するステップと、 上記乗算されたビンを上記Ｎ−ポイント逆離散フーリエ変換で処理するために
インサートするステップを有する請求項３１に記載の方法。 - 【請求項３３】 上記モジュールの１つは、制御信号に応答して、処理され
たパケットを後続モジュールへ転送する請求項３１に記載の方法。 - 【請求項３４】 上記制御信号は、後続モジュールから転送された信号であ
る請求項３３に記載の方法。 - 【請求項３５】 上記制御信号は、パイプラインコントローラから転送され
た信号である請求項３３に記載の方法。 - 【請求項３６】 上記モジュールの１つは、所定期間経過後、処理されたパ
ケットを後続モジュールに転送する請求項３１に記載の方法。 - 【請求項３７】 １又は複数のパイプラインモジュールに、当該モジュール
のためのパラメータを蓄積するステップを更に具備する請求項３１に記載の方法
。 - 【請求項３８】 上記パラメータは、帯域幅、フィルタ特性、及び、チャネ
ル周波数並びにデシメーション／補間係数の少なくとも１つを有する請求項３７
に記載の方法。 - 【請求項３９】 上記システム要件は、帯域幅の変更、チャネルパラメータ
設定の変更、及び、標準の変更並びにチャネル数の変更の１つからなる請求項３
１に記載の方法。 - 【請求項４０】 上記複数のパイプラインモジュールの１つは、その他のパ
イプラインモジュールに対して制御情報、パラメータ、及びデータの少なくとも
１つを送信することによってこれら他のパイプラインモジュールを制御する主モ
ジュールとして機能する請求項３１に記載の方法。 - 【請求項４１】 スロットごとに、又はフレームごとにシステム要件に動的
に適応する複数のパイプラインモジュールを有するチャネライザを具備する基地
局。 - 【請求項４２】 スロットごとに、又はフレームごとにシステム要件に動的
に適応する複数のパイプラインモジュールデ−チャネライザを具備する基地局。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/337,344 US6611855B1 (en) | 1999-06-21 | 1999-06-21 | Flexible and efficient channelizer architecture |
| US09/337,344 | 1999-06-21 | ||
| PCT/SE2000/001137 WO2000079817A1 (en) | 1999-06-21 | 2000-05-31 | Flexible and efficient channelizer architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003502961A true JP2003502961A (ja) | 2003-01-21 |
| JP4638099B2 JP4638099B2 (ja) | 2011-02-23 |
Family
ID=23320172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001504704A Expired - Fee Related JP4638099B2 (ja) | 1999-06-21 | 2000-05-31 | 柔軟で効率的なチャネライザ・アーキテクチャ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6611855B1 (ja) |
| EP (1) | EP1188330B1 (ja) |
| JP (1) | JP4638099B2 (ja) |
| CN (1) | CN1157080C (ja) |
| AU (1) | AU5858300A (ja) |
| CA (1) | CA2375856C (ja) |
| DE (1) | DE60044902D1 (ja) |
| WO (1) | WO2000079817A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI109508B (fi) * | 1999-09-28 | 2002-08-15 | Nokia Corp | Menetelmä Abis-rajapinnan transmissiokanavien allokoimiseksi pakettisolukkoradioverkossa ja pakettisolukkoradioverkon verkko-osa |
| US7245651B1 (en) * | 1999-12-20 | 2007-07-17 | Intel Corporation | Dual mode filter for mobile telecommunications |
| US6747946B1 (en) * | 1999-12-27 | 2004-06-08 | Victor Company Of Japan, Ltd. | Method and apparatus for transmitting orthogonal-multi-carrier signal |
| JP2001285073A (ja) * | 2000-03-29 | 2001-10-12 | Sony Corp | 信号処理装置及び方法 |
| CA2390253A1 (en) * | 2001-06-11 | 2002-12-11 | Unique Broadband Systems, Inc. | Ofdm multiple sub-channel communication system |
| US6993464B2 (en) * | 2002-12-03 | 2006-01-31 | Chunghwa Telecom Co., Ltd. | Optimized filter parameters design for digital IF programmable downconverter |
| US7042967B2 (en) * | 2003-03-03 | 2006-05-09 | Interdigital Technology Corporation | Reduced complexity sliding window based equalizer |
| EP1604466A4 (en) * | 2003-03-03 | 2007-06-27 | Interdigital Tech Corp | ANTZERRER BASED ON A SLIDING WINDOW WITH REDUCED COMPLEXITY |
| US20070299903A1 (en) * | 2006-06-27 | 2007-12-27 | Nokia Corporation | Optimized DFT implementation |
| JP2011004264A (ja) * | 2009-06-19 | 2011-01-06 | Fujitsu Ltd | ディジタル信号処理装置およびディジタル信号処理方法 |
| JP2012059152A (ja) | 2010-09-10 | 2012-03-22 | Internatl Business Mach Corp <Ibm> | データ処理を行うシステムおよびメモリを割り当てる方法 |
| MX2013008537A (es) * | 2011-01-21 | 2014-07-30 | Mobius Semiconductor Inc | Sistemas y metodos para seleccionar canales de contenido digital utilizando convertidores de bloques de bajo ruido que incluyen conmutadores canalizados. |
| KR102004849B1 (ko) | 2012-08-02 | 2019-07-29 | 삼성전자 주식회사 | 동적 메모리 재할당 관리 방법과 상기 방법을 수행할 수 있는 장치 |
| US11108381B2 (en) * | 2019-05-29 | 2021-08-31 | Bae Systems Information And Electronic Systems Integration Inc. | Bandwidth configurable signal server |
| CN118138010B (zh) * | 2024-03-19 | 2025-03-25 | 中国科学技术大学 | 一种基于交叠流水的单时钟高速率半带内插器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021976A1 (en) * | 1995-01-13 | 1996-07-18 | Qualcomm Incorporated | Pipelined cell site base station receiver for multiple spread spectrum signals |
| WO1997036390A1 (en) * | 1996-03-27 | 1997-10-02 | Scientific-Atlanta, Inc. | Block spectrum receiver for a broadband communications system |
| US5682403A (en) * | 1995-05-04 | 1997-10-28 | Wavelink Communications | Spread spectrum communication network signal processor |
| JPH10501382A (ja) * | 1994-06-01 | 1998-02-03 | エアーネット・コミュニケイションズ・コーポレイション | 変調器／復調器への切換可能な接続を成すために時分割多重アクセスを利用する広帯域無線基地局 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636972A (en) | 1983-11-25 | 1987-01-13 | Sanders Associates, Inc. | Method and apparatus for digital filtering |
| GB9104186D0 (en) | 1991-02-28 | 1991-04-17 | British Aerospace | Apparatus for and method of digital signal processing |
| US5270953A (en) | 1991-05-23 | 1993-12-14 | Rockwell International Corporation | Fast convolution multiplier |
| US5535240A (en) | 1993-10-29 | 1996-07-09 | Airnet Communications Corporation | Transceiver apparatus employing wideband FFT channelizer and inverse FFT combiner for multichannel communication network |
| US5485395A (en) | 1994-02-14 | 1996-01-16 | Brigham Young University | Method for processing sampled data signals |
| US5537435A (en) | 1994-04-08 | 1996-07-16 | Carney; Ronald | Transceiver apparatus employing wideband FFT channelizer with output sample timing adjustment and inverse FFT combiner for multichannel communication network |
| US5583792A (en) | 1994-05-27 | 1996-12-10 | San-Qi Li | Method and apparatus for integration of traffic measurement and queueing performance evaluation in a network system |
| FR2729268A1 (fr) | 1995-01-05 | 1996-07-12 | Alcatel Mobile Comm France | Systeme de repartition temporelle dynamique de traitements dans une station fonctionnant selon le mode d'acces multiple a repartition dans le temps |
| JP3794508B2 (ja) | 1995-01-23 | 2006-07-05 | パイオニア株式会社 | デジタルデータ信号再生装置 |
| AU7681596A (en) | 1995-12-11 | 1997-07-03 | Airnet Communications Corporation | Multichannel broadband transceiver system making use of a distributed control architecture for digital signal processor array |
| US5890106A (en) | 1996-03-19 | 1999-03-30 | Dolby Laboratories Licensing Corporation | Analysis-/synthesis-filtering system with efficient oddly-stacked singleband filter bank using time-domain aliasing cancellation |
| US6205133B1 (en) | 1996-11-25 | 2001-03-20 | Ericsson Inc. | Flexible wideband architecture for use in radio communications systems |
| US6266687B1 (en) | 1998-09-18 | 2001-07-24 | Telefonaktiebolaget Lm Ericsson (Publ) | Flexibility enhancement to the modified fast convolution algorithm |
| US6247035B1 (en) | 1998-09-30 | 2001-06-12 | Telefonaktiebolaget Lm Ericsson (Publ) | Reduced complexity and increased flexibility modified fast convolution algorithm |
-
1999
- 1999-06-21 US US09/337,344 patent/US6611855B1/en not_active Expired - Lifetime
-
2000
- 2000-05-31 DE DE60044902T patent/DE60044902D1/de not_active Expired - Lifetime
- 2000-05-31 EP EP00944492A patent/EP1188330B1/en not_active Expired - Lifetime
- 2000-05-31 AU AU58583/00A patent/AU5858300A/en not_active Abandoned
- 2000-05-31 WO PCT/SE2000/001137 patent/WO2000079817A1/en active Application Filing
- 2000-05-31 JP JP2001504704A patent/JP4638099B2/ja not_active Expired - Fee Related
- 2000-05-31 CA CA002375856A patent/CA2375856C/en not_active Expired - Fee Related
- 2000-05-31 CN CNB008118825A patent/CN1157080C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10501382A (ja) * | 1994-06-01 | 1998-02-03 | エアーネット・コミュニケイションズ・コーポレイション | 変調器／復調器への切換可能な接続を成すために時分割多重アクセスを利用する広帯域無線基地局 |
| WO1996021976A1 (en) * | 1995-01-13 | 1996-07-18 | Qualcomm Incorporated | Pipelined cell site base station receiver for multiple spread spectrum signals |
| US5682403A (en) * | 1995-05-04 | 1997-10-28 | Wavelink Communications | Spread spectrum communication network signal processor |
| WO1997036390A1 (en) * | 1996-03-27 | 1997-10-02 | Scientific-Atlanta, Inc. | Block spectrum receiver for a broadband communications system |
Non-Patent Citations (1)
| Title |
|---|
| JPN6010007500, Ｆｅｒｎａｎｄｅｓ Ｐ．Ｊ． ｅｔ ａｌ．, "Ａ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｐｉｐｅｌｉｎｅｄ ｔｒａｎｓｍｕｌｔｉｐｌｅｘｅｒ ａｒｃｈｉｔｅｃｔｕｒｅ", Ａｃｏｕｓｔｉｃｓ， Ｓｐｅｅｃｈ， ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ， １９９１． ＩＣＡＳＳＰ−９１．， １９９１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ, 199104, Ｖｏｌ．３, ｐｐ．１９６１−１９６４ * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1370378A (zh) | 2002-09-18 |
| CA2375856A1 (en) | 2000-12-28 |
| JP4638099B2 (ja) | 2011-02-23 |
| AU5858300A (en) | 2001-01-09 |
| EP1188330A1 (en) | 2002-03-20 |
| CN1157080C (zh) | 2004-07-07 |
| EP1188330B1 (en) | 2010-09-01 |
| CA2375856C (en) | 2007-07-24 |
| US6611855B1 (en) | 2003-08-26 |
| DE60044902D1 (de) | 2010-10-14 |
| WO2000079817A1 (en) | 2000-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003502961A (ja) | 柔軟で効率的なチャネライザ・アーキテクチャ | |
| JP3576099B2 (ja) | スマートアンテナを用いた受信装置、スマートアンテナを用いた受信方法及びビーム形成回路 | |
| JP4642264B2 (ja) | スペクトル拡散通信用相関回路 | |
| US7227902B2 (en) | Method and apparatus for digital channelisation and de-channelisation | |
| JP5572527B2 (ja) | 通信処理装置及び通信処理方法 | |
| US20050216700A1 (en) | Reconfigurable parallelism architecture | |
| JPH07183840A (ja) | 双方向無線通信システム | |
| EP1599058B1 (en) | Spread communication system and mobile station thereof | |
| JPH10154969A (ja) | 通信方法、基地局及び端末装置 | |
| JP2734952B2 (ja) | Ｃｄｍａ基地局受信装置 | |
| WO2008120059A1 (en) | Fast multiradio context switching | |
| JP2001024578A (ja) | 移動体パケット通信のデータ転送制御方法及びシステム | |
| JP4290891B2 (ja) | データ・チャネルのパイプライン処理 | |
| US20030026237A1 (en) | Cellular base station architecture with soft partitioning | |
| US7831819B2 (en) | Filter micro-coded accelerator | |
| JP2002526977A (ja) | 複雑性を軽減し柔軟性を増大させた改良高速重畳アルゴリズム | |
| JP2002290281A (ja) | Ｒａｋｅ受信装置 | |
| US20050223380A1 (en) | Trigger queue for a filter micro-coded accelerator | |
| Liu et al. | Low Power Baseband Processors for Communications | |
| CN114727410B (zh) | 一种虚拟天线系统调度的方法、数据发送方法及装置 | |
| EP1863226B1 (en) | Device and method to process OFDM-based symbols in wireless network | |
| US7142578B2 (en) | Single beamforming structure for multiple modulation schemes | |
| GB2382955A (en) | Spreading and scrambling in cdma transmitter | |
| JPH11298431A (ja) | ワイヤレス通信方法 | |
| WO2008145194A1 (en) | Device and method to process ofdm-based symbols in wireless network |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070528 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100309 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100609 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100616 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100702 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101026 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101125 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |