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JP2003519458A - スペクトル拡散用途のための設定可能コード発生器システム - Google Patents

スペクトル拡散用途のための設定可能コード発生器システム

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JP2003519458A
JP2003519458A JP2001550044A JP2001550044A JP2003519458A JP 2003519458 A JP2003519458 A JP 2003519458A JP 2001550044 A JP2001550044 A JP 2001550044A JP 2001550044 A JP2001550044 A JP 2001550044A JP 2003519458 A JP2003519458 A JP 2003519458A
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Abstract

(57)【要約】 【課題】 本発明は、無線通信分野におけるプロトコルの不均一性とコードシーケンスの拡散という制約を克服する方法及び装置を提供する。 【解決手段】 スペクトル拡散アプリケーション用の設定可能符号発生器システム（ＣＧＳ）（１１４ａ）が開示される。ＣＧＳ（１１４ａ）は、複合コード発生器ユニット（ＣＧＵ）（１４０）と、大域コード発生器（１４５）と、複合コード発生器（１５０）及び大域コード発生器（１４５）と連結されているインタフェース（１４８）とを含んでいる。ＣＧＵ（１４０）は、それぞれが独立したコードシーケンスを生成することのできる、複数の独立したコード発生器を有している。大域コード発生器（１４０）は、同期化のための大域コードシーケンスを提供する。インタフェース（１４８）は、大域シーケンスの少なくとも１つのビットと、ＣＧＵ（１４０）の独立コードシーケンスの内の少なくとも１つからの少なくとも１つのビットとを記憶するメモリを有しており、そこから、出力調整回路は、所望の通信プロトコルに基づいて選択的に選択することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
関連出願の相互参照 本出願は、１９９９年１２月３０日出願の米国特許仮出願番号６０／１７３、
６３２の優先権を主張するものである。
【０００２】 本明細書において引用により援用される関連出願は、以下の通りである。 「スペクトル拡散用途のための設定可能全デジタル干渉復調器システム」とい
う名称の代理人ドケット番号第９８２４−００３７−９９９号、シリアル番号は
未定。 「スペクトル拡散用途のための設定可能マルチモード逆拡散装置」という名称
の代理人ドケット番号第９８２４−００３６−９９９号、シリアル番号は未定。 「コード発生器のためのフィボナッチマスクを計算して実装する装置及び方法
」という名称の代理人ドケット番号第９８２４−００３２−９９９号、シリアル
番号は未定。
【０００３】 「スペクトル拡散通信システムのための高速初期捕捉及び検索装置」という名
称の代理人ドケット番号第９８２４−００３３−９９９号、シリアル番号は未定
。 「無線音声及びデータネットワークのためのマルチスタンダード・マルチサー
ビス基地局をサポートする方法及び装置」という名称の代理人ドケット番号第９
８２４−００３５−９９９号、シリアル番号は未定。 「多重糸信号処理のための改良された装置及び方法」という名称の２０００年
１月２７日出願の米国特許出願番号０９／４９２、６３４。 米国特許出願番号０９／４９２、６３４を除き、上記の全ての出願は、本明細
書との同時出願である。
【０００４】 本特許請求の発明は、設定可能コード発生器に関する。それは、無線通信の分
野、特にデジタルスペクトル拡散信号を処理する装置及び方法において有用であ
る。本発明は、そのような関連において以下に説明される。
【０００５】
【背景技術】
無線通信は、消費者及びビジネス市場において広範な用途を有する。多くの通
信用途／システムには、固定無線、無免許連邦通信委員会（ＦＣＣ）無線、ロー
カルエリアネットワーク（ＬＡＮ）、コードレス電話、個人基地局、遠隔計測、
移動無線、暗号化、及び、他のデジタルデータ処理用途が含まれる。これらの各
用途でスペクトル拡散通信が利用されるが、それらは、一般的に、独自の互換性
のないコード変調及びプロトコルを利用する。その結果、各用途には、独自のハ
ードウエア、ソフトウエア、及び、信号を符号化及び復号化するのに必要なコー
ドを発生させる方法論を必要とするであろう。これらの実践は、設計、試験、製
造、及び、インフラストラクチャ資源の観点からコスト高となる可能性がある。
その結果、様々なスペクトル拡散用途の各々において、多様なハードウエア、ソ
フトウエア、及び、デジタル信号のコードを発生する方法論に付随する制約を克
服する必要性が生じる。
【０００６】 更に、これら各用途の中でのコード変調の拡散がある。例えば、異なるタスク
に対して異なるコードが必要となる可能性があり、例えば、周波数スペクトルに
亘る信号の拡散に対してコードシーケンスの拡散があり、ユーザ又はトラフィッ
クチャンネルを一意的に識別するためのチャンネル化コードがある。別の例では
、異なるコードは、新しく構成される通信プロトコルに基づいて発生する。例え
ば、セルラー電話スペクトル拡散システムの分野では、産業用プロトコルが常に
進化している。
【０００７】 コード発生器は、ある与えられた通信プロトコルにより規定されたコード変調
及び復調に使用される、所定のコードシーケンスを発生する装置である。コード
発生器が単一スペクトル拡散用途、又は、その用途内の特定プロトコル又は規格
のために設計された場合、それは、一般に別の用途には使用できない。更に、あ
る与えられた用途の範囲内の新規又は改善されたプロトコル又は規格と共に使用
不可能である場合さえあり得る。すなわち、コード発生器が用途特異ハードウエ
アに実装された場合、ハードウエアの更新に相当な費用がかかる可能性がある。
その結果、無線通信分野において、プロトコルの不均一性とコードシーケンスの
拡散とによる制約を克服する必要性が生じる。
【０００８】 更に、無線通信産業において改良及び新しい規格が生まれる速度においては、
新しい異なるコード規格は避けられない。コード発生器が単に従来のコードシー
ケンス及び組合せを満足するように構築された場合、それは、新しいコード規格
に適合するのに十分な能力又は設定ではないことがある。更に、新しい規格が予
想されているが、それらは、定義されたものであるとは限らない。その結果、新
しい未定義コード規格に適応するために、従来のコード発生器の制約を克服する
ことができるコード発生器の必要性が生じる。
【０００９】 コード発生器の作動の別の変数は、コード発生器の速度である。すなわち、コ
ード発生器は、固定のシステムクロック周波数に左右される。コード発生器はま
た、ある与えられたサイクル時間にも結び付いたメモリアクセスのような他の構
成要素に左右される。しかし、これらの構成要素にはそれぞれの制約があり得る
ので、コード発生器の速度を変えるわけにはいかない。従って、高価なハードウ
エアの設計がなくては、コード発生器の速度を高めるのは不可能であろう。しか
し、新しい通信プロトコルは、従来のコード発生速度と異なるコード発生速度を
要求するであろう。結果として、１つの速度のみでコードを発生させる制約を克
服する必要性が存在する。
【００１０】 従来のコード発生器は、初期状態をコード発生器の中に、例えば線形フィード
バックシフトレジスタ（ＬＦＳＲ）の中にロードすることができ、次に、コード
シーケンスの連続値を反復的に発生させる。コード発生器のハードウエアが短い
シーケンス長だけを生み出すように制約されている場合、より長いコードシーケ
ンスを発生することができないであろう。これは、より長いコードシーケンスに
は、一般的により長いＬＦＳＲが必要だからである。あるいは、システムの要求
が短いシーケンスだけの時にＬＦＳＲが長いシーケンスを発生するハードウエア
を有する場合、時間的不利益を受けるであろう。すなわち、コード発生器が目標
とする短いコードの発生を完了した後、システムは、コード発生器が不要な長い
コードシーケンスの残りを通って循環し、短いシーケンスの出発点に到達するま
で待たなければならないであろう。結果的に、コードシーケンスの全体を通して
連続的に割り出しする制約を克服するコード発生器の必要性が生じる。
【００１１】
【発明の開示】
本発明は、無線通信分野におけるプロトコルの不均一性とコードシーケンスの
拡散という制約を克服する方法及び装置を提供する。特に、本発明は、新規の未
定義コード規格に適応するために、従来のコード発生器の制約を克服する。また
、本発明は、１つの速度のみでコードを発生させる制約を克服する。最後に、本
発明は、シーケンスの出発点に到達するまでコードシーケンスの全体を通して連
続的に割り出しする制約を克服する。
【００１２】 本発明の第１の実施形態は、広範なスペクトル拡散用途のいずれにも使用する
ことができる設定可能なコード発生器システム（ＣＧＳ）を提供する。ＣＧＳは
、複合コード発生器、グローバルコード発生器、及び、複合コード発生器とグロ
ーバルコード発生器とに連結されたインタフェースを含む。複合コード発生器は
、各々が独立コードシーケンスを発生させることができる多重独立コード発生器
を有する。グローバルコード発生器は、同期化のためのグローバルコードシーケ
ンスを準備する。インタフェースは、グローバルシーケンスの少なくとも１ビッ
トと、複合コード発生器の少なくとも１つの独立コードシーケンスからの少なく
とも１ビットとを記憶するメモリを有する。多数のそれに続く回路は、目標とす
る通信プロトコルが指示するように、インタフェースから１つ又はそれ以上のコ
ードシーケンスを同時かつ並列に選択的に選ぶことができる。
【００１３】 本発明の第２の実施形態は、線形フィードバックシフトレジスタ（ＬＦＳＲ）
と多重従属回路とを有するコード発生器を提供する。多重従属回路は、ＬＦＳＲ
と並列に連結される。ＬＦＳＲ自体は、多重メモリレジスタと、フィードバック
をもたらすために多重メモリレジスタに連結された少なくとも１つの加算器とを
有する。また、複数の従属回路の各々は、独自のマスクワードを受信するための
マスク回路を有する。この独自のマスクワードは、主線形フィードバックシフト
レジスタからのコード空間における独自のオフセットに相当する。その結果、多
重従属回路の各々は、コードシーケンス出力を並列に形成する。コード発生器は
また、複数の従属回路の各々からの出力と最終出力ラインとに連結された選択的
カプラを含む。選択的相互接続は、単一の目標とするコードシーケンスがコード
発生器から供給されることを可能にする。
【００１４】 本発明の上記及び他の目的及び利点は、種々の図面によっても示されている以
下の好ましい実施形態の詳細説明を読んだ後で当業者には明らかになるであろう
。
【００１５】 本明細書に含まれる図面は、本明細書に組み込まれ、本明細書の一部を形成す
る。図面は、本発明の実施形態を図解し、その説明と共に本発明の原則の説明に
役立つものである。本発明の説明に引用された図面は、特に注記しない限り、正
しい縮尺で描かれていないことを理解する必要がある。
【００１６】
【発明を実施するための最良の形態】
ここで、本発明の好ましい実施形態を詳細に参照する。好ましい実施形態の例
が添付図面に示されている。本発明は、好ましい実施形態を使用して説明される
ことになるが、本発明がそれらの実施形態に限定されることを意図していないこ
とが理解される。本発明は、むしろ、特許請求項で規定されるような本発明の精
神及び範囲に含み得る代替物、変更、そして均等物を範囲に入れることを意図し
ている。更に、以下に記載の本発明の詳細説明には、本発明の完全な理解をもた
らすように特定の細目が数多く示されている。しかし、本発明がこれらの特定の
細目がなくとも実施し得ることは、当業者には明白であろう。他の場合において
は、本発明の態様を不必要に曖昧にしないようにするため、周知の方法、手順、
構成、及び、回路は詳細に説明されていない。
【００１７】 本発明は、コードシーケンスを利用する広範囲のデジタルスペクトル拡散無線
通信システム又は技術において実施することができる。コードシーケンスは、以
下に限定されないが、濾過、検索、変調、及び、復調を含む多くの機能に対して
無線通信に利用される。コードシーケンスを利用するシステム又は技術は、以下
に限定されないが、固定無線、無免許連邦通信委員会（ＦＣＣ）無線システム、
無線ローカルエリアネットワーク（Ｗ−ＬＡＮ）、コードレス電話、セルラー電
話、個人基地局、遠隔計測、及び、他のデジタルデータ処理用途を含む。本発明
は、固定無線、Ｗ−ＬＡＮ、セルラー電話、及び、個人基地局の各用途のために
、例えば基地局である送信機と、例えば端末である受信機との両方に応用するこ
とができる。
【００１８】 特に、本発明を応用し得る１つの固定無線用途は、都市用多方面分配システム
（ＭＭＤＳ）である。それらの例としては、無線ケーブル放送、又は、２方向無
線加入回線（ＷＬＬ）システムが含まれる。本発明を応用することができるデジ
タル化オーディオ及びデータパケットを通信することができるＷ−ＬＡＮのいく
つかの例として、「オープンエア」と米国電気電子学会（ＩＥＥＥ）仕様８０２
．１１ｂとが含まれる。更に別の用途において、本発明を応用し得る無免許ＦＣ
Ｃ用途の具体的な例として、コードレス電話製品を含むことができる工業、科学
、医療バンド（ＩＳＭ）装置が含まれる。個人基地局は、コードレス又はセルラ
ー電話無線通信規格のいずれかを利用することができる。最後に、本発明を応用
することができるセルラー電話システムには、以下に限定されないが、ＩＳ−９
５、ＩＳ２０００、ＡＲＩＢ、３ＧＰＰ−ＦＤＤ、３ＧＰＰ−ＴＤＤ、３ＧＰＰ
２、１ＥＸＴＲＥＭＥ、又は、他のユーザ定義プロトコルが含まれる。本明細書
に開示される典型的なスペクトル拡散用途で利用されるコードシーケンスの範囲
は、本発明の設定可能コード発生器ユニットが適用できる機能の種類を定めるの
に有用である。
【００１９】 本発明の詳細説明は、設定可能コード発生器ユニットが実装された図１Ａのス
ペクトル拡散通信装置から始められる。次に、コード発生器ユニット自体が詳細
に説明される。その後、設定可能コード発生器システムの構成コード発生器、構
成インタフェース、及び、構成出力調整回路が図２Ａから図７Ｃによって説明さ
れる。最後に、通信装置、コード発生器ユニット、及び、コード発生器ユニット
の構成コード発生器、構成インタフェース、及び、構成出力調整回路に関連する
様々な処理が図８Ａ〜図８Ｍで説明される。
【００２０】 通信装置 ここで、図１Ａを参照すると、本発明の一実施形態による設定可能コード発生
器を有する電子通信装置のブロック図が示されている。電子通信装置１００ａは
、無線コード分割多重アクセス（ＣＤＭＡ）基地局における本発明の典型的な用
途をもたらす。更に、本発明は、データ処理にコードシーケンスを利用するあら
ゆる電子装置に対しても応用可能である。通信システム１００ａの設定可能コー
ド発生器システム部分は、後述のハードウエア図及び流れ図で更に詳細に説明さ
れる。
【００２１】 電子通信装置１００ａは、アンテナ１０１、前置処理ブロック１０３、ベース
バンド処理ブロック１０６、マイクロプロセッサ（ｍＰ）／コントローラ１３０
、メモリブロック１２０、及び、バス１１７を含む。前置処理ブロック１０３は
、ベースバンド処理ブロック１０６に結合され、この両方は、ｍＰ１３０及びメ
モリブロック１２０にバス１１７を通じて結合される。マイクロプロセッサ１３
０及びメモリブロック１２０は、データの交換及び／又は通信装置１００ａの様
々な構成要素に対する命令をサポートする。ベースバンド処理ブロック１０６ａ
は、前置処理ブロック１０３に結合されて信号を送受信する。
【００２２】 前置処理ブロックは、アンテナ１０１に結合されて無線信号を受信する。また
、前置処理ブロックは、互いに直列に結合されたラジオ周波数（ＲＦ）送受信機
及びアナログデジタル（Ａ／Ｄ）コンバータのような構成要素（図示しない）を
含む。これらの下位構成要素とこれらの構成要素の前置処理ブロック１０３内で
の機能とは、当業者に既知である。対照的に、データ処理ブロック１１９は、結
合器、符号化／復号化装置、及び、当業者に既知の他の構成要素によって実行さ
れる結合や復号化などのような機能を実行する。これら構成要素は、分かり易く
するためにデータ処理ブロック１１９に示されていない。
【００２３】 ベースバンド処理ブロック１０６ａは、信号ソースから供給される信号の周波
数バンドを処理するように作動可能である。ベースバンド処理ブロック１０６ａ
は、多重モデムプロセッサブロック１０８ａ〜１０８ｎ、グローバルコード発生
器１０７、及び、データ処理機能ブロック１１９を含む。各モデムプロセッサブ
ロック、例えば１０８ａは、設定可能コード発生器システムブロック（ＣＧＳ）
１１４ａ、及び、復調器（図示しない）のような他のモデムブロックを有する。
モデムプロセッサブロック１０８ｎは、Ｄ−チャンネルの分岐を結合するマルチ
パス受信器サポートを実現するために、「ｎ」個（ここで、「Ｎ」は任意の数）
の平行な経路を準備する。Ｎ経路のＤ−チャンネルは、本実施形態のマルチパス
結合受信機を実現するために利用される。これにより、一実施形態においてＷＣ
ＤＭＡ受話器及び基地局のためのレーキ受信機を作り出すことができる。ベース
バンドプロセッサブロック１０６ｎは、マルチチャンネルを受信するスペクトル
拡散用途のいくつかに有用なベースバンドプロセッサブロック１０６ａの予備の
バージョンを形成する。
【００２４】 ＣＧＳ１１４ａは、複合コード発生器ユニット（ＣＧＵ）１４０と複合出力調
整ユニット（ＯＣＵ）１５０とを含む。一実施形態において、ＣＧＵ１４０は、
受信したコード設定要求に応じて、広範囲のコード及びコードの種類のうちのい
ずれか１つを形成することができる。設定可能ＣＧＵによって生成可能な広範囲
なコードは、以下に限定されないが、多種のチャンネル化コード、多種のトラフ
ィックコード、多種のユーザコード、及び／又は、多種の拡張コードを含むこと
ができる。本発明を適用することができるコードシーケンスのいくつかの例には
、以下に限定されないが、Ｍシーケンス、「ゴールド」コード、及び、Ｓ２コー
ドなどが含まれる。
【００２５】 本実施形態において、通信装置１００ａに対する設定入力は、所定の設定オプ
ションを可能にする機能ライブラリと共にグラフィカル・ユーザインタフェース
（ＧＵＩ）を有するコンピュータ装置を利用してデザインすることができる。更
に、通信装置１００ａは、様々な実施形態を通じて目標とするコード発生器設定
１２４を受信することができる。例えば一実施形態において、設定情報は、ワー
クステーションなどのコンピュータ装置を用いて有線通信を通して受信される。
別の実施形態では、設定情報は、ＣＤ−ＲＯＭなどの電子記憶媒体によって供給
することができる。更に別の実施形態では、設定情報は、別の通信装置からアン
テナ１０１を通して無線伝送によって受信される。更に、本実施形態では、設定
情報は、通信装置１０１ａが製造された時点で供給される、及び／又は、作動さ
せるために現場で最初にプログラムされる。しかし、別の実施形態では、設定情
報は、現場で通信装置１００ａが作動している時に動的に実装される。設定情報
は、コントローラ１３０及びメモリ１２０を通じて、受信、処理、及び、実装さ
れ、次にそのコントローラとメモリとは、情報及び命令をバス１１７を通じてベ
ースバンドプロセッサ１０６ａ〜１０６ｎに伝達する。本実施形態では、ベース
バンドプロセッサ１０６ａ〜１０６ｎの内部では、メモリ１２２などのローカル
メモリとコントローラ１２１などのローカルコントローラは、ＣＧＳ１１４ａ及
びグローバルコード発生器１０７への設定情報の実装と、このＣＧＳ及びグロー
バルコード発生器の作動とを制御することができる。ローカルコントローラ１２
１は、ＣＧＳ１１４ａの開始、リセット、及び、中断のほか、スケーリングされ
たクロック周波数のために、ローカル制御信号を供給することができる。
【００２６】 一実施形態において、ＣＧＳ１１４ａは、例えばある与えられたチャンネルの
マルチパスである単一の計算処理に応用できるハードウエア計算手段である。し
かし、別の実施形態では、ＣＧＳ１１４ａによって提供される計算手段は、処理
によって要求されるクロック周波数よりも高い、例えば通信プロトコルに対する
データレートよりも高いクロック周波数でＣＧＳ１１４ａを稼働させることによ
って高めることができる。このようにして、ＣＧＳ１１４ａなどの個々の計算構
成要素の手段は、例えばいくつかのマルチパス及び／又はマルチチャンネルなど
の多重計算処理を通して時間分割することができる。設定可能通信装置内への設
定のデザイン及び実装に関する追加情報は、上記で引用した現在特許出願中の「
多重糸信号処理のための改良された装置及び方法」という名称の米国特許出願番
号０９／４９２、６３４で与えられる。
【００２７】 通信システム１００ａは、代替実施形態にも良く適合する本発明の例示的な実
施形態をもたらす。例えば、通信システム１００ａは、別のコード依存型用途に
おいては、移動式受話器、試験用プラットフォーム、内蔵モデム、又は、他の通
信装置である。別の代替実施形態では、グローバルコード発生器１０７は、全て
のベースバンドプロセッサブロック１０６ａ〜１０６ｎに結合される。このよう
にして、グローバルコード発生器１０７は、通信装置１００ａの全てのモデム機
能ブロックのための同期化コードシーケンスを供給することができる。別の代替
実施形態では、例示的な前置処理ブロックは、ベースバンドプロセッサ１０６ａ
〜１０６ｎによるその後の処理に適した方法で信号を濾過する、例えばチップ適
合フィルタ（ＣＭＦ）などの別の構成要素を含む。最後に、ＣＧＳ１１４ａは、
モデムプロセッサ１０８ａ内に示されているが、通信装置は、検索回路、フィル
タ回路、送信機、追跡装置、及び、データ信号を処理するのに用いられる他の回
路において利用することができる、多くの予備の独立したＣＧＳを含むことがで
きる。
【００２８】 ここで、図１Ｂを参照すると、本発明の一実施形態による設定可能コード発生
器システムのブロック図が示されている。図１Ｂは、図１Ａのモデムプロセッサ
１０８ａに応用するための例示的な「コード発生器システム（ＣＧＳ）」１１４
ａを与える。その設定により、ＣＧＳ１１４ａは、多重コードシーケンスを並列
に形成することができ、ある与えられた通信プロトコルに利用されるものは、そ
こから選択されることになる。ＣＧＳ１１４ａの作動は、後述の流れ図に与えら
れている。
【００２９】 ＣＧＳ１１４ａは、ＣＧＵ１４０、ＯＣＵ１５０、及び、それらの間に連結さ
れたインタフェース１４８を含む。ＣＧＳ１１４ａはまた、共にＣＧＵ１４０に
連結されたローカルコントローラ１２１及びメモリ１２２、インタフェース１４
６、及び、ＯＣＵ１５０を含み、設定情報、制御信号、及び、ステータス信号を
伝達する。ローカルコントローラ１２１は、コード発生器システム１１４ａの構
成要素を広範な通信プロトコルのいずれか１つに対して適切に駆動させるために
、システムクロック入力１２３をローカルクロック周波数に対して局所的にスケ
ーリングすることができる。更に、ローカルコントローラ１２１は、ＣＧＵ１４
０、インタフェース１４６、及び、ＯＣＵ１５０に対する、開始、リセット、及
び、中断のためにローカル制御信号を供給する。
【００３０】 ＣＧＵ１４０は、チャンネルコード発生器１４１、ローカル線形フィードバッ
クシフトレジスタ（ＬＦＳＲ）コード発生器１４３、及び、グローバルコードシ
ーケンスインタフェース１４５を含み、その各々は、インタフェース１４８と並
列に連結され、その独立に発生したコードを伝達する。特に、チャンネルコード
発生器１４１は、バスＡ１４４ａを通じてインタフェース１４８と連結され、Ｌ
ＦＳＲコード発生器１４３は、バスＢ１４４ｂを通じてインタフェース１４８と
連結され、グローバルコードインタフェース１４５は、バスＣ１４４ｃを通じて
インタフェース１４８と連結される。グローバルコードシーケンスインタフェー
ス１４５は、図１Ａのグローバルコード発生器１０７に連結され、そこからグロ
ーバルコードシーケンス入力１２８を受信する。グローバルコードシーケンスイ
ンタフェース１４５は、コード発生器システム１１４ａに対する基準状態として
、グローバルコードシーケンス入力１２８、又は、それからのオフセットを供給
する。
【００３１】 インタフェース１４８は、チャンネルコード発生器１４１から供給される少な
くとも１ビット、ローカルＬＦＳＲコード発生器１４３からの少なくとも１ビッ
ト、及び、グローバルコードインタフェース１４５からの少なくとも１ビットを
記憶するメモリブロックである。インタフェース１４８は、複合コード発生器１
４０で発生された多重コードシーケンスからのビットの上位集合を形成する。例
えば、インタフェース１４８は、チャンネルコード発生器１４１からの少なくと
も１コードビット、ローカルＬＦＳＲコード発生器１４３からの少なくとも１ビ
ット、及び、グローバルコードインタフェース１４５からの少なくとも１ビット
を含むことができる。このビットの上位集合から、ＯＣＵ１５０は、目標とする
通信プロトコルによって命令されるように、加算などの次の調整演算に適切なビ
ットを選択的に決めるであろう。
【００３２】 ＯＣＵ１５０は、チャンネル化コード調整回路１５２と逆拡散コード調整回路
１５４とを含む。バスＤ１４４ｄは、インタフェース１４８をＯＣＵ１５０に連
結する。反対にバスＥ１４６は、チャンネル化コード調整ユニット１５２からの
チャンネル化コード出力を伝達し、出力バスＦ１４７は、逆拡散コード調整回路
１５４から逆拡散コード出力を供給する。
【００３３】 図１Ｂは、図１Ａに示すコード発生器設定入力１２４の特定の例示的入力を与
える。これらの例示的入力は、以下に限定されないが、チャンネルコード発生器
設定入力１２４ａ、ローカルＬＦＳＲコード発生器設定入力１２４ｂ、及び、グ
ローバルインタフェース設定入力１２５を含む。同様に、図１Ｂは、図１Ａに示
す出力調整設定入力１３２の例示的な入力を与える。これらの例示的入力は、以
下に限定されないが、チャンネルコード調整設定１３２ａと、逆拡散コード調整
設定１３２ｂとを含む。コード発生器システム１１４ａに供給される追加入力は
、システムクロック入力１２３、有効化入力１２６、及び、グローバルコードシ
ーケンス入力１２８を含む。全体として、設定可能ＣＧＵ１４０、広域インタフ
ェース１４６、設定可能ＯＣＵ、及び、入力１２４及び１３２の組合せを通じて
、本発明のコード発生器システム１１４ａは、広範な通信装置のための効率的で
柔軟性のある一般的なコード発生器システムを提供する。
【００３４】 本発明は、ＣＧＳ１１４ａの代替実施形態に良く適合する。例えば、代替実施
形態は、図１Ｂで与えられたものと異なる、追加のコード発生器又はコード発生
器のための代替的設定を含むことができる。一代替実施形態は、複合コード発生
器ユニット１４０において、１つ又はそれ以上の非設定可能コード発生器ユニッ
トを利用する。本発明はまた、ＯＣＵ１５０に関して記載されたもの以外の追加
出力調整回路の使用にも良く適合する。一代替実施形態は、複合出力調整ユニッ
ト１４０において、１つ又はそれ以上の非設定可能出力調整回路を利用する。更
に、ローカルコントローラ１２１及びメモリ１２２は、ＣＧＳ１１４ａのローカ
ル自律制御をもたらすが、本発明の別の実施形態は、ＣＧＳ１１４ａの作動のた
めに図１Ａのシステムメモリ１２０及びコントローラ１３０を利用する。
【００３５】 設定可能チャンネルコード発生器 ここで、図２Ａを参照すると、本発明の一実施形態による設定可能チャンネル
コード発生器１４１のブロック図が示されている。図２Ａは、図１ＢのＣＧＳ１
１４ａに応用するための例示的な設定可能チャンネルコード発生器を与える。チ
ャンネルコード発生器１４１は、既存及び将来の典型的デジタルスペクトル拡散
用途に利用される多重通信プロトコルのための、直交可変拡散係数（ＯＶＳＦ）
コードのような様々なチャンネル化コードを発生するように設定可能である。設
定可能チャンネルコード発生器の作動は、後述の流れ図で与えられる。
【００３６】 チャンネルコード発生器１４１は、図示の回路を利用して多重予想ビット長シ
ーケンスを形成する。特に、チャンネルコード発生器１４１は、ビットカウンタ
２０２、メモリブロック２０６、復号器ブロック２０４、及び、多重マスク回路
２０９ａ〜２０９ｄを含む。マスク回路２０９ａ〜２０９ｄは、２進カウンタ２
０２のビット位置と選択的に連結され、マスクワードによって有効にされてマス
ク回路２０９ａ〜２０９ｄ内の選択されたゲートをオンにする。例示的なマスク
回路２０９ａが図２Ｂに説明されている。マスク回路２０９ａ〜２０９ｄは、本
実施形態のマスクハードウエアの多様な例証として与えられている。マスク回路
は、カウンタ２０２から供給される計数シーケンスの異なるビットの組合せを実
装するために利用される。
【００３７】 ビットカウンタ２０２は、例えば２8の値を生じる８レジスタのカウンタによ
って、ゼロから２５６まで連続的に計数することができる。本実施形態では、ビ
ットカウンタ２０２の長さは、スペクトル拡散システムに対する現在の要求を超
えている。しかし、必要以上の容量を準備し、マスク回路を用いてシーケンスを
目標とする範囲にスケーリングすることにより、本発明は、将来の拡張に対して
柔軟性をもたらす。
【００３８】 メモリブロック２０６は、例えば、ワードＡ２０８ａ、ワードＢ２０８ｂ、ワ
ードＣ２０８ｃ、及び、ワードＤ２０８ｄなどのマスクワードを記憶する多重メ
モリバッファを有し、ワードの各々は、例えば、マスクＡ２０９ａ、マスクＢ２
０９ｂ、マスクＣ２０９ｃ、及び、マスクＤ２０９ｄなどの多重マスク回路の１
つとそれぞれ並列に連結される。各マスクワード２０８ａ〜２０８ｄは、それぞ
れのマスク回路２０９ａ〜２０９ｄが状態の選択量をビットカウンタ２０２から
それぞれの出力ライン２０１ａ〜２０１ｄに通過させることを可能にする。出力
ライン２０１ｅは、ビットカウンタ１４１から最下位ビットを供給する。全ての
サイクルに対して、ビットカウンタ２０２がその計数を進める時、シーケンスＥ
２１０ｅは、値「０」と「１」の間で切り替わることになる。それにより、本発
明は、例えば図１Ｂのビットカウンタからインタフェース１４８に至るシーケン
スＡ２１０ａからシーケンスＤ２１０ｄの多重状態を形成する。このようにして
、インタフェース１４８は、形成された多重シーケンスから適切なシーケンスを
選択的に決めることができる。
【００３９】 チャンネルコード発生器１４１は設定可能であるから、例えばワードＡ２０８
ａからワードＤ２０８ｄに対する値を有する符号化ワードであるチャンネルコー
ド発生器設定入力１２４ａを受信する。復号器２０４は、チャンネルコード発生
器設定入力１２４aからの復号結果を中継するために、２０８ａから２０８ｄの
各メモリバッファに連結される。
【００４０】 本発明は、チャンネルコード発生器１４１の代替実施形態と良く適合する。例
えば、チャンネルコード発生器の一実施形態は、更に多数のマスクワード及びマ
スク回路を形成する。別の実施形態では、より大きなビットカウンタが利用され
る。そして更に別の実施形態では、マスクワードデータをより大きな命令コンテ
キストから剥ぎ取るのに復号器は利用されない。マスクワードは、むしろ、ロー
カルメモリ又はシステムメモリから直接供給される。一実施形態は、既存のプロ
トコルが要求する値までを計数するだけのカウンタ２０２を利用する。最後の代
替実施形態では、マスク回路からの出力は、１ビットよりも大きい可能性がある
。
【００４１】 ここで図２Ｂを参照すると、本発明の一実施形態による設定可能チャンネルコ
ード発生器のマスク回路部分のブロック図が示されている。マスク回路２０９ａ
は、チャンネルコード発生器１４１、グローバルコードインタフェース１４５、
チャンネル化コード調整回路１５２、逆拡散コード調整回路１５４、及び、図１
ＢのＣＧＳ（１１４ａ）の他の回路における利用のための例示的なマスク回路で
ある。図２Ｂはまた、マスク２０９ａのマスクレジスタと主回路２５３の状態レ
ジスタとの間の相互作用を説明するために主回路２５３を含む。
【００４２】 マスク回路２０９ａは、マスクビット（又は、レジスタ）と呼ばれる多重メモ
リレジスタ、例えばマスクビットｌ（２５４ａ）からマスクビットＭ（２５４ｍ
）を有する。同様に、主回路２５３はまた、ビット（又は、状態）レジスタと呼
ばれる多重メモリレジスタ、例えばビットｌ（２５３ａ）からビットＮ（２５３
ｎ）を含む。本実施形態では、主回路２５３は、デジタルカウンタを表す。ビッ
トレジスタの量Ｎは任意であり、設計上の用途に依存することが可能である。主
回路２５３が８ビットの２進カウンタの場合、例えば０から２５５の２8の値を
準備するにはＮ＝８である。代替的には、主回路２５３はＬＦＳＲであり、レジ
スタビットｌ（２５３ａ）〜ビットＮ（２５３ｎ）の状態は、当業者に既知の方
法で移動され、フィードバックされる。例えば、当業者が知るように、最下位ビ
ットの状態は、ＬＦＳＲの最上位ビットに向かって反復的に移動され、最下位ビ
ットはフィードバック和を受け取る。
【００４３】 本発明において、「Ｍ」は、マスクレジスタの量、及び、相当するＡＮＤ（ロ
ジック積）ゲート２５６ａ〜２５６ｍ、及び、出力２５８ａ〜２５８ｍ、及び、
ほぼ相当するＡＤＤ回路２５８ａ〜２５８ｍ−１を表す。「Ｍ」の値は任意であ
り、設計上の用途に依存する。本実施形態では、マスク回路２０９ａに対する長
さＭは、主回路２５３のビットの長さ、例えばＮと同等である。しかし、別の実
施形態では、主回路２５３のビットレジスタよりも少ないマスク２０９ａのマス
クレジスタをもたらすことができるであろう。出力２６２〜２６２ｎは、ビット
を主回路２５３からロジック装置、例えば、マスク回路２０９ａのＡＮＤゲート
２５６ａ〜２５６ｍに伝送するのに使用することができる。
【００４４】 マスク回路は、マスクワードによって有効化される。特に、マスクワードは、
２５３などの主回路から２０９ａなどのマスク回路に供給されるデータの選択的
結合を可能にする。マスクワードは、それぞれのゲートを有効化又は無効化する
２進値を包含し、例えば、ＡＮＤゲート２５６ａに対する「１」値は、入力２６
２ａにもたらされた値をＡＮＤゲート２５６aから出力することを可能にするで
あろう。加算回路２５８ａ〜２５８ｍ−１は、ゲート２５６ａ〜２５６ｍからの
出力を加算し、出力ライン２６０上に結果を供給する。マスク回路２０９ａは、
一実施形態において、それが連結されたＬＦＳＲにおけるコードの前進を実行す
るのに利用される。別の実施形態において、マスク回路２０９aは、多重通信プ
ロトコルに亘るコード又はデータの上位集合の目標とする部分を選択的に決め、
それを望ましい方法、例えば、目標とするプロトコルに従って結合するために利
用される。ＡＮＤゲート２５６aは、データ値を選択的に決めるためのロジック
を準備し、加算回路２５８ａ〜２５８ｍ−１は、選択されたデータ値を組み合わ
せるロジックを準備する。複数のマスクワードの１つは、通信プロトコル又はユ
ーザが希望する設定によって要求されるように、マスク回路２０９ａに選択的に
供給することができる。
【００４５】 設定可能グローバルコード発生器及びインタフェース 図３Ａは、本発明の一実施形態によるグローバルコードシーケンスのための設
定可能インタフェース１４５のブロック図である。図３Ａに与えられた設定可能
インタフェースは、グローバルコードシーケンスを受信し、そこから適切な部分
又はオフセットをその後の調整のためにインタフェース１４８などのローカルイ
ンタフェースに中継する例示的なインタフェース回路である。設定可能グローバ
ルコードインタフェースの詳細な作動は、後述の流れ図で示される。グローバル
コード１４５のための設定可能グローバルインタフェースは、既存又は将来の代
表的デジタルスペクトル拡散用途に利用される部類のグローバルコードシーケン
スに及ぶ広範囲なグローバルコードシーケンスを多重並列マスク回路を通じて供
給する。
【００４６】 設定可能グローバルコードインタフェース１４５は、メモリブロック３０４及
び多重マスク回路、マスク回路Ｅ３１０、及び、マスク回路Ｆ３１４を含む。マ
スク回路Ｅ３１０及びＦ３１４はまた、それらがそれらの出力に関してグローバ
ルＬＦＳＲシーケンスに依存するために従属回路と呼ばれる。メモリブロック３
０４は、グローバルコードシーケンス入力１２８のためのメモリ３０６、第１グ
ローバルマスクワードのためのメモリ３１１、及び、第２グローバルマスクワー
ドのためのメモリ３１２を含む。マスク回路Ｅ３１０及びマスクＦ３１４は、並
列にメモリ３０６と連結され、例えば、ビット対ビット接続用のバスを通じてグ
ローバルシーケンスを受信する。マスク回路Ｅ３１０は、グローバルマスク１（
３１１）のためのメモリブロックに連結され、一方、マスク回路Ｆ３１４は、グ
ローバルマスク２（３１２）のためのメモリに連結される。メモリ３０６、３１
１、及び、３１２は、本実施形態では４２ビット長であり、４２のオーダーを有
するグローバルＬＦＳＲコード発生器のビット長に適合する。同様に、マスクＥ
３１０及びマスクＦ３１４は４２ビット長であり、グローバルＬＦＳＲコード発
生器の全長にアクセスする可能性を有する。
【００４７】 グローバルマスク１（３１１）及びグローバルマスク２（３１２）は、本実施
形態では異なるマスクワードであり、それによってグローバルコードシーケンス
の出力からのコード空間において２つの異なるオフセットを表す。図２Ｂのマス
ク回路２０９ａは、本発明のマスク回路のマスクＥ３１０及びマスクＦ３１４に
適用可能な例示的マスク回路を提供する。しかし、マスク回路２０９ａの出力２
５８ａから２５８ｍは合計され、マスクＥ３１０及びマスクＦ３１４に適用され
た時にそれぞれ例えば位相１Ｉ（２１０ａ）及び位相１Ｑ（２１０ｂ）である出
力を形成する。バスＣ１４４ｃとも呼ばれる並列の出力ライン１Ｉ（２１０ａ）
及び位相１Ｑ（２１０ｂ）は、本実施形態のＣＧＳ１１４ａで利用されるグロー
バルコードシーケンスの同位相及び直角位相バージョンを表す。グローバルコー
ドインタフェース１４５を作動する方法は、後述の流れ図で説明される。
【００４８】 グローバルコードインタフェース１４５は設定可能であり、そのために、グロ
ーバルインタフェース設定１２５ａ、例えば、本実施形態のメモリ３１１及び３
１２に記憶されたマスクワードを受信する。グローバルコードインタフェースブ
ロック１４５はまた、グローバルコードシーケンス１２８の入力を受信し、そこ
からマスクワードはコードシーケンスを抽出することになる。本実施形態は、グ
ローバルコードシーケンスから目標とするコードオフセットを検索するローカル
エンジンを効果的に提供する。本発明は、グローバルコードインタフェース１４
５に対して呈示された実施形態の代替実施形態に十分に適している。例えば、グ
ローバルマスク１（３１１）、グローバルマスク２（３１２）、マスクＥ３１０
、マスクＦ３１４、及び、グローバルシーケンスメモリブロック３０６は、代替
実施形態において広範囲なビット長を有する。
【００４９】 ここで図３Ｂを参照すると、本発明の一実施形態による設定可能グローバルコ
ード発生器のブロック図が示されている。図３Ｂは、図１ＢのＣＧＳ１１４ａで
の応用のための例示的グローバルコード発生器を提供する。グローバルコード発
生器は、本実施形態では、図１Ａの多重モデムプロセッサブロック１０８ａから
１０８ｎに対して、単一グローバルコードシーケンス入力１２８を提供する。こ
のようにして、マルチパス復調作動のためのコードシーケンスの同期化が達成さ
れる。設定可能グローバルコード発生器１０７は、既存又は将来の代表的デジタ
ルスペクトル拡散用途に使用される部類のコード発生機能に及ぶ広範囲な設定を
提供する。
【００５０】 設定可能グローバルコード発生器１０７は、各々がグローバルＬＦＳＲ３３８
に連結された、設定可能グローバルＬＦＳＲ回路３３８、ジャンプ状態回路３０
３、可変ＬＦＳＲレート回路３４８、フィードバック設定メモリ３４６、及び、
多項値メモリ３４２を含む。設定可能グローバルＬＦＳＲ３３８の態様は、後述
の図４Ｂ〜図４Ｆで与えられる。設定可能グローバルＬＦＳＲ３３８は、本実施
形態において４２のオーダーを有し、例えば４２の状態のレジスタＬＦＳＲであ
るが、本発明は、ＬＦＳＲに対する広範なオーダーに十分に適合する。多項値メ
モリ３４２は、設定可能グローバルＬＦＳＲ３３８のビットスライスがＬＦＳＲ
の長さを変化させることを可能にするように多項ワードを提供する。フィードバ
ック設定メモリ３４６は、次の図４Ｂ〜図４Ｆに示すように、適切なデータ値を
提供して設定可能グローバルＬＦＳＲ３３８に回路を形成する。
【００５１】 ジャンプ状態回路３０３はまた、設定可能グローバルＬＦＳＲ３３８に連結さ
れる。ジャンプ状態回路３０３は、存在するＬＦＳＲ状態が目標状態に適合する
場合、新しく目標とされたＬＦＳＲ状態をグローバルＬＦＳＲ３３８内に伝達す
る。新しく目標とされたＬＦＳＲ状態は、コード空間における前進（又は、オフ
セット）を表すか、又は、ＬＦＳＲに対する初期値を表すことができる。ジャン
プ状態回路３０３の例示的な実施形態は、後述の図６で与えられる。
【００５２】 可変ＬＦＳＲ有効化回路３４８により、設定可能グローバルＬＦＳＲは、マル
チレートでシーケンス出力１２８などのコードシーケンスを出力することができ
る。可変ＬＦＳＲ有効化回路３４０を利用することによりクロックサイクルを省
くことができ、その結果、設定可能グローバルＬＦＳＲは、設定可能グローバル
コード発生器１０７に提供された例えばクロック入力１２３ａの最大クロック周
波数の１／２又は１／３などのコードを発生できる。可変ＬＦＳＲ有効化回路３
４８は、有効化ライン３３９を通じて設定可能グローバルＬＦＳＲに連結される
。カウンタ３３４とスキップレートメモリレジスタ３３２とは、比較器３３６に
連結される。カウンタ回路３３４は、グローバルコード発生器に対するクロック
サイクル入力を計数し、それらを目標とするスキップレートと比較する。クロッ
クサイクル入力２３ａは、システムクロック信号、又は、例えば図１Ｂのローカ
ルコントローラ１２１からのローカルクロック信号とすることができる。
【００５３】 グローバルコード発生器１０７は設定可能なので、図１Ａに示す通信装置構成
要素を通じて提供されるグローバルＬＦＳＲ設定情報１２５ｂを受信する。設定
情報１２５ｂは、フィードバック設定、ジャンプ状態、ＬＦＳＲ長設定、及び、
コードレート設定を含む。従って、設定可能グローバルコード発生器１０７は、
設定可能コードレート、設定可能コード長、設定可能フィードバック、及び、設
定可能ジャンプ状態を形成する。結果として、設定可能グローバルコード発生器
１０７は、既存及び将来の代表的スペクトル拡散用途に利用される広範な種類の
コード発生機能に適合する装置を提供する。
【００５４】 設定可能ＬＦＳＲ発生器 ここで図４Ａを参照すると、本発明の一実施形態による設定可能ローカルＬＦ
ＳＲコード発生器１４３のブロック図が示されている。図４Ａは、図１ＢのＣＧ
Ｓ１１４ａでの応用のための例示的なローカルＬＦＳＲコード発生器１４３を与
える。設定可能ローカルＬＦＳＲコード発生器１４３は、既存及び将来の代表的
デジタルスペクトル拡散用途に利用される部類のコード発生機能に及ぶ広範なロ
ーカルＬＦＳＲ機能、例えば逆拡散シーケンスを提供する。
【００５５】 ローカルコード発生器１４３は、多重独立ＬＦＳＲを有する設定可能ＬＦＳＲ
４０４を含む。特に、設定可能ＬＦＳＲ４０４は、第２の設定可能単一ビットＬ
ＦＳＲ２（４０６ｂ）と直列に連結された第１の設定可能単一ビットＬＦＳＲ１
（４０６ａ）を含み、その各々は、例えばバス４４６及びバス４４４である出力
バスを有し、設定可能ＬＦＳＲ４０４から並列に出力を供給する。初期状態Ｂ４
０２ｂメモリは、設定可能単一ビットＬＦＳＲ２（４０６ｂ）と連結され、一方
で初期状態Ａ４０２ａメモリは、設定可能二重ビットＬＦＳＲ４１０及び設定可
能単一ビットＬＦＳＲ１（４０６ａ）の両方と連結される。ＬＦＳＲレジスタ状
態は、初期状態Ｂ４０２ｂ及び初期状態Ａ４０２ａメモリに記憶される。
【００５６】 設定可能二重ビットＬＦＳＲ４１０は、設定可能単一ビットＬＦＳＲ１（４０
６ａ）と類似であるが、単一ビット数値演算の代わりにＺ４とも呼ばれる二重ビ
ット数値演算を利用する。従って、ハードウエアは基本的に２倍となり、２ビッ
ト数値演算を行うための適切な連結装置を有する。設定可能二重ビットＬＦＳＲ
４１０は、本実施形態において、図４Ｂから図４Ｄに示されるのと同様のフィボ
ナッチ・フィードバック設定とガロア・フィードバック設定との両方を有する。
更に、設定可能二重ビットＬＦＳＲ４１０は、図４Ａには示されていないが、ジ
ャンプ状態回路に連結されることが可能である。二重ビットＬＦＳＲ４１０は、
図４Ｂで単一ビットＬＦＳＲ１（４０６ａ）に関して示したのと類似の複数の構
成二重ビットＬＦＳＲ（図示しない）を含むことができる。この実施形態では、
選択的相互接続により、２つの構成二重ビットＬＦＳＲが選択的に結合されるで
あろう。設定可能二重ビットＬＦＳＲ４１０に対する例示的な二重ビットのビッ
トスライス設定は、後述の図５Ｄで与えられており、一方、例示的な二重ビット
選択的相互接続は、後述の図５Ｅで与えられている。
【００５７】 ローカルコード発生器１４３はまた、出力バス４４８と、出力バス４４８及び
４４６を並列に受信するために接続されたマルチプレクサＡ４０９などの選択的
相互接続とを有する設定可能二重ビットＬＦＳＲ４１０を含む。ＬＦＳＲ数値演
算設定入力１２４ｅは、ＬＦＳＲ数値演算メモリブロック４２０に記憶されてそ
の後リンク４２０ａを通じて「ＭＵＸ Ａ」４０９に伝達される数値演算設定命
令を準備する。このようにして、本発明は、複数の数値演算レベルに関連する出
力ＬＦＳＲシーケンスを並列に、例えば、設定可能単一ビットＬＦＳＲ２（４０
６ｂ）に対する出力バス４４４と、設定可能単一ビットＬＦＳＲ１（４０６ａ）
からの出力バス４４６又は設定可能二重ビットＬＦＳＲ４１０からの出力バス４
４８のいずれかとの両方から出力することができる。
【００５８】 設定可能単一ビットＬＦＳＲ１（４０６ａ）、設定可能単一ビットＬＦＳＲ２
（４０６ｂ）、及び、設定可能二重ビットＬＦＳＲ４１０は、それらがガロア・
フィードバック設定又はフィボナッチ・フィードバック設定のいずれかとして形
成されるのを可能にする構成要素及び相互接続を有する。更に、設定可能単一ビ
ットＬＦＳＲ１（４０６ａ）及び設定可能単一ビットＬＦＳＲ２（４０６ｂ）は
、可変の長さを有し、それにより複合ＬＦＳＲを作製することができる。設定可
能ＬＦＳＲ１（４０４）については、後述の装置図及び流れ図で更に詳細に説明
される。
【００５９】 設定可能ＬＦＳＲ４０４はまた、設定可能単一ビットＬＦＳＲ１（４０６ａ）
と設定可能単一ビットＬＦＳＲ２（４０６ｂ）とに連結されたジャンプ状態回路
４０３を含む。ジャンプ状態回路４０３は、ＬＦＳＲの現在の状態がある目標状
態と合った時、新しい状態をＬＦＳＲの中にロードするためのデータ及び命令を
準備する。このようにして、ＬＦＳＲは、コード空間を通って容易に前進させる
ことができる。この実施形態はまた、シーケンス能力が現在必要とされる能力を
超えるＬＦＳＲの使用を、目標とするシーケンスの終わりに達した時に初期値に
リセットすることを可能にする。例示的なジャンプ状態回路は、後述の図６で説
明される。
【００６０】 ローカルＬＦＳＲコード発生器１４３は設定可能なので、それは、図１Ａに示
す通信装置構成要素を通じてもたらされるローカルＬＦＳＲ数値演算設定情報１
２４ｅを受信する。従って、設定可能ローカルＬＦＳＲコード発生器１４３は、
例えば１ビット又は２ビット演算などの異なるレベルの数値演算を実行するため
に構成された多重のＬＦＳＲから、例えばバス４４４、４４６、及び、４４８上
にコードシーケンス出力を供給する。その結果、設定可能ローカルＬＦＳＲコー
ド発生器１４３は、既存又は将来の代表的スペクトル拡散用途によって利用され
る広範な部類のコード発生機能に適合する装置を提供する。
【００６１】 図４Ｂは、本発明の一実施形態による設定可能単一ビットＬＦＳＲのフィボナ
ッチ・フィードバック回路部分のブロック図である。図４Ｂは、図４Ａのローカ
ルＬＦＳＲコード発生器１４３において適用される、フィボナッチ・フィードバ
ックを有する例示的な設定可能ＬＦＳＲコード発生器４０４の部分を与える。設
定可能ＬＦＳＲ４０４のための例えばガロア・フィードバックなどの代替フィー
ドバック設定は、後述の図４Ｃ及び図４Ｄで与えられる。本図に示された構成要
素及び入力は、変化する長さ（又は、オーダー）を有する様々な量の独立ＬＦＳ
Ｒとして形成することができるＬＦＳＲを提供する。このようにして、本発明は
、既存又は将来の代表的デジタルスペクトル拡散用途に及ぶ種類のコード発生機
能に適合する。
【００６２】 後述の図５Ｅに示すような例示的設定を有する選択的カプラ４２４ａ〜４２４
ｃは、より小さな潜在的に独立したＬＦＳＲを結合してより大きなＬＦＳＲにす
る柔軟性をもたらす。本配置では、例えばＬＦＳＲ２（４２２）であるＬＦＳＲ
の最下位ビットスライス（ＬＳＢ）は、ＬＦＳＲの右端に置かれ、一方、最上位
ビットスライス（ＭＳＢ）は、ＬＦＳＲの左端に置かれる。従って、例えばＳＩ
−Ｂ４２４ｂである選択的相互接続は、ＬＦＳＲ２（４２２）のＭＳＢをＬＦＳ
Ｒ３（４２３）のＬＳＢに連結する。潜在的に独立した（又は、モジュール式又
は構成要素的）ＬＦＳＲ４２１〜４２４を選択的に連結することにより、設定可
能ＬＦＳＲ４０４の目標とする長さ及び量が実現可能である。例えば、ＳＩ−Ａ
４２４ａがＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とを連結する場合、Ｏ
／Ｐ１（４４６ａ）は無視されるべきであるが、一方、Ｏ／Ｐ２（４４６ｂ）か
らの出力は、複合ＬＦＳＲの結果を供給するであろう。しかし、ＳＩ−Ａ４２４
ａがＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とを連結しなかった場合には
、Ｏ／Ｐ１（４４６ａ）は、独立ＬＦＳＲ１（４２１）から出力シーケンスを供
給し、一方、Ｏ／Ｐ２（４４６ｂ）は、独立ＬＦＳＲ２（４２２）から出力シー
ケンスを供給する。４つの潜在的に独立した出力（Ｏ／Ｐ）ライン、例えば、バ
ス４４６用の１（４４６ａ）及び２（４４６ｂ）、及び、バス４４４用のＯ／Ｐ
ライン３（４４４ａ）及び４（４４４ｂ）は、潜在的に独立したモジュール式Ｌ
ＦＳＲ４２１〜４２４の各々から出力シーケンスを供給することができる。ＬＦ
ＳＲ２（４２２）及びＬＦＳＲ３（４２３）を連結するＳＩ−Ｂ４２４ｂ、及び
、ＬＦＳＲ３２（４２３）及びＬＦＳＲ４（４２４）を連結するＳＩ−Ｃ４２４
ｃに関しても同様である。従って、本実施形態は、デジタルスペクトル拡散用途
が要求するような多数の短いＬＦＳＲ、又は、より少数の長いＬＦＳＲのいずれ
をも提供する大きな柔軟性を有する。
【００６３】 本実施形態において、ＬＦＳＲ１（４２１）は、８のオーダーを有し、ＬＦＳ
Ｒ２（４２２）も８のオーダーを有し、ＬＦＳＲ３（４２３）は、９のオーダー
を有し、ＬＦＳＲ４２４は、２５のオーダーを有して、広範なデジタルスペクト
ル拡散用途が要求する部類のデジタルコード機能を網羅するように構成される。
ＬＦＳＲ１（４２１）からＬＦＳＲ４（４２４）は、図４Ｂに示すフィボナッチ
・フィードバックで形成することができる。フィードバック設定の組合せはまた
、設定可能ＬＦＳＲ４０４を利用して実行することができる。例えば、ＬＦＳＲ
１（４２１）とＬＦＳＲ２（４２２）とは、図４Ｂに示されるフィボナッチ・フ
ィードバックに関して形成され、一方でＬＦＳＲ３（４２３）とＬＦＳＲ４（４
２４）とは、例えば（後述の図に示される）ガロアなどの異なるフィードバック
設定で形成することができる。この場合には、ＬＦＳＲ３（４２３）及びＬＦＳ
Ｒ４（４２４）からのフィードバックは、ＬＦＳＲ１（４２１）に戻すように伝
達されないであろう。
【００６４】 図４Ｂの設定可能ＬＦＳＲ４０４は、モジュール式設定可能単一ビットＬＦＳ
Ｒ１（４０６ａ）及び設定可能単一ビットＬＦＳＲ２（４０６ｂ）に連結された
フィボナッチ・フィードバック回路４３８を含み、これらのＬＦＳＲは、それ自
体選択的相互連結Ｂ４２４ｂを通じて互いに連結される。設定可能単一ビットＬ
ＦＳＲ１（４０６ａ）は、選択的カプラ（又は、相互接続）Ａ４２４ａを通じて
互いに連結されたＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とを含む。同様
に、設定可能単一ビットＬＦＳＲ２（４０６ｂ）は、選択的カプラＣ４２４ｃを
通じて互いに連結されたＬＦＳＲ３（４２３）とＬＦＳＲ４（４２４）とを含む
。設定可能ＬＦＳＲ４２１〜４２４は、ビットスライス構成要素を含み、それら
のビットスライスは、後述の図４Ｅ及び４Ｆに示されるガロア／フィボナッチ（
ｇｆ２）アプリケーションにおける単一ビット数値演算用として適切なメモリレ
ジスタ及び設定可能回路を有する。
【００６５】 フィボナッチ・フィードバック回路４３８は、ＬＦＳＲ長の全ての可能な組合
せに対する適切な状態を選択的にフィードバックする一実施形態を提供する。一
般に、フィボナッチ・フィードバックは、ＬＦＳＲの全ての状態を加算するよう
に形成され、その結果をＬＦＳＲのＬＳＢのための新しい状態として提供する。
ＬＦＳＲがモジュール式ＬＦＳＲ４２１〜４２４を連結するために設定可能であ
るから、全ての可能なフィボナッチ・フィードバックのシナリオが本実施形態で
明らかになる。これは、ＬＦＳＲの組合せから全ての可能な和を受信する、例え
ば「ＭＵＸ」Ｃ４３０から「ＭＵＸ」Ｅ４３４などの選択的カプラによって実行
される。特に、加算器１（４２０ｂ）は、ＬＦＳＲ１（４２１）の全ビットに連
結され、それらの和を提供する。同様に、加算器２（４２１ｂ）は、ＬＦＳＲ２
（４２２）の全ビットに連結され、それらの和を提供する。同様に、加算器３（
４２２ｂ）は、ＬＦＳＲ３（４２３）の全ビットに連結され、それらの和を提供
する。最後に、加算器４（４２３ｂ）は、ＬＦＳＲ４（４２４）の全ビットに連
結され、それらの和を提供する。多重のＬＦＳＲからの和の組合せは、例えば加
算器３（４２２ｂ）と加算器４（４２３ｂ）とに連結されてそれらの複合和を提
供する加算器４３６ｆによって、及び、図示のように結合された加算器４３６ａ
から４３６ｅによって提供される。加算器４（４２３ｂ）からの出力ラインは、
下流の全てのＬＦＳＲに、例えばＬＦＳＲ３（４２３）のための「ＭＵＸ」Ｅ４
２４、ＬＦＳＲ２（４２２）のための「ＭＵＸ」Ｄ４２３、及び、ＬＦＳＲ１（
４２１）のための「ＭＵＸ」Ｃ４３０を通じて連結される。同様に、加算器１（
４２０ｂ）、２（４２１ｂ）、及び、３（４２２ｂ）からの出力ラインは、それ
らの全ての下流ＬＦＳＲに接続される。
【００６６】 更に図４Ｂを参照すると、ＬＦＳＲ１が一実施形態ではＬＦＳＲ２（４２２）
と結合され、別の実施形態ではＬＦＳＲ２（４２２）及びＬＦＳＲ３（４２３）
に結合され、更に別の実施形態ではＬＦＳＲ２（４２２）、ＬＦＳＲ３（４２３
）、及び、ＬＦＳＲ４（４２４）に結合されることが可能なために、図４Ｂの「
ＭＵＸ」Ｃ４３０が、例えば加算器１（４２０ｂ）、加算器４３６ｃ、加算器４
３６ｂ、そして加算器４３６ａからの大多数の入力を有していることに留意され
たい。反対に、ＬＦＳＲ３（４２３）に対するフィードバックが、例えばＬＦＳ
Ｒ４（４２４）などのより高位のＬＦＳＲのみを含むことができるので、「ＭＵ
Ｘ」Ｅ４３４は最小数の入力を有する。その結果、潜在的に独立したＬＦＳＲの
これら別々の組合せからの全ての異なるフィードバック状態が、本発明において
明らかにされた。例えばＬＦＳＲ２（４２２）及びＬＦＳＲ３（４２３）である
ＬＦＳＲの最下位ビットに対する入力状態がフィードバック状態から提供される
か、又は、より高位でないＬＦＳＲの最上位ビットから単に提供されるか否かは
選択的相互接続によって決まるので、それぞれ「ＭＵＸ」Ｄ４２３及び「ＭＵＸ
」Ｅ４２４は、ＳＩ−Ａ４２４ａ及びＳＩ−Ｂ４２４ｂに各々連結された出力を
有する。例えば、ＬＦＳＲ１（４２１）、ＬＦＳＲ２（４２２）、及び、ＬＦＳ
Ｒ３（４２３）が単一のＬＦＳＲとして作動するように互いに連結されると、「
ＭＵＸ」Ｃ４３０は、加算器４３６ｂからＬＦＳＲ１（４２１）の最下位ビット
に対してラインｆｉｂ−ｃｉ（４３１ａ）を通じて出力を供給することになる。
この例では、ＳＩ−Ａ４２４ａは、いかなるフィードバックも、セグメント長メ
モリ４２６ｃからの制御ラインによりラインｆｉｂ−ｃｉ（４３１ｂ）を通じて
「ＭＵＸ」Ｄ４３２から受信しないことになる。ＳＩ−Ｂ４２４Ｂも、「ＭＵＸ
」Ｅ４３４からフィードバックを受信しないことになる。逆にＳＩ−Ａ４２４ａ
は、ＬＦＳＲ１（４２１）の最上位ビットからの状態をＬＦＳＲ２（４２２）の
最下位ビットに対して伝達し、ＳＩ−Ｂ４２４ｂは、同様にＬＦＳＲ２（４２２
）の最上位ビットからの状態をＬＦＳＲ３（４２３）の最下位ビットに対して伝
達することになる。明確にするために、本明細書に記載されたいくつかの例示的
な設定は、設定可能ＬＦＳＲ４０４の全ての可能な順列に変わって与えられてい
る。設定可能ＬＦＳＲ４０４の広範な設定可能性は、ハードウエア及び連結装置
の効率的使用と共に、当業者によって理解されるであろう。
【００６７】 図４Ｂの設定可能ＬＦＳＲ４０４が特定の種類及び量の構成要素、特定の連結
装置、及び、特定の入力を利用する限り、本発明は、広範な代替形態に良く適合
する。例えば、潜在的に独立したＬＦＳＲの量、各ＬＦＳＲ内のビットスライス
数、選択的カプラ及び加算器の量及び配置は、広範な値に良く適合する。設定可
能ＬＦＳＲ４０４の潜在的に独立したＬＦＳＲのモジュール式の態様は、別の実
施形態のために増やすことができるか、又は、縮小することができる。更に、図
４Ｂの加算器及びＭＵＸに対する量及び連結装置は、トレードオフを含むことが
できる。より少ないハードウエアを使用することは、回路が作動するために処理
時間の追加が必要となる。例えば、加算器３（４２２ｂ）は、その出力を加算器
４３６ｅと加算器４３６ｂとに提供し、それらは、次に、別の加算演算を実行す
る。別の実施形態においては、和の全ての独自の組合せのために別の加算器を準
備することができる。このようにして、設定可能ＬＦＳＲ４０４の任意のＬＦＳ
Ｒに対する和の全ての順列をもたらすために１回だけの加算演算でよいことなる
。後述の図４Ｃ及び４Ｄは、ガロア・フィードバック設定のための両実施形態を
与える。
【００６８】 ＬＦＳＲ４０４は設定可能であるため、それは、図１Ａに示される通信装置構
成要素を通じて提供されるＬＦＳＲセグメント長情報１２４ｆを受信する。設定
情報１２４ｆは、独立ＬＦＳＲがいくつ存在することになるかを本質的に表すＬ
ＦＳＲセグメント長を含む。セグメント長設定は、例えばメモリ４２６ａなどの
メモリに記憶され、次いで「ＭＵＸ」Ｃ４３０に制御ラインにより「ＭＵＸ」Ｅ
４３４を通して伝達される。設定可能ＬＦＳＲに対する別の入力は、フィードバ
ック設定の間でそれを選択するのに必要なロジックを提供する。この入力及び回
路は、後述の図５Ｂで説明されている。フィボナッチ・フィードバックのための
フィードバック設定入力は、図１Ｂに示されるローカルコード発生器設定入力１
２４ｂを通じて提供されている。従って、設定可能ＬＦＳＲコード発生器４０４
は、ＬＦＳＲの設定可能フィードバック、設定可能ＬＦＳＲ長、及び、設定可能
量を準備する。その結果、設定可能ＬＦＳＲコード発生器４０４は、現在及び将
来の代表的スペクトル拡散用途に使用される広範な部類のコード発生機能に適合
するフィボナッチ・フィードバックＬＦＳＲを提供する。
【００６９】 ここで図４Ｃを参照すると、本発明の一実施形態による設定可能単一ビットＬ
ＦＳＲのガロア・フィードバック回路のブロック図が示されている。図４Ｃは、
図４ＡのローカルＬＦＳＲコード発生器１４３に応用するためのガロア・フィー
ドバック設定Ａ４４３ａを有する例示的設定可能ＬＦＳＲコード発生器４０４の
一部分を示す。例えば、ガロア設定Ｂ４４３のようなガロア・フィードバックの
ための代替設定は、後述の図４Ｄで与えられる。設定可能ＬＦＳＲ４０４のため
の、例えばフィボナッチ・フィードバックのような代替フィードバック設定は、
前図４Ｂで与えられた。本図に示された構成要素及び入力は、変動する長さ（又
は、オーダー）を有する可変量の独立ＬＦＳＲとして形成することができるＬＦ
ＳＲを提供する。このようにして、本発明は、現在及び将来の代表的デジタルス
ペクトル拡散用途に亘る種類のコード発生機能に適合する。図４Ｃには、図４Ｂ
に示されたのと同様の多くの構成要素及び連結装置がある。明瞭にするために、
本明細書では、図４Ｂと異なる図４Ｃに関する構成要素、連結装置、及び、代替
実施形態だけについて説明されるであろう。他のものについては、図４Ｂで与え
られた構成要素、連結装置、及び、代替形態の説明が本図に同様に適用される。
【００７０】 図４Ｃの設定可能ＬＦＳＲ４０４は、モジュール式設定可能単一ビットＬＦＳ
Ｒ１（４０６ａ）と設定可能単一ビットＬＦＳＲ２（４０６ｂ）とに連結された
ガロア・フィードバック回路４４３ａを含み、それらのＬＦＳＲは、それ自体、
選択的相互接続Ｂ４２４ｂを通じて互いに連結されている。ガロア・フィードバ
ック回路４４３ａは、可能な全てのＬＦＳＲ長の組合せに関して、適切な状態を
選択的にフィードバックするための一実施形態を提供する。一般に、ガロア・フ
ィードバックは、ビット状態が次のより高い程度に進められる時に、ＬＦＳＲ内
のビット状態に対して選択的に加算されるべきＬＦＳＲの最上位の状態を準備す
るように形成される。例えば、出力ライン４２１ａ上に提供されたＬＦＳＲ１（
４２１）の最上位ビットの状態は、ＬＦＳＲ１（４２１）が独立ＬＦＳＲとして
作動するように形成された場合、「ＭＵＸ」Ｌ４４０ａを通してバスＡ４４２ａ
に供給することができる。バスＡ４５０ａは、次いで、目標とするフィードバッ
クによって決められたようにビットスライスの状態と選択的に結合させるために
、ＬＦＳＲ１（４２１）内の最上位のビット対ビットスライスの状態を伝達する
。
【００７１】 しかし、図４ＣのＬＦＳＲ４０４がモジュール式ＬＦＳＲ４２１〜４２４との
リンクに関して設定可能であるため、本実施形態では、可能な全てのガロア・フ
ィードバックのシナリオが明らかになる。これは、例えば、可能な全てのＬＦＳ
Ｒ設定の最上位ビットから状態を受信する、例えば「ＭＵＸ」Ｌ４４０ａから「
ＭＵＸ」Ｎ４４０ｃである選択的カプラによって為される。一般に、各ＭＵＸは
、２つの可能な上流側入力のための２つの入力ライン、制御入力、及び、出力を
有する。この形態はＭＵＸの鎖を提供し、そこからＯ／Ｐ４（４４４ｂ）は、最
下位のＬＦＳＲ１（４２１）に到達するために移動する必要がある。例えば、Ｌ
ＦＳＲ４（４２４）からの出力４（４４４ｂ）は、それ自身にフィードバックさ
れるが、同時に、バスＣ４５０ｃによりＬＦＳＲ３（４２３）のビットスライス
のための「ＭＵＸ」Ｎ４４０ｃを通じ、バス４５０ｂによりＬＦＳＲ２（４２２
）のビットスライスのための「ＭＵＸ」Ｍ４４０ｂを通じ、バス４５０ａにより
ＬＦＳＲ１（４２１）のビットスライスのための「ＭＵＸ」Ｌ４４０ａを通じて
利用可能にされる。別の例では、単一ＬＦＳＲとして作動するようにＬＦＳＲ１
（４２１）とＬＦＳＲ２（４２２）とが結合された場合、出力２（４４６ｂ）は
、「ＭＵＸ」Ｍ４４０ｂを通じてＬＦＳＲ２（４２２）に、また、「ＭＵＸ」Ｌ
４４０ａを通じてＬＦＳＲ１（４２１）に供給されることになる。同様に、単一
ＬＦＳＲとして作動するようにＬＦＳＲ３（４２３）とＬＦＳＲ４（４２４）と
が結合された場合、出力４（４４４ｂ）は、バスＤ４５０ｄを通じてＬＦＳＲ４
（４２４）に、また、「ＭＵＸ」Ｎ４４０ｃを通じてＬＦＳＲ３（４２３）に供
給されることになる。ガロア・フィードバック設定Ａ４４３ａは、例えば２入力
ＭＵＸなどのより単純なＭＵＸ装置をもたらすが、信号がＬＦＳＲを通して、例
えばＯ／Ｐ４（４４４ｂ）からバス４５０ａまで移動するのに余分な時間を消費
する。代替形態は、後述の図４Ｄで与えられる。
【００７２】 全てのフィードバック状態は、次に高い状態をより低いオーダーのＬＦＳＲに
中継することによって明らかになる。その結果、潜在的に独立のＬＦＳＲのこれ
ら別々の組合せによる全ての異なるガロア・フィードバック状態が本発明におい
て明らかにされてきた。選択的相互接続のＳＩ−Ａ４２４ａ、ＳＩ−Ｂ４２４ｂ
、及び、ＳＩ−Ｃ４２４ｃは、それらが結合された場合、より低いオーダーのＬ
ＦＳＲからより高いオーダーのＬＦＳＲに状態を伝達するか、又は、ＬＦＳＲ間
で状態を全く伝達しないかのいずれかである。例えば、ＬＦＳＲ１（４２１）が
ＬＦＳＲ２（４２２）と結合された場合、ＳＩ−Ａ４２４ａは、ＬＦＳＲ１（４
２１）の最も高いオーダーのビットスライスから、ＬＦＳＲ４２２の最も低いオ
ーダーのビットスライスに状態を供給する。しかし、ＬＦＳＲ１（４２１）がＬ
ＦＳＲ２（４２２）と結合されていない場合、ＳＩ−Ａ４２４ａは、２つのＬＦ
ＳＲ間でいかなる状態も伝達しない。明確にするために、本明細書に記載された
いくつかの例示的設定は、図４Ｃの設定可能ＬＦＳＲ４０４の可能な全ての順列
に代わって与えられている。ハードウエアと連結装置との効率的な使用と共に、
設定可能ＬＦＳＲ４０４の広範な設定可能性は、同業者によって理解されるであ
ろう。
【００７３】 ＬＦＳＲ４０４は設定可能であるため、それは、図１Ａに示された通信装置構
成要素を通じて提供されるＬＦＳＲセグメント長情報１２４ｆを受信する。設定
情報１２４ｆは、独立ＬＦＳＲが存在することになる量を本質的に表すＬＦＳＲ
セグメント長を含む。セグメント長設定は、例えば図４Ｃのメモリ４２６ｂなど
のメモリに記憶され、引き続き制御ラインを通じて「ＭＵＸ」Ｌ４４０ａ、「Ｍ
ＵＸ」Ｍ４４０ｂ、及び、「ＭＵＸ」Ｎ４４０ｃに伝達される。設定可能ＬＦＳ
Ｒに対する別の入力は、フィードバック設定の間でそれを選択するために必要な
ロジックを提供する。この入力及び回路は、後述の図５Ｂで説明される。ガロア
・フィードバックに対するフィードバック設定入力は、図１Ｂに示されるローカ
ルＬＦＳＲコード発生器設定入力１２４ｂを通じて提供されている。従って、設
定可能ＬＦＳＲコード発生器４０４は、設定可能ＬＦＳＲ長とＬＦＳＲの設定可
能量とを有するガロア・フィードバックＬＦＳＲを提供する。その結果、設定可
能ＬＦＳＲコード発生器４０４は、現在及び将来の代表的スペクトル拡散用途に
使用される広範な種類のコード発生機能に適合する装置を提供する。
【００７４】 図４Ｄは、本発明の一実施形態による設定可能単一ビットＬＦＳＲの代替ガロ
ア・フィードバック回路部分のブロック図である。図４Ｄは、図４Ａのローカル
ＬＦＳＲコード発生器１４３で応用するためのガロア・フィードバック設定Ｂ４
４３ｂを有する例示的な設定可能ＬＦＳＲコード発生器４０４の部分を与える。
ガロア・フィードバックのための代替設定、例えばガロア設定Ａ４４３ａは、前
図４Ｃで与えられている。また、設定可能ＬＦＳＲ４０４のための代替フィード
バック設定、例えばフィボナッチ・フィードバックは、前図４Ｂで与えられてい
る。図４Ｄには、図４Ｃに示されたのと同様の多くの構成要素及び連結装置があ
る。明瞭にするために、本明細書では、図４Ｃと異なる図４Ｄに関する構成要素
、連結装置、及び、代替実施形態だけについて説明されるであろう。他のものに
ついては、図４Ｃで与えられた構成要素、連結装置、及び、代替形態の説明が本
図に同様に適用される。
【００７５】 図４Ｄの設定可能ＬＦＳＲ４０４は、モジュール式設定可能単一ビットＬＦＳ
Ｒ１（４０６ａ）と設定可能単一ビットＬＦＳＲ２（４０６ｂ）とに連結された
ガロア・フィードバック回路４４３ｂを含む。図４Ｃと図４Ｄとの間の大きな違
いは、図４Ｄが例えば４入力「ＭＵＸ」Ｌ４４０ｄ及び３入力「ＭＵＸ」Ｍ４４
０ｅなどの、より複雑なハードウエアを利用することである。しかし、図４Ｄは
、中間のＭＵＸによって処理される必要なしに全てのフィードバック設定を各Ｍ
ＵＸに直接供給するトレードオフの報いを受ける。すなわち、Ｏ／Ｐ４４４ｂは
、全ての下流又はより低いオーダーのＬＦＳＲに対して、例えば「ＭＵＸ」Ｎ４
４０ｆ、「ＭＵＸ」Ｍ４４０ｅ、及び、「ＭＵＸ」Ｌ４４０ｄである単一マルチ
プレクサを通じて伝達される。すなわち、単一サイクルにおいて、各ＬＦＳＲは
、全てのフィードバック設定の可能性を利用することができる。
【００７６】 設定可能ビットスライス及び相互接続 ここで図５Ａを参照すると、本発明の一実施形態による設定可能な構成ＬＦＳ
Ｒにおける多重ビットスライスの配置のブロック図が示されている。図５Ａは、
例えば図４Ａ及び図４Ｂに示される設定可能ＬＦＳＲ４０４のＬＦＳＲ２（４２
２）、ＬＦＳＲ３（４２３）、ＬＦＳＥＲ４（４２４）、又は、ＬＦＳＥＲ４１
０である設定可能な構成ＬＦＳＲのいずれかとして使用するための、設定可能ビ
ットスライスを有する例示的な設定可能構成ＬＦＳＲコード発生器４２１を与え
る。図５Ａの各ビットスライス５０１〜５０３の設定は、どのＬＦＳＲにそれが
利用されることになるかに左右される。従って、図５Ｂに示されるビットスライ
ス設定５０１ａ〜５０３ａは、図４Ｂ〜図４Ｄの単一ビットＬＦＳＲ４２１〜４
２４のために利用され、一方、図５Ｄに示されるビットスライス設定５０１ｂ〜
５０３ｂは、図４Ａの二重ビットＬＦＳＲ４１０のために利用される。例えば５
０１ａ及び５０１ｂであるビットスライスの両方の実施形態は、設定可能な結合
（例えば、多重の独立ＬＦＳＲ間の）を有する設定可能長ＬＦＳＲと設定可能フ
ィードバックとを実装するのに必要な設定可能な構成要素を準備する。このよう
にして、本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ種
類のコード発生機能に適合する。
【００７７】 設定可能な構成ＬＦＳＲ１（４２１）は、例えばＬＦＳＲ１（５０１）である
最下位ビット（ＬＳＢ）（又は、最低オーダー）から、例えばＬＳＢ１（５０２
）である中間ビット（ＩＢ）に至り、例えばＭＳＢ１（５０３）である最上位ビ
ット（ＭＳＢ）に及ぶ多重ビットスライスを含む。本実施形態において、ＬＦＳ
Ｒ１（４２１）は、８番目のオーダーのＬＦＳＲであり、従って、ＭＳＢ１（５
０３）は、８番目のビットスライスを表す。欠けているビットスライスは、明確
にするために省かれている。各ビットスライスは、次に最上位のビットスライス
に連結される。従って、ＬＳＢ１（５０１）がライン５１１を通じてＩＢ１（５
０２）に連結され、それは、次に、他の中間ビットスライス（図示しない）にラ
イン５１２によって連結される。７番目のビットスライス（図示しない）は、結
果的にライン５１３を通じてＭＳＢ１（５０３）に連結されることになる。
【００７８】 ＬＦＳＲ１（４２１）に適するガロア・フィードバック回路４４３ａの部分は
、入力ラインの連結されて各ビットスライスに入る。特に、図４Ｃ及び図４Ｄの
バスＡ４４２ａを示すｇａｌ-ｃｉライン４６０ａ〜４６０ｎは、フィードバッ
ク値のガロア・キャリーを例えばＬＳＢ１（５０１）からＭＳＢ１（５０３）ま
での各ビットスライスに供給する。
【００７９】 補足的に、ＬＦＳＲ１（４２１）に適したフィボナッチ・フィードバック回路
４３８の一部分は、各ビットスライスから出力ラインに連結される。従って、図
４ＢのバスＧ４４２ｇを表すｌｆｓｒ-ｎｘｐライン４６９ａ〜４６９ｎは、図
４Ｂに示されるように、例えばその結果が「ＭＵＸ」Ｃ４３０を通過してＬＦＳ
Ｒ１（４２１）に戻される加算器４２０ｂへのフィードバック値に対する入力を
供給する。ビットスライスに対する特定の量とフィードバックインタフェースと
が図５Ａに説明されているが、本発明は、代替の実施形態にも良く適合する。例
えば、任意の量のビットスライスを利用することができる。
【００８０】 ここで図５Ｂを参照すると、本発明の一実施形態による設定可能単一ビット・
ビットスライスのブロック図が示されている。
【００８１】 図５Ｂは、例えば図４Ｂ〜図４Ｄに示される設定可能ＬＦＳＲ４０４のＬＦＳ
Ｒ１（４２１）〜ＬＦＳＲ４（４２４）などの、任意のＬＦＳＲコード発生器に
応用するための例示的な設定可能単一ビット・ビットスライスを与える。本図に
示される構成要素及び入力は、図５Ａのビットスライス５０１〜５０３のように
実装することができ、ＬＦＳＲが設定可能なフィードバックと設定可能な長さと
を有することを可能にするビットスライス５０４を形成する。このようにして、
本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ部類のコー
ド発生機能に適合する。
【００８２】 ビットスライス５０４は、フィボナッチ・フィードバック及びガロア・フィー
ドバック設定の両方に関するビットスライスの状態を保持する状態メモリレジス
タＮ（ｉ）５２６を含む。グループＡ５３３は、ビットスライス４８１ａのガロ
ア及びフィボナッチ実装の両方に対するフィードバックを選択的に有効化する構
成要素のグループである。ビットスライス５０４は、例えば５０１ａであるビッ
トスライスをフィボナッチ・フィードバックループ及びガロア・フィードバック
ループの両方に対して選択的に連結するために、各々、ＡＮＤゲート５３０及び
ＡＮＤゲート５４０に連結された多項値メモリレジスタＰ（ｉ）５２８を含む。
特に、ＡＮＤゲート４６２に連結された出力ラインｌｆｓｒｅ-ｎｘｐ４６９は
、ＬＳＢ１（４３５ａ）の場合に関して図５Ａに示されたｌｆｓｒ-ｎｘｐ４６
９ａである。同様に、ＡＮＤゲート４６２ｂに連結された入力ｇａｌ-ｃｉ４６
０は、図５ＡのＬＳＢ１（４３５ａ）の場合に対するｇａｌ-ｃｉ４６０ａであ
る。ＡＮＤゲート５４０は、インタフェースＢ５３８と共に、２を法とする加算
のために本実施形態でＸＯＲゲートとして実装される加算ロジック装置５３４に
連結される。次に、ＸＯＲゲート５３４出力は、ＭＵＸ５３４に連結され、ビッ
トスライス５０４のガロア・フィードバック設定の場合にメモリ状態レジスタＮ
（ｉ）５２６の状態として供給される。従って、多項値レジスタＰ（ｉ）５２８
は、両方のフィードバック設定を有効化する。「ｉ」の値は、ＬＦＳＲにおける
ビットスライスのｉ番目の位置を意味する。
【００８３】 ビットスライス５０４は、多くの順列を説明する広範な設定可能性に及ぶこと
ができるので、ビットスライスは、別々の順列に従って以下に説明される。フィ
ードバック設定メモリレジスタ５２７は、ＭＵＸ５３２に連結され、フィボナッ
チ・フィードバック実施形態又はガロア・フィードバック実施形態に対して、各
々、インタフェースＡ５３６からの入力又はインタフェースＢ５３８からの入力
を選択的に連結する制御入力を供給する。
【００８４】 特に、インタフェースＡ５３６は、フィボナッチ・フィードバックの実装に対
するＬＦＳＲにおけるビットスライス位置のいくつかのシナリオに従って、図４
Ｂの設定可能ＬＦＳＲ４０４の他の構成要素に連結される。フィボナッチ実装の
第１の場合（ケースＦ１）では、設定可能ビットスライス５０４は、ＬＦＳＲグ
ループ内でより高位の、すなわち、より高いオーダーの（例えば、最下位ＬＦＳ
Ｒではない）ＬＦＳＲにおけるＬＳＢである。従って、ケースＦ１では、インタ
フェースＡ５３６は、図４Ｂに示すように、例えばＬＦＳＲ２（４２２）又はＬ
ＦＳＲ３（４２３）又はＬＦＳＲ４（４２４）であるＬＦＳＲに対して、各々、
例えばＳＩ−Ａ４２４ａ又はＳＩ−Ｂ４２４ｂ又はＳＩ−Ｃ４２４ｃである選択
的インタフェースに連結されるであろう。フィボナッチ実装の第２の場合（ケー
スＦ２）では、設定可能ビットスライス５０４は、多重ＬＦＳＲグループの最下
位ＬＦＳＲにおけるＬＳＢである。従って、ケースＦ２の場合、インタフェース
Ａ５３６は、図４Ｂに示すように、「ＭＵＸ」Ｃ４３０の出力ｆｉｂ-ｃｉ４３
１ａに連結されるであろう。フィボナッチ実装の第３の場合（ケースＦ３）では
、設定可能ビットスライス５０４は、ＬＦＳＲグループ内の任意のＬＦＳＲにお
ける、図５Ａで検討されたようなＩＢ又はＭＳＢである。従って、ケースＦ３に
対しては、インタフェースＡ５３６は、以前のビットスライスの出力に連結され
るであろう。すなわち、インタフェースＡ５３６は、この場合、スループットラ
インをメモリ状態レジスタＮ（ｉ）５２６の中に直接供給する。例えば、図５Ａ
のＩＢ１（５０２）に対するケースＦ３は、ライン５１１上のＬＳＢ４３５ａ値
である入力Ａ５３６を受信するであろう。図５Ｂにおいてビットスライスの観点
から説明されたように、より下位のビットスライスからの出力５１４は、より上
位のビットスライス上のＡ５３６上の入力として受信されるであろう。
【００８５】 反対に、インタフェースＢ５３８は、ガロア・フィードバック実装のためのＬ
ＦＳＲにおけるビットスライス位置のシナリオに従って、図４Ｃ及び図４Ｄの設
定可能ＬＦＳＲ４０４の他の構成要素に連結される。ガロア実装に対する第１の
場合（ケースＧ１）、設定可能ビットスライス５０４は、ＬＦＳＲグループ内の
より高いオーダー、すなわち、より高位の（例えば、最下位ＬＦＳＲではない）
ＬＦＳＲのためのＬＳＢである。従って、ケースＧ１では、インタフェースＢ５
３６は、図４C及び図４Ｄに示すように、例えばＬＦＳＲ２（４２２）又はＬＦ
ＳＲ３（４２３）又はＬＦＳＲ４（４２４）であるＬＦＳＲに対して、各々、Ｓ
Ｉ−Ａ４２４ａ又はＳＩ−Ｂ４２４ｂ又はＳＩ−Ｃ４２４ｃである選択的インタ
フェースに連結されるであろう。ガロア実装の第２の場合（ケースＧ２）では、
設定可能ビットスライス５０４は、多重ＬＦＳＲグループの最下位又は最低オー
ダーのＬＦＳＲのＬＳＢである。従って、ケースＧ２に対しては、インタフェー
スＢ５３８は、ＸＯＲ５３４と共に削除することができ、ＡＮＤゲート５４０の
出力をＭＵＸ５３２の中に直接連結されたままにする。ガロア実装の第３の場合
（ケースＧ３）、設定可能ビットスライス５０４は、ＬＦＳＲグループ内の任意
のＬＦＳＲにおける、図５Ａで検討されたＩＢ又はＭＳＢである。従って、ケー
スＧ３に対しては、インタフェース５３８は、以前のビットスライスの出力に連
結されるであろう。例えば、図５ＡのＩＢ１（５０２）に対するケースＧ３は、
ライン５１１上のＬＳＢ４３５ａ値である入力Ａ５３６を受信するであろう。図
５Ｂにおいてビットスライスの観点から説明したように、より下位のビットスラ
イスからの出力５１４は、より上位のビットスライス上のＢ５３８上の入力とし
て受信されるであろう。
【００８６】 例えば図５ＡのＬＦＳＲ４３５である設定可能な構成ＬＦＳＲにおけるあらゆ
るビットスライスに対して、可変長ガロア実装を行うことができる。この場合、
状態レジスタは、設定可能構成ＬＦＳＲの最上位端の方向にロードされる。短縮
長ガロア・フィードバックは、例えば図５ＡのＬＳＢ５０１であるＬＳＢと、ガ
ロア・フィードバックに対するＬＦＳＲの目標とする長さに到達するのに必要な
任意の中間ビットスライスとを無効化するＰ（ｉ）５２８の多項値ビットの値を
供給することによって実装される。反対に、ＬＦＳＲが多項値レジスタを最下位
ビットに供給しない場合、ＬＦＳＲは、ＬＳＢに対してフィードバックを無効化
することができず、従って、ＬＦＳＲを事実上短縮する。
【００８７】 ビットスライス５０４が設定可能である結果として、それは、多項値メモリレ
ジスタＰ（ｉ）５２８に対するビット値を提供する例えば多項値ワードであるＬ
ＦＳＲ多項値設定１２４ｇの入力を受信する。設定可能ビットスライスはまた、
ＭＵＸ５３２のその後の制御のためにメモリレジスタ５２７に記憶されたＬＦＳ
Ｒフィードバック設定入力１２４ｃを受信する。従って、設定可能ビットスライ
ス５０４は、設定可能フィードバックとフィードバック実装とを有するビットス
ライスを提供する。その結果、設定可能ビット５０４は、現在及び将来の代表的
デジタルスペクトル拡散用途に及ぶ部類のコード発生機能に適合する装置を提供
する。
【００８８】 ここで図５Ｃを参照すると、本発明の一実施形態によって２つの設定可能単一
ビットＬＦＳＲを連結する選択的相互接続のブロック図が示されている。図５Ｃ
は、例えば図４Ｂ〜図４Ｄの設定可能ＬＦＳＲ４０４の、例えばＳＩ−Ａ４２４
ａ、ＳＩ−Ｂ４２４ｂ、及び、ＳＩ−Ｃ４２４ｃである任意の選択的相互接続に
応用するための例示的な設定可能相互接続を与える。本図に示された構成要素及
び入力は、例えば図４ＤのＬＦＳＲ１（４２１）及びＬＦＳＲ２（４２２）であ
る、２つの設定可能な構成ＬＦＳＲを選択的に連結することができる選択的相互
接続４２４ａを提供する。このようにして、本発明は、現在及び将来の代表的デ
ジタルスペクトル拡散用途に対して別々の長さ及び量のＬＦＳＲを使用する部類
のコード発生機能に適合する。
【００８９】 選択的相互接続ＳＩ−Ａ４２４ａは、ＬＦＳＲの異なるグループ化に対してフ
ィードバック順列を適合させるために、例えば図４Ｂの「ＭＵＸ」Ｄ４３２であ
る選択的相互接続の出力を例えばライン４３１ｂから受信するために連結された
入力ｆｉｂ-ｃｉ５４１を有する「ＭＵＸ」Ｐ５５０を含む。選択的相互接続Ｓ
Ｉ−Ａ４２４ａはまた、より下位のビットスライスの状態レジスタからの出力値
であるｌｆｓｒ-ｎ-ｐｒｖ５４２入力を含む。例えば、図５Ｂの設定可能ビット
スライス５０４が図４ＢのＬＦＳＲ１（４２１）のＭＳＢであった場合、ｌｆｓ
ｒ-ｎ-ｐｒｖ５４２は、設定可能ビットスライス５０４の出力ライン５１４に連
結されたであろう。ｓｔａｒｔ-ｌｏｃ４２６ｃのためのメモリブロックは、「
ＭＵＸ」Ｐ５５０への制御入力がｆｉｂ-ｃｉ５４１又はｌｆｓｒ-ｎ-ｐｒｖ５
４２をインタフェースＤ５３７と選択的に連結することを可能にする、ＬＦＳＲ
セグメント長１２４ｆの入力設定を受信する。例えば、図５ＣのＬＦＳＲセグメ
ント長入力１２４ｆが、選択的相互接続がその２つのＬＦＳＲを連結すべきであ
ると示した場合、ｓｔａｒｔ-ｌｏｃ４２６ｃは、「ＭＵＸ」Ｐ５５０がｌｆｓ
ｒ-ｎ-ｐｒｖ５４２値をインタフェースＣ５３７に通すことを可能にするであろ
う低ロジック値、例えば「０」値を供給するであろう。インタフェースＣ５３７
は、ＬＳＢ入力、例えば図５ＢのインタフェースＡ５３６に連結され、その場合
、ビットスライス５０４は、より高いオーダーのＬＦＳＲ、例えば図４Ｃ又は図
４ＤのＬＦＳＲ２（４２２）におけるＬＳＢであろう。このシナリオは、図５Ｂ
で示されたケースＦ１の説明となる。
【００９０】 選択的相互接続ＳＩ−Ａ４２４ａはまた、ＬＦＳＲのガロア・フィードバック
設定に適応するためにＡＮＤゲート５５２を含む。ＡＮＤゲート５５２は、選択
的相互接続が、それが及んでいる２つのＬＦＳＲを連結しているかどうかを表示
する信号を受信するために連結された入力！ｓｔａｒｔ-ｌｏｃ５４３を含む。
選択的相互接続ＳＩ−Ａ４２４ａが２つのＬＦＳＲを連結するように命令されて
いる場合、ＡＮＤゲート５５２は、上述の通り、信号ｌｆｓｒ-ｎ-ｐｒｖを通過
するように有効化される。インタフェースＤ５３９は、例えば図５Ｂのインタフ
ェースＡ５３６であるＬＳＢ入力に連結され、その場合、ビットスライス５０４
は、図４Ｂの例えばＬＦＳＲ２（４２２）であるより高いオーダーのＬＦＳＲに
おけるＬＳＢであろう。このシナリオは、図５Ｂで示されたケースＧ１の説明と
なる。
【００９１】 図５Ｃの本実施形態は、それ自体設定可能であるより高位のアセンブリ内で設
定可能であるサブコンポーネント装置を利用するが、本発明は、設定可能ないく
つかの構成要素に対して非設定可能なサブコンポーネントで置換することに良く
適合する。例えば、一実施形態においては、フィボナッチ・フィードバック又は
ガロア・フィードバック設定のいずれに対しても設定可能でない２つのＬＦＳＲ
を選択的に連結するために、選択的相互接続４２４ａは、「ＭＵＸ」Ｐ５５０又
はＡＮＤゲート５５２だけを含むことができる。この手法はまた、ある与えられ
た用途に応用可能な時は、図２Ａから図７Ｃの他の実施形態にも適用することが
できる。
【００９２】 ここで図５Ｄを参照すると、本発明の一実施形態による設定可能二重ビット・
ビットスライスのブロック図が示されている。図５Ｄは、例えば図４Ａの設定可
能ＬＦＳＲ４０４のＬＦＳＲ４１０である任意のＬＦＳＲコード発生器に応用す
るための例示的な設定可能二重ビット・ビットスライスを与える。本図に示され
た構成要素及び入力は、ＬＦＳＲが設定可能なフィードバックと設定可能な長さ
とを有することを可能にする図５Ａのビットスライス５０１〜５０３（ＬＦＳＲ
４１０に用いられる時）として実装することができるビットスライス５０７を提
供する。このようにして、本発明は、現在及び将来の代表的デジタルスペクトル
拡散用途に及ぶ部類のコード発生機能に適合する。
【００９３】 図５Ｄは、図５Ｃに示されたのと類似の多くの構成要素及び連結装置を有する
。明確化のために、本明細書では、図５Ｃと異なる図５Ｄの構成要素、連結装置
、及び、代替実施形態のみを説明することになる。それ以外は、図５Ｃで与えら
れた構成要素、連結装置、及び、代替形態の説明が本図に同様に適用される。
【００９４】 ビットスライス５０７は二重ビット数値演算用であるから、入力及び出力ライ
ンは２ビット幅である。フィードバック設定５７１のような制御入力は、それで
も尚、単一ビットラインであることができる。同様に、例えば「ＭＵＸ」Ｑ５６
４、乗算器５６２及び５６５、メモリ状態Ｎ（ｉ）、及び、加算器５５７などの
装置は２ビットの能力を有することが理解できる。例えば、加算器５５７は、２
ビット（又は、Ｚ４）数値演算を行うことができる。入力Ｅ５６６、Ｆ５６１、
及び、出力ｌｆｓｒ-ｎ５７０、ｌｆｓｒ-ｎｘｐ５６９、及び、ｌｆｓｒ-ｐ５
６８は、設定可能単一ビット・ビットスライスにおけるそれらの対応物と類似の
連結装置を有する。
【００９５】 ここで図５Ｅを参照すると、本発明の一実施形態によって２つの設定可能な二
重ビットの構成ＬＦＳＲを連結する選択的相互接続のブロック図が示されている
。図５Ｅは、図４ＡのＬＦＳＲ４１０の多重設定可能構成二重ビットＬＦＳＲに
対する例示的な設定可能選択的相互接続を提供する。このようにして、本発明は
、現在及び将来の代表的デジタルスペクトル拡散用途に対して異なる長さ及び量
の二重ビットＬＦＳＲを使用する部類のコード発生機能に適合する。
【００９６】 図５Ｅは、図５Ｃに示されたのと類似の多くの構成要素及び連結装置を有する
。明確化のために、本明細書では、図５Ｃと異なる図５Ｅの構成要素、連結装置
、及び、代替実施形態のみを説明することになる。それ以外は、図５Ｃで与えら
れた構成要素、連結装置、及び、代替形態の説明が同様に本図に適用される。
【００９７】 ビットスライス５０５は二重ビット数値演算用であるから、入力及び出力ライ
ンは２ビット幅である。ＬＦＳＲセグメント長２４ｆによって提供されるｓｔａ
ｒｔ-ｌｏｃ設定５７４のような制御入力は、それでも尚、単一ビットラインで
あることができる。同様に、例えば「ＭＵＸ」Ｒ５８０及びＡＮＤゲート５８２
のような装置は２ビットの能力を有することが理解できる。入力ｌｆｓｒ-ｎ-ｐ
ｒｖ５７２、！ｓｔａｒｔ-ｌｏｃ５７３、及び、ｆｉｂ-ｃｉ５７６は、例えば
図５Ｃの設定可能単一ビット選択的相互接続におけるそれらの対応物と類似の連
結装置を有する。別の実施形態では、二重ビットＬＦＳＲ、例えば図４ＡのＬＦ
ＳＲ４１０は、より大きな複合ＬＦＳＲを作るために結合することができる設定
可能な構成ＬＦＳＲを有しておらず、従って、選択的相互接続ＳＩ−Ｄ５０５を
必要としないであろう。
【００９８】 設定可能比較及びジャンプ回路 ここで図６を参照すると、本発明の一実施形態によるＬＦＳＲのための設定可
能な比較及びジャンプ回路のブロック図が示されている。図６は、例えば図４Ａ
のＬＦＳＲ４０４である設定可能ＬＦＳＲコード発生器、又は、図３Ｂのグロー
バルコード発生器１０７で応用するための例示的な設定可能比較及びジャンプ回
路を与える。本図に示される設定可能な構成要素及び入力は、比較及びジャンプ
回路が現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ比較及びジャン
プ機能を満足することを可能にする。
【００９９】 ＬＦＳＲ６２６は、ジャンプ状態回路４０３の平衡をその上に実装することが
できるコンテキストを形成するように示されている。従って、ＬＦＳＲ６２６は
、図４Ｂ〜図４Ｄの設定可能ＬＦＳＲ４０４で使用される、例えばＬＦＳＲ１（
４２１）、ＬＦＳＲ２（４２２）、ＬＦＳＲ３（４２３）、又は、ＬＦＳＲ４（
４２４）などの任意のＬＦＳＲであることができる。ジャンプ状態回路４０３の
ための本実施形態は単一ビットＬＦＳＲ６２６用であるが、例えば図４ＡのＬＦ
ＳＲ４１０などの二重ビットＬＦＳＲにも適合させることができ、図６に実装さ
れた二重ビット回路を形成するであろう。
【０１００】 ジャンプ状態回路４０３は、両方が入力として「ＭＵＸ」Ｓ６１６に連結され
るジャンプ状態１ワード６１４及びジャンプ状態２ワード６１２が存在するメモ
リブロック６３０を含む。メモリブロック６３０はまた、両方とも入力としてＡ
ＮＤゲート６０４に連結される比較状態１（６２１）及びマスクワード１（６２
４）と、両方とも入力としてＡＮＤゲート６０８に連結される比較状態２（６２
２）及びマスク２（６２３）とを記憶する。ＡＮＤゲート６０４とＡＮＤゲート
６０８とは、それぞれ比較器Ａ６２２と比較器Ｂ６２０とに連結される。比較器
Ａ６２２及びＢ６２０は、両方とも目標ＬＦＳＲ６２６に連結され、そのレジス
タ状態を例えば並列方式で受信する。すなわち、比較器Ａ６２２及びＢ６２０は
、各々、マスクワード１（６２４）とマスクワード２（６２１）の値を使用して
、ＬＦＳＲ６２６の状態のビット対ビット比較を行う。比較器Ａ６２２は、比較
器がＬＦＳＲ状態と比較状態１とが一致すると結論した場合、ジャンプ状態１（
６１４）が「ＭＵＸ」Ｓ６１６を通過してＬＦＳＲ６２６の中に入るように、Ｏ
Ｒゲート６１０と「ＭＵＸ」Ｓ６１６とに連結された出力を有する。ＯＲゲート
６１０は、比較器Ａ６２２又は比較器Ｂ６２０のいずれかによってＯＲゲートが
有効化された場合、ＬＦＳＲ６２６が「ＭＵＸ」Ｓ６１６からのジャンプ状態を
受け入れることを可能にする出力を有する。
【０１０１】 ジャンプ状態回路４０３は、本実施形態における２つの潜在的に異なる比較値
に対する２つの並列比較演算を提供する。別の実施形態では、ただ１つの比較及
びジャンプ状態が実装される。ジャンプ状態回路４０３は、両方ともメモリ６３
０に記憶することができる比較状態入力１２４ｇとジャンプ状態長さ１２４ｈと
を受信するように設定可能である。
【０１０２】 インタフェース ここで図７Ａを参照すると、本発明の一実施形態によってコード発生器を出力
調整回路に連結するためのインタフェースのブロック図が示されている。図７Ａ
は、図１Ｂに示すような設定可能複合コード発生器１４０と設定可能複合出力調
整ユニット１５０とを連結する例示的なインタフェースを与える。インタフェー
ス１４８は、基本的に、現在及び将来の代表的デジタルスペクトル拡散用途の広
範な部類に必要な全てのコードシーケンスの上位集合を提供する。このようにし
て、本実施形態は、説明された全ての用途に対するコード要求を満足するが、い
くつかのコードシーケンスは、インタフェース１４８を使用する単一用途には使
用されないことになる。
【０１０３】 インタフェース１４８は、入力バスＡ１４４ａ、バスＢ１４４ｂ、及び、バス
Ｃ１４４ｃからコードシーケンス情報を並列で受信するように連結される。図１
ＢのバスＡ１（４４１）を表す入力ライン２１０ａから２１０ｅは、ブロックＡ
７０２に連結される。同様に、入力ラインＯ／Ｐ４（４４４ｂ）、Ｏ／Ｐ３（４
４４ａ）、Ｏ／Ｐ２（４４６ｂ）、及び、Ｏ／Ｐ１（４４６ａ）は、図１Ｂのバ
スＢ１４４ｂを表し、ブロックＢ７０４のメモリレジスタに連結される。最後に
、図１Ｂの設定可能グローバルコードインタフェース１４５からのバスＣ１４４
ｃを表す出力ライン位相１Ｉ２１０ａ及び位相１Ｑ２１０ｂは、メモリブロック
Ｃ７０６に連結される。インタフェース１４８は、ブロックＡ７０２のようなコ
ードシーケンスの現在の状態、ブロックＢ７０４ｂの現在の状態７０４ｂ、及び
、ブロックＣ７０６の現在の状態７２０を記憶できる多重メモリレジスタを含む
。インタフェース１４８はまた、選択コードシーケンスの遅延値を記憶する多重
メモリレジスタを含む。例えば、ブロックＢ７０４の第１の遅延７０４ｂは、バ
スＢ１４４ｂによってもたらされるコードシーケンスの単一の遅延値を記憶する
一方、ブロックＣ７０６の第１の遅延７２１、第２の遅延７２２、第３の遅延７
２３、及び、第４の遅延７２４は、入力位相１Ｉ２１０ａの遅延値を順次記憶す
る。バスＤ１４４ｄは、本実施形態において、示された全てのレジスタの値を複
合出力調整回路１５０に伝達するように並列に連結される。
【０１０４】 インタフェース１４８は、記憶された（又は、一時的にバッファに記憶された
）コードの特定の実施形態を形成するが、本発明は、広範囲の代替形態に良く適
合する。例えば、代替実施形態は、コードシーケンスをある程度記憶することが
でき、それらのコードシーケンスの遅延バージョンをある程度記憶することがで
きる。
【０１０５】 出力調整回路 ここで図７Ｂを参照すると、本発明の一実施形態によるチャンネルコードのた
めの設定可能出力調整回路のブロック図が示されている。図７Ｂは、図１Ｂの設
定可能複合出力調整ユニット１５０、及び、設定可能コード発生器システム１１
４に応用するための例示的な出力調整回路を与える。本図に示される構成要素及
び入力は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶチャンネル
化コードシーケンスのための広範な種類の出力調整機能に適合する。
【０１０６】 設定可能チャンネル化コード調整回路１５２は、図２Ｂの例示的なマスク回路
と類似の多重マスク（又は、従属）回路７３０ｂ〜７３３ｂを含み、図７Ａのイ
ンタフェース（又は、主回路）１４８からの入力バスＤ１４４ｄと並列に連結さ
れる。従って、インタフェース１４８のレジスタの状態は、同時に及び並列にそ
れぞれのマスク回路７３０ａ〜７３３ａにもたらされる。マスク回路７３０ａ〜
７３３ａからの出力はバスＥ１４６を形成し、これはまた図１Ｂにも示されてい
る。マスク回路７３０ａ〜７３３ａは、各々、例えば「ＭＵＸ」Ｑ７３０Ｂから
「ＭＵＸ」Ｔ７３３ｂである多重選択的相互接続の１つと並列に連結される。各
ＭＵＸは、それ自体、メモリ内の多重マスクワードに連結される。
【０１０７】 マスクワードは、本実施形態において、多数の用途（又は、ユーザ）Ａ及びＢ
のためのマルチチャンネル、例えばチャンネル１及び２に対する実数及び虚数領
域、例えば位相Ｉ及び位相Ｑに適応するように配置される。すなわち、例えばマ
スクワードＡ-ｉ７４０ａは、ユーザＡに対するコードシーケンスを出力ライン
１４６ａ上のチャンネル１に同位相で発生させるためにマスク回路Ｇ７３０ａに
供給されたマスクワードである。同様に、マスクワードＡ-ｉ７４２ａは、ユー
ザＡに対するコードシーケンスを出力ライン１４６ｃ上のチャンネル２に同位相
で発生させるためにマスク回路Ｉ７３２ａに供給される。メモリ７３６の制御デ
ータは、適切な各ＭＵＸがそのそれぞれのマスク回路に、例えばＡ又はＢである
適切なユーザに対するマスクワードを伝送することを可能にする。従って、「Ｍ
ＵＸ」Ｑ７３０〜「ＭＵＸ」Ｔ７３３がユーザＡに対する制御入力を受信する場
合、マスクワード７４０ａ、７４１ａ、７４２ａ、及び、７４３ａは、メモリ７
３４から各々マスク回路７３０ａ〜７３３ａに伝送される。同様に、「ＭＵＸ」
Ｑ７３０〜「ＭＵＸ」Ｔ７３３がユーザＢに対する制御入力を受信する場合、マ
スクワード７４０ｂ、７４１ｂ、７４２ｂ、及び、７４３ｂは、メモリ７３４か
ら各々マスク回路７３０ａ〜７３３ａに伝送される。このようにして、図１Ａで
検討されたように、設定可能チャンネル化コード調整回路によって提供された計
算手段は、多重計算処理、例えばいくつかのマルチパス及び／又はマルチチャン
ネルに亘って時間分割される。
【０１０８】 マスクワードは、図７Ａのインタフェース１４８から適切な種類のコードシー
ケンスとコードシーケンスの遅延バージョンとを選択的に選び、それらを図２Ｂ
で機能を検討したマスクを通じて組み合わせて出力を形成する制御情報を包含す
る。各ユーザ、チャンネル、及び／又は、位相条件に対する特定のマスクワード
は、図１Ａの通信装置１００ａ上で作動することが望ましい通信プロトコルに基
づいて、ユーザが特定することができる。
【０１０９】 設定可能チャンネル化コード調整回路１５２は設定可能なので、それは、図１
Ａで説明された通信装置構成要素を通じて提供される、チャンネル化出力調整設
定情報１３２ａを受信する。設定情報１３２ａは、７４０ａ〜７４３ａ及び７４
０ｂ〜７４３ｂに対するマスクワード、及び、ＭＵＸ７０３〜７３３を制御する
ための制御７３６に関する情報を含むことができる。従って、設定可能チャンネ
ル化コード調整回路１５２は、別々のチャンネル及びユーザに対する設定可能コ
ード出力を準備する。結果として、設定可能チャンネル化コード調整回路１５２
は、現在及び将来の代表的デジタルスペクトル拡散用途が使用する種類のコード
発生機能に適合する装置を提供する。
【０１１０】 ここで図７Ｃを参照すると、本発明の一実施形態による逆拡散シーケンスのた
めの設定可能出力調整回路のブロック図が示されている。図７Ｃは、図１Ｂの設
定可能複合出力調整ユニット１５０、及び、設定可能コード発生器システム１１
４に応用することができる、逆拡散シーケンスのための例示的な出力調整回路を
与える。本図に示される構成要素及び入力は、現在及び将来の代表的デジタルス
ペクトル拡散用途に及ぶ広範な部類の逆拡散コードシーケンスのための出力調整
機能に適合する。
【０１１１】 設定可能非拡散コード調整回路１５４は、複数のマスク（又はスレイブ）回路
７５６及び７６６を含んでおり、マスク回路７５６及び７６６は図７Ｂの模範的
なマスク回路と同じで、並列に入力バスＤ１４４ｄと接続されており、入力バス
Ｄ１４４ｄは図７Ａのインタフェース（又はマスター回路）１４８とも接続され
ている。従って、インタフェース１４８内のレジスタでの状態は、同時且つ並行
して各マスク回路７５６及び７６６に提供される。設定可能チャネル化出力調整
回路１５２が、ある実施例では、設定可能非拡散コード調整回路１５４とは全く
異なるコードシーケンスを利用していても、それらはなおインタフェース１４８
から同じ上位セットのコードシーケンスと接続されており、そこから所望のコー
ドシーケンスを選択的に選択することになる。マスク回路７５６及び７６６から
の出力はバスＦ１４７から出力され、バスＦ１４７は１Ｂにも示されている。
【０１１２】 マスク回路７５６及び７６６はそれぞれ、並列に、例えばＭＵＸＹ７５４及び
ＭＵＸＺ７６４のような多重選択相互接続の１つと接続されている。ＭＵＸＹ７
５４はＭＵＸＵ７５０及びＭＵＸＶ７５２と接続されている。ＭＵＸＵ７５０及
びＭＵＸＶ７５２は、チャネル選択メモリレジスタ７５８からの制御入力に従っ
て、それぞれユーザーＡ用及びユーザーＢ用の同相バージョンの位相１から６の
マスクワードにスイッチ切り替えを提供している。同様に、ＭＵＸＺ７６４は、
ＭＵＸＷ７６０及びＭＵＸＸ７６２と連結され、チャネル選択メモリレジスタ７
５８からの制御入力に従って、それぞれユーザーＡ用及びユーザーＢ用の直交バ
ージョンの位相１から６のマスクワードに、スイッチ切り替えを提供している。
この方法では、ユーザーは、異なる位相に対してはマスクワードを構成すること
ができる。非拡散コードを計算するためのマスクワードに位相変化がなければ、
ＭＵＸＵ７５０への入力に対して、同じマスクワードを６つのレジスタ全て、例
えば７５１ａ―７５６ａへロードすることができる。
【０１１３】 代わりに、例えばユーザーＡの同相調整のような所与のプロセスに対して、例
えばマスクＧ７５６によって、非拡大コードを計算するためのマスクワードが２
値方式で変われば、ＭＵＸＵ７５０へのユーザーＡの同相入力に対して、異なる
マスクワードを、レジスタに交互に、例えばレジスタ７５１ａ、７５３ａ、７５
５ａに１つのマスクワード、レジスタ７５２ａ、７５４ａ、７５６ａにもう１つ
のマスクワードのように、交互にロードすることができる。このシーケンスは、
１つの拡散スペクトルを適用することによって指定することができる。次に、マ
スクワードが、チャネル選択入力７５８に従って、メモリ７３４からトップダウ
ンに線形方式で検索されると、両マスクワードは、交互にマスクＧ７５６へロー
ドされ、非拡散コード位相Ｉ線１４７ｂへの出力を作成することになる。例えば
マスクＧ７５６によって、非拡大コードを計算するためのマスクワードが三値方
式で変われば、最新の例が出現し、ＭＵＸＵ７５０へのユーザーＡの同相入力に
対して、異なるマスクワードを、３つ目のレジスタ毎に、例えばレジスタ７５１
ａ、７５４ａに１つのマスクワード、レジスタ７５２ａ、７５５ａにもう１つの
マスクワード、レジスタ７５３ａ、７５６ａに第３のマスクワードのように、ロ
ードすることができる。この技法は、ＭＵＸＶ７５２、ＭＵＸＷ７６０及びＭＵ
ＸＸ７６２へのマスクワード入力にも適用できる。本発明は、限られた数のコー
ドシーケンス計算を実現するために、特定数のレジスタ及び選択的相互接続を利
用しているが、本発明は、所与のレベルの適用に対して多かれ少なかれ柔軟性を
実現するために、広汎な種類のメモリ装置及び選択的相互接続を利用するのに非
常に適している。
【０１１４】 プロセス 図８Ａには、本発明のある実施例による、多数のマスク回路を使って複数のコ
ードシーケンスを生成するためのプロセスのフローチャートが示されている。フ
ローチャート８０００は、本実施例では、模範的なブロック線図２Ａ，２Ｂ，３
Ａ，７Ｂ，７Ｃを使って実行されている。本発明は、本フローチャートの実施例
を使うことによって、１つのマスターコード回路からの多数のコードシーケンス
を同時に提供し、それによって広範囲の拡散スペクトル通信のアプリケーション
及びプロトコルに対応する方法を提供する。
【０１１５】 フローチャート８０００は、ステップ８００２で始まる。本実施例のステップ
８００２では、複数のスレイブ回路における複数のマスクワードが受信される。
ステップ８００２は、本実施例では、大域マスクワード２３１１及び大域マスク
ワード３１１のようなマスクワードをそれぞれマスクＥ３１０及びマスクＦ３１
４で並行して受信することによって実行される。本発明は、どの様な数のマスク
回路とマスクワードの組み合わせであってもステップ８００２を実行するのに非
常に適している。フローチャート８０００は、ステップ８００２に続いてステッ
プ８００４へ進む。
【０１１６】 本実施例のステップ８００４では、複数のスレイブ回路それぞれでのコード発
生器からの状態が、並列に受信される。ステップ８００４は、図３Ｂの大域コー
ド発生器１０７からの図３Ａの大域コードシーケンス入力１２８のような、マス
ターコード回路からのコードシーケンスを伝達することにより実行される。ある
実施例では、大域コード発生器からのコードシーケンスは、並行してバス３０５
経由でマスク回路へ送信される前に、図３Ａのメモリバッファ３０６内に記憶さ
れる。しかし、別の実施例では、コードシーケンスは、マスクＤ２０９ｄを通し
てマスクＡ２０９ａと直接通信するビットカウンタマスター回路２０２のような
マスクへ直接送られる。更に、本コード発生器は、図２Ａのビットカウンタのよ
うなカウンタか、又は、図３Ｂの大域ＬＦＳＲ３３８のようなＰＮシーケンス発
生器などの何れのタイプのコード発生器でもよい。フローチャート８０００は、
ステップ８００４に続いてステップ８００６へ進む。
【０１１７】 本実施例のステップ８００６では、コード発生器からの状態は、それぞれのマ
スクワークに従って、複数のスレイブ回路それぞれの中で選択的に送信される。
ステップ８００６は、ある実施例では、図２Ｂのマスク回路２０９ａによって実
行される。マスク回路２０９ａでは、ＡＮＤゲートと連結されているマスクビッ
トが、マスクへのデータ入力を送信できるようにする。このように、例えば、Ａ
ＮＤゲート２５６ａと連結されているマスクビット２５４ａは、ライン２６２ａ
でのマスクへのデータ入力を送信できるようにする。チャネルコードを生成する
のに多数のマスクが利用されている場合、マスクはビットカウンタと連結されて
いる。ＯＶＳＦコードシーケンスは、所望の通信プロトコルに依っては、線形カ
ウンタからの値の組み合わせにより形成することもできる。フローチャート８０
００は、ステップ８００６に続いてステップ８００８へ進む。
【０１１８】 本実施例のステップ８００８では、照会が、１つの出力が所望されているかど
うかを判定する。１つの出力が所望されている場合は、フローチャート８０００
はステップ８０１０へ進む。しかし、多数のマスク回路からの結果の並行出力が
所望されているような、１つの出力が所望されていない場合は、フローチャート
８０００はステップ８０１４へ進む。
【０１１９】 本実施例のステップ８０１０では、選択的相互接続装置における複数のスレイ
ブ回路のそれぞれからの出力値が受信される。ステップ８０１０は、例えばスレ
イブ回路からの出力をマルチプレクサで受信することにより実行される。マルチ
プレクサは、多数の入力を受信し、１つの所望の出力だけを伝達することができ
る。フローチャート８０００は、ステップ８０１０に続いてステップ８０１２へ
進む。
【０１２０】 本実施例のステップ８０１２では、選択的相互接続装置からの１つの出力値が
選択的に伝達される。ステップ８０１２は、ある実施例では、制御信号入力９０
１２ａを受信することにより実行される。制御信号は、マルチプレクサで受信さ
れ、どの入力ラインを出力ラインと連結すべきかを示す。フローチャート８００
０の１つの分岐は、ステップ８０１２の後で終了する。
【０１２１】 本実施例のステップ８０１４では、複数のメモリレジスタを有するインタフェ
ースにおける複数のスレイブ回路それぞれからの出力値が受信される。ステップ
８０１４は、ある実施例では、出力コードシーケンスを、図２ＡのラインＡ２１
０ａ、Ｂ２１０ｂ、Ｃ２１０ｃ、Ｄ２１０ｄ、Ｅ２１０ｅ（又はバスＡ１００ａ
）のような各マスクから、図７Ａのインタフェース１４８のようなメモリレジス
タのインタフェースへ伝達することにより実行される。フローチャート８０００
は、ステップ８０１４に続いてステップ８０１６へ進む。
【０１２２】 本実施例のステップ８０１６では、複数のスレイブ回路それぞれからの出力値
は、複数のメモリレジスタの内の１つに記憶される。ステップ８０１６は、本実
施例では、前記値を図７Ａのインタフェース１４８内の所与のメモリレジスタ内
に記憶することにより実行される。ある実施例では、マスクからの所与のコード
シーケンス出力の複数の値は、図７Ａの入力位相１Ｉ２１０ａの第１から第４の
遅延７２１−７２４のようなインタフェース内に記憶される。フローチャート８
０００は、ステップ８０１６に続いてステップ８０１８へ進む。
【０１２３】 本実施例のステップ８０１８では、複数のスレイブ回路それぞれの出力値は、
インタフェースからバス経由で並行して伝達される。ステップ８０１８は、ある
実施例では、インタフェース１４８内のレジスタの状態を、図７Ｂの出力調整回
路１５２のような次の回路へ伝達するバスＤ１４４ｄのような共通バスを提供す
ることにより実行される。フローチャート８０００の１つの分岐は、ステップ８
０１８の後で終了する。
【０１２４】 次に、図８Ｂには、本発明の１つの実施例による、ガロアフィードバック構造
を有するＬＦＳＲの長さを選択的に変更するためのプロセスに関するフローチャ
ートが示されている。フローチャート８０５０は、本実施例では、代表的なブロ
ック線図２Ａ及び５Ｂを使って実行される。本発明は、本フローチャートの実施
例を用いることにより、ガロアフィードバックコード発生器用のＬＦＳＲを短く
して、リソースを節約する方法を提供する。
【０１２５】 フローチャート８０５０はステップ８０５４で始まり、ＬＦＳＲの初期状態が
受信される。ステップ８０５４は、ある実施例では、ＬＦＳＲのビットレジスタ
へロードすることのできるメモリからワードを受信することにより実行される。
例えば、図４Ａは、初期状態Ａ４０２ａ及びＢ４０２ｂが記憶され、設定可能Ｆ
ＬＳＲ４０４へ選択的に伝達されるメモリブロックを提供する。フローチャート
８０５０は、ステップ８０５４に続いてステップ８０５６へ進む。
【０１２６】 本実施例のステップ８０５６では、ＬＦＳＲに関する初期状態は、ＬＦＳＲの
最高累乗（又は有意）端に向けてロードされる。ステップ８０５６は、初期状態
をゼロでフォーマットして、利用されないＬＦＳＲ内の最低有意ビットレジスタ
を満たすことにより実行される。例えば、マスター回路２５３が、Ｎ＝８ビット
を有するガロアＬＦＳＲであり、７ビットのＬＦＳＲだけが必要な場合、適切な
多項式ビットが、使用されないビットを除外し、初期状態は、初期化状態をＬＦ
ＳＲ内の有意ビットと正確に整列させるために、初期状態に対する７ビットに、
最低有意ビット位置にゼロを１つ加えた形となる。フローチャート８０５０は、
ステップ８０５６に続いてステップ８０５８へ進む。
【０１２７】 本実施例のステップ８０５８では、ＬＦＳＲの最高累乗端に向けてマスクワー
ドがロードされる。マスク回路が短縮されたガロアＬＦＳＲと共に利用される場
合、マスクワードは、ステップ８０５６での初期化状態のフォーマット化及びア
プリケーションと同じ方式でフォーマットされ、マスク回路内にロードされる。
図３Ａのある実施例では、ステップ８０５８は、本例では１つの使用されていな
いＬＦＳＲビットに対してゼロのオフセット値を有する、大域マスクワード２３
１１を提供することにより実行される。フローチャート８０５０は、ステップ８
０５８に続いてステップ８０６０へ進む。
【０１２８】 本実施例のステップ８０６０では、最高位のビットスライスの状態は、ＬＦＳ
Ｒ内の他のビットスライスへ伝達される。図４のＬＦＳＲ１４２１は、ある実施
例では実行ステップ８０６０を実行するために用いられる。特に、ＬＦＳＲ１４
２１内の最大有意ビットからの出力４２１は、バスＡ４４２ａ経由でＬＦＳＲ内
のビットスライスのバランスへ伝達し戻される。フローチャート８０５０は、ス
テップ８０６０に続いてステップ８０６２へ進む。
【０１２９】 本実施例のステップ８０６２では、無効化多項式係数は、所望のＬＦＳＲオー
ダーを越えるＬＦＳＲ内の低位ビットスライスで受信される。本実施例では、ガ
ロアＬＦＳＲの最低有意ビットが用いられない場合は、多項式係数を受信し、そ
のビットレジスタでのガロアフィードバック信号の受信を使用禁止とすることが
できる。ステップ８０６４は、図５Ｂの多項式ビットレジスタ５２８から代表的
なビットスライス５０４のＡＮＤＡゲート５４０への使用可能信号により実行さ
れる。フローチャート８０５０は、ステップ８０６４の後で終了する。
【０１３０】 図８Ｃには、本発明のある実施例による、モジュール式ＬＦＳＲを作動させる
ためのプロセスのフローチャートを示している。フローチャート８１００は、本
実施例では、４Ｂから４Ｄの代表的なブロック線図と、図５Ａから５Ｅを使って
実行される。本発明は、本フローチャートの実施例を用いることにより、非均一
デジタル拡散スペクトル通信アプリケーション及びプロトコルに必要な、変化す
るコード発生器長さに順応する設定可能な方法を提供する。
【０１３１】 本実施例のステップ８１０２では、選択的相互接続における制御入力は、ビッ
トスライスの第１グループをビットスライスの第２グループへ連結する。ステッ
プ８１０２は、図４Ｄの選択的相互接続Ａ（ＳＩ−Ａ）４２４ａが、ＬＦＳＲを
例えばＬＦＳＲ２４２２のような隣接するＬＦＳＲに接続することによって延長
すべきかどうかを示すセグメント長メモリ４２６ｃから制御入力を受け取ること
により実行される。フローチャート８１００は、ステップ８１０２に続いてステ
ップ８１０４へ進む。
【０１３２】 本実施例のステップ８１０４では、照会が、ＬＦＳＲを延長するように所望さ
れているかどうかを判定する。ＬＦＳＲを短縮するように所望さていれば、フロ
ーチャートはステップ８１０８へ進む。しかし、ＬＦＳＲが短縮するように所望
さていなければ、フローチャート８１００はステップ８１０６へ進む。ステップ
８１０４は、潜在的独立モジュール式ＬＦＳＲの選択的相互接続可能性に順応す
るための論理を提供する。
【０１３３】 本実施例のステップ８１０６では、選択的相互接続により、第１グループ内の
最上位のビットスライスが、第２グループ内の最下位のビットスライスと分離さ
れる。ステップ８１０６は、選択的相互接続ＳＩ−Ａ４２４ａが、制御信号star
t_loc４２６ｃ及び５４３に翻訳してそれぞれＭＵＸ５５０及びＡＮＤゲート５
５２と選択的に相互接続するＬＦＳＲセグメント長１２４ｆの入力を受信するこ
とにより実行される。本発明は、二者択一論理装置及び二者択一制御方法論を用
いてＬＦＳＲを分離するのに非常に適している。フローチャート８１００は、ス
テップ８１０６に続いてステップ８１１８へ進む。
【０１３４】 本実施例のステップ８１１８では、第１グループ及び第２グループからの出力
が、並行して伝達される。ステップ８１１８は、図４Ｂの設定可能ＬＦＳＲ４０
４の全出力からの出力を伝達することにより実行される。例えば、Ｏ／Ｐ１４４
６ａ及びＯ／Ｐ２４４６ｂは、選択された構成長に関係なくＬＦＳＲ４０４から
送信され、本発明では、図７Ａの選択的相互接続１４８で受信される。後続の処
理ブロックは、選択的相互接続するために提供される出力が適用できない場合に
は、演繹的にその出力を選ばないよう構成される。この方式では、上位セットの
コードデータは、やはりインタフェース１４８に提供されるが、制御論理は、所
与のアプリケーションに対してどのコードデータが利用可能であるかを示す。フ
ローチャートは、ステップ８１１８の後で終了する。
【０１３５】 ステップ８１０４でＬＦＳＲの延長が所望されている場合、ステップ８１０８
が現れる。本実施例のステップ８１０８では、第１グループの最上位のビットス
ライスは、第２グループの最下位のビットスライスと選択的相互接続で連結され
る。ステップ８１０８は、相補方式のステップ８１０６で実行される。従って、
ステップ８１０６の制御論理は選択的相互接続を使用禁止とするが、ステップ８
１０８に用いられる制御論理は選択的相互接続を使用可能にする。フローチャー
ト８１００は、ステップ８１０８に続いてステップ８１１０へ進む。
【０１３６】 本実施例のステップ８１１０では、フィボナッチフィードバックが所望されて
いるかどうか照会される。フィボナッチフィードバックが所望されていれば、フ
ローチャート８１００はステップ８１１４へ進む。フィボナッチフィードバック
が所望されていなければ、フローチャート８１００はステップ８１１２へ進む。
【０１３７】 ステップ８１１０でフィボナッチフィードバックが所望されていなければ、ス
テップ８１１２が現れる。本実施例のステップ８１１２では、第２グループ内の
最上位のビットスライスのガロアフィードバックの状態が、第１グループの全ビ
ットスライスに伝達される。ステップ８１１２は、図５Ｂの設定可能ビットスラ
イス５０４又は図５Ｄのビットスライス５０７でＬＦＳＲフィードバック構成入
力１２４ｃを受信することにより実行される。入力１２４ｃは、ＭＵＸ５３２の
ような選択的相互接続を制御し、所望のフィードバック値を送る。フローチャー
ト８１００は、ステップ８１１２に続いてステップ８１１８へ進む。
【０１３８】 本実施例のステップ８１１４では、ビットスライスの第２グループからのフィ
ードバック状態をビットスライスの第１グループからのフィードバック状態に加
えることにより、複合フィボナッチフィードバックの状態が計算される。ステッ
プ８１１４は、本実施例では、図４Ｂのフィボナッチフィードバック回路４３８
と交信することにより実行される。ＬＦＳＲセグメント長１２４ｆの入力は、図
４Ｂで論じられているように適切なＭＵＸを駆動するメモリバッファ４２６ａ内
に記憶するため、制御データを提供する。フローチャート８１００は、ステップ
８１１４に続いてステップ８１１６へ進む。
【０１３９】 本実施例のステップ８１１６では、複合フィボナッチフィードバック状態は、
ビットスライスの第１グループの最下位のビットスライスへ伝達される。ステッ
プ８１１６は、図４ＢのＬＦＳＲ１４２１のＬＳＢに対してbyfib_ci ライン４
３１ａのようなフィードバック値を受信することにより実行される。ステップ８
１１６は、更に、図５Ｂの設定可能ビットスライス５０４又は図５Ｄのビットス
ライス５０７でＬＦＳＲ１フィードバック構成入力１２４ｃを受信することによ
り、より離散的レベルで実行される。入力１２４ｃは、ＭＵＸ５３２のような選
択的相互接続を制御し、所望のフィードバック値を送る。フローチャート８１０
０は、先に述べたようにステップ８１１６に続いてステップ８１１８へ進む。
【０１４０】 図８Ｄには、本発明のある実施例による、ＬＦＳＲのビットスライスにフィー
ドバック構成を選択的に実行するためのプロセスのフローチャートが示されてい
る。フローチャート８１５０は、本実施例では、２Ａ、２Ｂ、３Ａ、７Ｂ、７Ｃ
の代表的なブロック線図を使って実行される。本発明は、本フローチャートの実
施例を用いることにより、様々な拡散スペクトル通信アプリケーション及びプロ
トコルの間に存在する逆のフィードバック要件に順応する構成方法を提供する。
【０１４１】 本実施例のステップ８１５２では、ＬＦＳＲの第１フィードバック構成への第
１入力状態が、ビットスライスで受信される。ステップ８１５２は、本実施例で
は、設定可能ビットスライスにおけるガロア状態のような第１状態を、図５Ｂの
ＸＯＲ５３４及びその後インタフェースＢ５３８によって、選択的相互接続ＭＵ
Ｘ５３２で受信することにより実行される。フローチャート８１５０は、ステッ
プ８１５２に続いてステップ８１５４へ進む。
【０１４２】 本実施例のステップ８１５４では、ＬＦＳＲの第２フィードバック構成への第
２入力状態が、ビットスライスで受信される。ステップ８１５４は、本実施例で
は、設定可能ビットスライスでのフィボナッチ状態のような第２状態を、図５Ｂ
のインタフェースＡ５３６経由で、選択的相互接続ＭＵＸ５３２において受信す
ることにより実行される。フローチャート８１５０は、ステップ８１５４に続い
てステップ８１５６へ進む。
【０１４３】 本実施例のステップ８１５６では、制御信号が選択的相互接続で受信される。
ステップ８１５６は、図５ＢのＬＦＳＲフィードバック構成１２４ｃの入力を受
信し、フィードバック構成５２７用の制御信号としてメモリ内に記憶することに
より実行される。選択的相互接続ＭＵＸ５３２は、フィードバック構成メモリ５
２７からこの制御信号を受信するために連結され、これによりＭＵＸ５３２を通
して適切なフィードバック状態が送信可能となる。フローチャート８１５０は、
ステップ８１５６に続いてステップ８１５８へ進む。
【０１４４】 本実施例のステップ８１５８では、照会が、制御信号はガロアのような第１フ
ィードバック構成に対するものであるどうかを判定する。制御信号がガロアフィ
ードバック構成を示している場合、フローチャート８１００はステップ８１６２
へ進む。しかし、制御信号がガロアフィードバック構成を示していない場合、フ
ローチャート８１００はステップ８１６０へ進む。
【０１４５】 本実施例のステップ８１６０では、第２入力状態は、ビットスライスの現在の
状態用のメモリレジスタと連結される。ステップ８１６０は、本実施例では、図
５Ｂに示すように、フィボナッチ状態のような第２状態を、選択的相互接続ＭＵ
Ｘ５３２経由で状態レジスタＮ（ｉ）５２６へ送信することにより実行される。
フローチャート８１５０は、ステップ８１６０に続きステップ８１６６へ進む。
【０１４６】 ステップ８１５８で制御信号がガロアフィードバックを示していない場合、ス
テップ８１６２が現れる。本実施例のステップ８１６２では、第１入力状態はビ
ットスライスの現在の状態用のメモリレジスタと連結される。ステップ８１６２
は、本実施例では、図５Ｂに示すように、ガロア状態のような第１状態を、選択
的相互接続ＭＵＸ５３２経由で状態レジスタＮ（ｉ）５２６へ送信することによ
り実行される。フローチャート８１５０は、ステップ８１６２に続いてステップ
８１６４へ進む。
【０１４７】 本実施例のステップ８１６４では、第１フィードバック状態は、ビットスライ
スで受信される。ステップ８１６４は、図４Ｄに示すように、ＬＦＳＲ１４２１
に対して、例えばバスＡ４４２ａ経由で第１フィードバックを受信することによ
り実行される。更にステップ８１６４は、図５Ｂに示すように、バスＡからガロ
アフィードバックを、所与のビットスライスの入力gal ci４６０で、より離散
的に受信することにより実行される。フローチャート８１５０は、ステップ８１
６４に続いてステップ８１６６へ進む。
【０１４８】 本実施例のステップ８１６６では、照会が、多項式状態は使用可能かどうかを
判定する。多項式状態が使用可能であれば、フローチャート８１００はステップ
８１６８へ進む。しかし、多項式状態が使用禁止であれば、フローチャート８１
００はステップ８１７０へ進む。
【０１４９】 本実施例のステップ８１６８では、フィードバックは使用可能である。ステッ
プ８１６８は、本実施例では、ＬＦＳＲ多項式入力１２４ｇを、図５Ｂの設定可
能ビットスライス５０４で受信することにより実行される。続いて、多項式レジ
スタＰ（ｉ）５２８は、制御信号を選択的相互接続ＡＮＤＡ５４０へ送り、ガロ
アフィードバック構成用のgal ci４６０ラインに対し、ビットスライス５０４
へフィードバックできるようにする。同時に、多項式レジスタＰ（ｉ）５２８は
、制御信号を選択的相互接続ＡＮＤＢ５３０へ送り、フィボナッチフィードバッ
ク構成に対し1fsr nxt４６９ライン経由で、ビットスライス５０４からのフィ
ードバックができるようにする。
【０１５０】 本実施例のステップ８１７０では、フィードバックは使用禁止である。ステッ
プ８１７０は、本実施例では、逆の方法で実行される。つまり、図５Ｂの多項式
レジスタＰ（ｉ）５２８は、使用可能にする信号を選択的相互接続に送らない。
その結果、フィードバックは使用禁止となる。
【０１５１】 図８Ｅには、本発明のある実施例による、ＬＦＳＲへ状態を選択的にロードす
るためのプロセスのフローチャートを示している。フローチャート８２００は、
本発明では、図４Ａ及び図３Ｂのコード発生器に適用されている図６の設定可能
ジャンプ状態回路の代表的なブロック図を使って実行される。本発明は、本フロ
ーチャートの実施例を用いることにより、広範囲の拡散スペクトル通信のアプリ
ケーション及びプロトコルに順応するために必要な、ＬＦＳＲにおける状態リセ
ット又は状態ジャンプに順応する方法を提供する。
【０１５２】 本実施例のステップ８２０２では、ＬＦＳＲの状態は、第１比較器及び第２比
較器で並行して受信される。ステップ８２０２は、本実施例では、代表的なＬＦ
ＳＲ６２６からの状態を、図６の比較器Ａ６２２及び比較器Ｂ６２０で受信する
ことにより実行される。別の実施例では、１つの比較及びジャンプ状態だけが用
いられる。フローチャート８２００は、ステップ８２０２に続いてステップ８２
０４へ進む。
【０１５３】 本実施例のステップ８２０４では、第１比較状態は第１比較器で受信され、第
２比較状態は第２比較器で並行して受信される。ステップ８２０４は、図６に示
すように、比較器Ａ６２２がメモリ６３０から比較状態１の６２１を受信するこ
とにより実行される。同様に、ステップ８２０４は、比較器Ｂ６２０がメモリ６
３０から比較状態２の６２２を受信することにより実行される。フローチャート
８２００は、ステップ８２０４に続いてステップ８２０６へ進む。
【０１５４】 本実施例のステップ８２０６では、照会が、ＬＦＳＲの状態が第１又は第２比
較状態と一致するかどうかを判定する。ステップ８２０６は、比較器Ａ６２２及
びＢ６２０が先のステップで受信された２つのシーケンスに関してビット単位の
比較を行うことにより実行される。ＬＦＳＲ状態が第１及び第２状態と一致しな
い場合、フローチャート８２００はステップ８２０２へ戻る。ＬＦＳＲ状態が第
１状態又は第２状態と一致する場合、フローチャート８２００はステップ８２０
８へ進む。
【０１５５】 ステップ８２０６でＬＦＳＲの状態が第１比較状態又は第２比較状態のどちら
かと一致する場合、ステップ８２０８が現れる。本実施例のステップ８２０８で
は、ジャンプ状態を受け入れるため使用可能信号がＬＦＳＲに送信される。ステ
ップ８２０８は、比較器Ａ６２２又は比較器Ｂ６２０が、使用可能信号をＬＦＳ
Ｒ６２６へ提供してＭＵＸＳ６１６経由で提供されるジャンプ状態を受け入れる
ＯＲゲート６１０へ使用可能信号を提供することにより実行される。フローチャ
ート８２００は、ステップ８２０８に続いてステップ８２１０へ進む。
【０１５６】 本実施例のステップ８２１０では、照会が、第１比較状態がＬＦＳＲ状態と一
致する状態であるかどうかを判定する。第１比較状態がＬＦＳＲ状態と一致する
場合、フローチャート８２００はステップ８２１２へ進む。しかし、第１比較状
態がＬＦＳＲ状態と一致しない場合、フローチャート８２００はステップ８２１
４へ進む。フローチャート８２００は、ステップ８２１０に続いてステップ８２
１２又は８２１４へ進む。
【０１５７】 本実施例のステップ８２１２では、選択的相互接続は使用可能であり、第１ジ
ャンプ状態をメモリからＬＦＳＲへ送ることができる。ステップ８２１２及び８
２１４は、論理を提供して、ＬＦＳＲ状態との比較にどの比較状態が適している
かを決定する。ステップ８２１２は、本実施例では、状態１をＭＵＸＳ６１６と
比較するために、制御信号出力を比較器Ａ６２２から提供することにより実行さ
れる。続いて、使用可能入力が、ジャンプ状態１の６１４をメモリからＭＵＸＳ
６１６を通してＬＦＳＲ６２６へ送信できるようにするよう、ＭＵＸＳ６１６に
バイアスが掛けられる。
【０１５８】 本実施例のステップ８２１４では、選択的相互接続は、第２ジャンプ状態をメ
モリからＬＦＳＲへ送るため使用可能となる。ステップ８２１４は、ステップ８
２１２に提供される方式とは逆の方式で実行される。即ち、使用可能信号がＣＯ
ＭＰＡＲＡＴＯＲ／Ａ６２２によりＭＵＸＳ６１６へ提供されなくても、ＬＦＳ
Ｒ６２６はＸＯＲ６１０により使用可能であり、従って、ＭＵＸＳ６１６はメモ
リ６３０からＬＦＳＲ６２６へのジャンプ状態２の６１２の送信に関してデフォ
ルトとなる。フローチャート８１００は、ステップ８２１４に続いて終了する。
【０１５９】 図８Ｆには、本発明のある実施例による、多数の独立したコードシーケンスを
同時に生成するためのプロセスのフローチャートが示されている。フローチャー
ト８３００は、本実施例では、図１Ｂの代表的なコード発生器システムと、図２
Ａ、２Ｂ、３Ａ、３Ｂ及び図４Ａから４Ｄの様々なコード発生器構成要素の線図
を使って実行される。本発明は、本フローチャートの実施例を用いることによっ
て、広範囲の拡散スペクトル通信のアプリケーション及びプロトコルが適用でき
るように、所望のコードシーケンスを生成し、上位セットのコードシーケンスを
提供するために、コード発生器を構成する方法を提供する。
【０１６０】 フローチャート８３００はステップ８３０２で始まり、照会が、コード速度が
修正されるかどうかを判定する。ステップ８３０２が実行される。コード速度が
修正を必要とする場合、フローチャート８３００はステップ８３０４へ進む。し
かし、コード速度が修正を必要としない場合、フローチャート８３００はステッ
プ８３０８へ進む。フローチャート８３００は、ステップ８３０２に続いてステ
ップ８３０６へ進む。
【０１６１】 ステップ８３０４では、コード発生器システムのクロック速度は、局所コント
ローラによってスケーリングされる。ステップ８３０４は、図１Ｂのコード発生
器システム１１４ａに供給される入力クロック１２３を、局所コントローラ１２
１でスケーリングすることにより実行される。別の実施例では、コード速度は、
図３Ｂの可変ＬＦＳＲ速度ブロック３４８を用いることによって調整される。特
に、可変ＬＦＳＲ速度ブロック３４８は、カウンタを使ってクロックサイクルを
スケーリングし、その値を所望のスキップ速度と比較し、一致した場合はＬＦＳ
Ｒ３３８がコード値を作り出せるようにする。この後者の実施例は、コード速度
を、red７ucignのような最大利用可能コード速度から低減し、Ｎ番目のクロック
サイクル毎にＬＦＳＲを使用可能にして１／Ｎの速度とするのに有用である。フ
ローチャート８３００は、ステップ８３０４に続きステップ８３０６へ進む。
【０１６２】 本実施例のステップ８３０６では、フィードバック構成入力８３０６ａに基づ
いてビットスライスフィードバックが構成される。ステップ８３０６は、本実施
例では、ユーザー又はアプリケーションにより指示される、図５Ｂの設定可能ビ
ットスライス５０４へのフィードバック構成入力１２４ｃを受信することにより
実行される。フィードバック構成は、メモリ５２７に記憶され、続いてＭＵＸ５
３２のような選択的相互接続に提供され、ＭＵＸ５３２は、インタフェースＢ５
３８のような適切なインタフェースをＸＯＲ５３４でインタフェースＡ５３６と
連結する。ステップ８３０６は、説明されているある実施例では、代表的なフロ
ーチャート８１５０に記載されているように実行される。フローチャート８３０
０は、ステップ８３０６に続いてステップ８３０８へ進む。
【０１６３】 本実施例のステップ８３０８ではモジュール式ＬＦＳＲの長さが構成される。
ステップ８３０８は、代表的なフローチャート８１００により実行される。フロ
ーチャート８３００は、ステップ８３０８に続いてステップ８３１０へ進む。
【０１６４】 本実施例のステップ８３１０では、多数のコード発生器からの多数のコードシ
ーケンスが生成される。ステップ８３１０は、本実施例では、図１Ｂに示すチャ
ネル化コード発生器１４１、局所ＬＦＳＲコード発生器１４３及び大域インタフ
ェース１４５のような多数のコード発生器を並行して提供することにより実行さ
れる。ステップ８３１０のもう１つの実施形態が図４Ａに提示されており、多数
の独立（又はモジュール式）ＬＦＳＲが互いに直列に選択的に接続されている。
最後に、多数のコードシーケンスは又、図２Ａのチャネルコード発生器１４１及
び図３Ａの大域コードインタフェース１４５のような複数の種類の所与のコード
シーケンスを生成するマスク回路を使用することにより生成される。これらの多
数のコード出力は、直交変動拡散要因コード（ＯＶＳＦ）出力８３１０ａ及びＬ
ＦＳＲ８３１０ｂとして示されている。フローチャート８３００は、ステップ８
３１０に続いてステップ８３１２へ進む。
【０１６５】 本実施例のステップ８３１２では、照会が、比較及びジャンプオペレーション
が所望されているかどうかを判定する。所与のコード発生器に対し比較及びジャ
ンプ状態操作が所望されている場合、フローチャート８３００は、ステップ８３
１４へ進む。しかし、所与のコード発生器に対し比較及びジャンプ状態オペレー
ションが所望されていない場合、フローチャート８３００は、ステップ８３１６
へ進む。
【０１６６】 本実施例のステップ８３１４では、ジャンプ状態のオペレーションが実行され
る。比較及びジャンプオペレーションを実行する代表的な方法は、フローチャー
ト８２００で提供されている。
【０１６７】 本実施例のステップ８３１６では、照会が、コードオフセットが必要かどうか
を判定する。所定のコード発生器からコードオフセットが所望されている場合、
フローチャート８３００はステップ８２１８へ進む。しかし、所定のコード発生
器からコードオフセットが所望されていない場合、フローチャート８３００はス
テップ８３２０へ進む。フローチャート８３００は、ステップ８３１６に続いて
ステップ８３１８へ進む。
【０１６８】 本実施例のステップ８３１８では、オフセットコードシーケンスは、マスク回
路及びマスクワード入力８３１８ａを使って生成される。マスクワードは、ユー
ザーが演繹的に決定し、通信装置へロードすることができる。ステップ８３１８
は、代表的なフローチャート８０００により実行される。フローチャート８３０
０は、ステップ８３１８に続いてステップ８３２０へ進む。
【０１６９】 本実施例のステップ８３２０では、同期化基準に有用な大域コードシーケンス
が受信される。ステップ８３２０は、図１Ａの大域コード発生器１０７によって
大域コードシーケンスを生成することにより実行され、大域コード発生器１０７
は図３Ｂに示す代表的構成要素を有している。後続の予備ステップは、図３Ａの
大域コードインタフェース１４５経由で、大域コードを局所コード発生器システ
ムにインタフェースするようになっている。図１Ａに示すように、大域コードシ
ーケンスは、基準状態を決定するのに有用な値と、通信装置１００ａ内の異なる
モデムプロセッサ面１０８ａ―１０８ｎに対するコードオフセットとを提供する
ことができる。フローチャート８３００は、ステップ８３２０に続いてステップ
８３２２へ進む。
【０１７０】 本実施例のステップ８３２２では、並列コードシーケンスが、多数のコード発
生器及びマスク回路から共通のインタフェースへ伝達される。ステップ８３２２
は、本実施例では、図１Ｂに示すように、チャネルコード発生器１４１、局所Ｌ
ＦＳＲコード発生器１４３及び大域コードインタフェース１４５により生成され
るコードシーケンスをインタフェース１４８へ伝達するために並列配置されてい
る複数のバスＡ１４４ａ、Ｂ１４４ｂ、Ｃ１４４ｃにより実行される。フローチ
ャート８３００は、ステップ８３２２に続いてステップ８３２４へ進む。
【０１７１】 本実施例のステップ８３２４では、共通のインタフェース内のコードシーケン
スの状態が記憶される。ステップ８３２４は、図７Ａのインタフェース１４８内
に示されているメモリレジスタにより実行される。本実施例では、コードシーケ
ンスの短い時間範囲だけが記憶されることに注意されたい。例えば、殆どのコー
ドシーケンスは、１周期記憶されるだけであり、例えば、ブロックＡ７０２はコ
ードシーケンスの遅延版を記憶するためのレジスタを有していない。対照的に、
フェーズ１Ｉの２１０ａのコードシーケンスは、現在の状態及び以前の４つの状
態を記憶するために、４つの遅延レジスタを有している。遅延がない場合、状態
は上書きされ、遅延版が指示される場合、状態が隣接するレジスタへ移される。
フローチャート８３００は、ステップ８３２４の後で終了する。
【０１７２】 図８Ｈには、本発明のある実施例による、多数のコードシーケンスを調整回路
内で調整するためのプロセスのフローチャートを示している。フローチャート８
３５０は、所与の通信プロトコルにとって適切な方法でフローチャート８３００
内に生成されたコードを利用することによって、フローチャート８３００を拡張
している。フローチャート８３５０は、本実施例では、図７Ｂ及び図７Ｃに示す
代表的なブロック線図を使って実行される。本発明は、本フローチャートの実施
例を用いることによって、広範囲の拡散スペクトル通信のアプリケーション及び
プロトコルに関して望まれることを満たすようユーザーによって決定されるよう
に、基本のコードシーケンスを広範囲な構成内で、賢く選択し、組み合わせる方
法を提供する。
【０１７３】 本実施例のステップ８３５２では、多数のコードシーケンスがマスク回路で並
列に受信される。ステップ８３５２は、図７Ａのインタフェース１４８内に記憶
されている全範囲のコードシーケンスを、共通バスＤ１４４ｄ経由で図７Ｂのマ
スクＧ７３０ａ−７３３ａ及び図７Ｃのマスク７５６、７６６で受信することに
より実行される。この方法では、全てのマスクが、インタフェース１４８内に記
憶されている基本コードシーケンスの上位セット全体を、たとえ所望の調整回路
がそれらを必要としなくても、受信する。従って、マスクは、その後のコード選
択及び組み合わせに関して、可能性のある多くの組み合わせと順列を有する。別
の実施例では、予定されているマスクの機能に基づいて、限定されたレジスタの
セットがマスクに提供される。フローチャート８３５０は、ステップ８３５２に
続いてステップ８３５４へ進む。
【０１７４】 本実施例のステップ８３５４では、照会が、時間のスライスが所望されている
どうかを判定する。時間のスライスが所望されている場合、フローチャート８３
５０はステップ８３５６へ進む。しかし、時間のスライスが所望されていない場
合、フローチャート８３５０はステップ８３５８までスキップする。
【０１７５】 コード生成システムに時間のスライスが所望されている場合、ステップ８３５
６が現れる。本実施例のステップ８３５６では、適切なマスクワードを送る制御
信号が選択的相互接続で受信される。この方法では、ＣＧＳ１１４ａのような個
々の計算構成要素のリソースは、例えばユーザー入力９３５６ａ及びコード入力
９３５６ｂとして、例えば、幾つかの複数の経路及び／又は複数のチャネルのよ
うな複数の計算プロセスに亘って時分割することができる。ステップ８３５６は
、Ａ又はＢのような適当なユーザーがマスク回路７３０ａ−７３３ａまで各ＭＵ
Ｘを通過できるようにするため、制御７３６がＭＵＸ７３０ｂ−７３３ｂに対し
て制御を提供するチャネル化調整回路１５２内で実行される。ステップ８３５４
は、既に援用されている、Subramanian他による「マルチスレッド型信号処理の
ための改良された装置及び方法」と題する特許に記載されているように実行され
る。フローチャート８３５０は、ステップ８３５６に続いてステップ８３５８へ
進む。
【０１７６】 本実施例のステップ８３５８では、マスクワードはマスク回路で受信される。
ステップ８３５８は、図７Ｂに例示するように、適切なマスクワードをメモリ７
３４からその各マスクへ伝達することにより実行される。フローチャート８３５
０は、ステップ８３５８に続いてステップ８３６０へ進む。
【０１７７】 本実施例のステップ８３６０では、多数のコードシーケンスが、マスク回路の
マスクワード制御に従って処理される。ステップ８３６０は、図２Ｂのマスク構
成要素で記載したように実行される。マスクは、コード発生器回路の状態の選択
的な追加に利用することができるが、基本的且つ広汎に変化するコードシーケン
スの状態の上位セットの選択的組み合わせにも有用である。フローチャート８３
５０は、ステップ８３６０に続いてステップ８３６２へ進む。
【０１７８】 本実施例のステップ８３６２では、マスクからの修正済みのコードシーケンス
が出力される。ステップ８３６２は、マスクオペレーションの結果を入力コード
シーケンス上で伝達することにより実行される。従って、本発明は、無線コード
分割多重アクセス拡散スペクトルチャネル化コード及び本発明を使う非拡散コー
ドに適用できる。しかも本発明は設定可能性に優れているので、現在使われてい
る広範囲なスペクトルアプリケーションばかりでなく、将来のまだ規定されてい
ないスペクトルアプリケーション及びプロトコルにも適用可能である。
【０１７９】 本実施例ではフローチャート８０００、８０５０、８１００、８１５０、８２
００、８２５０、８３００、８３５０をデジタル無線通信システムに適用してい
るが、本発明は、どの様なタイプのアプリケーションに対するどの様な電子装置
にも適用できる。本発明は、本実施例に記述されている無線通信システム内で、
移動体ユニット、ベースステーション及びテストプラットフォームに適用可能で
ある。
【０１８０】 本実施例のフローチャート８０００、８０５０、８１００、８１５０、８２０
０、８２５０、８３００、８３５０は、特定のシーケンスと多数のステップを示
しているが、本発明はこれ以外の実施形態にも適している。例えば、本発明に、
上記フローチャートに述べた全ステップが必要なわけではない。同様に、アプリ
ケーション次第で、別のステップを省略してもよい。これと逆に、本発明は、ア
プリケーションが必要とするか、又はプロセス内の順列にとって望ましければ、
提示したステップに、追加のステップを組み込むのにも非常に適している。
【０１８１】 最後であるが、フローチャート８０００、８０５０、８１００、８１５０、８
２００、８２５０、８３００、８３５０のシーケンスは、アプリケーション次第
で修正することができる。従って、本フローチャートは、１つの連続したプロセ
スとして示されているが、連続又は並行するプロセスとして実行することもでき
る。本フローチャートは、例えば、装置１００ａのような通信装置内で、図１Ａ
のプロセッサ１０６ａ−１０６ｎのような多重ベースバンドプロセッサプレーン
内の、図１Ａのモデムプロセッサプレーン１０８ａ−１０８ｎのような多重ハー
ドウェアプレーンに対して、繰り返すこともできる旨理解されたい。
【０１８２】 フローチャート８０００、８０５０、８１００、８１５０、８２００、８２５
０、８３００、８３５０のステップに関する多くの指示や、ステップからのデー
タの入出力は、図１Ａのシステムメモリ１２０及びプロセッサ１３０か、又は、
図１Ｂの局所メモリ１２２及び局所コントローラー１２１のようなメモリ及びプ
ロセッサハードウェア構成要素を利用する。本実施例のフローチャートのステッ
プを実行するのに用いられるメモリ記憶装置は、読み取り専用メモリ（ＲＯＭ）
のような永久メモリでもよいし、ランダムアクセスメモリ（ＲＡＭ）のような一
時的メモリでもよい。メモリ記憶装置は、ＣＤＲＯＭ又はフラッシュメモリなど
のプログラム指示を保有することができるどの様なタイプのメモリ記憶装置でも
よい。同様に、フローチャートのステップを実行するのに用いられるプロセッサ
は、専用のコントローラか、現在あるシステムプロセッサか、又はステップの型
式に適切な専用デジタル信号プロセッサ（ＤＰＳ）であってもよい。代わりに、
指示は、幾つかの状態マシンを使って実行してもよい。
【０１８３】 例えばプロセスのような詳細な説明の幾つかの部分は、手順、論理ブロック、
プロセッシング、及び、その他の、コンピュータ又はデジタルシステムメモリ内
のデータビット又は通信装置内の信号に関するオペレーションの象徴的な表現で
ある用語で表されている。これらの記述及び表現は、それらの作用の実体を他の
当業者に最も有効に伝えるために、デジタル通信技術の当業者によって用いられ
ている手段である。手順、論理ブロック、プロセスなどが本明細書に記載されて
おり、一般的に、ステップの自己整合シーケンスであるか、又は所望の結果に至
るための指示であると考えられるものである。本ステップは、物理的な量の物理
的な操作を必要とするステップである。通常は、これらの物理的操作は、必ずと
いうわけではないが、通信装置又はプロセッサ内で記憶、送信、組合せ、比較、
及び他の操作が可能である電気又は磁気信号の形を取る。これらの信号は、利便
性という理由から、そして共通に利用するため、ビット、値、要素、シンボル、
特性、用語、数、又は何か本発明に関するその他のもの、と呼ばれる。
【０１８４】 しかし、これらの用語は全て、物理的操作及び量に言及するものとして解され
るものであり、更に、当該技術分野で一般的に用いられる用語という観点で解釈
される単なる便利なラベルである。後に続く議論から明らかとなるように特定的
に述べられていない限り、本発明の議論を通して「受信する」「連結する」「使
用可能とする」「送信する」「提供する」「繰り返す」「生成する」「伝達する
」「スケーリングする」「構成する」「ロードする」「短縮する」「送信する」
「選択する」「組み合わせる」「記憶する」「分解する」「実行する」「同期化
する」「デマックスする」「送信する」「組み合わせる」「フォーマットする」
「アセンブリする」等の用語は、データを操作し、送信する通信装置又は同様の
電子計算装置の行為及びプロセスを表現しているものと理解されたい。データは
、通信装置構成要素又はコンピューターシステムのレジスタ及びメモリ内で物理
的（電子的）量として表され、通信装置構成要素か、コンピューターシステムの
メモリ又はレジスタか、或いは、情報記憶、送信又はディスプレイ装置のような
別の装置内で、同様に物理的量として表される他のデータに変換される。
【０１８５】 以上、ここに記載した実施例に基づいて、本発明を、無線通信分野におけるプ
ロトコルの非均一性及びコードシーケンスの急増に関する限界を克服する方法及
び装置を提供するために示してきた。特に、詳細な説明では、新しく未定義のコ
ード基準に適応するために、本発明が、従来のコード発生器の限界を如何に克服
するかを示している。更に、本発明は、一定の速度でしかコードを発生しないと
いう限界を克服する。最後に、本発明は、シーケンスの始点に到達するためにコ
ードシーケンス全体を通して連続的に索引を付けるという限界を克服する。
【０１８６】 本発明の特定の実施例に関する上記記述は、分かり易く説明するために示した
ものである。これは、本発明を、網羅し、又は開示した形態だけに限定すること
を意図してはおらず、上記教示に鑑み、多種多様な変更及び修正を加え得ること
は明らかである。本実施例は、本発明の原理とその実用的な用途を上手に説明し
て、当業者が、本発明及び考えられる特定の利用に適する様々な修正を加えた各
種実施形態を最善に活用できるように、選択し、記述したものである。本発明の
範囲は、上記請求の範囲に述べる事項及びそれと等価なものによって定義される
ものとする。
【図面の簡単な説明】
【図１Ａ】 本発明の一実施形態による設定可能コード発生器を有する電子通信装置のブロ
ック図である。
【図１Ｂ】 本発明の一実施形態による設定可能コード発生器システムのブロック図である
。
【図２Ａ】 本発明の一実施形態による設定可能チャンネルコード発生器のブロック図であ
る。
【図２Ｂ】 本発明の一実施形態による設定可能チャンネルコード発生器のマスク回路部分
のブロック図である。
【図３Ａ】 本発明の一実施形態による、グローバルコードシーケンスのための設定可能イ
ンタフェースのブロック図である。
【図３Ｂ】 本発明の一実施形態による設定可能グローバルコード発生器のブロック図であ
る。
【図４Ａ】 本発明の一実施形態による設定可能ローカルＬＦＳＲ（線形フィードバックシ
フトレジスタ）コード発生器のブロック図である。
【図４Ｂ】 本発明の一実施形態による設定可能単一ビットＬＦＳＲのフィボナッチ・フィ
ードバック回路部分のブロック図である。
【図４Ｃ】 本発明の一実施形態による設定可能単一ビットＬＦＳＲのガロア・フィードバ
ック回路部分のブロック図である。
【図４Ｄ】 本発明の一実施形態による設定可能単一ビットＬＦＳＲの代替ガロア・フィー
ドバック回路部分のブロック図である。
【図５Ａ】 本発明の一実施形態による設定可能設定ＬＦＳＲにおける多重ビットスライス
の配置を示すブロック図である。
【図５Ｂ】 本発明の一実施形態による設定可能単一ビット・ビットスライスのブロック図
である。
【図５Ｃ】 本発明の一実施形態による２つの設定可能単一ビットＬＦＳＲを連結する選択
的相互連結を示すブロック図である。
【図５Ｄ】 本発明の一実施形態による設定可能二重ビット・ビットスライスのブロック図
である。
【図５Ｅ】 本発明の一実施形態による２つの設定可能二重ビットＬＦＳＲを連結する選択
的相互連結を示すブロック図である。
【図６Ａ】 本発明の一実施形態によるＬＦＳＲの設定可能比較及びジャンプ回路のブロッ
ク図である。
【図７Ａ】 本発明の一実施形態によりコード発生器を出力調整回路に連結するインタフェ
ースのブロック図である。
【図７Ｂ】 本発明の一実施形態によるチャンネルコードのための設定可能出力調整回路の
ブロック図である。
【図７Ｃ】 本発明の一実施形態による逆拡散シーケンスのための設定可能出力調整回路の
ブロック図である。
【図８Ａ】 本発明の一実施形態により多重マスク回路を利用して複数のコードシーケンス
を発生させる処理の流れ図である。
【図８Ｂ】 本発明の一実施形態によりガロア・フィードバック設定を有するＬＦＳＲの長
さを選択的に変化させる処理の流れ図である。
【図８Ｃ】 本発明の一実施形態によるモジュール式ＬＦＳＲを作動させる処理の流れ図で
ある。
【図８Ｄ】 本発明の一実施形態によりＬＦＳＲのビットスライスに対するフィードバック
設定を選択的に実施する処理の流れ図である。
【図８Ｅ】 本発明の一実施形態によりある状態をＬＦＳＲの中に選択的にロードする処理
の流れ図である。
【図８Ｇ】 本発明の一実施形態により多重独立コードシーケンスを同時に発生させる処理
の流れ図である。
【図８Ｈ】 本発明の一実施形態により設定可能調整回路の多重コードシーケンスを調整す
る処理の流れ図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 チョー ポール エル アメリカ合衆国 カリフォルニア州 95054 サンタ クララ レノックス プ レイス 2295 Ｆターム(参考） 5K022 EE02 EE25 5K067 AA21 BB04 BB21 CC10 EE02 EE10

Claims (126)

    【特許請求の範囲】
  1. 【請求項１】 設定可能コード発生器において、 フィードバックに備え、複数のメモリレジスタと、前記複数のメモリレジスタ
    に連結されている少なくとも１つの加算器とを有する線形フィードバックシフト
    レジスタ（ＬＦＳＧ）と、 前記線形フィードバックシフトレジスタに並列に連結された複数のスレーブ回
    路と、を備え、 前記複数のスレーブ回路それぞれは、コード空間の固有オフセットに対応して
    いる固有マスクワードをマスター線形フィードバックシフトレジスタから受信す
    るためのマスク回路を有し、前記複数のスレーブ回路それぞれはコードシーケン
    ス出力を並行して提供することを特徴とする設定可能コード発生器。
  2. 【請求項２】 複数のメモリレジスタを更に備え、各メモリレジスタは前記
    複数のスレーブ回路の各回路毎に１マスクワードを記憶することを特徴とする、
    請求項１に記載の設定可能コード発生器。
  3. 【請求項３】 前記複数のスレーブ回路それぞれからの出力に連結され、且
    つ最終的出力ラインに連結されている、所望の出力シーケンスを選択するための
    選択的相互接続を更に備えていることを特徴とする、請求項４に記載の設定可能
    コード発生器。
  4. 【請求項４】 前記複数のスレーブ回路それぞれの最終的出力ラインに連結
    され、前記複数のスレーブ回路それぞれからのコードシーケンスの少なくとも1
    ビットを記憶するためのインタフェースを更に備えていることを特徴とする、請
    求項４に記載の設定可能コード発生器。
  5. 【請求項５】 前記複数のスレーブ回路それぞれからの前記出力ラインは前
    記インタフェースに並列に連結され、前記インタフェースは前記複数のスレーブ
    回路それぞれからのコードシーケンスの少なくとも1ビットを並行して記憶する
    ことを特徴とする、請求項４に記載の設定可能コード発生器。
  6. 【請求項６】 可変長を有する線形フィードバックシフトレジスタ（ＬＦＳ
    Ｒ）において、 最上位ビットスライスと、 選択的相互接続と多項式メモリレジスタとを有する最下位ビットスライスであ
    って、前記最下位のビットスライスの前記選択的相互接続は、前記最上位ビット
    スライスと前記多項式メモリレジスタとに連結されている最下位ビットスライス
    と、 ガロア構成内の前記最下位ビットスライス及び前記最上位ビットスライスに連
    結され、選択的相互接続と多項式メモリレジスタを有している少なくとも１つの
    中間ビットスライスであって、前記少なくとも１つの中間ビットスライスの前記
    選択的相互接続は前記最上位ビットスライスと前記多項式メモリレジスタに連結
    されている少なくとも１つの中間ビットスライスと、を備えていることを特徴と
    するＬＦＳＲ。
  7. 【請求項７】 前記最上位ビットスライスは多項式メモリレジスタを必要と
    しないことを特徴とする、請求項６に記載のＬＦＳＲ。
  8. 【請求項８】 前記最上位ビットスライス、前記最下位ビットスライス、及
    び前記少なくとも１つの中間ビットスライスは、全てガロア構成に対しては互い
    に連結された状態メモリレジスタを有することを特徴とする、請求項６に記載の
    ＬＦＳＲ。
  9. 【請求項９】 モジュール式線形フィードバックシフトレジスタ（ＬＦＳＲ
    ）において、 互いに連結されたビットスライスの第1のグループと、 少なくとも１つのビットスライスの第２のグループと、 前記ビットスライスの第１グループの最上位ビットスライスを前記少なくとも
    １つのビットスライスの第２グループの最下位ビットスライスに連結する第1の
    選択的相互接続であって、前記第２グループの最下位ビットスライスの開始ビッ
    ト値を選択的に伝達する第1の選択的相互接続と、を備えていることを特徴とす
    るモジュール式ＬＦＳＲ。
  10. 【請求項１０】 前記ビットスライスの第１グループと前記少なくとも１つ
    のビットスライスの第２グループは、前記第1の選択的相互接続が、前記ビット
    スライスの第１グループの前記最上位ビットスライスと、前記少なくとも１つの
    ビットスライスの第２グループの前記最下位ビットスライスとの連結を解除した
    場合には、双方共に別個のＬＦＳＲとして作動可能であることを特徴とする、請
    求項８に記載のモジュール式ＬＦＳＲ。
  11. 【請求項１１】 前記ビットスライスの第１グループと前記少なくとも１つ
    のビットスライスの第２グループは、前記第1の選択的相互接続が前記ビットス
    ライスの第１グループの前記最上位ビットスライスと前記少なくとも１つのビッ
    トスライスの第２グループの前記最下位ビットスライスとを結合した場合、単一
    のＬＦＳＲを形成することを特徴とする、請求項８に記載のモジュール式ＬＦＳ
    Ｒ。
  12. 【請求項１２】 前記ビットスライスの第１グループと前記少なくとも１つ
    のビットスライスの第２グループは、共に、フィボナッチフィードバック構成に
    備えて構成されることを特徴とする、請求項８に記載のモジュール式ＬＦＳＲ。
  13. 【請求項１３】 前記ＬＦＳＲは、前記第１グループの最下位ビットスライ
    スに連結された第２の選択的相互接続であって、前記第１グループの前記最下位
    ビットスライスに、前記第１グループ内の全ビットスライスの合計、又は前記第
    １グループ及び前記第２グループ内の全ビットスライスの合計を、選択的に伝達
    するための第２の選択的相互接続を含んでいることを特徴とする、請求項１２に
    記載のモジュール式ＬＦＳＲ。
  14. 【請求項１４】 前記ＬＦＳＲは第１加算器及び第２加算器を含み、前記第
    １加算器は前記第１グループ内の全ビットスライスの値を合計するために前記ビ
    ットスライスの第１グループに連結され、前記第２加算器は前記第２グループ内
    の全ビットスライスの値を合計するために前記ビットスライスの第２グループに
    連結されていることを特徴とする、請求項１３に記載のモジュール式ＬＦＳＲ。
  15. 【請求項１５】 前記ＬＦＳＲは、前記第１加算器、前記第２加算器、及び
    前記第２選択的相互接続に連結された第３の加算器を含み、前記第３の加算器は
    前記第１加算器と前記第２加算器からの結果を合計することを特徴とする、請求
    項１４に記載のモジュール式ＬＦＳＲ。
  16. 【請求項１６】 前記ビットスライスの第１グループと前記少なくとも１つ
    のビットスライスの第２グループは、ガロアＬＦＳＲに対して構成されることを
    特徴とする、請求項８に記載のモジュール式ＬＦＳＲ。
  17. 【請求項１７】 前記第２グループの前記最上位ビットスライスに、前記第
    １グループの前記最上位ビットスライスに、そして前記ビットスライスの第１グ
    ループ内の全ビットスライスに連結された第２の選択的相互接続を更に備え、前
    記第２の選択的相互接続は、前記ビットスライスの第１グループ内の全ビットス
    ライスに、前記ビットスライスの第１グループから又は前記ビットスライスの第
    ２グループからの何れかの最上位ビットスライスを、選択的に伝達するためのも
    のであることを特徴とする、請求項１６に記載のモジュール式ＬＦＳＲ。
  18. 【請求項１８】 前記第１グループ及び前記第２グループのビットスライス
    は、前記ＬＦＳＲ内に複数のフィードバック構成を実現するための設定可能相互
    接続を有していることを特徴とする、請求項８に記載のモジュール式ＬＦＳＲ。
  19. 【請求項１９】 前記設定可能相互接続は、フィボナッチフィードバック構
    成又はガロアフィードバック構成の何れかに対してモジュロ２加算を実行するこ
    とを特徴とする、請求項１８に記載のモジュール式ＬＦＳＲ。
  20. 【請求項２０】 ビットスライスの第3グループ及びビットスライスの第４
    グループを更に備え、前記第3グループは前記第２グループと前記第４グループ
    に連結され、前記第3グループ及び前記第４グループのビットスライスは各々相
    互に連結されていることを特徴とする、請求項８に記載のモジュール式ＬＦＳＲ
    。
  21. 【請求項２１】 前記第１グループは８番目のビットスライスに出力タップ
    がある８ビットスライスを有し、第２グループは８番目のビットスライスに出力
    タップがある８ビットスライスを有し、前記第3グループは９番目のビットスラ
    イスに出力タップがある９ビットスライスを有し、前記第４グループは２５番目
    のビットスライスに出力タップがある２５ビットスライスを有することを特徴と
    する、請求項２０に記載のモジュール式ＬＦＳＲ。
  22. 【請求項２２】 互いに連結されたビットスライスの第３のグループと、互
    いに連結されたビットスライスの第4のグループを含んでおり、前記第3グループ
    からのビットスライスは、前記第４グループからの各順位のビットスライスとグ
    ループを成してＺ４・２ビット数値計算オペレーションを実行できるようにして
    おり、前記第3及び第４グループは前記第１及び第２グループに選択的に連結さ
    れていることを特徴とする、請求項８に記載のモジュール式ＬＦＳＲ。
  23. 【請求項２３】 前記第１グループ、第２グループ、第3グループ、及び第
    ４グループに連結された第２の選択的相互接続を更に含んでおり、前記第２の選
    択的相互接続は、前記ビットスライスの第１グループと第２グループ、又は前記
    ビットスライスの第3グループと第４グループ、の何れかを前記モジュール式Ｌ
    ＦＳＲ内で選択的に使用可能にする制御入力を有していることを特徴とする請求
    項２２に記載のモジュール式ＬＦＳＲ。
  24. 【請求項２４】 前記ビットスライスの第１グループからの第1の出力と、
    前記少なくとも１つのビットスライスの第２グループからの第２の出力とを更に
    備えており、前記第１及び第２出力は並行して提供されることを特徴とする、請
    求項８に記載のモジュール式ＬＦＳＲ。
  25. 【請求項２５】 線形フィードバックシフトレジスタ（ＬＦＳＧ）の複数の
    フォーマットを実行するための設定可能ビットスライスにおいて、 前記ビットスライスの状態を記憶するための状態メモリレジスタと、 前記ＬＦＳＲの第1のフィードバック構成に備えた第1の回路と、 前記ＬＦＳＲの第２のフィードバック構成に備えた第２の回路と、 前記第１及び前記第２の回路を前記状態メモリレジスタに選択的に連結するた
    めの第1の選択的相互接続と、を備えていることを特徴とする設定可能ビットス
    ライス。
  26. 【請求項２６】 前記第１の選択的相互接続に連結され、前記ＬＦＳＲの所
    望のフォーマットを構成するために前記第1の選択的相互接続に構成データを提
    供する構成メモリを更に備えていることを特徴とする、請求項２５に記載の設定
    可能ビットスライス。
  27. 【請求項２７】 前記第１の回路は下流の状態入力を受信するためのスルー
    プットラインであり、前記第１の回路は前記ＬＦＳＲのフィボナッチフィードバ
    ック構成を表していることを特徴とする、請求項２５に記載の設定可能ビットス
    ライス。
  28. 【請求項２８】 前記第２の回路は、前記ＬＦＳＲの最高位ビットスライス
    から状態を受信するための第1の入力と、下流の状態入力を受信するための第２
    の入力と、前記第1の選択的相互接続に連結された出力とを有するモジュロ２加
    算器論理デバイスであり、前記第２の回路は前記ＬＦＳＲのガロアフィードバッ
    ク構成を表していることを特徴とする、請求項２５に記載の設定可能ビットスラ
    イス。
  29. 【請求項２９】 第２の選択的相互接続と、第３の選択的相互接続と、多項
    式メモリレジスタとを更に備え、前記多項式メモリレジスタはフィボナッチフィ
    ードバック構成の場合には状態メモリレジスタの状態を前記第２の選択的相互接
    続経由で選択的に伝達し、前記多項式メモリレジスタはガロアフィードバック構
    成の場合には前記第２の回路の最高位状態を前記第３の選択的相互接続経由で選
    択的に受信することを特徴とする請求項２５に記載の設定可能ビットスライス。
  30. 【請求項３０】 前記第１の回路と、前記第２の回路と、前記状態メモリレ
    ジスタと、前記選択的相互接続とは、１ビットデバイスであることを特徴とする
    請求項２５に記載の設定可能ビットスライス。
  31. 【請求項３１】 前記第１の回路と、前記第２の回路と、前記状態メモリと
    、前記選択的相互接続とは、Ｚ４・２ビット数値計算オペレーションを実行する
    ための２ビットデバイスであることを特徴とする、請求項２５に記載の設定可能
    ビットスライス。
  32. 【請求項３２】 Ｚ４・２ビット数値計算オペレーションを実行するための
    ２ビットＸＯＲ加算器論理デバイスが、前記モジュロ２加算器論理デバイスに代
    えて用いられることを特徴とする請求項２８に記載の設定可能ビットスライス。
  33. 【請求項３３】 Ｚ４・２ビット数値計算オペレーションを実行するための
    第１の２ビットＸＯＲ論理デバイスが、第１のＡＮＤゲート論理デバイスに代え
    て用いられ、第２の２ビットＸＯＲ論理デバイスが、第２のＡＮＤゲート論理デ
    バイスに代えて用いられることを特徴とする、請求項２８に記載の設定可能ビッ
    トスライス。
  34. 【請求項３４】 線形フィードバックシフトレジスタ（ＬＦＳＧ）の状態を
    管理するための設定可能回路において、 第１の比較状態を記録するための第１のメモリレジスタと、 前記第１のメモリレジスタに連結され、前記ＬＦＳＲの第１のジャンプ状態を
    記憶するための第２のメモリレジスタと、 前記第１のメモリレジスタに連結され、前記ＬＦＳＲの状態が前記第１の比較
    状態に整合する場合には、前記第１のジャンプ状態が前記ＬＦＳＲにロードでき
    るようにする比較器と、を備えていることを特徴とする設定可能回路。
  35. 【請求項３５】 第２の比較状態を記憶するための第３のメモリレジスタと
    、 前記第３のメモリレジスタに連結され、第２のジャンプ状態を記録するための
    第４のメモリレジスタと、 前記第３のメモリレジスタに連結され、前記ＬＦＳＲの状態が前記第２の比較
    状態に整合する場合には、前記第２のジャンプ状態が前記ＬＦＳＲにロードでき
    るようにする第２の比較器と、を備えていることを特徴とする、請求項３４に記
    載の設定可能状態回路。
  36. 【請求項３６】 前記第１の比較器と、前記第２のメモリレジスタと、前記
    第４のメモリレジスタとに連結され、前記第１のジャンプ状態又は前記第２のジ
    ャンプ状態を前記ＬＦＳＲに選択的に伝達する選択的相互接続を更に備えている
    ことを特徴とする、請求項３５に記載の設定可能状態回路。
  37. 【請求項３７】 第１の比較器状態を記憶するための前記第１メモリレジス
    タと、第２の比較器状態を記憶するための前記第３のメモリレジスタは、それぞ
    れ、第１チャネルと第２チャネル（タイムスライス）に対して交互にインプリメ
    ントされることを特徴とする、請求項３６に記載の設定可能状態回路。
  38. 【請求項３８】 前記第１の比較器と前記第２の比較器とに連結され、前記
    ＬＦＳＲがジャンプ状態を受け入れるための使用可能信号を提供する第２の選択
    的相互接続を更に備えていることを特徴とする、請求項３５に記載の設定可能状
    態回路。
  39. 【請求項３９】 多重通信プロトコルの直交可変拡散因数（ＯＶＳＦ）コー
    ドを生成するための設定可能コード発生器において、 バイナリカウンタと、 マスクワードを記憶するためのメモリレジスタと、 前記メモリレジスタ及び前記バイナリカウンタに連結され、前記マスクワード
    により構成された通りに、前記バイナリカウンタのビット位置に選択的に連結さ
    れているマスク回路と、を備えていることを特徴とする設定可能コード発生器。
  40. 【請求項４０】 複数のマスク回路と、複数のメモリレジスタを更に含んで
    おり、前記複数のマスク回路はそれぞれに前記バイナリカウンタに並列に連結さ
    れ、前記複数のメモリレジスタはそれぞれに前記複数のマスク回路の１つと連結
    されていることを特徴とする、請求項３９に記載の設定可能コード発生器。
  41. 【請求項４１】 複数の出力シーケンスをＯＶＳＦコード発生器から提供す
    るための複数の出力ラインを更に含んでおり、前記複数の出力ラインはそれぞれ
    に前記複数のマスク回路の１つと連結されていることを特徴とする、請求項４０
    に記載の設定可能コード発生器。
  42. 【請求項４２】 前記各マスク回路は、固有のコードシーケンスを選択する
    ように作動可能であることを特徴とする、請求項４０に記載の設定可能コード発
    生器。
  43. 【請求項４３】 前記複数のマスク回路のうちの２つは第１の通信プロトコ
    ル用のマスクワードを受信し、前記複数のマスク回路のうちの別の２つは第２の
    通信プロトコル用のマスクワードを受信することを特徴とする、請求項４０に記
    載の設定可能コード発生器。
  44. 【請求項４４】 前記複数のマスク回路のうちの２つは同相（Ｉ）チャネル
    用のマスクワードを受信し、前記複数のマスク回路のうちの別の２つは直行位相
    （Ｑ）チャネル用のマスクワードを受信することを特徴とする、請求項４０に記
    載の設定可能コード発生器。
  45. 【請求項４５】 前記バイナリカウンタのビット長は、第１の通信プロトコ
    ルに必要なビット長を超えていることを特徴とする、請求項４０に記載の設定可
    能コード発生器。
  46. 【請求項４６】 複数のコードシーケンスを提供するための設定可能複合コ
    ード発生器において、 第１のコードシーケンスを伝達するための出力ラインを有する第１のコード発
    生器と、 第２のコードシーケンスを伝達するための出力ラインを有し、前記第１のコー
    ド発生器から独立して作動する第２のコード発生器と、 前記第１のコード発生器の出力ラインと、前記第２のコード発生器の出力ライ
    ンとに連結されている、前記第１のコードシーケンスの少なくとも１ビットと、
    前記第２のコードシーケンスの少なくとも１ビットとを記憶するためのインタフ
    ェースと、を備えていることを特徴とする設定可能複合コード発生器。
  47. 【請求項４７】 前記第１のコード発生器からの出力ラインと前記第２のコ
    ード発生器からの出力ラインとは、前記第１のコードシーケンスの少なくとも１
    ビットと前記第２のコードシーケンスの少なくとも１ビットとを並行して記憶す
    る前記インタフェースに、並列に連結されていることを特徴とする、請求項４６
    に記載の設定可能複合コード発生器。
  48. 【請求項４８】 前記インタフェースは、前記第１のコードシーケンスの少
    なくとも１つの遅延ビットを記憶することを特徴とする、請求項４６に記載の設
    定可能複合コード発生器。
  49. 【請求項４９】 前記第１のコード発生器と、前記第２のコード発生器と、
    前記インタフェースとに連結され、前記第１のコード発生器と、前記第２のコー
    ド発生器と、前記インタフェースとに連絡する局所クロック速度を作成するため
    に入力クロック速度をスケーリングする局所コントローラを更に備えていること
    を特徴とする、請求項４６に記載の設定可能複合コード発生器。
  50. 【請求項５０】 前記第１のコード発生器は、チャネル化コードを生成する
    ことを特徴とする、請求項４６に記載の設定可能複合コード発生器。
  51. 【請求項５１】 前記チャネル化コードは、通信プロトコル用のＯＶＳＦコ
    ードシーケンスであることを特徴とする、請求項５０に記載の設定可能複合コー
    ド発生器。
  52. 【請求項５２】 前記第２のコード発生器は、擬似ノイズ（ＰＮ）シーケン
    ス拡散コードを提供することを特徴とする、請求項４６に記載の設定可能複合コ
    ード発生器。
  53. 【請求項５３】 前記第２のコード発生器は、複数の潜在的通信プロトコル
    に対して複数の独立したＰＮコードシーケンスを並列的に生成することを特徴と
    する、請求項５２に記載の設定可能複合コード発生器。
  54. 【請求項５４】 前記インタフェースに連結されており、前記複合コード発
    生器システムから独立して作動する第３のコード発生器からコードシーケンスを
    受信し、前記第１のコード発生器と前記第２のコード発生器の基準状態を提供す
    る入力バスを更に備えていることを特徴とする、請求項４６に記載の設定可能複
    合コード発生器。
  55. 【請求項５５】 前記第１のコード発生器に連結されており、それぞれに前
    記第１のコード発生器からの出力に関し前記インタフェースに出力が並列に連結
    されている複数のマスク回路を更に備えていることを特徴とする、請求項４６に
    記載の設定可能複合コード発生器。
  56. 【請求項５６】 前記インタフェースに連結されている、大域コード発生器
    からコードシーケンスを受信するための大域コードシーケンスインタフェースを
    更に備えていることを特徴とする、請求項４６に記載の設定可能複合コード発生
    器。
  57. 【請求項５７】 コードシーケンスを処理するための設定可能出力調整回路
    （ＯＣＣ）において、 複数のコードシーケンスを伝達するための複数の入力ラインと、 前記複数の入力ラインに連結されている、所与のアプリケーションに対して前
    記複数の入力ライン上で受信される複数のコードシーケンスのうち所望のコード
    シーケンスを選択するためのマスク回路と、 前記マスク回路に連結され、前記複数のコードシーケンスのうちの所望のコー
    ドシーケンスを選択するために、前記マスク回路にマスクワードを提供するメモ
    リレジスタと、を備えていることを特徴とする設定可能ＯＣＣ。
  58. 【請求項５８】 前記複数の入力ラインはバスとして設けられていることを
    特徴とする請求項５７に記載の設定可能ＯＣＣ。
  59. 【請求項５９】 前記マスク回路に連結されている、第１のコードシーケン
    スからの第1のビットと第２のコードシーケンスからの第２のビットとを並行し
    て記憶するためのインタフェースを更に備えていることを特徴とする、請求項５
    ８に記載の設定可能ＯＣＣ。
  60. 【請求項６０】 前記インタフェースは、前記第１のコードシーケンスの少
    なくとも１つの遅延ビットを記憶することを特徴とする、請求項５９に記載の設
    定可能ＯＣＣ。
  61. 【請求項６１】 前記インタフェースは、メモリレジスタのブロックである
    ことを特徴とする、請求項５９に記載の設定可能ＯＣＣ。
  62. 【請求項６２】 複数のメモリブロックと、選択的相互接続とを更に備え、
    前記選択的な相互接続は、前記複数のメモリブロックと、マスク回路とに連結さ
    れ、前記複数のメモリブロックは、利用可能な複数のコードシーケンスの中から
    複数の選択肢を提供していることを特徴とする、請求項５７に記載の設定可能Ｏ
    ＣＣ。
  63. 【請求項６３】 前記複数のメモリブロックはそれぞれ、複数の通信プロト
    コルそれぞれに対するマスクワードを記憶することを特徴とする、請求項６２に
    記載の設定可能ＯＣＣ。
  64. 【請求項６４】 前記複数のメモリブロックはそれぞれ、所与の通信プロト
    コルに対し順次実行されるべき複数の位相シフト公式を表していることを特徴と
    する、請求項６２に記載の設定可能ＯＣＣ。
  65. 【請求項６５】 前記複数の位相シフト公式は、前記複数のメモリブロック
    の何れの除数とも等価であることを特徴とする、請求項６４に記載の設定可能Ｏ
    ＣＣ。
  66. 【請求項６６】 複数のマスク回路と、複数のメモリブロックを更に備え、
    前記複数のマスクは、前記複数の入力ラインに並列に連結され、前記複数のメモ
    リブロックの少なくとも１つはそれぞれ前記複数のマスク回路の１つに連結され
    ていることを特徴とする、請求項５７に記載の設定可能ＯＣＣ。
  67. 【請求項６７】 前記複数のマスク回路はそれぞれ、所望の出力コードシー
    ケンスを入手するために複数のコードシーケンスの何れをも選択的に組み合わせ
    るよう作動可能であることを特徴とする、請求項６６に記載の設定可能ＯＣＣ。
  68. 【請求項６８】 前記マスク回路と前記メモリレジスタに連結された局所コ
    ントローラを更に備えていることを特徴とする、請求項５７に記載の設定可能Ｏ
    ＣＣ。
  69. 【請求項６９】 前記局所コントローラは、クロック速度を局所的にスケー
    リングし、それを第１のコード発生器と、前記第２のコード発生器と、前記イン
    タフェースに伝達することを特徴とする、請求項６７に記載の設定可能ＯＣＣ。
  70. 【請求項７０】 複数のコードシーケンスを提供するための設定可能コード
    発生器システムにおいて、前記コード発生器は、 それぞれが独立したコードシーケンスを生成する複数の独立コード発生器を有
    する複合コード発生器と、 同期化のために大域コードシーケンスを提供する大域コード発生器と、 前記複合コード発生器と前記大域コード発生器とに連結されている、前記大域
    コードシーケンスの内の少なくとも１ビットと、前記複合コード発生器の独立コ
    ードシーケンスの内の少なくとも１つからの少なくとも１ビットとを記憶するた
    めのインタフェースと、を備えていることを特徴とする、設定可能コード発生器
    システム。
  71. 【請求項７１】 前記インタフェースに連結されている、コードシーケンス
    を処理するための出力調整回路（ＯＣＣ）を更に備えていることを特徴とする、
    請求項７０に記載の設定可能コード発生器システム。
  72. 【請求項７２】 前記独立コード発生器の少なくとも１つは、フィードバッ
    クに備えてガロア構成又はフィボナッチ構成を使用可能にするための選択的相互
    接続付きのビットスライスを含んでいることを特徴とする、請求項７０に記載の
    設定可能コード発生器システム。
  73. 【請求項７３】 前記複合コード発生器の少なくとも１つの独立コード発生
    器に連結され、前記少なくとも１つの独立コード発生器により生成されたコード
    シーケンスに関しオフセットコードシーケンスの並列出力を提供する複数のスレ
    ーブ回路を更に備えていることを特徴とする、請求項７０に記載の設定可能コー
    ド発生器システム。
  74. 【請求項７４】 前記独立コード発生器の少なくとも１つは、モジュール式
    線形フィードバックシフトレジスタを有していることを特徴とする、請求項７３
    に記載の設定可能コード発生器システム。
  75. 【請求項７５】 データ信号を処理するための通信装置において、 前記データ信号を送受信するためのフロントエンドプロセッサと、 前記フロントエンドプロセッサに連結されている、前記データ信号を復調する
    ためのモデムと、 前記フロントエンドプロセッサと前記モデムとに連結されたプロセッサと、 前記プロセッサに連結され、複数の通信プロトコルに対し並行コードシーケン
    スを作成し、且つ所望の通信プロトコルに対して前記並行コードシーケンスを調
    整してデータ信号を調整する設定可能コード発生器システムと、を備えているこ
    とを特徴とする通信装置。
  76. 【請求項７６】 前記設定可能コード発生器システムは、複数の通信プロト
    コルに対する前記並列コードシーケンスを並行して生成するための複合コード発
    生器を含んでいることを特徴とする、請求項７５に記載の通信装置。
  77. 【請求項７７】 前記設定可能コード発生器システムは、前記複合コード発
    生器により作成された前記複数のコードシーケンスを同期化するための大域コー
    ド発生器を含んでいることを特徴とする、請求項７６に記載の通信装置。
  78. 【請求項７８】 前記設定可能コード発生器システムは、前記大域コード発
    生器と前記複合コード発生器とに連結され、以降の調整に備えて前記複数の通信
    プロトコルのコードシーケンスを並行して提供するためのインタフェースを含ん
    でいることを特徴とする、請求項７７に記載の通信装置。
  79. 【請求項７９】 前記設定可能コード発生器システムは、インタフェースに
    連結されている、コードシーケンスを処理するための出力調整回路（ＯＣＣ）を
    含んでいることを特徴とする、請求項７５に記載の通信装置。
  80. 【請求項８０】 コード発生器において、複数のコードシーケンスを異なる
    コードオフセットで設定可能に生成する方法において、 ａ）複数のマスクワードを複数のマスク回路で受信する段階であって、前記複
    数のマスクワードを１マスクワードずつ前記複数のマスク回路の各回路で受信す
    る段階と、 ｂ）前記コード発生器の複数のメモリレジスタからの、多項式シーケンスを表
    している状態を、前記複数のマスク回路の各回路で並行して受信する段階と、 ｃ）前記複数のマスク回路それぞれの中の、前記コード発生器からの前記状態
    を、前記複数のマスク回路それぞれで受信されたマスクワードに従って選択的に
    送信する段階と、 ｄ）前記複数のマスク回路それぞれで前記状態を合算して、前記複数のマスク
    回路それぞれの出力値を達成する段階と、を備えていることを特徴とする方法。
  81. 【請求項８１】 ｅ）選択的相互接続装置で、前記複数のマスク回路それぞ
    れからの前記出力値を受信する段階と、 ｆ）前記選択的相互接続装置からの１つの出力値を選択的に伝達する段階と、
    を更に備えていることを特徴とする、請求項８０に記載の方法。
  82. 【請求項８２】 ｆ）前記複数のメモリレジスタを有するインタフェースに
    おいて、前記複数のマスク回路それぞれからの前記出力値を受信する段階と、 ｇ）前記複数のマスク回路それぞれからの前記出力値を、前記複数のメモリレ
    ジスタの１つに記憶する段階と、を更に備えていることを特徴とする、請求項８
    ０に記載の方法。
  83. 【請求項８３】 ｈ）前記複数のマスク回路それぞれの前記出力値を、前記
    インタフェースから並行してバスを経由して伝達する段階を更に備えていること
    を特徴とする、請求項８２に記載の方法。
  84. 【請求項８４】 ｉ）前記コード発生器のために前記クロックを循環させる
    段階と、 ｊ）前記ａ）からｈ）までの段階を繰り返す段階と、 ｋ）前記複数のマスク回路それぞれからの前記出力をインタフェース内に上書
    きする段階と、を更に備えていることを特徴とする、請求項８３に記載の方法。
  85. 【請求項８５】 線形フィードバックシフトレジスタ（ＬＦＳＲ）の仮想長
    を設定可能に短縮する方法において、 ａ）前記ＬＦＳＲに関する初期状態を受信する段階と、 ｂ）前記初期状態を前記ＬＦＳＲの最高累乗端に向けてロードする段階と、 ｃ）前記ＬＦＳＲ内である個数のレジスタを選択的に作動させるマスクワード
    を前記ＬＦＳＲの最高累乗端に向けてロードする段階と、を更に備えていること
    を特徴とする方法。
  86. 【請求項８６】 前記ＬＦＳＲ内の最高位ビットスライスの状態を、前記Ｌ
    ＦＳＲ内の残り全部のビットスライスに、選択的に伝達する段階を更に備えてい
    ることを特徴とする、請求項８６に記載の方法。
  87. 【請求項８７】 ｅ）多項式係数を、前記ＬＦＳＲの最下位ビットスライス
    で、前記最下位ビットスライスを前記最上位ビットスライスに選択的に結合する
    ために、受信する段階を更に備えていることを特徴とする、請求項８６に記載の
    方法。
  88. 【請求項８８】 前記ＬＦＳＲは、ガロア・フィードバック構成内で連結さ
    れていることを特徴とする、請求項８６に記載の方法。
  89. 【請求項８９】 モジュール式ＬＦＳＲを設定可能に作動させる方法におい
    て、 ａ）制御入力を、ビットスライスの第１のグループをビットスライスの第２の
    グループに選択的に連結する第１の選択的相互接続で受信する段階と、 ｂ）前記ビットスライスの第１のグループを前記ビットスライスの第２のグル
    ープから前記第１の選択的相互接続によって切り離し、これにより前記ビットス
    ライスの第１のグループ内の最高位ビットスライスからの状態が、前記ビットス
    ライスの第２のグループの最下位ビットスライスに移動することを排除する段階
    と、を備えていることを特徴とする方法。
  90. 【請求項９０】 ｃ）制御入力が第２の値である場合は、前記ビットスライ
    スの第１のグループを前記ビットスライスの第２のグループに前記第１の選択的
    相互接続を介して連結し、前記第１のグループ内の最高位ビットスライスからの
    状態を前記第２のグループの最下位ビットスライスに伝達する連結する段階と、 ｄ）第２の選択的相互接続を介して、前記ビットスライスの第２のグループか
    らのフィードバック状態を前記ビットスライスの第１グループに選択的に伝達す
    る段階と、を更に備えていることを特徴とする請求項９０に記載の方法。
  91. 【請求項９１】 ｅ）前記ビットスライスの第２のグループの合計を前記ビ
    ットスライスの第１のグループの合計に加算することにより加算器内で複合フィ
    ボナッチフィードバック状態を計算する段階と、 ｆ）前記複合フィボナッチフィードバック状態を、前記第２の選択的相互接続
    を介して、前記ビットスライスの第１のグループ内の最下位ビットスライスに伝
    達する段階と、を備えていることを特徴とする請求項９１に記載の方法。
  92. 【請求項９２】 ｅ）前記第２グループ内の最高位ビットスライスのガロア
    フィードバック状態を、前記第１のグループ内の全ビットスライスに、前記第２
    の選択的相互接続を介して伝達する段階を更に備えていることを特徴とする、請
    求項９１に記載の方法。
  93. 【請求項９３】 ｄ）前記ビットスライスの第１のグループと第２のグルー
    プが結合され又は切り離された場合には、前記ビットスライスの第１のグループ
    からの出力と前記ビットスライスの第２のグループからの出力を並行して伝達す
    る段階を更に備えていることを特徴とする請求項９２に記載の方法。
  94. 【請求項９４】 複数のフィードバック構成の１つにおいて作動するＬＦＳ
    Ｒの設定可能ビットスライスを構成する方法において、 ａ）前記ビットスライス用の選択的相互接続で、前記ＬＦＳＲの第１のフィー
    ドバック構成に対する第１の入力状態を受信する段階と、 ｂ）前記ビットスライス用の前記選択的相互接続で、前記ＬＦＳＲの第２のフ
    ィードバック構成に対する第２の入力状態を受信する段階と、 ｃ）制御信号を前記選択的相互接続で受信する段階と、 ｄ）前記制御信号に従って、前記第１の入力状態又は前記第２の入力状態を、
    前記ビットスライスの現在の状態を表している、前記設定可能ビットスライスの
    メモリレジスタに、選択的に結合する段階と、を備えていることを特徴とする方
    法。
  95. 【請求項９５】 ｅ）前記第１のフィードバック構成に関する第１のフィー
    ドバック状態を受信する段階であって、前記第１のフィードバック構成はガロア
    構成である段階と、 ｆ）多項式メモリレジスタの状態に従って、前記第１のフィードバック状態が
    前記第１の入力と合算されるようにする段階と、を更に備えていることを特徴と
    する、請求項９５に記載の方法。
  96. 【請求項９６】 ｇ）前記多項式メモリレジスタの状態に従って、前記ＬＦ
    ＳＲの前記第２のフィードバック構成に関するフィードバック状態が、前記ビッ
    トスライスから送信されるようにする段階であって、前記第２のフィードバック
    構成はフィボナッチフィードバック構成である段階を更に備えていることを特徴
    とする、請求項９６に記載の方法。
  97. 【請求項９７】 ＬＦＳＲ状態を設定可能に前進させる方法において、 ａ）前記ＬＦＳＲの状態を第１の比較器で受信する段階と、 ｂ）第１の比較状態を前記第１の比較器で受信する段階と、 ｃ）前記ＬＦＳＲの状態が前記第１の比較状態に整合する場合には、第１のジ
    ャンプ状態をメモリから前記ＬＦＳＲに送信する段階と、を備えていることを特
    徴とする方法。
  98. 【請求項９８】 ｄ）前記ＬＦＳＲの状態が前記第１比較状態に整合する場
    合には、前記ＬＦＳＲが前記第１のジャンプ状態を受け入れられるようにする第
    １の使用可能信号を前記第１の比較器から前記ＬＦＳＲに提供する段階を更に備
    えていることを特徴とする、請求項９８に記載の方法。
  99. 【請求項９９】 ｄ）前記ＬＦＳＲの状態を第２の比較器で受信する段階と
    、 ｅ）第２の比較状態を前記第２の比較器で受信する段階と、 ｆ）前記ＬＦＳＲの状態が前記第２の比較状態に整合する場合には、第２のジ
    ャンプ状態をメモリから前記ＬＦＳＲに送信する段階と、を更に備えていること
    を特徴とする、請求項９８に記載の方法。
  100. 【請求項１００】 ｇ）前記ＬＦＳＲの状態が前記第２の比較状態に整合す
    る場合には、前記ＬＦＳＲが前記第１のジャンプ状態を受け入れられるようにす
    る第２の使用可能信号を前記第２の比較器から前記ＬＦＳＲに提供する段階を更
    に備えていることを特徴とする、請求項１００に記載の方法
  101. 【請求項１０１】 ｈ）第２の使用可能信号を、前記第２の比較器から、前
    記ＬＦＳＲに対して前記第１のジャンプ状態を切り離し且つ前記第２のジャンプ
    状態を結合する選択的相互接続に提供する段階を更に備えていることを特徴とす
    る請求項１０２に記載の方法。
  102. 【請求項１０２】 複数のチャネル化コードを設定可能に生成する方法にお
    いて、 ａ）複数の状態を有するバイナリカウンタを使用可能にする段階と、 ｂ）前記バイナリカウンタの複数の状態を、第１のマスク回路で受信する段階
    と、 ｃ）第１のマスクワードを、第１のマスク回路でメモリブロックから受信する
    段階と、 ｄ）前記第１のマスクワードに基づく前記第１のマスク回路からの第１の値と
    、前記バイナリカウンタの複数の状態とを送信する段階と、を備えていることを
    特徴とする方法。
  103. 【請求項１０３】 ｅ）前記ａ）からｄ）までの段階を、第２のマスクワー
    ドと第２のマスク回路について並行して繰り返す段階を更に備え、前記第２のマ
    スク回路からの第２の値は、前記第１のマスク回路からの前記第１の値と共に並
    行に出力されることを特徴とする、請求項１０４に記載の方法。
  104. 【請求項１０４】 前記第１の値は第１のメモリレジスタに記憶され、前記
    第２の値は第２のメモリレジスタに記憶され、前記第１メモリレジスタは前記第
    ２メモリレジスタと並列に配置されていることを特徴とする、請求項１０４に記
    載の方法。
  105. 【請求項１０５】 前記バイナリカウンタの長さは、第１のＯＶＳＦコード
    に必要な長さを超えていることを特徴とする、請求項１０４に記載の方法。
  106. 【請求項１０６】 前記第１のマスクワードと前記第１の値は、第１の通信
    プロトコルに対して選定され、前記第２のマスクワードと前記第２の値は、第２
    の通信プロトコルに対して選定されることを特徴とする、請求項１０５に記載の
    方法。
  107. 【請求項１０７】 複数の独立コードシーケンスを設定可能に生成する方法
    において、 ａ）複数のコード発生器のそれぞれからコードシーケンスを並行して生成する
    段階と、 ｂ）前記複数のコード発生器のそれぞれからの前記コードシーケンスを、共通
    のインタフェースに並行して伝達する段階と、 ｃ）前記第１のコードシーケンスからの少なくとも１つの過去の状態を前記イ
    ンタフェースに記憶する段階と、を備えていることを特徴とする方法。
  108. 【請求項１０８】 ｄ）マスク回路を使用して、前記第１のコードシーケン
    スから少なくとも１つのオフセットコードシーケンスを生成する段階を更に備え
    ていることを特徴とする、請求項１０９に記載の方法。
  109. 【請求項１０９】 ｄ）複数のマスク回路を使用して、前記第１のコードシ
    ーケンスから複数のオフセットコードシーケンスを生成する段階を更に備えてお
    り、前記複数のマスク回路はそれぞれ、前記複数のオフセットコードシーケンス
    の１つを担当するようになっていることを特徴とする、請求項１０９に記載の方
    法。
  110. 【請求項１１０】 ｄ）大域コードシーケンスを、大域コード発生器から前
    記共通のインタフェースに受信する段階を更に備えており、前記大域コードシー
    ケンスは、第１のコード発生器と第２のコード発生器とを前記大域コード発生器
    に同期させるための基準を提供することを特徴とする、請求項１０９に記載の方
    法。
  111. 【請求項１１１】 前記複数のコード発生器により生成される前記コードシ
    ーケンスは、所望個数の通信プロトコルの上位セットを含んでいることを特徴と
    する、請求項１０９に記載の方法。
  112. 【請求項１１２】 ｄ）出力クロック速度を生成するために、局所コントロ
    ーラにおける入力クロック速度を局所的にスケーリングする段階と、 ｅ）前記出力クロック速度を、前記第１のコード発生器と前記第２のコード発
    生器とに伝達する段階と、 ｆ）前記第１のコード発生器の出力速度と前記第２のコード発生器の出力速度
    とを出力クロック速度によりスケーリングして、前記第１のコード発生器の出力
    速度と前記第２のコード発生器の出力速度とが凡そ等しくなるようにスケーリン
    グする段階と、を更に備えていることを特徴とする請求項１０９に記載の方法。
  113. 【請求項１１３】 ｄ）前記ビットスライスをガロアフィードバック構成又
    はフィボナッチフィードバック構成として前記第１のコード発生器内に構成する
    段階を更に備えていることを特徴とする、請求項１０９に記載の方法。
  114. 【請求項１１４】 前記コード発生器の１つはＯＶＳＦコード発生器である
    ことを特徴とする、請求項１０９に記載の方法。
  115. 【請求項１１５】 前記コード発生器の内の少なくとも２つは、独立して又
    は単一のコード発生器として作動可能なモジュール式ＬＦＳＲコード発生器であ
    ることを特徴とする請求項１０９に記載の方法。
  116. 【請求項１１６】 ｄ）前記複数のコード発生器の１つ又はそれ以上の状態
    が比較状態に整合した後、ジャンプ状態を前記複数のコード発生器の１つ又はそ
    れ以上にロードする段階を更に備えていることを特徴とする、請求項１０９に記
    載の方法。
  117. 【請求項１１７】 ｄ）マスクワードに前記所与のコード発生器の最高累乗
    端に向けてバイアスを掛け、前記フィードバックを所望長を超える最低累乗ビッ
    トスライスに対しては切り離すことにより、ガロアフィードバックコード発生器
    の長さを短縮する段階を更に備えていることを特徴とする、請求項１１２に記載
    の方法。
  118. 【請求項１１８】 調整回路に提供される複数のコードシーケンスを設定可
    能に調整する方法において、 ａ）前記複数のコードシーケンスをマスク回路で並行して受信する段階と、 ｂ）利用可能な前記複数のコードシーケンスから所望のコードシーケンスを選
    択的に選定するマスクワードをマスク回路で受信する段階と、 ｃ）前記マスクから変更したコードシーケンスを送信する段階と、を備えてい
    ることを特徴とする方法。
  119. 【請求項１１９】 ｄ）通信アルゴリズムに備えて前記入力の前記複数のコ
    ードシーケンスの２つ又はそれ以上を選択的に組み合わせる段階を更に備えてい
    ることを特徴とする、請求項１２０に記載の方法。
  120. 【請求項１２０】 ｄ）前記複数のコードシーケンスの現在の状態を並行し
    て記憶するメモリレジスタから前記複数のコードシーケンスを送信する段階を更
    に備えていることを特徴とする、請求項１２０に記載の方法。
  121. 【請求項１２１】 前記メモリは、前記複数のコードシーケンスの少なくと
    も１つの過去の状態を記憶することを特徴とする、請求項１２０に記載の方法。
  122. 【請求項１２２】 ｄ）並列に連結された複数のマスク回路に対して、前記
    ａ）からｃ）までの段階を繰り返す段階を更に備えていることを特徴とする、請
    求項１２２に記載の方法。
  123. 【請求項１２３】 ｄ）複数のマスクワードを所与のマスク回路へ選択的相
    互接続を経由して提供する段階を更に備えており、前記複数のマスクワードは、
    異なる通信プロトコル、又は異なる通信チャネルに対応していることを特徴とす
    る、請求項１２２に記載の方法。
  124. 【請求項１２４】 ｅ）前記マスク回路に連結している前記選択的相互接続
    を使って、メモリが記憶している前記複数のマスクワードの内の１つを選択的に
    選定する段階を更に備えていることを特徴とする、請求項１２５に記載の方法。
  125. 【請求項１２５】 ＣＤＭＡ通信システム内の複数のプロトコルのコードシ
    ーケンスを設定可能に生成する方法において、 ａ）複数の通信標準に備えて複数の基本コードシーケンスを、複合コード発生
    器を介して並行して生成する段階と、 ｂ）前記複数の基本コードシーケンスを、出力調整回路に並行して伝達する段
    階と、 ｃ）複数の基本コードシーケンスを出力調整回路内で選択的に組み合わせて所
    望の出力コードシーケンスを得る段階と、を備えていることを特徴とする方法。
  126. 【請求項１２６】 ｄ）前記複合コード発生器からの前記基本コードシーケ
    ンスをメモリバッファに記憶する段階を更に備えていることを特徴とする、請求
    項１２７に記載の方法。
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