JP2004079857A

JP2004079857A - Semiconductor device

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Publication number: JP2004079857A
Application number: JP2002239732A
Authority: JP
Inventors: Koji Hosono; 細野　浩司; Hiroshi Nakamura; 中村　寛; Kenichi Imamiya; 今宮　賢一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-08-20
Filing date: 2002-08-20
Publication date: 2004-03-11
Anticipated expiration: 2022-08-20
Also published as: KR20040017775A; JP3910889B2; KR100559272B1; CN1485910A; CN1316614C

Abstract

【課題】微細化による配線間の電界集中を緩和し、信頼性の向上を図る。
【解決手段】配線層Ｍ１のビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、チップ内において、最小幅、最小スペースで配置され、ビット線間には、最大で、電位差Ｖ１が与えられる。最小スペースは、ビット線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値である。この値は、デザインルール又はリソグラフィによる最小加工寸法であってもよい。配線層Ｍ１のシールド電源線ＢＬＳＨＩＥＬＤとビット線との間には、電位差Ｖ２（＞Ｖ１）が与えられるが、配線層Ｍ１において、シールド電源線ＢＬＳＨＩＥＬＤは、ビット線が最小スペースで配列される領域から十分に離れている。
【選択図】　　図４An object of the present invention is to reduce electric field concentration between wirings due to miniaturization and improve reliability.
Bit lines BL1e, BL1o, BL2e, BL2o of a wiring layer M1 are arranged with a minimum width and a minimum space in a chip, and a maximum potential difference V1 is applied between the bit lines. The minimum space is a value that does not cause a wiring short due to dielectric breakdown when a potential difference V1 is applied between the bit lines. This value may be a design rule or a minimum feature size by lithography. A potential difference V2 (> V1) is applied between the shield power supply line BLSHIELD of the wiring layer M1 and the bit line. In the wiring layer M1, the shield power supply line BLSHIELD is set from a region where the bit lines are arranged in the minimum space. Far enough away.
[Selection diagram] Fig. 4

Description

【０００１】
【発明の属する技術分野】
本発明は、高電圧がかかる配線間の電界を弱めるための配線レイアウトに関し、特に、不揮発性半導体メモリのビット線に適用される。
【０００２】
【従来の技術】
まず、本発明の従来の技術について、不揮発性半導体メモリの一種であるＮＡＮＤ型フラッシュメモリを例に説明する。
【０００３】
図９は、ＮＡＮＤ型フラッシュメモリのセルアレイ部の一例を示している。　この例では、説明を簡単にするため、１つのＮＡＮＤブロック（消去単位）についてのみ図示している。
【０００４】
ＮＡＮＤ型フラッシュメモリは、電気的に書き換え可能な不揮発性半導体メモリの一種である。ＮＡＮＤブロックは、消去単位を表し、ＮＡＮＤブロック内のメモリセルのデータは、同時に消去される。ＮＡＮＤブロックは、複数のＮＡＮＤセルユニット１を有し、これら複数のＮＡＮＤセルユニット１は、例えば、１つのセルＰウェル領域ＣＰＷＥＬＬ内に配置される。
【０００５】
ＮＡＮＤセルユニットは、直列接続される複数のメモリセル２からなるＮＡＮＤ列と、このＮＡＮＤ列の両端にそれぞれ１つずつ接続されるセレクトゲートトランジスタ３とから構成される。ＮＡＮＤ列の一端に接続されるセレクトゲートトランジスタ３は、共通ソース線ＣＥＬＳＲＣに接続され、ＮＡＮＤ列の他端に接続されるセレクトゲートトランジスタ３は、ビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏに接続される。
【０００６】
ワード線ＷＬ０，ＷＬ１，・・・ＷＬ１５は、ＮＡＮＤセルユニット１内のメモリセル２に接続され、メモリセル２のコントロールゲート電極として機能している。セレクトゲート線ＳＧＳ，ＳＧＤは、ＮＡＮＤセルユニット１内のセレクトゲートトランジスタ３に接続され、セレクトゲートトランジスタ３のゲート電極として機能している。
【０００７】
本例では、１つのセンスアンプ（Ｓ／Ａ）４には、選択回路５Ａを経由して、２本のビット線ＢＬｉｅ，ＢＬｉｏ（ｉ＝１，２，・・・ｎ）が接続されるセルアレイ構造を採用している。また、２本のビット線ＢＬｉｅ，ＢＬｉｏは、選択回路５Ｂを経由して、シールド電源線ＢＬＳＨＩＥＬＤに接続される。この構造によれば、読み出し時に、いわゆるシールドビット線読み出し手法を適用できる。
【０００８】
即ち、制御信号ＢＬＳｅが“Ｈ”、制御信号ＢＬＳｏが“Ｌ”のとき、ＮチャネルＭＯＳトランジスタ６Ａがオン状態となるため、偶数番目のビット線ＢＬｉｅがセンスアンプ４に電気的に接続される。この時、制御信号ＢＩＡＳｅは、“Ｌ”、制御信号ＢＩＡＳｏは、“Ｈ”になっているため、ＮチャネルＭＯＳトランジスタ７Ｂは、オン状態であり、奇数番目のビット線ＢＬｉｏには、シールド電位ＶＳＨＩＥＬＤ（例えば、０Ｖ）が供給されている。
【０００９】
また、制御信号ＢＬＳｅが“Ｌ”、制御信号ＢＬＳｏが“Ｈ”のとき、ＮチャネルＭＯＳトランジスタ７Ａがオン状態となるため、奇数番目のビット線ＢＬｉｏがセンスアンプ４に電気的に接続される。この時、制御信号ＢＩＡＳｅは、“Ｈ”、制御信号ＢＩＡＳｏは、“Ｌ”になっているため、ＮチャネルＭＯＳトランジスタ６Ｂは、オン状態であり、偶数番目のビット線ＢＬｉｅには、シールド電位ＶＳＨＩＥＬＤ（例えば、０Ｖ）が供給されている。
【００１０】
なお、偶数及び奇数に関しては、左端のビット線を先頭に、０から数え始めたときのビット線の順番に従うものとする。
【００１１】
ここで、選択回路５Ａ，５Ｂ内のＮチャネルＭＯＳトランジスタ６Ａ，６Ｂ，７Ａ，７Ｂは、消去時に、全てのビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏが高電位（消去電位）になることから、高耐圧ＭＯＳトランジスタにより構成される。
【００１２】
ＮＡＮＤ型フラッシュメモリでは、書き込み動作と消去動作において、フローティングゲート電極に対し、ＦＮトンネル電流による電荷の注入／排出が実行される。
【００１３】
書き込み時には、例えば、選択されたワード線ＷＬｊに、２０Ｖ、セルＰウェル領域（メモリセルのチャネル）ＣＰＷＥＬＬに、０Ｖが与えられ、消去時には、例えば、選択されたＮＡＮＤブロック内のワード線ＷＬ０，ＷＬ１，・・・ＷＬ１５に、０Ｖ、セルＰウェル領域（メモリセルのチャネル）ＣＰＷＥＬＬに、２０Ｖが与えられる。
【００１４】
消去時においては、実際は、全てのビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏは、フローティング状態となっている。
【００１５】
しかし、セルＰウェル領域ＣＰＷＥＬＬに２０Ｖが与えられると、セルＰウェル領域ＣＰＷＥＬＬとビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏとの間には、フォワードバイアスのダイオード（セルＰウェル領域＋Ｎ型拡散層）が接続された形となる。その結果、ビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏも、２０Ｖ程度に充電される。
【００１６】
このように、書き込み動作又は消去動作においては、選択されたワード線ＷＬｊ又は全てのビット線ＢＬ１ｅ，・・・ＢＬｎｅ；ＢＬ１ｏ，・・・ＢＬｎｏが２０Ｖ程度になる。従って、これらの配線と他の配線との間の電位差が大きくなると、配線間において絶縁破壊が発生し、配線ショートの問題が発生する。
【００１７】
特に、近年では、セルアレイの微細化が進み、配線間のデザインルールが非常に狭くなっている。従って、セルアレイ部及びその近傍においては、高電界による配線ショートが発生する可能性が高くなっており、信頼性を確保する上で、この問題は、避けて通れないものとなっている。
【００１８】
以下、不揮発性半導体メモリのビット線を例に、この問題について詳細に説明する。
【００１９】
図１０は、図９の領域Ｂで示す部分の配線レイアウトを示している。図１１は、図１０のレイアウトをそのままのイメージで回路図に置き換えたものである。
ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、メモリチップ内において、メタル配線Ｍ１として、最小幅、最小スペースでレイアウトされる。
【００２０】
ここで、最小幅とは、リソグラフィによる加工技術により決まる最小幅のことであり、最小スペースとは、リソグラフィによる加工技術に影響を受けるが、原則として、配線間に電圧（電位差）Ｖ１が生じたときに、絶縁破壊による配線ショートが生じない最小のスペースＳ１のことである。
【００２１】
ビット線ＢＬ１ｅ，ＢＬ２ｅは、それぞれ、Ｖ１コンタクトプラグ、メタル配線Ｍ０及びＣＳコンタクトプラグを経由して、ＮチャネルＭＯＳトランジスタ６ＢのＮ型ドレイン拡散層に接続される。ビット線ＢＬ１ｏ，ＢＬ２ｏは、それぞれ、Ｖ１コンタクトプラグ、メタル配線Ｍ０及びＣＳコンタクトプラグを経由して、ＮチャネルＭＯＳトランジスタ７ＢのＮ型ドレイン拡散層に接続される。
【００２２】
シールド電源線ＢＬＳＨＩＥＬＤは、Ｖ１コンタクトプラグ、メタル配線Ｍ０及びＣＳコンタクトプラグを経由して、ＮチャネルＭＯＳトランジスタ６Ｂ，７ＢのＮ型ソース拡散層に接続される。
【００２３】
なお、メタル配線Ｍ０は、シリコン基板（Ｎ型拡散層など）Ｓｉに、他のメタル配線を経由することなく、ＣＳコンタクトプラグを用いて直接接続される最下層のメタル配線のことであり、メタル配線Ｍ１は、メタル配線Ｍ０の１つ上のメタル配線のことである。
【００２４】
ＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂのゲート電極は、例えば、不純物を含む導電性のポリシリコン膜から構成される。
【００２５】
本例の配線レイアウトでは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが、最小幅及び最小スペースでレイアウトされるため、コンタクト部（Ｖ１コンタクトプラグの上部）において、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏに、フリンジが付けられていない。また、Ｖ１コンタクトプラグのサイズは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの幅よりも大きくなっている。
【００２６】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとＶ１コンタクトプラグとの間のスペースは、配線間の絶縁破壊が生じない最小スペースよりもさらに狭くなる。
【００２７】
具体的には、図１０及び図１１の例では、領域Ｘ１において、ビット線ＢＬ１ｏとＶ１コンタクトプラグとの間のスペースが最小スペースよりも狭くなる。また、領域Ｘ２において、シールド電源線ＢＬＳＨＩＥＬＤとＶ１コンタクトプラグとの間のスペースが最小スペースよりも狭くなる。
【００２８】
その結果、その狭くなった部分において電界集中による絶縁破壊が生じ、不揮発性半導体メモリの信頼性を確保できなくなる。
【００２９】
また、本例の配線レイアウトでは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが、最小幅及び最小スペースでレイアウトされると共に、シールド電源線ＢＬＳＨＩＥＬＤとビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとの間のスペースも、最小スペースに設定される。
【００３０】
しかし、この最小スペースは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ間にかかる電圧Ｖ１に基づいて決定される。つまり、シールド電源線ＢＬＳＨＩＥＬＤとビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとの間には、電圧Ｖ１よりも大きな電圧が加わる場合もある。
【００３１】
この場合、シールド電源線ＢＬＳＨＩＥＬＤとビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとの間で電界集中による配線ショートが生じ、不揮発性半導体メモリの信頼性を確保できなくなる。
【００３２】
図１２は、消去時における信号波形図を示している。
時刻ｔ１から時刻ｔ３において、セルＰウェル領域ＣＰＷＥＬＬには、消去電圧として、２０Ｖが与えられる。
【００３３】
この時、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、約２０Ｖ、具体的には、２０Ｖ−Ｖｆ（Ｖｆは、セルＰウェル領域とＮ型拡散層との間のフォワードバイアス電圧）に充電される。一方、シールド電源線ＢＬＳＨＩＥＬＤは、時刻ｔ１から時刻ｔ３において、Ｖｃｃ（例えば、約３Ｖ）に充電される。
【００３４】
従って、消去時、例えば、図１０のビット線ＢＬ１ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間には、２０Ｖ−Ｖｃｃ程度の電位差が生じる。
【００３５】
特に、領域Ｘ１，Ｘ２においては、ビット線ＢＬ１ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間のスペースは、最小スペースよりも狭くなっている。また、リソグラフィ時におけるコンタクトホールや配線の合わせずれや、加工形状のばらつきなどを考慮すると、ビット線ＢＬ１ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間のスペースは、さらに狭くなる可能性も否めない。
【００３６】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間で電界集中による配線ショートが発生する可能性は、非常に大きい。
【００３７】
なお、配線ショートが生じると、消去動作に際して、例えば、電荷が、セルＰウェル領域からビット線ＢＬ１ｏ、さらには、シールド電源線ＢＬＳＨＩＥＬＤにリークすることになり、十分に大きな消去電圧を、セルＰウェル領域に印加することができなくなる。
【００３８】
その結果、消去動作不良が生じ、不揮発性半導体メモリの信頼性を低下させる原因となる。
【００３９】
【発明が解決しようとする課題】
このように、従来は、素子の微細化に伴い、デザインルールが非常に小さくなると、高電圧がかかる配線間においてショートが生じる可能性が大きくなる、という問題があった。
【００４０】
本発明は、このような問題を解決するためになされたもので、その目的は、高電圧がかかる配線間の電界を弱めるための配線レイアウトを提案することにより、半導体装置の高電圧動作に関して、信頼性の向上を図ることにある。
【００４１】
【課題を解決するための手段】
本発明の半導体装置は、第１配線間隔でレイアウトされる第１及び第２配線と、前記第１配線間隔よりも広い第２配線間隔でレイアウトされる第３及び第４配線とを備え、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第３及び第４配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きい。
【００４２】
前記第２配線は、前記第２配線の幅よりも広い幅を有する第１コンタクトプラグに接続され、前記第１配線と前記第１コンタクトプラグとの間の距離は、前記第１配線間隔よりも狭い。
【００４３】
前記第４配線は、前記第４配線の幅よりも広い幅を有する第２コンタクトプラグに接続され、前記第３配線と前記第２コンタクトプラグとの間の距離は、前記第２配線間隔よりも狭い。
【００４４】
前記第１及び第２配線と前記第３及び第４配線とは、同一配線層に形成されていてもよいし、異なる配線層に形成されていてもよい。
【００４５】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置される配線である。
【００４６】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置されるビット線である。
【００４７】
前記第１配線間隔をＳ１，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第３及び第４配線間に生じる最大の電圧をＶ２とした場合に、前記第２配線間隔Ｓ２は、Ｓ２＝（Ｖ２／Ｖ１）×Ｓ１で表される。
【００４８】
前記第１配線と前記第１コンタクトプラグとの間の距離をＳａ，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第３及び第４配線間に生じる最大の電圧をＶ２とした場合に、前記第３配線と前記第２コンタクトプラグとの間の距離Ｓｂは、Ｓｂ＝（Ｖ２／Ｖ１）×Ｓａで表される。
【００４９】
本発明の半導体装置は、第１配線間隔でレイアウトされる第１及び第２配線と、前記第１及び第２配線と同一配線層に形成され、前記第１配線に対して前記第１配線間隔よりも広い第２配線間隔でレイアウトされる第３配線と、前記第２配線と前記第３配線とを接続する第１トランジスタとを備え、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第１及び第３配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きい。
【００５０】
本発明の半導体装置は、第１配線間隔でレイアウトされる第１及び第２配線と、前記第１及び第２配線と同一配線層に形成される第３配線と、前記第２配線と前記第３配線とを接続する第１トランジスタとを備え、前記第１配線間隔は、０．１２μｍ未満で、最小の配線間隔であり、前記第１及び第３配線間に生じる最大の電圧は、前記第１及び第２配線間に生じる最大の電圧よりも大きく、前記第３配線は、前記第１配線に隣接しない位置にレイアウトされる。
【００５１】
前記第２配線は、前記第２配線の直下の配線層を経由して前記第１トランジスタに接続され、前記第３配線は、前記第３配線の直下の配線層を経由して前記第１トランジスタに接続される。
【００５２】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置される配線である。
【００５３】
本発明の半導体装置は、さらに、メモリセルアレイを備え、前記第１及び第２配線は、前記メモリセルアレイ内に配置されるビット線である。
【００５４】
前記第３配線は、読み出し動作時に、前記第２配線に所定電位を与えるための配線であってもよいし、前記第２配線をセンスアンプに接続するための配線であってもよい。
【００５５】
消去動作時に、前記トランジスタは、オフ状態となり、前記第１及び第２配線は、消去電位となり、前記第３配線は、電源電位となる。
【００５６】
前記第１配線間隔をＳ１，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第１及び第３配線間に生じる最大の電圧をＶ２とした場合に、前記第２配線間隔Ｓ２は、Ｓ２＝（Ｖ２／Ｖ１）×Ｓ１で表される。
【００５７】
前記第２配線は、前記第２配線の幅よりも広い幅を有する第１コンタクトプラグに接続され、前記第１配線と前記第１コンタクトプラグとの間の距離は、前記第１配線間隔よりも狭い。
【００５８】
前記第３配線は、前記第３配線の幅よりも広い幅を有する第２コンタクトプラグに接続され、前記第１配線と前記第２コンタクトプラグとの間の距離は、前記第２配線間隔よりも狭い。
【００５９】
前記第１配線と前記第１コンタクトプラグとの間の距離をＳａ，前記第１及び第２配線間に生じる最大の電圧をＶ１、前記第１及び第３配線間に生じる最大の電圧をＶ２とした場合に、前記第１配線と前記第２コンタクトプラグとの間の距離Ｓｂは、Ｓｂ＝（Ｖ２／Ｖ１）×Ｓａで表される。
【００６０】
本発明の半導体装置は、さらに、前記第１配線に接続される第２トランジスタを備え、前記第１及び第２トランジスタは、前記第１及び第２配線が延びる方向に並んで配置される。
【００６１】
前記第２トランジスタは、前記第１配線と前記第３配線との間に接続される。
【００６２】
本発明の半導体装置は、さらに、前記第３配線に隣接して配置される第４配線を備え、前記第２トランジスタは、前記第３配線と前記第４配線との間に配置される。
【００６３】
本発明の半導体装置は、さらに、前記第１又は第２配線に隣接して配置される第４配線を備え、前記第４配線は、フローティング状態に設定されるダミー配線である。
【００６４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【００６５】
１．　概念
（１）　　第１概念
図１は、本発明の第１概念を示す図である。
第１及び第２配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ１がかかるものとする。また、第１及び第２配線のスペースＳ１は、少なくとも第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。
【００６６】
この値は、第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない最小値となる場合もあるし、リソグラフィによる加工技術により制限される場合もある。
【００６７】
ここでは、この最小値は、リソグラフィによる最小加工寸法又はデザインルール（０．１２μｍ未満の値）に等しいものとする。つまり、スペースＳ１は、第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない最小値と定義する。
【００６８】
一方、第３及び第４配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ２（＞Ｖ１）がかかるものとする。第３及び第４配線は、第１及び第２配線と同じ配線層に形成されていてもよいし、また、異なる配線層に形成されていてもよい。
【００６９】
この場合、第３及び第４配線のスペースＳ２は、スペースＳ１よりも大きな値、具体的には、少なくとも第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。具体的には、スペースＳ２は、第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない最小値又はそれ以上の値に設定される。
【００７０】
（２）　　第２概念
図２は、本発明の第２概念を示す図である。
第１及び第２配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ１がかかるものとする。また、第１及び第２配線のスペースは、デザインルール（例えば、０．１２μｍ未満の値）又はリソグラフィによる最小加工寸法に設定される。
【００７１】
第２の概念では、コンタクトプラグのサイズが第２配線の幅よりも大きいものと仮定する。この場合、第１配線とコンタクトプラグとの間のスペースＳａは、第１配線と第２配線との間のスペース（デザインルール又は最小加工寸法）よりも狭くなる。
【００７２】
第２の概念では、第１配線とコンタクトプラグとの間のスペースＳａは、少なくとも第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。具体的には、スペースＳａは、第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない最小値に設定される。
【００７３】
一方、第３及び第４配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ２（＞Ｖ１）がかかるものとする。第３及び第４配線は、第１及び第２配線と同じ配線層に形成されていてもよいし、また、異なる配線層に形成されていてもよい。
【００７４】
この場合、第３配線とコンタクトプラグとの間のスペースＳｂは、スペースＳａよりも大きな値、つまり、少なくとも第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。具体的には、スペースＳｂは、第３及び第４配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない最小値又はそれ以上の値に設定される。
【００７５】
（３）　　第３概念
図３は、本発明の第３概念を示す図である。
第１及び第２配線は、同一配線層に形成され、両者間には、最大で、電位差Ｖ１がかかるものとする。また、第１及び第２配線のスペースＳ１は、少なくとも第１及び第２配線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値に設定される。この値は、例えば、リソグラフィによる最小加工寸法又はデザインルール（０．１２μｍ未満の値）に等しい。
【００７６】
一方、第３配線は、第１及び第２配線と同一配線層に形成され、第１及び第３配線間には、最大で、電位差Ｖ２（＞Ｖ１）がかかるものとする。この場合、第１及び第３配線のスペースＳ２は、スペースＳ１よりも大きな値、具体的には、少なくとも第１及び第３配線間に電位差Ｖ２が与えられたときに、絶縁破壊による配線ショートが生じない最小値又はそれ以上の値に設定される。
【００７７】
なお、第２配線と第３配線は、高耐圧ＭＯＳトランジスタによって、互いに接続されている。
【００７８】
（４）　　数値例
第１概念は、第１及び第２配線間のスペースＳ１が決まっている場合に、第３及び第４配線間のスペースＳ２を決定するレイアウト手法に関する。第３概念は、第１及び第２配線間のスペースＳ１が決まっている場合に、第１及び第３配線間のスペースＳ２を決定するレイアウト手法に関する。
【００７９】
第１及び第３概念では、スペースＳ１とスペースＳ２との間には、Ｅ（電界）＝Ｖ１／Ｓ１＝Ｖ２／Ｓ２なる関係が成り立つ。
【００８０】
また、第２概念は、第１配線とコンタクトプラグとの間のスペースＳａが決まっている場合に、第３配線とコンタクトプラグとの間のスペースＳｂを決定するレイアウト手法に関する。
【００８１】
第２概念では、スペースＳａとスペースＳｂとの間には、Ｅ（電界）＝Ｖ１／Ｓａ＝Ｖ２／Ｓｂなる関係が成り立つ。
【００８２】
この関係を基にして、Ｓ１，Ｓ２，Ｓａ，Ｓｂの値をシミュレーションすることができる。
【００８３】
例えば、Ｖ１を、３．６Ｖに固定し、かつ、Ｖ２を、２０Ｖに固定すると、Ｓ１が０．１μｍのとき、Ｓ２は、０．５６μｍとなる。また、Ｓ１が０．０９μｍのときは、Ｓ２は、０．５０μｍとなり、Ｓ１が０．０５μｍのときは、Ｓ２は、０．２８μｍとなり、Ｓ１が０．０３μｍのときは、Ｓ２は、０．１６７μｍとなり、Ｓ１が０．０２５μｍのときは、Ｓ２は、０．１４μｍとなる。
【００８４】
なお、これらの数値Ｓ１，Ｓ２，Ｓａ，Ｓｂは、実際には、配線加工後の配線間隔等を意味する。一方、配線加工時には、マスクの合わせずれなどの不確定要素が混入する。即ち、配線加工前の設計（デザイン）上の配線間隔等（レイアウトパターン作成時のサイズ）Ｓ１’，Ｓ２’，Ｓａ’，Ｓｂ’と、配線加工後の配線間隔等との間には、いくらかの変換差が存在する。
【００８５】
従って、設計上の配線間隔等Ｓ１’，Ｓ２’，Ｓａ’，Ｓｂ’は、この変換差を考慮して決定される。
【００８６】
（５）　　まとめ
このように、チップ内において最も狭いスペースＳ１，Ｓａとなる第１及び第２配線間に生じる最大の電位差Ｖ１、並びに、第３及び第４配線間又は第１及び第３配線間に生じる最大の電位差Ｖ２に基づいて、第３及び第４配線間のスペースＳ２又は第１及び第３配線間のスペースＳｂの値を決定している。
【００８７】
これにより、高電圧Ｖ２がかかる第３及び第４配線又は第１及び第３配線のレイアウトを容易に行えると共に、半導体装置の高電圧動作に関して、信頼性の向上を図ることができる。
【００８８】
２．　実施の形態
以下、具体的に、本発明の実施の形態について説明する。
【００８９】
（１）　　第１例
図４は、本発明の実施の形態に関わる配線レイアウトを示している。図５は、図４のレイアウトをそのままのイメージで回路図に置き換えたものである。
図４のレイアウトは、図９の領域Ｂの部分に相当し、図１０の従来のレイアウトを改良した形となっている。
【００９０】
選択回路としてのＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂは、シールド電位ＶＳＨＩＥＬＤを与えるビット線を選択する機能を有すると共に、消去動作において、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの電位（約２０Ｖ）がシールド電源線ＢＬＳＨＩＥＬＤに伝わるのを防止する機能を有する。
【００９１】
消去動作において、セルＰウェル領域ＣＰＷＥＬＬからビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏに電荷が充電されることを防止するのは、非常に困難なことである。一方、消去動作において、シールド電源線ＢＬＳＨＩＥＬＤは、電源電位Ｖｃｃ（例えば、３Ｖ）程度に充電される。
【００９２】
従って、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）とシールド電源線ＢＬＳＨＩＥＬＤ（Ｖ１コンタクトプラグを含む）との間の電界を弱めるには、両者の距離を十分に離せばよい。理想的には、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとが、配線の幅方向において互いに隣接しないようにすればよい。
【００９３】
そのために、本例では、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ及びシールド電源線ＢＬＳＨＩＥＬＤの直下に配置されるメタル配線Ｍ０を大いに利用する。
【００９４】
図９から明らかなように、シールド電源線ＢＬＳＨＩＥＬＤ側の全ての選択回路５Ｂ（ＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂ）は、シールド電源線ＢＬＳＨＩＥＬＤに共通に接続される。
【００９５】
そこで、本例では、複数（例えば、２つ）の選択回路５Ｂ内のＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂのソースを、メタル配線Ｍ０で共通接続し、このメタル配線Ｍ０を、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが存在しない領域まで引き伸ばす。
【００９６】
そして、そのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが存在しない領域において、メタル配線Ｍ０とシールド電源線ＢＬＳＨＩＥＬＤ（メタル配線Ｍ１）とを、Ｖ１コンタクトプラグにより接続する。
【００９７】
これにより、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）とシールド電源線ＢＬＳＨＩＥＬＤ（Ｖ１コンタクトプラグを含む）とが、配線の幅方向において互いに隣接しない配線レイアウトを実現できる。
【００９８】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとは、同一配線層で、必要以上に近づくことがなく、半導体装置の高電圧動作に関して、信頼性の向上を図ることができる。
【００９９】
なお、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂとを接続するために設けられる中間層としてのメタル配線Ｍ０と、シールド電源線ＢＬＳＨＩＥＬＤとＮチャネルＭＯＳトランジスタ６Ｂ，７Ｂとを接続するために設けられる中間層としてのメタル配線Ｍ０とに関しても、絶縁破壊による配線ショートを防止するのに十分な距離を空けて、配置する必要がある。
【０１００】
（２）　　第２例
図６は、本発明の実施の形態に関わる配線レイアウトを示している。図７は、図６のレイアウトをそのままのイメージで回路図に置き換えたものである。
図６のレイアウトは、図９の領域Ａの部分に相当する。
【０１０１】
選択回路としてのＮチャネルＭＯＳトランジスタ６Ａ，７Ａは、センスアンプＳ／Ａに接続するビット線を選択する機能を有すると共に、消去動作において、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの電位（約２０Ｖ）がセンスアンプＳ／Ａに伝わるのを防止する機能を有する。
【０１０２】
消去動作において、セルＰウェル領域ＣＰＷＥＬＬからビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏに電荷が充電されることを防止するのは、非常に困難なことである。一方、消去動作において、選択回路としてのＮチャネルＭＯＳトランジスタ６Ａ，７Ａのゲート電位ＢＬＳｅ，ＢＬＳｏは、電源電位Ｖｃｃ（例えば、３Ｖ）に設定され、センスアンプＳ／Ａ側の分岐前のビット線ＢＬ１，ＢＬ２の電位は、Ｖｃｃ−Ｖｔ（Ｖｔは、ＭＯＳトランジスタの閾値電圧）程度になる。
【０１０３】
従って、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）とビット線ＢＬ１，ＢＬ２（Ｖ１コンタクトプラグを含む）との間の電界を弱めるには、両者の距離を十分に離せばよい。そのために、本例では、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ及びビット線ＢＬ１，ＢＬ２の直下に配置されるメタル配線Ｍ０を大いに利用する。
【０１０４】
図９から明らかなように、ビット線ＢＬ１，ＢＬ２側の配線レイアウトに関しては、シールド電源線ＢＬＳＨＩＥＬＤ側の配線レイアウトとは異なり、選択回路５Ａ（ＮチャネルＭＯＳトランジスタ６Ａ，７Ａ）は、個別に、センスアンプＳ／Ａに接続しなければならない。このため、本例では、複数の選択回路５Ａ内のＮチャネルＭＯＳトランジスタ６Ａ，７Ａのソースを、メタル配線Ｍ０で共通接続するということができない。
【０１０５】
そこで、本例では、選択回路５Ａ毎に、ＮチャネルＭＯＳトランジスタ６Ａ，７Ａに接続されるメタル配線Ｍ０を、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが疎に配置される領域まで、引き伸ばす。
【０１０６】
そして、そのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが疎になる領域において、メタル配線Ｍ０とビット線ＢＬ１，ＢＬ２（メタル配線Ｍ１）とを、Ｖ１コンタクトプラグにより接続する。
【０１０７】
なお、ＮチャネルＭＯＳトランジスタ６Ａ，７Ａに接続されるメタル配線Ｍ０を、メタル配線Ｍ１としてのビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏが存在しなくなる領域まで、引き伸ばせれば、さらに良い。
【０１０８】
これにより、同一の配線層に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ（Ｖ１コンタクトプラグを含む）と分岐前のビット線ＢＬ１，ＢＬ２（Ｖ１コンタクトプラグを含む）とが、配線の幅方向において互いに隣接しない配線レイアウトを実現できる。
【０１０９】
また、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏと分岐前のビット線ＢＬ１，ＢＬ２とが、配線の幅方向において互いに隣接する場合であっても、図６及び図７の領域Ｘ４に示されるように、その両者のスペースは、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ同士のスペースに比べて、十分に広くなっている。
【０１１０】
従って、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏと分岐前のビット線ＢＬ１，ＢＬ２とは、同一配線層で、必要以上に近づくことがなく、半導体装置の高電圧動作に関して、配線間の電界の緩和及び信頼性の向上を図ることができる。
【０１１１】
また、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏと分岐前のビット線ＢＬ１，ＢＬ２とが、絶縁破壊によりショートすることがないため、センスアンプＳ／Ａ内のＭＯＳトランジスタに高電圧がかかることがなく、そのＭＯＳトランジスタのゲート破壊やジャンクション破壊を防止できる。
【０１１２】
なお、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとＮチャネルＭＯＳトランジスタ６Ａ，７Ａとを接続するために設けられる中間層としてのメタル配線Ｍ０と、分岐前のビット線ＢＬ１，ＢＬ２とＮチャネルＭＯＳトランジスタ６Ａ，７Ａとを接続するために設けられる中間層としてのメタル配線Ｍ０とに関しても、絶縁破壊による配線ショートを防止するのに十分な距離を空けて、配置する必要がある。
【０１１３】
（３）　　第３例
図８は、本発明の実施の形態に関わる配線レイアウトを示している。
この配線レイアウトは、図４の配線レイアウトを改良したものである。
【０１１４】
図４の例では、同一の配線層Ｍ１に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとシールド電源線ＢＬＳＨＩＥＬＤとの間の電界を弱めるために、配線層Ｍ０を用いて、両者を十分に引き離すレイアウトにした。これによって、配線間隔の極端に狭い場所をなくし、絶縁破壊による配線間ショートを防止するという目的を達成できた。
【０１１５】
しかし、図４の例では、配線幅及び配線間隔が狭い場所におけるパターンの疎密の程度が激しくなるため、配線層Ｍ１のリソグラフィ及び加工面に関しては、最適ということができない。
【０１１６】
そこで、本例では、配線層Ｍ１に形成されるビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの周辺の空き領域に、ダミーパターン（ダミー配線）ＤＵＭＭＹを配置する。
【０１１７】
なお、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏとダミーパターンＤＵＭＭＹとの間隔は、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏ同士の間隔と同じであっても、又は、それよりも広くてもよい。
【０１１８】
このように、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの周辺の空き領域に、ダミーパターンＤＵＭＭＹを配置すれば、配線層Ｍ１のリソグラフィ及び加工に関して、良好な結果を得ることができる。
【０１１９】
図８の例では、ビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏの周辺の空き領域に、２本のダミーパターンＤＵＭＭＹが配置されている。これらダミーパターンＤＵＭＭＹは、フローティング状態であり、かつ、電位が与えられることもない。
【０１２０】
このように、本例によれば、配線間に生じる電界を緩和するという本来の目的を達成しつつ、配線加工の面においても、加工精度に優れた配線レイアウトを実現できる。
【０１２１】
３．　その他
本発明に関しては、主として、ＮＡＮＤ型フラッシュメモリを例にして説明したが、本発明は、ＮＡＮＤ型フラッシュメモリ以外の不揮発性半導体メモリにも適用できる。
【０１２２】
また、実施の形態では、高電圧が与えられるビット線を例に説明したが、本発明は、ビット線以外の配線、例えば、ワード線や、通常の配線などに適用することもできる。
【０１２３】
さらに、本発明は、不揮発性半導体メモリ以外の半導体メモリや、ロジックＬＳＩなどの半導体装置にも適用できる。
【０１２４】
【発明の効果】
以上、説明したように、本発明の半導体装置によれば、高電圧がかかる配線間の電界を弱めるための新規な配線レイアウトにより、半導体装置の高電圧動作に関して、信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１概念を示す図。
【図２】本発明の第２概念を示す図。
【図３】本発明の第３概念を示す図。
【図４】本発明の実施の形態に関わる配線レイアウトを示す平面図。
【図５】図４のレイアウトをそのままのイメージで置き換えた回路図。
【図６】本発明の実施の形態に関わる配線レイアウトを示す平面図。
【図７】図６のレイアウトをそのままのイメージで置き換えた回路図。
【図８】本発明の実施の形態に関わる配線レイアウトを示す平面図。
【図９】ＮＡＮＤ型フラッシュメモリのセルアレイ部を示す回路図。
【図１０】従来の配線レイアウトを示す平面図。
【図１１】図１０のレイアウトをそのままのイメージで置き換えた回路図。
【図１２】消去動作のタイミングを示す動作波形図。
【符号の説明】
１　　　　　　　　　　　　　：ＮＡＮＤセルユニット、
２　　　　　　　　　　　　　：メモリセル、
３　　　　　　　　　　　　　：セレクトゲートトランジスタ、
４　　　　　　　　　　　　　：センスアンプ、
５Ａ，５Ｂ　　　　　　　　　　：選択回路、
６Ａ，６Ｂ，７Ａ，７Ｂ　　　　：ＮチャネルＭＯＳトランジスタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a wiring layout for weakening an electric field between wirings to which a high voltage is applied, and is particularly applied to a bit line of a nonvolatile semiconductor memory.
[0002]
[Prior art]
First, a conventional technique of the present invention will be described by taking a NAND flash memory, which is a kind of nonvolatile semiconductor memory, as an example.
[0003]
FIG. 9 shows an example of a cell array section of a NAND flash memory. In this example, for simplicity, only one NAND block (erasing unit) is shown.
[0004]
A NAND flash memory is a type of electrically rewritable nonvolatile semiconductor memory. The NAND block represents an erase unit, and data of memory cells in the NAND block are erased at the same time. The NAND block has a plurality of NAND cell units 1, and the plurality of NAND cell units 1 are arranged, for example, in one cell P-well region CPWELL.
[0005]
The NAND cell unit includes a NAND string composed of a plurality of memory cells 2 connected in series, and a select gate transistor 3 connected to both ends of the NAND string one by one. The select gate transistors 3 connected to one end of the NAND string are connected to a common source line CELSRC, and the select gate transistors 3 connected to the other end of the NAND string are bit lines BL1e,... BLne; BL1o,. -Connected to BLno.
[0006]
The word lines WL0, WL1,... WL15 are connected to the memory cells 2 in the NAND cell unit 1 and function as control gate electrodes of the memory cells 2. The select gate lines SGS and SGD are connected to the select gate transistor 3 in the NAND cell unit 1 and function as a gate electrode of the select gate transistor 3.
[0007]
In this example, a cell array in which two bit lines BLie, BLio (i = 1, 2,... N) are connected to one sense amplifier (S / A) 4 via a selection circuit 5A. The structure is adopted. Further, the two bit lines BLie and BLio are connected to the shield power supply line BLSHIELD via the selection circuit 5B. According to this structure, at the time of reading, a so-called shield bit line reading method can be applied.
[0008]
That is, when the control signal BLSe is "H" and the control signal BLSo is "L", the N-channel MOS transistor 6A is turned on, so that the even-numbered bit lines BLie are electrically connected to the sense amplifier 4. At this time, since the control signal BIASe is at "L" and the control signal BIASo is at "H", the N-channel MOS transistor 7B is in the ON state, and the odd-numbered bit line BLio is supplied with the shield potential VSHIELD. (For example, 0 V).
[0009]
When the control signal BLSe is “L” and the control signal BLSo is “H”, the N-channel MOS transistor 7A is turned on, so that the odd-numbered bit lines BLio are electrically connected to the sense amplifier 4. At this time, since the control signal BIASe is at "H" and the control signal BIASo is at "L", the N-channel MOS transistor 6B is in the on state, and the shield potential VSHIELD is applied to the even-numbered bit lines BLie. (For example, 0 V).
[0010]
Note that even numbers and odd numbers follow the order of bit lines when counting starts from 0 with the leftmost bit line at the top.
[0011]
Here, in the N-channel MOS transistors 6A, 6B, 7A, 7B in the selection circuits 5A, 5B, all bit lines BL1e,... BLne; BL1o,. Therefore, it is constituted by a high breakdown voltage MOS transistor.
[0012]
In the NAND flash memory, in the write operation and the erase operation, charge injection / discharge is performed on the floating gate electrode by the FN tunnel current.
[0013]
At the time of writing, for example, 20 V is applied to the selected word line WLj, and 0 V is applied to the cell P-well region (channel of the memory cell) CPWELL. At the time of erasing, for example, the word lines WL0 and WL1 in the selected NAND block are applied. ,..., WL15, and 20V are applied to the cell P well region (memory cell channel) CPWELL.
[0014]
At the time of erasing, actually, all the bit lines BL1e,... BLne; BL1o,.
[0015]
However, when 20 V is applied to the cell P well region CPWELL, a forward bias diode (cell P well region) is connected between the cell P well region CPWELL and the bit lines BL1e,... BLne; BL1o,. + N type diffusion layer). As a result, the bit lines BL1e,... BLne; BL1o,.
[0016]
Thus, in the writing operation or the erasing operation, the selected word line WLj or all the bit lines BL1e,... BLne; BL1o,. Therefore, when the potential difference between these wirings and other wirings becomes large, dielectric breakdown occurs between the wirings, and a wiring short-circuit problem occurs.
[0017]
In particular, in recent years, the miniaturization of cell arrays has progressed, and the design rules between wirings have become very narrow. Therefore, in the cell array portion and the vicinity thereof, there is a high possibility that a short circuit occurs due to a high electric field, and this problem is unavoidable in securing reliability.
[0018]
Hereinafter, this problem will be described in detail using a bit line of a nonvolatile semiconductor memory as an example.
[0019]
FIG. 10 shows a wiring layout of a portion indicated by a region B in FIG. FIG. 11 is a circuit diagram in which the layout of FIG. 10 is replaced with an image as it is.
The bit lines BL1e, BL1o, BL2e, BL2o are laid out in the memory chip as a metal wiring M1 with a minimum width and a minimum space.
[0020]
Here, the minimum width is the minimum width determined by the processing technology by lithography, and the minimum space is affected by the processing technology by lithography, but in principle, a voltage (potential difference) V1 is generated between the wirings. Sometimes, it is the minimum space S1 in which a wiring short due to dielectric breakdown does not occur.
[0021]
The bit lines BL1e and BL2e are connected to the N-type drain diffusion layer of the N-channel MOS transistor 6B via the V1 contact plug, the metal wiring M0 and the CS contact plug, respectively. The bit lines BL1o and BL2o are connected to the N-type drain diffusion layer of the N-channel MOS transistor 7B via the V1 contact plug, the metal wiring M0 and the CS contact plug, respectively.
[0022]
The shield power line BLSHIELD is connected to the N-type source diffusion layers of the N-channel MOS transistors 6B and 7B via the V1 contact plug, the metal wiring M0, and the CS contact plug.
[0023]
The metal wiring M0 is a lowermost metal wiring directly connected to a silicon substrate (such as an N-type diffusion layer) Si using a CS contact plug without passing through another metal wiring. The wiring M1 is a metal wiring one level above the metal wiring M0.
[0024]
The gate electrodes of the N-channel MOS transistors 6B and 7B are made of, for example, a conductive polysilicon film containing impurities.
[0025]
In the wiring layout of this example, the bit lines BL1e, BL1o, BL2e, and BL2o are laid out with the minimum width and the minimum space, so that the bit lines BL1e, BL1o, BL2e, and BL2o are provided at the contact portion (above the V1 contact plug). , Not fringed. The size of the V1 contact plug is larger than the width of the bit lines BL1e, BL1o, BL2e, BL2o.
[0026]
Therefore, the space between the bit lines BL1e, BL1o, BL2e, BL2o and the V1 contact plug is narrower than the minimum space in which dielectric breakdown between wirings does not occur.
[0027]
Specifically, in the examples of FIGS. 10 and 11, in the region X1, the space between the bit line BL1o and the V1 contact plug is smaller than the minimum space. Further, in the region X2, the space between the shield power supply line BLSHIELD and the V1 contact plug is smaller than the minimum space.
[0028]
As a result, dielectric breakdown occurs due to concentration of the electric field in the narrowed portion, and the reliability of the nonvolatile semiconductor memory cannot be ensured.
[0029]
In the wiring layout of this example, the bit lines BL1e, BL1o, BL2e, BL2o are laid out with the minimum width and the minimum space, and the space between the shield power supply line BLSHIELD and the bit lines BL1e, BL1o, BL2e, BL2o. Is also set to the minimum space.
[0030]
However, this minimum space is determined based on the voltage V1 applied between the bit lines BL1e, BL1o, BL2e, BL2o. That is, a voltage higher than the voltage V1 may be applied between the shield power supply line BLSHIELD and the bit lines BL1e, BL1o, BL2e, BL2o.
[0031]
In this case, wiring short-circuit occurs due to electric field concentration between the shield power supply line BLSHIELD and the bit lines BL1e, BL1o, BL2e, BL2o, and the reliability of the nonvolatile semiconductor memory cannot be secured.
[0032]
FIG. 12 shows a signal waveform diagram at the time of erasing.
From time t1 to time t3, 20 V is applied to the cell P well region CPWELL as an erase voltage.
[0033]
At this time, the bit lines BL1e, BL1o, BL2e, BL2o are charged to about 20V, specifically, 20V-Vf (Vf is a forward bias voltage between the cell P-well region and the N-type diffusion layer). . On the other hand, shield power supply line BLSHIELD is charged to Vcc (for example, about 3 V) from time t1 to time t3.
[0034]
Therefore, at the time of erasing, for example, a potential difference of about 20 V-Vcc occurs between the bit line BL1o and the shield power supply line BLSHIELD in FIG.
[0035]
In particular, in the regions X1 and X2, the space between the bit line BL1o and the shield power supply line BLSHIELD is smaller than the minimum space. In addition, in consideration of misalignment of contact holes and wirings during lithography, variations in the processing shape, and the like, the space between the bit line BL1o and the shield power supply line BLSHIELD cannot be denied.
[0036]
Therefore, there is a great possibility that a wiring short-circuit occurs due to electric field concentration between the bit lines BL1e, BL1o, BL2e, BL2o and the shield power supply line BLSHIELD.
[0037]
If a wiring short circuit occurs, for example, during the erasing operation, charges leak from the cell P well region to the bit line BL1o and further to the shield power supply line BLSHIELD, and a sufficiently large erase voltage is applied to the cell P well. It cannot be applied to the region.
[0038]
As a result, an erasing operation failure occurs, which causes a decrease in the reliability of the nonvolatile semiconductor memory.
[0039]
[Problems to be solved by the invention]
As described above, conventionally, there has been a problem that when the design rule becomes very small with the miniaturization of the element, the possibility that a short circuit occurs between wirings to which a high voltage is applied increases.
[0040]
The present invention has been made in order to solve such a problem, and an object of the present invention is to propose a wiring layout for weakening an electric field between wirings to which a high voltage is applied, thereby achieving high voltage operation of a semiconductor device. The purpose is to improve reliability.
[0041]
[Means for Solving the Problems]
The semiconductor device of the present invention includes first and second wirings laid out at a first wiring distance, and third and fourth wirings laid out at a second wiring distance wider than the first wiring distance, The first wiring interval is less than 0.12 μm, which is the minimum wiring interval, and the maximum voltage generated between the third and fourth wirings is larger than the maximum voltage generated between the first and second wirings. .
[0042]
The second wiring is connected to a first contact plug having a width larger than the width of the second wiring, and a distance between the first wiring and the first contact plug is larger than a distance between the first wirings. narrow.
[0043]
The fourth wiring is connected to a second contact plug having a width larger than the width of the fourth wiring, and a distance between the third wiring and the second contact plug is larger than a distance between the second wirings. narrow.
[0044]
The first and second wirings and the third and fourth wirings may be formed in the same wiring layer, or may be formed in different wiring layers.
[0045]
The semiconductor device of the present invention further includes a memory cell array, and the first and second wirings are wirings arranged in the memory cell array.
[0046]
The semiconductor device of the present invention further includes a memory cell array, and the first and second wirings are bit lines arranged in the memory cell array.
[0047]
When the first wiring interval is S1, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the third and fourth wirings is V2, the second wiring interval S2 Is represented by S2 = (V2 / V1) × S1.
[0048]
The distance between the first wiring and the first contact plug is Sa, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the third and fourth wirings is V2. In this case, the distance Sb between the third wiring and the second contact plug is represented by Sb = (V2 / V1) × Sa.
[0049]
The semiconductor device of the present invention is formed in the same wiring layer as the first and second wirings laid out at the first wiring distance, and the first wiring distance with respect to the first wiring. A third wiring laid out with a wider second wiring interval, and a first transistor connecting the second wiring and the third wiring, wherein the first wiring interval is less than 0.12 μm, The maximum voltage generated between the first and third wirings is larger than the maximum voltage generated between the first and second wirings.
[0050]
The semiconductor device according to the present invention includes a first and a second wiring laid out at a first wiring interval, a third wiring formed on the same wiring layer as the first and the second wiring, the second wiring and the third wiring. A first transistor connecting the first and third wirings, wherein the first wiring interval is less than 0.12 μm, the minimum wiring interval, and the maximum voltage generated between the first and third wirings is The third wiring is laid out at a position which is larger than the maximum voltage generated between the first and second wirings and which is not adjacent to the first wiring.
[0051]
The second wiring is connected to the first transistor via a wiring layer immediately below the second wiring, and the third wiring is connected to the first transistor via a wiring layer immediately below the third wiring. Connected to.
[0052]
The semiconductor device of the present invention further includes a memory cell array, and the first and second wirings are wirings arranged in the memory cell array.
[0053]
The semiconductor device of the present invention further includes a memory cell array, and the first and second wirings are bit lines arranged in the memory cell array.
[0054]
The third wiring may be a wiring for applying a predetermined potential to the second wiring at the time of a read operation, or may be a wiring for connecting the second wiring to a sense amplifier.
[0055]
During an erase operation, the transistor is turned off, the first and second wirings are at an erase potential, and the third wiring is at a power supply potential.
[0056]
When the first wiring interval is S1, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the first and third wirings is V2, the second wiring interval S2 Is represented by S2 = (V2 / V1) × S1.
[0057]
The second wiring is connected to a first contact plug having a width larger than the width of the second wiring, and a distance between the first wiring and the first contact plug is larger than a distance between the first wirings. narrow.
[0058]
The third wiring is connected to a second contact plug having a width larger than the width of the third wiring, and a distance between the first wiring and the second contact plug is larger than a distance between the second wirings. narrow.
[0059]
The distance between the first wiring and the first contact plug is Sa, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the first and third wirings is V2. In this case, the distance Sb between the first wiring and the second contact plug is represented by Sb = (V2 / V1) × Sa.
[0060]
The semiconductor device of the present invention further includes a second transistor connected to the first wiring, wherein the first and second transistors are arranged side by side in a direction in which the first and second wirings extend.
[0061]
The second transistor is connected between the first wiring and the third wiring.
[0062]
The semiconductor device of the present invention further includes a fourth wiring disposed adjacent to the third wiring, and the second transistor is disposed between the third wiring and the fourth wiring.
[0063]
The semiconductor device according to the present invention further includes a fourth wiring arranged adjacent to the first or second wiring, and the fourth wiring is a dummy wiring set in a floating state.
[0064]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the semiconductor device of the present invention will be described in detail with reference to the drawings.
[0065]
1. concept
(1) First concept
FIG. 1 is a diagram showing a first concept of the present invention.
The first and second wirings are formed in the same wiring layer, and a maximum potential difference V1 is applied between them. The space S1 between the first and second wirings is set to a value that does not cause a wiring short-circuit due to dielectric breakdown when at least a potential difference V1 is applied between the first and second wirings.
[0066]
When the potential difference V1 is applied between the first and second wirings, this value may be a minimum value at which a wiring short-circuit due to dielectric breakdown does not occur, or may be limited by a processing technique using lithography.
[0067]
Here, it is assumed that this minimum value is equal to the minimum processing dimension by lithography or a design rule (a value less than 0.12 μm). That is, the space S1 is defined as a minimum value at which no wiring short-circuit due to dielectric breakdown occurs when the potential difference V1 is applied between the first and second wirings.
[0068]
On the other hand, the third and fourth wirings are formed in the same wiring layer, and a potential difference V2 (> V1) is applied between them at the maximum. The third and fourth wirings may be formed on the same wiring layer as the first and second wirings, or may be formed on different wiring layers.
[0069]
In this case, the space S2 of the third and fourth wirings is larger than the space S1, and more specifically, when a potential difference V2 is applied between at least the third and fourth wirings, a wiring short circuit due to dielectric breakdown occurs. Set to a value that does not occur. Specifically, the space S2 is set to a minimum value or a value that does not cause a wiring short due to dielectric breakdown when a potential difference V2 is applied between the third and fourth wirings.
[0070]
(2) Second concept
FIG. 2 is a diagram showing a second concept of the present invention.
The first and second wirings are formed in the same wiring layer, and a maximum potential difference V1 is applied between them. The space for the first and second wirings is set to a design rule (for example, a value less than 0.12 μm) or a minimum processing dimension by lithography.
[0071]
The second concept assumes that the size of the contact plug is larger than the width of the second wiring. In this case, the space Sa between the first wiring and the contact plug is smaller than the space (design rule or minimum processing size) between the first wiring and the second wiring.
[0072]
In the second concept, the space Sa between the first wiring and the contact plug is set to a value that does not cause a wiring short due to dielectric breakdown when at least a potential difference V1 is applied between the first and second wirings. You. Specifically, the space Sa is set to a minimum value that does not cause a wiring short due to dielectric breakdown when a potential difference V1 is applied between the first and second wirings.
[0073]
On the other hand, the third and fourth wirings are formed in the same wiring layer, and a potential difference V2 (> V1) is applied between them at the maximum. The third and fourth wirings may be formed on the same wiring layer as the first and second wirings, or may be formed on different wiring layers.
[0074]
In this case, the space Sb between the third wiring and the contact plug is larger than the space Sa, that is, when at least a potential difference V2 is applied between the third and fourth wirings, a wiring short circuit due to dielectric breakdown occurs. Set to a value that does not occur. Specifically, the space Sb is set to a minimum value or a value that does not cause a wiring short due to dielectric breakdown when a potential difference V2 is applied between the third and fourth wirings.
[0075]
(3) Third concept
FIG. 3 is a diagram showing a third concept of the present invention.
The first and second wirings are formed in the same wiring layer, and a maximum potential difference V1 is applied between them. The space S1 between the first and second wirings is set to a value that does not cause a wiring short-circuit due to dielectric breakdown when at least a potential difference V1 is applied between the first and second wirings. This value is, for example, equal to the minimum processing dimension by lithography or a design rule (a value less than 0.12 μm).
[0076]
On the other hand, the third wiring is formed in the same wiring layer as the first and second wirings, and a maximum potential difference V2 (> V1) is applied between the first and third wirings. In this case, the space S2 of the first and third wirings is larger than the space S1, specifically, when at least a potential difference V2 is applied between the first and third wirings, a wiring short circuit due to dielectric breakdown occurs. It is set to a minimum value that does not occur, or higher.
[0077]
The second wiring and the third wiring are connected to each other by a high voltage MOS transistor.
[0078]
(4) Numerical example
The first concept relates to a layout method for determining a space S2 between the third and fourth wirings when a space S1 between the first and second wirings is determined. The third concept relates to a layout method for determining a space S2 between the first and third wirings when a space S1 between the first and second wirings is determined.
[0079]
In the first and third concepts, a relationship of E (electric field) = V1 / S1 = V2 / S2 is established between the space S1 and the space S2.
[0080]
Further, the second concept relates to a layout method for determining a space Sb between the third wiring and the contact plug when a space Sa between the first wiring and the contact plug is determined.
[0081]
In the second concept, a relationship of E (electric field) = V1 / Sa = V2 / Sb is established between the space Sa and the space Sb.
[0082]
Based on this relationship, the values of S1, S2, Sa, and Sb can be simulated.
[0083]
For example, if V1 is fixed at 3.6 V and V2 is fixed at 20 V, when S1 is 0.1 μm, S2 is 0.56 μm. When S1 is 0.09 μm, S2 is 0.50 μm, when S1 is 0.05 μm, S2 is 0.28 μm, and when S1 is 0.03 μm, S2 is 0. When S1 is 0.025 μm, S2 is 0.14 μm.
[0084]
Note that these numerical values S1, S2, Sa, and Sb actually mean wiring intervals and the like after wiring processing. On the other hand, during wiring processing, uncertain factors such as misalignment of the mask are mixed. That is, there is some distance between the wiring intervals and the like (sizes at the time of creating the layout pattern) S1 ', S2', Sa 'and Sb' in the design before the wiring processing (design) and the wiring intervals and the like after the wiring processing. There is a conversion difference of
[0085]
Therefore, the designed wiring intervals S1 ', S2', Sa ', Sb' are determined in consideration of the conversion difference.
[0086]
(5) Summary
As described above, the maximum potential difference V1 generated between the first and second wirings in the narrowest spaces S1 and Sa in the chip, and the maximum potential difference generated between the third and fourth wirings or between the first and third wirings. Based on the potential difference V2, the value of the space S2 between the third and fourth wirings or the value of the space Sb between the first and third wirings is determined.
[0087]
Accordingly, the layout of the third and fourth wirings or the first and third wirings to which the high voltage V2 is applied can be easily performed, and the reliability of the high voltage operation of the semiconductor device can be improved.
[0088]
2. Embodiment
Hereinafter, embodiments of the present invention will be specifically described.
[0089]
(1) First example
FIG. 4 shows a wiring layout according to the embodiment of the present invention. FIG. 5 is a diagram in which the layout of FIG. 4 is replaced with a circuit diagram as it is.
The layout in FIG. 4 corresponds to the area B in FIG. 9, and is a modified form of the conventional layout in FIG.
[0090]
The N-channel MOS transistors 6B and 7B as a selection circuit have a function of selecting a bit line to which the shield potential VSHIELD is applied, and the potential (about 20 V) of the bit lines BL1e, BL1o, BL2e and BL2o is changed to a shield power in an erase operation. It has a function of preventing transmission to the line BLSHIELD.
[0091]
In the erase operation, it is very difficult to prevent the bit lines BL1e, BL1o, BL2e, and BL2o from being charged from the cell P well region CPWELL. On the other hand, in the erasing operation, the shield power supply line BLSHIELD is charged to the power supply potential Vcc (for example, about 3 V).
[0092]
Therefore, in order to weaken the electric field between the bit lines BL1e, BL1o, BL2e, BL2o (including the V1 contact plug) and the shield power supply line BLSHIELD (including the V1 contact plug) formed on the same wiring layer, the electric field between them is reduced. What is necessary is just enough distance. Ideally, the bit lines BL1e, BL1o, BL2e, BL2o and the shield power supply line BLSHIELD should not be adjacent to each other in the wiring width direction.
[0093]
For this purpose, in this example, the metal wiring M0 disposed immediately below the bit lines BL1e, BL1o, BL2e, BL2o and the shield power supply line BLSHIELD as the metal wiring M1 is largely used.
[0094]
As is clear from FIG. 9, all the selection circuits 5B (N-channel MOS transistors 6B and 7B) on the shield power supply line BLSHILD side are commonly connected to the shield power supply line BLSHIELD.
[0095]
Therefore, in this example, the sources of the N-channel MOS transistors 6B and 7B in a plurality (for example, two) of selection circuits 5B are commonly connected by a metal wiring M0, and the metal wiring M0 is connected to the bit lines BL1e, BL1o, It is extended to a region where BL2e and BL2o do not exist.
[0096]
Then, in a region where the bit lines BL1e, BL1o, BL2e, BL2o do not exist, the metal wiring M0 and the shield power supply line BLSHIELD (metal wiring M1) are connected by a V1 contact plug.
[0097]
Accordingly, the bit lines BL1e, BL1o, BL2e, BL2o (including the V1 contact plug) and the shield power supply line BLSHIELD (including the V1 contact plug) formed in the same wiring layer are not adjacent to each other in the width direction of the wiring. Wiring layout can be realized.
[0098]
Therefore, the bit lines BL1e, BL1o, BL2e, BL2o and the shield power supply line BLSHIELD are in the same wiring layer and do not become unnecessarily close, so that the reliability of the semiconductor device at high voltage operation can be improved.
[0099]
It should be noted that a metal wiring M0 as an intermediate layer provided for connecting the bit lines BL1e, BL1o, BL2e, BL2o to the N-channel MOS transistors 6B, 7B, a shield power supply line BLSHIELD, and the N-channel MOS transistors 6B, 7B. The metal wiring M0 as an intermediate layer provided for connection needs to be arranged at a sufficient distance to prevent a wiring short due to dielectric breakdown.
[0100]
(2) Second example
FIG. 6 shows a wiring layout according to the embodiment of the present invention. FIG. 7 is a circuit diagram in which the layout of FIG. 6 is replaced with an image as it is.
The layout in FIG. 6 corresponds to the area A in FIG.
[0101]
The N-channel MOS transistors 6A and 7A as a selection circuit have a function of selecting a bit line connected to the sense amplifier S / A, and have the potential (about 20 V) of the bit lines BL1e, BL1o, BL2e, and BL2o in the erasing operation. Has a function of preventing transmission to the sense amplifier S / A.
[0102]
In the erase operation, it is very difficult to prevent the bit lines BL1e, BL1o, BL2e, BL2o from being charged from the cell P well region CPWELL. On the other hand, in the erase operation, the gate potentials BLSe and BLSo of the N-channel MOS transistors 6A and 7A as the selection circuits are set to the power supply potential Vcc (for example, 3 V), and the bit line BL1 before branching on the sense amplifier S / A side. , BL2 are about Vcc-Vt (Vt is the threshold voltage of the MOS transistor).
[0103]
Therefore, in order to weaken the electric field between the bit lines BL1e, BL1o, BL2e, BL2o (including the V1 contact plug) and the bit lines BL1, BL2 (including the V1 contact plug) formed on the same wiring layer, both Should be sufficiently separated. For this purpose, in this example, the bit lines BL1e, BL1o, BL2e, BL2o as the metal wiring M1 and the metal wiring M0 disposed immediately below the bit lines BL1, BL2 are largely used.
[0104]
As is clear from FIG. 9, the wiring layout on the bit lines BL1 and BL2 side is different from the wiring layout on the shield power supply line BLSHIELD side, and the selection circuit 5A (N-channel MOS transistors 6A and 7A) individually senses. Must be connected to amplifier S / A. For this reason, in this example, the sources of the N-channel MOS transistors 6A and 7A in the plurality of selection circuits 5A cannot be commonly connected by the metal wiring M0.
[0105]
Therefore, in this example, the metal wiring M0 connected to the N-channel MOS transistors 6A and 7A is extended to the region where the bit lines BL1e, BL1o, BL2e and BL2o as the metal wiring M1 are sparsely arranged for each selection circuit 5A. , Stretch.
[0106]
Then, in a region where the bit lines BL1e, BL1o, BL2e, and BL2o are sparse, the metal wiring M0 and the bit lines BL1 and BL2 (metal wiring M1) are connected by a V1 contact plug.
[0107]
It is more preferable that the metal wiring M0 connected to the N-channel MOS transistors 6A and 7A be extended to a region where the bit lines BL1e, BL1o, BL2e and BL2o as the metal wiring M1 are not present.
[0108]
Thereby, the bit lines BL1e, BL1o, BL2e, BL2o (including the V1 contact plug) and the bit lines BL1, BL2 (including the V1 contact plug) before branching formed in the same wiring layer are in the width direction of the wiring. , Wiring layouts that are not adjacent to each other can be realized.
[0109]
Further, even when the bit lines BL1e, BL1o, BL2e, BL2o and the bit lines BL1, BL2 before branching are adjacent to each other in the width direction of the wiring, as shown in the region X4 of FIGS. The space between them is sufficiently larger than the space between the bit lines BL1e, BL1o, BL2e, BL2o.
[0110]
Therefore, the bit lines BL1e, BL1o, BL2e, BL2o and the bit lines BL1, BL2 before branching are in the same wiring layer and are not approached more than necessary, and the electric field between the wirings is relaxed for the high voltage operation of the semiconductor device. And reliability can be improved.
[0111]
Further, since the bit lines BL1e, BL1o, BL2e, BL2o and the bit lines BL1, BL2 before branching do not short-circuit due to dielectric breakdown, a high voltage is not applied to the MOS transistor in the sense amplifier S / A. Thus, the gate breakdown and the junction breakdown of the MOS transistor can be prevented.
[0112]
Note that a metal wiring M0 as an intermediate layer provided for connecting the bit lines BL1e, BL1o, BL2e, BL2o to the N-channel MOS transistors 6A, 7A, the bit lines BL1, BL2 before branching and the N-channel MOS transistor 6A , 7A as well as the metal wiring M0 as an intermediate layer provided to connect the wirings with each other, it is necessary to arrange them at a sufficient distance to prevent a wiring short due to dielectric breakdown.
[0113]
(3) Third example
FIG. 8 shows a wiring layout according to the embodiment of the present invention.
This wiring layout is an improvement of the wiring layout of FIG.
[0114]
In the example of FIG. 4, in order to weaken the electric field between the bit lines BL1e, BL1o, BL2e, BL2o formed on the same wiring layer M1 and the shield power supply line BLSHIELD, the wiring layer M0 is used and both are sufficiently used. The layout has been set apart. As a result, an extremely narrow space between wirings was eliminated, and the object of preventing a short circuit between wirings due to dielectric breakdown was achieved.
[0115]
However, in the example of FIG. 4, the degree of density of the pattern in a place where the wiring width and the wiring interval are small becomes intense, so that the lithography and processing surface of the wiring layer M1 cannot be optimized.
[0116]
Therefore, in this example, a dummy pattern (dummy wiring) DUMMY is arranged in an empty area around the bit lines BL1e, BL1o, BL2e, BL2o formed in the wiring layer M1.
[0117]
The interval between the bit lines BL1e, BL1o, BL2e, BL2o and the dummy pattern DUMMY may be the same as or wider than the interval between the bit lines BL1e, BL1o, BL2e, BL2o.
[0118]
As described above, by arranging the dummy pattern DUMMY in the empty area around the bit lines BL1e, BL1o, BL2e, and BL2o, good results can be obtained with respect to the lithography and processing of the wiring layer M1.
[0119]
In the example of FIG. 8, two dummy patterns DUMMY are arranged in an empty area around the bit lines BL1e, BL1o, BL2e, BL2o. These dummy patterns DUMMY are in a floating state and are not supplied with a potential.
[0120]
As described above, according to the present embodiment, it is possible to realize a wiring layout excellent in processing accuracy also in terms of wiring processing, while achieving the original purpose of alleviating an electric field generated between wirings.
[0121]
3. Other
Although the present invention has mainly been described by taking a NAND flash memory as an example, the present invention can be applied to non-volatile semiconductor memories other than the NAND flash memory.
[0122]
Further, in the embodiment, a bit line to which a high voltage is applied has been described as an example. However, the present invention can be applied to a wiring other than a bit line, for example, a word line or a normal wiring.
[0123]
Further, the present invention can be applied to a semiconductor memory other than the nonvolatile semiconductor memory and a semiconductor device such as a logic LSI.
[0124]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, a new wiring layout for weakening an electric field between wirings to which a high voltage is applied can improve reliability with respect to a high voltage operation of the semiconductor device. it can.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first concept of the present invention.
FIG. 2 is a diagram showing a second concept of the present invention.
FIG. 3 is a diagram showing a third concept of the present invention.
FIG. 4 is a plan view showing a wiring layout according to the embodiment of the present invention.
5 is a circuit diagram in which the layout of FIG. 4 is replaced with an image as it is.
FIG. 6 is a plan view showing a wiring layout according to the embodiment of the present invention.
FIG. 7 is a circuit diagram in which the layout of FIG. 6 is replaced with an image as it is.
FIG. 8 is a plan view showing a wiring layout according to the embodiment of the present invention.
FIG. 9 is a circuit diagram showing a cell array section of a NAND flash memory.
FIG. 10 is a plan view showing a conventional wiring layout.
FIG. 11 is a circuit diagram in which the layout of FIG. 10 is replaced with an image as it is.
FIG. 12 is an operation waveform diagram showing the timing of an erase operation.
[Explanation of symbols]
1: NAND cell unit,
2: memory cell,
3: Select gate transistor,
4: sense amplifier,
5A, 5B: selection circuit,
6A, 6B, 7A, 7B: N-channel MOS transistors.

Claims

The semiconductor device includes first and second wirings laid out at a first wiring distance, and third and fourth wirings laid out at a second wiring distance wider than the first wiring distance. A semiconductor having a minimum wiring interval of less than 0.12 μm, and a maximum voltage generated between the third and fourth wirings is larger than a maximum voltage generated between the first and second wirings. apparatus.

The second wiring is connected to a first contact plug having a width larger than the width of the second wiring, and a distance between the first wiring and the first contact plug is larger than a distance between the first wirings. 2. The semiconductor device according to claim 1, wherein the semiconductor device is narrow.

The fourth wiring is connected to a second contact plug having a width wider than the width of the fourth wiring, and a distance between the third wiring and the second contact plug is larger than a distance between the second wirings. 3. The semiconductor device according to claim 2, wherein the semiconductor device is narrow.

2. The semiconductor device according to claim 1, wherein said first and second wirings and said third and fourth wirings are formed in the same wiring layer.

2. The semiconductor device according to claim 1, wherein the first and second wirings and the third and fourth wirings are formed in different wiring layers.

2. The semiconductor device according to claim 1, further comprising a memory cell array, wherein said first and second wirings are wirings arranged in said memory cell array.

2. The semiconductor device according to claim 1, further comprising a memory cell array, wherein said first and second wirings are bit lines arranged in said memory cell array.

When the first wiring interval is S1, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the third and fourth wirings is V2, the second wiring interval S2 2. The semiconductor device according to claim 1, wherein is represented by S2 = (V2 / V1) × S1.

The distance between the first wiring and the first contact plug is Sa, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the third and fourth wirings is V2. 4. The semiconductor device according to claim 3, wherein the distance Sb between the third wiring and the second contact plug is represented by Sb = (V2 / V1) .times.Sa.

First and second wirings laid out at a first wiring distance, and a second wiring distance formed on the same wiring layer as the first and second wirings and wider than the first wiring distance with respect to the first wiring. And a first transistor connecting the second wiring and the third wiring, wherein the first wiring interval is less than 0.12 μm, which is the minimum wiring interval; A semiconductor device, wherein a maximum voltage generated between the first and third wirings is higher than a maximum voltage generated between the first and second wirings.

First and second wirings laid out at a first wiring interval, a third wiring formed on the same wiring layer as the first and second wirings, and a third wiring connecting the second wiring and the third wirings. One transistor, wherein the first wiring interval is less than 0.12 μm, which is the minimum wiring interval, and the maximum voltage generated between the first and third wirings is between the first and second wirings. The third wiring is laid out at a position not adjacent to the first wiring.

The second wiring is connected to the first transistor via a wiring layer immediately below the second wiring, and the third wiring is connected to the first transistor via a wiring layer immediately below the third wiring. The semiconductor device according to claim 10, wherein the semiconductor device is connected to the semiconductor device.

12. The semiconductor device according to claim 10, further comprising a memory cell array, wherein said first and second wirings are wirings arranged in said memory cell array.

12. The semiconductor device according to claim 10, further comprising a memory cell array, wherein said first and second wirings are bit lines arranged in said memory cell array.

15. The semiconductor device according to claim 14, wherein the third wiring is a wiring for applying a predetermined potential to the second wiring during a read operation.

15. The semiconductor device according to claim 14, wherein the third wiring is a wiring for connecting the second wiring to a sense amplifier.

15. The semiconductor device according to claim 14, wherein at the time of an erase operation, the transistor is turned off, the first and second wirings are at an erase potential, and the third wiring is at a power supply potential.

When the first wiring interval is S1, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the first and third wirings is V2, the second wiring interval S2 11. The semiconductor device according to claim 10, wherein is represented by S2 = (V2 / V1) × S1.

The second wiring is connected to a first contact plug having a width larger than the width of the second wiring, and a distance between the first wiring and the first contact plug is larger than a distance between the first wirings. The semiconductor device according to claim 10, wherein the semiconductor device is narrow.

The third wiring is connected to a second contact plug having a width larger than the width of the third wiring, and a distance between the first wiring and the second contact plug is larger than a distance between the second wirings. 20. The semiconductor device according to claim 19, wherein the semiconductor device is narrow.

The distance between the first wiring and the first contact plug is Sa, the maximum voltage generated between the first and second wirings is V1, and the maximum voltage generated between the first and third wirings is V2. 21. The semiconductor device according to claim 20, wherein the distance Sb between the first wiring and the second contact plug is represented by Sb = (V2 / V1) * Sa.

11. The semiconductor device according to claim 10, further comprising a second transistor connected to the first wiring, wherein the first and second transistors are arranged side by side in a direction in which the first and second wirings extend. A semiconductor device, comprising:

23. The semiconductor device according to claim 22, wherein the second transistor is connected between the first wiring and the third wiring.

12. The semiconductor device according to claim 11, further comprising a fourth wiring arranged adjacent to said first or second wiring, wherein said fourth wiring is a dummy wiring set to a floating state. Characteristic semiconductor device.