JP2004004788A - 電子素子の制御回路、電子回路、電気光学装置、電気光学装置の駆動方法、及び電子機器、並びに電子素子の制御方法 - Google Patents

Abstract

【課題】輝度のばらつきを抑制し、画素の輝度値を高精度に制御するのに好適な電子回路を提供する。
【解決手段】データ線駆動回路１０２は、周期Ｔ_１ごとに、ディジタルデータＩｎのうち上位８ビットのディジタルデータＤＡＢに基づいて制御信号の電流値を制御し、ディジタルデータＩｎのうち下位２ビットのディジタルデータＳＵＢに基づいて、制御信号のうち同一のディジタルデータに基づきＤ／Ａ変換される部分について周期Ｔ_２のパルス幅制御を行う。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号に基づいて、発光素子の画素回路に対して発光階調の設定のために供給されるプログラミング電流を生成する技術に係り、特に、輝度のばらつきを抑制し、画素の輝度値を高精度に制御するのに好適な電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法に関する。
【０００２】
【従来の技術】
液晶素子、有機ＥＬ素子（Ｏｒｇａｎｉｃ　Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ　ｅｌｅｍｅｎｔ）、電気泳動素子、電子放出素子等の電気光学素子を用いた電気光学装置は表示装置として好適である。
画素回路を備えたアクティブ駆動型電気光学装置は、高品位な表示装置として好適である（例えば、特許文献１を参照）。
【０００３】
【特許文献１】
国際公開ＷＯ９８／３６４０７号パンフレット
【０００４】
【発明が解決しようとする課題】
しかしながら、電気光学装置においては、画素を低い輝度値に調整する場合、画素回路のばらつきにより、同じ輝度値にしようとしてもそれぞれ輝度が大きくばらつくという問題があった。特に、有機ＥＬ素子などの電流駆動素子を備えた電気光学装置では、電流がそのまま、輝度として反映されるため、輝度のばらつきという問題が顕著であった。
【０００５】
一方、より高付加価値の表示装置を創出するためには、動画特性や視認性という点で、より一層の向上が求められている。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、輝度のばらつきを抑制し、画素の輝度値を高精度に制御するのに好適な電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
〔発明１〕
上記目的を達成するために、発明１の電子素子の制御回路は、
ディジタル信号に基づいて制御信号を生成し、生成した制御信号により電子素子を制御する電子素子の制御回路であって、
第１期間ごとに前記制御信号を設定するとともに、前記第１期間とは異なる第２期間ごとに前記制御信号を設定するようになっていることを特徴とする。
【０００７】
このような構成であれば、ディジタル信号が与えられると、ディジタル信号に基づいて制御信号が生成される。このとき、第１期間ごとに制御信号が設定され、第２期間ごとに制御信号が設定される。したがって、電子素子は、このように設定された制御信号に応じて駆動する。
電子素子の駆動期間が第１期間および第２期間のうち長い方と同一またはそれ以上である場合、例えば、第１期間および第２期間のうち長い方により、振幅方向で電流値を大まかに調整し、第１期間および第２期間のうち短い方により、パルス幅制御のように時間軸方向で電流値を細かに調整すれば、容量の小さいトランジスタを用いなくても、電子素子を比較的高精度に制御することが可能となる。また、この場合、第１期間ごとの制御により実現される精度と、第２期間ごとの制御により実現される精度とが最終的な精度を決定するので、ディジタル方式により同一の精度を実現する場合に比して、第１期間および第２期間のうち短い方の周波数を高く設定しなくてもすむ。
【０００８】
ここで、制御信号の設定とは、制御信号の電流値または電圧値その他の要素を設定することをいう。
【０００９】
〔発明２〕
さらに、発明２の電子素子の制御回路は、
ディジタル信号に基づいて制御信号を生成し、生成した制御信号により電子素子を制御する電子素子の制御回路であって、
第１期間ごとに前記制御信号の電流値を設定する第１電流値設定手段と、前記第１期間とは異なる第２期間ごとに前記制御信号の電流値を設定する第２電流値設定手段とを備えることを特徴とする。
【００１０】
このような構成であれば、ディジタル信号が与えられると、ディジタル信号に基づいて制御信号が生成される。このとき、第１電流制御手段により、第１期間ごとに制御信号の電流値が設定され、第２電流制御手段により、第２期間ごとに制御信号の電流値が設定される。したがって、電子素子は、第１電流制御手段および第２電流制御手段により設定された電流値に応じて駆動する。
【００１１】
電子素子の駆動期間が第１期間および第２期間のうち長い方と同一またはそれ以上である場合、例えば、第１期間および第２期間のうち長い方に係る電流制御手段により、振幅方向で電流値を大まかに調整し、第１期間および第２期間のうち短い方に係る電流制御手段により、パルス幅制御のように時間軸方向で電流値を細かに調整すれば、容量の小さいトランジスタを用いなくても、電子素子を比較的高精度に制御することが可能となる。また、この場合、第１電流制御手段により実現される精度と、第２電流制御手段により実現される精度とが最終的な精度を決定するので、ディジタル方式により同一の精度を実現する場合に比して、第１期間および第２期間のうち短い方の周波数を高く設定しなくてもすむ。
【００１２】
〔発明３〕
さらに、発明３の電子素子の制御回路は、発明２の電子素子の制御回路において、
前記第２期間は、前記第１期間よりも短い期間であり、
前記第１電流値設定手段は、前記第１期間ごとに、前記ディジタル信号を構成するディジタルデータのうち一部のデータに基づいて前記制御信号の電流値を設定するようになっており、
前記第２電流値設定手段は、前記ディジタルデータのうち前記一部のデータ以外の残部のデータに基づいて、前記制御信号のうち同一の前記ディジタルデータに基づき前記第１電流値設定手段が設定する部分について、前記第２期間ごとに前記制御信号の電流値を制御するようになっていることを特徴とする。
【００１３】
このような構成であれば、第１電流値設定手段により、第１期間ごとに、ディジタルデータのうち一部のデータに基づいて制御信号の電流値が設定される。また、第２電流値設定手段により、ディジタルデータのうち残部のデータに基づいて、制御信号のうち同一のディジタルデータに基づき第１電流値設定手段が設定する部分について、第２期間ごとに制御信号の電流値が制御される。
【００１４】
〔発明４〕
さらに、発明４の電子素子の制御回路は、発明３の電子素子の制御回路において、
前記一部のデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
前記残部のデータには、前記ディジタルデータのうち下位ビットのデータを割り当てたことを特徴とする。
【００１５】
このような構成であれば、第１電流値設定手段により、第１期間ごとに、ディジタルデータの上位ビットに基づいて制御信号の電流値が設定される。また、第２電流値設定手段により、ディジタルデータの下位ビットに基づいて、制御信号のうち同一のディジタルデータに基づき第１電流値設定手段が設定する部分について、第２期間ごとに制御信号の電流値が制御される。
【００１６】
〔発明５〕
一方、上記目的を達成するために、発明５の電子回路は、
ｎ個（ｎは２以上の整数）のディジタルデータを、所定期間内に電子素子に供給される制御用電気信号に変換し、出力する電子回路であって、
前記ｎ個のディジタルデータのうちｍ個（ｍは１以上の整数）のディジタルデータに基づいて、前記所定期間内に設けられる、副電気信号を出力する副期間の長さを設定する信号を生成する副期間設定手段を備え、
前記副期間内では、前記制御用電気信号として前記副電気信号を出力することを特徴とする。
【００１７】
このような構成であれば、副期間設定手段により、ｎ個のディジタルデータのうちｍ個のディジタルデータに基づいて、副電気信号を出力する副期間の長さを設定する信号が生成される。そして、副期間内では、制御用電気信号として副電気信号が出力される。
ここで、制御用電気信号は、例えば、ｎ個のディジタルデータのうちｍ個のディジタルデータを控除した残りのディジタルデータと、残りのディジタルデータ＋１との間を、ｍ個のディジタルデータに応じて変調することにより生成する場合と、残りのディジタルデータをそのままＤ／Ａ変換し、その出力にｍ個のディジタルデータで変調される電気信号を足し合わせることにより生成する場合とが考えられる。
【００１８】
また、所定期間内で副期間は、連続して設定してもよいし、断続して設定してもよい。また、設定数は、複数であってもよい。
また、副期間は、所定期間と同一であってもよい。
また、副期間設定手段は、必ずしも足しあわせることにより設定信号を生成するようになっているほか、差・積・商、その他、種々の演算を行うことにより設定信号を生成するようになっていてもよい。
【００１９】
〔発明６〕
さらに、発明６の電子回路は、発明５の電子回路において、
前記副電気信号は、前記副期間において、基準電気信号に付加電気信号が加算された電気信号または当該電気信号を加工した加工電気信号と等価であり、
前記基準電気信号は、前記副期間の長さの設定の際に用いられた前記ｎ個のディジタルデータのうち前記ｍ個のディジタルデータを控除した残りのディジタルデータのうち、ｐ個（ｐは１以上の整数）のディジタルデータに基づいた電気信号であって、少なくとも前記副期間において、前記ｍ個のディジタルデータに依存しない電気信号であることを特徴とする。
【００２０】
このような構成であれば、残りのディジタルデータのうちｐ個のディジタルデータに基づいた電気信号であって、少なくとも副期間において、ｍ個のディジタルデータに依存しない電気信号が基準電気信号として与えられ、副期間内では、制御用電気信号として、そのような基準電気信号に付加電気信号が加算された電気信号またはその電気信号を加工した加工電気信号が出力される。
【００２１】
ここで、加工電気信号としては、例えば、電気信号をγ補正することにより加工した信号が挙げられる。
また、電気信号は、実質的にない（０）である場合もある。
【００２２】
〔発明７〕
さらに、発明７の電子回路は、発明６の電子回路において、
前記付加電気信号は、前記所定期間内において第１の所定値となるように設定された電流または電圧を有する信号であることを特徴とする。
【００２３】
このような構成であれば、所定期間内において第１の所定値となるように設定された電流または電圧を有する信号が付加電気信号として与えられ、副期間内では、制御用電気信号として、そのような付加電気信号が基準電気信号に加算された電気信号またはその電気信号を加工した加工電気信号が出力される。
【００２４】
〔発明８〕
さらに、発明８の電子回路は、発明７の電子回路において、
前記基準電気信号は、前記所定期間内において第２の所定値となるように設定された電流または電圧を有する信号であることを特徴とする。
【００２５】
このような構成であれば、所定期間内において第２の所定値となるように設定された電流または電圧を有する信号が基準電気信号として与えられ、副期間内では、制御用電気信号として、そのような基準電気信号に付加電気信号が加算された電気信号またはその電気信号を加工した加工電気信号が出力される。
【００２６】
〔発明９〕
さらに、発明９の電子回路は、発明８の電子回路において、
前記第１の所定値は、前記第２の所定値よりも小であることを特徴とする。
【００２７】
このような構成であれば、付加電気信号の電圧または電流の値よりも小さい値となる電圧または電流を有する電気信号が基準電気信号として与えられ、副期間内では、そのような基準電気信号に付加電気信号が加算された電気信号またはその電気信号を加工した加工電気信号が出力される。
【００２８】
〔発明１０〕
さらに、発明１０の電子回路は、発明９の電子回路において、
前記第２の所定値は、前記第２の所定値のとり得る最小値と最大値との差を２ｐ−１で割った値と等価となるように設定されていることを特徴とする。
【００２９】
このような構成であれば、第２の所定値のとり得る最小値と最大値との差を２ｐ−１で割った値となるように設定された電圧または電流を有する電気信号が基準電気信号として与えられ、副期間内では、そのような基準電気信号に付加電気信号が加算された電気信号またはその電気信号を加工した加工電気信号が出力される。
【００３０】
〔発明１１〕
一方、上記目的を達成するために、発明１１の電気光学装置は、
発光素子を含む画素がマトリクス状に配列された画素マトリクスと、
前記画素マトリクスの行方向および列方向のうち一方に沿って配列された画素群にそれぞれ接続する複数の走査線と、
前記画素マトリクスの行方向および列方向のうち他方に沿って配列された画素群にそれぞれ接続する複数のデータ線と、
前記複数の走査線に接続しかつ前記画素マトリクスの１つの行および列のいずれかを選択する走査線駆動回路と、
ディジタル信号に基づいて、前記発光素子の発光階調に応じた電流値を有する制御信号を生成し、生成した制御信号を前記複数のデータ線のうち少なくとも１つのデータ線に出力するデータ線駆動回路とを備える電気光学装置であって、
前記データ線駆動回路は、第１期間ごとに前記制御信号の電流値を設定する第１電流値設定手段と、前記第１期間とは異なる第２期間ごとに前記制御信号の電流値を設定する第２電流値設定手段とを備えることを特徴とする。
【００３１】
このような構成であれば、走査線駆動回路により、走査線が駆動し、画素マトリクスの１つの行および列のいずれかが選択される。これにより、画素マトリクスの行方向および列方向のうち一方に沿って配列された画素群が選択される。
一方、ディジタル信号が与えられると、データ線駆動回路により、ディジタル信号に基づいて制御信号が生成され、生成された制御信号が複数のデータ線のうち少なくとも１つのデータ線に出力される。このとき、第１電流制御手段により、第１期間ごとに制御信号の電流値が設定され、第２電流制御手段により、第２期間ごとに制御信号の電流値が設定される。データ線に制御信号が出力されると、画素マトリクスの行方向および列方向のうち他方に沿って配列された画素群に制御信号が入力される。
【００３２】
したがって、走査線駆動回路により選択された画素群と、データ線駆動回路により制御信号が入力された画素群とに共通する画素の発光素子は、第１電流制御手段および第２電流制御手段により設定された電流値に応じた輝度値で発光する。
発光素子の駆動期間が第１期間および第２期間のうち長い方と同一またはそれ以上である場合、例えば、第１期間および第２期間のうち長い方に係る電流制御手段により、振幅方向で電流値を大まかに調整し、第１期間および第２期間のうち短い方に係る電流制御手段により、パルス幅制御のように時間軸方向で電流値を細かに調整すれば、容量の小さいトランジスタを用いなくても、発光素子を比較的高精度に制御することが可能となる。また、この場合、第１電流制御手段により実現される精度と、第２電流制御手段により実現される精度とが最終的な精度を決定するので、ディジタル方式により同一の精度を実現する場合に比して、第１期間および第２期間のうち短い方の周波数を高く設定しなくてもすむ。
【００３３】
〔発明１２〕
さらに、発明１２の電気光学装置は、発明１１の電気光学装置において、
前記第２期間は、前記第１期間よりも短い期間であり、
前記第１電流値設定手段は、前記第１期間ごとに、前記ディジタル信号を構成するディジタルデータのうち一部のデータに基づいて前記制御信号の電流値を設定するようになっており、
前記第２電流値設定手段は、前記ディジタルデータのうち前記一部のデータ以外の残部のデータに基づいて、前記制御信号のうち同一の前記ディジタルデータに基づき前記第１電流値設定手段が設定する部分について、前記第２期間ごとに前記制御信号の電流値を制御するようになっていることを特徴とする。
【００３４】
このような構成であれば、第１電流値設定手段により、第１期間ごとに、ディジタルデータのうち一部のデータに基づいて制御信号の電流値が設定される。また、第２電流値設定手段により、ディジタルデータのうち残部のデータに基づいて、制御信号のうち同一のディジタルデータに基づき第１電流値設定手段が設定する部分について、第２期間ごとに制御信号の電流値が制御される。
【００３５】
〔発明１３〕
さらに、発明１３の電気光学装置は、発明１２の電気光学装置において、
前記ディジタルデータは、上位ビットほど前記発光素子の高い発光階調を表すデータとして構成されており、
前記一部のデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
前記残部のデータには、前記ディジタルデータのうち下位ビットのデータを割り当てたことを特徴とする。
【００３６】
このような構成であれば、第１電流値設定手段により、第１期間ごとに、ディジタルデータの上位ビットに基づいて制御信号の電流値が設定される。また、第２電流値設定手段により、ディジタルデータの下位ビットに基づいて、制御信号のうち同一のディジタルデータに基づき第１電流値設定手段が設定する部分について、第２期間ごとに制御信号の電流値が制御される。
【００３７】
〔発明１４〕
さらに、発明１４の電気光学装置は、発明１３の電気光学装置において、
前記第２期間は、前記残部のデータを構成するビット数で前記第１期間を等区分したときの各区分期間と同一の期間を有することを特徴とする。
【００３８】
このような構成であれば、第２電流値設定手段により、残部のデータを構成するビット数で第１期間を等区分したときの各区分期間ごとに、制御信号のうち同一のディジタルデータに基づき第１電流値設定手段が設定する部分について、第２期間ごとに制御信号の電流値が制御される。
【００３９】
〔発明１５〕
さらに、発明１５の電気光学装置は、発明１３および１４のいずれかの電気光学装置において、
前記ディジタルデータは、４ｎ（ｎ≧１）ビットのデータとして構成されており、
前記一部のデータには、前記ディジタルデータのうち上位３ｎビットのデータを割り当て、
前記残部のデータには、前記ディジタルデータのうち下位ｎビットのデータを割り当てたことを特徴とする。
【００４０】
このような構成であれば、第１電流値設定手段により、第１期間ごとに、ディジタルデータの上位３ｎビットに基づいて制御信号の電流値が設定される。また、第２電流値設定手段により、ディジタルデータの下位ｎビットに基づいて、制御信号のうち同一のディジタルデータに基づき第１電流値設定手段が設定する部分について、第２期間ごとに制御信号の電流値が制御される。
【００４１】
〔発明１６〕
さらに、発明１６の電気光学装置は、発明１１ないし１５のいずれかの電気光学装置において、
前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする。
このような構成であれば、走査線駆動回路により選択された画素群と、データ線駆動回路により制御信号が入力された画素群とに共通する画素の有機エレクトロルミネッセンス素子は、第１電流制御手段および第２電流制御手段により設定された電流値に応じた輝度値で発光する。
【００４２】
〔発明１７〕
発明１７の電気光学装置は、複数の走査線と複数のデータ線との交差部に対応して設けられた複数の画素回路を備えた電気光学装置であって、１組のディジタルデータのうち第１のディジタルデータに基いて前記複数のデータ線を介して前記複数の画素回路に供給されるデータ信号を生成し、前記データ信号に応じて前記複数の画素回路の各々に含まれる電気光学素子に供給される信号レベルが決定され、前記ディジタルデータのうち第２のディジタルデータに基いて、当該電気光学素子に当該信号レベルが供給される、主期間内に少なくとも１つの副期間を設定するための期間制御信号を生成すること、を特徴とする。
これにより、主期間内に少なくとも１つの副期間、あるいは少なくとも１つのサブフレームを設定することができ、時分割階調を利用することができる。また、主期間内に副期間を設けることにより、インパルス駆動が可能となり、動画表示時の表示特性の向上や疑似輪郭等の視認性の劣化因子を低減することができる。
なお、前記データ信号は、前記第１のディジタルデータを入力することにより得られたアナログ値を有する信号であってもよい。
また、ここで「主期間」とは、典型的には、ある一つの走査線が選択され、当該走査線が次に選択されるまで期間であると考えればよい。あるいは、階調が完結するのに必要な期間、すなわち、１フレームであってもよい。
発明１７の電気光学装置において、信号レベルとは、電気光学素子に供給される電流レベルまたは電圧レベルである。
【００４３】
このような構成であれば、発明１１ないし１６のいずれかの電気光学装置と同等の作用が得られる。
【００４４】
〔発明１８〕
一方、上記目的を達成するために、発明１８の電子機器は、
発明１１ないし１６のいずれかの電気光学装置を実装してなることを特徴とする。
【００４５】
このような構成であれば、発明１１ないし１６のいずれかの電気光学装置と同等の作用が得られる。
【００４６】
〔発明１９〕
一方、上記目的を達成するために、発明１９の電子素子の制御方法は、
ディジタル信号に基づいて制御信号を生成し、生成した制御信号により電子素子を制御する電子素子の制御方法であって、
第１期間ごとに前記制御信号の電流値を設定する第１電流値設定ステップと、前記第１期間とは異なる第２期間ごとに前記制御信号の電流値を設定する第２電流値設定ステップとを含むことを特徴とする。
【００４７】
〔発明２０〕
さらに、発明２０の電子素子の制御方法は、発明１９の電子素子の制御方法において、
前記第２期間は、前記第１期間よりも短い期間であり、
前記第１電流値設定ステップは、前記第１期間ごとに、前記ディジタル信号を構成するディジタルデータのうち一部のデータに基づいて前記制御信号の電流値を設定し、
前記第２電流値設定ステップは、前記ディジタルデータのうち前記一部のデータ以外の残部のデータに基づいて、前記制御信号のうち同一の前記ディジタルデータに基づき前記第１電流値設定ステップで設定する部分について、前記第２期間ごとに前記制御信号の電流値を制御するようになっていることを特徴とする。
【００４８】
〔発明２１〕
さらに、発明２１の電子素子の制御方法は、発明２０の電子素子の制御方法において、
前記一部のデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
前記残部のデータには、前記ディジタルデータのうち下位ビットのデータを割り当てたことを特徴とする。
【００４９】
〔発明２２〕
さらに、発明２２の電子素子の制御方法は、ｎ個（ｎは２以上の整数）のディジタルデータを、所定期間内に電子素子に供給される制御用電気信号に変換し、出力する電子素子の制御方法であって、
前記ｎ個のディジタルデータのうちｍ個（ｍは１以上の整数）のディジタルデータに基づいて、前記所定期間内に設けられる、副電気信号を出力する副期間の長さを設定する信号を生成する副期間設定ステップを含み、
前記副期間内では、前記制御用電気信号として前記副電気信号を出力することを特徴とする。
【００５０】
〔発明２３〕
さらに、発明２３の電子素子の制御方法は、発明２２の電子素子の制御方法において、
前記副電気信号は、前記副期間において、基準電気信号に付加電気信号が加算された電気信号または当該電気信号を加工した加工電気信号と等価であり、
前記基準電気信号は、前記副期間の長さの設定の際に用いられた前記ｎ個のディジタルデータのうち前記ｍ個のディジタルデータを控除した残りのディジタルデータのうち、ｐ個（ｐは１以上の整数）のディジタルデータに基づいた電気信号であって、少なくとも前記副期間において、前記ｍ個のディジタルデータに依存しない電気信号であることを特徴とする。
【００５１】
［発明２４］
発明２４の電気光学装置の駆動方法は、複数の走査線と、複数のデータ線と、複数の画素回路と、を含む電気光学装置の駆動方法であって、前記複数の画素回路のうち、前記複数の走査線の各々の走査線に対応して設けられ、複数の画素回路から構成される画素回路セットの、当該画素回路セットに走査信号が供給されてから次の走査信号が供給されるまでの駆動期間は、当該画素回路セットに、前記複数の走査線のうち、対応する走査線を介して走査信号が供給されるとともに、前記複数のデータ線のうち対応するデータ線を介してデータ信号が供給される第１の副期間と、当該画素回路セットに含まれる複数の電気光学素子が前記データ信号に対応する輝度に設定される少なくとも１つの第２の副期間と、前記複数の電気光学素子の輝度が実質的に０に設定される第３の副期間と、を備え、前記第３の副期間は、当該画素回路セット以外の他の画素回路セットと同一時間に開始し、同一時間に終了することを特徴とする。
これにより、例えば、動画特性の向上が可能となる。
上記の電気光学装置の駆動方法において、前記少なくとも１つの第２の副期間は、当該画素回路セット以外の他の画素回路セットのうち少なくとも１つの画素回路セットとは、異なる時間に開始することが好ましい。
【００５２】
【発明の実施の形態】
［第１実施形態］
以下、本発明の第１の実施の形態を図面を参照しながら説明する。図１ないし図９は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第１の実施の形態を示す図である。
【００５３】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものである。
【００５４】
まず、本実施の形態の構成を図１を参照しながら説明する。図１は、本発明の一実施例としての電気光学装置１００の回路構成を示すブロック図である。
電気光学装置１００は、図１に示すように、発光素子がマトリクス状に配置された表示パネル部１０１（「画素領域」とも呼ぶ。）と、表示パネル部１０１のデータ線を駆動するデータ線駆動回路１０２と、表示パネル部１０１の走査線を駆動する走査線駆動回路１０３（「ゲートドライバ」とも呼ぶ。）と、コンピュータ１１０から供給される表示データを記憶するメモリ１０４と、基準動作信号を他の構成要素に供給するタイミング生成回路１０６と、電源回路１０７と、電気光学装置１００内の各構成要素を制御するための制御回路１０５とで構成されている。
【００５５】
電気光学装置１００の各構成要素１０１〜１０７は、それぞれが独立した部品（例えば、１チップの半導体集積回路装置）によって構成されていてもよく、または、各構成要素１０１〜１０７の全部若しくは一部が、一体となった部品として構成されていてもよい。例えば、表示パネル部１０１に、データ線駆動回路１０２と走査線駆動回路１０３とが一体的に構成されていてもよい。また、構成要素１０２〜１０６の全部または一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウエア的に実現されていてもよい。
【００５６】
次に、表示パネル部１０１およびデータ線駆動回路１０２の内部構成を図２を参照しながら詳細に説明する。図２は、表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
表示パネル部１０１は、図２に示すように、マトリクス状に配列された複数の画素回路２００を有しており、各画素回路２００は、有機ＥＬ素子２２０をそれぞれ有している。画素回路２００のマトリクスには、その列方向に沿って伸びる複数のデータ線Ｘ_ｍ（ｍ＝１〜Ｍ）と、行方向に沿って伸びる複数の走査線Ｙ_ｎ（ｎ＝１〜Ｎ）とがそれぞれ接続されている。なお、データ線は「ソース線」とも呼ばれ、また、走査線は「ゲート線」とも呼ばれる。また、本実施の形態では、画素回路２００を「単位回路」または「画素」とも呼ぶ。画素回路２００内のトランジスタは、通常はＴＦＴで構成される。
【００５７】
走査線駆動回路１０３は、複数の走査線Ｙ_ｎのなかの１本を選択的に駆動して１行分の画素回路２００群を選択するようになっている。
データ線駆動回路１０２は、各データ線Ｘ_ｍをそれぞれ駆動するための複数の単一ラインドライバ３００と、ゲート電圧を生成するゲート電圧生成回路４００と、制御回路１０５から与えられた表示データを変換するデータ変換回路５００とを有している。
【００５８】
ゲート電圧生成回路４００は、所定の電圧値を有するゲート制御信号を単一ラインドライバ３００に供給するようになっている。ゲート電圧生成回路４００の内部構成の詳細については後述する。
単一ラインドライバ３００は、各データ線Ｘ_ｍを介して画素回路２００にデータ信号を供給するようになっている。このデータ信号に応じて画素回路２００の内部状態（後述）が設定されると、これに応じて有機ＥＬ素子２２０に流れる電流値が制御され、その結果、有機ＥＬ素子２２０の発光の階調が制御される。単一ラインドライバ３００の内部構成の詳細については後述する。
【００５９】
データ変換回路５００は、タイミング生成回路１０６からのタイミング信号に従って動作し、制御回路１０５から表示データとして与えられる１０ビットのディジタル信号を８ビットのディジタル信号に変換するようになっている。データ変換回路５００の内部構成の詳細については後述する。
制御回路１０５は、図１に示すように、表示パネル部１０１の表示状態を表す表示データを、各有機ＥＬ素子２２０の発光の階調を表すマトリクスデータに変換するようになっている。マトリクスデータは、１行分の画素回路２００群を順次選択するための走査線駆動信号と、選択された画素回路２００群の有機ＥＬ素子２２０に供給するデータ線信号のレベルを示すデータ線駆動信号とを含んでいる。走査線駆動信号とデータ線駆動信号は、走査線駆動回路１０３とデータ線駆動回路１０２にそれぞれ供給される。また、制御回路１０５は、走査線とデータ線の駆動タイミングのタイミング制御を行う。
【００６０】
次に、画素回路２００の内部構成を図３を参照しながら詳細に説明する。図３は、画素回路２００の内部構造を示す図である。
画素回路２００は、図３に示すように、ｍ番目のデータ線とｎ番目の走査線Ｙ_ｎとの交点に配置されている回路である。なお、走査線Ｙ_ｎは、２本のサブ走査線Ｖ１，Ｖ２を含んでいる。
【００６１】
画素回路２００は、データ線Ｘ_ｍに流れる電流値に応じて有機ＥＬ素子２２０の階調を調整する電流プログラム回路である。具体的には、画素回路２００は、有機ＥＬ素子２２０のほかに、４つのトランジスタ２１１〜２１４と、保持キャパシタ２３０（「保持コンデンサ」または「記憶キャパシタ」とも呼ぶ。）とを有している。保持キャパシタ２３０は、データ線Ｘ_ｍを介して供給されたデータ信号に応じた電荷を保持し、これにより、有機ＥＬ素子２２０の発光の階調を調整するためのものである。換言すれば、保持キャパシタ２３０は、データ線Ｘ_ｍに流れる電流に応じた電圧を保持する。第１ないし第３のトランジスタ２１１〜２１３は、ｎチャンネル型ＦＥＴであり、第４のトランジスタ２１４は、ｐチャンネル型ＦＥＴである。有機ＥＬ素子２２０は、フォトダイオードと同様の電流注入型（電流駆動型）の発光素子なので、ここではダイオードの記号で描かれている。
【００６２】
第１のトランジスタ２１１のソースは、第２のトランジスタ２１２のドレインと、第３のトランジスタ２１３のドレインと、第４のトランジスタ２１４のドレインとにそれぞれ接続されている。第１のトランジスタ２１１のドレインは、第４のトランジスタ２１４のゲートに接続されている。保持キャパシタ２３０は、第４のトランジスタ２１４のソースとゲートとの間に接続されている。また、第４のトランジスタ２１４のソースは、電源電位Ｖ_ｄｄにも接続されている。
【００６３】
第２のトランジスタ２１２のソースは、データ線Ｘ_ｍを介して単一ラインドライバ３００（図２）に接続されている。有機ＥＬ素子２２０は、第３のトランジスタ２１３のソースと接地電位との間に接続されている。
第１および第２のトランジスタ２１１，２１２のゲートは、第１のサブ走査線Ｖ１に共通に接続されている。また、第３のトランジスタ２１３のゲートは、第２のサブ走査線Ｖ２に接続されている。
【００６４】
第１および第２のトランジスタ２１１，２１２は、保持キャパシタ２３０に電荷を蓄積する際に使用されるスイッチングトランジスタである。第３のトランジスタ２１３は、有機ＥＬ素子２２０の発光期間においてオン状態に保たれるスイッチングトランジスタである。また、第４のトランジスタ２１４は、有機ＥＬ素子２２０に流れる電流値を制御するための駆動トランジスタである。第４のトランジスタ２１４の電流値は、保持キャパシタ２３０に保持される電荷量（蓄積電荷量）によって制御される。
【００６５】
次に、画素回路２００の動作を図４を参照しながら詳細に説明する。図４は、画素回路２００の動作を示すタイミングチャートである。同図では、第１のサブ走査線Ｖ１の電圧値（以下、「第１のゲート信号Ｖ１」も呼ぶ。）と、第２のサブ走査線Ｖ２の電圧値（以下、「第２のゲート信号Ｖ２」も呼ぶ。）と、データ線Ｘ_ｍの電流値Ｉ_ｏｕｔ（「データ信号Ｉ_ｏｕｔ」も呼ぶ。）と、有機ＥＬ素子２２０に流れる電流値Ｉ_ＥＬとが示されている。
【００６６】
駆動周期Ｔ_ｃは、プログラミング期間Ｔ_ｐｒと発光期間Ｔ_ｅｌとに分かれている。ここで、「駆動周期Ｔ_ｃ」とは、表示パネル部１０１内のすべての有機ＥＬ素子２２０の発光の階調が１回ずつ更新される周期を意味しており、いわゆるフレーム周期と同じものである。階調の更新は、１行分の画素回路２００群ごとに行われ、駆動周期Ｔ_ｃの間にＮ行分の画素回路２００群の階調が順次更新される。例えば、３０〔Ｈｚ〕で全画素回路の階調が更新される場合には、駆動周期Ｔ_ｃは約３３〔ｍｓ〕である。
【００６７】
プログラミング期間Ｔ_ｐｒは、有機ＥＬ素子２２０の発光の階調を画素回路２００内に設定する期間である。本実施の形態では、画素回路２００への階調の設定を「プログラミング」と呼んでいる。例えば、駆動周期Ｔ_ｃが約３３〔ｍｓ〕であり、走査線Ｙ_ｎの総数Ｎが４８０本である場合には、プログラミング周期Ｔ_ｐｒは、約６９〔μｓ〕（＝３３〔ｍｓ〕／４８０）以下になる。
【００６８】
プログラミング期間Ｔ_ｐｒでは、まず、第２のゲート信号Ｖ２をローレベルに設定して第３のトランジスタ２１３をオフ状態（閉状態）に保つ。次に、データ線Ｘ_ｍ上に発光階調に応じた電流値Ｉ_ｍを流しながら、第１のゲート信号Ｖ１をハイレベルに設定して第１および第２のトランジスタ２１１，２１２をオン状態（開状態）にする。このとき、データ線Ｘ_ｍの単一ラインドライバ３００（図２）は、発光階調に応じた一定の電流値Ｉ_ｍを流す定電流源として機能する。図４（ｃ）に示されているように、電流値Ｉ_ｍは、所定の電流値の範囲ＲＩ内において、有機ＥＬ素子２２０の発光の階調に応じた値に設定されている。
【００６９】
保持キャパシタ２３０には、第４のトランジスタ２１４（駆動トランジスタ）を流れる電流値Ｉ_ｍに対応した電荷が保持される。その結果、第４のトランジスタ２１４のソース／ゲート間には、保持キャパシタ２３０に記憶された電圧が印加される。なお、本実施の形態では、プログラミングに用いられるデータ信号の電流値Ｉ_ｍを「プログラミング電流値Ｉ_ｍ」と呼ぶ。
【００７０】
プログラミングが終了すると、走査線駆動回路１０３が第１のゲート信号Ｖ１をローレベルに設定して第１および第２のトランジスタ２１１，２１２をオフ状態とし、また、データ線駆動回路１０２はデータ信号Ｉ_ｏｕｔを停止する。
発光期間Ｔ_ｅｌでは、第１のゲート信号Ｖ１をローレベルに維持して第１および第２のトランジスタ２１１，２１２をオフ状態に保ったまま、第２のゲート信号Ｖ２をハイレベルに設定して第３のトランジスタ２１３をオン状態に設定する。保持キャパシタ２３０には、プログラミング電流値Ｉ_ｍに対応した電圧があらかじめ記憶されているので、第４のトランジスタ２１４には、プログラミング電流値Ｉ_ｍとほぼ同じ電流が流れる。したがって、有機ＥＬ素子２２０にもプログラミング電流値Ｉ_ｍとほぼ同じ電流が流れ、電流値Ｉ_ｍに応じた階調で発光する。このように、保持キャパシタ２３０の電圧（すなわち電荷）が電流値Ｉ_ｍによって書き込まれるタイプの画素回路２００は、「電流プログラム回路」と呼ばれている。
【００７１】
一方、タイミング生成回路１０６は、プログラミング期間Ｔ_ｐｒと同一の周期Ｔ_１のタイミング信号ＲＥＱ＿Ａを制御回路１０５に、周期Ｔ_１の１／４の周期Ｔ_２のタイミング信号ＲＥＱ＿Ｔをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ_１で動作し、データ線駆動回路１０２はその１／４の周期である周期Ｔ_２で動作する。
【００７２】
次に、単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を図５を参照しながら詳細に説明する。図５は、単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を示す回路図である。
単一ラインドライバ３００は、図５に示すように、８ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
【００７３】
Ｄ／Ａコンバータ部３１０は、８本の電流ラインＩＵ１〜ＩＵ８が並列に接続されたものである。第１の電流ラインＩＵ１には、スイッチングトランジスタ８１と、一種の抵抗素子として機能する抵抗用トランジスタ４１と、所定の電流を流す定電流源として機能する駆動トランジスタ２１とが、データ線３０２と接地電位との間に直列に接続されている。他の電流ラインＩＵ２〜ＩＵ８も同様の構成を有している。これらの３種類のトランジスタ８１〜８８，４１〜４８，２１〜２８は、図５の例ではいずれもｎチャンネル型ＦＥＴである。８つの駆動トランジスタ２１〜２８のゲートは、第１の共通ゲート線３０３に共通に接続されている。また、８つの抵抗用トランジスタ４１〜４８のゲートは、第２の共通ゲート線３０４に共通に接続されている。８個のスイッチングトランジスタ８１〜８８の各ゲートには、信号入力線３０１を介してデータ変換回路５００（図１）から与えられる８ビットの階調データＤＡＴＡの各ビットを示すディジタル信号が入力される。
【００７４】
８つの駆動トランジスタ２１〜２８の利得係数βの比Ｋは、１：２：４：８：１６：３２：６４：１２８に設定されている。すなわち、ｎ番目（ｎ＝１〜Ｎ）の駆動トランジスタの利得係数βの相対値Ｋは２^ｎ−１に設定されている。ここで、利得係数βは、良く知られているように、β＝Ｋβ_０＝（μＣ_０Ｗ／Ｌ）で定義される。ここで、Ｋは相対値、β_０は所定の定数、μはキャリアの移動度、Ｃ_０はゲート容量、Ｗはチャンネル幅、Ｌはチャンネル長である。駆動トランジスタの数Ｎは、２以上の整数である。なお、駆動トランジスタの数Ｎは、走査線Ｙ_ｎの数とは無関係である。
【００７５】
８つの駆動トランジスタ２１〜２８は、定電流源として機能する。トランジスタの電流駆動能力は利得係数βに比例するので、８つの駆動トランジスタ２１〜２８の電流駆動能力の比は、１：２：４：８：１６：３２：６４：１２８である。換言すれば、各駆動トランジスタ２１〜２８の利得係数の相対値Ｋは、階調データＤＡＴＡの各ビットの重みに対応づけられた値にそれぞれ設定されている。
【００７６】
なお、抵抗用トランジスタ４１〜４８の電流駆動能力は、通常は、対応する各駆動トランジスタ２１〜２８の電流駆動能力以上の値に設定される。したがって、各電流ラインＩＵ１〜ＩＵ８の電流駆動能力は、駆動トランジスタ２１〜２８によって決定される。なお、抵抗用トランジスタ４１〜４８は、電流値のノイズを除去するノイズフィルタとしての機能を有している。
【００７７】
オフセット電流生成回路３２０は、抵抗用トランジスタ５２と、駆動トランジスタ３２とが、データ線３０２と接地電位との間に直列に接続された構成を有している。駆動トランジスタ３２のゲートは、第１の共通ゲート線３０３に接続されており、抵抗用トランジスタ５２のゲートは、第２の共通ゲート線３０４に接続されている。駆動トランジスタ３２の利得係数βの相対値はＫｂである。なお、オフセット電流生成回路３２０では、駆動トランジスタ３２とデータ線３０２との間にスイッチングトランジスタが設けられておらず、この点でＤ／Ａコンバータ部３１０内の各電流ラインとは異なっている。
【００７８】
オフセット電流生成回路３２０の電流ラインＩ_{ｏｆｆｓｅｔ}は、Ｄ／Ａコンバータ部３１０の８本の電流ラインＩＵ１〜ＩＵ８と並列に接続されている。したがって、これらの９本の電流ラインＩ_{ｏｆｆｓｅｔ}，ＩＵ１〜ＩＵ８を流れる電流の合計が、プログラミング電流としてデータ線３０２上に出力される。すなわち、単一ラインドライバ３１０は、電流加算型の電流生成回路である。なお、以下では、各電流ラインを示す符号Ｉ_{ｏｆｆｓｅｔ}，ＩＵ１〜ＩＵ８を、それらを流れる電流を示す符号としても使用する。
【００７９】
ゲート電圧生成回路４００は、２つのトランジスタ７１，７２で構成されたカレントミラー回路部を含んでいる。２つのトランジスタ７１，７２のゲート同士は互いに接続されており、また、第１のトランジスタ７１のゲートとドレインも互いに接続されている。２つのトランジスタ７１，７２のそれぞれの一方の端子（ソース）は、ゲート電圧生成回路４００用の電源電位ＶＤＲＥＦに接続されている。第１のトランジスタ７１の他方の端子（ドレイン）と接地電位との間の第１の配線４０１上には、駆動トランジスタ７３が直列に接続されている。駆動トランジスタ７３のゲートには、制御回路１０５から所定の電圧レベルを有する制御信号ＶＲＩＮが入力される。第２のトランジスタ７２の他方の端子（ドレイン）と接地電位との間の第２の配線４０２上には、抵抗用トランジスタ５１と、定電圧発生用トランジスタ３１（「制御電極信号発生用トランジスタ」とも呼ぶ。）とが直列に接続されている。定電圧発生用トランジスタ３１の利得係数βの相対値はＫａである。
【００８０】
定電圧発生用トランジスタ３１のゲートとドレインは互いに接続されており、これらは、単一ラインドライバ３００第１の共通ゲート線３０３に接続されている。また、抵抗用トランジスタ５１のゲートとドレインも互いに接続されており、これらは、単一ラインドライバ３００第２の共通ゲート線３０４に接続されている。
【００８１】
なお、図５の例では、カレントミラー回路部を構成する２つのトランジスタ７１，７２は、ｐチャンネル型ＦＥＴで構成されており、他のトランジスタは、ｎチャンネル型ＦＥＴで構成されている。
ゲート電圧生成回路４００の駆動トランジスタ７３のゲートに所定の電圧レベルの制御信号ＶＲＩＮが入力されると、第１の配線４０１上に、制御信号ＶＲＩＮの電圧レベルに応じた一定の基準電流Ｉ_{ｃｏｎｓｔ}が発生する。２つのトランジスタ７１，７２は、カレントミラー回路部を構成しているので、第２の配線４０２上にも同じ基準電流Ｉ_{ｃｏｎｓｔ}が流れる。ただし、２つの配線４０１，４０２に流れる電流が同一である必要はなく、一般には、第２の配線４０２上に第１の配線４０１の基準電流Ｉ_{ｃｏｎｓｔ}に比例する電流が流れるように、第１および第２のトランジスタ７１，７２が構成されていればよい。
【００８２】
第２の配線４０２上の２つのトランジスタ３１，５１のゲート／ドレイン間には、電流Ｉ_{ｃｏｎｓｔ}に応じた所定のゲート電圧Ｖｇ１，Ｖｇ２がそれぞれ発生する。第１のゲート電圧Ｖｇ１は、第１の共通ゲート線３０３を介して、単一ラインドライバ３００内の９つの駆動トランジスタ３２，２１〜２８のゲートに共通に印加される。また、第２のゲート電圧Ｖｇ２は、第２の共通ゲート線３０４を介して、９つの抵抗用トランジスタ５２，４１〜４８のゲートに共通に印加される。
【００８３】
各電流ラインＩ_{ｏｆｆｓｅｔ}，ＩＵ１〜ＩＵ８の電流駆動能力は、各駆動トランジスタ３２，２１〜２８の利得係数βと、印加電圧とによって決定される。したがって、単一ラインドライバ３００の各電流ラインＩ_{ｏｆｆｓｅｔ}，ＩＵ１〜ＩＵ８には、ゲート電圧Ｖｇ１に応じて、各駆動トランジスタの利得係数βの相対値Ｋに比例した電流値が流れ得る。このとき、信号入力線３０１を介して制御回路１０５から８ビットの階調データＤＡＴＡが与えられると、階調データＤＡＴＡの各ビットの値に応じて８つのスイッチングトランジスタ８１〜８８がオン／オフ制御される。その結果、階調データＤＡＴＡの値に応じた電流値を有するプログラミング電流Ｉ_ｍがデータ線３０２上に出力される。
【００８４】
なお、単一ラインドライバ３００は、オフセット電流生成回路３２０を有しているので、階調データＤＡＴＡの値とプログラミング電流Ｉ_ｍとは、原点を通る完全な比例関係ではなく、オフセットを有している。このようなオフセットを設けることによって、プログラミング電流値の範囲の設定の自由度が増すので、プログラミング電流値を好ましい範囲に容易に設定できるという利点がある。
【００８５】
図６は、データ線駆動回路１０２の出力電流Ｉ_ｏｕｔと、階調データＤＡＴＡの値（階調値）との関係の例１〜例５を示す説明図である。図６（ａ）の表には、標準の例１と、以下の４つのパラメータをそれぞれ変化させた場合の例２〜例５が示されている。
（１）ＶＲＩＮ：ゲート電圧生成回路４００の駆動トランジスタ７３のゲート信号の電圧値。
（２）ＶＤＲＥＦ：ゲート電圧生成回路４００のカレントミラー回路部の電源電圧。
（３）Ｋａ：ゲート電圧生成回路４００の定電圧発生用トランジスタ３１の利得係数βの相対値。
（４）Ｋｂ：オフセット電流生成回路３２０の駆動トランジスタ３２の利得係数βの相対値。
【００８６】
図６（ｂ）は、図６（ａ）の関係をグラフに示したものである。なお、「標準」とされている例１は、各パラメータを所定の標準値に設定した場合の例である。例２は、標準である例１よりも駆動トランジスタ７３の電圧ＶＲＩＮのみを高い値に設定した場合の例である。例３は、標準である例１よりもカレントミラー回路部の電源電圧ＶＤＲＥＦのみを高い値に設定した場合の例である。例４は、標準である例１よりも、定電圧発生用トランジスタ３１の利得係数βの相対値Ｋａのみを大きな値に設定した例である。例５は、標準である例１よりも、駆動トランジスタ３２の利得係数βの相対値Ｋｂのみを大きな値に設定した例である。
【００８７】
これらの表およびグラフに示されているように、出力電流Ｉ_ｏｕｔの値は、各パラメータＶＲＩＮ，ＶＤＲＥＦ，Ｋａ，Ｋｂに応じて変化する。したがって、これらのパラメータの１つ以上の値を変更することによって、発光階調の制御に利用される電流値の範囲を変更することができる。なお、各パラメータＶＲＩＮ，ＶＤＲＥＦ，Ｋａ，Ｋｂの値は、それぞれに関連する回路部分の設計値を調整することによって設定される。図５に示した回路構成では、４つのパラメータＶＲＩＮ，ＶＤＲＥＦ，Ｋａ，Ｋｂがいずれも出力電流Ｉ_ｏｕｔの範囲に影響を与えるので、出力電流Ｉ_ｏｕｔの範囲を設定する際の自由度が高く、任意の範囲に容易に設定できるという利点がある。
【００８８】
ところで、出力電流Ｉ_ｏｕｔは、ゲート電圧生成回路４００内の基準電流Ｉ_{ｃｏｎｓｔ}に比例する。したがって、基準電流Ｉ_{ｃｏｎｓｔ}は、出力電流Ｉ_ｏｕｔ（すなわちプログラミング電流Ｉ_ｍ）に要求される電流値の範囲に応じて決定される。この際、基準電流Ｉ_{ｃｏｎｓｔ}の値を、出力電流Ｉ_ｏｕｔとして要求される電流値の範囲の両端近傍に設定してしまうと、回路部品の性能によっては、基準電流Ｉ_{ｃｏｎｓｔ}の小さなバラツキ（誤差）が、出力電流Ｉ_ｏｕｔの大きなバラツキ（誤差）を生じるおそれがある。したがって、出力電流Ｉ_ｏｕｔの誤差を低減するためには、基準電流Ｉ_{ｃｏｎｓｔ}の値を、出力電流Ｉ_ｏｕｔの電流値の範囲の最大値と最小値の中間近傍の値に設定することが好ましい。ここで、「最大値と最小値の中間近傍」とは、最大値と最小値の平均値（すなわち中央値）の±１０％程度の範囲を意味している。
【００８９】
次に、データ変換回路５００の構成を図７および図８を参照しながら詳細に説明する。図７は、データ変換回路５００の変換規則を示す図である。図８は、データ変換回路５００の動作を示すタイムチャートである。説明のため、図７および図８は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）
データ変換回路５００は、図７および図８に示すように、周期Ｔ_１ごとに、メモリ１０４から表示データとして１０ビットのディジタルデータＩｎを入力し、入力したディジタルデータＩｎを、上位８ビットの第１のディジタルデータＤＡＢと、下位２ビットの第２のディジタルデータＳＵＢとに分離し、周期Ｔ_２ごとに、ディジタルデータＳＵＢの値に基づいて８ビットのディジタルデータＯｕｔを単一ラインドライバ３００に出力するようになっている。
【００９０】
なお、図８において、ＲＥＱ＿Ａは、周期Ｔ_１のタイミング信号を、ＲＥＱ＿Ｔは、周期Ｔ_２のタイミング信号を、Ｒ［９：０］は、赤の発光階調を示す１０ビットのディジタルデータＩｎを、Ｇ［９：０］は、緑の発光階調を示す１０ビットのディジタルデータＩｎを、Ｂ［９：０］は、青の発光階調を示す１０ビットのディジタルデータＩｎをそれぞれ示している。また、Ｒ［９：２］は、赤の発光階調を示す８ビットのディジタルデータＯｕｔを、Ｇ［９：２］は、緑の発光階調を示す８ビットのディジタルデータＯｕｔを、Ｂ［９：２］は、青の発光階調を示す８ビットのディジタルデータＯｕｔをそれぞれ示している。
【００９１】
具体的には、ディジタルデータＳＵＢの値が「００」である場合は、図７右側の表の第１段目に示すように、周期Ｔ_１が周期Ｔ_２のちょうど４倍で構成されていることから、周期Ｔ_１が経過するまでの間、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ_１で平均的にみたときに下式（１）に示す電流Ｉ_ｏｕｔが出力される。下式（１）において、ｋは所定の係数、ＤＡＢはディジタルデータＤＡＢを１０進数に変換したときの値である。
Ｉ_ｏｕｔ　＝　Ｋ　×ＤＡＢ　×４　／４　　　　　　　　　　　　　…（１）
【００９２】
また、ディジタルデータＳＵＢの値が「０１」である場合は、図７右側の表の第２段目に示すように、周期Ｔ_１のうち先頭から周期Ｔ_２の第１番目Ｔ_ｓ１が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものをディジタルデータＯｕｔとして単一ラインドライバ３００に出力し、周期Ｔ_１のうち残りの時間が経過するまでの間、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ_１で平均的にみたときに下式（２）に示す電流Ｉ_ｏｕｔが出力される。
Ｉ_ｏｕｔ　＝　Ｋ　×｛（ＤＡＢ＋１）＋ＤＡＢ×３｝／４　　　　　　　…（２）
【００９３】
また、ディジタルデータＳＵＢの値が「１０」である場合は、図７右側の表の第３段目に示すように、周期Ｔ_１のうち先頭から周期Ｔ_２の第２番目Ｔ_ｓ２が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものをディジタルデータＯｕｔとして単一ラインドライバ３００に出力し、周期Ｔ_１のうち残りの時間が経過するまでの間、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ_１で平均的にみたときに下式（３）に示す電流Ｉ_ｏｕｔが出力される。
Ｉ_ｏｕｔ　＝　Ｋ　×｛（ＤＡＢ＋１）×２＋ＤＡＢ×２｝／４　　　　　…（３）
【００９４】
また、ディジタルデータＳＵＢの値が「１１」である場合は、図７右側の表の第４段目に示すように、周期Ｔ_１のうち先頭から周期Ｔ_２の第３番目Ｔ_ｓ３が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものをディジタルデータＯｕｔとして単一ラインドライバ３００に出力し、周期Ｔ_１のうち残りの時間が経過するまでの間、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ_１で平均的にみたときに下式（４）に示す電流Ｉ_ｏｕｔが出力される。
Ｉ_ｏｕｔ　＝　Ｋ　×｛（ＤＡＢ＋１）×３＋ＤＡＢ｝／４　　　　　　　…（４）
【００９５】
次に、本実施の形態の動作を図９を参照しながら説明する。図９は、ディジタルデータＩｎの値に応じた画素回路２００の輝度値の変化を示すグラフである。
【００９６】
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号ＲＥＱ＿Ａにより、走査線がＮ本の場合、周期Ｔ_１／Ｎごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙ_ｎが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
【００９７】
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号ＲＥＱ＿Ａにより、周期Ｔ_１／Ｎごとに、表示データが１０ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【００９８】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ_１／Ｎごとに入力されたディジタルデータＩｎが、上位８ビットのディジタルデータＤＡＢと、下位２ビットのディジタルデータＳＵＢとに分離され、周期Ｔ_２／Ｎごとに、ディジタルデータＳＵＢの値に基づいて８ビットのディジタルデータＯｕｔが単一ラインドライバ３００に出力される。
【００９９】
ここで、ディジタルデータＳＵＢの値が「００」であると、周期Ｔ_１が経過するまでの間、ディジタルデータＤＡＢがディジタルデータＯｕｔとして単一ラインドライバ３００に出力される。これにより、ディジタルデータＯｕｔの値に応じた電流Ｉ_ｏｕｔが単一ラインドライバ３００から出力され、電流Ｉ_ｏｕｔの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ_１／Ｎと同一のプログラミング周期Ｔ_ｐｒで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（１）に示す値となる電流Ｉ_ｏｕｔに応じた輝度値で発光する。
【０１００】
また、ディジタルデータＳＵＢの値が「０１」であると、周期Ｔ_１のうち先頭から周期Ｔ_２の第１番目Ｔ_ｓ１が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものがディジタルデータＯｕｔとして単一ラインドライバ３００に出力され、周期Ｔ_１のうち残りの時間が経過するまでの間、ディジタルデータＤＡＢがディジタルデータＯｕｔとして単一ラインドライバ３００に出力される。これにより、ディジタルデータＯｕｔの値に応じた電流Ｉ_ｏｕｔが単一ラインドライバ３００から出力され、電流Ｉ_ｏｕｔの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ_２／Ｎと同一のプログラミング周期Ｔ_ｐｒで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（２）に示す値となる電流Ｉ_ｏｕｔに応じた輝度値で発光する。
【０１０１】
また、ディジタルデータＳＵＢの値が「１０」であると、周期Ｔ_１のうち先頭から周期Ｔ_２の第２番目Ｔ_ｓ２が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものがディジタルデータＯｕｔとして単一ラインドライバ３００に出力され、周期Ｔ_１のうち残りの時間が経過するまでの間、ディジタルデータＤＡＢがディジタルデータＯｕｔとして単一ラインドライバ３００に出力される。これにより、ディジタルデータＯｕｔの値に応じた電流Ｉ_ｏｕｔが単一ラインドライバ３００から出力され、電流Ｉ_ｏｕｔの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ_２／Ｎと同一のプログラミング周期Ｔ_ｐｒで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（３）に示す値となる電流Ｉ_ｏｕｔに応じた輝度値で発光する。
【０１０２】
また、ディジタルデータＳＵＢの値が「１１」であると、周期Ｔ_１のうち先頭から周期Ｔ_２の第３番目Ｔ_ｓ３が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものがディジタルデータＯｕｔとして単一ラインドライバ３００に出力され、周期Ｔ_１のうち残りの時間が経過するまでの間、ディジタルデータＤＡＢがディジタルデータＯｕｔとして単一ラインドライバ３００に出力される。これにより、ディジタルデータＯｕｔの値に応じた電流Ｉ_ｏｕｔが単一ラインドライバ３００から出力され、電流Ｉ_ｏｕｔの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ_２／Ｎと同一のプログラミング周期Ｔ_ｐｒで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（４）に示す値となる電流Ｉ_ｏｕｔに応じた輝度値で発光する。
【０１０３】
図９には、本実施の形態とアナログ方式とで、８ビットのＤ／Ａコンバータ部３１０を用いて画素回路２００を駆動する場合の比較を示した。アナログ方式では、制御回路１０５が１０ビットのディジタルデータＩｎをデータ線駆動回路１０２に与えた場合、上位２ビットのディジタルデータまたは下位２ビットのディジタルデータが無視され、残りの８ビットのディジタルデータに基づいてＤ／Ａ変換されるので、図９において丸印のプロットおよび点線で示すように、４つのデータ（２ビット分のデータ）ごとステップ状に輝度値を設定することしかできない。これに対し、本実施の形態では、制御回路１０５が１０ビットのディジタルデータをデータ線駆動回路１０２に与えた場合、上位８ビットのディジタルデータＤＡＢに基づいてＤ／Ａ変換される点は同じであるが、下位２ビットのディジタルデータＳＵＢに基づいて、制御信号のうち同一のディジタルデータＩｎに基づきＤ／Ａ変換される部分について周期Ｔ_２のパルス幅制御が行われるので、図９においてバツ印のプロットおよび実線で示すように、各データごとに異なる輝度値を設定することが可能となる。
【０１０４】
したがって、同一のＤ／Ａコンバータ部３１０を用いた場合、アナログ方式に比して、画素回路２００の輝度値を４倍の精度で調整することが可能となる。逆に、同一の精度を実現しようとする場合は、Ｄ／Ａコンバータ部３１０を６ビットで構成することができるので、アナログ方式に比して、回路規模が小さくなる。
【０１０５】
一方、従来のディジタル方式との比較においては、データ線駆動回路１０２の動作周波数を同一の周波数に設定した場合、パルス幅制御のほかにＤ／Ａ変換により精度を補完しているので、従来のディジタル方式に比して、画素回路２００の輝度値を高い精度で調整することが可能となる。逆に、同一の精度を実現しようとする場合は、同様の理由から、従来のディジタル方式に比して、周期Ｔ_２／Ｎの周波数を高く設定しなくてすむ。
【０１０６】
このようにして、本実施の形態では、データ線駆動回路１０２は、周期Ｔ_１／Ｎごとに、ディジタルデータＩｎのうち上位８ビットのディジタルデータＤＡＢに基づいて制御信号の電流値を制御し、ディジタルデータＩｎのうち下位２ビットのディジタルデータＳＵＢに基づいて、制御信号のうち同一のディジタルデータに基づきＤ／Ａ変換される部分について周期Ｔ_２／Ｎのパルス幅制御を行うようになっている。
【０１０７】
これにより、単一ラインドライバ３００として容量の小さいトランジスタを用いなくても、画素回路２００を比較的高精度に制御することができる。また、ディジタル方式により同一の精度を実現する場合に比して、周期Ｔ_２の周波数を高く設定しなくてもすむ。したがって、従来に比して、輝度のばらつきを抑制し、画素の輝度値を比較的高精度に制御することができる。
【０１０８】
上記第１の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ_１は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ_２は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１０９】
また、上記第１の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第１の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
なお、上位２ビットを第２のディジタルデータＳＵＢとし、下位８ビットを第１のディジタルデータＤＡＢとしてもよい。言い換えれば、期間設定用のデータ数を輝度レベルを設定するデータ数に比べて多くしてもよいということである。このことにより、多くの副期間を設定すること、
あるいは、時間分解能を向上することができる。
期間設定用のデータ数と輝度レベルの設定用のデータ数は適宜選択することにより、時間軸の分解能及び輝度レベルの分解能のうちいずれかを優先することが可能となる。
【０１１０】
［第２実施形態］
次に、本発明の第２の実施の形態を図面を参照しながら説明する。図１０は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第２の実施の形態を示す図である。以下、上記第１の実施の形態と異なる部分についてのみ説明をし、重複する部分については同一の符号を付して説明を省略する。
【０１１１】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものであり、上記第１の実施の形態と異なるのは、周期Ｔ_２のパルス幅制御を行う部分についてである。
【０１１２】
まず、本実施の形態の構成を図１０を参照しながら説明する。図１０は、周期Ｔ_１の間でディジタルデータＯｕｔの出力を示すタイムチャートである。説明のため、図１０は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）なお、図１０において、ＤＡＢはディジタルデータＤＡＢの値であり、ＳＵＢはディジタルデータＳＵＢの値である。
【０１１３】
タイミング生成回路１０６は、周期Ｔ_１のタイミング信号ＲＥＱ＿Ａを制御回路１０５に、周期Ｔ_１の１／１６の周期Ｔ_２のタイミング信号ＲＥＱ＿Ｔをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ_１で動作し、データ線駆動回路１０２はその１／１６の周期である周期Ｔ_２で動作する。
【０１１４】
単一ラインドライバ３００は、４ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
データ変換回路５００は、図１０に示すように、周期Ｔ_１ごとに、制御回路１０５から表示データとして８ビットのディジタルデータＩｎを入力し、入力したディジタルデータＩｎを、上位４ビットのディジタルデータＤＡＢと、下位４ビットのディジタルデータＳＵＢとに分離し、周期Ｔ_２ごとに、ディジタルデータＳＵＢの値に基づいて４ビットのディジタルデータＯｕｔを単一ラインドライバ３００に出力するようになっている。具体的には、周期Ｔ_１が周期Ｔ_２のちょうど１６倍で構成されていることから、ディジタルデータＳＵＢを「０」から「１５」までの数値と見なし、図１０に示すように、周期Ｔ_１の先頭から、ディジタルデータＳＵＢの値に周期Ｔ_２を乗じた時間が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものをディジタルデータＯｕｔとして単一ラインドライバ３００に出力し、周期Ｔ_１のうち残りの時間が経過するまでの間、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力する。
【０１１５】
次に、本実施の形態の動作を説明する。
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号ＲＥＱ＿Ａにより、走査線がＮ本の場合、周期Ｔ_１／Ｎごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
【０１１６】
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙ_ｎが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号ＲＥＱ＿Ａにより、周期Ｔ_１／Ｎごとに、表示データが８ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【０１１７】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ_１／Ｎごとに入力されたディジタルデータＩｎが、上位４ビットのディジタルデータＤＡＢと、下位４ビットのディジタルデータＳＵＢとに分離され、周期Ｔ_２／Ｎごとに、ディジタルデータＳＵＢの値に基づいて４ビットのディジタルデータＯｕｔが単一ラインドライバ３００に出力される。
【０１１８】
具体的には、周期Ｔ_１／Ｎの先頭から、ディジタルデータＳＵＢの値に周期Ｔ_２／Ｎを乗じた時間が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものがディジタルデータＯｕｔとして単一ラインドライバ３００に出力され、周期Ｔ_１／Ｎのうち残りの時間が経過するまでの間、ディジタルデータＤＡＢがディジタルデータＯｕｔとして単一ラインドライバ３００に出力される。これにより、ディジタルデータＯｕｔの値に応じた電流Ｉ_ｏｕｔが単一ラインドライバ３００から出力され、電流Ｉ_ｏｕｔの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ_２／Ｎと同一のプログラミング周期Ｔ_ｐｒで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、ディジタルデータＩｎの値に応じた輝度値で発光する。すなわち、Ｄ／Ａコンバータ部３１０の分解能が４ビットであっても、画素回路２００の輝度値を８ビットの精度で調整することが可能となる。
【０１１９】
このようにして、本実施の形態では、周期Ｔ_１／Ｎごとに、制御回路１０５から表示データとして８ビットのディジタルデータＩｎを入力し、入力したディジタルデータＩｎを、上位４ビットのディジタルデータＤＡＢと、下位４ビットのディジタルデータＳＵＢとに分離し、周期Ｔ_１／Ｎの先頭から、ディジタルデータＳＵＢの値に周期Ｔ_２／Ｎを乗じた時間が経過するまでの間、ディジタルデータＤＡＢに「１」を加算したものをディジタルデータＯｕｔとして単一ラインドライバ３００に出力し、周期Ｔ_１／Ｎのうち残りの時間が経過するまでの間、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力するようにしたことから、上記第１の実施の形態と同等の効果が得られる。
【０１２０】
上記第２の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ_１は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ_２は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１２１】
また、上記第２の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第２の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
【０１２２】
［第３実施形態］
次に、本発明の第３の実施の形態を図面を参照しながら説明する。図１１および図１２は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第３の実施の形態を示す図である。以下、上記第１の実施の形態と異なる部分についてのみ説明をし、重複する部分については同一の符号を付して説明を省略する。
【０１２３】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものであり、上記第１の実施の形態と異なるのは、周期Ｔ_２のパルス幅制御を行う部分についてである。
【０１２４】
まず、本実施の形態の構成を図１１および図１２を参照しながら説明する。図１１は、データ変換回路５００の構成を示すブロック図である。図１２は、周期Ｔ_１の間でディジタルデータＯｕｔの出力を示すタイムチャートである。説明のため、図１１および図１２は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）
タイミング生成回路１０６は、周期Ｔ_１のタイミング信号ＲＥＱ＿Ａを制御回路１０５に、周期Ｔ_１の１／１６の周期Ｔ_２のタイミング信号ＲＥＱ＿Ｔをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ_１で動作し、データ線駆動回路１０２はその１／１６の周期である周期Ｔ_２で動作する。
【０１２５】
単一ラインドライバ３００は、４ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
データ変換回路５００は、図１１に示すように、ディジタルデータＩｎとメモリ１０４内の前回のディジタルデータＯｕｔを加算する加算部５０１と、加算部５０１の加算結果であるディジタルデータ（８ビット）の下位４ビットを「０」に設定する演算部５０２と、加算部５０１の加算結果であるディジタルデータから演算部５０２の演算結果であるディジタルデータ（８ビット）を減算する減算部５０３とで構成されており、演算部５０２の演算結果であるディジタルデータ（８ビット）をディジタルデータＯｕｔとして単一ラインドライバ３００に出力するとともに、減算部５０３の減算結果であるディジタルデータをメモリ１０４に格納するようになっている。
【０１２６】
これは、周期Ｔ_１ごとに、制御回路１０５から表示データとして８ビットのディジタルデータＩｎを入力し、入力したディジタルデータＩｎを、上位４ビットのディジタルデータＤＡＢと、下位４ビットのディジタルデータＳＵＢとに分離し、周期Ｔ_２ごとに、構成要素５０１〜５０３によりディジタルデータＳＵＢを加算していき、４ビット目の桁上がりがあったときは、ディジタルデータＤＡＢに「１」を加算（桁上がりによる加算）したものをディジタルデータＯｕｔとして単一ラインドライバ３００に出力し、それ以外のときは、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力するように動作する回路である。
【０１２７】
例えば、ディジタルデータＳＵＢが「０００１」の場合は、周期Ｔ_１のうち周期Ｔ_２の第１６番目Ｔ_ｓ１６だけ、ディジタルデータＤＡＢに「１」を加算したものが出力され、ディジタルデータＳＵＢが「００１０」の場合は、周期Ｔ_１のうち周期Ｔ_２の第８，１６番目Ｔ_ｓ８，Ｔ_ｓ１６だけ、ディジタルデータＤＡＢに「１」を加算したものが出力される。すなわち、ディジタルデータＤＡＢに「１」を加算したものは、周期Ｔ_１の間で、先頭から連続的に出力されるのではなく分散的に出力されることになる。
【０１２８】
次に、本実施の形態の動作を説明する。
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号ＲＥＱ＿Ａにより周期Ｔ_１ごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
【０１２９】
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙ_ｎが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号ＲＥＱ＿Ａにより、周期Ｔ_１ごとに、表示データが８ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【０１３０】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ_１ごとに入力されたディジタルデータＩｎが、上位４ビットのディジタルデータＤＡＢと、下位４ビットのディジタルデータＳＵＢとに分離され、周期Ｔ_２ごとに、ディジタルデータＳＵＢの値に基づいて４ビットのディジタルデータＯｕｔが単一ラインドライバ３００に出力される。
【０１３１】
具体的には、周期Ｔ_２ごとに、ディジタルデータＳＵＢが加算されていき、４ビット目の桁上がりがあったときは、ディジタルデータＤＡＢに「１」を加算したものがディジタルデータＯｕｔとして単一ラインドライバ３００に出力され、それ以外のときは、ディジタルデータＤＡＢがディジタルデータＯｕｔとして単一ラインドライバ３００に出力される。これにより、ディジタルデータＯｕｔの値に応じた電流Ｉ_{ｏ ｕｔ}が単一ラインドライバ３００から出力され、電流Ｉ_ｏｕｔの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ_１と同一のプログラミング期間Ｔ_ｐｒで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、ディジタルデータＩｎの値に応じた輝度値で発光する。すなわち、Ｄ／Ａコンバータ部３１０の分解能が４ビットであっても、画素回路２００の輝度値を８ビットの精度で調整することが可能となる。
【０１３２】
このようにして、本実施の形態では、周期Ｔ_１ごとに、制御回路１０５から表示データとして８ビットのディジタルデータＩｎを入力し、入力したディジタルデータＩｎを、上位４ビットのディジタルデータＤＡＢと、下位４ビットのディジタルデータＳＵＢとに分離し、周期Ｔ_２ごとに、ディジタルデータＳＵＢを加算していき、４ビット目の桁上がりがあったときは、ディジタルデータＤＡＢに「１」を加算したものをディジタルデータＯｕｔとして単一ラインドライバ３００に出力し、それ以外のときは、ディジタルデータＤＡＢをディジタルデータＯｕｔとして単一ラインドライバ３００に出力するようにしたことから、上記第１の実施の形態と同等の効果が得られる。
【０１３３】
上記第３の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ_１は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ_２は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１３４】
また、上記第３の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第３の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
【０１３５】
［第４の実施形態］
ディジタルデータＩｎのうちの一部分のディジタルデータに基いて直接的に期間制御の信号を生成することもできる。
例えば、ディジタルデータＩｎをデータ分離回路６００でディジタルデータＩｎを第１のディジタルデータＤＡＢと第２のディジタルデータＳＵＢに分離し、第１のディジタルデータＤＡＢをデータ変換回路５００に入力する。ここで、データ変換回路５００は、入力された第１のディジタルデータＤＡＢのビット数を変更する機能を備えていてもよい。また、データ線へのデータ信号の伝送形式に対応して、パラレルをシリアルに変換し、あるいは逆にシリアルをパラレルに変換するようにしてもよい。
【０１３６】
一方、第２のディジタルデータＳＵＢは、タイミング制御回路６０１に入力される。この第２のディジタルデータＳＵＢに基いて期間制御用の信号がタイミング制御回路６０１にて生成し、期間制御用信号として機能する第２のゲート信号Ｖ２が走査線駆動回路１０３を介して、各画素回路に供給される。
ディジタルデータＩｎは、図１４に示したように各データ線に供給すべきデータ信号Ｘ_１〜Ｘ_ｍに対応するデータからなる第１のディジタルデータＤＡＢとタイミング制御信号の基となる第２のディジタルデータＳＵＢとから構成されている。上述のように第１のディジタルデータＤＡＢがデータ線駆動回路に供給され、データ線に供給されるデータ信号が生成し、第２のディジタルデータＳＵＢに基いて走査線駆動回路を介して供給される発光期間の期間制御用信号あるいはタイミング制御信号が生成する。
【０１３７】
図１５には、図３に示した画素回路における、第１のゲート信号Ｖ１及び第２のゲート信号Ｖ２のタイミングチャートについて示した。データ線との導通状態を制御するトランジスタ２１１及びトランジスタ２１４のドレインとゲートとの導通状態を制御するトランジスタ２１２をオン状態とする第１のゲート信号　Ｖ１を供給してデータ信号の書き込みを行う期間内は、トランジスタ２１４と有機ＥＬ素子２２０との導通状態を制御するトランジスタ２１３をオフ状態とする第２のゲート信号を供給する。データ信号の画素回路への書き込みを行った後、トランジスタ２１１及びトランジスタ２１２をオフ状態とする第１のゲート信号Ｖ１が供給され始めても、しばらく、トランジスタ２１３はオフ状態として、有機ＥＬ素子２２０への電流の供給を停止している。その後、トランジスタ２１３をオン状態とする第２のゲート信号を供給して有機ＥＬ素子２２０とトランジスタ２１４とを電気的に接続し、データ信号に応じた輝度で有機ＥＬ素子２２０が発光する。
【０１３８】
データ線との導通状態を制御するトランジスタ２１１及びトランジスタ２１４のドレインとゲートとの導通状態を制御するトランジスタ２１２をオフ状態とする第１のゲート信号Ｖ１を供給すると同時に、タイミング制御回路６０１のＹカウンタがリセットされる。第２のディジタルデータＳＵＢに設定された副期間のデータと、Ｙカウンタの値が同一になるまで、トランジスタ２１３をオン状態とする第２のゲート信号が供給される。
【０１３９】
第２のディジタルデータＳＵＢを所望の副期間あるいはサブフレームに対応して設定することで、図１６に示したように１フレーム（本実施形態では、周期Ｔ_１に対応する。）毎に副期間を設定することができる。
【０１４０】
［第５の実施形態］
動画特性の向上のためには、複数の走査線に対して設けられた画素回路が同時に黒表示を行う、あるいは輝度０と設定することが好ましい場合がある。
本実施形態では、図１７に示したように、複数の走査線に対応する画素回路に対して、同時に輝度０（Ｏｆｆとして図示）の副期間を設定している。
以下、複数の走査線に対応する画素回路に対して、同時に輝度０（Ｏｆｆとして図示）の期間を設定する方法について具体的に説明する。
今、説明を容易にするために、４本の走査線があり、一つの走査線を選択し、データ信号を書き込みを行うまでの時間が第２の周期（Ｔ_２）に等しいとして説明する。図１８に示した第２のディジタルデータＳＵＢにおいて、「１」はトランジスタ２１４と有機ＥＬ素子２２０とがトランジスタ２１３を介して電気的に接続されている状態に相当し、「０」はトランジスタ２１４と有機ＥＬ素子２２０とが電気的に切断されている状態に相当する。なお、図１８において、理解を容易にするために、第２のディジタルデータＳＵＢの最初の位置をずらすように示している。
【０１４１】
データ信号の書き込みは、トランジスタ２１３をオフ状態として行うので、第２のディジタルデータＳＵＢは「０」から始まる。第２の周期（Ｔ_２）の３個分の長さを有する輝度０の副期間に対応して第２のディジタルデータＳＵＢの「０」が入力される。
走査線Ｙ_１を介して第１のゲート信号Ｖ１（Ｙ_１）が供給されると同時に、走査線Ｙ_１に対応する第２のディジタルデータＳＵＢ（Ｙ_１）に基いて生成した第２のゲート信号Ｖ２（Ｙ_１）の供給が開始される。上述のように第２のディジタルデータＳＵＢ（Ｙ_１）の左端の「０」に対応して、トランジスタ２１３をオフ状態とする第２のゲート信号Ｖ２（Ｙ_２）、次の「１」に対応して、トランジスタ２１３をオン状態とする第２のゲート信号Ｖ２（Ｙ_２）・・・、というように第２のディジタルデータＳＵＢ（Ｙ_１）に基いて第２のゲート信号Ｖ２（Ｙ_１）が供給される。次の走査線Ｙ_２の第１のゲート信号Ｖ１（Ｙ_２）の供給は、第１のゲート信号Ｖ１（Ｙ_１）の供給の開始時間から所定の時間を遅れて開始する。ここでは、第２の周期Ｔ_２だけ遅れて開始する。走査線Ｙ_２についても同様に、第２のディジタルデータＳＵＢ（Ｙ_２）に基いて生成した第２のゲート信号Ｖ２（Ｙ_２）が供給される。
以降、同様な動作を行い、結果的に、全走査線に対して、同時に有機ＥＬ素子２２０の輝度を０とするＯｆｆ期間が設定されることになる。
【０１４２】
なお、上記第１ないし第３の実施の形態においては、有機ＥＬ素子を利用した表示装置について説明したが、有機ＥＬ素子を利用した表示装置は、モバイル型のパーソナルコンピュータや、携帯電話や、ディジタルスチルカメラ等の種々の電子装置に適用することができる。
図１９は、モバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ１０００は、キーボード１０２０を備えた本体部１０４０と、有機ＥＬ素子を用いた表示ユニット１０６０とを備えている。
【０１４３】
図２０は、携帯電話の斜視図である。携帯電話２０００は、複数の操作ボタン２０２０と、受話口２０４０と、送話口２０６０と、有機ＥＬ素子を用いた表示パネル２０８０とを備えている。
図２１は、ディジタルスチルカメラ３０００の構成を示す斜視図である。なお、外部機器との接続についても簡易的に示している。通常のカメラは、被写体の光像によってフィルムを感光するのに対し、ディジタルスチルカメラ３０００は、被写体の光像をＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）等の撮像素子の光電変換によって撮像信号を生成するものである。ここで、ディジタルスチルカメラ３０００のケース３０２０の背面には、有機ＥＬ素子を用いた表示パネル３０４０が設けられており、ＣＣＤによる撮像信号に基づいて表示が行われる。このため、表示パネル３０４０は、被写体を表示するファイダとして機能する。また、ケース３０２０の観察側（図においては裏面側）には、光学レンズやＣＣＤ等を含んだ受光ユニット３０６０が設けられている。
【０１４４】
ここで、撮影者が表示パネル３０４０に表示された被写体像を確認して、シャッタボタン３０８０を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板３１００のメモリに転送・格納される。また、ディジタルスチルカメラ３０００にあっては、ケース３０２０の側面に、ビデオ信号出力端子３１２０と、データ通信用の入出力端子３１４０とが設けられている。そして、図に示されるように、前者のビデオ信号出力端子３１２０には、テレビモニタ４３００が、また、後者のデータ通信用の入出力端子３１４０にはパーソナルコンピュータ４４００が、それぞれ必要に応じて接続される。さらに、所定の操作によって、回路基板３１００のメモリに格納された撮像信号が、テレビモニタ４３００や、パーソナルコンピュータ４４００に出力される。
【０１４５】
なお、電子機器としては、図１９のパーソナルコンピュータや、図２０の携帯電話、図２１のディジタルスチルカメラのほかにも、テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ（Ｐｏｉｎｔ　Ｏｆ　Ｓａｌｅ）端末、タッチパネルを備えた機器等を挙げることができる。これらの各種の電子機器の表示部として、有機ＥＬ素子を用いた上記の表示装置が適用可能である。
【０１４６】
また、本発明は、上記の実施の形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
上記の実施の形態においては、駆動周期Ｔ_ｃと同一の周期として周期Ｔ_２を設定したが、プログラミング期間Ｔ_ｐｒと周期Ｔ_１，Ｔ_２とは、必ずしも依存関係を有していなくてもよく、例えば、周期Ｔ_１をプログラミング期間Ｔ_ｐｒと同一に設定してもよい。この場合、周期Ｔ_１のパルス幅制御によりプログラミング期間が短い時間間隔で切り換わる。
【０１４７】
また、図５の例では、駆動トランジスタ３２，２１〜２８に抵抗用トランジスタ５２，４１〜４８が接続されていたが、抵抗用トランジスタ５２，４１〜４８を他の抵抗要素（抵抗付加手段）と置き換えることも可能である。また、このような抵抗要素は、必ずしもすべての駆動トランジスタ３２，２１〜２８に接続する必要はなく、必要に応じて設ければよい。
【０１４８】
また、図５の回路構成のうちの一部を省略することも可能である。例えば、オフセット電流生成回路３２０を省略してもよい。ただし、オフセット電流生成回路３２０を設けるようにすれば、プログラミング電流値の範囲の設定の自由度が増すので、プログラミング電流値を好ましい範囲に設定しやすいという利点がある。
【０１４９】
また、上記の実施の形態において、一部または全部のトランジスタを、バイポーラトランジスタ、薄膜ダイオードなどや他の種類のスイッチング素子で置き換えることも可能である。
また、上記の実施の形態では、表示パネル部１０１が１組の画素回路マトリクスを有するものとしていたが、表示パネル部１０１が複数組の画素回路マトリクスを有するものとしても良い。例えば、大型パネルを構成する際に、表示パネル部１０１を隣接する複数の領域に区分し、各領域ごとに１組の画素回路マトリクスをそれぞれ設けるようにしても良い。また、１つの表示パネル部１０１内にＲＧＢの３つの色に相当する３組の画素回路マトリクスを設けるようにしても良い。複数の画素回路マトリクスが存在する場合には、各マトリクスごとに上記実施の形態を適用することが可能である。
【０１５０】
また、上記第の実施の形態で用いた画素回路では、図５に示したように、プログラミング期間Ｔ_ｐｒと発光期間Ｔ_ｅｌとが分かれていたが、プログラミング期間Ｔ_ｐｒが発光期間Ｔ_ｅｌの一部に重なるような画素回路を用いることも可能である。このような画素回路に対しては、発光期間Ｔ_ｅｌの初期にプログラミングが行われて発光の階調が設定され、その後、設定された階調で発光が継続する。このような画素回路を利用した装置についても、データ線駆動回路１０２を適用することが可能である。
【０１５１】
また、上記の実施の形態では、有機ＥＬ素子を用いた表示装置の例を説明したが、本発明は、有機ＥＬ素子以外の発光素子を用いた表示装置や電子装置にも適用可能である。例えば、駆動電流に応じて発光の階調が調整可能な他の種類の発光素子（ＬＥＤやＦＥＤ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ　Ｄｉｓｐｌａｙ）など）を有する装置にも適用することができる。
【０１５２】
また、本発明は、画素回路を有するアクティブ駆動法によって駆動される回路や装置に限らず、画素回路を有さないパッシブ駆動法によって駆動される回路や装置にも適用可能である。
また、上記第１ないし第３の実施の形態においては、所定の周期で信号を供給するように構成したが、これに限らず、必ずしも周期的ではない場合も考えられる。
【０１５３】
また、上記の実施の形態においては、１組のディジタルデータを２つに分離してディジタルデータＤＡＢ，ＳＵＢを生成するように構成したが、場合によっては、３つに分離して、そのうち１つはγ補正に使用する場合（例えば、メモリ１０４を読み出す等）も考えられる。もちろん、３つに分離するに限らず、４つ以上に分離することも可能である。
【０１５４】
【図面の簡単な説明】
【図１】本発明の一実施例としての電気光学装置１００の回路構成を示すブロック図である。
【図２】表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
【図３】画素回路２００の内部構造を示す図である。
【図４】画素回路２００の動作を示すタイミングチャートである。
【図５】単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を示す回路図である。
【図６】データ線駆動回路１０２の出力電流Ｉ_ｏｕｔと、階調データＤＡＴＡの値（階調値）との関係の例１〜例５を示す説明図である。
【図７】データ変換回路５００の変換規則を示す図である。
【図８】データ変換回路５００の動作を示すタイムチャートである。
【図９】ディジタルデータＩｎの値に応じた画素回路２００の輝度値の変化を示すグラフである。
【図１０】周期Ｔ_１の間でディジタルデータＯｕｔの出力を示すタイムチャートである。
【図１１】データ変換回路５００の構成を示すブロック図である。
【図１２】周期Ｔ_１の間でディジタルデータＯｕｔの出力を示すタイムチャートである。
【図１３】表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
【図１４】ディジタルデータの構成例を示す図である。
【図１５】制御信号のタイミングチャートを示す図である。
【図１６】輝度の変化を示す図である。
【図１７】制御信号のタイミングチャート及び輝度の変化を示す図である。
【図１８】第２のディジタルデータＳＵＢの構成例を示す図である。
【図１９】モバイル型のパーソナルコンピュータの構成を示す斜視図である。
【図２０】携帯電話の斜視図である。
【図２１】ディジタルスチルカメラ３０００の構成を示す斜視図である。
【符号の説明】
２１〜２８　駆動トランジスタ
３１　定電圧発生用トランジスタ
３２　駆動トランジスタ
４１〜４８　抵抗用トランジスタ
５１　抵抗用トランジスタ
５２　抵抗用トランジスタ
７１，７２　トランジスタ
７３　駆動トランジスタ
８１〜８８　スイッチングトランジスタ
１００　電気光学装置
１０１　表示パネル部
１０２　データ線駆動回路
１０３　走査線駆動回路
１０４　メモリ
１０５　制御回路
１０６　タイミング生成回路
１０７　電源回路
１１０　コンピュータ
２００　画素回路
２１１〜２１４　トランジスタ
２２０　有機ＥＬ素子
２３０　保持キャパシタ
３００　単一ラインドライバ
３０１　信号入力線
３０２　出力信号線（データ線）
３０３　第１の共通ゲート線
３０４　第２の共通ゲート線
３１０　Ｄ／Ａコンバータ部
３２０　オフセット電流生成回路
４００　ゲート電圧生成回路
４０１　第１の配線
４０２　第２の配線
５００　データ変換回路
１０００　パーソナルコンピュータ
１０２０　キーボード
１０４０　本体部
１０６０　表示ユニット
２０００　携帯電話
２０２０　操作ボタン
２０４０　受話口
２０６０　送話口
２０８０　表示パネル
３０００　ディジタルスチルカメラ
３０２０　ケース
３０４０　表示パネル
３０６０　受光ユニット
３０８０　シャッタボタン
３１００　回路基板
３１２０　ビデオ信号出力端子
３１４０　入出力端子
４３００　テレビモニタ
４４００　パーソナルコンピュータ

Claims (24)

1. ディジタル信号に基づいて制御信号を生成し、生成した制御信号により電子素子を制御する電子素子の駆動回路であって、
   第１期間ごとに前記制御信号を設定するとともに、前記第１期間とは異なる第２期間ごとに前記制御信号を設定するようになっていることを特徴とする電子素子の制御回路。
2. ディジタル信号に基づいて制御信号を生成し、生成した制御信号により電子素子を制御する電子素子の駆動回路であって、
   第１期間ごとに前記制御信号の電流値を設定する第１電流値設定手段と、前記第１期間とは異なる第２期間ごとに前記制御信号の電流値を設定する第２電流値設定手段とを備えることを特徴とする電子素子の制御回路。
3. 請求項２に記載の電子素子の制御回路において、
   前記第２期間は、前記第１期間よりも短い期間であり、
   前記第１電流値設定手段は、前記第１期間ごとに、前記ディジタル信号を構成するディジタルデータのうち一部のデータに基づいて前記制御信号の電流値を設定するようになっており、
   前記第２電流値設定手段は、前記ディジタルデータのうち前記一部のデータ以外の残部のデータに基づいて、前記制御信号のうち同一の前記ディジタルデータに基づき前記第１電流値設定手段が設定する部分について、前記第２期間ごとに前記制御信号の電流値を制御するようになっていることを特徴とする電子素子の制御回路。
4. 請求項３に記載の電子素子の制御回路において、
   前記一部のデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
   前記残部のデータには、前記ディジタルデータのうち下位ビットのデータを割り当てたことを特徴とする電子素子の制御回路。
5. ｎ個（ｎは２以上の整数）のディジタルデータを、所定期間内に電子素子に供給される制御用電気信号に変換し、出力する電子回路であって、
   前記ｎ個のディジタルデータのうちｍ個（ｍは１以上の整数）のディジタルデータに基づいて、前記所定期間内に設けられる、副電気信号を出力する副期間の長さを設定する信号を生成する副期間設定手段を備え、
   前記副期間内では、前記制御用電気信号として前記副電気信号を出力することを特徴とする電子回路。
6. 請求項５に記載の電子回路において、
   前記副電気信号は、前記副期間において、基準電気信号に付加電気信号が加算された電気信号又は当該電気信号を加工した加工電気信号と等価であり、
   前記基準電気信号は、前記副期間の長さの設定の際に用いられた前記ｎ個のディジタルデータのうち前記ｍ個のディジタルデータを控除した残りのディジタルデータのうち、ｐ個（ｐは１以上の整数）のディジタルデータに基づいた電気信号であって、少なくとも前記副期間において、前記ｍ個のディジタルデータに依存しない電気信号であることを特徴とする電子回路。
7. 請求項６に記載の電子回路において、
   前記付加電気信号は、前記所定期間内において第１の所定値となるように設定された電流又は電圧を有する信号であることを特徴とする電子回路。
8. 請求項７に記載の電子回路において、
   前記基準電気信号は、前記所定期間内において第２の所定値となるように設定された電流又は電圧を有する信号であることを特徴とする電子回路。
9. 請求項８に記載の電子回路において、
   前記第１の所定値は、前記第２の所定値よりも小であることを特徴とする電子回路。
10. 請求項９に記載の電子回路において、
    前記第２の所定値は、前記第２の所定値のとり得る最小値と最大値との差を２ｐ−１で割った値と等価となるように設定されていることを特徴とする電子回路。
11. 発光素子を含む画素がマトリクス状に配列された画素マトリクスと、
    前記画素マトリクスの行方向及び列方向のうち一方に沿って配列された画素群にそれぞれ接続する複数の走査線と、
    前記画素マトリクスの行方向及び列方向のうち他方に沿って配列された画素群にそれぞれ接続する複数のデータ線と、
    前記複数の走査線に接続し且つ前記画素マトリクスの１つの行及び列のいずれかを選択する走査線駆動回路と、
    ディジタル信号に基づいて、前記発光素子の発光階調に応じた電流値を有する制御信号を生成し、生成した制御信号を前記複数のデータ線のうち少なくとも１つのデータ線に出力するデータ線駆動回路とを備える電気光学装置であって、
    前記データ線駆動回路は、第１期間ごとに前記制御信号の電流値を設定する第１電流値設定手段と、前記第１期間とは異なる第２期間ごとに前記制御信号の電流値を設定する第２電流値設定手段とを備えることを特徴とする電気光学装置。
12. 請求項１１に記載の電気光学装置において、
    前記第２期間は、前記第１期間よりも短い期間であり、
    前記第１電流値設定手段は、前記第１期間ごとに、前記ディジタル信号を構成するディジタルデータのうち一部のデータに基づいて前記制御信号の電流値を設定するようになっており、
    前記第２電流値設定手段は、前記ディジタルデータのうち前記一部のデータ以外の残部のデータに基づいて、前記制御信号のうち同一の前記ディジタルデータに基づき前記第１電流値設定手段が設定する部分について、前記第２期間ごとに前記制御信号の電流値を制御するようになっていることを特徴とする電気光学装置。
13. 請求項１２に記載の電気光学装置において、
    前記ディジタルデータは、上位ビットほど前記発光素子の高い発光階調を表すデータとして構成されており、
    前記一部のデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
    前記残部のデータには、前記ディジタルデータのうち下位ビットのデータを割り当てたことを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置において、
    前記第２期間は、前記残部のデータを構成するビット数で前記第１期間を等区分したときの各区分期間と同一の期間を有することを特徴とする電気光学装置。
15. 請求項１３及び１４のいずれかに記載の電気光学装置において、
    前記ディジタルデータは、４ｎ（ｎ≧１）ビットのデータとして構成されており、
    前記一部のデータには、前記ディジタルデータのうち上位３ｎビットのデータを割り当て、
    前記残部のデータには、前記ディジタルデータのうち下位ｎビットのデータを割り当てたことを特徴とする電気光学装置。
16. 請求項１１乃至１５のいずれかに記載の電気光学装置において、
    前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする電気光学装置。
17. 複数の走査線と複数のデータ線との交差部に対応して設けられた複数の画素回路を備えた電気光学装置であって、
    １組のディジタルデータのうち第１のディジタルデータに基いて前記複数のデータ線を介して前記複数の画素回路に供給されるデータ信号を生成し、
    前記データ信号に応じて前記複数の画素回路の各々に含まれる電気光学素子に供給される信号レベルが決定され、
    前記ディジタルデータのうち第２のディジタルデータに基いて、当該電気光学素子に当該信号レベルが供給される、主期間に少なくとも１つの副期間を設定するための期間制御信号を生成すること、
    を特徴とする電気光学装置。
18. 請求項１１乃至１７のいずれかに記載の電気光学装置を実装してなることを特徴とする電子機器。
19. ディジタル信号に基づいて制御信号を生成し、生成した制御信号により電子素子を制御する電子素子の制御方法であって、
    第１期間ごとに前記制御信号の電流値を設定する第１電流値設定ステップと、前記第１期間とは異なる第２期間ごとに前記制御信号の電流値を設定する第２電流値設定ステップとを含むことを特徴とする電子素子の制御方法。
20. 請求項１９に記載の電子素子の制御方法において、
    前記第２期間は、前記第１期間よりも短い期間であり、
    前記第１電流値設定ステップは、前記第１期間ごとに、前記ディジタル信号を構成するディジタルデータのうち一部のデータに基づいて前記制御信号の電流値を設定し、
    前記第２電流値設定ステップは、前記ディジタルデータのうち前記一部のデータ以外の残部のデータに基づいて、前記制御信号のうち同一の前記ディジタルデータに基づき前記第１電流値設定ステップで設定する部分について、前記第２期間ごとに前記制御信号の電流値を制御するようになっていることを特徴とする電子素子の制御方法。
21. 請求項２０に記載の電子素子の制御方法において、
    前記一部のデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
    前記残部のデータには、前記ディジタルデータのうち下位ビットのデータを割り当てたことを特徴とする電子素子の制御方法。
22. ｎ個（ｎは２以上の整数）のディジタルデータを、所定期間内に電子素子に供給される制御用電気信号に変換し、出力する電子素子の制御方法であって、
    前記ｎ個のディジタルデータのうちｍ個（ｍは１以上の整数）のディジタルデータに基づいて、前記所定期間内に設けられる、副電気信号を出力する副期間の長さを設定する信号を生成する副期間設定ステップを含み、
    前記副期間内では、前記制御用電気信号として前記副電気信号を出力することを特徴とする電子素子の制御方法。
23. 請求項２２に記載の電子素子の制御方法において、
    前記副電気信号は、前記副期間において、基準電気信号に付加電気信号が加算された電気信号又は当該電気信号を加工した加工電気信号と等価であり、
    前記基準電気信号は、前記副期間の長さの設定の際に用いられた前記ｎ個のディジタルデータのうち前記ｍ個のディジタルデータを控除した残りのディジタルデータのうち、ｐ個（ｐは１以上の整数）のディジタルデータに基づいた電気信号であって、少なくとも前記副期間において、前記ｍ個のディジタルデータに依存しない電気信号であることを特徴とする電子素子の制御方法。
24. 複数の走査線と、複数のデータ線と、複数の画素回路と、を含む電気光学装置の駆動方法であって、
    前記複数の画素回路のうち、前記複数の走査線の各々の走査線に対応して設けられた複数の画素回路から構成される画素回路セットの、当該画素回路セットに走査信号が供給されてから次の走査信号が供給されるまでの駆動期間は、
    当該画素回路セットに、前記複数の走査線のうち、対応する走査線を介して走査信号が供給されるとともに、前記複数のデータ線のうち対応するデータ線を介してデータ信号が供給される第１の副期間と、
    当該画素回路セットに含まれる複数の電気光学素子が前記データ信号に対応する輝度に設定される少なくとも１つの第２の副期間と、
    前記複数の電気光学素子の輝度が実質的に０に設定される第３の副期間と、を備え、
    前記少なくとも１つの第２の副期間は、当該画素回路セット以外の他の画素回路セットのうち少なくとも１つの画素回路セットとは、異なる時間に開始し、
    前記第３の副期間は、当該画素回路セット以外の他の画素回路セットと同一時間に開始し、同一時間に終了すること、
    を特徴とする電気光学装置の駆動方法。

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