JP2004006945A

JP2004006945A - Method for manufacturing semiconductor device

Info

Publication number: JP2004006945A
Application number: JP2003207084A
Authority: JP
Inventors: Hiroki Nakamura; 中村　浩樹
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-08-11
Filing date: 2003-08-11
Publication date: 2004-01-08

Abstract

<P>PROBLEM TO BE SOLVED: To prevent water content from entering a device from an SOG film as an interlayer dielectric at an edge of a device chip and on a side wall of an opening for bonding. <P>SOLUTION: A dummy pattern 202a is formed outside a circuit formation area of a device and inside an edge of the deice chip in a plane pattern. No SOG film is formed on the dummy pattern 202a, so that water content can be prevented from entering the circuit formation area through the SOG film. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩの配線構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＬＳＩは以下に示す方法により製造されているものがあった。図９の断面形状フロー図において説明する。半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体１０１を形成する。その後、この半導体基体１０１上に、アルミなどの金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン１０２を形成する。この状態を図９（ａ）に示す。次に、絶縁膜として例えばシリコン酸化膜１０３をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で、配線パターン１０２を含む半導体基体１０１上に被覆形成する。その後、平坦化のためにＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｒａｓｓ）膜１０４をシリコン酸化膜１０３上に塗布する。ここで、　形成されるＳＯＧ膜１０４の膜厚は下地に配線パターン１０２のない領域では厚く、配線パターン１０２上には薄くなるため、平坦化を実現できる。次に、このＳＯＧ膜１０４上にシリコン酸化膜１０５をＣＶＤ法で形成する。この状態を図９（ｂ）に示す。その後、ホトリソ及びエッチング工程を行い、回路形成領域とその領域の製造余裕を含めたデバイスチップのエッジ（縁）１０００の外側を半導体基体１０１まで露出させ、また、回路形成領域のボンディングのためのパッド部において配線パターン１０２が露出するように開口部１０６を形成する。この状態を図９（ｃ）に示す。
【０００３】
【発明が解決しようとする課題】
しかし、以上述べた半導体装置の製造方法では、デバイスチップのエッジ及びボンディングのための開口部１０６の側壁のＳＯＧ膜１０４露出面から水分がデバイス内に侵入し、配線パターン１０２等の金属を腐食させる。これにより、デバイス特性の劣下を引き起こし、信頼性を低下させてしまう。これは、ＳＯＧ膜１０４が吸湿性の膜のためである。
【０００４】
【課題を解決するための手段】
上記課題を解決すべく、本発明の半導体装置の構造は、半導体基体上に、導電性膜からなる配線パターンを有する回路形成領域と、上記回路形成領域の外側に上記回路形成領域を囲んで上記基体上に有する、上記導電性膜からなり、上記配線パターンと電気的に絶縁されたダミーパターンと、上記回路形成領域の上記配線パターン間の上記基体上に、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜が順に積層され、上記回路形成領域から延在する上記第１の絶縁膜と上記第３の絶縁膜が、上記ダミーパターン上に順に積層されていることを特徴とする。
【０００５】
【発明の実施の形態】
以下、本発明の実施例を図１、３、５，７，８の断面形状図と、図２，４、６の補助図を用いて詳細に説明する。
【０００６】
図１は本発明の第１実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。本発明の第１実施例における半導体装置の製造方法について以下に説明する。
【０００７】
まず始めに、半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体２０１を形成する。その後、この半導体基体２０１上に、導電性膜として膜厚６００ｎｍのアルミ金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン２０２を形成する。この配線パターン２０２形成の際、回路形成領域の配線パターン２０２と電気的に絶縁された所定の幅寸法のパターン（以下、ダミーパターンという）２０２ａをアルミ金属膜で形成する。このダミーパターン２０２ａは、平面パターンで回路形成領域より製造余裕寸法以上外側で、かつ、後に形成されるデバイスチップのエッジから製造余裕寸法以上内側に形成する。
【０００８】
例えば、デバイスチップのサイズが１０００×１０００μｍの正方形で、回路形成領域が８００×８００μｍの正方形で、このデバイスチップ正方形と回路形成領域の正方形の重心が同じで、製造余裕寸法がホトリソ工程の余裕（ここでは、０．０５μｍとする）で決まるとすると、ダミーパターンが形成可能とされる領域は、（（１０００−０．０５）−（８００＋０．０５））／２の寸法幅の帯状領域で、回路領域を囲むようになる。
【０００９】
さらに、デバイスチップのエッジから回路形成領域側に距離Ｌの位置に所定幅Ｌｗのダミーパターン２０２ａを形成するとする。ここで距離Ｌは１０μｍ以上の値であることが望ましい。この状態の断面形状図を図１（ａ）に示す。また、デバイスチップの平面パターンで見ると、このダミーパターン２０２ａはチップ周囲に沿ってチップ内帯状に形成されることになる。
【００１０】
次に、配線パターン２０２やダミーパターン２０２ａを含む半導体基体２０１上に、第１の絶縁膜としてシリコン酸化膜２０３をＣＶＤ法で２００ｎｍ形成する。次に、平坦化のために第２の絶縁膜としてＳＯＧ膜２０４をシリコン酸化膜２０３上に塗布、形成する。この際、ダミーパターン２０２ａ上に形成されたシリコン酸化膜２０３の上にはＳＯＧ膜２０４がほとんど形成されないようにする。その後、露出したシリコン酸化膜２０３及びＳＯＧ膜２０４の上に、第３の絶縁膜としてシリコン酸化膜２０５をＣＶＤ法で４００ｎｍ形成する。この状態の断面形状図を図１（ｂ）に示す。
【００１１】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ１０００の外側において半導体基体２０１を露出させる。この状態の断面形状図を図１（ｃ）に示す。
【００１２】
以上のような製造方法で、以下の評価を行った。
【００１３】
図１（ｃ）に示す距離Ｌを１０μｍ以上の任意の値とし、固形分濃度５．２ｗｔ％，粘度１．０３ｍＰａ．ｓｅｃのＳＯＧ膜２０４を回転数５０００ｒｐｍで塗布、形成した。
【００１４】
これらの条件により、幅Ｌｗのダミーパターン２０２ａ上に形成されるＳＯＧ膜の膜厚は図２（ａ）のグラフに示されるような結果になった。図２（ａ）のグラフの縦軸は図１（ｃ）のダミーパターン２０２ａ上に形成されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を模式的に表す図２（ｂ）に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。ここで、　図２（ｂ）に示す配線パターン間シリコン酸化膜２０３上のＳＯＧ膜の膜厚は約１２０ｎｍとなった。
【００１５】
図２（ａ）のグラフにおいて、グラフ１は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜１００ｕｍまで変化させた場合のダミーパターン２０２ａ上の膜厚を示す。寸法Ｌｗを大きくするにつれてダミーパターン２０２ａ上の膜厚も大きくなっている。また、グラフ２は、寸法Ｌｗを１．０ｕｍに設定して、寸法Ｌｓを０．９〜５ｕｍまで変化させた場合のダミーパターン２０２ａ上の膜厚を示す。寸法Ｌｗを１．０ｕｍとすれば、寸法Ｌｓを５ｕｍまで大きくしてもダミーパターン２０２ａ上のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
【００１６】
これらの結果から、ダミーパターン２０２ａ上のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅Ｌｗを１μｍ程度とすれば良いことがわかる。すなわち、ダミーパターン２０２ａの幅Ｌｗを１μｍ程度とし、かつデバイスチップのエッジ１０００から回路形成領域側への距離Ｌが１０ｕｍ以上になるように、ダミーパターン２０２ａを配置すれば、図１（ｃ）に示すように、デバイスチップのエッジからのＳＯＧ膜はダミーパターン２０２ａと回路形成領域から延在するシリコン酸化膜２０５とで、回路形成領域側ＳＯＧ膜とは遮断される。
【００１７】
これにより、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐことができる。なお、この幅寸法１ｕｍをさらに極端に短くすると、水分の侵入防止の効果が低くなると考えられる。
【００１８】
配線パターン２０２形成時に、ダミーパターン２０２ａを形成できるので、新たな工程を必要とせず、ＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。
【００１９】
次に、本発明の第２実施例における半導体装置の製造方法について以下に説明する。図３は本発明の第２実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。
【００２０】
半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体２０１を形成する。その後、この半導体基体２０１上に、第１の膜として膜厚約３００ｎｍのタングステンポリサイド膜を形成し、ホトリソ及びエッチング工程により、第１のダミーパターン３００ａを形成する。この第１のダミーパターン３００ａは、第１実施例のダミーパターンと同様に、デバイスチップのエッジから回路形成領域側に距離Ｌの位置に幅Ｌｗで形成する。ここで距離Ｌは１０μｍ以上の値とする。また、デバイスチップの平面パターンで見ると、この第１のダミーパターン３００ａはチップ周囲に沿ってチップ内帯状に形成されることになる。さらに、第１実施例に記載したように製造余裕寸法についても同様に考慮される。
【００２１】
次に、第１のダミーパターン３００ａを含めた半導体基体２０１上に第１の絶縁膜として不純物濃度Ｐ２Ｏ５＝１５ｗｔ％，Ｂ２Ｏ３＝１０ｗｔ％のＢＰＳＧ膜（Ｂｏｒｏ　Ｐｈｏｓｐｈ　Ｓｉｌｉｃａｔｅ　Ｇｒａｓｓ）３０２を８００ｎｍ形成する。その後、９００℃、窒素雰囲気、３０分の熱処理を行い、平坦化する。この後、　ＢＰＳＧ膜上に導電性膜として膜厚６００ｎｍのアルミ金属膜を形成し、ホトリソ及びエッチング工程により、配線パターン３０４及び第２のダミーパターン３０４ａを形成する。第２のダミーパターン３０４ａは、第１のダミーパターン３００ａ上に形成されたＢＰＳＧ膜３０２上に形成される。第２のダミーパターン３０４ａは、第１のダミーパターン３００ａと略同一パターンで、略同一の位置に形成する。この際、製造余裕寸法のばらつきによる寸法の違いや位置ずれが起こり得るものとする。この状態の断面形状を図３（ａ）に示す。
【００２２】
次に、配線パターン３０４及び第２のダミーパターン３０４ａを含むＢＰＳＧ膜３０２上に、第２の絶縁膜としてシリコン酸化膜３０６をＣＶＤ法で２００ｎｍ形成する。次に、平坦化のために第３の絶縁膜としてＳＯＧ膜３０８をシリコン酸化膜３０６上に塗布、形成する。その後、露出したシリコン酸化膜３０６及びＳＯＧ膜３０８の上に、第４の絶縁膜としてシリコン酸化膜３１０をＣＶＤ法で４００ｎｍ形成する。この状態の断面形状図を図３（ｂ）に示す。
【００２３】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ１０００外側においてＢＰＳＧ膜３０２を露出させる。この状態の断面形状図を図３（ｃ）に示す。
【００２４】
以上のような製造方法で、以下の評価を行った。
【００２５】
図３（ｃ）に示す距離Ｌを１０μｍ以上の任意の値とし、固形分濃度５．２ｗｔ％，粘度１．０３ｍＰａ．ｓｅｃのＳＯＧ膜３０８を回転数５０００ｒｐｍで塗布、形成した。
【００２６】
これらの条件により、幅Ｌｗの第２のダミーパターン３０４ａ上に形成されるＳＯＧ膜の膜厚は図４（ａ）のグラフに示されるような結果になった。図４（ａ）のグラフの縦軸は図３（ｃ）の第２のダミーパターン３０４ａ上に形成されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を模式的に表す図４（ｂ）に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。なお、この第２実施例では、上述したように、第２のダミーパターン３０４ａの幅寸法に合わせて第１のダミーパターン３００ａの幅寸法も略同一になるように形成している。ここで、　図３（ｂ）に示す配線パターン間シリコン酸化膜３０６上のＳＯＧ膜の膜厚は約１２０ｎｍとなった。
【００２７】
図４（ａ）のグラフにおいて、グラフ３は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜７ｕｍまで変化させた場合の第２のダミーパターン３０４ａ上の膜厚を示す。寸法Ｌｗが２ｕｍ以上では、　Ｌｗが大きくなるにつれて第２のダミーパターン３０４ａ上の膜厚も大きくなっている。また、グラフ４は、寸法Ｌｗを１．０ｕｍに設定して、寸法Ｌｓを０．９〜５ｕｍまで変化させた場合の第２のダミーパターン３０４ａ　上の膜厚を示す。寸法Ｌｗ＝１．０ｕｍで、寸法Ｌｓを５ｕｍまで大きくしても第２のダミーパターン３０４ａ上のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
【００２８】
これらの結果から、第２のダミーパターン３０４ａ上のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅Ｌｗを２μｍ以下とすれば良いことがわかる。すなわち、第１のダミーパターン３００ａ及び第２のダミーパターン３０４ａの幅Ｌｗを１〜２μｍとし、かつデバイスチップのエッジ部から回路形成領域側に距離Ｌが１０ｕｍ以上になるように、第１のダミーパターン３００ａ及び第２のダミーパターン３０４ａを配置すれば、図３（ｃ）に示すように、デバイスチップのエッジからのＳＯＧ膜は第２のダミーパターン３０４ａと回路形成領域から延在するシリコン酸化膜３１０とで、回路形成領域側ＳＯＧ膜とは遮断される。
【００２９】
これにより、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐことができる。
【００３０】
第１実施例同様に、ＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。また、第１の膜が上述したように導電性の膜であれば、第１の膜による配線パターン形成時に、第１のダミーパターン３００ａを形成できる。このように配線パターンを２層以上形成するデバイスにも対応でき、この場合に新たな工程を必要としない。また、第１のダミーパターン３００ａ及び第２のダミーパターン３０４ａの幅Ｌｗを１〜２μｍと寸法の選択の範囲が第１実施例に比べて広くなる効果を得る。
【００３１】
図５は本発明の第３実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。本発明の第３実施例における半導体装置の製造方法について以下に説明する。
【００３２】
半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体２０１を形成する。その後、この半導体基体２０１上に、導電性膜として膜厚６００ｎｍのアルミ金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン４０２を形成する。この配線パターン４０２形成の際、回路形成領域の配線パターン４０２と電気的に絶縁された所定の幅寸法のパターン（以下、ダミーパターンという）４０２ａをアルミ金属膜で形成する。このダミーパターン４０２ａは、第１実施例のダミーパターンと同様に形成される。すなわち、デバイスチップのエッジから回路形成領域側に距離Ｌの位置に幅Ｌｗで形成される。ここで距離Ｌは１０μｍ以上の値とする。また、デバイスチップの平面パターンで見ると、このダミーパターン４０２ａはチップ周囲に沿ってチップ内帯状に形成されることになる。さらに、第１実施例に記載したように製造余裕寸法についても同様に考慮される。この状態の断面形状を図５（ａ）に示す。
【００３３】
次に、配線パターン４０２やダミーパターン４０２ａを含む半導体基体２０１上に、第１の絶縁膜としてシリコン酸化膜４０４をＣＶＤ法で２００ｎｍ形成する。次に、平坦化のためにＳＯＧ膜をシリコン酸化膜４０４上に複数回塗布、形成する。つまり、　ＳＯＧ膜を塗布、乾燥させた後、　ＳＯＧ膜を塗布及び乾燥させる作業を少なくとも一回以上行う。これにより第２の絶縁膜としてＳＯＧ膜４０６が形成される。この状態の断面形状を図５（ｂ）に示す。
【００３４】
その後、ドライエッチングとしてリアクティブエッチング方法により、ダミーパターン４０２ａ上にＳＯＧ膜がほとんど残らないようにＳＯＧ膜を除去する。この時のエッチング条件とエッチングレートを以下に示す。
【００３５】
ガス流量比：ＣＨＦ３／ＣＦ４／Ａｒ＝２０／１５／２００［ｓｃｃｍ］＝４／３／４０
圧力：４０［Ｐａ］
ＲＦパワー：２００［Ｗ］
ＳＯＧ膜のエッチングレート：７．５［ｎｍ／ｓｅｃ］
このエッチングレートで、ダミーパターン４０２ａ上のＳＯＧ膜を除去するようにエッチング時間を設定して処理した。この後の状態の断面形状を図５（ｃ）に示す。
【００３６】
その後、露出したシリコン酸化膜４０４及びＳＯＧ膜４０６ａの上に、第３の絶縁膜としてシリコン酸化膜４０８をＣＶＤ法で４００ｎｍ形成する。この状態の断面形状図を図５（ｄ）に示す。
【００３７】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ１０００外側において半導体基体２０１を露出させる。この状態の断面形状図を図５（ｅ）に示す。
【００３８】
以上のような製造方法で、以下の評価を行った。
【００３９】
図５（ｅ）に示す距離Ｌを１０μｍ以上の任意の値とし、固形分濃度５．２ｗｔ％，粘度１．０３ｍＰａ．ｓｅｃのＳＯＧ膜を回転数５０００ｒｐｍで２度塗り、３度塗りの場合でＳＯＧ膜４０６を形成した。この２度塗り、３度塗りの場合において、図５（ｂ）に示す配線パターン間シリコン酸化膜４０４上のＳＯＧ膜の膜厚はそれぞれ約２４０ｎｍ、３６０ｎｍとなった。また、図５（ｂ）におけるダミーパターン４０２ａ上のＳＯＧ膜の膜厚は、それぞれ約４０ｎｍ、９０ｎｍであった。そのため、この後のドライエッチングの時間は、それぞれ５．３秒、１２秒であった。
【００４０】
これらを評価した結果、幅Ｌｗのダミーパターン４０２ａ上に形成されるＳＯＧ膜の膜厚は図６（ａ）のグラフに示されるようになった。図６（ａ）のグラフの縦軸は図５（ｅ）のダミーパターン４０２ａ上に形成されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を模式的に表す図６（ｂ）に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。
【００４１】
図６（ａ）のグラフにおいて、グラフ５は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜１００ｕｍまで変化させた場合のダミーパターン４０２ａ上の膜厚を示す。寸法Ｌｗが１ｕｍ以上では、　Ｌｗが大きくなるにつれてダミーパターン４０２ａ上の膜厚も大きくなっている。また、グラフ６は、寸法Ｌｗを１．０ｕｍに設定して、寸法Ｌｓを０．９〜５ｕｍまで変化させた場合のダミーパターン４０２ａ　上の膜厚を示す。寸法Ｌｗ＝１．０ｕｍで、寸法Ｌｓを５ｕｍまで大きくしてもダミーパターン４０２ａ上のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
【００４２】
これらの結果から、平坦性を向上させるためにＳＯＧ膜を複数回塗布、形成しても、エッチング工程を組み合わせることで、ダミーパターン４０２ａの幅Ｌｗを１μｍ程度とすればダミーパターン４０２ａ上のＳＯＧ膜の膜厚をほぼ０ｎｍにすることができた。すなわち、ダミーパターン４０２ａの幅Ｌｗを１μｍ程度とし、かつデバイスチップのエッジ部から回路形成領域側に距離Ｌが１０ｕｍ以上になるように、ダミーパターン４０２ａ　を配置すれば、図５（ｅ）に示すように、デバイスチップのエッジからのＳＯＧ膜はダミーパターン４０２ａ　と回路形成領域から延在するシリコン酸化膜４０８とで、回路形成領域側ＳＯＧ膜とは遮断される。
【００４３】
これにより、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐことができる。なお、この幅寸法１ｕｍをさらに極端に短くすると、水分の侵入防止の効果が低くなると考えられる。
【００４４】
第１実施例と同様に、ＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、信頼性に優れたデバイスを製造する効果が得られる。さらに、　ＳＯＧ膜を複数回塗布、形成しているので、第１実施例より平坦性が向上する効果を得ることができる。
【００４５】
図７は本発明の第４実施例による半導体装置の断面構造を示す図である。本発明の第４実施例における半導体装置の構造について以下に説明する。
【００４６】
この第４実施例は、第１実施例においてダミーパターンを一つ設けていたのを、複数設けるようにしたものである。図７において、ダミーパターンを２本設けた例を示す。第１実施例のダミーパターンを第１のダミーパターン５００ａとすると、平面パターンで回路形成領域を基準にして、この第１のダミーパターンの外側に、略同一幅（Ｌｗ）寸法の第２のダミーパターン５００ｂを設ける。ここで、図７に示すＬｓの寸法は、平面パターンで、第１のダミーパターン５００ａと第２のダミーパターン５００ｂとの間の距離を表し、０．９ｕｍ以上あれば良い。
【００４７】
これにより、第１の実施例と同様な効果が得られると共に、より水分の侵入を防ぐ効果が得られる。
【００４８】
図８は本発明の第５実施例による半導体装置の断面構造を示す図である。本発明の第５実施例における半導体装置の構造について以下に説明する。
【００４９】
この第５実施例は、第１実施例で回路形成領域の周囲にダミーパターンを設けていたのを、配線パターンの一つであるボンディングのためのパッド部の周囲に設けるようにしたものである。
【００５０】
図８に示すように、平面パターンで、ボンディングのための開口部６０２を設けたパッド部パターン６０１のエッジから、このパッド部パターンを基準にして外側に距離Ｌｓ離れた位置にダミーパターン６００ａを設けている。　この距離Ｌｓは０．９ｕｍ以上あれば良い。このダミーパターン６００ａの寸法幅（Ｌｗ）は、第１実施例のダミーパターンと略同一幅寸法であれば良い。このパッド部パターン６０１は下層の半導体基体２０１に形成された配線（図示しない）により回路形成領域の他の配線パターンと電気的に接続され得る。
【００５１】
これにより、ボンディングのためのパッド部パターン６０１の開口部６０２から、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐ効果が得られる。
【００５２】
第１実施例乃至第５実施例において、ＳＯＧ膜の上層及び下層に用いる膜をシリコン酸化膜としたが、他にもシリコン窒化膜、ＰＳＧ（Ｐｈｏｓｐｈ　Ｓｉｌｉｃａｔｅ　Ｇｒａｓｓ）膜、ＢＰＳＧ膜でも良いし、これらの膜の積層膜でも良い。これらの絶縁膜は層間絶縁膜としても良い。
【００５３】
第１実施例、第２実施例、第４実施例又は第５実施例において、第３の実施例のＳＯＧ膜をエッチングする処理を組み合わせても良い。ＳＯＧ膜を厚膜化して、平坦化する効果を得られる。
【００５４】
また、第１実施例乃至第５実施例において、　ＳＯＧ膜の固形分濃度を高くする場合には、ダミーパターンの幅寸法をそれぞれの実施例で長く設定すれば良い。また、　ＳＯＧ膜の固形分濃度を低くする場合には、ダミーパターンの幅寸法をそれぞれの実施例で短く設定すれば良い。ただし、第３の実施例による製造方法では、ダミーパターンの幅寸法を変えずに、　ＳＯＧ膜のエッチング時間を変えることでも可能である。つまり、　ＳＯＧ膜の固形分濃度を高くする場合には、ダミーパターン上の膜厚が厚くなるのでエッチング時間を長くする。そして、ＳＯＧ膜の固形分濃度を低くする場合には、ダミーパターン上の膜厚が薄くなるので、エッチング時間を短くすれば良い。
【００５５】
さらに、第２実施例のＢＰＳＧ膜３０２は、熱処理により平坦化される特性を持つ他の膜（例えばＰＳＧ膜）でもよい。
【００５６】
【発明の効果】
本発明の半導体装置の構造及び製造方法によれば、　平面パターンで、デバイスの回路形成領域より外側で、かつデバイスチップのエッジから内側にダミーパターンを形成することにより、層間絶縁膜のＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体装置の製造方法を示すフロー図である。
【図２】（ａ）寸法Ｌｗ又はＬｓと、ダミーパターン上のＳＯＧ膜膜厚との関係を示すグラフである。（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
【図３】本発明の第２実施例による半導体装置の製造方法を示すフロー図である。
【図４】（ａ）寸法Ｌｗ又はＬｓと、第２のダミーパターン上のＳＯＧ膜膜厚との関係を示すグラフである。（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
【図５】本発明の第３実施例による半導体装置の製造方法を示すフロー図である。
【図６】（ａ）寸法Ｌｗ又はＬｓと、ダミーパターン上のＳＯＧ膜膜厚との関係を示すグラフである。（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
【図７】本発明の第４実施例による半導体装置の断面構造を示す図である。
【図８】本発明の第５実施例による半導体装置の断面構造を示す図である。
【図９】従来技術による半導体装置の製造方法を示す工程断面フロー図である。
【符号の説明】
１０１、２０１　半導体基体
１０２、２０２、３０４、４０２、５００、６００　配線パターン
２０２ａ、４０２ａ、６００ａ　ダミーパターン
３００ａ、５００ａ　第１のダミーパターン
３０４ａ、５００ｂ　第２のダミーパターン
１０３、１０５、２０３、２０５、３０６、３１０、４０４、４０８、５０２、５０６、６０４、６０８　シリコン酸化膜
１０４、２０４、３０８、４０６、４０６ａ、５０４、６０６　ＳＯＧ膜
３０２　ＢＰＳＧ膜
６０１　パッド部パターン
６０２　開口部
１０００　デバイスチップのエッジ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an LSI wiring structure and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, some LSIs are manufactured by the following method. This will be described with reference to the cross-sectional shape flow chart of FIG. After an element such as a transistor (not shown) is formed in a circuit formation region on a semiconductor substrate, an insulating film is formed, and a semiconductor substrate 101 is formed. Thereafter, a metal film such as aluminum is formed on the semiconductor substrate 101, and a desired wiring pattern 102 is formed in a circuit formation region by photolithography and an etching process. This state is shown in FIG. Next, for example, a silicon oxide film 103 is formed as an insulating film on the semiconductor substrate 101 including the wiring pattern 102 by CVD (Chemical Vapor Deposition). After that, an SOG (Spin On Glass) film 104 is applied on the silicon oxide film 103 for planarization. Here, the thickness of the formed SOG film 104 is large in a region where the wiring pattern 102 is not provided on the base, and thin on the wiring pattern 102, so that planarization can be realized. Next, a silicon oxide film 105 is formed on the SOG film 104 by a CVD method. This state is shown in FIG. Thereafter, a photolithography and etching process is performed to expose the outside of the device chip edge (edge) 1000 including the circuit formation region and the manufacturing allowance of the region to the semiconductor substrate 101, and a pad for bonding the circuit formation region An opening 106 is formed so that the wiring pattern 102 is exposed in the portion. This state is shown in FIG.
[0003]
[Problems to be solved by the invention]
However, in the semiconductor device manufacturing method described above, moisture penetrates into the device from the edge of the device chip and the exposed surface of the SOG film 104 on the side wall of the opening 106 for bonding, and corrodes metal such as the wiring pattern 102. . As a result, device characteristics are deteriorated, and reliability is reduced. This is because the SOG film 104 is a hygroscopic film.
[0004]
[Means for Solving the Problems]
In order to solve the above problems, a structure of a semiconductor device according to the present invention includes a circuit formation region having a wiring pattern formed of a conductive film on a semiconductor substrate, and a circuit formation region surrounding the circuit formation region outside the circuit formation region. A first insulating film, a second insulating film, a second insulating film on the substrate between the wiring pattern in the circuit formation region and the dummy pattern, which is formed on the substrate and is made of the conductive film and electrically insulated from the wiring pattern; An insulating film and a third insulating film are sequentially stacked, and the first insulating film and the third insulating film extending from the circuit formation region are sequentially stacked on the dummy pattern. I do.
[0005]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the sectional shape views of FIGS. 1, 3, 5, 7, and 8 and the auxiliary views of FIGS.
[0006]
FIG. 1 is a cross-sectional process flow chart showing a flow of a method of manufacturing a semiconductor device according to a first embodiment of the present invention. A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below.
[0007]
First, an element (not shown) such as a transistor is formed on a semiconductor substrate in a circuit formation region, and then an insulating film is formed to form a semiconductor substrate 201. Thereafter, an aluminum metal film having a thickness of 600 nm is formed as a conductive film on the semiconductor substrate 201, and a desired wiring pattern 202 is formed in a circuit formation region by photolithography and an etching process. When forming the wiring pattern 202, a pattern (hereinafter, referred to as a dummy pattern) 202a having a predetermined width and electrically insulated from the wiring pattern 202 in the circuit formation region is formed of an aluminum metal film. This dummy pattern 202a is a planar pattern formed outside the circuit formation region by a size not less than the manufacturing allowance and inside the edge of a device chip to be formed later by a size not less than the manufacturing allowance.
[0008]
For example, the size of the device chip is a square of 1000 × 1000 μm, the circuit formation area is a square of 800 × 800 μm, and the center of gravity of the device chip square and the center of the square of the circuit formation area are the same. Here, the area where the dummy pattern can be formed is a band-like area having a dimension width of ((1000−0.05) − (800 + 0.05)) / 2. It will surround the circuit area.
[0009]
Further, it is assumed that a dummy pattern 202a having a predetermined width Lw is formed at a position at a distance L from the edge of the device chip toward the circuit forming region. Here, the distance L is desirably a value of 10 μm or more. FIG. 1A shows a sectional shape view in this state. In addition, when viewed in a plan pattern of a device chip, the dummy pattern 202a is formed in a chip inner band along the periphery of the chip.
[0010]
Next, a 200-nm-thick silicon oxide film 203 is formed as a first insulating film on the semiconductor substrate 201 including the wiring pattern 202 and the dummy pattern 202a by a CVD method. Next, an SOG film 204 is applied and formed as a second insulating film on the silicon oxide film 203 for planarization. At this time, the SOG film 204 is hardly formed on the silicon oxide film 203 formed on the dummy pattern 202a. Thereafter, a 400 nm thick silicon oxide film 205 is formed as a third insulating film on the exposed silicon oxide film 203 and the SOG film 204 by a CVD method. FIG. 1B shows a cross-sectional shape diagram in this state.
[0011]
After that, a photolithography and etching process is performed to expose the semiconductor substrate 201 outside the edge 1000 of the device chip. FIG. 1C shows a cross-sectional shape diagram in this state.
[0012]
The following evaluations were performed using the above-described manufacturing methods.
[0013]
The distance L shown in FIG. 1 (c) is set to an arbitrary value of 10 μm or more, the solid content concentration is 5.2 wt%, and the viscosity is 1.03 mPa. A second SOG film 204 was applied and formed at a rotation speed of 5000 rpm.
[0014]
Under these conditions, the thickness of the SOG film formed on the dummy pattern 202a having the width Lw was as shown in the graph of FIG. The vertical axis of the graph of FIG. 2A is the thickness of the SOG film formed on the dummy pattern 202a of FIG. 1C. The horizontal axis is the dimension Lw or Ls. The dimension Ls indicates the shortest dimension up to the dummy pattern among the wiring patterns in the circuit formation region in a planar pattern, as shown in FIG. Here, the thickness of the SOG film on the silicon oxide film 203 between wiring patterns shown in FIG. 2B was about 120 nm.
[0015]
In the graph of FIG. 2A, a graph 1 shows a film thickness on the dummy pattern 202a when the dimension Ls is set to 2.6 μm and the dimension Lw is changed from 1 to 100 μm. As the dimension Lw increases, the film thickness on the dummy pattern 202a also increases. Graph 2 shows the film thickness on the dummy pattern 202a when the dimension Lw is set to 1.0 μm and the dimension Ls is changed from 0.9 to 5 μm. If the dimension Lw is 1.0 μm, the thickness of the SOG film on the dummy pattern 202a is almost 0 nm even when the dimension Ls is increased to 5 μm.
[0016]
From these results, it can be seen that in order to make the thickness of the SOG film on the dummy pattern 202a almost 0 nm, the width Lw should be about 1 μm. That is, if the dummy pattern 202a is arranged such that the width Lw of the dummy pattern 202a is about 1 μm and the distance L from the edge 1000 of the device chip to the circuit forming region side is 10 μm or more, FIG. As shown, the SOG film from the edge of the device chip is cut off from the SOG film on the circuit formation region side by the dummy pattern 202a and the silicon oxide film 205 extending from the circuit formation region.
[0017]
Accordingly, it is possible to prevent moisture from entering the circuit formation region through the SOG film. If the width 1 μm is made extremely short, it is considered that the effect of preventing the invasion of moisture is reduced.
[0018]
Since the dummy pattern 202a can be formed at the time of forming the wiring pattern 202, a new process is not required, moisture is prevented from entering the circuit formation region through the SOG film, and a device having excellent flatness and reliability is manufactured. The effect to be obtained is obtained.
[0019]
Next, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described below. FIG. 3 is a process sectional flow chart showing a flow of a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
[0020]
After elements such as transistors (not shown) are formed in a circuit formation region on a semiconductor substrate, an insulating film is formed, and a semiconductor substrate 201 is formed. Thereafter, a tungsten polycide film having a thickness of about 300 nm is formed as a first film on the semiconductor substrate 201, and a first dummy pattern 300a is formed by photolithography and an etching process. Like the dummy pattern of the first embodiment, the first dummy pattern 300a is formed with a width Lw at a distance L from the edge of the device chip to the circuit formation region side. Here, the distance L is a value of 10 μm or more. In addition, when viewed in a plane pattern of the device chip, the first dummy pattern 300a is formed in a chip inner band along the periphery of the chip. Further, as described in the first embodiment, the manufacturing allowance size is also considered.
[0021]
Next, a BPSG film (Boro Phosphate Silicate Glass) 302 having an impurity concentration of P2O5 = 15 wt% and B2O3 = 10 wt% is formed as a first insulating film on the semiconductor substrate 201 including the first dummy pattern 300a to a thickness of 800 nm. After that, heat treatment is performed at 900 ° C. in a nitrogen atmosphere for 30 minutes to planarize. Thereafter, an aluminum metal film having a thickness of 600 nm is formed as a conductive film on the BPSG film, and a wiring pattern 304 and a second dummy pattern 304a are formed by photolithography and an etching process. The second dummy pattern 304a is formed on the BPSG film 302 formed on the first dummy pattern 300a. The second dummy pattern 304a is substantially the same pattern as the first dummy pattern 300a and is formed at substantially the same position. At this time, it is assumed that a dimensional difference or a position shift due to a variation in the manufacturing margin dimension can occur. The cross-sectional shape in this state is shown in FIG.
[0022]
Next, a 200-nm-thick silicon oxide film 306 is formed as a second insulating film on the BPSG film 302 including the wiring pattern 304 and the second dummy pattern 304a by a CVD method. Next, an SOG film 308 is applied and formed as a third insulating film on the silicon oxide film 306 for planarization. After that, a silicon oxide film 310 is formed to a thickness of 400 nm as a fourth insulating film on the exposed silicon oxide film 306 and the SOG film 308 by a CVD method. FIG. 3B shows a sectional shape view in this state.
[0023]
After that, a photolithography and etching process is performed to expose the BPSG film 302 outside the edge 1000 of the device chip. FIG. 3C shows a cross-sectional shape diagram in this state.
[0024]
The following evaluations were performed using the above-described manufacturing methods.
[0025]
The distance L shown in FIG. 3 (c) is set to an arbitrary value of 10 μm or more, the solid content concentration is 5.2 wt%, and the viscosity is 1.03 mPa. A second SOG film 308 was applied and formed at a rotation speed of 5000 rpm.
[0026]
Under these conditions, the thickness of the SOG film formed on the second dummy pattern 304a having the width Lw was as shown in the graph of FIG. The vertical axis of the graph of FIG. 4A is the thickness of the SOG film formed on the second dummy pattern 304a of FIG. 3C. The horizontal axis is the dimension Lw or Ls. The dimension Ls indicates the shortest dimension up to the dummy pattern among the wiring patterns in the circuit formation region in a planar pattern as shown in FIG. In the second embodiment, as described above, the width of the first dummy pattern 300a is formed to be substantially equal to the width of the second dummy pattern 304a. Here, the thickness of the SOG film on the inter-wiring-pattern silicon oxide film 306 shown in FIG. 3B was about 120 nm.
[0027]
In the graph of FIG. 4A, graph 3 shows the film thickness on the second dummy pattern 304a when the dimension Ls is set to 2.6 μm and the dimension Lw is changed from 1 to 7 μm. When the dimension Lw is 2 μm or more, the film thickness on the second dummy pattern 304a increases as Lw increases. Graph 4 shows the film thickness on the second dummy pattern 304a when the dimension Lw is set to 1.0 μm and the dimension Ls is changed from 0.9 to 5 μm. When the dimension Lw was 1.0 μm and the dimension Ls was increased to 5 μm, the thickness of the SOG film on the second dummy pattern 304a was almost 0 nm.
[0028]
From these results, it is understood that the width Lw should be set to 2 μm or less in order to make the thickness of the SOG film on the second dummy pattern 304a almost 0 nm. That is, the first dummy pattern 300a and the second dummy pattern 304a have a width Lw of 1 to 2 μm and the first dummy pattern 300a has a distance L of 10 μm or more from the edge of the device chip to the circuit formation region. If the pattern 300a and the second dummy pattern 304a are arranged, as shown in FIG. 3C, the SOG film from the edge of the device chip becomes a silicon oxide film extending from the second dummy pattern 304a and the circuit formation region. With 310, the SOG film is cut off from the circuit formation region side SOG film.
[0029]
Accordingly, it is possible to prevent moisture from entering the circuit formation region through the SOG film.
[0030]
As in the first embodiment, it is possible to prevent moisture from entering the circuit formation region via the SOG film, and to obtain an effect of manufacturing a device having excellent flatness and reliability. If the first film is a conductive film as described above, the first dummy pattern 300a can be formed at the time of forming a wiring pattern using the first film. In this way, it is possible to cope with a device in which two or more wiring patterns are formed, and in this case, no new process is required. Further, the width Lw of the first dummy pattern 300a and the second dummy pattern 304a is set to 1 to 2 μm, and the range of dimension selection is wider than that of the first embodiment.
[0031]
FIG. 5 is a cross-sectional process flow diagram showing a flow of a method of manufacturing a semiconductor device according to a third embodiment of the present invention. A method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described below.
[0032]
After elements such as transistors (not shown) are formed in a circuit formation region on a semiconductor substrate, an insulating film is formed, and a semiconductor substrate 201 is formed. Thereafter, an aluminum metal film having a thickness of 600 nm is formed as a conductive film on the semiconductor substrate 201, and a desired wiring pattern 402 is formed in a circuit formation region by photolithography and an etching process. In forming the wiring pattern 402, a pattern (hereinafter, referred to as a dummy pattern) 402a having a predetermined width and electrically insulated from the wiring pattern 402 in the circuit formation region is formed of an aluminum metal film. This dummy pattern 402a is formed similarly to the dummy pattern of the first embodiment. That is, it is formed with a width Lw at a distance L from the edge of the device chip to the circuit formation region side. Here, the distance L is a value of 10 μm or more. In addition, when viewed in a plan pattern of the device chip, the dummy pattern 402a is formed in a chip inner band along the periphery of the chip. Further, as described in the first embodiment, the manufacturing allowance size is also considered. The cross-sectional shape in this state is shown in FIG.
[0033]
Next, a 200-nm-thick silicon oxide film 404 is formed as a first insulating film on the semiconductor substrate 201 including the wiring pattern 402 and the dummy pattern 402a by a CVD method. Next, an SOG film is applied and formed on the silicon oxide film 404 a plurality of times for planarization. That is, after applying and drying the SOG film, the operation of applying and drying the SOG film is performed at least once. Thus, an SOG film 406 is formed as a second insulating film. FIG. 5B shows the cross-sectional shape in this state.
[0034]
Thereafter, the SOG film is removed by a reactive etching method as dry etching so that almost no SOG film remains on the dummy pattern 402a. The etching conditions and etching rates at this time are shown below.
[0035]
Gas flow ratio: CHF3 / CF4 / Ar = 20/15/200 [sccm] = 4/3/40
Pressure: 40 [Pa]
RF power: 200 [W]
Etching rate of SOG film: 7.5 [nm / sec]
At this etching rate, processing was performed by setting an etching time so as to remove the SOG film on the dummy pattern 402a. FIG. 5C shows a cross-sectional shape in a state after this.
[0036]
After that, a 400 nm thick silicon oxide film 408 is formed as a third insulating film on the exposed silicon oxide film 404 and the SOG film 406a by a CVD method. FIG. 5D shows a cross-sectional shape diagram in this state.
[0037]
After that, a photolithography and etching process is performed to expose the semiconductor substrate 201 outside the edge 1000 of the device chip. FIG. 5E shows a cross-sectional shape diagram in this state.
[0038]
The following evaluations were performed using the above-described manufacturing methods.
[0039]
The distance L shown in FIG. 5 (e) is set to an arbitrary value of 10 μm or more, the solid content concentration is 5.2 wt%, and the viscosity is 1.03 mPa. The SOG film 406 was formed by applying the SOG film for 2 sec at 5000 rpm twice and applying the SOG film three times. In the case of the second coating and the third coating, the thicknesses of the SOG films on the silicon oxide film between wiring patterns 404 shown in FIG. 5B were about 240 nm and 360 nm, respectively. The thickness of the SOG film on the dummy pattern 402a in FIG. 5B was about 40 nm and 90 nm, respectively. Therefore, the time of the subsequent dry etching was 5.3 seconds and 12 seconds, respectively.
[0040]
As a result of these evaluations, the thickness of the SOG film formed on the dummy pattern 402a having the width Lw is as shown in the graph of FIG. The vertical axis of the graph of FIG. 6A is the thickness of the SOG film formed on the dummy pattern 402a of FIG. The horizontal axis is the dimension Lw or Ls. The dimension Ls indicates the shortest dimension up to the dummy pattern among the wiring patterns in the circuit formation region in a planar pattern as shown in FIG.
[0041]
In the graph of FIG. 6A, a graph 5 shows a film thickness on the dummy pattern 402a when the dimension Ls is set to 2.6 μm and the dimension Lw is changed from 1 to 100 μm. When the dimension Lw is 1 μm or more, the film thickness on the dummy pattern 402a increases as Lw increases. Graph 6 shows the film thickness on the dummy pattern 402a when the dimension Lw is set to 1.0 μm and the dimension Ls is changed from 0.9 to 5 μm. When the dimension Lw was 1.0 μm and the dimension Ls was increased to 5 μm, the thickness of the SOG film on the dummy pattern 402a was almost 0 nm.
[0042]
From these results, even if the SOG film is applied and formed a plurality of times in order to improve the flatness, if the width Lw of the dummy pattern 402a is set to about 1 μm by combining the etching processes, the SOG film on the dummy pattern 402a is formed. Was able to be made almost 0 nm in thickness. That is, when the width Lw of the dummy pattern 402a is set to about 1 μm and the dummy pattern 402a is arranged so that the distance L from the edge of the device chip to the circuit formation region side is 10 μm or more, the structure shown in FIG. As described above, the SOG film from the edge of the device chip is cut off from the SOG film on the circuit formation region side by the dummy pattern 402a and the silicon oxide film 408 extending from the circuit formation region.
[0043]
Accordingly, it is possible to prevent moisture from entering the circuit formation region through the SOG film. If the width 1 μm is made extremely short, it is considered that the effect of preventing the invasion of moisture is reduced.
[0044]
As in the first embodiment, it is possible to prevent moisture from entering the circuit formation region via the SOG film, and to obtain an effect of manufacturing a device having excellent reliability. Further, since the SOG film is applied and formed a plurality of times, it is possible to obtain an effect that the flatness is improved as compared with the first embodiment.
[0045]
FIG. 7 is a view showing a sectional structure of a semiconductor device according to a fourth embodiment of the present invention. The structure of the semiconductor device according to the fourth embodiment of the present invention will be described below.
[0046]
In the fourth embodiment, a plurality of dummy patterns are provided instead of providing one dummy pattern in the first embodiment. FIG. 7 shows an example in which two dummy patterns are provided. Assuming that the dummy pattern of the first embodiment is a first dummy pattern 500a, a second dummy having substantially the same width (Lw) dimension is provided outside the first dummy pattern on the basis of a circuit formation region in a plane pattern. The pattern 500b is provided. Here, the dimension of Ls shown in FIG. 7 is a plane pattern, represents the distance between the first dummy pattern 500a and the second dummy pattern 500b, and may be 0.9 μm or more.
[0047]
Thus, the same effect as that of the first embodiment can be obtained, and the effect of further preventing the entry of moisture can be obtained.
[0048]
FIG. 8 is a view showing a sectional structure of a semiconductor device according to a fifth embodiment of the present invention. The structure of the semiconductor device according to the fifth embodiment of the present invention will be described below.
[0049]
In the fifth embodiment, the dummy pattern is provided around the circuit formation region in the first embodiment, but is provided around a bonding pad, which is one of the wiring patterns. .
[0050]
As shown in FIG. 8, a dummy pattern 600a is provided in a plane pattern at a position away from the edge of the pad portion pattern 601 provided with the opening 602 for bonding by a distance Ls outside the pad portion pattern. ing. The distance Ls may be 0.9 μm or more. The dimension width (Lw) of the dummy pattern 600a may be substantially the same as the dummy pattern of the first embodiment. The pad portion pattern 601 can be electrically connected to another wiring pattern in the circuit formation region by a wiring (not shown) formed on the lower semiconductor substrate 201.
[0051]
Thus, an effect of preventing moisture from entering the circuit formation region from the opening 602 of the pad portion pattern 601 for bonding via the SOG film can be obtained.
[0052]
In the first to fifth embodiments, the film used as the upper layer and the lower layer of the SOG film is a silicon oxide film. Alternatively, a silicon nitride film, a PSG (Phosph Silicate Glass) film, or a BPSG film may be used. May be used. These insulating films may be used as interlayer insulating films.
[0053]
In the first embodiment, the second embodiment, the fourth embodiment, or the fifth embodiment, the processing of etching the SOG film of the third embodiment may be combined. The effect of making the SOG film thick and flattening can be obtained.
[0054]
Further, in the first to fifth embodiments, when the solid content concentration of the SOG film is increased, the width of the dummy pattern may be set longer in each embodiment. When the solid content concentration of the SOG film is reduced, the width of the dummy pattern may be set shorter in each embodiment. However, in the manufacturing method according to the third embodiment, it is also possible to change the etching time of the SOG film without changing the width of the dummy pattern. That is, when increasing the solid content concentration of the SOG film, the etching time is lengthened because the thickness on the dummy pattern is increased. When the solid concentration of the SOG film is reduced, the etching time may be shortened because the film thickness on the dummy pattern is reduced.
[0055]
Further, the BPSG film 302 of the second embodiment may be another film (for example, a PSG film) having the property of being flattened by heat treatment.
[0056]
【The invention's effect】
According to the structure and the manufacturing method of the semiconductor device of the present invention, the SOG film of the interlayer insulating film is formed by forming a dummy pattern in a plane pattern outside the circuit formation region of the device and inside the edge of the device chip. This prevents moisture from penetrating into the circuit formation region through the semiconductor device, and provides an effect of manufacturing a device having excellent flatness and reliability.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2A is a graph showing a relationship between a dimension Lw or Ls and a thickness of an SOG film on a dummy pattern. (B) It is a cross-sectional schematic diagram which shows width Lw or Ls.
FIG. 3 is a flowchart showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 4A is a graph showing a relationship between a dimension Lw or Ls and a thickness of an SOG film on a second dummy pattern. (B) It is a cross-sectional schematic diagram which shows width Lw or Ls.
FIG. 5 is a flowchart showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 6A is a graph showing a relationship between a dimension Lw or Ls and a thickness of an SOG film on a dummy pattern. (B) It is a cross-sectional schematic diagram which shows width Lw or Ls.
FIG. 7 is a view showing a sectional structure of a semiconductor device according to a fourth embodiment of the present invention;
FIG. 8 is a view showing a sectional structure of a semiconductor device according to a fifth embodiment of the present invention;
FIG. 9 is a process cross-sectional flowchart showing a method for manufacturing a semiconductor device according to a conventional technique.
[Explanation of symbols]
101, 201 Semiconductor substrates 102, 202, 304, 402, 500, 600 Wiring patterns 202a, 402a, 600a Dummy patterns 300a, 500a First dummy patterns 304a, 500b Second dummy patterns 103, 105, 203, 205, 306 , 310, 404, 408, 502, 506, 604, 608 Silicon oxide films 104, 204, 308, 406, 406a, 504, 606 SOG film 302 BPSG film 601 Pad pattern 602 Opening 1000 Edge of device chip

Claims

A conductive film formed on a semiconductor substrate, forming a wiring pattern in a circuit formation region, and surrounding the circuit formation region outside the circuit formation region, a predetermined width electrically insulated from the wiring pattern; Forming a dummy pattern of dimensions;
Forming a first insulating film on the base including the wiring pattern and the dummy pattern;
Forming a second insulating film on the first insulating film such that the first insulating film disposed on the upper surface of the dummy pattern is exposed;
Forming a third insulating film on the exposed portion of the first insulating film and on the second insulating film;
A method for manufacturing a semiconductor device, comprising:

A wiring pattern is formed with a conductive film formed on a semiconductor substrate, and a dummy pattern having a predetermined width dimension which is electrically insulated from the wiring pattern is formed by surrounding the wiring pattern outside the wiring pattern. The process of
Forming a first insulating film on the base including the wiring pattern and the dummy pattern;
Forming a second insulating film on the first insulating film such that the first insulating film disposed on the upper surface of the dummy pattern is exposed;
Forming a third insulating film on the exposed portion of the first insulating film and on the second insulating film;
Exposing a part of the upper surface of the wiring pattern,
A method for manufacturing a semiconductor device, comprising:

3. The method according to claim 1, wherein the second insulating film is an SOG film.

Etching the second insulating film so that the upper portion of the dummy pattern is exposed after the formation of the second insulating film;
4. The method according to claim 1, wherein the step of forming a third insulating film on the second insulating film including the exposed dummy pattern is performed in this order. Method.

A conductive film formed on a semiconductor substrate, forming a wiring pattern in a circuit formation region, and surrounding the circuit formation region outside the circuit formation region, a predetermined width electrically insulated from the wiring pattern; A first dummy pattern having a dimension and being electrically insulated from the first dummy pattern and the wiring pattern by surrounding the first dummy pattern outside the first dummy pattern with reference to the circuit formation region; Forming a second dummy pattern having substantially the same width dimension as the first dummy pattern;
Forming a first insulating film on the base including the wiring pattern, the first dummy pattern, and the second dummy pattern;
Forming a second insulating film on the first insulating film such that the first insulating film disposed on the upper surface of the dummy pattern is exposed;
Forming a third insulating film on the exposed portion of the first insulating film and on the second insulating film;
A method for manufacturing a semiconductor device, comprising:

6. The method according to claim 5, wherein the second insulating film is an SOG film.

The method according to claim 1, wherein the predetermined width dimension is approximately 1 μm.

Forming a first dummy pattern having a predetermined width and surrounding the circuit formation region outside the circuit formation region with a first film formed on a semiconductor substrate;
Forming a first insulating film on the substrate including the first dummy pattern;
Forming a conductive film on the first insulating film;
A wiring pattern formed in the circuit formation region with the conductive film, and the predetermined pattern electrically insulated from the wiring pattern on the first dummy pattern via the first insulating film; Forming a second dummy pattern having substantially the same width as the width of the second dummy pattern;
Forming a second insulating film on the first insulating film including the circuit pattern and the second dummy pattern;
Forming a third insulating film on the second insulating film such that the second insulating film disposed on the upper surface of the second dummy pattern is exposed;
Forming a fourth insulating film on the exposed portion of the second insulating film and on the third insulating film;
A method for manufacturing a semiconductor device, comprising:

9. The method according to claim 8, wherein the third insulating film is an SOG film.

10. The method of manufacturing a semiconductor device according to claim 8, wherein the predetermined width dimension is set to 1 to 2 [mu] m.