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JP2004014941A - Semiconductor device, circuit using the same, and method of manufacturing semiconductor device - Google Patents

Semiconductor device, circuit using the same, and method of manufacturing semiconductor device Download PDF

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JP2004014941A
JP2004014941A JP2002168846A JP2002168846A JP2004014941A JP 2004014941 A JP2004014941 A JP 2004014941A JP 2002168846 A JP2002168846 A JP 2002168846A JP 2002168846 A JP2002168846 A JP 2002168846A JP 2004014941 A JP2004014941 A JP 2004014941A
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Japan
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semiconductor device
diffusion layer
type impurity
impurity diffusion
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Akito Tanabe
田邊　顕人
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NEC Corp
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Abstract

【課題】オン電流の低下や短チャネル特性の劣化を伴わずに、リーク電流を低減できるＭＩＳＦＥＴを有する半導体装置、これを用いた回路、およびＭＩＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、他の部分と比較して最も急峻であるようにすることにより上記課題を解決する。
【選択図】　図１Provided are a semiconductor device having a MISFET capable of reducing a leak current without a decrease in on-current and a deterioration in a short channel characteristic, a circuit using the same, and a method for manufacturing a semiconductor device having a MISFET.
(A) a gate insulating film provided on a surface of a conductive type semiconductor substrate; (b) a gate electrode provided on the insulating film; and (c) a gate electrode provided in the semiconductor substrate. A semiconductor device having a pair of opposite conductivity type impurity diffusion layer regions respectively formed so as to partially overlap both ends of the gate electrode, wherein at least one of the pair of opposite conductivity type impurity diffusion layer regions is provided. In the region, when the change in the concentration of the impurity of the opposite conductivity type in the vicinity of the boundary between the impurity diffusion region of the opposite conductivity type and the semiconductor substrate is viewed from the boundary toward the impurity diffusion region of the opposite conductivity type, The above problem is solved by making the change in the impurity concentration of the opposite conductivity type in a portion in contact with a channel formation region formed in the vicinity of the surface directly below the electrode steepest as compared with other portions. That.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を有する半導体装置、これを用いた回路、および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来のＭＩＳＦＥＴを有する半導体装置の概略断面図を図１１に示す。図１１は、キャリアが電子であるｎ型ＭＩＳＦＥＴの場合を示している。
【０００３】
図１１に示す半導体装置１００は、ｐ型基板１０１の表面にｐ型ウェル１０２が形成され、酸化膜や窒化膜などのゲート絶縁膜１０３を介してゲート電極１０４、その側面に側壁１０５が形成されている。そして、ゲート電極１０４の両端部と一部オーバーラップするようにｎ型の不純物拡散層領域（いわゆる、ｎ型ソース／ドレイン）１０８が形成されている。微細化の進んだ現在の半導体装置では、不純物拡散層領域１０８はゲート電極１０４の両端部と一部オーバーラップするように浅い領域（エクステンション１０６と呼ばれる）と、それより深い領域で構成されている。また、ｎ型の不純物拡散層領域１０８の表面、およびゲート電極の表面には、シリサイド１１１、１１２が形成されている。さらに、短チャネル特性をよくするためのｐ型ポケット１０７が、エクステンション１０６を囲むように形成されている。
【０００４】
なお、実際の半導体装置においては、各ＭＩＳＦＥＴを素子分離するための素子分離領域、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成されるが、図示は省略する。
【０００５】
図１２は、図１１に示したＭＩＳＦＥＴを製造する方法を示す工程図である。図１２は、図１１と同じ断面の概略図を示している。
【０００６】
まず、ｐ型基板１０１表面を素子分離領域のみに熱酸化膜を形成するＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ：局所酸化）分離や、基板をエッチングした後酸化膜などを埋め込んだトレンチ分離などにより素子分離領域を形成する（図示せず）。次に（ａ）に示すように、ｐ型基板１０１表面にｐ型ウェル１０２を形成した後、ｐ型基板１０１表面を酸化等によりゲート絶縁膜１０３を形成し、その上にポリシリコン１１４を形成する。次に（ｂ）に示すように、半導体デバイス作製で通常用いられているフォトリソグラフィ技術とエッチング技術により、ポリシリコン１１４をパターニングしてゲート電極１０４を形成する。そして、ゲート電極をマスクとして用いて自己整合で、ボロンなどのｐ型不純物１１７をイオン注入してポケット１０７、ヒ素やリンなどのｎ型不純物１１６をイオン注入してエクステンション１０６を形成する。この時、ｐ型不純物１１７は基板表面の法線方向から２０〜６０度傾けて注入し、ｎ型不純物１１６は基板表面に垂直に注入する。次に（ｃ）に示すように全面にＣＶＤ（化学気相成長）などで酸化膜１１５などの絶縁膜を形成した後、（ｄ）に示すように異方性エッチングで側壁１０５を形成する。そして、ヒ素やリンなどのｎ型不純物１１８をイオン注入してソース／ドレイン１０８を形成する。次に全面に酸化膜をＣＶＤなどで形成し、イオン注入した不純物を活性化するアニールを行なう（図示せず）。全面に形成した酸化膜は、ソース／ドレイン１０８やゲート電極１０４の高濃度不純物がアニール時に外方拡散によって、他の素子を汚染することを防止している。これは、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同チップに形成する相補型ＭＩＳＦＥＴでは特に重要である。次に、ソース／ドレイン１０８およびゲート電極１０４表面の酸化膜をフッ酸などでウェットエッチングした後、コバルトやニッケルなどの金属を形成し熱処理することで、（ｄ）に示すようにソース／ドレイン１０８およびゲート電極１０４表面のみにシリサイド１１１，１１２を形成する。シリサイド化されない金属はウエットエッチングして除去し、図１１に示した半導体装置が形成される。その後、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成され半導体装置が完成するが、図示は省略する。
【０００７】
【発明が解決しようとする課題】
回路の高性能化のために、素子の高速化および高集積化が望まれており、これを実現するためにＭＩＳＦＥＴの微細化が行なわれている。高速化は、微細化による素子容量の低減と、オン電流（ゲートを開状態とした時のＭＩＳＦＥＴのソース−ドレイン間に流れる電流）の増加により達成される。一方、微細化に伴い、ＭＩＳＦＥＴのウェル濃度、エクステンション濃度、ポケット濃度など各不純物濃度が高くなってきている。これは、ウェルおよびポケットの高濃度化は、チャネル方向に伸びる空乏層幅を小さくするためであり、エクステンションの高濃度化は、エクステンション部での抵抗を低くするためである。
【０００８】
しかしながら、エクステンションの高濃度化により、エクステンション‐ウェル間の電界が大きくなってきており、価電子帯から伝導帯へのトンネリングによるリーク電流が増加している。特に携帯端末など低消費電力が要求されるＭＩＳＦＥＴでは、このリーク電流によりスタンバイ時の消費電力が決まり、さらなる低消費電力化のためにはリーク電流の低減が必要となっている。
【０００９】
トンネリングによるリーク電流を低減するには電界を緩和することが有効であり、ポケットなどの不純物プロファイルを緩やかにすることでリーク電流を低減した報告が、「Ａ．　Ｏｉｓｈｉ　ｅｔ　ａｌ．，　ＭＯＳＦＥＴ　Ｄｅｓｉｇｎ　ｏｆ　１００ｎｍ　Ｎｏｄｅ　Ｌｏｗ　Ｓｔａｎｄｂｙ　Ｐｏｗｅｒ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｍｐａｔｉｂｌｅ　ｗｉｔｈ　Ｅｍｂｅｄｄｅｄ　Ｔｒｅｎｃｈ　ＤＲＡＭ　ａｎｄ　Ａｎａｌｏｇ　Ｄｅｖｉｃｅｓ，　ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐｐ．　５０７−５１０，　２００１」にある。
【００１０】
しかし、ポケットの不純物濃度勾配を緩やかにすると、短チャネル特性が劣化する。その理由を以下に述べる。現在、ゲート長は１００ｎｍ程度と微細化されているが、短チャネル特性を良くするために形成した左右のポケットの不純物分布が、低濃度領域で重なっている。つまりゲート長が短くなるに従って、実質的にチャネル領域の不純物濃度が増加し、しきい値が低下するのを抑制している。つまり、最適化されたデバイスは、短チャネル化によるしきい値低下要因と、左右のポケットの不純物分布が重なることによるしきい値上昇要因を、うまく打ち消すように設定している。ゲート長に対して最適なポケットの濃度勾配は決まり、微細化するにしたがって急峻にする必要がある。ポケットの不純物濃度勾配を緩やかにすると、より長いゲート長領域で不純物分布が重なるようになり、短チャネルになるに従ってしきい値が上昇する「逆短チャネル特性」が見られるようになり、短チャネル特性が劣化する。ポケットの濃度を低減すれば逆短チャネル特性は抑制できるが、ポケットの不純物濃度勾配を緩くする前よりも長いゲート長からしきい値が低下し始め、短チャネル特性は劣化する。つまり、ポケットの不純物濃度勾配を緩やかにすると、短チャネル特性が劣化する。
【００１１】
一方、エクステンションの不純物濃度勾配を緩やかにすると、エクステンションとチャネルとの接合部の、エクステンション先端部分（図１１の符号Ａ１１参照）の抵抗が大きくなり、オン電流が低下する。これは不純物濃度勾配が緩やかになるほど低濃度領域が長くなるため、寄生抵抗が上がるものである。ここでチャネルとは、ゲート電極にゲートが開く方向に電圧を印加した場合に、キャリアが流れている領域を意味する。また、ゲート電極の両端部とのオーバーラップ（図１１の符号Ｌ１１参照）の増加により、短チャネル特性が劣化する。エクステンション先端はポケットおよびウェル濃度で決まり、ゲート端でのエクステンション濃度も以下で説明するようにある値に決まるので、エクステンションの濃度勾配が緩やかになるほどエクステンション先端からゲート端までの距離が長くなる。同じゲート長で見た場合、エクステンションの濃度勾配が緩やかな方が冶金学的なチャネル長が短くなり、短チャネル特性は悪くなり微細化が出来なくなる。ゲート端でのエクステンション濃度は約１Ｅ１９ｃｍ−３以上に設定する。そうしないと、ソース／ドレインとチャネルが離れたオフセットトランジスタとなりオン電流が低下するからである。この値はエクステンションの濃度勾配には依存しない。
【００１２】
つまり、リーク電流を低減するためにポケットの不純物濃度勾配を緩やかにすると短チャネル特性が劣化し、エクステンションの不純物濃度勾配を緩やかにすると、オン電流の低下や短チャネル特性の劣化を引き起こし、高速化および高集積化を犠牲にしなければならないという欠点があった。
【００１３】
本発明は、上述の課題に鑑みなされたものであり、オン電流の低下や短チャネル特性の劣化を伴わずに、リーク電流を低減できるＭＩＳＦＥＴを有する半導体装置、これを用いた回路、およびＭＩＳＦＥＴを有する半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、上記目的を達成するために、請求項１に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、他の部分と比較して最も急峻であることを特徴とする半導体装置を提供する。
【００１５】
この発明によれば、逆導電型不純物拡散層領域と半導体基板との境界面近傍部（いわゆる、エクステンション）の逆導電型不純物濃度変化を、▲１▼ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分を、▲２▼他の部分、よりも急峻としているので、前記▲１▼の部分と半導体基板との境界面の抵抗を低くすることができるとともに、▲２▼他の部分は、前記▲１▼の部分よりも逆導電型不純物濃度変化が緩やかなので、前記▲２▼の部分と半導体基板との境界面の電界を小さくすることができ、その結果リーク電流を低下することができる。
【００１６】
つまり、本発明の半導体装置は、エクステンションの半導体基板との境界面の逆導電型不純物濃度変化が、その部分部分において異なった濃度変化となっていることに特徴を有しており、この特徴により、オン電流の低下や短チャネル特性の劣化を引き起こすことなく、リーク電流を低減できる。つまり、半導体装置を高速化、高集積化および低リーク化することができる。
【００１７】
前記請求項１に記載の半導体装置においては、請求項２に記載するように、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることことが好ましい。
【００１８】
上記の説明でいう▲１▼の部分、つまり本発明の半導体装置のエクステンションにおいて、逆導電型不純物濃度変化が最も急峻な部分の濃度変化が１０ｎｍ／桁よりも急峻であるようにすることにより、▲１▼の部分と半導体基板との境界面の抵抗を充分に低くすることができる。
【００１９】
また、本発明は、上記目的を達成するために、請求項３に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化の方が、電界が最も大きくなる部分における濃度変化よりも、急峻であること特徴とする半導体装置を提供する。
【００２０】
さらに、前記請求項３に記載の半導体装置においては、請求項４に記載するように、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることが好ましい。
【００２１】
これらの発明によれば、逆導電型不純物拡散層領域と半導体基板との境界面近傍部（いわゆる、エクステンション）の逆導電型不純物濃度変化を、▲１▼ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分を、▲３▼電界が最も大きくなる部分、よりも急峻としているので、前述の請求項１に記載の発明と同様に、前記▲１▼の部分と半導体基板との境界面の抵抗を低くすることができ、▲３▼電界が最も大きくなる部分は、前記▲１▼の部分よりも逆導電型不純物濃度変化が緩やかなので、▲３▼の部分と半導体基板との境界面の電界を小さくことができ、リーク電流を低下することができる。ここで、▲３▼の部分（電界が最も大きくなる部分）は、通常、エクステンションの中でも最もリークが生じやすい部分であり、この部分の逆導電型不純物濃度変化よりも、前記▲１▼の部分の逆導電型不純物濃度の方が急峻とすることで、オン電流の低下や短チャネル特性の劣化を引き起こすことなくリーク電流を低減できる。つまり、半導体装置を高速化、高集積化および低リーク化することができる。
【００２２】
また、本発明は、上記目的を達成するために、請求項５に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化の方が、前記所定の深さより深い部分における濃度変化よりも、急峻であることを特徴とする半導体基板を提供する。
【００２３】
さらに、前記請求項５に記載の半導体装置においては、請求項６に記載するように、半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることが好ましい。
【００２４】
また、前記請求項５または請求項６に記載の半導体装置においては、請求項７に記載するように、前記所定の深さが、２０ｎｍ以下であってもよい。
【００２５】
通常のＭＩＳＦＥＴを有する半導体装置においては、半導体基板表面から所定の深さ（例えば、２０ｎｍ以下）よりも浅い部分にチャネルが形成され、それよりも深い部分でリークが生じることが問題となっている場合が多いが、本発明によれば、チャネルが形成されるであろう、▲４▼半導体基板表面から所定の深さより浅い部分の逆導電型不純物濃度変化を、▲５▼それよりも深い部分の逆導電型不純物濃度変化よりも急峻（例えば、１０ｎｍ／桁よりも急峻）としているので、オン電流の低下や短チャネル特性の劣化を引き起こすことなく、リーク電流を低減できる。つまり、半導体基板を高速化、高集積化および低リーク化することができる。
【００２６】
前記請求項５乃至請求項７のいずれか一の請求項に記載の半導体装置においては、請求項８に記載するように、前記所定の深さよりも浅い部分における前記逆導電型不純物拡散層領域の不純物がヒ素、アンチモンまたはインジウムであり、前記所定の深さよりも深い部分における前記逆導電型不純物拡散層領域の不純物がリンまたはボロンであってもよい。
【００２７】
また、本発明は、上記目的を達成するために、請求項９に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域は、半導体基板表面から浅い領域に位置する第１逆導電型不純物拡散層領域と、前記第１逆導電型不純物拡散層領域よりも深い領域に位置し、かつ逆導電型不純物濃度が前記第１逆導電型不純物拡散層領域よりも低い第２逆導電型不純物拡散層領域と、からなり、かつ、これら２つの逆導電型不純物拡散層領域はともに、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域と接している、ことを特徴とする半導体装置を提供する。
【００２８】
前記請求項９に記載の半導体装置においては、請求項１０に記載するように、前記第１逆導電型不純物拡散層領域中の不純物がヒ素、アンチモンまたはインジウムであり、前記第２逆導電型不純物拡散層領域の不純物がリンまたはボロンであってもよい。
【００２９】
この発明によっても、前述した発明と同様の作用効果を得ることができる。
【００３０】
さらに、本発明は、請求項１１に記載するように、前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置を用いて形成されていることを特徴とする回路を提供する。
【００３１】
また、本発明は、請求項１２に記載するように、高速に動作する半導体装置と、低速に動作する半導体装置とを用いて形成されている回路において、少なくとも、前記低速に動作する半導体装置は、前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置であることを特徴とする回路を提供する。
【００３２】
本発明は、請求項１３に記載するように、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、前記第１の不純物を拡散する工程と、前記第１の側壁を除去する工程と、前記ゲート電極を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法を提供する。
【００３３】
さらに、本発明は、請求項１４に記載するように、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、前記第１の不純物を拡散する工程と、前記第１の側壁よりも壁厚が薄い第２の側壁を形成する工程と、前記ゲート電極と前記第２の側壁を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法を提供する。
【００３４】
前記請求項１４に記載の半導体装置の製造方法においては、請求項１５に記載するように、前記第２の側壁は、第１の側壁の一部を、壁厚が薄くなるように除去することによって形成されてもよい。
【００３５】
また、前記請求項１４に記載の半導体装置の製造方法においては、請求項１６に記載するように、前記第２の側壁は、第１の側壁の全部を除去した後、第１の側壁より壁厚が薄くなるように新たに形成されてもよい。
【００３６】
これらの発明によれば、逆導電型不純物拡散層領域を形成する際に、それぞれ厚さの異なる第１の側壁と第２の側壁とを用い、さらに、前記第１の側壁を用いて導入する第１の不純物の拡散距離の方が、前記第２の側壁を用いて導入する第２の不純物の拡散距離よりも長くなるようしているので、前述してきたような作用効果を有する、本発明の半導体装置を製造することができる。
【００３７】
【発明の実施の形態】
以下に、本発明の半導体装置について図面を用いてさらに具体的に説明する。
【００３８】
［第１実施形態］
図１は、本発明の半導体装置の第１の実施形態を示す概略断面図である。
【００３９】
図１に示す本発明の半導体装置２００は、（ａ）導電型（ｐ型）の半導体基板２０１と、その表面上に設けられたゲート絶縁膜２０３と、（ｂ）当該絶縁膜２０３上に設けられたゲート電極２０４と、（ｃ）前記半導体基板２０１内にあって、前記ゲート電極の両端部２０４Ｓと一部オーバーラップするようにそれぞれ形成された一対の逆導電型（ｎ型）不純物拡散層領域２０８と、を有する半導体装置である。
【００４０】
図１に示す本発明の半導体装置２００は、キャリアが電子であるｎ型ＭＩＳＦＥＴを有する半導体装置であるが、本発明はｎ型に限定するものではなく、ｐ型ＭＩＳＦＥＴを有する半導体装置に適用することも可能である。
【００４１】
また、図１に示すように、本発明の半導体装置には、上記の構成以外に、例えば、側壁２０５が形成されていたり、逆導電型不純物拡散層領域２０８やゲート電極の表面には、シリサイド２１１、２１２が形成されていてもよく、短チャネル特性をよくするためのｐ型ポケット２０７が、不純物拡散層領域２０８の半導体基板２０１との境界面（図１の符号ｄが付されたライン参照）に沿って形成されていてもよい。また、図１１に示す従来例のように半導体基板２０１の表面にｐ型ウェルを形成し、その中に不純物拡散層領域２０８やポケット２０７を形成してもよい。
【００４２】
なお、実際には、各ＭＩＳＦＥＴを素子分離するための素子分離領域、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成されるが、図示は省略する。
【００４３】
また、以下の説明においては、逆導電型（ｎ型）不純物拡散層領域２０８において、前記ゲート電極の両端部２０４Ｓと一部オーバーラップしさらに浅く形成された領域（図１中の符号Ｅの部分）を「エクステンション」として説明する。
【００４４】
そして、上述のような構成を有する本発明の半導体装置２００は、前記一対の逆導電型（ｎ型）不純物拡散層領域（いわゆるソース／ドレイン）２０８の少なくとも一方の領域においては、逆導電型不純物拡散層領域２０８と半導体基板２０１とのｐｎ接合境界面近傍部における逆導電型不純物濃度変化を、前記境界面ｄから逆導電型不純物拡散層領域２０８に向かって見た場合、前記ゲート電極２０３の直下の表面近傍に形成されるチャネル形成領域（符号Ｃ参照）に接する部分（Ａ０１）における前記逆導電型不純物濃度変化が、他の部分（例えば、図１中の符号Ｂ０１）と比較して最も急峻であることに特徴を有している。
【００４５】
ここで、逆導電型不純物濃度変化とは、半導体基板２０１とのｐｎ接合境界面ｄ近傍部に位置する逆導電型不純物拡散層領域、つまりエクステンションＥにおける逆導電型不純物の濃度Ｎの変化（勾配）ｇｒａｄ　Ｎ＝（∂Ｎ／∂ｘ，∂Ｎ／∂ｙ）のことであり、変化の大きさはベクトル（ｇｒａｄ　Ｎ）の大きさで表される。また、チャネル形成領域Ｃとは、チャネルが形成される領域のことであり、チャネルとは、ゲート電極にゲートが開く方向に電圧を印加した場合に、キャリアが流れている領域のことである。
【００４６】
従って、本発明においては、エクステンションＥ内のチャネル形成領域Ｃに接する部分Ａ０１の逆導電型不純物の濃度勾配ベクトル方向の濃度の微分値が、他の部分と比べて最も大きい（つまり、急峻である）と言うことができる。逆導電型不純物の濃度勾配が小さいほど電界が小さくリーク電流は小さいので、前記他の部分でのリーク電流を低減できる。
【００４７】
このように、チャネル形成領域Ｃに接する部分Ａ０１における逆導電型不純物濃度変化が、他の部分と比較して最も急峻とすることにより、チャネル形成領域Ｃに接する部分Ａ０１における抵抗を小さくすることができるとともに、その他の部分でのリーク電流を低減することができる。
【００４８】
［第２実施形態］
図１は、本発明の半導体装置の第２の実施形態を示す概略断面図でもある。
【００４９】
上記本発明の第１の実施形態においては、エクステンションＥ内のチャネル形成領域Ｃに接する部分Ａ０１の逆導電型不純物の濃度変化が、他の部分に比べて最も急峻である場合について説明したが、本発明の半導体装置は、当該Ａ０１の部分の逆導電型不純物濃度濃度変化が最も急峻な部分である必要はなく、上記エクステンションＥ内におけるＡ０１以外の部分の中でも特に、電界が最も大きくなる部分（図１の符号Ｂ０１）よりも急峻であればよい。電界が最も大きくなる部分Ｂ０１は、最もリークが生じやすい部分であり、この部分の逆導電型不純物濃度変化を、前記Ａ０１の部分よりも緩やかにしておくことにより、チャネル形成領域Ｃに接する部分Ａ０１における抵抗を小さくすることができるとともに、Ｂ０１でのリーク電流を低減することができる。
【００５０】
ここで、電界が最も大きくなる部分Ｂ０１の位置は、エクステンションＥの境界面ｄの形状やゲート電極からの電界の影響等により決定されるものであり、一概に位置を特定することは不可能であるが、図１に示すようなエクステンションＥを形成した場合においては、境界面ｄ上において角付近（図中の符号Ｂ０１、参照）となることが知られている。境界面ｄに沿って空乏層が広がり、ｐ側とｎ側で空乏層にある電荷がつり合うが、エクステンションの角では、基板側でエクステンションに対向しうる領域が広いため、空乏層の幅が小さくなる。このことは角で電界が強いことを意味する。従って、本発明においては、当該部分の逆導電型不純物の濃度変化が、エクステンションＥ内のチャネル形成領域Ｃに接する部分Ａ０１の逆導電型不純物の濃度変化よりも緩やかとなるように形成されている。
【００５１】
［第３実施形態］
図２は、本発明の半導体装置の第３の実施形態を示す概略断面図である。なお、図２の符号の示す意味は、前記図１と同一の符号については図１での説明と同様であるので、ここでの説明は省略する。また、図１１に示す従来例のように半導体基板２０１の表面にｐ型ウェルを形成し、その中に不純物拡散層領域２０８やポケット２０７を形成してもよい。
【００５２】
図２に示すように、本発明の第３実施形態は、半導体基板表面から所定の深さｈより浅い部分Ａ０２における前記逆導電型不純物濃度変化の方が、前記所定の深さｈより深い部分Ｂ０２における濃度変化よりも、急峻となるように形成されていることに特徴を有している。つまり、エクステンションＥ内における逆導電型不純物濃度変化を、半導体基板表面からの深さｈに応じて変化させていることに特徴を有している。
【００５３】
このように半導体基板表面から所定の深さｈよりも浅い部分Ａ０２は、図１で説明したチャネル形成領域Ｃに接する部分Ａ０１となることが考えられ、一方、所定の深さよりも深い部分Ｂ０２は、図１で説明した電界が最大となる部分Ｂ０１、つまりリークが最も生じやすい部分となることが考えられるため、本発明の構成とすることにより、前記第１実施形態や第２実施形態と同様の作用効果を奏することができる。
【００５４】
ここで、半導体基板表面から所定の深さｈとは、エクステンションＥの形状等により任意に設定することが可能であるが、現在製造されている半導体装置を考えると、２０ｎｍ以下であることが好ましく、１０ｎｍであることがさらに好ましい。
【００５５】
また、前記逆導電型不純物拡散層領域のうち、半導体基板表面から前記所定の深さｈより浅い部分の不純物が、ヒ素、アンチモンであり、前記所定の深さｈより深い部分の不純物がリンであってもよい。
【００５６】
［第４実施形態］
図３は、本発明の半導体装置の第４の実施形態を示す概略断面図である。なお、図３の各符号の示す意味は、前記図１における同一の符号と同様であるので、ここでの説明は省略する。なお、図３に示すように、半導体基板２０１の表面にウェル２０２が形成されていてもよい。
【００５７】
図３に示すように、本発明の第４実施形態は、前記一対の逆導電型不純物拡散層領域は、半導体基板２０１表面から浅い領域に位置する第１逆導電型不純物拡散層領域２０６と、前記第１逆導電型不純物拡散層領域２０６よりも深い領域に位置し、かつ逆導電型不純物濃度が前記第１逆導電型不純物拡散層領域２０６よりも低い第２逆導電型不純物拡散層領域２２６と、からなり、かつ、これら２つの逆導電型不純物拡散層領域２０６、２２６はともに、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域Ｃと接している、ことに特徴を有している。
【００５８】
また、この場合、第１逆導電型不純物拡散層領域２０６を形成する不純物をヒ素またはアンチモンとし、第２逆導電型不純物拡散層領域２２６を形成する不純物をリンとしてもよい。
【００５９】
図４は、図３に示す本発明の半導体装置２００の第１逆導電型不純物拡散層領域２０６、および第２逆導電型不純物拡散層領域２２６における逆導電型（ｎ型）不純物濃度変化を示した図である。図４中の符号３００、３０１は、それぞれ図３に示す矢印３１０、３１１で示す部分における逆導電型（ｎ型）不純物濃度変化を示しており、符号３０２はｐ型不純物濃度変化を示している。なお、このような逆導電型不純物濃度変化を示すにあたり、矢印３１０で示す部分（第１逆導電型不純物拡散層領域２０６）は、図１に示すエクステンションＥ内のチャネル形成領域Ｃと接する部分Ａ０１と同一の部分であり、一方、矢印３１１（第２逆導電型不純物拡散層領域２２６）で示す部分は、図１に示す電界が最も大きくなる部分Ｂ０１と同一の部分である。
【００６０】
そして、図４中の符号３００に示す逆導電型（ｎ型）不純物濃度変化、つまり第１逆導電型不純物拡散層領域２０６での逆導電型（ｎ型）不純物濃度変化は、１０ｎｍ／桁よりも急峻であることが好ましい（図４参照）。
【００６１】
このような構成とすることで、前述してきた本発明の実施形態と同様の効果を奏することができる。というのは、逆導電型不純物拡散層領域の濃度が低い方が、電界が小さく、リーク電流が小さいからである。さらに、シリサイドに起因する突発的な接合リークによる歩留り低下を低減することができる。シリサイド底部に欠陥などを要因としてスパイクが形成され、これが基板とショートすることで、突発的な接合リークが発生する。突発的な接合リークは、シリサイド底部からエクステンションまでの距離を長くすることで低減できる。第１逆導電型不純物拡散層２０６を従来からのエクステンションと同じ深さに形成したとしても、第２逆導電型不純物拡散層２２６があるため、第２逆導電型不純物拡散層２２６とポケット２０７とのｐｎ接合境界面ｄからシリサイド２１１までの距離Ｌ０２を、図１１に示した従来例での距離Ｌ１２よりも長くできる。これにより、突発的な接合リークによる歩留り低下を低減することができる。
【００６２】
なお、以下で説明する本発明の半導体装置の製造方法１（図６参照）により、上記図３に示す本発明の第４実施形態の半導体装置を製造し、一方、図１２に示す従来からの半導体装置の製造方法により、図１１に示す半導体装置を製造した場合のそれぞれの効果を図９および図１０に示す。
【００６３】
図９は、ゲート電圧が０Ｖでのソース電流とドレイン電流の関係を、従来の半導体装置と比較して示している。ゲート長は１００ｎｍ、ゲート絶縁膜は２．６ｎｍの酸化膜、ソース−ドレイン間電圧は１．２Ｖであり、ウェル濃度を変化させて形成したＭＩＳＦＥＴを測定した結果を示している。ゲート絶縁膜が２．６ｎｍと厚いためにゲートリーク電流は無視できる程度に小さい。ソース電流はサブスレッシュホールド電流であり、ドレイン電流はこれにドレイン側エクステンション−ウェル間のトンネリングによるリーク電流が加算される。ＭＩＳＦＥＴのスタンバイ電流を低減するには、このドレイン電流を低減する必要がある。ウェル濃度を増加してしきい値を高くすることでサブスレッシュホールド電流（ソース電流）は低減できるが、リーク電流が増加し、これによりドレイン電流は増加する。
【００６４】
従来の半導体装置では、しきい値を高くしてサブスレッシュホールド電流を１ｐＡ／μｍに下げようとしても、リーク電流が増加してしまうためドレイン電流は１０ｐＡ／μｍまでしか低減できず、スタンバイ電流を低減できないことが分かる。
【００６５】
これに対し、本発明の半導体装置では、リーク電流を従来の半導体装置よりも約２桁低減できるため、ドレイン電流（スタンバイ電流）を１ｐＡ／μｍ以下に低減できる。
【００６６】
図１０は、ゲート長としきい値の関係を、従来の半導体装置と比較して示している。ゲート絶縁膜／基板界面では、エクステンションの水平方向の不純物プロファイルが本発明の半導体装置と従来の半導体装置で同じであるため、エクステンションとゲート電極とのオーバーラップが等しく、しきい値のゲート長依存性も等しくなっている。このことは短チャネル特性が等しいことを意味する。
【００６７】
なお、本発明の半導体装置では、製造方法１を参照してエクステンションとしてヒ素を注入したがアンチモンでもよく、また深いエクステンションとしてヒ素を注入したが、これをリンに変えることで、ヒ素に比べ拡散係数が大きいことから熱処理時間を低減でき、また質量数が小さいことから欠陥の発生量を抑制できる。前者は微細化に有効なレトログレードウェル（ウェルの不純物濃度が表面で小さくなっている分布を持っているウェル）の不純物分布の広がりを低減し、後者はリーク電流の低減に有効である。また、２回目の熱処理で不純物分布が急峻な第１逆導電型不純物拡散層を形成している。この熱処理により、ゲート電極に注入された不純物をゲート電極／ゲート絶縁膜界面に拡散させているので、その拡散距離は第１逆導電型不純物拡散層の不純物プロファイルを急峻にすればするほど短くなる。ゲート電極／ゲート絶縁膜界面の不純物濃度が小さいと、チャネル形成時のゲート空乏化により電気的なゲート絶縁膜厚が増加してオン電流が低下する。これを防ぐために（ａ）でポリシリコン２１４を形成した後に、ｎ型不純物をイオン注入して熱処理を行なうことで、ゲート電極／ゲート絶縁膜界面に十分に不純物を拡散させておくことも適宜選択できる。
【００６８】
［第５実施形態］
図５は、本発明の半導体装置の第５の実施形態を示す概略断面図である。
【００６９】
図５に示す本発明の第５実施形態は、前記本発明の第４の実施形態（図３参照）を変形したものであり、その異なる点は、第２逆導電型不純物拡散層２２６２が一方の不純物拡散層領域２０８、具体的にはドレイン側の不純物拡散層領域２０８２のみに形成され、それに合わせ他方の不純物拡散層領域２０８（つまり、ソース側の不純物拡散領域２０８１）のポケット２０７１がドレイン側よりも浅く形成されていることである。リーク電流の原因となる電界の最大点Ｂ０１はドレイン側にあるので、ドレイン側のみに本発明の特徴点を設けてもよい。
【００７０】
なお、第５実施形態は、本発明の第４実施形態の変形したものとして説明したが、上述してきた本発明の第１〜３の実施形態においても、ドレイン側のみに本発明の特徴点を設けてもよい。
【００７１】
［半導体装置の製造方法１］
次に、本発明の半導体装置の製造方法について、上記第４実施形態で説明した半導体装置の製造方法を具体例として、図６を用いて説明する。なお、図６は、図３と同じ断面の概略図を示している。
【００７２】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、前記第１の不純物を拡散する工程と、前記第１の側壁を除去する工程と、前記ゲート電極を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体基板を製造する方法であって、前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことに特徴を有している。
【００７３】
つまり、まず始めに、ｐ型基板２０１表面を素子分離領域のみに熱酸化膜を形成するＬＯＣＯＳ（局所酸化）分離や、基板をエッチングした後酸化膜などを埋め込んだトレンチ分離などにより素子分離領域を形成する（図示せず）。そして、（ａ）に示すように、ｐ型基板２０１表面にイオン注入などで不純物濃度が１×１０１７ｃｍ−３以上のｐ型のウェル２０２を形成した後、このｐ型基板２０１表面を熱酸化等によりゲート絶縁膜２０３を形成し、その上にＣＶＤなどでドーパントを含まないポリシリコン２１４を形成する。ここでゲート絶縁膜の膜厚は５ｎｍ以下、ポリシリコンの膜厚は２００ｎｍ以下である。
【００７４】
次に（ｂ）に示すように、半導体デバイス作製で通常用いられているフォトリソグラフィ技術とエッチング技術により、ポリシリコン２１４をパターニングしてゲート電極２０４を形成する。
【００７５】
次に（ｃ）に示すように全面にＣＶＤ（化学気相成長）などで酸化膜２１５などの絶縁膜を形成した後、（ｄ）に示すように異方性エッチングで第１の側壁２２５を形成する。ここで第１の側壁２２５の長さＬ１は、酸化膜２１５の膜厚と側壁を形成する際のエッチング時間で制御できる。
【００７６】
そして、ゲート電極２０４と側壁２２５をマスクとして自己整合に、ヒ素やリンなどの第１のｎ型不純物２３６をイオン注入して９００〜１１００℃で熱処理することで、前記第１のｎ型不純物２３６を拡散させることにより図３に示す第２逆導電型不純物拡散層２２６を形成する。
【００７７】
ここで、イオン注入の具体的は値としては、ｎ型不純物をヒ素とした場合には、そのエネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１３ｃｍ−２以上である。また、第１のｎ型不純物２３６を拡散させるための熱処理の時間は、後述するソース／ドレインなどの不純物活性化のための熱処理を含め、最終的な第２逆導電型不純物拡散層２２６の不純物分布が所望の濃度変化となるように設定する。所望の濃度変化は要求されるリーク電流値やゲート長によるが、例えばゲート長１５０ｎｍ、リーク電流１ｐＡ／μｍ以下の場合には、最終的な第２逆導電型不純物拡散層２２６の不純物濃度変化は、半導体基板２０１とのｐｎ接合境界面ｄにおいて１０ｎｍ／桁よりも緩やかである必要がある。ゲート長による理由は、前述したようにゲート長が短くなるに従って短チャネル特性を抑制するためウェルやポケットの濃度が濃くなっているが、リーク電流はこれら濃度にも依存するからである。つまり、一定のリーク電流を達成するには、短チャネルになるに従ってエクステンションＥの不純物濃度変化を緩やかにする必要がある。
【００７８】
次に（ｅ）に示すように、側壁２２５を弗酸などでウェットエッチングした後、ゲート電極をマスクとして用いて、自己整合で、ボロンなどｐ型不純物を基板表面の法線方向から傾けて複数回イオン注入してポケット２０７を形成し、ヒ素やリンなどのｎ型不純物２１６を垂直にイオン注入して第１逆導電型不純物拡散層２０６を形成する。
【００７９】
この場合のイオン注入の具体的は値としては、ポケットはＢＦ２をエネルギー６０ｋｅＶ以下、ドーズ量１ｘ１０１３ｃｎｍ−２以上、イオン注入の方向は基板表面の法線方向から２０〜６０度傾斜した方向であり、第１逆導電型不純物拡散層２０６を形成する逆導電型不純物としてヒ素を用いた場合には、エネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１４ｃｍ−２以上である。
【００８０】
次に（ｆ）に示すように、（ｄ）と同様に側壁２０５を形成した後、ゲート電極２０４と側壁２０５をマスクとして自己整合に、ヒ素やリンなどのｎ型不純物２１８を注入して、いわゆるソース／ドレイン２０８を形成する。
【００８１】
イオン注入の具体的な値としては、逆導電型不純物としてヒ素を用いた場合には、エネルギー５０ｋｅＶ以下、ドーズ量１ｘ１０１５ｃｍ−２以上である。
【００８２】
ゲート電極２０４には、（ｄ），（ｅ），（ｆ）で示した工程で各種不純物が注入されるが、（ｆ）でのドーズ量が一番大きくｎ型となっている。
【００８３】
次に全面に酸化膜をＣＶＤなどで形成し、イオン注入した不純物を活性化する９００〜１１００℃、３０秒以下の熱処理を行なう（図示せず）。
【００８４】
全面に形成した酸化膜は、ソース／ドレイン２０８やゲート電極２０４の高濃度不純物がアニール時に外方拡散によって、他の素子を汚染することを防止している。特にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同チップに形成する相補型ＭＩＳＦＥＴでは特に重要である。前記の熱処理の温度および時間は、その後の工程の熱処理も含め最終的な第１逆導電型不純物拡散層２０６の不純物濃度が所望の濃度変化となるように設定する。所望の濃度変化とは、前述したように、１０ｎｍ／桁よりも急峻である好ましく、このような濃度変化を得るためには、ランプやレーザーによる、昇降温レートが速い熱処理方法を適宜使用してもよい。第１逆導電型不純物拡散層領域２０６と第２逆導電型不純物拡散層領域２２６のチャネル領域と接する先端は、側壁２２５の底辺の長さと図６（ｄ）、（ｆ）での熱処理時間を制御することで一致させることができる。
【００８５】
次に、ソース／ドレイン２０８およびゲート電極２０４表面の酸化膜をフッ酸などでウェットエッチングした後、コバルトやニッケルなどの金属を形成し熱処理することで、（ｆ）に示すようにソース／ドレイン２０８およびゲート電極２０４表面のみにシリサイド２１１，２１２を形成する。シリサイド化されない金属はウエットエッチングして除去し、図３に示した半導体装置２００が形成される。その後、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成され半導体装置が完成するが、図示は省略する。
【００８６】
［半導体装置の製造方法２］
次に、本発明の別の半導体装置の製造方法について、上記第５実施形態（図５）で説明した半導体装置の製造方法を具体例として、図７を用いて説明する。なお、図７は、図５と同じ断面の概略図を示している。
【００８７】
図７に示す本発明の半導体装置の製造方法は、図６（ｃ）まで［本発明の半導体装置の製造方法１］と同じ工程を経た後、図７（ａ）に示すように異方性エッチングで第１の側壁２２５１を形成する。
【００８８】
そして、ゲート電極２０４と側壁２２５１をマスクとして自己整合に、第１の不純物としてのヒ素やリンなどの逆導電型（ｎ型）不純物２３６１をイオン注入し、９００〜１１００℃で熱処理することで拡散し、第２逆導電型不純物拡散層領域２２６２、２２６１を形成する。但し、不純物２３６１は基板表面の法線からソース方向に傾けて注入し、ドレイン側の第２逆導電型不純物拡散層領域２２６２がゲート電極２０４とオーバーラップし、ソース側の第２逆導電型不純物拡散層領域２２６１はゲート電極２０４とオフセットして、最終的にはソース２０８１に包含されるように形成する。
【００８９】
注入する角度は基板表面法線方向からの角度をθ１とすれば、ゲートの高さをＨ、ソース／ドレインを注入する際に使用する側壁（図７（ｃ）の符号２０５１）の底辺の長さをＬとすると、ｔａｎθ１＝Ｌ／Ｈで与えられるθ１以上にすればよい。例えば、ゲート電極の高さを２００ｎｍ、側壁を底辺の長さが１００ｎｍとなるように形成して、ヒ素をエネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１３ｃｍ−２以上で、基板法線から３０度傾けて注入すればよい。
【００９０】
ここで、前記熱処理の時間や第２逆導電型不純物拡散層領域２２６２の不純物の所望の濃度変化は、前述した［半導体基板の製造方法１］と同じであるので、説明を省略する。
【００９１】
次に（ｂ）に示すように、第１の側壁２２５１を弗酸などでウェットエッチングした後、ゲート電極をマスクとして用いて自己整合で、ボロンなどｐ型不純物２１７２を基板表面の法線方向からソース側にθ２傾けてポケット２０７２を形成し、ボロンなどｐ型不純物２１７１をドレイン側にθ３傾けてポケット２０７１を形成する。θ２およびθ３は前述のθ１と同様に、最終的にはソース２０８１またはドレイン２０８２に包含されるように形成する。
【００９２】
この際のイオン注入の具体的な値は、不純物２１７２はＢＦ２をエネルギー６０ｋｅＶ、ドーズ量１ｘ１０１３ｃｍ−２以上、イオン注入の方向は基板表面の法線方向からソース側に３０度傾斜した方向であり、不純物２１７１はＢＦ２をエネルギー３０ｋｅＶ、ドーズ量１ｘ１０１３ｃｍ−２以上、イオン注入の方向は基板表面の法線方向からドレイン側に３０度傾斜した方向である。
【００９３】
次に、第２の不純物として、ヒ素やリンなどのｎ型不純物２１６１を垂直にイオン注入して第１逆導電型不純物拡散層２０６１を形成する。
【００９４】
この際のイオン注入の具体的は値としては、ヒ素をエネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１４ｃｍ−２以上である。
【００９５】
次に（ｃ）に示すように、（ａ）と同様に側壁２０５１を形成した後、ゲート電極２０４と側壁２０５１をマスクとして自己整合に、ヒ素やリンなどのｎ型不純物２１８１を注入してソース２０８１およびドレイン２０８２を形成する。
【００９６】
この際のイオン注入の具体的な値としては、ヒ素をエネルギー５０ｋｅＶ以下、ドーズ量１ｘ１０１５ｃｍ−２以上である。不純物２１８１のドーズ量は（ａ），（ｂ）で注入される各不純物のドーズ量よりも大きく、ソース側の深いエクステンション２２６１およびポケット２０７２、ドレイン側のポケット２０７１は打ち消される。ゲート電極２０４には、（ａ）、（ｂ）、（ｃ）で示した工程で各種不純物が注入されるが、（ｃ）でのドーズ量が一番大きくｎ型となっている。次に全面に酸化膜をＣＶＤなどで形成し、イオン注入した不純物を活性化する９００〜１１００℃、３０秒以下の熱処理を行なう（図示せず）。
【００９７】
全面に形成した酸化膜は、ソース２０８１、ドレイン２０８２やゲート電極２０４の高濃度不純物がアニール時に外方拡散によって、他の素子を汚染することを防止している。特にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同チップに形成する相補型ＭＩＳＦＥＴでは特に重要である。前記熱処理の温度および時間は、その後の工程の熱処理も含め最終的な第１逆導電型不純物拡散層領域２０６１の不純物濃度が所望の濃度変化となるように設定する。所望の濃度変化とは、前述したように、１０ｎｍ／桁よりも急峻であることが好ましく、このような濃度変化を得るためには、ランプやレーザーによる、昇降温レートが速い熱処理方法を適宜使用してもよい。第１逆導電型不純物拡散層領域２０６１と第２逆導電型不純物拡散層領域２２６２のチャネル領域と接する先端では、側壁２２５１の底辺の長さと図７（ａ）、（ｃ）での熱処理時間を制御することで一致させることができる。
【００９８】
次に、ソース２０８１、ドレイン２０８２およびゲート電極２０４表面の酸化膜をフッ酸などでウェットエッチングした後、コバルトやニッケルなどの金属を形成し熱処理することで、（ｃ）に示すようにソース２０８１、ドレイン２０８２およびゲート電極２０４表面のみにシリサイド２１１１、２１２１を形成する。シリサイド化されない金属はウエットエッチングして除去し、図５に示した半導体装置が形成される。その後、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成され半導体装置が完成するが、図示は省略する。
【００９９】
なお、上記で説明した本発明の半導体装置の製造方法１および２においては、図６（ｅ）および図７（ｂ）で第１の側壁除去しているが、本発明はこれに限定されることはなく、第１の側壁を除去した後、これよりも薄い第２の側壁を形成してもよく、また第１の側壁の一部を除去し残存する第１の側壁を第２の側壁として用いてもよい。この第２の側壁を形成した後、図６（ｅ）および図７（ｂ）で説明した各種イオンを注入する。第１逆導電型不純物拡散層領域２０６、２０６１と第２逆導電型不純物拡散層領域２２６、２２６２のチャネル領域と接する先端は、側壁２２５、２２５１（第１の側壁）と上述の第２の側壁の底辺の長さと、図６（ｄ）、（ｆ）または図７（ａ）、（ｃ）での熱処理時間を制御することで一致させることができる。
【０１００】
［回路］
図８は、本発明の半導体装置を用いた回路３０の回路ブロック図である。近年、機能の異なる回路を集積化したＬＳＩ（大規模集積回路）が、高速化や装置の小型化から望まれている。そのようなＬＳＩ３０の中には、図８に示したように、高速が要求される回路３０１と低リーク電流が要求される回路３０２が混載される場合がある。
【０１０１】
このような場合において、本発明では、回路３０１には図１１で示した従来のＭＩＳＦＥＴを使用し、回路３０２には，図３で示した本発明の第４実施形態の半導体装置（ＭＩＳＦＥＴ）を使用している。というのは、高速が要求される回路３０１ではリーク電流に対する要求は緩く、図３で示したような低リーク化したＭＩＳＦＥＴは必要ないからである。
【０１０２】
図８で示した回路３０の製造方法としては、図６の（ｄ）において不純物２３６を注入する前に、回路３０１を遮蔽したマスクを形成する。これにより、回路３０２には第２逆導電型不純物拡散層２２６が形成されるが、回路３０１には形成されない。それ以外の製造方法は図６に示したものと同様であるので、その説明を省略する。但し、図６（ｅ）で回路３０１と回路３０２のそれぞれに開口を有する２枚のマスクを用いて、エクステンションとポケットのイオン注入を回路３０１と回路３０２で異なるエネルギーとドーズ量で行ってもよい。回路３０１と３０２でＭＩＳＦＥＴに要求される特性が異なり、最適な不純物濃度が異なるからである。但し、コスト面から回路３０１と回路３０２で同じとしてもよい。
【０１０３】
低リーク電流が要求される回路３０２に用いる半導体装置ＭＩＳＦＥＴとしては、図３で示した本発明の第４実施形態以外にも、第１〜３実施形態や第５実施形態の半導体装置を適用することができることは当然である。
【０１０４】
また、以上の説明では、説明の便宜上エクステンションＥと不純物拡散層領域（ソース／ドレイン）２０８とが別々に形成された場合を示しているが、説明中のエクステンションＥの不純物濃度を濃く形成して、これを不純物拡散層領域（ソース／ドレイン）として用いる、いわゆるシングルソース／ドレイン構造であってもよい。
【０１０５】
また、ｎ型ＭＩＳＦＥＴの場合を説明しているが、ｐ型ＭＩＳＦＥＴにも同様に適用できることは明らかである。第３および第４実施形態において第１逆導電型不純物拡散層領域を形成する不純物としてヒ素またはアンチモンを、第２逆導電型不純物拡散層領域を形成する不純物としてリンを用いて、その拡散係数と質量数の差を利用してもよいと述べたが、ｐ型ＭＩＳＦＥＴの場合においてもそれぞれボロンとインジウムに置き替えれば同様の効果が得られる。更に、ｎ型とｐ型の両方を用いた相補型ＭＩＳＦＥＴの場合にも、通常用いられているフォトリソグラフィ技術を使い所望のマスクを形成することで、同一基板上にｎ型とｐ型のＭＩＳＦＥＴを形成することができる。
【０１０６】
【発明の効果】
以上に説明したように本発明によるＭＩＳＦＥＴによれば、オン電流の低下や短チャネル特性の劣化を伴わずに、リーク電流を低減できるＭＩＳＦＥＴが得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１実施形態、及び第２実施形態を示す概略断面図である。
【図２】本発明の半導体装置の第３実施形態を示す概略断面図である。
【図３】本発明の半導体装置の第４実施形態示す概略断面図である。
【図４】図３に示す本発明の半導体装置の第１逆導電型不純物拡散層領域２０６、および第２逆導電型不純物拡散層領域２２６における逆導電型（ｎ型）不純物濃度変化を示した図である。
【図５】本発明の半導体装置の第６実施形態示す概略断面図である。
【図６】本発明の半導体装置の製造方法１を示す工程図であり、図３に示した本発明の第４実施形態の製造工程を示す工程図でもある。
【図７】本発明の半導体装置の製造方法２を示す工程図であり、図５に示した本発明の第５実施形態の製造工程を示す工程図でもある。
【図８】図８は、本発明の半導体装置を用いた回路３０の回路ブロック図である
【図９】本発明の半導体装置、及び従来の半導体装置との効果を示す図であり、ゲート電圧が０Ｖでのソース電流とドレイン電流の関係を示す図である。
【図１０】本発明の半導体装置、及び従来の半導体装置との効果を示す図であり、ゲート長としきい値の関係を示す図である。
【図１１】従来の半導体装置を示す概略断面図である。
【図１２】従来の半導体装置の製造工程を示す工程図である。
【符号の説明】
１０１，２０１…ｐ型基板
１０２，２０２…ｐ型ウェル
１０３，２０３…ゲート絶縁膜
１０４，２０４…ゲート電極
２０４Ｓ…ゲート電極の両端部
１０５，２０５，２２５…側壁
２０６，２０６１…第１逆導電型不純物拡散層領域
２２６，２２６２…第２逆導電型不純物拡散層領域
１０７，２０７，２０７１，２０７２…ポケット
１０８，２０８…逆導電型不純物拡散層領域（ソース／ドレイン）
２０８１…ソース
２０８２…ドレイン
１１１，１１２，２１１，２１２，２１１１，２１２１…シリサイド
１１６，１１７，１１８，２１６，２１７，２３６，２１８，２１６１，２１７１，２１７２，２３６１，２１８１…不純物
Ｅ…エクステンション[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a MISFET (Metal Insulator Semiconductor Field Effect Transistor), a circuit using the same, and a method for manufacturing the semiconductor device.
[0002]
[Prior art]
FIG. 11 is a schematic sectional view of a semiconductor device having a conventional MISFET. FIG. 11 shows a case of an n-type MISFET in which carriers are electrons.
[0003]
In a semiconductor device 100 shown in FIG. 11, a p-type well 102 is formed on a surface of a p-type substrate 101, a gate electrode 104 is formed via a gate insulating film 103 such as an oxide film or a nitride film, and side walls 105 are formed on side surfaces thereof. ing. An n-type impurity diffusion layer region (so-called n-type source / drain) 108 is formed so as to partially overlap both ends of the gate electrode 104. In a current miniaturized semiconductor device, the impurity diffusion layer region 108 includes a shallow region (called an extension 106) so as to partially overlap both ends of the gate electrode 104, and a region deeper than the shallow region. . Further, silicides 111 and 112 are formed on the surface of the n-type impurity diffusion layer region 108 and the surface of the gate electrode. Further, a p-type pocket 107 for improving short channel characteristics is formed so as to surround the extension 106.
[0004]
In an actual semiconductor device, an element isolation region for isolating each MISFET, an interlayer insulating film covering the entire MISFET, and wirings and contacts for electrically connecting each MISFET and other elements are formed. However, illustration is omitted.
[0005]
FIG. 12 is a process chart showing a method of manufacturing the MISFET shown in FIG. FIG. 12 shows a schematic diagram of the same cross section as FIG.
[0006]
First, an element isolation region is formed by LOCOS (Local Oxidation of Silicon) separation in which a thermal oxide film is formed only in the element isolation region on the surface of the p-type substrate 101, or trench isolation in which an oxide film or the like is buried after etching the substrate. (Not shown). Next, as shown in (a), after forming a p-type well 102 on the surface of the p-type substrate 101, a gate insulating film 103 is formed on the surface of the p-type substrate 101 by oxidation or the like, and a polysilicon 114 is formed thereon. I do. Next, as shown in FIG. 2B, the gate electrode 104 is formed by patterning the polysilicon 114 by using a photolithography technique and an etching technique which are usually used in semiconductor device fabrication. Then, a p-type impurity 117 such as boron is ion-implanted by self-alignment using the gate electrode as a mask, and a pocket 107 and an n-type impurity 116 such as arsenic and phosphorus are ion-implanted to form the extension 106. At this time, the p-type impurity 117 is implanted at an angle of 20 to 60 degrees from the normal direction of the substrate surface, and the n-type impurity 116 is implanted perpendicularly to the substrate surface. Next, as shown in (c), an insulating film such as an oxide film 115 is formed on the entire surface by CVD (chemical vapor deposition) or the like, and then the side wall 105 is formed by anisotropic etching as shown in (d). Then, the source / drain 108 is formed by ion-implanting an n-type impurity 118 such as arsenic or phosphorus. Next, an oxide film is formed on the entire surface by CVD or the like, and annealing for activating the ion-implanted impurities is performed (not shown). The oxide film formed on the entire surface prevents high-concentration impurities of the source / drain 108 and the gate electrode 104 from contaminating other elements due to outward diffusion during annealing. This is particularly important for a complementary MISFET in which an n-type MISFET and a p-type MISFET are formed on the same chip. Next, after an oxide film on the surface of the source / drain 108 and the gate electrode 104 is wet-etched with hydrofluoric acid or the like, a metal such as cobalt or nickel is formed and heat-treated to form the source / drain 108 as shown in FIG. In addition, silicides 111 and 112 are formed only on the surface of the gate electrode 104. The metal that is not silicided is removed by wet etching to form the semiconductor device shown in FIG. Thereafter, an interlayer insulating film covering the entire MISFET, wirings and contacts for electrically connecting each MISFET, other elements, and the like are formed to complete the semiconductor device, but are not shown.
[0007]
[Problems to be solved by the invention]
For higher performance of the circuit, higher speed and higher integration of the element are desired, and in order to realize this, the MISFET is miniaturized. Higher speed is achieved by reducing the element capacitance due to miniaturization and increasing the on-current (current flowing between the source and drain of the MISFET when the gate is open). On the other hand, with miniaturization, each impurity concentration such as a well concentration, an extension concentration, and a pocket concentration of a MISFET is increasing. This is because increasing the concentration of the well and the pocket reduces the width of the depletion layer extending in the channel direction, and increasing the concentration of the extension lowers the resistance in the extension portion.
[0008]
However, the electric field between the extension and the well is increasing due to the high concentration of the extension, and the leakage current due to tunneling from the valence band to the conduction band is increasing. In particular, in a MISFET requiring low power consumption, such as a portable terminal, the power consumption during standby is determined by the leakage current, and it is necessary to reduce the leakage current in order to further reduce the power consumption.
[0009]
To reduce the leakage current due to tunneling, it is effective to relax the electric field, and a report that the leakage current was reduced by easing the impurity profile such as a pocket was reported in "A. Oishi et al., MOSFET Design of 100 nm. Node Low Standby Power CMOS Technology Compatible with Embedded Trench DRAM and Analog Devices, IEDM Technical Digest pp. 507-510, IEDM Technical Digest pp. 507-510.
[0010]
However, if the impurity concentration gradient in the pocket is made gentle, the short channel characteristics deteriorate. The reason is described below. At present, the gate length is miniaturized to about 100 nm, but the impurity distribution of the left and right pockets formed for improving the short channel characteristics overlaps in the low concentration region. That is, as the gate length becomes shorter, the impurity concentration of the channel region is substantially increased, and the lowering of the threshold voltage is suppressed. In other words, the optimized device is set so as to cancel out the factor for lowering the threshold value due to the shortened channel and the factor for increasing the threshold value due to the overlap of the impurity distribution in the left and right pockets. The optimum pocket concentration gradient is determined with respect to the gate length, and it is necessary to increase the gradient as the size is reduced. If the impurity concentration gradient in the pocket is moderated, the impurity distribution will overlap in the longer gate length region, and the "inverse short channel characteristic" in which the threshold increases as the channel becomes shorter will be observed. The characteristics deteriorate. If the concentration of the pocket is reduced, the inverse short channel characteristic can be suppressed, but the threshold value starts to decrease from a gate length longer than before the impurity concentration gradient in the pocket is relaxed, and the short channel characteristic deteriorates. That is, if the impurity concentration gradient in the pocket is made gentle, the short channel characteristics deteriorate.
[0011]
On the other hand, if the impurity concentration gradient of the extension is made gentle, the resistance at the extension tip portion (see reference numeral A11 in FIG. 11) at the junction between the extension and the channel increases, and the on-current decreases. This is because, as the impurity concentration gradient becomes gentler, the low concentration region becomes longer, thereby increasing the parasitic resistance. Here, the channel means a region where carriers flow when a voltage is applied to the gate electrode in a direction in which the gate opens. In addition, due to an increase in the overlap with both ends of the gate electrode (see reference numeral L11 in FIG. 11), the short channel characteristics deteriorate. The extension tip is determined by the pocket and well concentrations, and the extension concentration at the gate end is also determined to a certain value as described below. Therefore, the gentler the concentration gradient of the extension, the longer the distance from the extension tip to the gate end. When viewed at the same gate length, the gentler the concentration gradient of the extension, the shorter the metallurgical channel length, the worse the short channel characteristic, and the finer cannot be achieved. Extension concentration at gate end is about 1E19cm -3 Set above. Otherwise, the channel becomes an offset transistor in which the source / drain is separated from the channel, and the on-current decreases. This value does not depend on the concentration gradient of the extension.
[0012]
In other words, if the impurity concentration gradient in the pocket is made gradual to reduce the leakage current, the short-channel characteristics will be degraded. In addition, there is a disadvantage that high integration must be sacrificed.
[0013]
The present invention has been made in view of the above-described problems, and a semiconductor device having a MISFET capable of reducing a leakage current without lowering an on-current or deterioration of a short channel characteristic, a circuit using the same, and a MISFET It is an object to provide a method for manufacturing a semiconductor device having the same.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides (a) a gate insulating film provided on a surface of a conductive semiconductor substrate, and (b) a gate insulating film provided on the insulating film. A semiconductor device comprising: a gate electrode provided; and (c) a pair of opposite-conductivity-type impurity diffusion layer regions formed in the semiconductor substrate so as to partially overlap both ends of the gate electrode. In at least one of the pair of the opposite conductivity type impurity diffusion layer regions, the change in the opposite conductivity type impurity concentration in the vicinity of the boundary surface between the opposite conductivity type impurity diffusion layer region and the semiconductor substrate is performed. When viewed from above to the opposite conductivity type impurity diffusion layer region, the change in the opposite conductivity type impurity concentration in a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is smaller than that in other portions. To provide a semiconductor device which is a steepest.
[0015]
According to the present invention, the change in the concentration of the impurity of the opposite conductivity type in the vicinity of the boundary surface (so-called extension) between the impurity diffusion region of the opposite conductivity type and the semiconductor substrate is formed in the vicinity of the surface immediately below the gate electrode. Since the portion in contact with the channel formation region is steeper than (2) the other portions, the resistance at the interface between the (1) portion and the semiconductor substrate can be reduced, and (2) the other In the portion, the change in the impurity concentration of the opposite conductivity type is more gradual than in the portion (1), so that the electric field at the interface between the portion (2) and the semiconductor substrate can be reduced, and as a result, the leak current decreases. be able to.
[0016]
In other words, the semiconductor device of the present invention is characterized in that the change in the impurity concentration of the reverse conductivity type at the boundary surface between the extension and the semiconductor substrate is different in the concentration in that portion. In addition, the leak current can be reduced without lowering the on-current or deteriorating the short channel characteristics. That is, the speed, the degree of integration, and the leakage of the semiconductor device can be reduced.
[0017]
In the semiconductor device according to the first aspect, as described in the second aspect, the change in the impurity concentration of the opposite conductivity type in a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is 10 nm. It is preferably steeper than / digit.
[0018]
In the portion (1) in the above description, that is, in the extension of the semiconductor device of the present invention, the concentration change in the portion where the impurity concentration change in the reverse conductivity type is steepest is set to be steeper than 10 nm / digit. The resistance at the interface between the portion (1) and the semiconductor substrate can be sufficiently reduced.
[0019]
In order to achieve the above object, the present invention provides (a) a gate insulating film provided on a surface of a conductive semiconductor substrate, and (b) a gate insulating film provided on the surface of the insulating film. And (c) a pair of opposite-conductivity-type impurity diffusion layer regions respectively formed in the semiconductor substrate so as to partially overlap both ends of the gate electrode. In the semiconductor device, in at least one of the pair of the opposite conductivity type impurity diffusion layer regions, the change in the opposite conductivity type impurity concentration in the vicinity of a boundary surface between the opposite conductivity type impurity diffusion layer region and the semiconductor substrate is reduced. When viewed from the boundary surface toward the reverse conductivity type impurity diffusion layer region, the change in the reverse conductivity type impurity concentration at a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is more likely to cause an electric field. Than the concentration changes at the portion also becomes large, to provide a semiconductor device, wherein it is steep.
[0020]
Further, in the semiconductor device according to the third aspect, as described in the fourth aspect, the change in the impurity concentration of the opposite conductivity type in a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is reduced. , Preferably steeper than 10 nm / digit.
[0021]
According to these inventions, the change in the impurity concentration of the reverse conductivity type in the vicinity (the extension) of the boundary surface between the reverse conductivity type impurity diffusion layer region and the semiconductor substrate is formed near the surface immediately below the gate electrode. Since the portion in contact with the channel forming region is steeper than (3) the portion where the electric field is the largest, the portion between the (1) portion and the semiconductor substrate is similar to the invention described in claim 1 described above. Since the resistance of the boundary surface can be reduced, and (3) the portion where the electric field is largest changes more slowly in the impurity concentration of the opposite conductivity type than the portion (1), the portion between the portion (3) and the semiconductor substrate is The electric field at the interface can be reduced, and the leakage current can be reduced. Here, the portion (3) (the portion where the electric field is the largest) is usually the portion where the leakage is most likely to occur in the extension. By making the impurity concentration of the opposite conductivity type steeper, the leak current can be reduced without lowering the on-current or deteriorating the short channel characteristics. That is, the speed, the degree of integration, and the leakage of the semiconductor device can be reduced.
[0022]
In order to achieve the above object, the present invention provides (a) a gate insulating film provided on a surface of a conductive type semiconductor substrate, and (b) a gate insulating film provided on the insulating film. And (c) a pair of opposite-conductivity-type impurity diffusion layer regions respectively formed in the semiconductor substrate so as to partially overlap both ends of the gate electrode. In the semiconductor device, in at least one of the pair of the opposite conductivity type impurity diffusion layer regions, the change in the opposite conductivity type impurity concentration in the vicinity of a boundary surface between the opposite conductivity type impurity diffusion layer region and the semiconductor substrate is reduced. When viewed from the boundary surface toward the reverse conductivity type impurity diffusion layer region, the change in the reverse conductivity type impurity concentration at a portion shallower than a predetermined depth from the semiconductor substrate surface is higher at a portion deeper than the predetermined depth. Than the change, to provide a semiconductor substrate which is a sharp.
[0023]
Further, in the semiconductor device according to the fifth aspect, as described in the sixth aspect, the change in the impurity concentration of the opposite conductivity type in a portion shallower than a predetermined depth from the surface of the semiconductor substrate is steeper than 10 nm / digit. Preferably, there is.
[0024]
Further, in the semiconductor device according to the fifth or sixth aspect, as described in the seventh aspect, the predetermined depth may be equal to or less than 20 nm.
[0025]
In a semiconductor device having a normal MISFET, a channel is formed in a portion shallower than a predetermined depth (for example, 20 nm or less) from the surface of a semiconductor substrate, and a problem occurs in that a leak occurs in a portion deeper than that. In many cases, according to the present invention, (4) a change in the impurity concentration of the reverse conductivity type in a portion shallower than a predetermined depth from the surface of the semiconductor substrate, and (5) a portion in which a channel will be formed. (E.g., steeper than 10 nm / digit), it is possible to reduce the leak current without lowering the on-current or deteriorating the short channel characteristics. That is, the speed, the integration, and the leakage of the semiconductor substrate can be reduced.
[0026]
In the semiconductor device according to any one of claims 5 to 7, as set forth in claim 8, the opposite conductivity type impurity diffusion layer region in a portion shallower than the predetermined depth is provided. The impurity may be arsenic, antimony, or indium, and the impurity of the opposite conductivity type impurity diffusion layer region at a portion deeper than the predetermined depth may be phosphorus or boron.
[0027]
In order to achieve the above object, the present invention provides (a) a gate insulating film provided on a surface of a conductive type semiconductor substrate, and (b) a gate insulating film provided on the insulating film. And (c) a pair of opposite-conductivity-type impurity diffusion layer regions respectively formed in the semiconductor substrate so as to partially overlap both ends of the gate electrode. In a semiconductor device, at least one of the pair of the opposite conductivity type impurity diffusion layer regions includes a first reverse conductivity type impurity diffusion layer region located in a shallow region from a semiconductor substrate surface, and the first reverse conductivity type impurity diffusion region. A second reverse conductivity type impurity diffusion layer region located in a region deeper than the diffusion layer region and having a lower reverse conductivity type impurity concentration than the first reverse conductivity type impurity diffusion layer region. Reverse conductivity type impurity diffusion layer Frequency are both in contact with the channel forming region formed in the vicinity of the surface immediately below the gate electrode, a semiconductor device, characterized in that.
[0028]
In the semiconductor device according to the ninth aspect, as in the tenth aspect, the impurity in the first reverse conductivity type impurity diffusion layer region is arsenic, antimony, or indium, and the second reverse conductivity type impurity is The impurity in the diffusion layer region may be phosphorus or boron.
[0029]
According to this invention, the same operation and effect as those of the above-described invention can be obtained.
[0030]
Further, the present invention provides a circuit formed by using the semiconductor device according to any one of claims 1 to 10 as described in claim 11. I do.
[0031]
Further, according to the present invention, in a circuit formed using a semiconductor device operating at high speed and a semiconductor device operating at low speed, at least the semiconductor device operating at low speed is A circuit is provided which is the semiconductor device according to any one of claims 1 to 10.
[0032]
According to another aspect of the present invention, a step of forming a first side wall on a side surface of a gate electrode formed on a semiconductor substrate via a gate insulating film; Introducing a first impurity into the semiconductor substrate in a self-aligned manner through a side wall, diffusing the first impurity, removing the first side wall, and removing the first impurity through the gate electrode. Introducing a second impurity into the semiconductor substrate by matching, the method comprising manufacturing a semiconductor device having a pair of opposite conductivity type impurity diffusion layer regions, the method comprising: The length of the second impurity is longer than the diffusion distance of the second impurity.
[0033]
Further, according to the present invention, as set forth in claim 14, a step of forming a first side wall on a side surface of a gate electrode formed on a semiconductor substrate via a gate insulating film; Introducing a first impurity into the semiconductor substrate in a self-aligned manner through the first side wall, diffusing the first impurity, and forming a second side wall having a smaller wall thickness than the first side wall. Forming at least a step of introducing a second impurity into the semiconductor substrate in a self-alignment manner via the gate electrode and the second side wall, the semiconductor having a pair of opposite conductivity type impurity diffusion layer regions. A method for manufacturing a device, wherein a diffusion distance of the first impurity is longer than a diffusion distance of the second impurity.
[0034]
In the method of manufacturing a semiconductor device according to the fourteenth aspect, as described in the fifteenth aspect, the second side wall removes a part of the first side wall so that the wall thickness is reduced. May be formed.
[0035]
Further, in the method of manufacturing a semiconductor device according to the fourteenth aspect, as described in the sixteenth aspect, the second side wall is formed such that the first side wall is removed from the first side wall after removing the entire first side wall. It may be newly formed so as to be thin.
[0036]
According to these inventions, when forming the reverse conductivity type impurity diffusion layer region, the first side wall and the second side wall having different thicknesses are used, and the first side wall is further introduced using the first side wall. Since the diffusion distance of the first impurity is longer than the diffusion distance of the second impurity introduced by using the second side wall, the present invention has the above-described effects. Semiconductor device can be manufactured.
[0037]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the semiconductor device of the present invention will be described more specifically with reference to the drawings.
[0038]
[First Embodiment]
FIG. 1 is a schematic cross-sectional view showing a first embodiment of the semiconductor device of the present invention.
[0039]
A semiconductor device 200 of the present invention shown in FIG. 1 includes (a) a semiconductor substrate 201 of a conductivity type (p-type), a gate insulating film 203 provided on the surface thereof, and (b) provided on the insulating film 203. (C) a pair of opposite conductivity type (n-type) impurity diffusion layers formed in the semiconductor substrate 201 so as to partially overlap both ends 204S of the gate electrode. And a region 208.
[0040]
Although the semiconductor device 200 of the present invention shown in FIG. 1 is a semiconductor device having an n-type MISFET in which carriers are electrons, the present invention is not limited to an n-type MISFET and is applied to a semiconductor device having a p-type MISFET. It is also possible.
[0041]
Further, as shown in FIG. 1, in addition to the above-described structure, the semiconductor device of the present invention has, for example, a side wall 205 formed thereon, and a surface of a reverse conductivity type impurity diffusion layer region 208 and a gate electrode. 211 and 212 may be formed, and a p-type pocket 207 for improving short channel characteristics is provided at a boundary surface between the impurity diffusion layer region 208 and the semiconductor substrate 201 (see a line denoted by reference numeral d in FIG. 1). ). Further, as in the conventional example shown in FIG. 11, a p-type well may be formed on the surface of the semiconductor substrate 201, and the impurity diffusion layer region 208 and the pocket 207 may be formed therein.
[0042]
Actually, an element isolation region for element isolation of each MISFET, an interlayer insulating film covering the entire MISFET, and wirings and contacts for electrically connecting each MISFET and other elements are formed. , Illustration is omitted.
[0043]
Further, in the following description, in the reverse conductivity type (n-type) impurity diffusion layer region 208, a region which partially overlaps with both ends 204S of the gate electrode and is formed shallower (portion E in FIG. 1). ) Is described as “extension”.
[0044]
In the semiconductor device 200 of the present invention having the above-described configuration, at least one of the pair of opposite conductivity type (n-type) impurity diffusion layer regions (so-called source / drain) 208 has the opposite conductivity type impurity. When the change in the impurity concentration of the reverse conductivity type in the vicinity of the pn junction boundary surface between the diffusion layer region 208 and the semiconductor substrate 201 is viewed from the boundary surface d toward the reverse conductivity type impurity diffusion layer region 208, The change in the impurity concentration of the opposite conductivity type in a portion (A01) in contact with a channel formation region (see reference numeral C) formed in the vicinity of the surface immediately below is the most compared with other portions (for example, reference numeral B01 in FIG. 1). It is characterized by being steep.
[0045]
Here, the change in the impurity concentration of the opposite conductivity type refers to the change (gradient) in the concentration N of the opposite conductivity type impurity in the opposite conductivity type impurity diffusion layer region located in the vicinity of the pn junction boundary surface d with the semiconductor substrate 201, that is, in the extension E. ) Grad N = (∂N / ∂x, ∂N / ∂y), and the magnitude of the change is represented by the magnitude of the vector (grad N). The channel formation region C is a region where a channel is formed, and the channel is a region where carriers flow when a voltage is applied to the gate electrode in a direction in which the gate opens.
[0046]
Accordingly, in the present invention, the differential value of the concentration in the direction of the concentration gradient vector of the impurity of the opposite conductivity type in the portion A01 in contact with the channel forming region C in the extension E is the largest (that is, steep) compared to the other portions. ). Since the electric field is smaller and the leak current is smaller as the concentration gradient of the impurity of the opposite conductivity type is smaller, the leak current in the other portions can be reduced.
[0047]
As described above, by making the reverse conductivity type impurity concentration change in the portion A01 in contact with the channel formation region C steepest as compared with the other portions, the resistance in the portion A01 in contact with the channel formation region C can be reduced. In addition to this, it is possible to reduce the leakage current in other portions.
[0048]
[Second embodiment]
FIG. 1 is also a schematic cross-sectional view showing a second embodiment of the semiconductor device of the present invention.
[0049]
In the first embodiment of the present invention, the case where the concentration change of the impurity of the opposite conductivity type in the portion A01 in contact with the channel forming region C in the extension E is the steepest as compared with the other portions has been described. In the semiconductor device of the present invention, it is not necessary for the portion of A01 to have the steepest change in the impurity concentration of the opposite conductivity type, and in the portion of the extension E other than A01, the portion where the electric field is the largest ( What is necessary is just to be steeper than B01) of FIG. The portion B01 where the electric field is the largest is a portion where the leakage is most likely to occur, and the reverse conductivity type impurity concentration change in this portion is made gentler than that in the portion A01, so that the portion A01 in contact with the channel forming region C is formed. Can be reduced, and the leakage current at B01 can be reduced.
[0050]
Here, the position of the portion B01 where the electric field is the largest is determined by the shape of the boundary surface d of the extension E, the effect of the electric field from the gate electrode, and the like, and it is impossible to specify the position unconditionally. However, it is known that, when the extension E as shown in FIG. 1 is formed, it is near a corner on the boundary surface d (see B01 in the figure). The depletion layer spreads along the boundary surface d, and the charges in the depletion layer balance on the p-side and the n-side. However, the width of the depletion layer is small at the corner of the extension because the region that can face the extension on the substrate side is wide. Become. This means that the electric field is strong at the corner. Therefore, in the present invention, the change in the concentration of the opposite conductivity type impurity in the portion is formed so as to be gentler than the change in the concentration of the opposite conductivity type impurity in the portion A01 in contact with the channel forming region C in the extension E. .
[0051]
[Third embodiment]
FIG. 2 is a schematic sectional view showing a third embodiment of the semiconductor device of the present invention. The meanings of the reference numerals in FIG. 2 are the same as those described in FIG. 1 for the same reference numerals as those in FIG. Further, as in the conventional example shown in FIG. 11, a p-type well may be formed on the surface of the semiconductor substrate 201, and the impurity diffusion layer region 208 and the pocket 207 may be formed therein.
[0052]
As shown in FIG. 2, in the third embodiment of the present invention, in the portion A02 shallower than the predetermined depth h from the surface of the semiconductor substrate, the change in the impurity concentration of the opposite conductivity type is larger than the predetermined depth h. It is characterized in that it is formed to be steeper than the density change in B02. That is, the feature is that the change in the impurity concentration of the opposite conductivity type in the extension E is changed according to the depth h from the surface of the semiconductor substrate.
[0053]
Thus, the portion A02 shallower than the predetermined depth h from the semiconductor substrate surface is considered to be the portion A01 in contact with the channel formation region C described with reference to FIG. 1, while the portion B02 deeper than the predetermined depth is Since the portion B01 where the electric field is maximized as described with reference to FIG. 1, that is, the portion where the leak is most likely to occur, is considered to be the same as the first and second embodiments by adopting the configuration of the present invention. The effect of the present invention can be obtained.
[0054]
Here, the predetermined depth h from the surface of the semiconductor substrate can be arbitrarily set depending on the shape of the extension E or the like, but is preferably 20 nm or less in consideration of a semiconductor device currently manufactured. And more preferably 10 nm.
[0055]
In the opposite conductivity type impurity diffusion layer region, impurities in a portion shallower than the predetermined depth h from the semiconductor substrate surface are arsenic and antimony, and impurities in a portion deeper than the predetermined depth h are phosphorus. There may be.
[0056]
[Fourth embodiment]
FIG. 3 is a schematic sectional view showing a fourth embodiment of the semiconductor device of the present invention. The meanings of the respective reference numerals in FIG. 3 are the same as those in FIG. 1 and are not described here. Note that a well 202 may be formed on the surface of the semiconductor substrate 201 as shown in FIG.
[0057]
As shown in FIG. 3, in the fourth embodiment of the present invention, the pair of opposite conductivity type impurity diffusion layer regions includes a first reverse conductivity type impurity diffusion layer region 206 located in a shallow region from the surface of the semiconductor substrate 201, A second reverse conductivity type impurity diffusion layer region 226 located in a region deeper than the first reverse conductivity type impurity diffusion layer region 206 and having a lower reverse conductivity type impurity concentration than the first reverse conductivity type impurity diffusion layer region 206. And the two opposite-conductivity-type impurity diffusion layer regions 206 and 226 are both in contact with a channel formation region C formed near the surface immediately below the gate electrode. ing.
[0058]
In this case, the impurity forming the first reverse conductivity type impurity diffusion layer region 206 may be arsenic or antimony, and the impurity forming the second reverse conductivity type impurity diffusion layer region 226 may be phosphorus.
[0059]
FIG. 4 shows the change in the impurity concentration of the reverse conductivity type (n-type) in the first reverse conductivity type impurity diffusion layer region 206 and the second reverse conductivity type impurity diffusion layer region 226 of the semiconductor device 200 of the present invention shown in FIG. FIG. Reference numerals 300 and 301 in FIG. 4 respectively indicate changes in the opposite conductivity type (n-type) impurity concentration at portions indicated by arrows 310 and 311 shown in FIG. 3, and reference numeral 302 indicates a p-type impurity concentration change. . In indicating such a change in the impurity concentration of the opposite conductivity type, a portion indicated by an arrow 310 (the first impurity diffusion layer region 206 of the opposite conductivity type) is a portion A01 in contact with the channel forming region C in the extension E shown in FIG. On the other hand, the portion indicated by the arrow 311 (the second reverse conductivity type impurity diffusion layer region 226) is the same as the portion B01 in FIG.
[0060]
The change in the reverse conductivity type (n-type) impurity concentration indicated by reference numeral 300 in FIG. 4, that is, the change in the reverse conductivity type (n-type) impurity concentration in the first reverse conductivity type impurity diffusion layer region 206 is from 10 nm / digit. Is also preferably steep (see FIG. 4).
[0061]
With such a configuration, the same effects as those of the above-described embodiment of the present invention can be obtained. This is because the lower the concentration of the impurity diffusion layer region of the opposite conductivity type, the smaller the electric field and the smaller the leak current. Further, it is possible to reduce a decrease in yield due to a sudden junction leak caused by silicide. A spike is formed at the bottom of the silicide due to a defect or the like, and short-circuiting with the substrate causes a sudden junction leak. Sudden junction leakage can be reduced by increasing the distance from the silicide bottom to the extension. Even if the first reverse-conductivity-type impurity diffusion layer 206 is formed at the same depth as the conventional extension, the second reverse-conductivity-type impurity diffusion layer 226 and the pocket 207 are formed because of the presence of the second reverse-conductivity-type impurity diffusion layer 226. The distance L02 from the pn junction boundary surface d to the silicide 211 can be made longer than the distance L12 in the conventional example shown in FIG. As a result, a reduction in yield due to sudden junction leakage can be reduced.
[0062]
Note that the semiconductor device of the fourth embodiment of the present invention shown in FIG. 3 is manufactured by the manufacturing method 1 (see FIG. 6) of the semiconductor device of the present invention described below, while the conventional semiconductor device shown in FIG. FIGS. 9 and 10 show the respective effects when the semiconductor device shown in FIG. 11 is manufactured by the semiconductor device manufacturing method.
[0063]
FIG. 9 shows the relationship between the source current and the drain current when the gate voltage is 0 V, in comparison with a conventional semiconductor device. The gate length is 100 nm, the gate insulating film is a 2.6 nm oxide film, the source-drain voltage is 1.2 V, and the results of measurement of MISFETs formed by changing the well concentration are shown. Since the gate insulating film is as thick as 2.6 nm, the gate leak current is negligibly small. The source current is a sub-threshold current, and the drain current is added with a leak current due to tunneling between the drain-side extension and the well. In order to reduce the standby current of the MISFET, it is necessary to reduce the drain current. By increasing the well concentration and increasing the threshold, the sub-threshold current (source current) can be reduced, but the leakage current increases, thereby increasing the drain current.
[0064]
In the conventional semiconductor device, even if the sub-threshold current is reduced to 1 pA / μm by increasing the threshold value, the leakage current increases, so that the drain current can be reduced only to 10 pA / μm. It can be seen that it cannot be reduced.
[0065]
On the other hand, in the semiconductor device of the present invention, since the leak current can be reduced by about two orders of magnitude compared to the conventional semiconductor device, the drain current (standby current) can be reduced to 1 pA / μm or less.
[0066]
FIG. 10 shows the relationship between the gate length and the threshold value in comparison with a conventional semiconductor device. At the gate insulating film / substrate interface, the extension has the same impurity profile in the horizontal direction between the semiconductor device of the present invention and the conventional semiconductor device. Therefore, the overlap between the extension and the gate electrode is equal, and the threshold value depends on the gate length. Sex is also equal. This means that the short channel characteristics are equal.
[0067]
In the semiconductor device of the present invention, arsenic was implanted as an extension with reference to the manufacturing method 1. However, antimony may be implanted, and arsenic was implanted as a deep extension. Is large, the heat treatment time can be reduced, and since the mass number is small, the amount of defects can be suppressed. The former is effective in reducing the spread of impurity distribution in a retrograde well (well in which the impurity concentration of the well is smaller on the surface) effective for miniaturization, and the latter is effective in reducing leakage current. In the second heat treatment, a first reverse conductivity type impurity diffusion layer having a steep impurity distribution is formed. By this heat treatment, the impurities implanted into the gate electrode are diffused to the gate electrode / gate insulating film interface, and the diffusion distance becomes shorter as the impurity profile of the first reverse conductivity type impurity diffusion layer becomes steeper. . If the impurity concentration at the gate electrode / gate insulating film interface is low, the gate depletion at the time of forming the channel increases the electrical gate insulating film thickness and lowers the on-current. In order to prevent this, after the polysilicon 214 is formed in (a), an n-type impurity is ion-implanted and heat treatment is performed, so that the impurity is sufficiently diffused at the gate electrode / gate insulating film interface. it can.
[0068]
[Fifth Embodiment]
FIG. 5 is a schematic sectional view showing a fifth embodiment of the semiconductor device of the present invention.
[0069]
The fifth embodiment of the present invention shown in FIG. 5 is a modification of the fourth embodiment of the present invention (see FIG. 3). The difference is that the second reverse conductivity type impurity diffusion layer 2262 has one side. Is formed only in the impurity diffusion layer region 208, specifically, the impurity diffusion layer region 2082 on the drain side, and the pocket 2071 of the other impurity diffusion layer region 208 (that is, the impurity diffusion region 2081 on the source side) is accordingly formed. It is formed shallower than that. Since the maximum point B01 of the electric field that causes the leakage current is on the drain side, the characteristic point of the present invention may be provided only on the drain side.
[0070]
Although the fifth embodiment has been described as a modification of the fourth embodiment of the present invention, in the above-described first to third embodiments of the present invention, the features of the present invention are provided only on the drain side. It may be provided.
[0071]
[Semiconductor Device Manufacturing Method 1]
Next, a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. 6 using the method of manufacturing a semiconductor device described in the fourth embodiment as a specific example. FIG. 6 shows a schematic diagram of the same cross section as FIG.
[0072]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first side wall on a side surface of a gate electrode formed on a semiconductor substrate via a gate insulating film, and a step of forming a first side wall through the gate electrode and the first side wall. Introducing a first impurity into the semiconductor substrate by self-alignment, diffusing the first impurity, removing the first sidewall, and removing the first impurity through the gate electrode. And a step of introducing a second impurity into the semiconductor substrate. The method of manufacturing a semiconductor substrate having a pair of opposite conductivity type impurity diffusion layer regions, wherein the diffusion distance of the first impurity is greater than that of the first impurity. It is characterized in that it is longer than the diffusion distance of the second impurity.
[0073]
That is, first, the element isolation region is formed by LOCOS (local oxidation) isolation in which a thermal oxide film is formed only in the element isolation region on the surface of the p-type substrate 201, or trench isolation in which an oxide film or the like is buried after etching the substrate. (Not shown). Then, as shown in (a), the impurity concentration is 1 × 10 17 cm -3 After the above-described p-type well 202 is formed, a gate insulating film 203 is formed on the surface of the p-type substrate 201 by thermal oxidation or the like, and a polysilicon 214 containing no dopant is formed thereon by CVD or the like. Here, the thickness of the gate insulating film is 5 nm or less, and the thickness of polysilicon is 200 nm or less.
[0074]
Next, as shown in FIG. 2B, the gate electrode 204 is formed by patterning the polysilicon 214 by using a photolithography technique and an etching technique which are usually used in the manufacture of a semiconductor device.
[0075]
Next, as shown in (c), an insulating film such as an oxide film 215 is formed on the entire surface by CVD (chemical vapor deposition) or the like, and then the first side wall 225 is anisotropically etched as shown in (d). Form. Here, the length L1 of the first side wall 225 can be controlled by the thickness of the oxide film 215 and the etching time for forming the side wall.
[0076]
Then, the first n-type impurity 236 such as arsenic or phosphorus is ion-implanted in a self-alignment manner using the gate electrode 204 and the side wall 225 as a mask and heat-treated at 900 to 1100 ° C. Is diffused to form a second reverse conductivity type impurity diffusion layer 226 shown in FIG.
[0077]
Here, the specific values of the ion implantation are as follows: when the n-type impurity is arsenic, the energy is 10 keV or less and the dose is 1 × 10 4 13 cm -2 That is all. The time of the heat treatment for diffusing the first n-type impurity 236 includes the heat treatment for activating the impurities such as the source / drain, which will be described later, and the final impurity of the second reverse conductivity type impurity diffusion layer 226. The distribution is set so as to have a desired density change. The desired concentration change depends on the required leak current value and gate length. For example, when the gate length is 150 nm and the leak current is 1 pA / μm or less, the final impurity concentration change of the second reverse conductivity type impurity diffusion layer 226 is It is necessary for the pn junction interface d with the semiconductor substrate 201 to be gentler than 10 nm / digit. The reason for the gate length is that, as described above, as the gate length becomes shorter, the concentration of wells and pockets becomes higher in order to suppress short channel characteristics, but the leak current also depends on these concentrations. That is, in order to achieve a constant leakage current, it is necessary to gradually change the impurity concentration of the extension E as the channel length becomes shorter.
[0078]
Next, as shown in (e), after the side wall 225 is wet-etched with hydrofluoric acid or the like, a plurality of p-type impurities such as boron are tilted from the normal direction of the substrate surface by self-alignment using the gate electrode as a mask. A pocket 207 is formed by ion implantation once, and an n-type impurity 216 such as arsenic or phosphorus is vertically ion-implanted to form a first reverse conductivity type impurity diffusion layer 206.
[0079]
As a specific value of the ion implantation in this case, the pocket is BF2 having an energy of 60 keV or less and a dose of 1 × 10 4. 13 cnm -2 As described above, the direction of ion implantation is a direction inclined by 20 to 60 degrees from the normal direction of the substrate surface, and when arsenic is used as the reverse conductivity type impurity forming the first reverse conductivity type impurity diffusion layer 206, the energy is 10 keV or less, dose amount 1 × 10 14 cm -2 That is all.
[0080]
Next, as shown in (f), after forming the side wall 205 as in (d), an n-type impurity 218 such as arsenic or phosphorus is implanted in a self-aligned manner using the gate electrode 204 and the side wall 205 as a mask. A so-called source / drain 208 is formed.
[0081]
Specific values of the ion implantation are as follows: when arsenic is used as the impurity of the opposite conductivity type, the energy is 50 keV or less and the dose is 1 × 10 5 Fifteen cm -2 That is all.
[0082]
Various impurities are implanted into the gate electrode 204 in the steps shown in (d), (e), and (f), and the dose at (f) is the largest and becomes n-type.
[0083]
Next, an oxide film is formed on the entire surface by CVD or the like, and heat treatment is performed at 900 to 1100 ° C. for 30 seconds or less to activate the ion-implanted impurities (not shown).
[0084]
The oxide film formed on the entire surface prevents high-concentration impurities in the source / drain 208 and the gate electrode 204 from contaminating other elements due to outward diffusion during annealing. This is particularly important for a complementary MISFET in which an n-type MISFET and a p-type MISFET are formed on the same chip. The temperature and time of the heat treatment are set such that the final impurity concentration of the first reverse conductivity type impurity diffusion layer 206 changes to a desired concentration including the heat treatment in the subsequent steps. As described above, the desired change in concentration is preferably steeper than 10 nm / digit, and in order to obtain such a change in concentration, a heat treatment method using a lamp or a laser and having a rapid temperature rise / fall rate is appropriately used. Is also good. The tip of the first opposite conductivity type impurity diffusion layer region 206 and the second opposite conductivity type impurity diffusion layer region 226 which are in contact with the channel region may have the length of the bottom of the side wall 225 and the heat treatment time in FIGS. It can be matched by controlling.
[0085]
Next, after an oxide film on the surface of the source / drain 208 and the gate electrode 204 is wet-etched with hydrofluoric acid or the like, a metal such as cobalt or nickel is formed and heat-treated, so that the source / drain 208 as shown in FIG. Then, silicides 211 and 212 are formed only on the surface of the gate electrode 204. The metal that is not silicided is removed by wet etching, and the semiconductor device 200 shown in FIG. 3 is formed. Thereafter, an interlayer insulating film covering the entire MISFET, wirings and contacts for electrically connecting each MISFET, other elements, and the like are formed to complete the semiconductor device, but are not shown.
[0086]
[Semiconductor Device Manufacturing Method 2]
Next, another method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. 7 using the method of manufacturing a semiconductor device described in the fifth embodiment (FIG. 5) as a specific example. FIG. 7 shows a schematic diagram of the same cross section as FIG.
[0087]
The method for manufacturing a semiconductor device of the present invention shown in FIG. 7 goes through the same steps as in [Method 1 for manufacturing a semiconductor device of the present invention] up to FIG. 6C, and then anisotropically as shown in FIG. A first side wall 2251 is formed by etching.
[0088]
Then, a reverse conductivity type (n-type) impurity 2361 such as arsenic or phosphorus is ion-implanted as a first impurity in a self-alignment manner using the gate electrode 204 and the side wall 2251 as a mask, and diffusion is performed by heat treatment at 900 to 1100 ° C. Then, second opposite conductivity type impurity diffusion layer regions 2262 and 2261 are formed. However, the impurity 2361 is implanted while being inclined from the normal to the substrate surface in the source direction, the second reverse conductivity type impurity diffusion layer region 2262 on the drain side overlaps with the gate electrode 204, and the second reverse conductivity type impurity on the source side. The diffusion layer region 2261 is formed so as to be offset from the gate electrode 204 and finally included in the source 2081.
[0089]
Assuming that the angle of implantation is θ1 from the direction normal to the substrate surface, the height of the gate is H, and the length of the bottom of the side wall (reference numeral 2051 in FIG. 7C) used when implanting the source / drain is set. Assuming that L is L, it is sufficient to set it to θ1 or more given by tan θ1 = L / H. For example, the height of the gate electrode is set to 200 nm, the side wall is formed to have a bottom length of 100 nm, arsenic is set to an energy of 10 keV or less, and a dose is set to 1 × 10 4. 13 cm -2 As described above, the implantation may be performed at an angle of 30 degrees from the substrate normal.
[0090]
Here, the time of the heat treatment and the desired change in the concentration of the impurity in the second reverse conductivity type impurity diffusion layer region 2262 are the same as in the above-described [Method 1 of manufacturing a semiconductor substrate], and thus description thereof is omitted.
[0091]
Next, as shown in (b), after the first side wall 2251 is wet-etched with hydrofluoric acid or the like, a p-type impurity 2172 such as boron is self-aligned using a gate electrode as a mask from the normal direction of the substrate surface. A pocket 2072 is formed by inclining by θ2 to the source side, and a pocket 2071 is formed by inclining a p-type impurity 2171 such as boron by θ3 to the drain side. θ2 and θ3 are formed so as to be ultimately included in the source 2081 or the drain 2082, similarly to the aforementioned θ1.
[0092]
The specific value of the ion implantation at this time is that the impurity 2172 is BF 2 At an energy of 60 keV and a dose of 1 × 10 13 cm -2 As described above, the direction of ion implantation is a direction inclined by 30 degrees from the normal direction of the substrate surface to the source side, and the impurity 2171 is BF 2 With energy of 30 keV and dose of 1 × 10 13 cm -2 As described above, the direction of ion implantation is a direction inclined by 30 degrees to the drain side from the normal direction of the substrate surface.
[0093]
Next, as a second impurity, an n-type impurity 2161 such as arsenic or phosphorus is vertically ion-implanted to form a first reverse conductivity type impurity diffusion layer 2061.
[0094]
The specific values of the ion implantation at this time are as follows: arsenic is supplied with an energy of 10 keV or less and a dose of 1 × 10 4 14 cm -2 That is all.
[0095]
Next, as shown in (c), after forming a side wall 2051 similarly to (a), an n-type impurity 2181 such as arsenic or phosphorus is implanted in a self-aligned manner using the gate electrode 204 and the side wall 2051 as a mask. 2081 and a drain 2082 are formed.
[0096]
In this case, the specific values of the ion implantation are as follows: arsenic is supplied at an energy of 50 keV or less and a dose of 1 × 10 Fifteen cm -2 That is all. The dose of the impurity 2181 is larger than the dose of each impurity implanted in (a) and (b), and the deep extension 2261 and pocket 2072 on the source side and the pocket 2071 on the drain side are canceled. Various impurities are implanted into the gate electrode 204 in the steps shown in (a), (b), and (c), but the dose in (c) is the largest and is n-type. Next, an oxide film is formed on the entire surface by CVD or the like, and heat treatment is performed at 900 to 1100 ° C. for 30 seconds or less to activate the ion-implanted impurities (not shown).
[0097]
The oxide film formed on the entire surface prevents high-concentration impurities of the source 2081, the drain 2082 and the gate electrode 204 from contaminating other elements due to outward diffusion during annealing. This is particularly important for a complementary MISFET in which an n-type MISFET and a p-type MISFET are formed on the same chip. The temperature and time of the heat treatment are set so that the final impurity concentration of the first reverse-conductivity-type impurity diffusion layer region 2061 including the heat treatment in the subsequent steps has a desired concentration change. As described above, the desired change in concentration is preferably steeper than 10 nm / digit, and in order to obtain such a change in concentration, a heat treatment method using a lamp or a laser and having a rapid temperature rise and fall rate is appropriately used. May be. At the tip of the first opposite conductivity type impurity diffusion layer region 2061 and the second opposite conductivity type impurity diffusion layer region 2262 which are in contact with the channel region, the length of the bottom of the side wall 2251 and the heat treatment time in FIGS. It can be matched by controlling.
[0098]
Next, after an oxide film on the surface of the source 2081, the drain 2082, and the gate electrode 204 is wet-etched with hydrofluoric acid or the like, a metal such as cobalt or nickel is formed and heat-treated, so that the source 2081, the Silicides 2111 and 2121 are formed only on the surfaces of the drain 2082 and the gate electrode 204. The metal that is not silicided is removed by wet etching to form the semiconductor device shown in FIG. Thereafter, an interlayer insulating film covering the entire MISFET, wirings and contacts for electrically connecting each MISFET, other elements, and the like are formed to complete the semiconductor device, but are not shown.
[0099]
In the above-described semiconductor device manufacturing methods 1 and 2 of the present invention, the first side wall is removed in FIGS. 6E and 7B, but the present invention is not limited to this. That is, after removing the first side wall, a second side wall which is thinner may be formed, and a part of the first side wall may be removed and the remaining first side wall may be replaced with the second side wall. May be used. After forming the second side wall, the various ions described with reference to FIGS. 6E and 7B are implanted. The tips of the first reverse-conductivity-type impurity diffusion layer regions 206 and 2061 and the second reverse-conductivity-type impurity diffusion layer regions 226 and 2262 that are in contact with the channel regions are the side walls 225 and 2251 (first side wall) and the second side wall described above. 6 (d) and (f) or FIGS. 7 (a) and 7 (c) by controlling the heat treatment time.
[0100]
[circuit]
FIG. 8 is a circuit block diagram of a circuit 30 using the semiconductor device of the present invention. 2. Description of the Related Art In recent years, an LSI (Large Scale Integrated Circuit) in which circuits having different functions are integrated has been desired from the viewpoint of high speed and downsizing of a device. As shown in FIG. 8, a circuit 301 requiring high speed and a circuit 302 requiring low leakage current may be mounted in such an LSI 30.
[0101]
In such a case, in the present invention, the conventional MISFET shown in FIG. 11 is used for the circuit 301, and the semiconductor device (MISFET) of the fourth embodiment of the present invention shown in FIG. I'm using This is because the circuit 301 that requires high speed has a low requirement for the leakage current, and does not require the MISFET having a low leakage as shown in FIG.
[0102]
As a method for manufacturing the circuit 30 shown in FIG. 8, a mask which shields the circuit 301 is formed before the impurity 236 is implanted in FIG. Thus, the second reverse conductivity type impurity diffusion layer 226 is formed in the circuit 302, but is not formed in the circuit 301. The other manufacturing method is the same as that shown in FIG. 6, and a description thereof will be omitted. However, in FIG. 6E, the ion implantation of the extension and the pocket may be performed at different energies and doses in the circuit 301 and the circuit 302 by using two masks each having an opening in the circuit 301 and the circuit 302. . This is because the characteristics required for the MISFET are different between the circuits 301 and 302, and the optimum impurity concentration is different. However, the circuit 301 and the circuit 302 may be the same in terms of cost.
[0103]
As the semiconductor device MISFET used for the circuit 302 requiring a low leakage current, the semiconductor devices of the first to third embodiments and the fifth embodiment other than the fourth embodiment of the present invention shown in FIG. 3 are applied. Of course you can.
[0104]
Further, in the above description, the case where the extension E and the impurity diffusion layer region (source / drain) 208 are formed separately for convenience of description is shown. A so-called single source / drain structure may be used in which this is used as an impurity diffusion layer region (source / drain).
[0105]
Also, the case of an n-type MISFET is described, but it is clear that the present invention can be similarly applied to a p-type MISFET. In the third and fourth embodiments, arsenic or antimony is used as an impurity forming the first reverse conductivity type impurity diffusion layer region, and phosphorus is used as an impurity forming the second reverse conductivity type impurity diffusion layer region. Although the difference in the mass number may be used, the same effect can be obtained in the case of a p-type MISFET by replacing boron and indium, respectively. Furthermore, in the case of a complementary MISFET using both n-type and p-type, a desired mask is formed by using a commonly used photolithography technique, so that the n-type and p-type MISFETs are formed on the same substrate. Can be formed.
[0106]
【The invention's effect】
As described above, according to the MISFET of the present invention, it is possible to obtain a MISFET that can reduce the leak current without lowering the on-current or deteriorating the short channel characteristics.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a first embodiment and a second embodiment of a semiconductor device of the present invention.
FIG. 2 is a schematic sectional view showing a third embodiment of the semiconductor device of the present invention.
FIG. 3 is a schematic sectional view showing a fourth embodiment of the semiconductor device of the present invention.
4 shows a change in the concentration of a reverse conductivity type (n-type) impurity in a first reverse conductivity type impurity diffusion layer region 206 and a second reverse conductivity type impurity diffusion layer region 226 of the semiconductor device of the present invention shown in FIG. FIG.
FIG. 5 is a schematic sectional view showing a sixth embodiment of the semiconductor device of the present invention.
FIG. 6 is a process chart showing a semiconductor device manufacturing method 1 of the present invention, and is also a process chart showing the manufacturing process of the fourth embodiment of the present invention shown in FIG.
7 is a process chart showing a method 2 of manufacturing a semiconductor device of the present invention, and is also a process chart showing the manufacturing process of the fifth embodiment of the present invention shown in FIG.
FIG. 8 is a circuit block diagram of a circuit 30 using the semiconductor device of the present invention.
FIG. 9 is a diagram illustrating an effect of the semiconductor device of the present invention and a conventional semiconductor device, and is a diagram illustrating a relationship between a source current and a drain current when a gate voltage is 0V.
FIG. 10 is a diagram illustrating an effect of the semiconductor device of the present invention and a conventional semiconductor device, and is a diagram illustrating a relationship between a gate length and a threshold value.
FIG. 11 is a schematic sectional view showing a conventional semiconductor device.
FIG. 12 is a process chart showing a manufacturing process of a conventional semiconductor device.
[Explanation of symbols]
101, 201 ... p-type substrate
102,202 ... p-type well
103, 203 ... gate insulating film
104, 204 ... gate electrode
204S: Both ends of the gate electrode
105, 205, 225 ... side wall
206, 2061 ... first reverse conductivity type impurity diffusion layer region
226, 2262... Second reverse conductivity type impurity diffusion layer regions
107, 207, 2071, 2072 ... pocket
108, 208 ... reverse conductivity type impurity diffusion layer region (source / drain)
2081 ... Source
2082 ... Drain
111, 112, 211, 212, 2111, 121 ... silicide
116,117,118,216,217,236,218,2161,171,172,2361,181 ... impurities
E ... Extension

Claims (16)

（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、
逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、
前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、他の部分と比較して最も急峻であることを特徴とする半導体装置。(A) a gate insulating film provided on the surface of a conductive semiconductor substrate; (b) a gate electrode provided on the insulating film; and (c) a gate electrode provided in the semiconductor substrate. A semiconductor device having a pair of opposite conductivity type impurity diffusion layer regions formed so as to partially overlap both ends,
In at least one region of the pair of opposite conductivity type impurity diffusion layer regions,
When the reverse conductivity type impurity concentration change in the vicinity of the interface between the opposite conductivity type impurity diffusion layer region and the semiconductor substrate is viewed from the interface toward the opposite conductivity type impurity diffusion layer region,
The semiconductor device according to claim 1, wherein a change in the impurity concentration of the opposite conductivity type at a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is the steepest as compared with other portions. 前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the change in the impurity concentration of the opposite conductivity type at a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is steeper than 10 nm / digit. 3. （ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、
逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、
前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化の方が、電界が最も大きくなる部分における濃度変化よりも、急峻であること特徴とする半導体装置。(A) a gate insulating film provided on the surface of a conductive semiconductor substrate; (b) a gate electrode provided on the insulating film; and (c) a gate electrode provided in the semiconductor substrate. A semiconductor device having a pair of opposite conductivity type impurity diffusion layer regions formed so as to partially overlap both ends,
In at least one region of the pair of opposite conductivity type impurity diffusion layer regions,
When the reverse conductivity type impurity concentration change in the vicinity of the interface between the opposite conductivity type impurity diffusion layer region and the semiconductor substrate is viewed from the interface toward the opposite conductivity type impurity diffusion layer region,
The semiconductor wherein the change in the impurity concentration of the opposite conductivity type in a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is steeper than the change in concentration in a portion where the electric field is largest. apparatus. 前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることを特徴とする請求項３に記載の半導体装置。4. The semiconductor device according to claim 3, wherein the change in the impurity concentration of the opposite conductivity type at a portion in contact with a channel formation region formed near the surface immediately below the gate electrode is steeper than 10 nm / digit. 5. （ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、
逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、
半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化の方が、前記所定の深さより深い部分における濃度変化よりも、急峻であることを特徴とする半導体装置。(A) a gate insulating film provided on the surface of a conductive semiconductor substrate; (b) a gate electrode provided on the insulating film; and (c) a gate electrode provided in the semiconductor substrate. A semiconductor device having a pair of opposite conductivity type impurity diffusion layer regions formed so as to partially overlap both ends,
In at least one region of the pair of opposite conductivity type impurity diffusion layer regions,
When the reverse conductivity type impurity concentration change in the vicinity of the interface between the opposite conductivity type impurity diffusion layer region and the semiconductor substrate is viewed from the interface toward the opposite conductivity type impurity diffusion layer region,
A semiconductor device, wherein the change in the impurity concentration of the opposite conductivity type in a portion shallower than a predetermined depth from the surface of the semiconductor substrate is steeper than the change in concentration in a portion deeper than the predetermined depth. 半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることを特徴とする請求項５に記載の半導体装置。6. The semiconductor device according to claim 5, wherein the reverse conductivity type impurity concentration change at a portion shallower than a predetermined depth from the surface of the semiconductor substrate is steeper than 10 nm / digit. 前記所定の深さが、２０ｎｍ以下であることを特徴とする請求項５または請求項６に記載の半導体装置。7. The semiconductor device according to claim 5, wherein the predetermined depth is 20 nm or less. 前記所定の深さよりも浅い部分における前記逆導電型不純物拡散層領域の不純物がヒ素、アンチモンまたはインジウムであり、前記所定の深さよりも深い部分における前記逆導電型不純物拡散層領域の不純物がリンまたはボロンであることを特徴とする請求項５乃至請求項７のいずれか一の請求項に記載の半導体装置。The impurity of the reverse conductivity type impurity diffusion layer region in a portion shallower than the predetermined depth is arsenic, antimony or indium, and the impurity of the reverse conductivity type impurity diffusion layer region in a portion deeper than the predetermined depth is phosphorus or The semiconductor device according to claim 5, wherein the semiconductor device is boron. （ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域は、
半導体基板表面から浅い領域に位置する第１逆導電型不純物拡散層領域と、
前記第１逆導電型不純物拡散層領域よりも深い領域に位置し、かつ逆導電型不純物濃度が前記第１逆導電型不純物拡散層領域よりも低い第２逆導電型不純物拡散層領域と、からなり、
かつ、これら２つの逆導電型不純物拡散層領域はともに、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域と接している、
ことを特徴とする半導体装置。(A) a gate insulating film provided on the surface of a conductive semiconductor substrate; (b) a gate electrode provided on the insulating film; and (c) a gate electrode provided in the semiconductor substrate. A semiconductor device having a pair of opposite conductivity type impurity diffusion layer regions formed so as to partially overlap both ends,
At least one region of the pair of opposite conductivity type impurity diffusion layer regions,
A first reverse conductivity type impurity diffusion layer region located in a shallow region from the semiconductor substrate surface;
A second reverse-conductivity-type impurity diffusion layer region located deeper than the first reverse-conductivity-type impurity diffusion layer region and having a lower reverse-conductivity-type impurity concentration than the first reverse-conductivity-type impurity diffusion layer region; Become
Further, both of these two opposite conductivity type impurity diffusion layer regions are in contact with a channel forming region formed near the surface immediately below the gate electrode.
A semiconductor device characterized by the above-mentioned. 前記第１逆導電型不純物拡散層領域中の不純物がヒ素、アンチモンまたはインジウムであり、前記第２逆導電型不純物拡散層領域の不純物がリンまたはボロンであることを特徴とする請求項９に記載の半導体装置。10. The impurity in the first reverse conductivity type impurity diffusion layer region is arsenic, antimony or indium, and the impurity in the second reverse conductivity type impurity diffusion layer region is phosphorus or boron. Semiconductor device. 前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置を用いて形成されていることを特徴とする回路。A circuit formed using the semiconductor device according to any one of claims 1 to 10. 高速に動作する半導体装置と、低速に動作する半導体装置とを用いて形成されている回路において、
少なくとも、前記低速に動作する半導体装置は、前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置であることを特徴とする回路。In a circuit formed using a semiconductor device operating at high speed and a semiconductor device operating at low speed,
11. A circuit, wherein at least the semiconductor device operating at a low speed is the semiconductor device according to any one of claims 1 to 10. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、
前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、
前記第１の不純物を拡散する工程と、
前記第１の側壁を除去する工程と、
前記ゲート電極を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、
を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、
前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法。Forming a first side wall on a side surface of a gate electrode formed on a semiconductor substrate via a gate insulating film;
Introducing a first impurity into the semiconductor substrate in a self-aligned manner via the gate electrode and the first side wall;
Diffusing the first impurity;
Removing the first side wall;
Introducing a second impurity into the semiconductor substrate in a self-aligned manner via the gate electrode;
A method of manufacturing a semiconductor device having at least a pair of opposite conductivity type impurity diffusion layer regions,
A method of manufacturing a semiconductor device, wherein a diffusion distance of the first impurity is longer than a diffusion distance of the second impurity. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、
前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、
前記第１の不純物を拡散する工程と、
前記第１の側壁よりも壁厚が薄い第２の側壁を形成する工程と、
前記ゲート電極と前記第２の側壁を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、
を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、
前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法。Forming a first side wall on a side surface of a gate electrode formed on a semiconductor substrate via a gate insulating film;
Introducing a first impurity into the semiconductor substrate in a self-aligned manner via the gate electrode and the first side wall;
Diffusing the first impurity;
Forming a second side wall having a smaller wall thickness than the first side wall;
Introducing a second impurity into the semiconductor substrate in a self-aligned manner through the gate electrode and the second side wall;
A method of manufacturing a semiconductor device having at least a pair of opposite conductivity type impurity diffusion layer regions,
A method of manufacturing a semiconductor device, wherein a diffusion distance of the first impurity is longer than a diffusion distance of the second impurity. 前記第２の側壁は、第１の側壁の一部を、壁厚が薄くなるように除去することによって形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。15. The method according to claim 14, wherein the second side wall is formed by removing a part of the first side wall so that the wall thickness is reduced. 前記第２の側壁は、第１の側壁の全部を除去した後、第１の側壁より壁厚が薄くなるように新たに形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。The method of claim 14, wherein the second side wall is newly formed to have a smaller wall thickness than the first side wall after removing the entire first side wall. Method.
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