JP2004015544A

JP2004015544A - Electronic circuit

Info

Publication number: JP2004015544A
Application number: JP2002167642A
Authority: JP
Inventors: Sachiko Yasuoka; 安岡　幸子
Original assignee: Renesas Technology Corp; Renesas Design Corp
Current assignee: Renesas Technology Corp; Renesas Design Corp
Priority date: 2002-06-07
Filing date: 2002-06-07
Publication date: 2004-01-15

Abstract

<P>PROBLEM TO BE SOLVED: To save current consumption in a processing circuit when the voltage level of an operation power source is below a guarantee voltage range. <P>SOLUTION: A power source voltage monitor circuit 12 generates a power source monitor signal m indicating whether the voltage level of the operation power source to be applied to the power source terminal 8 of a board is within the guarantee voltage range. When the operation power is applied to the power source terminal 8, an NAND circuit 13 makes an output C to be an H level when the power source monitor signal m indicates that the voltage level is below the guarantee voltage range, and to be a L level when the signal m indicates that the level is within the guarantee voltage range. A PMOS transistor 14 interrupts power supply to an oscillation circuit 15 when the output C of the NAND circuit 13 is at the H level. When the voltage level is below the guarantee voltage range, clock is not supplied to an internal circuit 16 being the processing circuit, and hence a malfunction to increase current consumption is suppressed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、少なくともクロックを発生する発振回路とこの発振回路からのクロックに従って処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から動作電源の供給を受ける電子回路に関するものである。
【０００２】
【従来の技術】
図９は、従来の電子回路としての半導体集積回路の構成例を示すブロック図である。図９に示す半導体集積回路９１は、クロックＡを発生する発振回路９２と入出力回路９３と発振回路９２からクロックＡの供給を受ける内部回路９４とを備え、それぞれ基板の同じ電源端子９５に並列に接続されている。
【０００３】
この構成によれば、電源端子９５に動作電源（電圧値ＶＤＤ）が印加されると、発振回路９２と入出力回路９３と内部回路９４とに同時に動作電源が供給され、それぞれ動作を開始する。内部回路９４は、発振回路９２からのクロックＡに従って処理動作を行う。
【０００４】
【発明が解決しようとする課題】
しかしながら、発振回路９２は、供給される動作電源の電圧レベルが保証電圧範囲未満であるときは、発振が不安定であるので、図９に示した従来の半導体集積回路９１の構成では、次のような問題が生ずる。以下に図９と図１０を参照して説明する。なお、図１０は、図９に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。
【０００５】
図１０において、横軸は、動作電源の投入時からの経過時間を示している。縦軸には、動作電源の電圧値ＶＤＤと、発振回路９２が安定に発振しているときの振幅値Ｖ１と、発振回路９２が安定な発振を開始するときの振幅値Ｖ２とが示されている。
【０００６】
電源投入時では、各回路に供給される動作電源の電圧レベルは、保証電圧範囲内の電圧レベルに向かって上昇する過渡期間を経て保証電圧範囲内の電圧レベルに到達し、以後その保証電圧範囲内の電圧レベルで安定するという経過を取る。そして、発振回路９２では、過渡期間においては、不安定な発振状態から発振振幅が成長し、安定期間が始まる辺りで、ある振幅値Ｖ２に達して安定な発振を開始し、さらに成長した振幅値Ｖ１で安定した発振状態になるという経過を取る。
【０００７】
この過渡期間では、発振回路９２は、当初は非常に不安定な発振状態にあり、その後、発振振幅が成長する過程でも、発生するクロックＡにデューティーのずれや抜けが生ずる不安定な状態がある。内部回路９４は、このような不安定なクロックＡが供給されると、不安定な状態になり、誤動作が頻発し、消費電流である貫通電流が増大する。この貫通電流が増大すると大きな電源ドロップ１０１が生ずることがある。
【０００８】
このような大きな電源ドロップ１０１があると、図１０に示すように、動作電源の電圧レベルの上昇が非常に緩やかになるので、発振回路９２が安定発振を開始するまでに相当の時間を要する結果になる。そうすると、内部回路９４での消費電流が一層大きくなる。動作電源が電池である場合には、電池寿命が短くなるという問題がある。
【０００９】
なお、図１０において、過渡期間と安定期間の境目で、動作電源の電圧レベルが急激に電圧値ＶＤＤに立ち上がっているのは、発振回路９２が安定発振を開始した結果、内部回路９４が正規の動作を開始したことによって、余分な消費電流が無くなったことによる。
【００１０】
また、安定期間において、動作電源の電圧レベルが何らかの原因で保証電圧範囲未満に低下した場合にも、内部回路９４では発振回路９２から不安定なクロックＡが供給されるので、同様に誤動作が生じ、消費電流が増大するという問題がある。
【００１１】
この発明は、上記に鑑みてなされたもので、少なくともクロックを発生する発振回路とこの発振回路からのクロックに従って処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から動作電源の供給を受ける電子回路において、動作電源の電圧レベルが保証電圧範囲未満にある場合に処理回路での消費電流の低減が図れる電子回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかる電子回路は、少なくともクロックを発生する発振回路と前記発振回路からのクロックで処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から電源の供給を受ける電子回路において、前記基板の電源端子に印加される動作電源の電圧レベルが、保証電圧範囲未満であるときは、前記発振回路への電源供給を遮断し、保証電圧範囲内であるときに前記発振回路への電源供給を行う電源制御手段を備えたことを特徴とする。
【００１３】
この発明によれば、電源制御手段にて、前記基板の電源端子に印加される動作電源の電圧レベルが、保証電圧範囲未満であるときは、前記発振回路への電源供給が遮断され、保証電圧範囲内であるときに前記発振回路への電源供給が行われる。
【００１４】
つぎの発明にかかる電子回路は、上記の発明において、前記電源制御手段の動作に連動して、前記電源制御手段が発振回路への電源供給を遮断するときは前記処理回路への電源供給を遮断し、前記電源制御手段が発振回路への電源供給を行うときは前記処理回路への電源供給を行うとともに、前記発振回路が動作電源の供給を受けて発生するクロックが安定状態になったときその安定状態になった以降のクロックを前記処理回路に与える処理回路制御手段を備えたことを特徴とする。
【００１５】
この発明によれば、上記の発明において、処理回路制御手段にて、前記電源制御手段の動作に連動して、前記電源制御手段が発振回路への電源供給を遮断するときは前記処理回路への電源供給が遮断され、前記電源制御手段が発振回路への電源供給を行うときは前記処理回路への電源供給が行われるとともに、前記発振回路が動作電源の供給を受けて発生するクロックが安定状態になったときその安定状態になった以降のクロックが前記処理回路に供給される。
【００１６】
つぎの発明にかかる電子回路は、上記の発明において、前記電源制御手段は、前記基板の電源端子に印加される動作電源の電圧レベルが保証電圧範囲未満であるか保証電圧範囲内であるかを示す電源モニタ信号を出力する電源電圧モニタ回路と、前記基板の電源端子と前記発振回路の電源入力端との間に設けられ、前記電源モニタ信号が、前記保証電圧範囲未満であることを示すときは非導通状態となり、前記保証電圧範囲内にあることを示すときに導通状態になるスイッチング素子とを備えたことを特徴とする。
【００１７】
この発明によれば、上記の発明において、前記電源制御手段は、電源電圧モニタ回路と前記基板の電源端子と前記発振回路の電源入力端との間に設けられるスイッチング素子とを備える。電源電圧モニタ回路では、前記基板の電源端子に印加される動作電源の電圧レベルが保証電圧範囲内にあるか否かを示す電源モニタ信号が生成される。そして、スイッチング素子は、前記電源モニタ信号が、前記保証電圧範囲未満であることを示すときは非導通状態となって前記発振回路への電源供給を遮断し、前記保証電圧範囲内にあることを示すときに導通状態となって前記発振回路への電源供給を行う。
【００１８】
つぎの発明にかかる電子回路は、上記の発明において、前記処理回路制御手段は、前記電源モニタ信号を適宜時間だけ遅延する遅延回路と、前記遅延回路が出力する遅延モニタ信号と前記発振回路が出力するクロックとを受けて、前記遅延モニタ信号が前記保証電圧範囲内にあることを示している場合において、前記クロックの振幅レベルが安定状態にあると見なせる振幅値を超えたか否かを示すレベル判定信号を発生し、その後、前記安定状態にあると見なした振幅値以降のクロックを前記処理回路に出力するクロックレベル検出回路と、前記基板の電源端子と前記処理回路の電源入力端との間に設けられ、前記レベル判定信号が、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にないことを示すときは非導通状態となり、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にあることを示すときに導通状態になるスイッチング素子とを備えたことを特徴とする。
【００１９】
この発明によれば、上記の発明において、前記処理回路制御手段は、遅延回路と、クロックレベル検出回路と、前記基板の電源端子と前記処理回路の電源入力端との間に設けられるスイッチング素子とを備える。遅延回路では、前記電源モニタ信号が適宜時間だけ遅延操作される。クロックレベル検出回路では、前記遅延回路が出力する遅延モニタ信号と前記発振回路が出力するクロックとを受けて、前記遅延モニタ信号が前記保証電圧範囲内にあることを示している場合において、前記クロックの振幅レベルが安定状態にあると見なせる振幅値を超えたか否かを示すレベル判定信号が生成され、その後、前記安定状態にあると見なした振幅値以降のクロックが前記処理回路に出力される。そして、スイッチング素子は、前記レベル判定信号が、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にないことを示すときは非導通状態となって前記処理回路への電源供給を遮断し、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にあることを示すときに導通状態になって前記処理回路への電源供給を行う。
【００２０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる電子回路の好適な実施の形態を詳細に説明する。
【００２１】
実施の形態１．
図１は、この発明の実施の形態１である電子回路としての半導体集積回路の構成を示すブロック図である。図１に示す半導体集積回路１は、入出力回路１１と、発振回路１５と、発振回路１５からクロックＡを受ける内部回路１６とを備える場合において、電源制御回路として、電源電圧モニタ回路１２とＮＡＮＤ回路１３とスイッチング素子としてのＰＭＯＳトランジスタ１４とが設けられている。
【００２２】
入出力回路１１と内部回路１６それぞれの電源入力端は、直接基板の電源端子８に接続されている。一方、発振回路１５の電源入力端は、ＰＭＯＳトランジスタ１４を介して電源端子８に接続されている。すなわち、ＰＭＯＳトランジスタ１４のソース電極は、電源端子８に接続され、ドレイン電極は、発振回路１５の電源入力端に接続されている。
【００２３】
ＰＭＯＳトランジスタ１４のゲート電極には、ＮＡＮＤ回路１３の出力端が接続されている。ＮＡＮＤ回路１３の一方の入力端は、電源端子８に接続され、他方の入力端は、電源電圧モニタ回路１２の出力端に接続されている。電源電圧モニタ回路１２の入力端は、電源端子８に接続されている。
【００２４】
ＮＡＮＤ回路１３は、２入力が共に高レベル（以下「Ｈレベル」という）であるときは、出力端に送出する発振回路電源制御信号Ｃを低レベル（以下「Ｌレベル」という）にし、２入力がその他の場合には、発振回路電源制御信号ＣをＨレベルにする。
【００２５】
ＰＭＯＳトランジスタ１４は、発振回路電源制御信号ＣがＬレベルのときに導通状態となって発振回路１５の電源入力端と電源端子８とを接続する。ＰＭＯＳトランジスタ１４は、発振回路電源制御信号ＣがＨレベルのときは、非導通状態となり、発振回路１５の電源入力端と電源端子８との接続を遮断する。
【００２６】
電源電圧モニタ回路１２は、電源端子８に印加される動作電源（電圧値ＶＤＤ）の電圧レベルを監視し、電圧レベルが保証電圧範囲未満であるときは、出力端に送出する電源電圧モニタ信号ｍをＬレベルにし、電圧レベルが保証電圧範囲内にあるときは、電源電圧モニタ信号ｍをＨレベルにする。このように動作する電源電圧モニタ回路１２としては、例えば図２に示す回路を用いることができる。
【００２７】
図２に示す電源電圧モニタ回路１２は、抵抗素子２１，２５，２６と、容量素子２２と、インバータ２３，２４とで構成されている。抵抗素子２１の一端は、電源端子８に接続され、他端は容量素子２２の一端とインバータ２３の入力端とに接続されている。容量素子２２の他端は、接地（ＧＮＤ）に接続されている。
【００２８】
インバータ２３の出力端は、インバータ２４の入力端に接続されるとともに、抵抗素子２５を介して電源端子８に接続されている。インバータ２４の出力端には、電源電圧モニタ信号ｍが現れるが、インバータ２４の出力端と接地（ＧＮＤ）との間には、抵抗素子２６が接続されている。ここで、抵抗素子２５は、高抵抗値のものである。
【００２９】
このような構成の電源電圧モニタ回路１２では、電源端子８に動作電源（電圧値ＶＤＤ）が印加されると、インバータ２３，２４の接続端に初期値としてＨレベルが設定されるので、インバータ２４は、Ｌレベルの電源電圧モニタ信号ｍを出力する。一方、抵抗素子２１と容量素子２２との接続端での電位は、時定数に従って上昇する。その上昇過程での電圧レベルがインバータ２３の動作閾値を超えると、インバータ２３は、出力をＬレベルにするので、インバータ２４は、Ｈレベルの電源電圧モニタ信号ｍを出力する。
【００３０】
また、動作電源（電圧値ＶＤＤ）の電圧レベルが保証電圧範囲内から保証電圧範囲未満に低下する場合は、容量素子２２の充電電荷が電源側に放電し、インバータ２３の入力レベルが動作閾値以下に低下するので、インバータ２３は、出力をＬレベルにする。これによって、インバータ２４は、電源電圧モニタ信号ｍをＨレベルからＬレベルにする。
【００３１】
したがって、インバータ２３の動作閾値を電源電圧の保証電圧範囲を規定する値に設定すれば、電源電圧モニタ信号ｍの２値レベルは、電源電圧の保証電圧範囲未満か保証電圧範囲内かを識別する情報を与えることになる。
【００３２】
次に、図３は、図１に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。以下、図３に従って電源投入時における動作を説明する。
【００３３】
図３（１）：電源端子８に動作電源（電圧値ＶＤＤ）が印加されると、各回路に供給される動作電源の電圧レベルは、保証電圧範囲内の電圧レベルに向かって上昇する過渡期間を経て保証電圧範囲内の電圧レベルに到達し、以後その保証電圧範囲内の電圧レベルで安定するという経過を取る。
【００３４】
図３（２）：電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍは、電源投入時点から動作電源の電圧レベルが保証電圧範囲のレベルに到達するまでは、Ｌレベルであるが、動作電源の電圧レベルが保証電圧範囲のレベルに到達すると、Ｈレベルとなり、以降動作電源の電圧レベルが保証電圧範囲内にある間、Ｈレベルを保持する。
【００３５】
図３（３）：ＮＡＮＤ回路１３では、電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍが、Ｌレベルである期間では、発振回路電源制御信号ＣをＨレベルにしている。動作電源の電圧レベルが保証電圧範囲未満であるときは、ＰＭＯＳトランジスタ１４は、Ｈレベルの発振回路電源制御信号Ｃを受けて非導通状態にあるので、動作電源が電源端子８に印加されても、発振回路１５には、動作電源は供給されない。
【００３６】
そして、ＮＡＮＤ回路１３では、電源電圧モニタ信号ｍがＨレベルになるのに応答して、発振回路電源制御信号ＣをＬレベルにし、以降動作電源の電圧レベルが保証電圧範囲内で、かつ電源電圧モニタ信号ｍがＨレベルにある期間内において、そのＬレベル状態を維持する。動作電源の電圧レベルが保証電圧範囲内になると、ＰＭＯＳトランジスタ１４は、Ｌレベルの発振回路電源制御信号Ｃを受けて導通状態になるので、発振回路１５には、ＰＭＯＳトランジスタ１４を介して動作電源が供給される。
【００３７】
図３（４）：これによって、発振回路１５は、クロック発生動作を開始する。図３（４）では、クロックＡの振幅が成長していく過程が示されている。
【００３８】
また、図３では、省略したが、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときは、電源電圧モニタ信号ｍがＬレベルに変化するので、発振回路電源制御信号ＣがＨレベルになる。これによって、ＰＭＯＳトランジスタ１４が非導通状態になり、動作電源の発振回路１５への供給が遮断される。
【００３９】
このように、実施の形態１によれば、動作電源が電源端子８に印加されると、内部回路１６には、直ちに動作電源が供給されるが、動作電源の電圧レベルが保証電圧範囲内になるまでは、発振回路１５からクロックＡの供給がない。また、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときは、動作電源の発振回路１５への供給が遮断されるので、内部回路１６は、発振回路１５からクロックＡの供給がなくなり、動作停止状態になる。
【００４０】
したがって、内部回路１６では、動作電源の電圧レベルが保証電圧範囲未満である期間においては、誤動作が生ずることはなく、誤動作による消費電流の発生が抑制される。
【００４１】
実施の形態２．
図４は、この発明の実施の形態２である電子回路としての半導体集積回路の構成を示すブロック図である。なお、図４では、図１に示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４２】
図４に示すように、実施の形態２による電子回路としての半導体集積回路２では、実施の形態１（図１）に示した構成において、遅延回路２７と、レベル検出回路２８と、スイッチング素子としてのＰＭＯＳトランジスタ２９とが追加されている。
【００４３】
内部回路１６は、クロックの供給を発振回路１５からではなく、レベル検出回路２９から受けるようになっている。また、発振回路１５と同様に、内部回路１６は、ＰＭＯＳトランジスタ２９を介して電源端子８に接続されている。すなわち、ＰＭＯＳトランジスタ２９のソース電極は、電源端子８に接続され、ドレイン電極は、内部回路１６の電源入力端に接続されている。
【００４４】
遅延回路２７は、電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍを適宜時間だけ遅延操作し、その遅延操作した遅延モニタ信号ｍ’をレベル検出回路２８に出力する。
【００４５】
レベル検出回路２８は、電源端子８から動作電源の供給を受けるが、遅延回路２７からの遅延モニタ信号ｍ’と発振回路１５からのクロックＡとを受けて、クロックＡの振幅レベルを検出し、検出したクロックＡの振幅レベルに応じた２値のレベル信号である内部回路電源制御信号ＢをＰＭＯＳトランジスタ２９のゲート電極に出力するとともに、一定条件下に内部回路１６にクロックＺを出力する。
【００４６】
具体的には、レベル検出回路２８は、クロックＡの振幅レベルを検出し、そのレベル値がある値（図１０に示した電圧Ｖ２）を超えない場合には、ＰＭＯＳトランジスタ２９のゲート電極にＨレベルの内部回路電源制御信号Ｂを出力する。これにより、ＰＭＯＳトランジスタ２９が非導通状態となり、内部回路１６の電源入力端と電源端子８との接続を遮断する。内部回路１６には、動作電源は供給されない。レベル検出回路２８は、当然、クロックＺも出力しない。
【００４７】
そして、クロックＡの振幅レベルがある値（図１０に示した電圧Ｖ２）を超える場合には、ＰＭＯＳトランジスタ２９のゲート電極にＬレベルの内部回路電源制御信号Ｂを出力する。これにより、ＰＭＯＳトランジスタ２９が導通状態となり、内部回路１６の電源入力端と電源端子８とを接続する。また、レベル検出回路２８は、クロックＺを出力する。
【００４８】
このように動作するレベル検出回路２８は、例えば図５に示すように構成されている。図５に示すレベル検出回路２８は、２入力のＮＡＮＤ回路３１，３３と、ＰＭＯＳトランジスタ３２と、３入力のＮＡＮＤ回路３４と、インバータ３５，３６と、ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂとを並列接続したＣＭＯＳトランスファゲート３７とを備えている。
【００４９】
遅延回路２７からの遅延モニタ信号ｍ’は、ＮＡＮＤ回路３１，３３，３４に入力されている。発振回路１５からのクロックＡは、ＮＡＮＤ回路３１，３４に入力されている。ＮＡＮＤ回路３１の出力端は、ＰＭＯＳトランジスタ３２のゲート電極に接続されている。ＰＭＯＳトランジスタ３２のソース電極は、電源端子８に接続され、ドレイン電極は、ＮＡＮＤ回路３３，３４の入力端とＣＭＯＳトランスファゲート３７の出力端Ｄ（ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂの共通接続されたドレイン電極）とに接続されている。
【００５０】
ＮＡＮＤ回路３３の出力端は、インバータ３５の入力端に接続されるとともに、ＰＭＯＳトランジスタ２９のゲート電極に接続されている。インバータ３５の出力端は、ＣＭＯＳトランスファゲート３７の入力端（ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂの共通接続されたソース電極）に接続されている。
【００５１】
ＮＡＮＤ回路３４の出力端は、インバータ３６の入力端に接続されるとともに、ＮＭＯＳトランジスタ３７ａのゲート電極に接続されている。インバータ３６の出力端は、内部回路１６のクロック入力端に接続されるとともに、ＰＭＯＳトランジスタ３７ｂのゲート電極に接続されている。
【００５２】
ここで、発振回路１５が安定した発振状態にある時のクロックＡの振幅値が図１０に示した電圧Ｖ１であるとする。遅延モニタ信号ｍ’とクロックＡとが入力されるＮＡＮＤ回路３１では、図６に示すように、遅延モニタ信号ｍ’がＨレベルに固定されているとした場合、クロックＡを示す入力信号ＶＩＮが０〜Ｖ１と変化すると、通常は、０〜（１／２）Ｖ１までは出力をＨレベルにし、入力レベルが電圧（１／２）Ｖ１を超えると出力をＬレベルにする。
【００５３】
これに対し、この実施の形態２では、ＮＡＮＤ回路３１の動作閾値を、図７に示すように、電圧（１／２）Ｖ１から電圧Ｖ２にシフトし、０〜Ｖ２までは出力をＨレベルにし、入力レベルがＶ２を超えると出力をＬレベルにするようにしている。
【００５４】
このような構成のレベル検出回路２８において、ＮＡＮＤ回路３１では、遅延モニタ信号ｍ’がＨレベルであるときに、入力するクロックＡがＨレベル（電圧Ｖ２を超えたレベル）になるたびに、そのＨレベルの期間内出力ＥをＬレベルにする。ＰＭＯＳトランジスタ３２は、ＮＡＮＤ回路３１の出力ＥがＬレベルになるたびに、そのＬレベルである期間内導通状態となり、ＮＡＮＤ３３，３４の入力端に動作電源の電圧レベル（Ｈレベル）が入力される。この出力ラインには、ＣＭＯＳトランスファゲート３７の出力端Ｄが接続されているので、その出力端Ｄの電位がＨレベルに持ち上げられる。
【００５５】
ＮＡＮＤ回路３３では、遅延モニタ信号ｍ’がＨレベルであるときに、ＰＭＯＳトランジスタ３２が一度も導通状態にならない状況では、出力（内部回路電源制御信号Ｂ）をＨレベルにしている。これによって、ＰＭＯＳトランジスタ２９が非導通状態に制御される。ＮＡＮＤ回路３３が出力（内部回路電源制御信号Ｂ）をＨレベルにすると、ＣＭＯＳトランスファゲート３７の入力端には、インバータ３５を介してＬレベルが印加される。
【００５６】
そして、ＮＡＮＤ回路３３では、遅延モニタ信号ｍ’がＨレベルであるときに、ＰＭＯＳトランジスタ３２が導通状態になると、出力（内部回路電源制御信号Ｂ）をＬレベルにする。これにより、ＰＭＯＳトランジスタ２９が導通状態に移行し、内部回路１６への電源供給が開始される。ＮＡＮＤ回路３３が出力（内部回路電源制御信号Ｂ）をＬレベルにすると、ＣＭＯＳトランスファゲート３７の入力端には、インバータ３５を介してＨレベルが印加される。このとき、上記したように、ＣＭＯＳトランスファゲート３７の出力端Ｄは、ＮＡＮＤ回路３３が出力（内部回路電源制御信号Ｂ）をＬレベルにする前にＨレベルになっている。
【００５７】
ＮＡＮＤ回路３４では、遅延モニタ信号ｍ’がＨレベルである場合において、クロックＡがＨレベルで、もう一つの入力（ＰＭＯＳトランジスタ３２の出力またはＣＭＯＳトランスファゲート３７の出力）がＨレベルであるときに出力Ａ’をＬレベルにするが、ＰＭＯＳトランジスタ３２が一度も導通状態にならない状況では、出力Ａ’をＨレベルにしている。これによって、インバータ３６の出力（クロックＺ）はＬレベルに固定され、内部回路１６へのクロック供給はない。また、ＣＭＯＳトランスファゲート３７では、ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂとが共に導通状態になるので、出力端Ｄは、Ｌレベルに維持される。
【００５８】
そして、ＰＭＯＳトランジスタ３２が最初に導通状態になるタイミングでは、上記のようにＣＭＯＳトランスファゲート３７の出力端Ｄは、Ｌレベルに維持されているので、ＮＡＮＤ回路３４は、そのまま出力Ａ’をＨレベルに保持する。その後、上記のようにＣＭＯＳトランスファゲート３７の出力端ＤがＨレベルに持ち上がると、ＮＡＮＤ回路３４では、その後のクロックＡがＨレベルである期間内出力Ａ’をＬレベルにする。インバータ３６は出力（クロックＺ）をＨレベルにする。
【００５９】
これによって、ＣＭＯＳトランスファゲート３７では、ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂとが共に非導通状態になるが、ＰＭＯＳトランジスタ３２が導通状態になるので、ＣＭＯＳトランスファゲート３７の出力端ＤがＨレベルに維持される。この動作が繰り返される結果、ＮＡＮＤ回路３４の出力Ａ’にはクロックＡを反転したクロックが現れ、インバータ３６から内部回路１６にクロックＺが供給される。
【００６０】
次に、図８は、図４に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。以下、図８に従って電源投入時における動作を説明する。
【００６１】
図８（１）：電源端子８に動作電源（電圧値ＶＤＤ）が印加されると、各回路に供給される動作電源の電圧レベルは、保証電圧範囲内の電圧レベルに向かって上昇する過渡期間を経て保証電圧範囲内の電圧レベルに到達し、以後その保証電圧範囲内の電圧レベルで安定するという経過を取る。
【００６２】
図８（２）：電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍは、電源投入時点から動作電源の電圧レベルが保証電圧範囲のレベルに到達するまでは、Ｌレベルであるが、動作電源の電圧レベルが保証電圧範囲のレベルに到達すると、Ｈレベルとなり、以降動作電源の電圧レベルが保証電圧範囲内にある間、Ｈレベルを保持する。
【００６３】
図８（３）：電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍは、遅延回路２７にて所定の遅延時間だけ遅延操作された遅延モニタ信号ｍ’となり、レベル検出回路２８に入力される。
【００６４】
図８（４）：ＮＡＮＤ回路１３では、電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍが、Ｌレベルである期間では、発振回路電源制御信号ＣをＨレベルにしている。動作電源の電圧レベルが保証電圧範囲未満であるときは、ＰＭＯＳトランジスタ１４は、Ｈレベルの発振回路電源制御信号Ｃを受けて非導通状態にあるので、動作電源が電源端子８に印加されても、発振回路１５には、動作電源は供給されない。
【００６５】
そして、ＮＡＮＤ回路１３では、電源電圧モニタ信号ｍがＨレベルになるのに応答して、発振回路電源制御信号ＣをＬレベルにし、以降動作電源の電圧レベルが保証電圧範囲内で、かつ電源電圧モニタ信号ｍがＨレベルにある期間内において、そのＬレベル状態を維持する。動作電源の電圧レベルが保証電圧範囲内になると、ＰＭＯＳトランジスタ１４は、Ｌレベルの発振回路電源制御信号Ｃを受けて導通状態になるので、発振回路１５には、ＰＭＯＳトランジスタ１４を介して動作電源が供給される。
【００６６】
図８（５）：これによって、発振回路１５は、クロック発生動作を開始する。図８（５）では、遅延時間が経過した辺りからクロックＡの振幅が成長していく過程が示されている。前述したように、電圧Ｖ２は、安定した発振を開始する電圧値であり、電圧Ｖ１は、安定した発振状態にある場合の電圧値である。
【００６７】
図８（６）：ＮＡＮＤ回路３１では、遅延モニタ信号ｍ’がＨレベルである期間において、クロックＡが、電圧Ｖ２以下であるときは出力をＨレベルにし、Ｖ２を超えると出力をＬレベルにし、Ｖ２を超える期間内そのＬレベルを維持し、Ｖ２以下になると出力をＨレベルにすることが繰り返される。
【００６８】
ＰＭＯＳトランジスタ３２は、ＮＡＮＤ回路３１の出力がＬレベルとなるたびに、そのＬレベルである期間内、導通状態となり、ＮＡＮＤ回路３３，３４の入力端にＨレベルを与える。
【００６９】
図８（７）：ＮＡＮＤ回路３３では、ＰＭＯＳトランジスタ３２が最初に導通状態になったとき、つまりクロックＡの振幅が電圧Ｖ２を超えるまで成長したとき、出力（内部回路電源制御信号Ｂ）をＨレベルからＬレベルに立ち下げる。これによって、ＰＭＯＳトランジスタ２９が導通状態になり、ＰＭＯＳトランジスタ２９を介して内部回路１６に動作電源の供給が開始される。
【００７０】
図８（８）：クロックＡの振幅が電圧Ｖ２を超えるまで成長すると、ＰＭＯＳトランジスタ３２が導通状態になることにより、ＣＭＯＳトランスファゲート３７の出力端Ｄは、ＬレベルからＨレベルに持ち上げられる。これは、内部回路電源制御信号ＢがＨレベルからＬレベルに立ち下がる前に発生する。以後、ＣＭＯＳトランスファゲート３７の出力端Ｄは、Ｈレベルに維持される。
【００７１】
図８（９）：ＮＡＮＤ回路３４の出力Ａ’は、クロックＡの振幅が電圧Ｖ２を超えるまで成長した後の２つ目のクロックＡ以降のものになる。
【００７２】
図８（１０）：内部回路１６には、クロックＡの振幅が電圧Ｖ２を超えるまで成長した後の２つ目のクロックＡ以降のクロックＺが供給される。
【００７３】
また、図８では、省略したが、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときは、電源電圧モニタ信号ｍがＬレベルに変化するので、発振回路電源制御信号ＣがＨレベルになる。これによって、ＰＭＯＳトランジスタ１４が非導通状態になり、動作電源の発振回路１５への供給が遮断される。
【００７４】
電源電圧モニタ信号ｍがＬレベルに変化すると、連動して内部回路電源制御信号ＢがＨレベルになるので、ＰＭＯＳトランジスタ２９が非導通状態になり、内部回路１６への動作電源の供給が遮断される。
【００７５】
このように、実施の形態２によれば、動作電源が電源端子８に印加されても、内部回路１６には、直ちに動作電源が供給されるのではなく、発振回路１５と同様に動作電源の電圧レベルが保証電圧範囲内になるまでは、供給されない。しかも、内部回路１６では、動作電源が供給されても、クロックの供給は、クロックの振幅が十分に成長した後に行われる。
【００７６】
また、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときも、発振回路１５と同様に動作電源の内部回路１６への供給が遮断される。
【００７７】
したがって、内部回路１６では、動作電源の電圧レベルが保証電圧範囲未満である期間においては、動作電源の供給がなく、動作電源の電圧レベルが保証電圧範囲内になって動作電源の供給を受けても、クロックの供給はクロックが安定した後であるので、一層確実に、内部回路１６での誤動作や消費電流の増加といった問題は解消される。
【００７８】
なお、各実施の形態では、発振回路を含む半導体集積回路を例に挙げて説明したが、この発明は、これに限定されるものではなく、少なくともクロックを発生する発振回路とこの発振回路からのクロックで処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から電源の供給を受ける電子回路であれば、同様に適用できることは言うまでもない。
【００７９】
【発明の効果】
以上説明したように、この発明によれば、少なくともクロックを発生する発振回路と前記発振回路からのクロックで処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から電源の供給を受ける電子回路において、電源制御手段にて、前記基板の電源端子に印加される動作電源の電圧レベルが、保証電圧範囲未満であるときは、前記発振回路への電源供給が遮断され、保証電圧範囲内であるときに前記発振回路への電源供給が行われる。したがって、動作電源の電圧レベルが保証電圧範囲未満であるときは、処理回路は、電源の供給は行われるが、クロックの供給がないので、動作停止状態になり、誤動作が生ずることがなく、消費電流の増加が抑制される。
【００８０】
つぎの発明によれば、上記の発明において、処理回路制御手段にて、前記電源制御手段の動作に連動して、前記電源制御手段が発振回路への電源供給を遮断するときは前記処理回路への電源供給が遮断され、前記電源制御手段が発振回路への電源供給を行うときは前記処理回路への電源供給が行われるとともに、前記発振回路が動作電源の供給を受けて発生するクロックが安定状態になったときその安定状態になった以降のクロックが前記処理回路に供給される。したがって、動作電源の電圧レベルが保証電圧範囲未満であるときは、処理回路も電源の供給が遮断され、動作電源の電圧レベルが保証電圧範囲内になって電源の供給が開始されても、クロックは、安定状態になった以降のクロックが供給されるので、誤動作が生ずることがなく、消費電流の増加が抑制される。
【００８１】
つぎの発明によれば、上記の発明において、前記電源制御手段は、電源電圧モニタ回路と前記基板の電源端子と前記発振回路の電源入力端との間に設けられるスイッチング素子とで構成することができる。すなわち、電源電圧モニタ回路では、前記基板の電源端子に印加される動作電源の電圧レベルが保証電圧範囲内にあるか否かを示す電源モニタ信号が生成される。そして、スイッチング素子は、前記電源モニタ信号が、前記保証電圧範囲未満であることを示すときは非導通状態となって前記発振回路への電源供給を遮断し、前記保証電圧範囲内にあることを示すときに導通状態となって前記発振回路への電源供給を行うことができる。
【００８２】
つぎの発明によれば、上記の発明において、前記処理回路制御手段は、遅延回路と、クロックレベル検出回路と、前記基板の電源端子と前記処理回路の電源入力端との間に設けられるスイッチング素子とで構成することができる。すなわち、遅延回路では、前記発振回路の発信動作開始初期の不安定期間を回避するために、前記電源モニタ信号が適宜時間だけ遅延操作される。クロックレベル検出回路では、前記遅延回路が出力する遅延モニタ信号と前記発振回路が出力するクロックとを受けて、前記遅延モニタ信号が前記保証電圧範囲内にあることを示している場合において、前記クロックの振幅レベルが安定状態にあると見なせる振幅値を超えたか否かを示すレベル判定信号が生成され、その後、前記安定状態にあると見なした振幅値以降のクロックが前記処理回路に出力される。そして、スイッチング素子は、前記レベル判定信号が、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にないことを示すときは非導通状態となって前記処理回路への電源供給を遮断し、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にあることを示すときに導通状態になって前記処理回路への電源供給を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である電子回路としての半導体集積回路の構成を示すブロック図である。
【図２】図１に示す電源電圧モニタ回路の構成例を示す回路図である。
【図３】図１に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。
【図４】この発明の実施の形態２である電子回路としての半導体集積回路の構成を示すブロック図である。
【図５】図４に示すレベル検出回路の構成例を示す回路図である。
【図６】図５に示す遅延モニタ信号ｍ’とクロックＡとを受ける２入力ＮＡＮＤ回路の動作特性を説明する図である。
【図７】図６に示す２入力ＮＡＮＤ回路の動作閾値を説明する図である。
【図８】図４に示す半導体集積回路の動作を説明するタイムチャートである。
【図９】従来の電子回路としての半導体集積回路の構成例を示すブロック図である。
【図１０】図９に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。
【符号の説明】
１，２　半導体集積回路（電子回路）、８　基板の電源端子、１１　入出力回路、１２　電源電圧モニタ回路、１３，３１，３３，３４　ＮＡＮＤ回路、１４，２９，３２，３７ｂ　ＰＭＯＳトランジスタ、１５　発振回路、１６　内部回路（処理回路）、２１，２５，２６　抵抗素子、２２　容量素子、２３，２４，３５，３６　インバータ、２７　遅延回路、２８　レベル検出回路、３７　ＣＭＯＳトランスファゲート、３７ａ　ＮＭＯＳトランジスタ。[0001]
TECHNICAL FIELD OF THE INVENTION
According to the present invention, there is provided an electronic circuit in which at least an oscillation circuit for generating a clock and a processing circuit for performing a processing operation in accordance with a clock from the oscillation circuit are arranged on the same substrate, and each of which receives a supply of operation power from the same power supply terminal of the substrate. It is about.
[0002]
[Prior art]
FIG. 9 is a block diagram showing a configuration example of a semiconductor integrated circuit as a conventional electronic circuit. The semiconductor integrated circuit 91 shown in FIG. 9 includes an oscillating circuit 92 for generating a clock A, an input / output circuit 93, and an internal circuit 94 for receiving the clock A from the oscillating circuit 92. It is connected to the.
[0003]
According to this configuration, when an operation power supply (voltage value VDD) is applied to the power supply terminal 95, the operation power supply is simultaneously supplied to the oscillation circuit 92, the input / output circuit 93, and the internal circuit 94, and each starts operation. The internal circuit 94 performs a processing operation according to the clock A from the oscillation circuit 92.
[0004]
[Problems to be solved by the invention]
However, when the voltage level of the supplied operation power supply is lower than the guaranteed voltage range, the oscillation circuit 92 has unstable oscillation. Therefore, in the configuration of the conventional semiconductor integrated circuit 91 shown in FIG. Such a problem arises. This will be described below with reference to FIGS. FIG. 10 is a time chart illustrating the operation of the semiconductor integrated circuit shown in FIG. 9 when the power is turned on.
[0005]
In FIG. 10, the horizontal axis indicates the elapsed time from when the operation power was turned on. The vertical axis indicates the voltage value VDD of the operating power supply, the amplitude value V1 when the oscillation circuit 92 is oscillating stably, and the amplitude value V2 when the oscillation circuit 92 starts stable oscillation. I have.
[0006]
At power-on, the voltage level of the operating power supply supplied to each circuit reaches the voltage level within the guaranteed voltage range after a transient period that rises toward the voltage level within the guaranteed voltage range, and thereafter, the voltage level within the guaranteed voltage range It takes the course of stabilizing at the voltage level inside. Then, in the oscillation circuit 92, in the transient period, the oscillation amplitude grows from an unstable oscillation state, and reaches a certain amplitude value V2 to start stable oscillation around the beginning of the stable period, and further increases the amplitude value. A progression is made such that the oscillation state becomes stable at V1.
[0007]
During this transition period, the oscillation circuit 92 is initially in a very unstable oscillation state, and thereafter, even in the process of growing the oscillation amplitude, there is an unstable state in which the generated clock A has a duty shift or dropout. . When such an unstable clock A is supplied, the internal circuit 94 is in an unstable state, malfunctions frequently occur, and a through current, which is a consumed current, increases. When this through current increases, a large power supply drop 101 may occur.
[0008]
With such a large power supply drop 101, as shown in FIG. 10, the voltage level of the operating power supply rises very slowly, so that it takes a considerable time for the oscillation circuit 92 to start stable oscillation. become. Then, current consumption in internal circuit 94 further increases. When the operating power supply is a battery, there is a problem that the battery life is shortened.
[0009]
In FIG. 10, the voltage level of the operating power supply sharply rises to the voltage value VDD at the boundary between the transition period and the stable period because the internal circuit 94 starts to operate normally because the oscillation circuit 92 starts stable oscillation. This is because extra current consumption has been eliminated by starting the operation.
[0010]
Also, if the voltage level of the operating power supply falls below the guaranteed voltage range for some reason during the stable period, the unstable clock A is also supplied from the oscillation circuit 92 to the internal circuit 94, which also causes a malfunction. However, there is a problem that current consumption increases.
[0011]
The present invention has been made in view of the above, and at least an oscillation circuit that generates a clock and a processing circuit that performs a processing operation in accordance with a clock from the oscillation circuit are arranged on the same substrate, and the same power supply terminal of each substrate is provided. It is an object of the present invention to obtain an electronic circuit capable of reducing current consumption in a processing circuit when the voltage level of the operation power supply is below the guaranteed voltage range in an electronic circuit that receives supply of operation power from the power supply.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, in an electronic circuit according to the present invention, at least an oscillation circuit that generates a clock and a processing circuit that performs a processing operation with a clock from the oscillation circuit are arranged on the same substrate. In an electronic circuit that receives power supply from the same power supply terminal, when the voltage level of the operating power supply applied to the power supply terminal of the substrate is less than the guaranteed voltage range, the power supply to the oscillation circuit is shut off, Power supply control means for supplying power to the oscillation circuit when the voltage is within the guaranteed voltage range is provided.
[0013]
According to this invention, when the voltage level of the operation power supply applied to the power supply terminal of the substrate is less than the guaranteed voltage range, the power supply to the oscillation circuit is cut off by the power supply control means, When it is within the range, power is supplied to the oscillation circuit.
[0014]
The electronic circuit according to the next invention is the electronic circuit according to the above invention, wherein the power supply control means shuts off power supply to the oscillation circuit in conjunction with the operation of the power supply control means. When the power supply control unit supplies power to the oscillation circuit, it supplies power to the processing circuit, and when the clock generated by receiving the supply of operation power from the oscillation circuit is in a stable state, A processing circuit control means for supplying a clock after the stable state to the processing circuit is provided.
[0015]
According to this invention, in the above invention, in the processing circuit control means, when the power supply control means cuts off the power supply to the oscillation circuit in conjunction with the operation of the power supply control means, When the power supply is cut off and the power supply control means supplies power to the oscillation circuit, power is supplied to the processing circuit and the clock generated by the oscillation circuit receiving the operation power supply is in a stable state. Then, the clock after the stable state is supplied to the processing circuit.
[0016]
In the electronic circuit according to the next invention, in the above invention, the power supply control means determines whether a voltage level of an operation power supply applied to a power supply terminal of the substrate is less than or within a guaranteed voltage range. A power supply voltage monitor circuit that outputs a power supply monitor signal, and a power supply monitor signal that is provided between a power supply terminal of the substrate and a power supply input terminal of the oscillation circuit, and indicates that the power supply monitor signal is lower than the guaranteed voltage range. And a switching element which becomes non-conductive and becomes conductive when it is within the guaranteed voltage range.
[0017]
According to this invention, in the above invention, the power supply control means includes a power supply voltage monitor circuit, and a switching element provided between a power supply terminal of the substrate and a power supply input terminal of the oscillation circuit. The power supply voltage monitor circuit generates a power supply monitor signal indicating whether the voltage level of the operation power supply applied to the power supply terminal of the substrate is within a guaranteed voltage range. When the power supply monitor signal indicates that the power supply monitor signal is less than the guaranteed voltage range, the switching element is turned off to shut off power supply to the oscillation circuit, and that the power supply monitor signal is within the guaranteed voltage range. In the state shown, the state becomes conductive and power is supplied to the oscillation circuit.
[0018]
In the electronic circuit according to the next invention, in the above invention, the processing circuit control means includes a delay circuit for delaying the power supply monitor signal by an appropriate time, a delay monitor signal output from the delay circuit, and an output signal from the oscillation circuit. Receiving the clock to perform, when the delay monitor signal indicates within the guaranteed voltage range, a level determination indicating whether or not the amplitude level of the clock has exceeded an amplitude value that can be considered to be in a stable state. A clock level detection circuit that generates a signal, and thereafter outputs a clock having an amplitude value equal to or smaller than the amplitude value considered to be in the stable state to the processing circuit, and a power supply terminal of the substrate and a power supply input terminal of the processing circuit. And when the level determination signal indicates that the amplitude level of the clock is not at an amplitude value that can be considered to be in a stable state, the state becomes non-conductive, Amplitude level of the serial clock is characterized in that a switching element becomes conductive when indicating that the amplitude values can be regarded to be in a stable state.
[0019]
According to the present invention, in the above invention, the processing circuit control means includes a delay circuit, a clock level detection circuit, and a switching element provided between a power supply terminal of the substrate and a power supply input terminal of the processing circuit. Is provided. In the delay circuit, the power supply monitor signal is delayed by an appropriate time. The clock level detection circuit receives the delay monitor signal output by the delay circuit and the clock output by the oscillation circuit, and when the delay monitor signal indicates that the delay monitor signal is within the guaranteed voltage range, the clock level detection circuit A level determination signal indicating whether or not the amplitude level exceeds an amplitude value that can be considered to be in a stable state is generated, and thereafter, a clock after the amplitude value considered to be in the stable state is output to the processing circuit. . The switching element is turned off to cut off power supply to the processing circuit when the level determination signal indicates that the amplitude level of the clock is not at an amplitude value that can be regarded as being in a stable state, When the amplitude level of the clock indicates an amplitude value that can be regarded as being in a stable state, the clock is turned on and power is supplied to the processing circuit.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Preferred embodiments of an electronic circuit according to the present invention will be described below in detail with reference to the accompanying drawings.
[0021]
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit as an electronic circuit according to Embodiment 1 of the present invention. When the semiconductor integrated circuit 1 shown in FIG. 1 includes an input / output circuit 11, an oscillation circuit 15, and an internal circuit 16 receiving a clock A from the oscillation circuit 15, a power supply voltage monitor circuit 12 and a NAND A circuit 13 and a PMOS transistor 14 as a switching element are provided.
[0022]
The power input terminals of the input / output circuit 11 and the internal circuit 16 are directly connected to the power terminal 8 on the board. On the other hand, the power input terminal of the oscillation circuit 15 is connected to the power terminal 8 via the PMOS transistor 14. That is, the source electrode of the PMOS transistor 14 is connected to the power supply terminal 8, and the drain electrode is connected to the power supply input terminal of the oscillation circuit 15.
[0023]
The output terminal of the NAND circuit 13 is connected to the gate electrode of the PMOS transistor 14. One input terminal of the NAND circuit 13 is connected to the power supply terminal 8, and the other input terminal is connected to an output terminal of the power supply voltage monitor circuit 12. The input terminal of the power supply voltage monitor circuit 12 is connected to the power supply terminal 8.
[0024]
When the two inputs are both at a high level (hereinafter, referred to as “H level”), the NAND circuit 13 sets the oscillation circuit power control signal C sent to the output terminal to a low level (hereinafter, referred to as “L level”). In other cases, the oscillation circuit power control signal C is set to the H level.
[0025]
The PMOS transistor 14 becomes conductive when the oscillation circuit power control signal C is at L level, and connects the power input terminal of the oscillation circuit 15 to the power terminal 8. When the oscillation circuit power control signal C is at H level, the PMOS transistor 14 is turned off, and cuts off the connection between the power input terminal of the oscillation circuit 15 and the power terminal 8.
[0026]
The power supply voltage monitor circuit 12 monitors the voltage level of the operating power supply (voltage value VDD) applied to the power supply terminal 8, and when the voltage level is less than the guaranteed voltage range, supplies the power supply voltage monitor signal m to the output terminal. Is set to the L level, and when the voltage level is within the guaranteed voltage range, the power supply voltage monitor signal m is set to the H level. For example, the circuit shown in FIG. 2 can be used as the power supply voltage monitor circuit 12 that operates as described above.
[0027]
The power supply voltage monitor circuit 12 shown in FIG. 2 includes resistance elements 21, 25, 26, a capacitance element 22, and inverters 23, 24. One end of the resistance element 21 is connected to the power supply terminal 8, and the other end is connected to one end of the capacitance element 22 and the input terminal of the inverter 23. The other end of the capacitor 22 is connected to the ground (GND).
[0028]
The output terminal of the inverter 23 is connected to the input terminal of the inverter 24 and to the power terminal 8 via the resistance element 25. The power supply voltage monitor signal m appears at the output terminal of the inverter 24, and a resistance element 26 is connected between the output terminal of the inverter 24 and ground (GND). Here, the resistance element 25 has a high resistance value.
[0029]
In the power supply voltage monitoring circuit 12 having such a configuration, when an operation power supply (voltage value VDD) is applied to the power supply terminal 8, the H level is set as an initial value at the connection end of the inverters 23 and 24. Outputs an L-level power supply voltage monitor signal m. On the other hand, the potential at the connection end between the resistance element 21 and the capacitance element 22 increases according to the time constant. When the voltage level in the rising process exceeds the operation threshold value of the inverter 23, the output of the inverter 23 becomes L level, so that the inverter 24 outputs the power supply voltage monitor signal m of H level.
[0030]
When the voltage level of the operation power supply (voltage value VDD) falls from within the guaranteed voltage range to below the guaranteed voltage range, the charge of the capacitor 22 is discharged to the power supply side, and the input level of the inverter 23 is equal to or lower than the operation threshold. , The inverter 23 sets the output to the L level. As a result, the inverter 24 changes the power supply voltage monitor signal m from the H level to the L level.
[0031]
Therefore, if the operation threshold value of inverter 23 is set to a value that defines the guaranteed voltage range of the power supply voltage, it is determined whether the binary level of power supply voltage monitor signal m is less than or within the guaranteed voltage range of the power supply voltage. Will give information.
[0032]
Next, FIG. 3 is a time chart for explaining the operation when the power of the semiconductor integrated circuit shown in FIG. 1 is turned on. Hereinafter, the operation when the power is turned on will be described with reference to FIG.
[0033]
FIG. 3A: When an operation power supply (voltage value VDD) is applied to the power supply terminal 8, the voltage level of the operation power supply supplied to each circuit rises toward a voltage level within the guaranteed voltage range. , Reaches a voltage level within the guaranteed voltage range, and thereafter stabilizes at the voltage level within the guaranteed voltage range.
[0034]
FIG. 3 (2): The power supply voltage monitor signal m output from the power supply voltage monitor circuit 12 is at the L level from the time when the power supply is turned on until the voltage level of the operation power supply reaches the level in the guaranteed voltage range. When the voltage level reaches the level in the guaranteed voltage range, the level becomes the H level, and thereafter, the H level is maintained while the voltage level of the operation power supply is within the guaranteed voltage range.
[0035]
FIG. 3C: In the NAND circuit 13, the oscillation circuit power control signal C is at the H level during the period when the power supply voltage monitor signal m output from the power supply voltage monitor circuit 12 is at the L level. When the voltage level of the operation power supply is lower than the guaranteed voltage range, PMOS transistor 14 is in a non-conductive state in response to oscillation circuit power supply control signal C at H level. The operating power is not supplied to the oscillation circuit 15.
[0036]
In response to the power supply voltage monitor signal m attaining the H level, the NAND circuit 13 changes the oscillation circuit power supply control signal C to the L level, and thereafter the voltage level of the operating power supply is within the guaranteed voltage range and the power supply voltage During the period when the monitor signal m is at the H level, the L level is maintained. When the voltage level of the operating power supply falls within the guaranteed voltage range, the PMOS transistor 14 receives the L-level oscillation circuit power control signal C and becomes conductive. Is supplied.
[0037]
FIG. 3D: With this, the oscillation circuit 15 starts the clock generation operation. FIG. 3D illustrates a process in which the amplitude of the clock A grows.
[0038]
Although omitted in FIG. 3, when the voltage level of the operating power supply drops from within the guaranteed voltage range to below the guaranteed voltage range for some reason during the stable period, the power supply voltage monitor signal m changes to the L level. The oscillation circuit power control signal C goes high. As a result, the PMOS transistor 14 is turned off, and the supply of the operating power to the oscillation circuit 15 is cut off.
[0039]
As described above, according to the first embodiment, when the operating power is applied to power supply terminal 8, the operating power is immediately supplied to internal circuit 16, but the voltage level of the operating power falls within the guaranteed voltage range. Until the clock A is not supplied from the oscillation circuit 15. Further, when the voltage level of the operating power supply falls from within the guaranteed voltage range to below the guaranteed voltage range for some reason during the stable period, the supply of the operating power supply to the oscillation circuit 15 is cut off, and the internal circuit 16 The supply of the clock A from the circuit 15 is stopped, and the operation is stopped.
[0040]
Therefore, in the internal circuit 16, no malfunction occurs during the period in which the voltage level of the operation power supply is less than the guaranteed voltage range, and generation of current consumption due to the malfunction is suppressed.
[0041]
Embodiment 2 FIG.
FIG. 4 is a block diagram showing a configuration of a semiconductor integrated circuit as an electronic circuit according to the second embodiment of the present invention. In FIG. 4, components that are the same as or equivalent to the configuration shown in FIG. 1 are denoted by the same reference numerals. Here, a description will be given focusing on a portion relating to the second embodiment.
[0042]
As shown in FIG. 4, in the semiconductor integrated circuit 2 as the electronic circuit according to the second embodiment, in the configuration shown in the first embodiment (FIG. 1), the delay circuit 27, the level detection circuit 28, and the switching element And a PMOS transistor 29 of FIG.
[0043]
The internal circuit 16 receives the clock supply not from the oscillation circuit 15 but from the level detection circuit 29. Further, similarly to the oscillation circuit 15, the internal circuit 16 is connected to the power supply terminal 8 via the PMOS transistor 29. That is, the source electrode of the PMOS transistor 29 is connected to the power supply terminal 8, and the drain electrode is connected to the power supply input terminal of the internal circuit 16.
[0044]
The delay circuit 27 delays the power supply voltage monitor signal m output from the power supply voltage monitor circuit 12 by an appropriate amount of time, and outputs the delayed monitor monitor signal m ′ to the level detection circuit 28.
[0045]
The level detection circuit 28 receives the supply of operation power from the power supply terminal 8, receives the delay monitor signal m ′ from the delay circuit 27 and the clock A from the oscillation circuit 15, detects the amplitude level of the clock A, The internal circuit power control signal B, which is a binary level signal corresponding to the detected amplitude level of the clock A, is output to the gate electrode of the PMOS transistor 29, and the clock Z is output to the internal circuit 16 under certain conditions.
[0046]
Specifically, the level detection circuit 28 detects the amplitude level of the clock A, and if the level value does not exceed a certain value (the voltage V2 shown in FIG. 10), the H level is applied to the gate electrode of the PMOS transistor 29. The internal circuit power control signal B of the level is output. As a result, the PMOS transistor 29 is turned off, and the connection between the power input terminal of the internal circuit 16 and the power terminal 8 is cut off. No operating power is supplied to the internal circuit 16. The level detection circuit 28 also does not output the clock Z.
[0047]
When the amplitude level of the clock A exceeds a certain value (the voltage V2 shown in FIG. 10), an L-level internal circuit power control signal B is output to the gate electrode of the PMOS transistor 29. As a result, the PMOS transistor 29 becomes conductive, and connects the power input terminal of the internal circuit 16 to the power terminal 8. The level detection circuit 28 outputs the clock Z.
[0048]
The level detection circuit 28 that operates in this way is configured, for example, as shown in FIG. The level detection circuit 28 shown in FIG. 5 connects two-input NAND circuits 31 and 33, a PMOS transistor 32, a three-input NAND circuit 34, inverters 35 and 36, and an NMOS transistor 37a and a PMOS transistor 37b in parallel. CMOS transfer gate 37.
[0049]
The delay monitor signal m ′ from the delay circuit 27 is input to the NAND circuits 31, 33, and. The clock A from the oscillation circuit 15 is input to the NAND circuits 31 and 34. The output terminal of the NAND circuit 31 is connected to the gate electrode of the PMOS transistor 32. The source electrode of the PMOS transistor 32 is connected to the power supply terminal 8, and the drain electrode is the input terminal of the NAND circuits 33 and 34 and the output terminal D of the CMOS transfer gate 37 (the commonly connected drain of the NMOS transistor 37a and the PMOS transistor 37b). Electrodes).
[0050]
The output terminal of the NAND circuit 33 is connected to the input terminal of the inverter 35 and to the gate electrode of the PMOS transistor 29. An output terminal of the inverter 35 is connected to an input terminal of the CMOS transfer gate 37 (a commonly connected source electrode of the NMOS transistor 37a and the PMOS transistor 37b).
[0051]
The output terminal of the NAND circuit 34 is connected to the input terminal of the inverter 36 and to the gate electrode of the NMOS transistor 37a. The output terminal of the inverter 36 is connected to the clock input terminal of the internal circuit 16 and to the gate electrode of the PMOS transistor 37b.
[0052]
Here, it is assumed that the amplitude value of the clock A when the oscillation circuit 15 is in a stable oscillation state is the voltage V1 shown in FIG. In the NAND circuit 31 to which the delay monitor signal m 'and the clock A are input, assuming that the delay monitor signal m' is fixed at the H level as shown in FIG. When the voltage changes from 0 to V1, the output is normally set to the H level from 0 to (1/2) V1, and the output is set to the L level when the input level exceeds the voltage (1/2) V1.
[0053]
On the other hand, in the second embodiment, as shown in FIG. 7, the operation threshold of the NAND circuit 31 is shifted from the voltage (1/2) V1 to the voltage V2, and the output is set to the H level from 0 to V2. When the input level exceeds V2, the output is set to L level.
[0054]
In the level detection circuit 28 having such a configuration, in the NAND circuit 31, when the delay monitor signal m 'is at the H level, every time the input clock A goes to the H level (the level exceeding the voltage V2), The output E within the period of the H level is set to the L level. Each time the output E of the NAND circuit 31 becomes L level, the PMOS transistor 32 becomes conductive during the L level, and the voltage level (H level) of the operating power supply is input to the input terminals of the NANDs 33 and 34. . Since the output terminal D of the CMOS transfer gate 37 is connected to this output line, the potential of the output terminal D is raised to the H level.
[0055]
In the NAND circuit 33, when the delay monitor signal m 'is at the H level, the output (the internal circuit power control signal B) is at the H level in a situation where the PMOS transistor 32 has never been turned on. As a result, the PMOS transistor 29 is controlled to be non-conductive. When the output (internal circuit power control signal B) of the NAND circuit 33 is set to the H level, the L level is applied to the input terminal of the CMOS transfer gate 37 via the inverter 35.
[0056]
In the NAND circuit 33, when the delay monitor signal m 'is at the H level and the PMOS transistor 32 is turned on, the output (the internal circuit power control signal B) is set to the L level. As a result, the PMOS transistor 29 shifts to the conductive state, and power supply to the internal circuit 16 is started. When the output (internal circuit power supply control signal B) of the NAND circuit 33 is set to L level, an H level is applied to the input terminal of the CMOS transfer gate 37 via the inverter 35. At this time, as described above, the output terminal D of the CMOS transfer gate 37 is at the H level before the NAND circuit 33 changes the output (the internal circuit power supply control signal B) to the L level.
[0057]
In the NAND circuit 34, when the clock A is at the H level and another input (the output of the PMOS transistor 32 or the output of the CMOS transfer gate 37) is at the H level when the delay monitor signal m 'is at the H level. Although the output A 'is set to the L level, the output A' is set to the H level in a situation where the PMOS transistor 32 never becomes conductive. As a result, the output (clock Z) of the inverter 36 is fixed at the L level, and no clock is supplied to the internal circuit 16. In the CMOS transfer gate 37, both the NMOS transistor 37a and the PMOS transistor 37b are turned on, so that the output terminal D is maintained at the L level.
[0058]
Then, at the timing when the PMOS transistor 32 becomes conductive for the first time, the output terminal D of the CMOS transfer gate 37 is maintained at the L level as described above, so that the NAND circuit 34 directly changes the output A ′ to the H level. To hold. Thereafter, when the output terminal D of the CMOS transfer gate 37 rises to the H level as described above, the NAND circuit 34 changes the output A 'to the L level during the period when the clock A thereafter is at the H level. Inverter 36 sets the output (clock Z) to H level.
[0059]
Thus, in the CMOS transfer gate 37, both the NMOS transistor 37a and the PMOS transistor 37b are turned off, but the PMOS transistor 32 is turned on, so that the output terminal D of the CMOS transfer gate 37 is maintained at the H level. You. As a result of this operation being repeated, a clock obtained by inverting the clock A appears on the output A 'of the NAND circuit 34, and the clock Z is supplied from the inverter 36 to the internal circuit 16.
[0060]
Next, FIG. 8 is a time chart illustrating the operation of the semiconductor integrated circuit shown in FIG. 4 when the power is turned on. Hereinafter, the operation when the power is turned on will be described with reference to FIG.
[0061]
FIG. 8A: When an operation power supply (voltage value VDD) is applied to the power supply terminal 8, the voltage level of the operation power supply supplied to each circuit rises toward a voltage level within the guaranteed voltage range. , Reaches a voltage level within the guaranteed voltage range, and thereafter stabilizes at the voltage level within the guaranteed voltage range.
[0062]
FIG. 8 (2): The power supply voltage monitor signal m output from the power supply voltage monitor circuit 12 is at the L level from the time when the power is turned on until the voltage level of the operation power supply reaches the level in the guaranteed voltage range. When the voltage level reaches the level in the guaranteed voltage range, the level becomes the H level, and thereafter, the H level is maintained while the voltage level of the operation power supply is within the guaranteed voltage range.
[0063]
FIG. 8C: The power supply voltage monitor signal m output from the power supply voltage monitor circuit 12 becomes a delay monitor signal m ′ delayed by a predetermined delay time in the delay circuit 27 and is input to the level detection circuit 28. .
[0064]
FIG. 8D: In the NAND circuit 13, the oscillation circuit power control signal C is at the H level while the power supply voltage monitor signal m output from the power supply voltage monitor circuit 12 is at the L level. When the voltage level of the operation power supply is lower than the guaranteed voltage range, PMOS transistor 14 is in a non-conductive state in response to oscillation circuit power supply control signal C at H level. The operating power is not supplied to the oscillation circuit 15.
[0065]
In response to the power supply voltage monitor signal m attaining the H level, the NAND circuit 13 changes the oscillation circuit power supply control signal C to the L level, and thereafter the voltage level of the operating power supply is within the guaranteed voltage range and the power supply voltage During the period when the monitor signal m is at the H level, the L level is maintained. When the voltage level of the operating power supply falls within the guaranteed voltage range, the PMOS transistor 14 receives the L-level oscillation circuit power control signal C and becomes conductive. Is supplied.
[0066]
FIG. 8 (5): Thereby, the oscillation circuit 15 starts the clock generation operation. FIG. 8 (5) shows a process in which the amplitude of the clock A grows around the time when the delay time has elapsed. As described above, the voltage V2 is a voltage value at which stable oscillation starts, and the voltage V1 is a voltage value in a stable oscillation state.
[0067]
FIG. 8 (6): In the NAND circuit 31, during the period when the delay monitor signal m 'is at the H level, when the clock A is lower than the voltage V2, the output is set to the H level, and when the clock A exceeds V2, the output is set to the L level. , V2, the L level is maintained, and when the voltage falls below V2, the output is repeatedly set to the H level.
[0068]
Each time the output of the NAND circuit 31 becomes L level, the PMOS transistor 32 becomes conductive during the L level period, and provides the input terminals of the NAND circuits 33 and 34 with H level.
[0069]
FIG. 8 (7): In the NAND circuit 33, when the PMOS transistor 32 first becomes conductive, that is, when the amplitude of the clock A exceeds the voltage V2, the output (the internal circuit power supply control signal B) becomes H. Fall from level to L level. As a result, the PMOS transistor 29 is turned on, and the supply of operating power to the internal circuit 16 via the PMOS transistor 29 is started.
[0070]
FIG. 8 (8): When the amplitude of the clock A exceeds the voltage V2, the output terminal D of the CMOS transfer gate 37 is raised from the L level to the H level by turning on the PMOS transistor 32. This occurs before the internal circuit power supply control signal B falls from the H level to the L level. Thereafter, the output terminal D of the CMOS transfer gate 37 is maintained at the H level.
[0071]
FIG. 8 (9): The output A ′ of the NAND circuit 34 is after the second clock A after growing until the amplitude of the clock A exceeds the voltage V <b> 2.
[0072]
FIG. 8 (10): The internal circuit 16 is supplied with a clock Z after the second clock A after the clock A has grown until the amplitude of the clock A exceeds the voltage V2.
[0073]
Although not shown in FIG. 8, when the voltage level of the operating power supply drops from within the guaranteed voltage range to below the guaranteed voltage range for some reason during the stable period, the power supply voltage monitor signal m changes to the L level. The oscillation circuit power control signal C goes high. As a result, the PMOS transistor 14 is turned off, and the supply of the operating power to the oscillation circuit 15 is cut off.
[0074]
When the power supply voltage monitor signal m changes to the L level, the internal circuit power supply control signal B changes to the H level in conjunction therewith, so that the PMOS transistor 29 is turned off and the supply of operating power to the internal circuit 16 is cut off. You.
[0075]
As described above, according to the second embodiment, even when the operating power is applied to power supply terminal 8, the operating power is not immediately supplied to internal circuit 16, but the operating power is supplied to internal circuit 16 similarly to oscillation circuit 15. It is not supplied until the voltage level is within the guaranteed voltage range. In addition, in the internal circuit 16, even if the operation power is supplied, the clock is supplied after the amplitude of the clock has sufficiently grown.
[0076]
Also, when the voltage level of the operating power supply falls from within the guaranteed voltage range to below the guaranteed voltage range for some reason during the stable period, the supply of the operating power supply to the internal circuit 16 is cut off in the same manner as the oscillation circuit 15.
[0077]
Therefore, in the internal circuit 16, during the period when the voltage level of the operating power supply is less than the guaranteed voltage range, the operating power supply is not supplied, and the voltage level of the operating power supply falls within the guaranteed voltage range and receives the supply of the operating power. However, since the clock is supplied after the clock is stabilized, problems such as a malfunction in the internal circuit 16 and an increase in current consumption are more reliably solved.
[0078]
In each of the embodiments, a semiconductor integrated circuit including an oscillation circuit has been described as an example. However, the present invention is not limited to this, and at least an oscillation circuit that generates a clock and an output from the oscillation circuit It is needless to say that the present invention can be similarly applied to an electronic circuit in which a processing circuit that performs a processing operation by a clock is arranged on the same substrate and power is supplied from the same power supply terminal of the substrate.
[0079]
【The invention's effect】
As described above, according to the present invention, at least the oscillation circuit that generates the clock and the processing circuit that performs the processing operation with the clock from the oscillation circuit are arranged on the same substrate, and each of the oscillation circuits is provided from the same power supply terminal of the substrate. In an electronic circuit that receives power supply, when a voltage level of an operation power supply applied to a power supply terminal of the substrate is less than a guaranteed voltage range, power supply to the oscillation circuit is cut off by a power supply control unit. Power is supplied to the oscillation circuit when the voltage is within the guaranteed voltage range. Therefore, when the voltage level of the operating power supply is less than the guaranteed voltage range, the processing circuit supplies power but does not supply a clock, so that the processing circuit is in an operation stop state, does not malfunction, and consumes no power. An increase in current is suppressed.
[0080]
According to the next invention, in the above invention, in the processing circuit control means, when the power supply control means cuts off the power supply to the oscillation circuit, the processing circuit control means When the power supply is interrupted and the power supply control unit supplies power to the oscillation circuit, power is supplied to the processing circuit, and the clock generated by the oscillation circuit receiving operation power is stabilized. When the state is changed, the clock after the stable state is supplied to the processing circuit. Therefore, when the voltage level of the operating power supply is below the guaranteed voltage range, the supply of power to the processing circuit is also cut off, and even if the supply of power is started when the voltage level of the operating power supply falls within the guaranteed voltage range, the clock is not output. Is supplied with a clock after it becomes stable, so that malfunction does not occur and an increase in current consumption is suppressed.
[0081]
According to the next invention, in the above invention, the power supply control means may be constituted by a power supply voltage monitoring circuit, a switching element provided between a power supply terminal of the substrate and a power supply input terminal of the oscillation circuit. it can. That is, the power supply voltage monitor circuit generates a power supply monitor signal indicating whether or not the voltage level of the operation power supply applied to the power supply terminal of the substrate is within the guaranteed voltage range. When the power supply monitor signal indicates that the power supply monitor signal is less than the guaranteed voltage range, the switching element is turned off to shut off power supply to the oscillation circuit, and that the power supply monitor signal is within the guaranteed voltage range. At the time shown, the state becomes conductive and power can be supplied to the oscillation circuit.
[0082]
According to the next invention, in the above invention, the processing circuit control means includes a delay circuit, a clock level detection circuit, and a switching element provided between a power terminal of the substrate and a power input terminal of the processing circuit. And can be composed of That is, in the delay circuit, the power supply monitor signal is delayed by an appropriate time in order to avoid an unstable period at the beginning of the start of the oscillation operation of the oscillation circuit. The clock level detection circuit receives the delay monitor signal output by the delay circuit and the clock output by the oscillation circuit, and when the delay monitor signal indicates that the delay monitor signal is within the guaranteed voltage range, the clock level detection circuit A level determination signal indicating whether or not the amplitude level exceeds an amplitude value that can be considered to be in a stable state is generated, and thereafter, a clock after the amplitude value considered to be in the stable state is output to the processing circuit. . The switching element is turned off to shut off power supply to the processing circuit when the level determination signal indicates that the amplitude level of the clock is not at an amplitude value that can be considered to be in a stable state, When the amplitude level of the clock indicates an amplitude value that can be regarded as being in a stable state, the clock is turned on and power can be supplied to the processing circuit.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit as an electronic circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration example of a power supply voltage monitor circuit shown in FIG. 1;
FIG. 3 is a time chart illustrating an operation of the semiconductor integrated circuit shown in FIG. 1 when power is turned on.
FIG. 4 is a block diagram showing a configuration of a semiconductor integrated circuit as an electronic circuit according to a second embodiment of the present invention;
FIG. 5 is a circuit diagram showing a configuration example of a level detection circuit shown in FIG. 4;
6 is a diagram illustrating the operation characteristics of a two-input NAND circuit receiving a delay monitor signal m ′ and a clock A shown in FIG. 5;
7 is a diagram illustrating an operation threshold value of the two-input NAND circuit shown in FIG.
8 is a time chart illustrating the operation of the semiconductor integrated circuit shown in FIG.
FIG. 9 is a block diagram illustrating a configuration example of a semiconductor integrated circuit as a conventional electronic circuit.
10 is a time chart illustrating an operation of the semiconductor integrated circuit shown in FIG. 9 when power is turned on.
[Explanation of symbols]
1, 2 semiconductor integrated circuit (electronic circuit), 8 substrate power supply terminal, 11 input / output circuit, 12 power supply voltage monitor circuit, 13, 31, 33, 34 NAND circuit, 14, 29, 32, 37b PMOS transistor, 15 oscillation Circuit, 16 internal circuit (processing circuit), 21, 25, 26 resistance element, 22 capacitance element, 23, 24, 35, 36 inverter, 27 delay circuit, 28 level detection circuit, 37 CMOS transfer gate, 37a NMOS transistor.

Claims

In an electronic circuit in which at least an oscillation circuit that generates a clock and a processing circuit that performs a processing operation with a clock from the oscillation circuit are arranged on the same substrate and each receives power supply from the same power supply terminal of the substrate,
When the voltage level of the operation power supply applied to the power supply terminal of the substrate is less than the guaranteed voltage range, the power supply to the oscillation circuit is cut off. Power supply control means for supplying,
An electronic circuit, comprising:

In conjunction with the operation of the power supply control means, when the power supply control means cuts off the power supply to the oscillation circuit, the power supply to the processing circuit is cut off, and the power supply control means cuts off the power supply to the oscillation circuit. When the power supply is performed, power is supplied to the processing circuit, and when the clock generated by receiving the supply of operating power from the oscillation circuit is in a stable state, a clock after the stable state is supplied to the processing circuit. Processing circuit control means,
The electronic circuit according to claim 1, further comprising:

The power control means,
A power supply voltage monitor circuit that outputs a power supply monitor signal indicating whether the voltage level of the operation power supply applied to the power supply terminal of the substrate is below the guaranteed voltage range or within the guaranteed voltage range;
The power supply monitor signal is provided between the power supply terminal of the substrate and the power supply input terminal of the oscillation circuit, and when the power supply monitor signal indicates that the voltage is less than the guaranteed voltage range, it is in a non-conductive state and is within the guaranteed voltage range. A switching element that becomes conductive when it indicates
The electronic circuit according to claim 1, further comprising:

The processing circuit control means,
A delay circuit for appropriately delaying the power supply monitor signal by a time;
When the delay monitor signal received by the delay circuit and the clock output by the oscillation circuit indicate that the delay monitor signal is within the guaranteed voltage range, the amplitude level of the clock is in a stable state. A clock level detection circuit that generates a level determination signal indicating whether or not the amplitude value exceeds an amplitude value that can be regarded as being in a predetermined state, and thereafter outputs a clock signal having the amplitude value or more that is considered to be in the stable state to the processing circuit;
A non-conductive state provided between the power supply terminal of the substrate and a power supply input end of the processing circuit, wherein the level determination signal indicates that the amplitude level of the clock is not at an amplitude value that can be considered to be in a stable state; A switching element that becomes conductive when the amplitude level of the clock indicates an amplitude value that can be considered to be in a stable state;
The electronic circuit according to claim 3, further comprising: