JP2004140315A - サリサイド工程を用いる半導体素子の製造方法 - Google Patents
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Abstract
【課題】低抵抗物質のシリサイド膜を形成するサリサイド工程を用いる半導体素子の製造方法を提供するにある。
【解決手段】半導体基板１０にゲート電極Ｇ及びソース／ドレイン領域２０を形成し、蝕刻処理として湿式食刻のみを行う段階と、前記結果物の全面に高融点金属膜及びキャッピング膜を順次形成する段階と、前記結果物上に第１熱処理工程を行って前記ゲート電極及びソース／ドレイン領域にモノシリサイド膜を形成し、前記モノシリサイド膜の形成された領域を除いた領域の高融点金属膜及びキャッピング膜を除去する段階と、前記結果物上に第２熱処理工程を行って前記ジシリサイド膜２８を形成する段階と、からなる。
【選択図】 図４
【解決手段】半導体基板１０にゲート電極Ｇ及びソース／ドレイン領域２０を形成し、蝕刻処理として湿式食刻のみを行う段階と、前記結果物の全面に高融点金属膜及びキャッピング膜を順次形成する段階と、前記結果物上に第１熱処理工程を行って前記ゲート電極及びソース／ドレイン領域にモノシリサイド膜を形成し、前記モノシリサイド膜の形成された領域を除いた領域の高融点金属膜及びキャッピング膜を除去する段階と、前記結果物上に第２熱処理工程を行って前記ジシリサイド膜２８を形成する段階と、からなる。
【選択図】 図４
Description
【０００１】
【発明の属する技術の分野】
本発明は、サリサイド工程を用いる半導体素子の製造方法に係るもので、詳しくは低抵抗物質のシリサイド膜を形成するサリサイド工程を用いる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されるに従いトランジスタのゲート電極の線幅が狭くなるため、ゲート電極の抵抗も増加する。又、前記トランジスタの不純物領域、即ち、ソース／ドレインの抵抗も増加させる。前記ゲート電極の抵抗及び前記ソース／ドレイン領域の抵抗増加は半導体素子の動作に好ましくない影響を与える。
【０００３】
そこで、前記抵抗を減少させることが求められ、このため前記ゲート電極及び前記ソース／ドレイン領域の上部に低抵抗物質のシリサイド膜を形成するサリサイド（自己整合シリサイド形成（ｓｅｌｆ−ａｌｉｇｎ ｓｉｌｉｃｉｄｅ）：ｓａｌｉｃｉｄｅ）工程が広く行われている。
【０００４】
通常的にサリサイド工程は、ゲート電極及びソース／ドレイン領域を含む半導体基板の全面に高融点金属膜を形成した後、熱処理してゲート電極及びソース／ドレイン領域の上部のみにシリサイド膜を形成する方法により行われる。
【０００５】
このような前記サリサイド工程に適合した金属としては、低い固有抵抗を持ち、薄い接合部形成及び低い温度でも適用可能なコバルトが主に使用されている。前記コバルトをサリサイド工程に用いるためにはコバルト蒸着を行う前の洗浄工程での食刻工程として、湿式食刻とＲＦスパッタリング食刻工程とが共に行われる。前記湿式食刻とＲＦスパッタリング食刻工程とはコバルトの蒸着されるゲート電極及びソース／ドレイン上に形成された自然酸化膜を除去するために行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記湿式食刻が行われるチャンバとＲＦスパッタリング食刻工程が行われるチャンバとの間の移動に基因してパーティクル（微粒子）が形成されたり、ＲＦスパッタリング食刻工程の途中に発生した残留物がリスパッタリングされてパーティクルが形成されたりする場合がある。
【０００７】
それで、このように形成されたパーティクルは、前記ゲート電極とソース／ドレイン領域を含む半導体基板の全面に付着され、この付着されたパーティクル（付着粒子）は、サリサイド工程の際に、コバルトシリサイド膜にボイド及びピットのような不良を形成し、コバルトシリサイド膜を所望の厚さに形成することを難しくしてしまうという問題点があった。
【０００８】
そこで、本発明の目的は、パーティクルの発生を抑制してコバルトシリサイド膜の形成時の不良を防止し、コバルトシリサイド膜を所望の厚さに形成することができる、サリサイド工程を用いる半導体素子の製造方法を提供することにある。
【０００９】
又、さらに本発明の目的は、コバルトシリサイド膜を所望の厚さになるように、より安定的に形成することができるサリサイド工程を用いる半導体素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
このような問題点を解決するため本発明のサリサイド工程を用いる半導体素子の製造方法は、半導体基板にゲート電極及びソース／ドレイン領域を形成し食刻処理として湿式食刻のみを行う第１段階と、前記第１段階後の結果物の全面に高融点金属膜及びキャッピング膜を順次形成する第２段階と、前記第２段階後の結果物上に第１熱処理工程を行って前記ゲート電極及びソース／ドレイン領域にモノシリサイド膜を形成し、前記モノシリサイド膜の形成された領域を除いた領域の高融点金属膜及びキャッピング膜を除去する第３段階と、前記第３段階後の結果物上に第２熱処理工程を行ってジシリサイド膜を形成する第４段階と、からなる。このとき、前記湿式食刻は、前記ゲート電極及びソース／ドレイン領域上に形成された自然酸化膜を除去するために行う工程であり、約２００乃至３００秒の間にわたって行われるのが好ましく、前記キャッピング膜は、チタニウムの豊かなチタニウムリッチのチタニウム窒化膜で形成され、高融点金属膜は、コバルト膜で形成されるのが好ましい。また、前記第１熱処理工程は、約４５０乃至５００℃の低い温度でのＲＴＳ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｓａｌｉｃｉｄａｔｉｏｎ）工程により行われ、前記第２熱処理工程は、約７５０乃至９００℃の高温でのＲＴＳ工程により行われるのが好ましい。前記第３段階では、モノシリサイド膜の形成された領域を除いた領域の高融点金属及びチタニウム窒化膜を除去する工程は食刻を通じて除去されることが好ましい。
【００１１】
本発明のサリサイド工程を用いる他の半導体素子の製造方法は、半導体基板に形成されたゲート電極及びソース／ドレイン領域において、シリサイド膜を形成する段階の前工程で、食刻処理として、前記ゲート電極及びソース／ドレイン領域に２００乃至３００秒程度の間の湿式食刻のみを行う段階を備える。
【００１２】
本発明のサリサイド工程を用いる更に他の半導体素子の製造方法は、ゲート電極及びソース／ドレイン領域の形成された半導体基板の全面に高融点金属膜を形成した後に熱処理してゲート電極及びソース／ドレイン領域のみにシリサイド膜を形成するサリサイド工程において、前記高融点金属膜の上部にキャッピング膜を形成するものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して詳しく説明する。
【００１４】
図１乃至図４は、本発明によるサリサイド工程を用いる半導体素子の製造方法を順次に示した工程順序図である。以下、その製造方法を第１から第４段階に区分して説明する。
【００１５】
図１は、第１段階を示す。図１では、半導体基板のゲート電極及びソース／ドレイン領域に対して後の段階で行われるサリサイド工程の前工程として、洗浄工程が行われた状態が図示される。まず、半導体基板１０にゲート酸化膜１４、ゲート導電層１６を順次積層し、通常の写真食刻工程を通じてゲート領域を形成する。次いで、前記結果物の上部に酸化膜を形成し、これにエッチバック工程を実施して前記ゲート領域の両側壁のみに存在するスペーサー１８を形成しゲート電極Ｇを形成する。
【００１６】
このゲート電極Ｇが形成された結果物において、ゲート電極Ｇをマスクとして前記半導体基板１０に導電物質のイオンを注入して、ゲート電極Ｇとオーバーラップされる領域にソース／ドレイン領域２０が形成される。このように半導体基板にゲート電極Ｇおよびソース／ドレイン領域２０が形成されると、後続するサリサイド工程の前工程としての洗浄工程が行われる。この洗浄工程は、シリサイド膜が形成されるゲート電極Ｇ及びソース／ドレイン領域２０の上部に工程進行の途中に形成される自然酸化膜を除去するための工程で、食刻処理として湿式食刻のみが行われる。
【００１７】
このとき、湿式食刻としては、硫酸（Ｈ２ＳＯ４）と過酸化水素が６：１の比率に混合された約１２０℃程度の溶液に５８０乃至６２０秒の間にわたって、ゲート電極Ｇ及びソース／ドレイン領域２０が具備された半導体基板１０を沈漬した後、これをＨＦとＨ２Ｏが１００：１の比率に希釈された溶液に再び沈漬して、２００乃至３００秒程度の間にわたって食刻するのが適切である。このように、食刻時間は、好ましくは２００乃至３００秒の間であるが、洗浄効果に最も優れた食刻時間は約２５０秒程度である。従来技術の湿式食刻では、本発明と同一な条件の食刻液で約１００秒程度食刻したが、これでは洗浄効果が弱くなり、ＲＦスパッタリング食刻の段階をさらに行うことになっていた。この結果、ＲＦスパッタリング食刻によるパーティクルの付着などの従来技術の問題点が発生していた。
【００１８】
そこで、本発明ではこのような条件で湿式食刻のみを行うことによって、従来のようなＲＦスパッタリング食刻を行っていないことにより生じ得る洗浄効果の低下を克服しつつ、ＲＦスパッタリング食刻を行わないことによって、ＲＦスパッタリング食刻に起因して発生されるパーティクルを抑制して、コバルトシリサイド膜の形成時の不良を防止できる。また、コバルトシリサイド膜を所望の厚さに形成することができる。
【００１９】
図２は、第２段階を示す。図２は、前記洗浄工程が完了したゲート電極Ｇ及びソース／ドレイン領域２０を含んだ半導体基板の全面にコバルト膜２２及びチタニウム窒化膜２４が形成された状態を図示する。以下、この過程を詳しく説明する。ゲート電極Ｇ及びソース／ドレイン領域２０を含んだ半導体基板１０に対して洗浄工程が完了した後に、ゲート電極Ｇ及びソース／ドレイン領域２０を含んだ半導体基板１０の全面に高融点金属のコバルト膜２２を蒸着により形成する。前記コバルト膜２２は約１５０Ａの厚さで通常の蒸着法、例えば、スパッタリング法などを通じて形成される。次いで、同じ反応チャンバ内で前記コバルト膜２２上に一つのキャッピング膜としてチタニウム窒化膜２４を蒸着により形成する。前記チタニウム窒化膜２４はアルゴンガス及び窒素ガスを１：０．１乃至１：２の比率に混合されたガス雰囲気中で蒸着により約１００Ａ程度の厚さに形成される。このとき、蒸着されたチタニウム窒化膜２４としては、通常のチタニウム窒化膜（ＴｉＮ）に比べてチタニウムの豊かなチタニウムリッチのチタニウム窒化膜（Ｔｉ−ｒｉｃｈ ＴｉＮ）２４を用いる。このようにチタンリッチのチタニウム窒化膜を用いるのは、以後に形成されるコバルトシリサイド膜をより安定的に作業者の所望する厚さに形成するためである。
【００２０】
図３は、第３段階を示す。図３では、前記第２段階後の結果物上に第１熱処理工程を行ってゲート電極Ｇ及びソース／ドレイン領域２０にコバルトモノシリサイド２６膜が形成され、前記コバルトモノシリサイド２６膜の形成されない領域の高融点金属（コバルト膜２２）及びキャッピング膜（チタニウム窒化膜２４）が除去された状態が図示されている。以下、この過程を詳しく説明する。前記第２段階の結果物上に第１熱処理工程を行うと、前記ゲート電極Ｇおよびソース／ドレイン領域の上部にコバルトモノシリサイド２６膜が形成される。ここで行う第１熱処理工程は、約４５０乃至５００℃の低い温度でのＲＴＳ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｓａｌｉｃｉｄａｔｉｏｎ）工程により行われる。ＲＴＳとは、ラピッドサーマルプロセス（ＲＴＰ）を適用したサリサイド工程である。このとき、前記コバルト膜２２上に形成された前記チタニウムリチチタニウム窒化膜２４は、キャッピング層として作用して、前記熱処理工程の際にコバルト膜２２の拡散を防止し、コバルトモノシリサイド２６膜の形成反応速度を制御する役割をする。
【００２１】
一方、前記コバルト膜２２が第１熱処理工程の間に前記ソース／ドレイン領域２０及びゲート電極Ｇを構成する導電物質（即ち、ゲート導電層及びイオン注入された導電物質）と反応してコバルトモノシリサイド膜２６が形成される。次いで、第１熱処理工程の後にコバルトモノシリサイド膜２６が形成されていない領域、即ち、ゲート電極Ｇ上部及びソース／ドレイン領域を以外の残りの領域に形成されたコバルト膜２２およびチタニウム窒化膜２４を食刻を通じて除去する。このとき、使用される食刻液は硫酸、水酸化アンモニウムなどを含む。
【００２２】
図４は、第４段階を示す。図４では、前記第３段階後の結果物のコバルトモノシリサイド２６に対して第２熱処理工程を行うことで、コバルトジシリサイド２８膜を形成して、サリサイド工程の進行を完了した状態が示されている。以下、その過程を詳しく説明する。即ち、前記第３段階後の結果物上に第２熱処理工程を行うと、前記コバルトモノシリサイド２６膜が変化し、コバルトジシリサイド２８が形成される。ここで行う第２熱処理工程は、約７５０乃至９００℃の高温でのＲＴＳ工程によって行われる。このようにコバルトモノシリサイド膜が変化して、さらに安定的で低い固有抵抗をもつコバルトジシリサイド膜２８が形成され、サリサイド工程が完了する。
【００２３】
このように本実施の形態では、従来技術と異なり、ＲＦスパッタリング食刻を行わないようにしつつ、ＲＦスパッタリング食刻をしないことに起因する洗浄効果の低下については湿式食刻の工程条件を強化して自然酸化膜を除去する。この結果、以後に行われるコバルトサリサイド膜の形成の際の不良が防止される。また、キャッピング膜を用いてチタニウムリッチのチタニウム窒化膜を形成することにより、コバルトサリサイド膜をより安定的に所望の厚さに形成することができる。
【００２４】
以上のように本発明のサリサイド工程を用いる半導体素子の製造方法の好適な実施の形態について説明したが、本発明はこの場合に限られることなく、特許請求の範囲に示されるような本発明の精神を逸脱しない範囲で、当業者によって種々の変更、省略、および追加が可能であることは勿論である。
【００２５】
たとえば、上記の実施の形態では、高融点金属膜としてコバルト膜を用い、キャッピング膜としてチタニウムリッチのチタニウム窒化膜を用いる場合を説明したが、本発明は、この場合に限られるものではない。
【００２６】
【発明の効果】
以上説明したように本発明は、食刻処理として湿式食刻のみを用いてパーティクルの発生を抑制することにより、コバルトシリサイド膜などのシリサイド膜の形成の際の不良を防止し、コバルトシリサイド膜などのシリサイド膜を所望の厚さに形成することができるという効果を奏する。
【００２７】
又、本発明はキャッピング膜を用いてチタニウムリッチのチタニウム窒化膜を形成することにより、コバルトシリサイド膜を更に安定的に所望の厚さに形成できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明によるサリサイド工程を用いる半導体素子の製造方法における第１段階の工程を示す工程順序図である。
【図２】図１に後続する第２段階の工程を示す工程順序図である。
【図３】図２に後続する第３段階の工程を示す工程順序図である。
【図４】図３に後続する第４段階の工程を示す工程順序図である。
【符号の説明】
１０…半導体基板、
Ｇ…ゲート電極、
２０…ソース／ドレイン領域、
２２…コバルト膜（高融点金属膜）、
２４…チタンリッチのチタニウム窒化膜（キャッピング膜）、
２６…コバルトモノシリサイド膜（モノシリサイド膜）、
２８…コバルトジシリサイド膜（ジシリサイド膜）。
【発明の属する技術の分野】
本発明は、サリサイド工程を用いる半導体素子の製造方法に係るもので、詳しくは低抵抗物質のシリサイド膜を形成するサリサイド工程を用いる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されるに従いトランジスタのゲート電極の線幅が狭くなるため、ゲート電極の抵抗も増加する。又、前記トランジスタの不純物領域、即ち、ソース／ドレインの抵抗も増加させる。前記ゲート電極の抵抗及び前記ソース／ドレイン領域の抵抗増加は半導体素子の動作に好ましくない影響を与える。
【０００３】
そこで、前記抵抗を減少させることが求められ、このため前記ゲート電極及び前記ソース／ドレイン領域の上部に低抵抗物質のシリサイド膜を形成するサリサイド（自己整合シリサイド形成（ｓｅｌｆ−ａｌｉｇｎ ｓｉｌｉｃｉｄｅ）：ｓａｌｉｃｉｄｅ）工程が広く行われている。
【０００４】
通常的にサリサイド工程は、ゲート電極及びソース／ドレイン領域を含む半導体基板の全面に高融点金属膜を形成した後、熱処理してゲート電極及びソース／ドレイン領域の上部のみにシリサイド膜を形成する方法により行われる。
【０００５】
このような前記サリサイド工程に適合した金属としては、低い固有抵抗を持ち、薄い接合部形成及び低い温度でも適用可能なコバルトが主に使用されている。前記コバルトをサリサイド工程に用いるためにはコバルト蒸着を行う前の洗浄工程での食刻工程として、湿式食刻とＲＦスパッタリング食刻工程とが共に行われる。前記湿式食刻とＲＦスパッタリング食刻工程とはコバルトの蒸着されるゲート電極及びソース／ドレイン上に形成された自然酸化膜を除去するために行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記湿式食刻が行われるチャンバとＲＦスパッタリング食刻工程が行われるチャンバとの間の移動に基因してパーティクル（微粒子）が形成されたり、ＲＦスパッタリング食刻工程の途中に発生した残留物がリスパッタリングされてパーティクルが形成されたりする場合がある。
【０００７】
それで、このように形成されたパーティクルは、前記ゲート電極とソース／ドレイン領域を含む半導体基板の全面に付着され、この付着されたパーティクル（付着粒子）は、サリサイド工程の際に、コバルトシリサイド膜にボイド及びピットのような不良を形成し、コバルトシリサイド膜を所望の厚さに形成することを難しくしてしまうという問題点があった。
【０００８】
そこで、本発明の目的は、パーティクルの発生を抑制してコバルトシリサイド膜の形成時の不良を防止し、コバルトシリサイド膜を所望の厚さに形成することができる、サリサイド工程を用いる半導体素子の製造方法を提供することにある。
【０００９】
又、さらに本発明の目的は、コバルトシリサイド膜を所望の厚さになるように、より安定的に形成することができるサリサイド工程を用いる半導体素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
このような問題点を解決するため本発明のサリサイド工程を用いる半導体素子の製造方法は、半導体基板にゲート電極及びソース／ドレイン領域を形成し食刻処理として湿式食刻のみを行う第１段階と、前記第１段階後の結果物の全面に高融点金属膜及びキャッピング膜を順次形成する第２段階と、前記第２段階後の結果物上に第１熱処理工程を行って前記ゲート電極及びソース／ドレイン領域にモノシリサイド膜を形成し、前記モノシリサイド膜の形成された領域を除いた領域の高融点金属膜及びキャッピング膜を除去する第３段階と、前記第３段階後の結果物上に第２熱処理工程を行ってジシリサイド膜を形成する第４段階と、からなる。このとき、前記湿式食刻は、前記ゲート電極及びソース／ドレイン領域上に形成された自然酸化膜を除去するために行う工程であり、約２００乃至３００秒の間にわたって行われるのが好ましく、前記キャッピング膜は、チタニウムの豊かなチタニウムリッチのチタニウム窒化膜で形成され、高融点金属膜は、コバルト膜で形成されるのが好ましい。また、前記第１熱処理工程は、約４５０乃至５００℃の低い温度でのＲＴＳ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｓａｌｉｃｉｄａｔｉｏｎ）工程により行われ、前記第２熱処理工程は、約７５０乃至９００℃の高温でのＲＴＳ工程により行われるのが好ましい。前記第３段階では、モノシリサイド膜の形成された領域を除いた領域の高融点金属及びチタニウム窒化膜を除去する工程は食刻を通じて除去されることが好ましい。
【００１１】
本発明のサリサイド工程を用いる他の半導体素子の製造方法は、半導体基板に形成されたゲート電極及びソース／ドレイン領域において、シリサイド膜を形成する段階の前工程で、食刻処理として、前記ゲート電極及びソース／ドレイン領域に２００乃至３００秒程度の間の湿式食刻のみを行う段階を備える。
【００１２】
本発明のサリサイド工程を用いる更に他の半導体素子の製造方法は、ゲート電極及びソース／ドレイン領域の形成された半導体基板の全面に高融点金属膜を形成した後に熱処理してゲート電極及びソース／ドレイン領域のみにシリサイド膜を形成するサリサイド工程において、前記高融点金属膜の上部にキャッピング膜を形成するものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して詳しく説明する。
【００１４】
図１乃至図４は、本発明によるサリサイド工程を用いる半導体素子の製造方法を順次に示した工程順序図である。以下、その製造方法を第１から第４段階に区分して説明する。
【００１５】
図１は、第１段階を示す。図１では、半導体基板のゲート電極及びソース／ドレイン領域に対して後の段階で行われるサリサイド工程の前工程として、洗浄工程が行われた状態が図示される。まず、半導体基板１０にゲート酸化膜１４、ゲート導電層１６を順次積層し、通常の写真食刻工程を通じてゲート領域を形成する。次いで、前記結果物の上部に酸化膜を形成し、これにエッチバック工程を実施して前記ゲート領域の両側壁のみに存在するスペーサー１８を形成しゲート電極Ｇを形成する。
【００１６】
このゲート電極Ｇが形成された結果物において、ゲート電極Ｇをマスクとして前記半導体基板１０に導電物質のイオンを注入して、ゲート電極Ｇとオーバーラップされる領域にソース／ドレイン領域２０が形成される。このように半導体基板にゲート電極Ｇおよびソース／ドレイン領域２０が形成されると、後続するサリサイド工程の前工程としての洗浄工程が行われる。この洗浄工程は、シリサイド膜が形成されるゲート電極Ｇ及びソース／ドレイン領域２０の上部に工程進行の途中に形成される自然酸化膜を除去するための工程で、食刻処理として湿式食刻のみが行われる。
【００１７】
このとき、湿式食刻としては、硫酸（Ｈ２ＳＯ４）と過酸化水素が６：１の比率に混合された約１２０℃程度の溶液に５８０乃至６２０秒の間にわたって、ゲート電極Ｇ及びソース／ドレイン領域２０が具備された半導体基板１０を沈漬した後、これをＨＦとＨ２Ｏが１００：１の比率に希釈された溶液に再び沈漬して、２００乃至３００秒程度の間にわたって食刻するのが適切である。このように、食刻時間は、好ましくは２００乃至３００秒の間であるが、洗浄効果に最も優れた食刻時間は約２５０秒程度である。従来技術の湿式食刻では、本発明と同一な条件の食刻液で約１００秒程度食刻したが、これでは洗浄効果が弱くなり、ＲＦスパッタリング食刻の段階をさらに行うことになっていた。この結果、ＲＦスパッタリング食刻によるパーティクルの付着などの従来技術の問題点が発生していた。
【００１８】
そこで、本発明ではこのような条件で湿式食刻のみを行うことによって、従来のようなＲＦスパッタリング食刻を行っていないことにより生じ得る洗浄効果の低下を克服しつつ、ＲＦスパッタリング食刻を行わないことによって、ＲＦスパッタリング食刻に起因して発生されるパーティクルを抑制して、コバルトシリサイド膜の形成時の不良を防止できる。また、コバルトシリサイド膜を所望の厚さに形成することができる。
【００１９】
図２は、第２段階を示す。図２は、前記洗浄工程が完了したゲート電極Ｇ及びソース／ドレイン領域２０を含んだ半導体基板の全面にコバルト膜２２及びチタニウム窒化膜２４が形成された状態を図示する。以下、この過程を詳しく説明する。ゲート電極Ｇ及びソース／ドレイン領域２０を含んだ半導体基板１０に対して洗浄工程が完了した後に、ゲート電極Ｇ及びソース／ドレイン領域２０を含んだ半導体基板１０の全面に高融点金属のコバルト膜２２を蒸着により形成する。前記コバルト膜２２は約１５０Ａの厚さで通常の蒸着法、例えば、スパッタリング法などを通じて形成される。次いで、同じ反応チャンバ内で前記コバルト膜２２上に一つのキャッピング膜としてチタニウム窒化膜２４を蒸着により形成する。前記チタニウム窒化膜２４はアルゴンガス及び窒素ガスを１：０．１乃至１：２の比率に混合されたガス雰囲気中で蒸着により約１００Ａ程度の厚さに形成される。このとき、蒸着されたチタニウム窒化膜２４としては、通常のチタニウム窒化膜（ＴｉＮ）に比べてチタニウムの豊かなチタニウムリッチのチタニウム窒化膜（Ｔｉ−ｒｉｃｈ ＴｉＮ）２４を用いる。このようにチタンリッチのチタニウム窒化膜を用いるのは、以後に形成されるコバルトシリサイド膜をより安定的に作業者の所望する厚さに形成するためである。
【００２０】
図３は、第３段階を示す。図３では、前記第２段階後の結果物上に第１熱処理工程を行ってゲート電極Ｇ及びソース／ドレイン領域２０にコバルトモノシリサイド２６膜が形成され、前記コバルトモノシリサイド２６膜の形成されない領域の高融点金属（コバルト膜２２）及びキャッピング膜（チタニウム窒化膜２４）が除去された状態が図示されている。以下、この過程を詳しく説明する。前記第２段階の結果物上に第１熱処理工程を行うと、前記ゲート電極Ｇおよびソース／ドレイン領域の上部にコバルトモノシリサイド２６膜が形成される。ここで行う第１熱処理工程は、約４５０乃至５００℃の低い温度でのＲＴＳ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｓａｌｉｃｉｄａｔｉｏｎ）工程により行われる。ＲＴＳとは、ラピッドサーマルプロセス（ＲＴＰ）を適用したサリサイド工程である。このとき、前記コバルト膜２２上に形成された前記チタニウムリチチタニウム窒化膜２４は、キャッピング層として作用して、前記熱処理工程の際にコバルト膜２２の拡散を防止し、コバルトモノシリサイド２６膜の形成反応速度を制御する役割をする。
【００２１】
一方、前記コバルト膜２２が第１熱処理工程の間に前記ソース／ドレイン領域２０及びゲート電極Ｇを構成する導電物質（即ち、ゲート導電層及びイオン注入された導電物質）と反応してコバルトモノシリサイド膜２６が形成される。次いで、第１熱処理工程の後にコバルトモノシリサイド膜２６が形成されていない領域、即ち、ゲート電極Ｇ上部及びソース／ドレイン領域を以外の残りの領域に形成されたコバルト膜２２およびチタニウム窒化膜２４を食刻を通じて除去する。このとき、使用される食刻液は硫酸、水酸化アンモニウムなどを含む。
【００２２】
図４は、第４段階を示す。図４では、前記第３段階後の結果物のコバルトモノシリサイド２６に対して第２熱処理工程を行うことで、コバルトジシリサイド２８膜を形成して、サリサイド工程の進行を完了した状態が示されている。以下、その過程を詳しく説明する。即ち、前記第３段階後の結果物上に第２熱処理工程を行うと、前記コバルトモノシリサイド２６膜が変化し、コバルトジシリサイド２８が形成される。ここで行う第２熱処理工程は、約７５０乃至９００℃の高温でのＲＴＳ工程によって行われる。このようにコバルトモノシリサイド膜が変化して、さらに安定的で低い固有抵抗をもつコバルトジシリサイド膜２８が形成され、サリサイド工程が完了する。
【００２３】
このように本実施の形態では、従来技術と異なり、ＲＦスパッタリング食刻を行わないようにしつつ、ＲＦスパッタリング食刻をしないことに起因する洗浄効果の低下については湿式食刻の工程条件を強化して自然酸化膜を除去する。この結果、以後に行われるコバルトサリサイド膜の形成の際の不良が防止される。また、キャッピング膜を用いてチタニウムリッチのチタニウム窒化膜を形成することにより、コバルトサリサイド膜をより安定的に所望の厚さに形成することができる。
【００２４】
以上のように本発明のサリサイド工程を用いる半導体素子の製造方法の好適な実施の形態について説明したが、本発明はこの場合に限られることなく、特許請求の範囲に示されるような本発明の精神を逸脱しない範囲で、当業者によって種々の変更、省略、および追加が可能であることは勿論である。
【００２５】
たとえば、上記の実施の形態では、高融点金属膜としてコバルト膜を用い、キャッピング膜としてチタニウムリッチのチタニウム窒化膜を用いる場合を説明したが、本発明は、この場合に限られるものではない。
【００２６】
【発明の効果】
以上説明したように本発明は、食刻処理として湿式食刻のみを用いてパーティクルの発生を抑制することにより、コバルトシリサイド膜などのシリサイド膜の形成の際の不良を防止し、コバルトシリサイド膜などのシリサイド膜を所望の厚さに形成することができるという効果を奏する。
【００２７】
又、本発明はキャッピング膜を用いてチタニウムリッチのチタニウム窒化膜を形成することにより、コバルトシリサイド膜を更に安定的に所望の厚さに形成できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明によるサリサイド工程を用いる半導体素子の製造方法における第１段階の工程を示す工程順序図である。
【図２】図１に後続する第２段階の工程を示す工程順序図である。
【図３】図２に後続する第３段階の工程を示す工程順序図である。
【図４】図３に後続する第４段階の工程を示す工程順序図である。
【符号の説明】
１０…半導体基板、
Ｇ…ゲート電極、
２０…ソース／ドレイン領域、
２２…コバルト膜（高融点金属膜）、
２４…チタンリッチのチタニウム窒化膜（キャッピング膜）、
２６…コバルトモノシリサイド膜（モノシリサイド膜）、
２８…コバルトジシリサイド膜（ジシリサイド膜）。
Claims (10)
- 半導体基板にゲート電極及びソース／ドレイン領域を形成し、食刻処理として湿式食刻のみを行う第１段階と、
前記第１段階後の結果物の全面に高融点金属膜及びキャッピング膜を順次形成する第２段階と、
前記第２段階後の結果物上に第１熱処理工程を行って前記ゲート電極及びソース／ドレイン領域にモノシリサイド膜を形成し、前記モノシリサイド膜の形成された領域を除いた領域の高融点金属膜及びキャッピング膜を除去する第３段階と、
前記第３段階後の結果物上に第２熱処理工程を行ってジシリサイド膜を形成する第４段階と、からなることを特徴とするサリサイド工程を用いる半導体素子の製造方法。 - 前記湿式食刻は前記ゲート電極及びソース／ドレイン領域上に形成された自然酸化膜を除去するために行われることを特徴とする請求項１に記載のサリサイド工程を用いる半導体素子の製造方法。
- 前記湿式食刻は２００乃至３００秒の間にわたって行われることを特徴とする請求項１又は２に記載のサリサイド工程を用いる半導体素子の製造方法。
- 前記キャッピング膜はチタニウムリッチのチタニウム窒化膜で形成されることを特徴とする請求項１に記載のサリサイド工程を用いる半導体素子の製造方法。
- 高融点金属膜はコバルト膜で形成されることを特徴とする請求項１に記載のサリサイド工程を用いる半導体素子の製造方法。
- 前記第１熱処理工程は４５０乃至５００℃の温度でＲＴＳ工程により行われることを特徴とする請求項１に記載のサリサイド工程を用いる半導体素子の製造方法。
- 前記第２熱処理工程は７５０乃至９００℃の温度でＲＴＳ工程により行われることを特徴とする請求項１に記載のサリサイド工程を用いる半導体素子の製造方法。
- 前記第３段階では、モノシリサイド膜の形成された領域を除いた領域の高融点金属及びチタニウム窒化膜は、食刻を通じて除去されることを特徴とする請求項１に記載のサリサイド工程を用いる半導体素子の製造方法。
- 半導体基板に形成されたゲート電極及びソース／ドレイン領域において、
シリサイド膜を形成する段階の前工程で、食刻処理として、前記ゲート電極及びソース／ドレイン領域に２００乃至３００秒の間にわたる湿式食刻のみを行う段階を備えることを特徴とするサリサイド工程を用いる半導体素子の製造方法。 - ゲート電極及びソース／ドレイン領域が形成された半導体基板の全面に高融点金属膜を形成してから熱処理してゲート電極及びソース／ドレイン領域のみにシリサイド膜を形成するサリサイド工程において、
前記高融点金属膜の上部にキャッピング膜を形成することを特徴とするサリサイド工程を用いる半導体素子の製造方法。
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Cited By (1)
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