JP2004177536A

JP2004177536A - Digital image signal pretreatment circuit

Info

Publication number: JP2004177536A
Application number: JP2002341755A
Authority: JP
Inventors: Yoshikazu Seko; 美和世古; Rika Wakita; 里加脇田
Original assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Current assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Priority date: 2002-11-26
Filing date: 2002-11-26
Publication date: 2004-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To solve such a problem that the weight of color of ineffective bits can not be designed freely on an user side of a semiconductor integrated circuit because the fixation of the ineffective bits to H or L when a display is performed at the number of gradation smaller than the maximum number of gradation 2<SP>n</SP>is determined on the design stage of the semiconductor integrated circuit constituting a pretreatment circuit in the pretreatment circuit of a digital picture signal inputted into a signal line driving circuit of a display device having the variable number of gradation which performs gradation display at the maximum number of gradation 2<SP>n</SP>in accordance with a logic of the picture signal of the maximum (n) bits. <P>SOLUTION: When the picture signal is k=5 (<n=6) bits, k=5 bits are made to be the high-order bit and the pretreatment circuit has registers 62R, 62B which rewritably stores (n-k)=1 bit signal as the low-order bit corresponding to every gradation of the number of gradation 2<SP>k</SP>=32. Thus, the picture signal of 6 bits consisting of the picture signal of k=5 bits and the 1 bit signal from the registers 62R, 62B corresponding to the logic of the picture signal of k=5 bits are outputted to the signal line driving circuit. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル画像信号前処理回路に関し、特に最大ｎビットの画像信号の論理に対応して最大階調数２^ｎで階調表示を行う階調数可変の表示装置の信号線駆動回路に入力されるデジタル画像信号の前処理回路に関する。
【０００２】
【従来の技術】
携帯電話、ノートパソコンおよびその他の携帯用情報機器で用いられる液晶表示装置等の表示装置において、階調数可変の構成のものがある（例えば、特許文献１を参照。）。以下、この種の表示装置として、特許文献１に記載の液晶表示装置について説明する。尚、以下において言及する論理回路は全て正論理で動作するものとする。また、論理回路における信号の値を示す論理レベルのうちＨレベル（ハイレベル）を“Ｈ”で、Ｌレベル（ローレベル）を“Ｌ”で、それぞれ示すものとする。この液晶表示装置は、図３に示すように、表示制御回路２００と、信号線駆動回路３００１，３００２と、走査線駆動回路４００と、液晶パネル５００とを備え、携帯用情報機器の本体回路１００に含まれるＣＰＵ１０に接続されており、例えば、Ｒ（赤色），Ｇ（緑色）、Ｂ（青色）の３種類の各最大６ビットの画像信号からなるカラー画像信号の各論理に対応して各最大階調数６４で階調表示を行う階調数可変のカラー液晶表示装置である。この液晶表示装置の信号線駆動回路３００１，３００２は、Ｒ，Ｇ，Ｂの各最大６ビットの画像信号を入力可能とするため、６×３個の入力端を有している。従って、この液晶表示装置で、階調数をＲ，Ｇ，Ｂ各最大階調数６４より少ない、例えば、Ｒ，Ｇ，Ｂの各４ビットの画像信号の論理に対応して各１６階調で階調表示する場合でも、信号線駆動回路３００１，３００２には、６×３個の入力端に対応して、Ｒ，Ｇ，Ｂの各６ビット信号ＯＲ，ＯＧ，ＯＢを表示制御回路２００から供給しなければならない。
【０００３】
この１６階調で階調表示する場合のＲ，Ｇ，Ｂの各６ビット信号ＯＲ，ＯＧ，ＯＢは、図４に示すように、表示制御回路２００の出力制御回路２５で生成される。出力制御回路２５は、階調制御信号ＧＳ１，ＧＳ２に基づき、表示メモリ２１からの３種類のメモリ画像信号ＭＲ，ＭＧ，ＭＢのそれぞれを構成する６ビットのうち選択された１６階調に対応する上位４ビットを有効ビットとしてそのままのビットを維持し、表示以外のビットである下位２ビットを無効ビットとして“Ｈ”または“Ｌ”に固定した信号を生成し、これらを６ビット信号ＯＲ，ＯＧ，ＯＢとして出力するデジタル画像信号前処理回路を構成している。
【０００４】
次に、６ビット信号ＯＲ，ＯＧ，ＯＢの下位の無効ビットが“Ｌ”に固定される場合の出力制御回路２５の例を図５を参照して説明する。階調制御信号ＧＳ１，ＧＳ２の値に応じて、階調数を示すモード（以下「階調モード」という）が図５（ｂ）に示すように設定される。６４階調で階調表示する場合、ＧＳ１＝ＧＳ２＝“Ｈ”により、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを６ビットで表現する「６ビットモード」に設定され、最大階調数である６４が選択階調数として指定される。１６階調で階調表示する場合、ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”により、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを４ビットで表現する「４ビットモード」に設定され、選択階調数として１６が指定される。
【０００５】
図５（ｂ）に示すような階調制御信号ＧＳ１，ＧＳ２による階調モードの設定（選択階調数の指定）に対応して、選択階調数での画像表示に使用されるビット以外のビットの値をＬレベルに固定するため、出力制御回路２５は、図５（ａ）に示すように構成されている。すなわち、この出力制御回路２５では、階調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａを生成するＡＮＤゲート２５１と、階調制御信号ＧＳ１とＧＳ２の論理和の信号ＧＳｂを生成するＯＲゲート２５２と、メモリ画像信号ＭＲ，ＭＧ，ＭＢの所定ビットをマスクするための１５個のＡＮＤゲートとが、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの選択階調数での画像表示に使用されるビット以外のビットが以下に述べる如くマスクされるように接続されている。すなわち、６４階調で階調表示する場合、ＧＳ１＝ＧＳ２＝“Ｈ”により、各メモリ画像信号ＭＲ，ＭＧ，ＭＢを構成する６ビットのいずれもマスクされずに出力制御回路２５から出力される。１６階調で階調表示する場合、ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”により、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの下位２ビット（ＭＲ０，ＭＲ１，ＭＧ０，ＭＧ１，ＭＢ０，ＭＢ１）がマスクされてＬレベルに固定され、他のビットはマスクされずにそのまま出力される。
【０００６】
【特許文献１】
特開２００２−２５８８０２号公報
【０００７】
【発明が解決しようとする課題】
上述した液晶表示装置では、信号線駆動回路に供給されるＲ，Ｇ，Ｂの各デジタル画像信号の無効ビットは、表示制御回路２００の出力制御回路２５で “Ｈ”または“Ｌ”のどちらかに固定され、この固定は回路構成で設計段階で決定されている。そのため、表示制御回路２００から出力される各デジタル画像信号は、次のようになる。例えば、１６階調で６ビットの下位２ビットが無効ビットとして“Ｈ”に固定される設計の場合、６４階調での第６４階調目（白表示）の６ビット信号“１１１１１１”に対応して、１６階調でも、 “１１１１１１”となり、液晶パネルには６４階調のときと同一の色調で表示されるが、６４階調での第１階調目（黒表示）の６ビット信号“００００００”に対応して、１６階調では、 “００００１１”となり、液晶パネルには６４階調の第４階調目で表示され、下位２ビットの色の重みが変わる。また、“Ｌ”に固定される設計の場合、６４階調での第１階調目（黒表示）の６ビット信号“００００００”に対応して、１６階調でも、“００００００”となり、液晶パネルには６４階調のときと同一の色調で表示されるが、６４階調での第６４階調目（白表示）の６ビット信号“１１１１１１”に対応して、１６階調では、“１１１１００”となり、液晶パネルには６４階調の第６１階調目で表示され、下位２ビットの色の重みが変わる。同様に、中間の階調においても、回路構成で設計段階に固定されたレベルにより下位２ビットの色の重みが変わる。従って、無効ビットの固定される“Ｈ”または“Ｌ”レベルは、表示制御回路２００を含む半導体集積回路の設計段階で決定されるため、半導体集積回路のユーザ側で無効ビットの色の重みを自由に設定できないという問題がある。
本発明は上記問題点に鑑み、最大ｎビットの画像信号の論理に対応して最大階調数２^ｎで階調表示を行う階調数可変の表示装置の信号線駆動回路に入力されるデジタル画像信号の前処理回路において、最大階調数より少ない階調数で表示する場合の無効ビットのＨまたはＬへの固定を階調レベル単位に任意に設定可能としたデジタル画像信号前処理回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のデジタル画像信号前処理回路は、最大ｎ（ｎ：２以上の整数）ビットの画像信号の論理に対応する最大階調数２^ｎの階調表示能力を有し、ｋ（＜ｎ）ビットの画像信号の論理に対応する階調数２^ｋの階調表示に切替え可能な階調数可変の表示装置の信号線駆動回路に、画像信号がｋビットのとき、前記ｋビット信号からなる上位ｋビットと、固定信号からなる下位（ｎ−ｋ）ビットとで構成されるｎビットの画像信号を出力するデジタル画像信号前処理回路において、前記固定信号として階調数２^ｋの各階調に対応した任意のデータを書き換え可能に記憶するレジスタを有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の一実施例のデジタル画像信号前処理回路について、Ｒ，Ｇ，Ｂ各最大６ビットの画像信号からなるカラー画像信号の各論理に対応して各最大階調数６４で階調表示（６４×６４×６４＝２６２１４４色表示）を行う能力を有するとともに、切替えによりＲ，Ｇ，Ｂ各５，６，５ビットの画像信号の各論理に対応して各階調数３２，６４，３２の階調表示（３２×６４×３２＝６５５３６色表示）を行うことができるカラー液晶表示装置に用いる場合を例に説明する。このデジタル画像信号前処理回路は、カラー液晶表示装置において、信号線駆動回路へのデータ入力の前処理回路として配置される。カラー液晶表示装置を構成する表示制御回路および信号線駆動回路が１個の半導体集積回路装置で構成されている場合は、この半導体集積回路装置内に配置される。また、カラー液晶表示装置を構成する表示制御回路および信号線駆動回路が個々の半導体集積回路装置で構成されている場合は、表示制御回路を構成する半導体集積回路装置のデータ出力段に配置、または、信号線駆動回路を構成する半導体集積回路装置のデータ入力段に配置することができるが、表示制御回路を構成する半導体集積回路装置に配置するほうが配線が増加せず好ましい。
【００１０】
図１に示すように、デジタル画像信号前処理回路６００は、Ｒの画像信号として、ｎ＝６ビットの最大ビット数の画像信号ＩＲ５〜ＩＲ０またはｋ＝５ビットの画像信号ＩＲ５〜ＩＲ１（以下、ＩＲ５〜ＩＲ０／１という）が入力され内部処理されて、ｎ＝６ビットの画像信号ＯＲ５〜ＯＲ０が出力される前処理回路６０_Ｒと、Ｂの画像信号として、ｎ＝６ビットの最大ビット数の画像信号ＩＢ５〜ＩＢ０またはｋ＝５ビットの画像信号ＩＢ５〜ＩＢ１（以下、ＩＢ５〜ＩＢ０／１という）が入力され内部処理されて、ｎ＝６ビットの画像信号ＯＢ５〜ＯＢ０が出力される前処理回路６０_Ｂと、Ｇの画像信号として、ｎ＝６ビットの最大ビット数の画像信号ＩＧ５〜ＩＧ０が入力され、その信号がそのままｎ＝６ビットの画像信号ＯＧ５〜ＯＧ０として出力される６ビットバス６１とで構成されている。
【００１１】
各前処理回路６０_Ｒ，６０_Ｂは、アドレスデコーダ付きレジスタ６２_Ｒ，６２_Ｂと、第１セレクタ６３_Ｒ，６３_Ｂと、第２セレクタ６４_Ｒ，６４_Ｂとを有している。そして、各前処理回路６０_Ｒ，６０_Ｂに入力される画像信号ＩＲ５〜ＩＲ０／１，ＩＢ５〜ＩＢ０／１のうち、画像信号ＩＲ５〜ＩＲ１，ＩＢ５〜ＩＢ１が５ビットバス６５_Ｒ，６５_Ｂを介して、第１セレクタ６３_Ｒ，６３_Ｂに供給されるとともに、そのまま画像信号ＯＲ５〜ＯＲ１，ＯＢ５〜ＯＢ１として出力され、画像信号ＩＲ０，ＩＢ０が１ビットバス６６_Ｒ，６６_Ｂを介して、第２セレクタ６４_Ｒ，６４_Ｂに供給される。
【００１２】
各レジスタ６２_Ｒ，６２_Ｂは、クロック信号ＣＬＫと、階調数２^ｋ＝３２の各階調に対応した５ビットのアドレス信号ＡＤと、階調数３２の各階調に対応してそれぞれ任意に指定したｎ−ｋ＝１ビットの固定信号ＦＲ（０）〜ＦＲ（３１），ＦＢ（０）〜ＦＢ（３１）が入力され、クロック信号ＣＬＫに同期して、アドレス信号ＡＤにより指定された各アドレスに、固定信号ＦＲ（０）〜ＦＲ（３１），ＦＢ（０）〜ＦＢ（３１）を記憶保持するとともに、第１セレクタ６３_Ｒ，６３_Ｂに出力する。
【００１３】
第１セレクタ６３_Ｒ，６３_Ｂは、データ信号として固定信号ＦＲ（０）〜ＦＲ（３１），ＦＢ（０）〜ＦＢ（３１）が入力されるとともに、選択制御信号ＦＲＳ，ＦＢＳとしてｋ＝５ビットの画像信号ＩＲ５〜ＩＲ１，ＩＢ５〜ＩＢ１が入力され、固定信号ＦＲ（０）〜ＦＲ（３１），ＦＢ（０）〜ＦＢ（３１）のうち、画像信号ＩＲ５〜ＩＲ１，ＩＢ５〜ＩＢ１により指定された階調に対応した固定信号を選択し、固定信号ＯＦＲ，ＯＦＢとして第２セレクタ６４_Ｒ，６４_Ｂに出力する。
【００１４】
第２セレクタ６４_Ｒ，６４_Ｂは、データ信号として固定信号ＯＦＲ，ＯＦＢと画像信号ＩＲ０，ＩＢ０とが入力されるとともに、選択制御信号として階調切替信号ＣＳが入力され、２６２１４４色表示の階調表示が選択されたとき、例えば、ＣＳ＝“Ｈ”が入力され、画像信号ＩＲ０，ＩＢ０を選択し、６５５３６色表示の階調表示が選択されたとき、ＣＳ＝“Ｌ”が入力され、固定信号ＯＦＲ，ＯＦＢを選択して、画像信号ＯＲ０，ＯＢ０として信号線駆動回路に出力する。
【００１５】
次にデジタル画像信号前処理回路６００の動作について、図２を参照して説明する。予め、各レジスタ６２_Ｒ，６２_Ｂには、クロック信号ＣＬＫに同期して、アドレス信号ＡＤにより指定された各アドレスに、階調数３２の各階調に対応してそれぞれ任意に指定した１ビットの固定信号ＦＲ（０）〜ＦＲ（３１），ＦＢ（０）〜ＦＢ（１）が記憶保持されている。図２に示すように、例えば、階調データ“０００００”に対応してＦＲ（０），ＦＢ（０）＝“０”、階調データ“００００１”に対応してＦＲ（１），ＦＢ（１）＝“１”、…、階調データ“１１１１０”に対応してＦＲ（３０），ＦＢ（３０）＝“０”、階調データ“１１１１１”に対応してＦＲ（３１），ＦＢ（３１）＝“１”に設定されている。
【００１６】
先ず、カラー液晶表示装置がＲ，Ｇ，Ｂ各階調数３２，６４，３２の階調表示（Ｒ３２×６４×３２＝６５５３６色）に切替えられた場合について説明する。デジタル画像信号前処理回路６００に画像信号ＩＲ５〜ＩＲ１＝“１１１１１”，“０００００”，ＩＧ５〜ＩＧ０＝“１１１１１１”，“００００００”，ＩＢ５〜ＩＢ１＝“１１１１０”，“００００１”が入力されると、画像信号ＩＲ５〜ＩＲ１＝“１１１１１”，“０００００”，ＩＧ５〜ＩＧ０＝“１１１１１１”，“００００００”，ＩＢ５〜ＩＢ１＝“１１１１０”，“００００１”は、そのまま画像信号ＯＲ５〜ＯＲ１＝“１１１１１”，“０００００”，ＯＧ５〜ＯＧ０＝“１１１１１１”，“００００００”，ＯＢ５〜ＯＢ１＝“１１１１０”，“００００１”として出力される。そして、前処理回路６０_Ｒ，６０_Ｂにおいて、第１セレクタ６３_Ｒ，６３_Ｂで画像信号ＩＲ５〜ＩＲ１＝“１１１１１”，“０００００”，ＩＢ５〜ＩＢ１＝“１１１１０”，“００００１”を選択制御信号ＦＲＳ，ＦＢＳとしてＦＲ（３１）＝“１”，ＦＲ（０）＝“０”，ＦＢ（３０）＝“０”，ＦＢ（１）＝“１”が固定信号ＯＦＲ，ＯＦＢとして選択され、さらに、第２セレクタ６４_Ｒ，６４_Ｂで階調切替信号ＣＳ＝“Ｌ”を選択制御信号としてＯＦＲ＝“１”，“０”，ＯＦＢ＝“０”，“１”が選択され、画像信号ＯＲ０＝“１”，“０”，ＯＢ０＝“０”，“１”として出力される。その結果、デジタル画像信号前処理回路６００から信号線制御回路へ、画像信号ＯＲ５〜ＯＲ０＝“１１１１１１”，“００００００”，ＯＧ５〜ＯＧ０＝“１１１１１１”，“００００００”，ＯＢ５〜ＯＢ０＝“１１１１００”，“００００１１”が出力されることになる。
【００１７】
次に、カラー液晶表示装置がＲ，Ｇ，Ｂ各最大階調数６４の階調表示（６４×６４×６４＝２６２１４４色表示）に切替えられた場合について説明する。デジタル画像信号前処理回路６００に画像信号ＩＲ５〜ＩＲ０＝“１１１１１０”，“０００００１”，ＩＧ５〜ＩＧ０＝“１１１１１０”，“０００００１”，ＩＢ５〜ＩＢ０＝“１１１１１０”，“０００００１”が入力されると、画像信号ＩＲ５〜ＩＲ１＝“１１１１１”，“０００００”，ＩＧ５〜ＩＧ０＝“１１１１１０”，“０００００１”，ＩＢ５〜ＩＢ１＝“１１１１１”，“０００００”は、そのまま画像信号ＯＲ５〜ＯＲ１＝“１１１１１０”，“０００００１”，ＯＧ５〜ＯＧ０＝“１１１１１０”，“０００００１”，ＯＢ５〜ＯＢ１＝“１１１１１”，“０００００”として出力される。そして、前処理回路６０_Ｒ，６０_Ｂにおいて、第２セレクタ６４_Ｒ，６４_Ｂで階調切替信号ＣＳ＝“Ｈ”を選択制御信号としてＩＲ０＝“０”，“１”，ＩＢ０＝“０”，“１”が選択され、画像信号ＯＲ０＝“０”，“１”，ＯＢ０＝“０”，“１”として出力される。その結果、デジタル画像信号前処理回路６００から信号線制御回路へ、画像信号ＯＲ５〜ＯＲ０＝“１１１１１０”，“０００００１”，ＯＧ５〜ＯＧ０＝“１１１１１０”，“０００００１”，ＯＢ５〜ＯＢ０＝“１１１１１０”，“０００００１”が出力されることになる。
【００１８】
以上に説明したように、階調表示を２６２１４４色／６５５３６色切替可能な表示装置の信号線駆動回路に入力されるデジタル画像信号の前処理回路として、上記構成のデジタル画像信号前処理回路６００を用いることにより、信号線制御回路に供給される画像信号ＯＲ５〜ＯＲ０，ＯＧ５〜ＯＧ０，ＯＢ５〜ＯＢ０のうち画像信号ＯＲ０，ＯＢ０を固定信号として、デジタル画像信号前処理回路６００を構成する半導体集積回路のユーザ側で任意のデータに設定することができる。
【００１９】
尚、上記実施例では、階調表示を２６２１４４色／６５５３６色切替可能な表示装置に適用されるデジタル画像信号前処理回路６００を例に説明したが、これに限定されることなく、最大階調表示や切替えられる階調表示が他の階調表示の表示装置にも適用することができる。また、最大階調数より少ない階調数で表示する場合の固定信号が１ビットの場合を例に説明したが、２ビット以上にも適用することができる。
【００２０】
【発明の効果】
本発明によれば、最大ｎ（ｎ：２以上の整数）ビットの画像信号の論理に対応して最大階調数２^ｎで階調表示を行う階調数可変の表示装置の信号線駆動回路に入力されるデジタル画像信号のうち、減色時の固定信号をデジタル画像信号前処理回路のレジスタに外部から書き換え可能にしたので、デジタル画像信号前処理回路を構成する半導体集積回路のユーザ側でこの減色時の固定信号を任意のデータに設定することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のデジタル画像信号前処理回路のブロック回路図。
【図２】図１のデジタル画像信号前処理回路の動作を説明するタイムチャート。
【図３】従来の画像表示装置の構成を示すブロック図。
【図４】図３の画像表示装置に用いられている表示制御回路の構成を示すブロック図。
【図５】図４の表示制御回路に用いられている出力制御回路を示す回路図。
【符号の説明】[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital image signal pre-processing circuit, and more particularly to a signal line drive circuit of a gradation number variable display device that performs gradation display with a maximum gradation number of 2 ⁿ corresponding to the logic of an image signal of maximum n bits. The present invention relates to a pre-processing circuit for input digital image signals.
[0002]
[Prior art]
2. Description of the Related Art Some display devices such as a liquid crystal display device used in mobile phones, notebook computers, and other portable information devices have a configuration in which the number of gradations is variable (for example, see Patent Document 1). Hereinafter, a liquid crystal display device described in Patent Document 1 will be described as this type of display device. It is assumed that all logic circuits described below operate in positive logic. Further, among the logic levels indicating the signal values in the logic circuit, the H level (high level) is indicated by “H”, and the L level (low level) is indicated by “L”. As shown in FIG. 3, the liquid crystal display device includes a display control circuit 200, signal line driving circuits 3001 and 3002, a scanning line driving circuit 400, and a liquid crystal panel 500. Are connected to the CPU 10 included in the color image signal, for example, corresponding to each logic of a color image signal composed of a maximum of 6 bits of R (red), G (green), and B (blue) image signals. This is a color liquid crystal display device with a variable number of gradations for performing gradation display with a maximum gradation number of 64. The signal line driving circuits 3001 and 3002 of the liquid crystal display device have 6 × 3 input terminals in order to be able to input image signals of up to 6 bits each of R, G, and B. Therefore, in this liquid crystal display device, the number of gradations is smaller than the maximum number of gradations of each of R, G, and B, for example, 16 gradations corresponding to the logic of the 4-bit image signal of each of R, G, and B. , The signal line drive circuits 3001 and 3002 apply the 6-bit R, G, and B signals OR, OG, and OB to the display control circuit 200 corresponding to the 6 × 3 input terminals. Must be supplied from
[0003]
As shown in FIG. 4, the output control circuit 25 of the display control circuit 200 generates the R, G, and B 6-bit signals OR, OG, and OB in the case of performing the 16-gradation display. The output control circuit 25, based on the gradation control signals GS1 and GS2, corresponds to 16 gradations selected from the 6 bits constituting each of the three types of memory image signals MR, MG and MB from the display memory 21. A signal in which the upper 4 bits are maintained as valid bits as they are, and the lower 2 bits other than the display bits are fixed as "H" or "L" as invalid bits is generated, and these are generated as 6-bit signals OR and OG. , OB are constituted as a digital image signal preprocessing circuit.
[0004]
Next, an example of the output control circuit 25 when the lower invalid bits of the 6-bit signals OR, OG, and OB are fixed to "L" will be described with reference to FIG. According to the values of the gradation control signals GS1 and GS2, a mode indicating the number of gradations (hereinafter referred to as “gradation mode”) is set as shown in FIG. In the case of performing gradation display with 64 gradations, GS1 = GS2 = “H” is set to “6 bit mode” in which each digital image signal OR, OG, OB is represented by 6 bits, and the maximum gradation number is 64. Is designated as the number of selected gradations. In the case of gradation display with 16 gradations, GS1 = "H" and GS2 = "L" are set to "4-bit mode" in which each digital image signal OR, OG, OB is expressed in 4 bits, and the selected gradation is set. Sixteen is specified as the number.
[0005]
Corresponding to the setting of the gradation mode (designation of the number of selected gradations) by the gradation control signals GS1 and GS2 as shown in FIG. 5B, bits other than the bits used for image display at the selected number of gradations are used. In order to fix the bit value to the L level, the output control circuit 25 is configured as shown in FIG. That is, in the output control circuit 25, an AND gate 251 for generating a logical product signal GSa of the grayscale control signals GS1 and GS2, and an OR gate 252 for generating a logical sum signal GSb of the grayscale control signals GS1 and GS2. And fifteen AND gates for masking predetermined bits of the memory image signals MR, MG, MB are provided, except for bits used for image display at the selected gradation number of each of the memory image signals MR, MG, MB. The bits are connected so as to be masked as described below. That is, in the case of performing gradation display with 64 gradations, the output control circuit 25 outputs each of the memory image signals MR, MG, and MB without masking any of the 6 bits according to GS1 = GS2 = “H”. . In the case of gradation display with 16 gradations, the lower two bits (MR0, MR1, MG0, MG1, MB0, MB1) of each memory image signal MR, MG, MB are determined by GS1 = "H" and GS2 = "L". The bit is masked and fixed at the L level, and the other bits are output without being masked.
[0006]
[Patent Document 1]
JP 2002-258802 A
[Problems to be solved by the invention]
In the above-described liquid crystal display device, the invalid bit of each of the R, G, and B digital image signals supplied to the signal line drive circuit is output to the output control circuit 25 of the display control circuit 200 by either “H” or “L”. Is fixed in the circuit configuration at the design stage. Therefore, each digital image signal output from the display control circuit 200 is as follows. For example, in the case of a design in which the lower 2 bits of 6 bits are fixed to “H” as an invalid bit in 16 gradations, it corresponds to the 6-bit signal “111111” of the 64th gradation (white display) in 64 gradations. Thus, even in the 16th gradation, it becomes “111111”, and is displayed on the liquid crystal panel in the same color tone as that of the 64th gradation, but the 6-bit signal of the first gradation (black display) in the 64th gradation Corresponding to “000000”, the 16th gradation becomes “0000011”, which is displayed on the liquid crystal panel in the fourth gradation of 64 gradations, and the weight of the lower two bits changes. Further, in the case of the design fixed to “L”, “000000” is obtained even at 16 gradations, corresponding to the 6-bit signal “000000” of the first gradation (black display) at 64 gradations. The panel displays the same color tone as that at the time of 64 gradations. However, corresponding to the 6-bit signal “111111” of the 64th gradation (white display) at 64 gradations, “16th gradation” 111100 "is displayed on the liquid crystal panel at the 61st gradation of 64 gradations, and the color weight of the lower 2 bits changes. Similarly, in the intermediate gradation, the color weight of the lower two bits changes according to the level fixed at the design stage in the circuit configuration. Therefore, since the “H” or “L” level at which the invalid bit is fixed is determined at the design stage of the semiconductor integrated circuit including the display control circuit 200, the user of the semiconductor integrated circuit assigns the weight of the color of the invalid bit to the user. There is a problem that it cannot be set freely.
In view of the above problems, the present invention provides a digital signal input to a signal line driving circuit of a display device with a variable number of gradations that performs gradation display with a maximum gradation number of 2 ⁿ in correspondence with the logic of an image signal of a maximum of n bits. In the image signal preprocessing circuit, there is provided a digital image signal preprocessing circuit capable of arbitrarily setting fixation of invalid bits to H or L when displaying with a number of gradations smaller than the maximum number of gradations in units of gradation levels. The purpose is to provide.
[0008]
[Means for Solving the Problems]
The digital image signal preprocessing circuit of the present invention has a gradation display capability of a maximum gradation number 2 ⁿ corresponding to a logic of an image signal of a maximum of n (n: an integer of 2 or more) bits, and k (<n) When the image signal has k bits, the signal line drive circuit of the display device which can switch to the gradation display of 2 ^k gradations corresponding to the logic of the bit image signal is composed of the k-bit signal. In a digital image signal preprocessing circuit that outputs an n-bit image signal composed of upper k bits and lower (n−k) bits composed of a fixed signal, the fixed signal is converted to each of 2 ^k gradations. It is characterized by having a register for storing any corresponding data in a rewritable manner.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the digital image signal pre-processing circuit according to the embodiment of the present invention will be described in which the maximum number of gradations is 64 corresponding to each logic of a color image signal composed of a maximum of 6 bits of R, G and B image signals. It has the ability to perform display (64 × 64 × 64 = 262144 color display) and, by switching, each of the number of gradations 32, 64, and An example in which the present invention is used in a color liquid crystal display device capable of performing 32 gradation displays (32 × 64 × 32 = 65536 colors) will be described. This digital image signal preprocessing circuit is arranged as a preprocessing circuit for data input to a signal line driving circuit in a color liquid crystal display device. When the display control circuit and the signal line driving circuit that constitute the color liquid crystal display device are formed by one semiconductor integrated circuit device, they are arranged in this semiconductor integrated circuit device. In the case where the display control circuit and the signal line driving circuit that constitute the color liquid crystal display device are composed of individual semiconductor integrated circuit devices, they are arranged in the data output stage of the semiconductor integrated circuit device that constitutes the display control circuit, or Although it can be arranged at the data input stage of the semiconductor integrated circuit device forming the signal line driving circuit, it is preferable to arrange it in the semiconductor integrated circuit device forming the display control circuit because the number of wirings does not increase.
[0010]
As shown in FIG. 1, the digital image signal preprocessing circuit 600 outputs an image signal IR5 to IR0 of the maximum bit number of n = 6 bits or an image signal IR5 to IR1 of k = 5 bits as an R image signal. IR5~IR0 / 1 hereinafter) is internally is input process, a preprocessing circuit 60 _R to n = 6 bits of the image signal OR5~OR0 is output, as an image signal of B, the maximum number of bits of n = 6 bits Before the image signals IB5 to IB0 of k = 5 bits or IB5 to IB1 of k = 5 bits (hereinafter referred to as IB5 to IB0 / 1) are input and internally processed, and the image signals OB5 to OB0 of n = 6 bits are output. a processing circuit 60 _B, as an image signal G, the image signal IG5~IG0 the maximum number of bits of n = 6 bits is input, the signal is directly n = 6 bits of the image signal OG5~ It is composed of a 6-bit bus 61 to be output as G0.
[0011]
Each of the preprocessing circuits 60 _R and 60 _B has registers 62 _R and 62 _B with an address decoder, first selectors 63 _R and 63 _B, and second selectors 64 _R and 64 _B. Then, the image signal IR5~IR0 / 1 input to each pre-processing circuit ₆₀ R, 60 _B, among IB5~IB0 / 1, the image signal IR5～IR1, the IB5~IB1 5-bit bus ₆₅ R, 65 _B Through the first selectors 63 _R and 63 _B , and output as they are as the image signals OR 5 to OR 1 and OB 5 to OB 1, and the image signals IR 0 and IB 0 are transmitted via the 1-bit buses 66 _R and 66 _B to the first selectors 63 _R and 63 _B. It is supplied to two selectors 64 _R and 64 _B.
[0012]
Each of the registers 62 _R and 62 _B is arbitrarily designated corresponding to the clock signal CLK, the 5-bit address signal AD corresponding to each of the gradations of 2 ^k = 32, and each of the gradations of 32. The fixed signals FR (0) to FR (31) and FB (0) to FB (31) of nk = 1 bit are input, and each address specified by the address signal AD is synchronized with the clock signal CLK. the fixed signal FR (0) ~FR (31) , stores holding the FB (0) ~FB (31) , and outputs to the first selector ₆₃ R, 63 _B.
[0013]
The first selectors 63 _R and 63 _B receive fixed signals FR (0) to FR (31) and FB (0) to FB (31) as data signals, and k = 5 as selection control signals FRS and FBS. Bit image signals IR5 to IR1 and IB5 to IB1 are input and designated by image signals IR5 to IR1 and IB5 to IB1 among fixed signals FR (0) to FR (31) and FB (0) to FB (31). The fixed signal corresponding to the selected gradation is selected and output to the second selectors 64 _R and 64 _B as fixed signals OFR and OFB.
[0014]
The second selectors 64 _R and 64 _B receive the fixed signals OFR and OFB and the image signals IR0 and IB0 as the data signals, and receive the grayscale switching signal CS as the selection control signal. When the display is selected, for example, CS = “H” is input, and the image signals IR0 and IB0 are selected. When the gradation display of 65536 colors is selected, CS = “L” is input and fixed. The signals OFR and OFB are selected and output to the signal line driving circuit as image signals OR0 and OB0.
[0015]
Next, the operation of the digital image signal preprocessing circuit 600 will be described with reference to FIG. In advance, each of the registers 62 _R and 62 _B stores, in synchronization with the clock signal CLK, a 1-bit arbitrarily designated address corresponding to each of the 32 gradations at each address designated by the address signal AD. Fixed signals FR (0) to FR (31) and FB (0) to FB (1) are stored and held. As shown in FIG. 2, for example, FR (0), FB (0) = “0” corresponding to the gradation data “00000”, and FR (1), FB ( 1) = “1”,..., FR (30), FB (30) = “0” corresponding to gradation data “11110”, FR (31), FB (corresponding to gradation data “11111” 31) = "1" is set.
[0016]
First, the case where the color liquid crystal display device is switched to the gradation display of 32, 64, and 32 gradations (R32 × 64 × 32 = 65536 colors) for each of R, G, and B will be described. When the image signals IR5 to IR1 = “11111”, “00000”, IG5 to IG0 = “111111”, “000000”, IB5 to IB1 = “11110”, “00001” are input to the digital image signal preprocessing circuit 600. , The image signals IR5 to IR1 = “11111”, “00000”, IG5 to IG0 = “111111”, “000000”, IB5 to IB1 = “11110”, “00001” are the same as the image signals OR5 to OR1 = “11111”. , “00000”, OG5 to OG0 = “111111”, “000000”, OB5 to OB1 = “11110”, “00001”. Then, the preprocessing circuit ₆₀ R, 60 _B, the image signal IR5~IR1 = "11111" in the first selector _{_{63 R, 63 B, "00000}} ", IB5~IB1 = "11110", "00001" the selection control signal FR (31) = "1", FR (0) = "0", FB (30) = "0", and FB (1) = "1" are selected as FRS and FBS as fixed signals OFR and OFB. And the second selectors 64 _R and 64 _B select OFR = “1”, “0”, OFB = “0”, “1” using the grayscale switching signal CS = “L” as a selection control signal, and output the image signal OR0. = “1”, “0”, OB0 = “0”, “1”. As a result, from the digital image signal preprocessing circuit 600 to the signal line control circuit, the image signals OR5 to OR0 = “111111”, “000000”, OG5 to OG0 = “111111”, “000000”, OB5 to OB0 = “111100” , "000011" are output.
[0017]
Next, a case will be described in which the color liquid crystal display device is switched to a gradation display (64 × 64 × 64 = 262144 color display) with a maximum gradation number of 64 for each of R, G, and B. When image signals IR5 to IR0 = “111110”, “000001”, IG5 to IG0 = “111110”, “000001”, IB5 to IB0 = “111110”, “000001” are input to the digital image signal preprocessing circuit 600. , The image signals IR5 to IR1 = “11111”, “00000”, IG5 to IG0 = “111110”, “000001”, IB5 to IB1 = “11111”, “00000” are the same as the image signals OR5 to OR1 = “111110”. , “000001”, OG5 to OG0 = “111110”, “000001”, OB5 to OB1 = “11111”, and “00000”. Then, in the pre-processing circuits 60 _R and 60 _B , the second selectors 64 _R and 64 _{B use} the gradation switching signal CS = “H” as a selection control signal and IR 0 = “0”, “1”, and IB 0 = “0”. , "1" are selected and output as image signals OR0 = "0", "1", OB0 = "0", "1". As a result, from the digital image signal preprocessing circuit 600 to the signal line control circuit, the image signals OR5 to OR0 = “111110”, “000001”, OG5 to OG0 = “111110”, “000001”, OB5 to OB0 = “111110” , "000001" are output.
[0018]
As described above, the digital image signal preprocessing circuit 600 having the above configuration is used as a preprocessing circuit for a digital image signal input to the signal line driving circuit of the display device capable of switching between 262144 colors and 65536 colors for gradation display. A semiconductor integrated circuit that constitutes the digital image signal preprocessing circuit 600 by using the image signals OR0 and OB0 among the image signals OR5 to OR0, OG5 to OG0, and OB5 to OB0 supplied to the signal line control circuit as fixed signals. User can set any data.
[0019]
In the above embodiment, the digital image signal pre-processing circuit 600 applied to the display device capable of switching the gray scale display to 262144 colors / 65536 colors has been described as an example. However, the present invention is not limited to this. The gray scale display to be displayed or switched can be applied to a display device of another gray scale display. Also, the case where the fixed signal is one bit when displaying with the number of gradations smaller than the maximum number of gradations has been described as an example, but the invention can be applied to two or more bits.
[0020]
【The invention's effect】
According to the present invention, a signal line drive circuit of a gradation number variable display device that performs gradation display with a maximum gradation number of 2 ⁿ corresponding to the logic of an image signal of a maximum of n (n: an integer of 2 or more) bits Of the digital image signal input to the digital image signal preprocessing circuit, the fixed signal at the time of color reduction can be externally rewritten into the register of the digital image signal preprocessing circuit. The fixed signal at the time of color reduction can be set to arbitrary data.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram of a digital image signal preprocessing circuit according to one embodiment of the present invention.
FIG. 2 is a time chart for explaining the operation of the digital image signal preprocessing circuit of FIG. 1;
FIG. 3 is a block diagram showing a configuration of a conventional image display device.
FIG. 4 is a block diagram illustrating a configuration of a display control circuit used in the image display device of FIG. 3;
FIG. 5 is a circuit diagram showing an output control circuit used in the display control circuit of FIG. 4;
[Explanation of symbols]

Claims

It has a gradation display capability of a maximum number of gradations of 2 ⁿ corresponding to the logic of an image signal of a maximum of n (n: an integer of 2 or more) bits and a gradation corresponding to the logic of a k (<n) bit image signal. the signal line driver circuit of the gradation number variable display device capable of switching to the gradation display of the number 2 ^k,
When the image signal is k bits, a digital image signal preprocessing circuit for outputting an n-bit image signal composed of upper k bits composed of the k-bit signal and lower (nk) bits composed of a fixed signal. ,
Digital image signal pre-processing circuit, characterized in that it has a register for rewritably storing arbitrary data corresponding to each gradation of the gray scale level 2 ^k as the fixed signal.