【０００１】
【発明の属する技術分野】
本発明は、複数の放電セルを選択的に放電させて画像を表示する表示装置およびその駆動方法に関するものである。
【０００２】
【従来の技術】
ＰＤＰ（プラズマディスプレイパネル）を用いたプラズマディスプレイ装置は、薄型化および大画面化が可能であるという利点を有する。このプラズマディスプレイ装置では、画素を構成する放電セルの放電の際の発光を利用することにより画像を表示している。
【０００３】
図１７は、従来のＰＤＰのデータドライバの構成を示す回路図である。図１７に示すデータドライバは、電力回収回路１０９とデータドライバＩＣから構成され、ＦＥＴ（電界効果型トランジスタ、以下トランジスタと称す）Ｑ１０１〜Ｑ１０４、回収コンデンサＣ１０１、回収コイルＬ１０１、ダイオードＤ１０１，Ｄ１０２を含む。
【０００４】
電力回収回路１０９は、データドライバＩＣにかかる無効電力を軽減するのに用いられる。電力回収回路１０９において、トランジスタＱ１０１は、一端が電源端子Ｖ１０１に接続され、他端がノードＮ１０１に接続され、ゲートには制御信号Ｓ１０１が入力される。電源端子Ｖ１０１には、電圧Ｖｄａが印加される。トランジスタＱ１０２は、一端がノードＮ１０１に接続され、他端が接地端子に接続され、ゲートには制御信号Ｓ１０２が入力される。ノードＮ１０１は、データドライバＩＣの電源ラインに接続される。
【０００５】
回収コンデンサＣ１０１は、ノードＮ１０３と接地端子との間に接続される。トランジスタＱ１０３およびダイオードＤ１０１は、ノードＮ１０３とノードＮ１０２との間に直列に接続される。ダイオードＤ１０２およびトランジスタＱ１０４は、ノードＮ１０２とノードＮ１０３との間に直列に接続される。トランジスタＱ１０３のゲートには、制御信号Ｓ１０３が入力され、トランジスタＱ１０４のゲートには制御信号Ｓ１０４が入力される。回収コイルＬ１０１は、ノードＮ１０２とノードＮ１０１との間に接続される。
【０００６】
図１８は、書き込み期間にデータドライバＩＣの電源ラインにデータパルスを供給する電力回収回路１０９の書き込み期間の動作の一例を示すタイミング図である。図１８には、図１７のノードＮ１０１の電圧およびトランジスタＱ１０１〜Ｑ１０４に入力される制御信号Ｓ１０１〜Ｓ１０４が示される。なお、制御信号Ｓ１０１〜Ｓ１０４は、データドライバ駆動制御信号ＤＳとしてサブフィールド処理器３から出力される信号である。
【０００７】
まず、期間ＴＡにおいて、制御信号Ｓ１０３がハイレベルになりトランジスタＱ１０３がオンする。このとき、制御信号Ｓ１０１、Ｓ１０２、Ｓ１０４はローレベルにありトランジスタＱ１０１、Ｑ１０２、Ｑ１０４はオフしている。したがって、回収コンデンサＣ１０１がトランジスタＱ１０３およびダイオードＤ１０１を介して回収コイルＬ１０１に接続され、回収コイルＬ１０１およびパネル容量ＣｐによるＬＣ共振により、ノードＮ１０１の電圧が滑らかに上昇する。このとき、回収コンデンサＣ１０１の電荷がトランジスタＱ１０３、ダイオードＤ１０１および回収コイルＬを介してデータドライバＩＣの電源ラインへ放出される。
【０００８】
次に、期間ＴＢにおいて、制御信号Ｓ１０１がハイレベルになりトランジスタＱ１０１がオンし、制御信号Ｓ１０３がローレベルになりトランジスタＱ１０３がオフする。したがって、ノードＮ１０１の電圧がＶｄａまで上昇する。
【０００９】
次に、期間ＴＣにおいて、制御信号Ｓ１０１がローレベルになりトランジスタＱ１０１がオフし、制御信号Ｓ１０４がハイレベルになりトランジスタＱ１０４がオンする。したがって、回収コンデンサＣ１０１がダイオードＤ１０２およびトランジスタＱ１０４を介して回収コイルＬ１０１に接続され、回収コイルＬ１０１およびパネル容量ＣｐによるＬＣ共振により、ノードＮ１０１の電圧が緩やかに降下する。このとき、パネル容量Ｃｐに蓄えられた電荷は、回収コイルＬ１０１、ダイオードＤ１０２およびトランジスタＱ１０４を介して回収コンデンサＣ１０１に蓄えられ、電荷が回収される。
【００１０】
次に、期間ＴＤにおいて、制御信号Ｓ１０４がローレベルになりトランジスタＱ１０４がオフし、制御信号Ｓ１０２がハイレベルになりトランジスタＱ１０２がオンする。したがって、ノードＮ１０１の電圧が接地端子まで下降する。
【００１１】
上記の動作を書き込み期間において接地端子と電圧Ｖｄａとの間で周期的に繰り返し行う（例えば、特許文献１参照）。また、データドライバＩＣにかかる無効電力を、パネル負荷に応じて軽減している場合もあった（例えば、特許文献２または特許文献３参照）。
【００１２】
【特許文献１】
特許第２９４６９２１号公報
【特許文献２】
特許第３０８００６４号公報
【特許文献３】
特開２００２−１５６９４１号公報
【００１３】
【発明が解決しようとする課題】
上記のように、従来のプラズマディスプレイ装置では、電力回収回路を用いてデータドライバＩＣからパネルへ印加されるデータパルスの無効電力を低減している。電力回収回路を用いない場合と電力回収回路を用いた場合のデータドライバＩＣにかかる無効電力を比較すると、動画などの自然画に対しては、電力回収回路を用いた方が十分に無効電力が低いものの、画面全体が白など、データパルスを連続的にパネルへ印加する場合には、むしろ電力回収回路を用いた方が無効電力が増大してしまう。
【００１４】
本発明の目的は、電力回収回路を用いながらも、どんな映像信号が入力されても、データパルスの無効電力を常に最小限の電力で駆動させることのできる駆動方法を提供することである。
【００１５】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る表示装置は、複数の放電セルを選択的に放電させて画像を表示する表示装置であって、画面水平方向に伸びた電極と、画面垂直方向に伸びた電極により構成される複数の放電セルを含む表示パネルと、入力映像信号に応じた画像データに対して、表示パネル内の発光すべき放電セルを選択する駆動パルスを印加する駆動手段と、放電セルに蓄積された電荷を回収し、回収された電荷を用いて駆動パルスを駆動する回収手段と、垂直方向の画像データの立上り回数を検出する検出手段と、検出手段により検出された立上り回数に応じて回収手段の出力振幅を変化させるように回収手段を制御する制御手段とを備えるものである。
【００１６】
本発明に係る表示装置においては、垂直方向の画像データの立上り回数を検出し、検出された立上り回数に応じて回収手段により出力される駆動パルスの振幅を変化させて表示パネル内の選択された放電セルに印加して放電を発生させている。したがって、データ立上り回数に応じた最適な駆動パルスを印加することができるので、駆動パルスの無効電力を最小限に低減することができる。
【００１７】
（２）第２の発明
第２の発明に係る表示装置は、第１の発明に係る表示装置の構成において、１フィールドを複数のサブフィールドに分割してサブフィールドごとに選択された放電セルを放電させて階調表示を行うために、１フィールドの画像データを各サブフィールドの画像データに変換する変換手段をさらに備え、検出手段は、サブフィールドごとの垂直方向の画像データの立上り回数を検出する検出器を含み、制御手段は、サブフィールド垂直方向画像データ立上り回数検出手段により検出されたサブフィールドごとの立上り回数に応じて回収手段の出力振幅を変化させるように回収手段を制御するものである。
【００１８】
この場合、サブフィールドごとに検出したデータ立上り回数に応じて駆動パルスの振幅を変化させることができるので、階調表示を行う場合でも、データ立上り回数に応じて、駆動パルスの無効電力を最小限に低減することができる。
【００１９】
（３）第３の発明
第３の発明に係る表示装置は、第１または第２の発明に係る表示装置の構成において、複数の放電セルは、容量性負荷を含み、回収手段は、駆動手段の電源ラインに接続される少なくとも一つのインダクタンス素子を有するインダクタンス手段と、放電セルに蓄積された電荷を回収し、回収された電荷を蓄積する容量性素子と、容量性負荷とインダクタンス素子とのＬＣ共振により駆動パルスを駆動する共振駆動手段とを備えるものである。
【００２０】
この場合、回収手段に有するインダクタンスＬと容量性負荷ＣとのＬＣ共振により駆動パルスを駆動し、駆動手段の電源ラインに供給するため、少ない消費電力で駆動パルスを駆動することができる。
【００２１】
（４）第４の発明
第４の発明に係る表示装置は、第１〜２のいずれかの発明に係る表示装置の構成において、制御手段は、検出手段により検出された立上り回数が少ないほど、回収手段の出力振幅を減少させるように制御するものである。
【００２２】
この場合、データ立上り回数が少ないほど、駆動パルスの振幅を減少させることで、より小さい無効電力で駆動することができる。
【００２３】
（５）第５の発明
第５の発明に係る表示装置は、第１〜４のいずれかの発明に係る表示装置の構成において、制御手段は、検出手段により検出された立上り回数が所定値以上になった場合、回収手段の出力振幅は変化させないように回収手段を制御するものである。
【００２４】
この場合、検出されたデータ立上り回数が所定値以上になった場合に回収手段の出力振幅を変化させないようにすることで、データ立上り回数が所定値以上になっても回収手段の出力振幅を変化させた場合よりも、駆動パルスの無効電力を低減させることができる。
【００２５】
（６）第６の発明
第６の発明に係る表示装置は、第１〜５のいずれかの発明に係る表示装置の構成において、制御手段は、複数の放電セルを選択する期間以外には、回収手段の出力をＧＮＤに接地させるように回収手段を制御するものである。
【００２６】
この場合、無効電力を低減できる駆動パルスを駆動する駆動回路のフローティング電源としてチャージポンプ回路を導入した場合、複数の放電セルを選択する期間以外には、回収手段の出力をＧＮＤに接地させることで、電位をチャージさせるコンデンサの電位を常に保つことができる。
【００２７】
（７）第７の発明
第７の発明に係る表示装置は、第１〜５のいずれかの発明に係る表示装置の構成において、回収手段の出力振幅が所定値以下にさせないように回収手段を調整する調整手段を備えるものである。
【００２８】
この場合、回収手段の出力振幅をある所定値以下にさせないように調整することで、放電セルすべてが点灯するような場合、書き込み放電をより安定に行うことができる。
【００２９】
（８）第８の発明
第７の発明に係る表示装置は、第７の発明に係る表示装置の構成において、調整手段は、回収手段に含まれるコンデンサの電位をある一定レベル以上の電位とならないように調整するものである。
【００３０】
この場合、回収手段に含まれるコンデンサの電位をある一定レベル以上の電位とならないように調整回路を設けることにより、回収手段の出力である駆動パルスは、ある一定レベル以下の振幅とならないため、放電セルすべてが点灯するような場合、書き込み放電をより安定に行うことができる。
【００３１】
（９）第９の発明
第９の発明に係る表示装置は、第７または第８の発明に係る表示装置の構成において、回収手段は、表示パネルを水平方向に少なくとも２つ以上に分割して、駆動パルスを印加できるように構成され、制御手段は、少なくとも２つ以上に分割された回収手段より印加される駆動パルスの立上りのタイミングをずらすように制御するものである。
【００３２】
この場合、ある一定レベルの振幅を保った駆動パルスが、少なくとも２つ以上に分割されたタイミングで印加されるため、書き込み放電のピーク電流を低減することができ、より安定な状態で書き込み放電を行うことができる。
【００３３】
（１０）第１０の発明
第１０の発明に係る表示装置は、複数の放電セルを選択的に放電させて画像を表示する表示装置であって、画面行方向に伸びた電極と、画面垂直方向に伸びた電極により構成される複数の放電セルを含む表示パネルと、入力映像信号に応じた画像データに対して、表示パネル内の発光すべき放電セルを選択する駆動パルスを印加する駆動手段と、放電セルに蓄積された電荷を回収し、回収された電荷を用いて駆動パルスを駆動する回収手段と、垂直方向の画像データの立下り回数を検出する検出手段と、検出手段により検出された立下り回数に応じて回収手段の出力振幅を変化させるように回収手段を制御する制御手段とを備えるものである。
【００３４】
本発明に係る表示装置においては、垂直方向の画像データの立下り回数を検出し、検出された立下り回数に応じて回収手段により出力される駆動パルスの振幅を変化させて表示パネル内の選択された放電セルに印加して放電を発生させている。したがって、データ立下り回数に応じた最適な駆動パルスを印加することができるので、駆動パルスの無効電力を最小限に低減することができる。
【００３５】
（１１）第１１の発明
第１１の発明に係る表示装置は、第１０の発明に係る表示装置の構成において、１フィールドを複数のサブフィールドに分割してサブフィールドごとに選択された放電セルを放電させて階調表示を行うために、１フィールドの画像データを各サブフィールドの画像データに変換する変換手段をさらに備え、検出手段は、サブフィールドごとの垂直方向の画像データの立下り回数を検出する検出器を含み、制御手段は、サブフィールド垂直方向画像データ立下り回数検出手段により検出されたサブフィールドごとの立下り回数に応じて回収手段の出力振幅を変化させるように回収手段を制御するものである。
【００３６】
この場合、サブフィールドごとに検出したデータ立下り回数に応じて駆動パルスの振幅を変化させることができるので、階調表示を行う場合でも、データ立下り回数に応じて、駆動パルスの無効電力を最小限に低減することができる。
【００３７】
（１２）第１２の発明
第１２の発明に係る表示装置は、第１０〜１１のいずれかの発明に係る表示装置の構成において、制御手段は、検出手段により検出された立下り回数が少ないほど、回収手段の出力振幅を減少させるように制御するものである。
【００３８】
この場合、データ立下り回数が少ないほど、駆動パルスの振幅を減少させることで、より小さい無効電力で駆動することができる。
【００３９】
（１３）第１３の発明
第１３の発明に係る表示装置は、第１０〜１２のいずれかの発明に係る表示装置の構成において、制御手段は、検出手段により検出された立下り回数が所定値以上になった場合、回収手段の出力振幅は変化させないように回収手段を制御するものである。
【００４０】
この場合、検出されたデータ立下り回数が所定値以上になった場合に回収手段の出力振幅を変化させないようにすることで、データ立下り回数が所定値以上になっても回収手段の出力振幅を変化させた場合よりも、駆動パルスの無効電力を低減させることができる。
【００４１】
【発明の実施の形態】
以下、本発明に係る表示装置の一例としてＡＣ型プラズマディスプレイ装置について説明する。
【００４２】
（実施の形態１）
図１は、本発明の第１の実施の形態によるプラズマディスプレイ装置の構成を示すブロック図である。
【００４３】
図１のプラズマディスプレイ装置は、Ａ／Ｄコンバータ（アナログ・デジタル変換器）１、映像信号−サブフィールド対応付け器２、サブフィールド処理器３、データドライバ４、スキャンドライバ５、サステインドライバ６、ＰＤＰ（プラズマディスプレイパネル）７およびサブフィールドデータ立上り回数検出器８を備える。
【００４４】
ＰＤＰ７は、複数のデータ電極（アドレス電極）１１、複数のスキャン電極（走査電極）１２および複数のサステイン電極（維持電極）１３を含む。複数のデータ電極１１は、画面の垂直方向に配列され、複数のスキャン電極１２および複数のサステイン電極１３は、画面の水平方向に配列されている。また、複数のサステイン電極１３は、共通に接続されている。データ電極１１、スキャン電極１２およびサステイン電極１３の各交点には、放電セル１４が形成され、各放電セル１４が画面上の画素を構成する。
【００４５】
データドライバ４は、ＰＤＰ７の複数のアドレス電極１１に接続されている。スキャンドライバ５は、各スキャン電極１２ごとに設けられた駆動回路を内部に備え、各駆動回路がＰＤＰ７の対応するスキャン電極１２に接続されている。サステインドライバ６は、ＰＤＰ７の複数のサステイン電極１３に接続されている。
【００４６】
Ａ／Ｄコンバータ１には、映像信号ＶＤが入力される。Ａ／Ｄコンバータ１は、アナログの映像信号ＶＤをデジタルの画像データに変換し、映像信号−サブフィールド対応付け器２へ出力する。映像信号−サブフィールド対応付け器２は、１フィールドを複数のサブフィールドに分割して表示するため、１フィールドの画像データから各サブフィールドの画像データＳＰを作成し、サブフィールド処理器３およびサブフィールドデータ立上り回数検出器８へ出力する。
【００４７】
サブフィールドデータ立上り回数検出器８は、サブフィールドごとの画像データＳＰから、ＰＤＰ７上で垂直方向つまりデータ電極１１に印加される画像データの立上り回数を検出し、その結果をサブフィールドデータ立上り回数信号ＳＬとしてサブフィールド処理器３へ出力する。
【００４８】
具体的には、サブフィールドデータ立上り回数検出器８は、映像信号−サブフィールド対応付け器２によって生成されるサブフィールドごとの放電セルの点灯／非点灯を表す１ビット情報に分解された映像信号情報を用いて、画面垂直方向ごとのつまりデータ電極１１ごとにおいて、すべてのサブフィールドのデータの立上り回数を別々に計算し、その結果をサブフィールドデータ立上り回数信号ＳＬとしてサブフィールド処理器３へ出力する。
【００４９】
例えば、サブフィールドデータ立上り回数検出器８は、内部にカウンタを備え、点灯／非点灯を表す１ビット情報に分解されたデータ電極１１ごとの映像信号情報が点灯を表してから非点灯を表すまでの信号の立上りに対して、カウンタの値を１ずつ増加させることにより、そのカウンタ値の総数をサブフィールドごとに求める。
【００５０】
サブフィールド処理器３は、サブフィールドごとの画像データＳＰおよびサブフィールドデータ立上り回数検出器８等からデータドライバ駆動制御信号ＤＳ、スキャンドライバ駆動制御信号ＣＳおよびサステインドライバ駆動制御信号ＵＳを作成し、それぞれデータドライバ４、スキャンドライバ５およびサステインドライバ６へ出力する。
【００５１】
データドライバ４は、データドライバ駆動制御信号ＤＳに従い、書き込み期間において、画像データＳＰに応じてＰＤＰ７の該当するデータ電極１１にデータパルスを印加する。スキャンドライバ５は、スキャンドライバ駆動制御信号ＣＳに従い、書き込み期間において、シフトパルスを垂直走査方向にシフトしつつＰＤＰ７の複数のスキャン電極１２に書き込みパルスを順に印加する。これにより、該当する放電セル１４においてアドレス放電が行われる。
【００５２】
また、上記の書き込み期間において、データドライバ４は、後述するように、データドライバ駆動制御信号ＤＳに従い、サブフィールドデータ立上り回数信号ＳＬに応じてデータパルスの波形を変化させる。
【００５３】
また、スキャンドライバ５は、スキャンドライバ駆動制御信号ＣＳに従い、維持期間において、周期的な維持パルスをＰＤＰ７の複数のスキャン電極１２に印加する。一方、サステインドライバ６は、サステインドライバ駆動制御信号ＵＳに従い、維持期間において、ＰＤＰ７の複数のサステイン電極１３に、スキャン電極１２の維持パルスに対して１８０°位相のずれた維持パルスを同時に印加する。これにより、該当する放電セル１４において維持放電が行われる。
【００５４】
図１に示すプラズマディスプレイ装置では、階調表示駆動方式として、ＡＤＳ（Ａｄｄｒｅｓｓ Ｄｉｓｐｌａｙ−Ｐｅｒｉｏｄ Ｓｅｐａｒａｔｉｏｎ：アドレス・表示期間分離）方式が用いられている。ＡＤＳ方式では、１フィールド（１／６０秒＝１６．６７ｍｓ）を複数のサブフィールドに時間的に分割する。
【００５５】
例えば、８ビットで２５６階調表示を行う場合には、１フィールドを８つのサブフィールドＳＦ１〜ＳＦ８に分割する。各サブフィールドＳＦ１〜ＳＦ８では、それぞれ、「１」、「２」、「４」、「８」、「１６」、「３２」、「６４」、「１２８」の明るさの重み付けがなされ、これらのサブフィールドＳＦ１〜ＳＦ８を組み合わせることにより、明るさのレベルをレベル０〜レベル２５５までの２５６段階で調整し、階調表示を行うことができる。なお、サブフィールドの分割数および重み付け値等は、上記の例に特に限定されず、種々の変更が可能であり、例えば、動画疑似輪郭を低減するために、サブフィールドＳＦ８を二つに分割して二つのサブフィールドの重み付け値を６４に設定してもよい。
【００５６】
図２は、図１のＰＤＰ７におけるデータ電極１１、スキャン電極１２およびサステイン電極１３の駆動電圧の一例を示すタイミング図である。
【００５７】
初期化および書き込み期間には、複数のスキャン電極１２に初期化パルス（セットアップパルス）Ｐｓｅｔが同時に印加される。その後、複数のスキャン電極１２に書き込みパルスＰｗが順に印加される。そして、データ電極１１からデータパルスＰｄａを受けた放電セル１４だけに所定の書き込み処理が行われる。これによりＰＤＰ７の該当する放電セルにおいてアドレス放電が行われる。
【００５８】
次に、維持期間において、複数のスキャン電極１２に維持パルスＰｓｃが周期的に印加され、複数のサステイン電極１３に維持パルスＰｓｕが周期的に印加される。維持パルスＰｓｕの位相は、維持パルスＰｓｃの位相に対して１８０°ずれている。これにより、アドレス放電に続いて維持放電が起こる。
【００５９】
次に、図１に示すデータドライバ４について詳細に説明する。図３は、図１に示すデータドライバ４の構成を示す回路図である。
【００６０】
図３に示すデータドライバ４は、電力回収回路９とデータドライバＩＣ１０から構成され、ＦＥＴ（電界効果型トランジスタ、以下トランジスタと称す）Ｑ１〜Ｑ４、Ｑ１１〜Ｑ１ｎ、Ｑ２１〜Ｑ２ｎ、回収コンデンサＣ１、回収コイルＬ、ダイオードＤ１，Ｄ２を含む。
【００６１】
電力回収回路９において、トランジスタＱ１は、一端が電源端子Ｖ１に接続され、他端がノードＮ１に接続され、ゲートには制御信号Ｓ１が入力される。電源端子Ｖ１には、電圧Ｖｄａが印加される。トランジスタＱ２は、一端がノードＮ１に接続され、他端が接地端子に接続され、ゲートには制御信号Ｓ２が入力される。
【００６２】
ノードＮ１は、データドライバＩＣ１０の電源ラインに接続される。
【００６３】
回収コンデンサＣは、ノードＮ３と接地端子との間に接続される。トランジスタＱ３およびダイオードＤ１は、ノードＮ３とノードＮ２との間に直列に接続される。ダイオードＤ２およびトランジスタＱ４は、ノードＮ２とノードＮ３との間に直列に接続される。トランジスタＱ３のゲートには、制御信号Ｓ３が入力され、トランジスタＱ４のゲートには制御信号Ｓ４が入力される。回収コイルＬは、ノードＮ２とノードＮ１との間に接続される。
【００６４】
データドライバＩＣ１０において、トランジスタＱ１１〜Ｑ１ｎは、一端がノードＮ１に接続され、他端がそれぞれデータ電極Ｃｐ１〜Ｃｐｎに接続され、ゲートには制御信号Ｓ１１〜Ｓ１ｎが入力される。トランジスタＱ２１〜Ｑ２ｎは、一端がそれぞれデータ電極Ｃｐ１〜Ｃｐｎに接続され、他端が接地端子に接続され、ゲートには制御信号Ｓ２１〜Ｓ２ｎが入力される。
【００６５】
図４に示すサブフィールド処理器３は、データ立上り回数比較器３１、Ｓ２タイミング決定部３２、放電制御信号発生器３３を含む。
【００６６】
データ立上り回数比較器３１は、Ｓ２タイミング決定部３２と接続され、実験データに基づくある所定のデータ立上り回数を記憶している。例えば、データ立上り回数が最大となる回数の９５％のデータ立上り回数が記憶されている。サブフィールドデータ立上り回数検出器８から出力されるサブフィールドデータ立上り回数信号ＳＬと比較し、サブフィールドデータ立上り回数信号ＳＬがデータ立上り回数が最大となる回数の９５％以上であった場合、１ビットのハイ信号をＳ２タイミング決定部３２へ出力し、９５％以下であれば、１ビットのロー信号をＳ２タイミング決定部３２へ出力する。
【００６７】
Ｓ２タイミング決定部３２は、データ立上り回数比較器３１と放電制御信号発生器３３に接続され、データ立上り回数比較器３１から出力される信号に応じて、Ｓ２の制御タイミングを放電制御信号発生器３３へ出力する。
【００６８】
放電制御信号発生器３３は、Ｓ２タイミング決定部３２により決定されたＳ２の制御タイミングで電力回収回路９がデータパルスを出力するように、データドライバ駆動制御信号ＤＳとして制御信号Ｓ１〜Ｓ４を出力する。
【００６９】
本実施の形態では、ＰＤＰ７が表示パネルに相当し、データドライバＩＣ１０が駆動手段に相当し、電力回収回路９が回収手段に相当し、サブフィールドデータ立上り回数検出器８が検出手段に相当し、サブフィールド処理器３が制御手段に相当し、映像信号−サブフィールド対応付け器２が変換手段に相当する。また、回収コンデンサＣ１が容量性素子に相当し、回収コイルＬがインダクタンス手段およびインダクタンス素子に相当する。
【００７０】
図５は、サブフィールドデータ立上り回数信号がデータ立上り回数が最大となる回数の９５％以下である場合の書き込み期間にデータドライバＩＣの電源ラインにデータパルスを供給する電力回収回路９の書き込み期間の動作の一例を示すタイミング図である。図５には、図３のノードＮ１の電圧およびトランジスタＱ１〜Ｑ４に入力される制御信号Ｓ１〜Ｓ４が示される。なお、制御信号Ｓ１〜Ｓ４は、データドライバ駆動制御信号ＤＳとしてサブフィールド処理器３から出力される信号である。
【００７１】
まず、期間ＴＡにおいて、制御信号Ｓ３がハイレベルになりトランジスタＱ３がオンする。このとき、制御信号Ｓ１、Ｓ２、Ｓ４はローレベルにありトランジスタＱ１、Ｑ２、Ｑ４はオフしている。したがって、回収コンデンサＣ１がトランジスタＱ３およびダイオードＤ１を介して回収コイルＬに接続され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が滑らかに上昇する。このとき、回収コンデンサＣ１の電荷がトランジスタＱ３、ダイオードＤ１および回収コイルＬを介してデータドライバＩＣ１０の電源ラインへ放出される。
【００７２】
次に、期間ＴＢにおいて、制御信号Ｓ１がハイレベルになりトランジスタＱ１がオンし、制御信号Ｓ３がローレベルになりトランジスタＱ３がオフする。ノードＮ１の電圧がＶｄａまで上昇する。
【００７３】
次に、期間ＴＣにおいて、制御信号Ｓ１がローレベルになりトランジスタＱ１がオフし、制御信号Ｓ４がハイレベルになりトランジスタＱ４がオンする。したがって、回収コンデンサＣ１がダイオードＤ２およびトランジスタＱ４を介して回収コイルＬに接続され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が緩やかに降下する。このとき、パネル容量Ｃｐに蓄えられた電荷は、回収コイルＬ、ダイオードＤ２およびトランジスタＱ４を介して回収コンデンサＣ１に蓄えられ、電荷が回収される。
【００７４】
次に、期間ＴＤにおいて、制御信号Ｓ４がローレベルになりトランジスタＱ４がオフする。したがって、トランジスタＱ１〜Ｑ４すべてがオフしているため、ノードＮ１はハイインピーダンスとなる。
【００７５】
このとき、電力回収回路９が供給するデータドライバＩＣ１０が表示させる画面垂直方向のデータの立上り回数に応じて、パネル容量への充放電量が変化するため、その充放電量に応じて、回収電位Ｖｍｉｄが変位する。このため、駆動パルスの電位は回収電位Ｖｍｉｄに応じて、電位ＶＬまで下降する。
【００７６】
上記の動作を書き込み期間において電位ＶＬと電圧Ｖｄａとの間で周期的に繰り返し行う。
【００７７】
また、図３の電力回収回路９のトランジスタＱ１およびＱ３のソース側は、接地端子に接続されていないため、制御信号Ｓ１およびＳ３は、フローティング信号として、トランジスタＱ１およびＱ３に入力される。このフローティング信号を発生させるのに必要なフローティング電源は、ＤＣ／ＤＣコンバータやチャージポンプ回路を利用して作成されるのが一般的であるが、チャージポンプ回路を利用した場合、チャージポンプ回路に使用されるコンデンサに十分な電位が充電されなければトランジスタＱ１およびＱ３は正常動作を行うことができない。そこで、本実施例では、トランジスタＱ２に入力される制御信号Ｓ２は、書き込み期間以外では、ハイの信号をトランジスタＱ２の入力し、トランジスタＱ２がオンすることで、電力回収回路の出力をＧＮＤに接地させ、チャージポンプ回路のコンデンサを常に十分な電位に充電させることができる。
【００７８】
図６は、すべての画像データに対して、図５で示した制御を行った場合のサブフィールドデータ立上り回数検出器８により検出される画面垂直方向のデータ立上り回数とデータパルスの回収電位Ｖｍｉｄの関係を表したものである。横軸には、電力回収回路９により供給されるデータドライバＩＣ１０がパネルへ負荷する画面垂直方向のデータ立上り回数が最大となるときを１００％とし、その相対比で表している。
【００７９】
例えば、ある放電セルが点灯もしくは非点灯し、隣接するすべての放電セルが非点灯もしくは点灯するような市松模様の画像データを検出した場合が最も立上り回数が多く、このときが１００％となる。また、放電セルすべてが非点灯となる場合は０％であり、放電セルすべてが点灯となる場合は、サブフィールドデータ立上り回数検出器８では、連続してハイレベルのデータを検出するため、立上り回数は１となる。
【００８０】
図に示されるように、立上り回数が多くなるほど、データドライバＩＣ１０がパネルへ負荷する充放電量は大きくなるため、回収電位は電圧Ｖｄａから電位Ｖｄａ／２の方向へ対数的に変位する。その結果、電力回収回路９より出力されるデータパルスの振幅も対数的に大きくなる。
【００８１】
次に、データドライバＩＣ１０の動作について説明する。図７は、データドライバＩＣ１０のある一例の動作を示す。あるサブフィールドにおいて、図中に示すような回収電位のデータパルスがデータドライバＩＣ１０の電源ラインに出力されているものとする。
【００８２】
制御信号Ｓ１１〜Ｓ１ｎは、データ立上り信号を反転した信号が入力される。
【００８３】
制御信号Ｓ１１には、▲１▼、▲２▼のタイミングでローとなり、トランジスタＱ１１がオンし、トランジスタＱ２１がオフする。このとき、データ電極Ｃｐ１には、電源ラインに出力された駆動パルスが印加される。
【００８４】
次に、▲３▼のタイミングで制御信号Ｓ１１はハイとなり、トランジスタＱ１１がオフし、トランジスタＱ２１がオンする。このとき、駆動パルスは電位ＶＬから接地端子へ急激に下降する。
【００８５】
次に、▲４▼のタイミングで制御信号Ｓ１１はローとなり、トランジスタＱ１１がオンし、トランジスタＱ２１はオフする。このとき、駆動パルスは、電位ＶＬまで急激に上昇し、電源ラインに出力された駆動パルスをデータ電極Ｃｐ１へ印加する。
【００８６】
制御信号Ｓ１２は、▲１▼のタイミングでローとなり、トランジスタＱ１２はオンし、トランジスタＱ２２はオフする。このとき、駆動パルスはデータ電極Ｃｐ２へ印加される。
【００８７】
次に、▲２▼のタイミングでは、制御信号Ｓ１２がハイとなり、トランジスタＱ１２はオフし、トランジスタＱ２２はオンする。このとき、駆動パルスは電位ＶＬから接地端子へ急激に下降する。
【００８８】
次に、▲３▼のタイミングでは、制御信号Ｓ１２がローとなり、トランジスタＱ１２はオンし、トランジスタＱ２２はオフする。このとき、駆動パルスは、電位ＶＬまで急激に上昇し、電源ラインに出力された駆動パルスをデータ電極Ｃｐ２へ印加する。
【００８９】
次に、▲４▼のタイミングでは、制御信号Ｓ１２がハイとなり、トランジスタＱ１２はオフし、トランジスタＱ２２はオンする。このとき、駆動パルスは電位ＶＬから接地端子へ急激に下降する。制御信号Ｓ１ｎは、▲１▼から▲４▼まで常にローとなり、トランジスタＱ１ｎはオンし、トランジスタＱ２ｎはオフする。このとき、駆動パルスはデータ電極Ｃｐｎへ連続して印加される。
【００９０】
図８は、図５に示された制御により、データ電極へデータパルスを印加したときの画面垂直方向のデータ立上り回数とデータ電力との関係を表している。横軸は、市松模様が映像信号として入力されたとき、すなわち、データ立上り回数が最も多いときを１００％として、軸１００％より左方向には、点灯する放電セルが少ない方向、軸１００％より右方向には、点灯するセルが多い方向を示している。例えば、電力回収回路が接続されるデータドライバＩＣが負荷する画面領域において、すべての放電セルが非点灯となる場合は、軸左方向の０％となり、画面全体が白となるすべての放電セルが点灯となる場合は、データ立上り回数は１回であり、軸右方向のプロット１で示される。縦軸は、それぞれ、データ立上り回数に応じて得られるデータ電力を、すべての放電セルが点灯を示す場合に、従来の制御方式で駆動パルスを放電セルに印加したときのデータ電力を１００％としたときの相対比で示している。
【００９１】
図中点線が従来の制御方式で駆動パルスを放電セルに印加したときのデータ電力比であり、実線が、前述の制御方式で駆動パルスを放電セルに印加したときのデータ電力比である。
【００９２】
図中に示されるように、データ垂直方向立上り回数が０〜９５％（領域ａ）では、前述の制御手法によるデータ電力は従来手法によるデータ電力よりも小さく、電力削減が実現できる。しかしながら、データ垂直方向立上り回数が９５〜１００％（領域ｂ）では、前述の制御方式によるデータ電力が従来手法によるデータ電力を上回っている。どんな映像信号が入力されても、常に最小限のデータ電力で表示パネルを駆動するために、以下に示すような制御を行う。
【００９３】
図１のサブフィールドデータ立上り回数検出器８により検出されたデータ垂直方向立上り回数信号ＳＬは、サブフィールド処理器３に入力され、サブフィールド処理器３では、あらかじめ用意されたデータ垂直方向立上り回数が最大となる回数に対して９５％となる回数と入力されたデータ垂直方向立上り回数信号ＳＬとを比較し、９５％以下（領域ａ）である場合は、図５の制御を行える制御信号ＤＳをデータドライバ４に出力し、９５％以上（領域ｂ）である場合は、次に示す図９の制御を行える制御信号ＤＳをデータドライバ４に出力する。
【００９４】
図９は、サブフィールドデータ立上り回数信号がデータ立上り回数が最大となる回数の９５％以上である場合の書き込み期間にデータドライバＩＣの電源ラインにデータパルスを供給する電力回収回路９の書き込み期間の動作の一例を示すタイミング図である。
【００９５】
図９には、図３のノードＮ１の電圧およびトランジスタＱ１〜Ｑ４に入力される制御信号Ｓ１〜Ｓ４が示される。なお、制御信号Ｓ１〜Ｓ４は、データドライバ駆動制御信号ＤＳとしてサブフィールド処理器３から出力される信号である。
【００９６】
まず、期間ＴＡにおいて、制御信号Ｓ３がハイレベルになりトランジスタＱ３がオンする。このとき、制御信号Ｓ１、Ｓ２、Ｓ４はローレベルにありトランジスタＱ１、Ｑ２、Ｑ４はオフしている。したがって、回収コンデンサＣ１がトランジスタＱ３およびダイオードＤ１を介して回収コイルＬに接続され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が滑らかに上昇する。このとき、回収コンデンサＣ１の電荷がトランジスタＱ１０３、ダイオードＤ１および回収コイルＬを介してデータドライバＩＣの電源ラインへ放出される。
【００９７】
次に、期間ＴＢにおいて、制御信号Ｓ１がハイレベルになりトランジスタＱ１がオンし、制御信号Ｓ３がローレベルになりトランジスタＱ３がオフする。したがって、ノードＮ１の電圧がＶｄａまで上昇する。
【００９８】
次に、期間ＴＣにおいて、制御信号Ｓ１がローレベルになりトランジスタＱ１がオフし、制御信号Ｓ４がハイレベルになりトランジスタＱ４がオンする。したがって、回収コンデンサＣ１がダイオードＤ２およびトランジスタＱ４を介して回収コイルＬに接続され、回収コイルＬおよびパネル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が緩やかに降下する。このとき、パネル容量Ｃｐに蓄えられた電荷は、回収コイルＬ、ダイオードＤ２およびトランジスタＱ４を介して回収コンデンサＣ１に蓄えられ、電荷が回収される。
【００９９】
次に、期間ＴＤにおいて、制御信号Ｓ４がローレベルになりトランジスタＱ４がオフし、制御信号Ｓ２がハイレベルになりトランジスタＱ２がオンする。したがって、ノードＮ１の電圧が接地端子まで下降する。
【０１００】
上記の動作を書き込み期間において接地端子と電圧Ｖｄａとの間で周期的に繰り返し行う。この動作は、従来手法に同じである。
【０１０１】
図１０は、本発明の実施例に基づく制御を行った場合のサブフィールドデータ立上り回数検出器８により検出される画面垂直方向のデータ立上り回数と駆動パルスの回収電位Ｖｍｉｄの関係を表したものである。横軸には、電力回収回路９により供給されるデータドライバＩＣ１０がパネルへ負荷する画面垂直方向のデータ立上り回数が最大となるときを１００％とし、その相対比で表している。
【０１０２】
例えば、ある放電セルが点灯もしくは非点灯し、隣接するすべての放電セルが非点灯もしくは点灯するような市松模様の画像データを検出した場合が最も立上り回数が多く、このときが１００％となる。また、放電セルすべてが非点灯となる場合は０％であり、放電セルすべてが点灯となる場合は、サブフィールドデータ立上り回数検出器８では、連続してハイレベルのデータを検出するため、立上り回数は１となる。
【０１０３】
図に示されるように、データ立上り回数が最大時に対して９５％以下（領域ａ）の場合には、立上り回数が多くなるほど、データドライバＩＣ１０がパネルへ負荷する充放電量は大きくなるため、回収電位は電圧Ｖｄａから電位Ｖｄａ／２の方向へに変位する。その結果、電力回収回路９より出力されるデータパルスの振幅も立上り回数が多くなるほど大きくなる。
【０１０４】
データ立上り回数が最大時に対して９５％以上（領域ｂ）の場合には、図９の制御動作が行われるため、回収電位はＶｄａ／２に固定され、データパルスの振幅もＶｄａに固定される。
【０１０５】
このように、データ垂直方向立上り回数に応じて、適応的にデータドライバ４を駆動させる制御信号を切り替えることで、常に最小限のデータ電力で、データドライバ４を駆動させることが可能となる。
【０１０６】
また、本発明の実施例では、電力回収回路を制御するために、データ垂直方向の立上り回数を検出する検出手段を設けたが、図１１に示されるように、サブフィールドデータ立上り回数検出器の代わりにサブフィールドデータ立下り回数検出器８’を設け、データ垂直方向の立下り回数を検出し、立上り回数に応じて、電力回収回路に入力される制御信号を制御しても同様の電力削減効果が得られる。
【０１０７】
（第２の実施の形態）
次に本発明の第２の実施の形態を図面を用いて説明する。
【０１０８】
書き込み放電を行う際、スキャン電極に印加されるスキャンパルスは、放電電流による電圧降下が生じるため、サステイン電極とスキャン電極との間の実効電圧が低下する。そのため、書き込み放電を行える駆動マージンに制限が生じる。スキャン電極に印加されるスキャンパルスの書き込み放電電流による電圧降下を少しでも抑制し、書き込み放電をより安定に行うために、以下のことを行っても良い。
【０１０９】
図１２は、図３に示す電力回収回路９、データドライバＩＣ１０に、さらに、回収電位調整回路２１を追加したものである。本発明の実施例では、回収電位調整回路２１が調整手段に相当する。
【０１１０】
回収電位調整回路２１は、ＰＮＰトランジスタＱ５、ダイオードＤ３、Ｄ４、抵抗Ｒ１〜Ｒ３を含む。ダイオードＤ３は、ノードＮ３とトランジスタＱ５のエミッタ側の間に直列に接続され、ダイオードＤ４は、トランジスタＱ５のベース側とエミッタ側との間に接続される。抵抗Ｒ１は、電源端子Ｖ１とトランジスタＱ５のベース側に直列に接続され、抵抗Ｒ２は、トランジスタＱ５のベース側と接地端子との間に直列に接続される。抵抗Ｒ３は、トランジスタＱ５のコレクタ側と接地端子との間に直列に接続される。
【０１１１】
抵抗Ｒ１およびＲ２による抵抗分割により、トランジスタＱ５のベース側の電位は、電源端子Ｖ１に対して電圧Ｖｒの電位が供給される。トランジスタＱ５のエミッタ側に供給される電力回収回路９のコンデンサＣ１に蓄えられる回収電位Ｖｍｉｄが電圧Ｖｒよりも大きくなると、トランジスタＱ５はオンし、抵抗Ｒ３を介して、接地端子に回収電流が流れる。この動作により、電力回収回路９のコンデンサＣ１の電位は、電圧Ｖｒ以上とならないように回収電位Ｖｍｉｄを調整することができる。
【０１１２】
電力回収回路９は、例えば、画面水平方向に対して２つ構成され、電力回収回路９の出力つまりデータパルスをデータドライバＩＣ１０の電源ラインへそれぞれ分割されて印加される。
【０１１３】
図１３は、データ垂直方向立上り回数と電力回収回路の回収電位Ｖｍｉｄとの関係を示したものである。横軸は、立上り回数が最大となる回数を１００％とし、その比で表している。図中一点鎖線が回収電位調整回路２１を設けない場合の電力回収電位Ｖｍｉｄを表している。
【０１１４】
図に示されるように、データ立上り回数が少なくなるほど、回収電位Ｖｍｉｄは大きくなる。回収電位調整回路２１を設けると、回収電位が電圧Ｖｒに達すると、トランジスタＱ５がオンし、回収電流が接地端子へ流れるため、回収電位Ｖｍｉｄは、図１３太線で示されるように、領域ｃにおいて、電圧Ｖｒより大きくならない。つまり、電力回収回路９から出力されるデータパルスの振幅も回収電位Ｖｍｉｄが電圧Ｖｒに達すると、それ以上、振幅は小さくならない。
【０１１５】
次に、図１３の駆動回路構成の制御手法について説明する。図１４は、電力回収回路９の動作タイミングを示したものである。回収電位調整回路２１により回収電位が電圧Ｖｒに調整されている場合、制御信号Ｓ１〜Ｓ４の実線は、２つの電力回収回路へ入力される制御信号Ｓ１、Ｓ３、Ｓ４のタイミングを時間Ｔｒずらすことにより、電力回収回路より出力される駆動パルスは、２通りのタイミングでそれぞれのデータドライバＩＣ１０の電源ラインに供給される。
【０１１６】
例えば、放電セルすべてが点灯する場合、回収電位調整回路２１により回収電位が電圧Ｖｒに調整されているため、データパルスは、２つのタイミングでＰＤＰへ印加される。そのため、放電タイミングも２つに分散されるため、放電電流のピークが半減され、スキャン電極に印加されるスキャンパルスの放電電流による電圧降下も低減される。すなわち、書き込み放電がより安定な状態で行われる。
【０１１７】
図１５は、回収電位調整回路２１を設けた場合のデータ垂直方向立上り回数とデータ電力の関係を示したものである。図中太線が回収電位調整回路２１を設けた場合であり、一点鎖線が回収電位調整回路２１を設けない場合であり、図中点線が従来方式による場合である。領域ｃに示されるように、より安定した書き込み放電を行うために、回収電位調整回路２１を設けることにより、データ電力は最大限の削減効果を得ることはできないが従来方式より電力が増大することはない。
【０１１８】
また、本発明の実施例として、回収電位調整回路２１の代わりに、図１６に示されるように、ツェナーダイオードＤ５をコンデンサＣ１と接地端子との間に直列に接続しても同様の回収電位調整効果が得られる。
【０１１９】
さらに、本発明の実施例では、電力回収回路を、画面水平方向に対して２つ構成し、電力回収回路の出力つまり駆動パルスをデータドライバＩＣの電源ラインへそれぞれ分割して印加しているが、電力回収回路を画面水平方向に対して３つ構成し、電力回収回路の出力である駆動パルスをデータドライバＩＣの電源へそれぞれ３つに分割して印加して良い。
【０１２０】
【発明の効果】
本発明によれば、サブフィールドごとのデータ垂直方向の立上り回数に応じてデータパルスの振幅を制御しているので、入力された映像信号に対して、常に最小限のデータ電力で駆動パルスをＰＤＰへ印加することができる。その結果、ＰＤＰの消費電力を低減することができる。
【０１２１】
さらには、回収電位をある一定の電圧以上上昇させないように調整しているため、より安定した書き込み放電を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるプラズマディスプレイ装置の構成を示すブロック図
【図２】同プラズマディスプレイ装置に用いられるＡＤＳ方式を説明するための図
【図３】同プラズマディスプレイ装置のデータドライバの構成を示す回路図
【図４】同プラズマディスプレイ装置のサブフィールド処理器の構成を示すブロック図
【図５】図３に示す同プラズマディスプレイ装置の電力回収回路の書き込み期間の動作の一例を示すタイミング図
【図６】同タイミングによるデータ垂直方向立上り回数と回収電位の関係を示す図
【図７】図３に示す同プラズマディスプレイ装置のデータドライバＩＣの書き込み期間の動作の一例を示すタイミング図
【図８】図５に示すタイミングによるデータ垂直方向立上り回数とデータ電力の関係を示す図
【図９】図３に示す同プラズマディスプレイ装置の電力回収回路の書き込み期間の動作の一例を示すタイミング図
【図１０】本発明の第１の実施の形態によるデータ垂直方向立上り回数と回収電位の関係を示す図
【図１１】本発明のプラズマディスプレイ装置の他の構成を示すブロック図
【図１２】本発明の第２の実施の形態によるデータドライバの構成を示す回路図
【図１３】同回路図に示す回路構成によるデータ垂直方向立上り回数と回収電位の関係を示す図
【図１４】同回路図に示す電力回収回路の書き込み期間の動作の一例を示すタイミング図
【図１５】本発明の第２の実施の形態によるデータ垂直方向立上り回数とデータ電力の関係を示す図
【図１６】図１２の回路図と同様の効果のあるデータドライバの構成を示す回路図
【図１７】従来のプラズマディスプレイ装置のデータドライバの構成を示す回路図
【図１８】図１５に示す電力回収回路の書き込み期間の動作を示すタイミング図
【符号の説明】
１ Ａ／Ｄコンバータ
２ 映像信号−サブフィールド対応付け器
３ サブフィールド処理器
４ データドライバ
５ スキャンドライバ
６ サステインドライバ
７ ＰＤＰ
８ サブフィールドデータ立上り（立下り）回数検出器
１１ アドレス電極
１２ スキャン電極
１３ サステイン電極
１４ 放電セル
３１ データ立上り回数比較器
３２ Ｓ２制御タイミング決定部
３３ 放電制御信号発生器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device for displaying an image by selectively discharging a plurality of discharge cells and a driving method thereof.
[0002]
[Prior art]
A plasma display device using a PDP (plasma display panel) has an advantage that it can be made thinner and have a larger screen. In this plasma display device, an image is displayed by utilizing light emission at the time of discharge of a discharge cell constituting a pixel.
[0003]
FIG. 17 is a circuit diagram showing a configuration of a conventional PDP data driver. The data driver shown in FIG. 17 includes a power recovery circuit 109 and a data driver IC, and includes FETs (field-effect transistors, hereinafter referred to as transistors) Q101 to Q104, a recovery capacitor C101, a recovery coil L101, and diodes D101 and D102. .
[0004]
The power recovery circuit 109 is used to reduce the reactive power applied to the data driver IC. In the power recovery circuit 109, one end of the transistor Q101 is connected to the power supply terminal V101, the other end is connected to the node N101, and a control signal S101 is input to a gate. The voltage Vda is applied to the power supply terminal V101. The transistor Q102 has one end connected to the node N101, the other end connected to a ground terminal, and a control signal S102 input to a gate. Node N101 is connected to the power supply line of the data driver IC.
[0005]
The recovery capacitor C101 is connected between the node N103 and the ground terminal. Transistor Q103 and diode D101 are connected in series between nodes N103 and N102. Diode D102 and transistor Q104 are connected in series between nodes N102 and N103. The control signal S103 is input to the gate of the transistor Q103, and the control signal S104 is input to the gate of the transistor Q104. Collection coil L101 is connected between nodes N102 and N101.
[0006]
FIG. 18 is a timing chart showing an example of the operation of the power recovery circuit 109 for supplying a data pulse to the power supply line of the data driver IC during the writing period during the writing period. FIG. 18 shows the voltage of node N101 in FIG. 17 and control signals S101 to S104 input to transistors Q101 to Q104. The control signals S101 to S104 are signals output from the subfield processor 3 as the data driver drive control signal DS.
[0007]
First, in the period TA, the control signal S103 goes high and the transistor Q103 turns on. At this time, the control signals S101, S102, S104 are at low level, and the transistors Q101, Q102, Q104 are off. Therefore, the recovery capacitor C101 is connected to the recovery coil L101 via the transistor Q103 and the diode D101, and the voltage of the node N101 smoothly rises due to LC resonance caused by the recovery coil L101 and the panel capacitance Cp. At this time, the charge of the recovery capacitor C101 is released to the power line of the data driver IC via the transistor Q103, the diode D101, and the recovery coil L.
[0008]
Next, in the period TB, the control signal S101 goes high, turning on the transistor Q101, the control signal S103 goes low, and the transistor Q103 turns off. Therefore, the voltage of node N101 rises to Vda.
[0009]
Next, in the period TC, the control signal S101 goes low, the transistor Q101 turns off, the control signal S104 goes high, and the transistor Q104 turns on. Therefore, the recovery capacitor C101 is connected to the recovery coil L101 via the diode D102 and the transistor Q104, and the voltage of the node N101 gradually drops due to LC resonance caused by the recovery coil L101 and the panel capacitance Cp. At this time, the charge stored in the panel capacitance Cp is stored in the recovery capacitor C101 via the recovery coil L101, the diode D102, and the transistor Q104, and the charge is recovered.
[0010]
Next, in the period TD, the control signal S104 goes low, the transistor Q104 turns off, the control signal S102 goes high, and the transistor Q102 turns on. Therefore, the voltage of node N101 falls to the ground terminal.
[0011]
The above operation is periodically repeated between the ground terminal and the voltage Vda during the writing period (for example, see Patent Document 1). In some cases, the reactive power applied to the data driver IC has been reduced according to the panel load (for example, see Patent Document 2 or Patent Document 3).
[0012]
[Patent Document 1]
Japanese Patent No. 2946921
[Patent Document 2]
Japanese Patent No. 3080064
[Patent Document 3]
JP-A-2002-156941
[0013]
[Problems to be solved by the invention]
As described above, in the conventional plasma display device, the reactive power of the data pulse applied from the data driver IC to the panel is reduced by using the power recovery circuit. Comparing the reactive power applied to the data driver IC when the power recovery circuit is not used and when the power recovery circuit is used, it can be seen that the use of the power recovery circuit is more sufficient for natural images such as moving images. If the data pulse is continuously applied to the panel such that the whole screen is white, though it is low, the use of the power recovery circuit rather increases the reactive power.
[0014]
An object of the present invention is to provide a driving method capable of always driving the reactive power of a data pulse with a minimum power regardless of a video signal input while using a power recovery circuit.
[0015]
[Means for Solving the Problems]
(1) First invention
A display device according to a first aspect of the present invention is a display device that displays an image by selectively discharging a plurality of discharge cells, and includes an electrode extending in a horizontal direction of a screen and an electrode extending in a vertical direction of the screen. A display panel including a plurality of discharge cells, a driving unit for applying a driving pulse for selecting a discharge cell to emit light in the display panel to image data corresponding to an input video signal, and a driving unit stored in the discharge cell. Collecting means for collecting the electric charge, driving a drive pulse using the collected electric charge, detecting means for detecting the number of rising edges of the image data in the vertical direction, and collecting means according to the number of rising edges detected by the detecting means. Control means for controlling the recovery means so as to change the output amplitude.
[0016]
In the display device according to the present invention, the number of rises of the image data in the vertical direction is detected, and the amplitude of the drive pulse output by the collection unit is changed in accordance with the detected number of rises, so that the selection is made within the display panel. The discharge is applied to the discharge cell to generate a discharge. Therefore, an optimal drive pulse according to the number of data rises can be applied, so that the reactive power of the drive pulse can be reduced to a minimum.
[0017]
(2) Second invention
The display device according to a second aspect of the present invention is the display device according to the first aspect, wherein one field is divided into a plurality of subfields, and discharge cells selected for each subfield are discharged to perform gradation display. A converting means for converting image data of one field into image data of each subfield, wherein the detecting means includes a detector for detecting the number of rises of image data in the vertical direction for each subfield; The means controls the recovery means so as to change the output amplitude of the recovery means according to the number of rises for each subfield detected by the subfield vertical direction image data rise number detection means.
[0018]
In this case, since the amplitude of the drive pulse can be changed according to the number of data rises detected for each subfield, the reactive power of the drive pulse can be minimized according to the number of data rises even when performing gradation display. Can be reduced.
[0019]
(3) Third invention
In a display device according to a third aspect, in the configuration of the display device according to the first or second aspect, the plurality of discharge cells include a capacitive load, and the recovery unit is connected to a power supply line of the driving unit. Inductance means having at least one inductance element, a charge collected in the discharge cell, a capacitive element storing the collected charge, and a driving pulse driven by LC resonance of the capacitive load and the inductance element. Resonance driving means.
[0020]
In this case, since the driving pulse is driven by the LC resonance of the inductance L and the capacitive load C included in the recovery unit and supplied to the power supply line of the driving unit, the driving pulse can be driven with low power consumption.
[0021]
(4) Fourth invention
The display device according to a fourth aspect of the present invention is the display device according to any one of the first and second aspects, wherein the control unit reduces the output amplitude of the collection unit as the number of rises detected by the detection unit is smaller. It is controlled so as to make it.
[0022]
In this case, by reducing the amplitude of the drive pulse as the number of data rises is smaller, it is possible to drive with smaller reactive power.
[0023]
(5) Fifth invention
In a display device according to a fifth aspect, in the configuration of the display device according to any one of the first to fourth aspects, the control unit includes a collection unit when the number of rises detected by the detection unit is equal to or greater than a predetermined value. The recovery means is controlled so that the output amplitude does not change.
[0024]
In this case, by preventing the output amplitude of the recovery unit from changing when the detected number of data rises exceeds a predetermined value, the output amplitude of the recovery unit changes even when the number of data rises exceeds the predetermined value. This makes it possible to reduce the reactive power of the drive pulse as compared with the case where the control is performed.
[0025]
(6) Sixth invention
In a display device according to a sixth aspect of the present invention, in the configuration of the display device according to any one of the first to fifth aspects, the control unit sets the output of the collection unit to GND during a period other than selecting the plurality of discharge cells. The collection means is controlled so as to be grounded.
[0026]
In this case, when a charge pump circuit is introduced as a floating power supply of a drive circuit that drives a drive pulse capable of reducing reactive power, the output of the recovery unit is grounded to GND during a period other than a period when a plurality of discharge cells are selected. , The potential of the capacitor for charging the potential can be always maintained.
[0027]
(7) Seventh invention
A display device according to a seventh aspect of the present invention is the display device according to any one of the first to fifth aspects, further comprising an adjusting unit that adjusts the collecting unit so that the output amplitude of the collecting unit does not fall below a predetermined value. It is.
[0028]
In this case, by adjusting the output amplitude of the recovery unit so as not to be less than a predetermined value, the writing discharge can be performed more stably when all the discharge cells are turned on.
[0029]
(8) Eighth invention
In a display device according to a seventh aspect of the present invention, in the configuration of the display device according to the seventh aspect, the adjusting means adjusts the potential of the capacitor included in the collecting means so that the potential does not exceed a certain level. .
[0030]
In this case, by providing an adjusting circuit so that the potential of the capacitor included in the collecting means does not become a certain level or more, the drive pulse output from the collecting means does not have an amplitude below a certain level. When all the cells are turned on, the writing discharge can be performed more stably.
[0031]
(9) Ninth invention
A display device according to a ninth aspect is the display device according to the seventh or eighth aspect, wherein the collection unit divides the display panel into at least two or more in a horizontal direction and can apply a driving pulse. The control means controls so as to shift the rising timing of the drive pulse applied from at least two or more divided recovery means.
[0032]
In this case, since the drive pulse having a certain level of amplitude is applied at a timing divided into at least two or more, the peak current of the write discharge can be reduced, and the write discharge can be performed in a more stable state. It can be carried out.
[0033]
(10) Tenth invention
A display device according to a tenth aspect is a display device for displaying an image by selectively discharging a plurality of discharge cells, and includes an electrode extending in a screen row direction and an electrode extending in a screen vertical direction. A display panel including a plurality of discharge cells, a driving unit for applying a driving pulse for selecting a discharge cell to emit light in the display panel to image data corresponding to an input video signal, and a driving unit stored in the discharge cell. Collecting means for collecting the electric charge and driving the drive pulse using the collected electric charge, detecting means for detecting the number of times of falling of the image data in the vertical direction, and collecting in accordance with the number of times of falling detected by the detecting means Control means for controlling the recovery means so as to change the output amplitude of the means.
[0034]
In the display device according to the present invention, the number of times of falling of the image data in the vertical direction is detected, and the amplitude of the driving pulse output by the collection unit is changed according to the detected number of times of falling, so that selection within the display panel is performed. Is applied to the discharged discharge cells to generate a discharge. Therefore, it is possible to apply an optimum drive pulse according to the number of times of data falling, so that the reactive power of the drive pulse can be reduced to a minimum.
[0035]
(11) Eleventh invention
The display device according to an eleventh aspect is the display device according to the tenth aspect, wherein one field is divided into a plurality of subfields, and discharge cells selected for each subfield are discharged to perform gradation display. In order to perform, further comprising a converting means for converting the image data of one field to image data of each subfield, the detecting means includes a detector for detecting the number of times of falling of the image data in the vertical direction for each subfield, The control means controls the recovery means so as to change the output amplitude of the recovery means in accordance with the number of falls for each subfield detected by the subfield vertical direction image data fall times detection means.
[0036]
In this case, the amplitude of the drive pulse can be changed in accordance with the number of data falls detected for each subfield. Therefore, even when performing gradation display, the reactive power of the drive pulse can be reduced in accordance with the number of data falls. It can be reduced to a minimum.
[0037]
(12) Twelfth invention
In a display device according to a twelfth aspect, in the configuration of the display device according to any one of the tenth to eleventh aspects, the control unit increases the output amplitude of the collection unit as the number of falls detected by the detection unit decreases. It is controlled so as to decrease it.
[0038]
In this case, the smaller the number of times of data falling, the smaller the reactive power can be driven by reducing the amplitude of the drive pulse.
[0039]
(13) 13th invention
In a display device according to a thirteenth aspect, in the configuration of the display device according to any one of the tenth to twelfth aspects, the control means may be configured to recover the number of fall times detected by the detection means when the number of fall times exceeds a predetermined value. The recovery means is controlled so that the output amplitude of the means is not changed.
[0040]
In this case, by preventing the output amplitude of the collecting means from being changed when the detected number of data falling times becomes equal to or more than a predetermined value, the output amplitude of the collecting means is kept even if the number of data falling times becomes equal to or more than the predetermined value. Is changed, the reactive power of the drive pulse can be reduced.
[0041]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an AC plasma display device will be described as an example of a display device according to the present invention.
[0042]
(Embodiment 1)
FIG. 1 is a block diagram showing the configuration of the plasma display device according to the first embodiment of the present invention.
[0043]
The plasma display device of FIG. 1 includes an A / D converter (analog-to-digital converter) 1, a video signal-subfield correlator 2, a subfield processor 3, a data driver 4, a scan driver 5, a sustain driver 6, a PDP. (Plasma display panel) 7 and a subfield data rising frequency detector 8.
[0044]
PDP 7 includes a plurality of data electrodes (address electrodes) 11, a plurality of scan electrodes (scan electrodes) 12, and a plurality of sustain electrodes (sustain electrodes) 13. The plurality of data electrodes 11 are arranged in the vertical direction of the screen, and the plurality of scan electrodes 12 and the plurality of sustain electrodes 13 are arranged in the horizontal direction of the screen. The plurality of sustain electrodes 13 are commonly connected. A discharge cell 14 is formed at each intersection of the data electrode 11, the scan electrode 12, and the sustain electrode 13, and each discharge cell 14 forms a pixel on a screen.
[0045]
The data driver 4 is connected to a plurality of address electrodes 11 of the PDP 7. The scan driver 5 includes a drive circuit provided for each scan electrode 12 therein, and each drive circuit is connected to the corresponding scan electrode 12 of the PDP 7. The sustain driver 6 is connected to a plurality of sustain electrodes 13 of the PDP 7.
[0046]
The video signal VD is input to the A / D converter 1. The A / D converter 1 converts the analog video signal VD into digital image data, and outputs the digital image data to the video signal-subfield correlator 2. The video signal-subfield associator 2 creates image data SP of each subfield from image data of one field in order to display one field divided into a plurality of subfields, Output to the field data rise number detector 8.
[0047]
The subfield data rising frequency detector 8 detects the number of rising times of the image data applied to the data electrode 11 in the vertical direction on the PDP 7 from the image data SP for each subfield, and outputs the result as a subfield data rising frequency signal. Output to the subfield processor 3 as SL.
[0048]
More specifically, the subfield data rising frequency detector 8 converts the video signal generated by the video signal-subfield correlator 2 into 1-bit information indicating lighting / non-lighting of a discharge cell for each subfield. Using the information, the number of rises of the data of all the subfields is calculated separately for each vertical direction of the screen, that is, for each data electrode 11, and the result is output to the subfield processor 3 as a subfield data rise number signal SL. I do.
[0049]
For example, the subfield data rising frequency detector 8 includes a counter therein, from when the video signal information for each data electrode 11 decomposed into 1-bit information representing lighting / non-lighting indicates lighting to non-lighting. In response to the rising edge of the signal, the counter value is incremented by one, and the total number of the counter values is obtained for each subfield.
[0050]
The subfield processor 3 creates a data driver drive control signal DS, a scan driver drive control signal CS, and a sustain driver drive control signal US from the image data SP for each subfield, the subfield data rising frequency detector 8 and the like, and respectively. Output to the data driver 4, scan driver 5, and sustain driver 6.
[0051]
The data driver 4 applies a data pulse to the corresponding data electrode 11 of the PDP 7 according to the image data SP during the writing period according to the data driver drive control signal DS. According to the scan driver drive control signal CS, the scan driver 5 sequentially applies the write pulse to the plurality of scan electrodes 12 of the PDP 7 while shifting the shift pulse in the vertical scanning direction during the write period. Thus, an address discharge is performed in the corresponding discharge cell 14.
[0052]
In the above-described writing period, the data driver 4 changes the waveform of the data pulse in accordance with the data driver drive control signal DS in accordance with the subfield data rising frequency signal SL, as described later.
[0053]
The scan driver 5 applies a periodic sustain pulse to the plurality of scan electrodes 12 of the PDP 7 during the sustain period according to the scan driver drive control signal CS. On the other hand, the sustain driver 6 simultaneously applies a sustain pulse 180 ° out of phase with respect to the sustain pulse of the scan electrode 12 to the plurality of sustain electrodes 13 of the PDP 7 during the sustain period according to the sustain driver drive control signal US. As a result, sustain discharge is performed in the corresponding discharge cell 14.
[0054]
In the plasma display device shown in FIG. 1, an ADS (Address Display-Period Separation: address / display period separation) method is used as a gradation display driving method. In the ADS method, one field (1/60 second = 16.67 ms) is temporally divided into a plurality of subfields.
[0055]
For example, when performing 256 gradation display with 8 bits, one field is divided into eight subfields SF1 to SF8. In each of the subfields SF1 to SF8, brightness weights of “1”, “2”, “4”, “8”, “16”, “32”, “64”, and “128” are assigned, respectively. By combining the subfields SF1 to SF8, the brightness level can be adjusted in 256 steps from level 0 to level 255, and gradation display can be performed. Note that the number of subfield divisions and weight values are not particularly limited to the above examples, and various changes are possible. For example, in order to reduce a moving image false contour, the subfield SF8 is divided into two. Thus, the weight value of the two subfields may be set to 64.
[0056]
FIG. 2 is a timing chart showing an example of drive voltages of the data electrode 11, the scan electrode 12, and the sustain electrode 13 in the PDP 7 of FIG.
[0057]
During the initialization and writing periods, an initialization pulse (setup pulse) Pset is applied to the plurality of scan electrodes 12 simultaneously. Thereafter, the write pulse Pw is sequentially applied to the plurality of scan electrodes 12. Then, a predetermined writing process is performed only on the discharge cells 14 that have received the data pulse Pda from the data electrode 11. Thus, an address discharge is performed in a corresponding discharge cell of PDP 7.
[0058]
Next, in the sustain period, the sustain pulse Psc is periodically applied to the plurality of scan electrodes 12, and the sustain pulse Psu is periodically applied to the plurality of sustain electrodes 13. The phase of the sustain pulse Psu is shifted from the phase of the sustain pulse Psc by 180 °. As a result, a sustain discharge follows the address discharge.
[0059]
Next, the data driver 4 shown in FIG. 1 will be described in detail. FIG. 3 is a circuit diagram showing a configuration of data driver 4 shown in FIG.
[0060]
The data driver 4 shown in FIG. 3 includes a power recovery circuit 9 and a data driver IC 10, and includes FETs (field-effect transistors, hereinafter referred to as transistors) Q1 to Q4, Q11 to Q1n, Q21 to Q2n, a recovery capacitor C1, and a recovery capacitor C1. Includes a coil L and diodes D1 and D2.
[0061]
In the power recovery circuit 9, the transistor Q1 has one end connected to the power supply terminal V1, the other end connected to the node N1, and a control signal S1 input to a gate. The voltage Vda is applied to the power supply terminal V1. The transistor Q2 has one end connected to the node N1, the other end connected to a ground terminal, and a control signal S2 input to a gate.
[0062]
The node N1 is connected to a power supply line of the data driver IC10.
[0063]
The recovery capacitor C is connected between the node N3 and the ground terminal. Transistor Q3 and diode D1 are connected in series between nodes N3 and N2. Diode D2 and transistor Q4 are connected in series between nodes N2 and N3. The control signal S3 is input to the gate of the transistor Q3, and the control signal S4 is input to the gate of the transistor Q4. The recovery coil L is connected between the nodes N2 and N1.
[0064]
In the data driver IC 10, the transistors Q11 to Q1n have one ends connected to the node N1, the other ends connected to the data electrodes Cp1 to Cpn, and control signals S11 to S1n input to the gates. One end of each of the transistors Q21 to Q2n is connected to the data electrode Cp1 to Cpn, the other end is connected to the ground terminal, and the control signal S21 to S2n is input to the gate.
[0065]
The subfield processor 3 shown in FIG. 4 includes a data rising frequency comparator 31, an S2 timing determining unit 32, and a discharge control signal generator 33.
[0066]
The data rising frequency comparator 31 is connected to the S2 timing determining unit 32 and stores a predetermined data rising frequency based on experimental data. For example, 95% of the number of times the data rises is the maximum number of times the data rises is stored. Compared with the subfield data rising frequency signal SL output from the subfield data rising frequency detector 8, if the subfield data rising frequency signal SL is 95% or more of the maximum data rising frequency, 1 bit Is output to the S2 timing determination unit 32, and if it is 95% or less, a 1-bit low signal is output to the S2 timing determination unit 32.
[0067]
The S2 timing determination unit 32 is connected to the data rise times comparator 31 and the discharge control signal generator 33, and determines the control timing of S2 in accordance with the signal output from the data rise times comparator 31. Output to
[0068]
The discharge control signal generator 33 outputs the control signals S1 to S4 as the data driver drive control signal DS so that the power recovery circuit 9 outputs a data pulse at the control timing of S2 determined by the S2 timing determination unit 32. .
[0069]
In the present embodiment, the PDP 7 corresponds to a display panel, the data driver IC 10 corresponds to a driving unit, the power recovery circuit 9 corresponds to a recovery unit, the subfield data rising frequency detector 8 corresponds to a detection unit, The subfield processor 3 corresponds to a control unit, and the video signal-subfield association unit 2 corresponds to a conversion unit. The recovery capacitor C1 corresponds to a capacitive element, and the recovery coil L corresponds to an inductance unit and an inductance element.
[0070]
FIG. 5 shows the write period of the power recovery circuit 9 that supplies a data pulse to the power supply line of the data driver IC during the write period when the subfield data rise count signal is 95% or less of the maximum data rise count. It is a timing chart which shows an example of an operation. FIG. 5 shows the voltage of node N1 in FIG. 3 and control signals S1 to S4 input to transistors Q1 to Q4. The control signals S1 to S4 are signals output from the subfield processor 3 as the data driver drive control signal DS.
[0071]
First, in the period TA, the control signal S3 goes high, turning on the transistor Q3. At this time, the control signals S1, S2, S4 are at a low level, and the transistors Q1, Q2, Q4 are off. Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q3 and the diode D1, and the voltage of the node N1 rises smoothly due to LC resonance caused by the recovery coil L and the panel capacitance Cp. At this time, the charge of the recovery capacitor C1 is discharged to the power supply line of the data driver IC 10 via the transistor Q3, the diode D1, and the recovery coil L.
[0072]
Next, in the period TB, the control signal S1 goes high, turning on the transistor Q1, and the control signal S3 goes low, turning off the transistor Q3. The voltage of the node N1 rises to Vda.
[0073]
Next, in the period TC, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, and the transistor Q4 turns on. Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4, and the voltage of the node N1 gradually drops due to LC resonance caused by the recovery coil L and the panel capacitance Cp. At this time, the charge stored in the panel capacitance Cp is stored in the recovery capacitor C1 via the recovery coil L, the diode D2, and the transistor Q4, and the charge is recovered.
[0074]
Next, in the period TD, the control signal S4 becomes low level, and the transistor Q4 is turned off. Therefore, since all of the transistors Q1 to Q4 are off, the node N1 becomes high impedance.
[0075]
At this time, the amount of charge / discharge to the panel capacitance changes according to the number of rises of data in the screen vertical direction displayed by the data driver IC 10 supplied by the power recovery circuit 9. Vmid is displaced. Therefore, the potential of the drive pulse falls to the potential VL in accordance with the recovery potential Vmid.
[0076]
The above operation is periodically repeated between the potential VL and the voltage Vda in the writing period.
[0077]
In addition, since the sources of the transistors Q1 and Q3 of the power recovery circuit 9 in FIG. 3 are not connected to the ground terminal, the control signals S1 and S3 are input to the transistors Q1 and Q3 as floating signals. The floating power supply required to generate the floating signal is generally created using a DC / DC converter or a charge pump circuit. However, when a charge pump circuit is used, the floating power supply is used for the charge pump circuit. The transistors Q1 and Q3 cannot operate normally unless the capacitor to be charged is charged with a sufficient potential. Therefore, in this embodiment, the control signal S2 input to the transistor Q2 is such that a high signal is input to the transistor Q2 and the transistor Q2 is turned on during a period other than the writing period, so that the output of the power recovery circuit is grounded to GND. As a result, the capacitor of the charge pump circuit can always be charged to a sufficient potential.
[0078]
FIG. 6 shows the relationship between the number of data rises in the screen vertical direction detected by the subfield data rise times detector 8 and the recovery potential Vmid of the data pulses when the control shown in FIG. It shows the relationship. The horizontal axis represents the relative ratio of 100% when the number of data rises in the vertical direction of the screen, which is applied to the panel by the data driver IC 10 supplied by the power recovery circuit 9, is maximum.
[0079]
For example, when the image data of a checkerboard pattern in which a certain discharge cell is turned on or turned off and all the adjacent discharge cells are turned off or turned on is detected, the number of rises is the largest, and in this case, 100%. When all of the discharge cells are turned off, the value is 0%. When all of the discharge cells are turned on, the subfield data rising frequency detector 8 continuously detects high level data. The number of times is 1.
[0080]
As shown in the figure, as the number of rises increases, the charge / discharge amount applied to the panel by the data driver IC 10 increases, so that the recovery potential displaces logarithmically from the voltage Vda to the potential Vda / 2. As a result, the amplitude of the data pulse output from the power recovery circuit 9 also increases logarithmically.
[0081]
Next, the operation of the data driver IC 10 will be described. FIG. 7 shows an operation of one example of the data driver IC 10. In a certain subfield, it is assumed that a data pulse of a recovery potential as shown in the figure is output to the power supply line of the data driver IC 10.
[0082]
As control signals S11 to S1n, signals obtained by inverting data rising signals are input.
[0083]
The control signal S11 becomes low at timings (1) and (2), turning on the transistor Q11 and turning off the transistor Q21. At this time, the drive pulse output to the power supply line is applied to the data electrode Cp1.
[0084]
Next, at timing (3), the control signal S11 becomes high, the transistor Q11 turns off, and the transistor Q21 turns on. At this time, the drive pulse sharply drops from the potential VL to the ground terminal.
[0085]
Next, at timing (4), the control signal S11 becomes low, the transistor Q11 turns on, and the transistor Q21 turns off. At this time, the drive pulse rapidly rises to the potential VL, and applies the drive pulse output to the power supply line to the data electrode Cp1.
[0086]
The control signal S12 becomes low at the timing (1), the transistor Q12 turns on, and the transistor Q22 turns off. At this time, the drive pulse is applied to the data electrode Cp2.
[0087]
Next, at timing (2), the control signal S12 goes high, the transistor Q12 turns off, and the transistor Q22 turns on. At this time, the drive pulse sharply drops from the potential VL to the ground terminal.
[0088]
Next, at the timing of (3), the control signal S12 becomes low, the transistor Q12 turns on, and the transistor Q22 turns off. At this time, the drive pulse rapidly rises to the potential VL, and applies the drive pulse output to the power supply line to the data electrode Cp2.
[0089]
Next, at the timing of (4), the control signal S12 becomes high, the transistor Q12 turns off, and the transistor Q22 turns on. At this time, the drive pulse sharply drops from the potential VL to the ground terminal. The control signal S1n is always low from (1) to (4), turning on the transistor Q1n and turning off the transistor Q2n. At this time, the driving pulse is continuously applied to the data electrode Cpn.
[0090]
FIG. 8 shows the relationship between the number of data rises in the vertical direction of the screen and the data power when a data pulse is applied to the data electrodes by the control shown in FIG. The horizontal axis represents the time when the checkerboard pattern is input as a video signal, that is, when the number of data rises is the largest, as 100%. The right direction indicates a direction in which many cells are turned on. For example, when all the discharge cells are turned off in the screen area loaded by the data driver IC to which the power recovery circuit is connected, 0% is set to the left of the axis, and all the discharge cells in which the entire screen becomes white are displayed. When it is turned on, the number of data rises is one, which is indicated by plot 1 in the right direction of the axis. The vertical axis represents the data power obtained in accordance with the number of data rises, and the data power when a drive pulse is applied to the discharge cells by the conventional control method when all the discharge cells indicate lighting, with 100%. The relative ratio is shown.
[0091]
In the figure, a dotted line indicates a data power ratio when a drive pulse is applied to a discharge cell by the conventional control method, and a solid line indicates a data power ratio when a drive pulse is applied to the discharge cell by the above-described control method.
[0092]
As shown in the figure, when the number of rises in the data vertical direction is 0 to 95% (region a), the data power by the above-described control method is smaller than the data power by the conventional method, and power reduction can be realized. However, when the number of rises in the data vertical direction is 95 to 100% (region b), the data power by the above-described control method exceeds the data power by the conventional method. No matter what video signal is input, the following control is performed to always drive the display panel with the minimum data power.
[0093]
The data vertical rising frequency signal SL detected by the subfield data rising frequency detector 8 of FIG. 1 is input to the subfield processor 3, and the subfield processor 3 calculates the data vertical rising frequency prepared in advance. The number of times that the number of times becomes 95% of the maximum number of times is compared with the input data vertical rise number signal SL. If the number is 95% or less (region a), the control signal DS that can perform the control of FIG. It is output to the data driver 4 and if it is 95% or more (area b), a control signal DS that can perform the control shown in FIG.
[0094]
FIG. 9 shows the write period of the power recovery circuit 9 that supplies a data pulse to the power line of the data driver IC during the write period when the subfield data rise count signal is 95% or more of the maximum data rise count. It is a timing chart which shows an example of an operation.
[0095]
FIG. 9 shows the voltage of node N1 in FIG. 3 and control signals S1 to S4 input to transistors Q1 to Q4. The control signals S1 to S4 are signals output from the subfield processor 3 as the data driver drive control signal DS.
[0096]
First, in the period TA, the control signal S3 goes high, turning on the transistor Q3. At this time, the control signals S1, S2, S4 are at a low level, and the transistors Q1, Q2, Q4 are off. Therefore, the recovery capacitor C1 is connected to the recovery coil L via the transistor Q3 and the diode D1, and the voltage of the node N1 rises smoothly due to LC resonance caused by the recovery coil L and the panel capacitance Cp. At this time, the charge of the recovery capacitor C1 is released to the power line of the data driver IC via the transistor Q103, the diode D1, and the recovery coil L.
[0097]
Next, in the period TB, the control signal S1 goes high, turning on the transistor Q1, and the control signal S3 goes low, turning off the transistor Q3. Therefore, the voltage of node N1 rises to Vda.
[0098]
Next, in the period TC, the control signal S1 goes low, the transistor Q1 turns off, the control signal S4 goes high, and the transistor Q4 turns on. Therefore, the recovery capacitor C1 is connected to the recovery coil L via the diode D2 and the transistor Q4, and the voltage of the node N1 gradually drops due to LC resonance caused by the recovery coil L and the panel capacitance Cp. At this time, the charge stored in the panel capacitance Cp is stored in the recovery capacitor C1 via the recovery coil L, the diode D2, and the transistor Q4, and the charge is recovered.
[0099]
Next, in the period TD, the control signal S4 is at a low level, the transistor Q4 is turned off, the control signal S2 is at a high level, and the transistor Q2 is turned on. Therefore, the voltage of node N1 falls to the ground terminal.
[0100]
The above operation is periodically repeated between the ground terminal and the voltage Vda during the writing period. This operation is the same as the conventional method.
[0101]
FIG. 10 shows the relationship between the number of data rises in the vertical direction of the screen detected by the subfield data rise times detector 8 and the recovery potential Vmid of the drive pulse when control is performed based on the embodiment of the present invention. is there. The horizontal axis represents the relative ratio of 100% when the number of data rises in the vertical direction of the screen, which is applied to the panel by the data driver IC 10 supplied by the power recovery circuit 9, is the maximum.
[0102]
For example, when the image data of a checkerboard pattern in which a certain discharge cell is turned on or turned off and all the adjacent discharge cells are turned off or turned on is detected, the number of rises is the largest, and in this case, 100%. When all of the discharge cells are turned off, the value is 0%. When all of the discharge cells are turned on, the subfield data rising frequency detector 8 continuously detects high level data. The number of times is 1.
[0103]
As shown in the figure, when the number of data rises is 95% or less of the maximum (area a), the larger the number of rises, the larger the amount of charge / discharge that the data driver IC 10 loads on the panel. The potential changes from the voltage Vda in the direction of the potential Vda / 2. As a result, the amplitude of the data pulse output from the power recovery circuit 9 also increases as the number of rises increases.
[0104]
When the number of data rises is 95% or more of the maximum (region b), the control operation of FIG. 9 is performed, so that the recovery potential is fixed to Vda / 2 and the amplitude of the data pulse is also fixed to Vda. .
[0105]
As described above, by switching the control signal for driving the data driver 4 adaptively in accordance with the number of rising times in the data vertical direction, the data driver 4 can always be driven with the minimum data power.
[0106]
Further, in the embodiment of the present invention, in order to control the power recovery circuit, detection means for detecting the number of risings in the data vertical direction is provided. However, as shown in FIG. Instead, a subfield data falling frequency detector 8 'is provided to detect the number of falling times in the vertical direction of the data, and to control the control signal input to the power recovery circuit in accordance with the number of rising times to reduce the same power. The effect is obtained.
[0107]
(Second embodiment)
Next, a second embodiment of the present invention will be described with reference to the drawings.
[0108]
When writing discharge is performed, the scan pulse applied to the scan electrode causes a voltage drop due to the discharge current, so that the effective voltage between the sustain electrode and the scan electrode decreases. Therefore, there is a limitation on a drive margin in which a write discharge can be performed. The following may be performed in order to suppress the voltage drop due to the write discharge current of the scan pulse applied to the scan electrode, and to perform the write discharge more stably.
[0109]
FIG. 12 is obtained by adding a recovery potential adjusting circuit 21 to the power recovery circuit 9 and the data driver IC 10 shown in FIG. In the embodiment of the present invention, the recovery potential adjusting circuit 21 corresponds to an adjusting unit.
[0110]
The recovery potential adjusting circuit 21 includes a PNP transistor Q5, diodes D3 and D4, and resistors R1 to R3. Diode D3 is connected in series between node N3 and the emitter side of transistor Q5, and diode D4 is connected between the base side and emitter side of transistor Q5. The resistor R1 is connected in series between the power supply terminal V1 and the base of the transistor Q5, and the resistor R2 is connected in series between the base of the transistor Q5 and the ground terminal. The resistor R3 is connected in series between the collector of the transistor Q5 and the ground terminal.
[0111]
By the resistance division by the resistances R1 and R2, the potential of the voltage Vr is supplied to the power supply terminal V1 as the potential on the base side of the transistor Q5. When the recovery potential Vmid stored in the capacitor C1 of the power recovery circuit 9 supplied to the emitter side of the transistor Q5 becomes higher than the voltage Vr, the transistor Q5 turns on and a recovery current flows to the ground terminal via the resistor R3. By this operation, the recovery potential Vmid can be adjusted so that the potential of the capacitor C1 of the power recovery circuit 9 does not exceed the voltage Vr.
[0112]
For example, two power recovery circuits 9 are configured in the horizontal direction of the screen, and the output of the power recovery circuit 9, that is, the data pulse is divided and applied to the power supply line of the data driver IC 10.
[0113]
FIG. 13 shows the relationship between the number of risings in the data vertical direction and the recovery potential Vmid of the power recovery circuit. The horizontal axis represents the number of times that the number of rises becomes the maximum as 100% and is expressed by the ratio. The dashed line in the figure represents the power recovery potential Vmid when the recovery potential adjusting circuit 21 is not provided.
[0114]
As shown in the figure, the recovery potential Vmid increases as the number of data rises decreases. When the collection potential adjusting circuit 21 is provided, when the collection potential reaches the voltage Vr, the transistor Q5 is turned on, and the collection current flows to the ground terminal. Therefore, as shown by the bold line in FIG. , Vr. That is, the amplitude of the data pulse output from the power recovery circuit 9 does not decrease any more when the recovery potential Vmid reaches the voltage Vr.
[0115]
Next, a control method of the drive circuit configuration in FIG. 13 will be described. FIG. 14 shows the operation timing of the power recovery circuit 9. When the recovery potential is adjusted to the voltage Vr by the recovery potential adjusting circuit 21, the solid lines of the control signals S1 to S4 deviate the timing of the control signals S1, S3, and S4 input to the two power recovery circuits by the time Tr. Accordingly, the driving pulse output from the power recovery circuit is supplied to the power supply line of each data driver IC 10 at two timings.
[0116]
For example, when all of the discharge cells are turned on, the recovery potential is adjusted to the voltage Vr by the recovery potential adjusting circuit 21, so that the data pulse is applied to the PDP at two timings. Therefore, since the discharge timing is also divided into two, the peak of the discharge current is halved, and the voltage drop due to the discharge current of the scan pulse applied to the scan electrode is also reduced. That is, the writing discharge is performed in a more stable state.
[0117]
FIG. 15 shows the relationship between the number of risings in the data vertical direction and the data power when the recovery potential adjusting circuit 21 is provided. The bold line in the drawing indicates the case where the collection potential adjusting circuit 21 is provided, the dashed line indicates the case where the collection potential adjusting circuit 21 is not provided, and the dotted line in the diagram indicates the case of the conventional method. As shown in the area c, by providing the recovery potential adjusting circuit 21 for more stable write discharge, the data power cannot be reduced to the maximum, but the power increases compared to the conventional method. There is no.
[0118]
Also, as an embodiment of the present invention, as shown in FIG. 16, a similar zener diode D5 may be connected in series between the capacitor C1 and the ground terminal in place of the recovery potential adjustment circuit 21. The effect is obtained.
[0119]
Further, in the embodiment of the present invention, two power recovery circuits are formed in the horizontal direction of the screen, and the output of the power recovery circuit, that is, the driving pulse is divided and applied to the power supply line of the data driver IC. Alternatively, three power recovery circuits may be configured in the horizontal direction of the screen, and the driving pulse output from the power recovery circuit may be divided into three and applied to the power supply of the data driver IC.
[0120]
【The invention's effect】
According to the present invention, since the amplitude of the data pulse is controlled in accordance with the number of rises in the data vertical direction for each subfield, the driving pulse is always supplied to the PDP with the minimum data power for the input video signal. Can be applied to As a result, power consumption of the PDP can be reduced.
[0121]
Furthermore, since the recovery potential is adjusted so as not to rise beyond a certain voltage, more stable writing discharge can be performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a plasma display device according to an embodiment of the present invention.
FIG. 2 is a diagram for explaining an ADS method used in the plasma display device.
FIG. 3 is a circuit diagram showing a configuration of a data driver of the plasma display device.
FIG. 4 is a block diagram showing a configuration of a subfield processor of the plasma display device.
FIG. 5 is a timing chart showing an example of an operation of a power recovery circuit of the plasma display device shown in FIG. 3 during a writing period.
FIG. 6 is a diagram showing the relationship between the number of risings in the data vertical direction and the collection potential at the same timing.
FIG. 7 is a timing chart showing an example of the operation of the data driver IC of the plasma display device shown in FIG. 3 during a writing period;
FIG. 8 is a diagram showing a relationship between the number of rising edges in the data vertical direction and the data power at the timing shown in FIG. 5;
9 is a timing chart showing an example of the operation of the power recovery circuit of the plasma display device shown in FIG. 3 during a writing period.
FIG. 10 is a diagram showing a relationship between the number of times of rising in the data vertical direction and a recovery potential according to the first embodiment of the present invention;
FIG. 11 is a block diagram showing another configuration of the plasma display device of the present invention.
FIG. 12 is a circuit diagram showing a configuration of a data driver according to a second embodiment of the present invention.
FIG. 13 is a diagram showing the relationship between the number of risings in the vertical direction of data and the recovery potential in the circuit configuration shown in FIG.
FIG. 14 is a timing chart showing an example of the operation of the power recovery circuit shown in the circuit diagram during a writing period;
FIG. 15 is a diagram showing the relationship between the number of rising times in the data vertical direction and data power according to the second embodiment of the present invention;
FIG. 16 is a circuit diagram showing a configuration of a data driver having the same effect as the circuit diagram of FIG. 12;
FIG. 17 is a circuit diagram showing a configuration of a data driver of a conventional plasma display device.
18 is a timing chart showing an operation of the power recovery circuit shown in FIG. 15 during a writing period.
[Explanation of symbols]
1 A / D converter
2 Video signal-subfield correlator
3 Subfield processor
4 Data driver
5 Scan driver
6 Sustain driver
7 PDP
8 Subfield data rising (falling) times detector
11 address electrode
12 scan electrode
13 Sustain electrode
14 Discharge cell
31 Data Rise Count Comparator
32 S2 control timing determination unit
33 Discharge control signal generator