JP2005044943A

JP2005044943A - Field effect transistor

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Publication number: JP2005044943A
Application number: JP2003201994A
Authority: JP
Inventors: Yoshifumi Wakahara; 祥史若原
Original assignee: Semiconductor Leading Edge Technologies Inc
Current assignee: Semiconductor Leading Edge Technologies Inc
Priority date: 2003-07-25
Filing date: 2003-07-25
Publication date: 2005-02-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a field effect transistor that suppresses reverse narrow channel effects while suppressing the decrease of the driving force of the transistor. <P>SOLUTION: The field effect transistor comprises an element separating region 12, a semiconductor region 13, and a gate insulating film 14 which partially covers the regions 12 and 13. The transistor also comprises a gate electrode 15 formed on the gate insulating film 14 and a source 16 and a drain 17 formed in the semiconductor region 13. The portion 15a of the gate electrode 15 near the boundary between the element separating region 12 and semiconductor region 13 is constituted of a first conductor, and the other portion 15b of the electrode 15 on the semiconductor region 13 is constituted of a second conductor. When the field effect transistor is n-channel type, the work function Φ<SB>1</SB>of the first conductor is larger than that Φ<SB>2</SB>of the second conductor. When the transistor is p-channel type, on the other hand, the work function Φ<SB>1</SB>of the first conductor is smaller than that Φ<SB>2</SB>of the second conductor. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴに関し、特にトランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑え、消費電力の少ない電界効果トランジスタに関する。
【０００２】
【従来の技術】
図２５は、従来の電界効果トランジスタの斜視図である。この電界効果トランジスタは、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）を有するＭＩＳＦＥＴ構造であり、半導体基板１０１の表面に形成された素子分離領域１０２及び半導体領域１０３と、この素子分離領域１０２及び半導体領域１０３の一部を覆うゲート絶縁膜１０４と、このゲート絶縁膜１０４上に形成されたゲート電極１０５と、半導体領域１０２に形成されたソース・ドレイン１０６，１０７とを有する。
【０００３】
図２６（ａ）は、図２５の電界効果トランジスタの断面図であり、図２６（ｂ）は、素子分離領域と半導体領域の境界近傍の拡大図である。この図２６（ｂ）に示すように、素子分離領域１０２と半導体領域１０３の境界近傍において、半導体領域１０３の上面から、ゲート絶縁膜１０４を介して、ゲート電極１０５の半導体領域１０３上にある部分へ電場Ｅ_ＯＸが作用する。一方、半導体領域１０３の側面から、素子分離領域１０２及びゲート絶縁膜１０４を介して、ゲート電極１０５の素子分離領域１０２上の部分へ電場Ｅ´_ＯＸが作用する。
【０００４】
Ｅ_ＯＸは境界から離れた場所でも作用するが、Ｅ´_ＯＸは境界近傍でしか作用しない。よって、境界近傍では境界から離れた場所より電界が集中する。そして、Ｅ´_ＯＸによりキャリアが誘起され、境界近傍のゲート閾値電圧が局所的に減少して、ゲート電圧Ｖ_Ｇが０の時のドレイン電流Ｉ_Ｄであるオフ電流Ｉ_ｏｆｆが増加する。ここで、境界が半導体領域１０３中に占める割合はゲート幅Ｗ_Ｇが小さいほど大きいため、Ｉ_ｏｆｆの増加はＷ_Ｇが小さいほど顕著となる。
【０００５】
また、境界近傍でのゲート閾値電圧の低下を反映してトランジスタ全体のゲート閾値電圧Ｖ_ｔｈも低下する。このＶ_ｔｈの低下はＷ_Ｇが小さいほど顕著である。この現象は逆狭チャネル効果と呼ばれている。
【０００６】
ところで、素子分離領域を有するトランジスタは、ゲート中心部のトランジスタＴ_０と境界近傍のトランジスタＴ_１が合成されたものとみなせる。Ｔ_０のドレイン電流をＩ_０、Ｔ_１のドレイン電流をＩ_１とすると、ドレイン電流Ｉ_Ｄは、
【数１】

のように分解される。
【０００７】
このトランジスタＴ_０とＴ_１は、普通のトランジスタと同じようにゲート閾値電圧やｓｕｂｔｈｒｅｓｈｏｌｄｓｗｉｎｇが定義できる。そこで、Ｔ_０の閾値電圧をＶ_０、ｓｕｂｔｈｒｅｓｈｏｌｄｓｗｉｎｇをＳ_０とし、Ｔ_１の閾値電圧をＶ_１、ｓｕｂｔｈｒｅｓｈｏｌｄｓｗｉｎｇをＳ_１とする。すると、逆狭チャネル効果が現れるトランジスタでは、
【数２】

という関係がある。
【０００８】
また、トランジスタ全体のｓｕｂｔｈｒｅｓｈｏｌｄｓｗｉｎｇＳと、Ｓ_０、Ｓ_１には、
【数３】

という関係がある。
【０００９】
そして、単位ゲート幅当たりの電流をｉ_０とすると、Ｉ_０は、
【数４】

と表され、Ｗ_Ｇに比例する。一方、Ｉ_１はＷ_Ｇに依存しない。
【００１０】
ところで、逆狭チャネル効果の大きさやＷ_Ｇによって、Ｉ_Ｄへ及ぼすＩ_０とＩ_１の影響度が異なる。例えば、逆狭チャネル効果が小さい、又は、Ｗ_Ｇが大きいときはＩ_１は無視でき、Ｉ_Ｄ≒Ｉ_０となる。一方、逆狭チャネル効果が大きく、Ｗ_Ｇが小さいときはＩ_１の影響でＩ_ｏｆｆも、ゲート電圧Ｖ_Ｇが電源電圧Ｖ_ＤＤのときのドレイン電流Ｉ_Ｄであるオン電流Ｉ_ｏｎも増加する。
【００１１】
図２７に図２５の電界効果トランジスタのＩ_Ｄ−Ｖ_Ｇ特性を示す。ただし、トランジスタはＮチャネルＭＯＳＦＥＴであって、半導体領域の材質はシリコン、ゲート電極の材質はＮ^＋ポリシリコン、ゲート絶縁膜の材質はＳｉＯ_２、ゲート絶縁膜の膜厚ｔ_ｏｘ＝２．５ｎｍ、ゲート長Ｌ_Ｇ＝１２０ｎｍ、Ｗ_Ｇ＝２μｍ、シリコン中のアクセブター濃度Ｎ_Ａ＝１０^１８ｃｍ^−３、ソース領域とドレイン領域の深さＸ_ｊ＝６５ｎｍ、ドレイン電圧Ｖ_Ｄ＝５０ｍＶ、バックバイアスＶ_Ｂ＝−１．２Ｖである。この図において、実線はＩ_Ｄであり、点線は数式１のようにＩ_Ｄを分解したときのＩ_０である。両者を比較すると、境界の影響でＩ_ｏｆｆが増加していることがわかる。
【００１２】
図２８にゲート閾値電圧Ｖ_ｔｈとゲート幅Ｗ_Ｇの関係を示す。Ｗ_Ｇ以外の条件は図２７と同じである。また、Ｖ_ｔｈをＩ_Ｄが１２［ｎｍ／μｍ］・Ｗ_Ｇの時のＶ_Ｇと定義している。この図から、Ｗ_Ｇが小さくなるほどＶ_ｔｈが低下し、逆狭チャネル効果が現れていることが分かる。
【００１３】
図２９にｉ_ｏｎとＷ_Ｇの関係、図３０にｉ_ｏｆｆとＷ_Ｇの関係をそれぞれ示す。ただし、ｉ_ｏｎ＝Ｉ_ｏｎ／Ｗ_Ｇ、ｉ_ｏｆｆ＝Ｉ_ｏｆｆ／Ｗ_Ｇである。これらの図から、ｉ_ｏｎ、ｉ_ｏｆｆともＷ_Ｇが小さくなるに従い増大することが分かる。
【００１４】
【発明が解決しようとする課題】
上記のような逆狭チャネル効果があると、Ｗ_Ｇによってゲート閾値電圧が変わり、回路設計が困難になる。また、Ｉ_ｏｆｆが増大すると回路の消費電力が増大してしまう。これに対して、逆狭チャネル効果対策として、半導体領域の角部を丸めることや、境界近傍の半導体領域中の不純物濃度を上げることなどが行われている。しかし、これらの方法は、Ｉ_ｏｆｆを小さくして逆狭チャネル効果を小さくできるが、同時に、数式１のＩ_１が小さくなってＩ_ｏｎも減少するという問題がある。
【００１５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑え、消費電力の少ない電界効果トランジスタを得るものである。
【００１６】
【課題を解決するための手段】
本発明に係る電界効果トランジスタは、素子分離領域と、半導体領域と、この素子分離領域及び半導体領域の一部を覆うゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、半導体領域に形成されたソース・ドレインとを有する。そして、ゲート電極は、素子分離領域と半導体領域の境界近傍にある部分を第１の導体で、その部分以外で半導体領域上にある部分が第２の導体でそれぞれ構成される。また、電界効果トランジスタがＮチャネルの場合、第１の導体の仕事関数は、第２の導体の仕事関数よりも大きい。一方、電界効果トランジスタがＰチャネルの場合、第１の導体の仕事関数は、第２の導体の仕事関数よりも小さい。本発明のその他の特徴は以下に明らかにする。
【００１７】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１における電界効果トランジスタの斜視図である。この電界効果トランジスタは、ＳＴＩを有するＮチャネルＭＩＳＦＥＴ構造であり、シリコンからなる半導体基板１１の表面に形成された素子分離領域１２及び半導体領域１３と、この素子分離領域１２及び半導体領域１３の一部を覆うＳｉＯ_２からなるゲート絶縁膜１４と、このゲート絶縁膜１４上に形成されたゲート電極１５と、半導体領域１０２に形成されたソース１６・ドレイン１７とを有する。
【００１８】
そして、ゲート電極１５は、素子分離領域１２と半導体領域１３の境界近傍にある部分１５ａを第１の導体で、その部分１５ａ以外で半導体領域１３上にある部分１５ｂを第２の導体でそれぞれ構成している。ここでは、ゲート絶縁膜１４との境界近傍の部分で、素子分離領域１２上にある部分が第１の導体、半導体領域１３上にある部分が第２の導体でそれぞれ構成されている。
【００１９】
ここで、電界効果トランジスタがＮチャネルの場合、第１の導電体をＰ^＋ポリシリコン、第２の導電体をＮ^＋ポリシリコンで構成し、第１の導体の仕事関数Φ_１を第２の導体の仕事関数Φ_２よりも大きくする。即ち、Φ_１とΦ_２が、
【数５】

の関係を有するようにする。
【００２０】
一方、電界効果トランジスタがＰチャネルの場合、第１の導体の仕事関数Φ_１を第２の導体の仕事関数Φ_２よりも小さくする。即ち、Φ_１とΦ_２が、
【数６】

の関係を有するようにする。
【００２１】
半導体領域１３とゲート電極１５の間の電場の強さは、ゲート電圧Ｖ_Ｇ、半導体領域１３とゲート電極１５の間の距離、半導体領域１３とゲート電極１５の材料の仕事関数差で決まる。これに対し、図１のように素子分離領域１２上のゲート電極に第１の導体を用いることにより、この部分の電界（図２６（ｂ）のＥ´_ＯＸ）を弱めることができ、境界での電界集中を緩和して、逆狭チャネル効果を抑えることができる。
【００２２】
ここで、図１の電界効果トランジスタを数式１のようにゲート中心部のトランジスタＴ_０と境界近傍のトランジスタＴ_１に分離して考えると、Ｔ_０のゲート電極を第２の導体で構成し、Ｔ_１のゲート電極を第１の導体で構成していることになる。このように、第１の導体で構成することでＴ_１のゲート閾値電圧Ｖ_１は上がる。しかし、ｓｕｂｔｈｒｅｓｈｏｌｄｓｗｉｎｇＳ_１は変わらない。そのため、数式３より、Ｖ_Ｇ＝０ではＩ_１≪Ｉ_０となりＩ_ｏｆｆを減少させることができる。一方、Ｖ_Ｇ＝Ｖ_ＤＤではＩ_１が無視できない大きさになってＩ_ｏｎを増大させることができる。即ち、トランジスタの駆動力Ｉ_ｏｎの減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【００２３】
ところで、この第１の導電体による境界近傍の電界集中の緩和は、第１の導電体が境界の真上にある場合が最も効果が高く、そのときの境界と第１の導体との距離はゲート絶縁膜の膜厚ｔ_ｏｘである。Ｅ´_ＯＸは、境界からの距離に反比例して小さくなり、境界からの距離が２ｔ_ｏｘ以上になると半減する。そこで、第２の導体が素子分離領域１２上にはみ出して良いのは、境界からの距離が２ｔ_ｏｘの範囲までとする。即ち、ゲート電極１５は、ゲート絶縁膜１４との界面近傍の部分で、境界から素子分離領域１２の方向に２ｔ_ｏｘ以上離れた部分を第１の導体で構成する。なお、ゲート絶縁膜１４を材料の違う複数の膜を積み重ねて作っている場合は、それらの膜厚ｔ_１，ｔ_２，…に対し、ｔ_ｏｘ＝ｔ_１＋ｔ_２＋…となる。
【００２４】
また、半導体領域１３上において、ゲート電極１５に占める第１の導体の割合が多くなるとＩ_ｏｎが減少し望ましくない。しかし、その第１の導体の割合が１割以下ならば、Ｉ_ｏｎの減少は１割以下で許容できる。そこで、第１の導体が半導体領域上にはみ出して良いのは、境界から距離Ｗ_Ｇ／２０の範囲までとする。即ち、ゲート電極１５は、ゲート絶縁膜１４との界面近傍の部分で、かつ境界から半導体領域１３の方向にゲート電極１５のゲート幅の２０分の１以上離れた部分を第２の導体で構成する。
【００２５】
図２は、図１の電界効果トランジスタのＶ_Ｇ―Ｉ_Ｄ特性を示す図である。図中で、図１の電界効果トランジスタの特性を実線で示し、比較のために、図２５の従来の電界効果トランジスタの特性を点線で示す。ゲート電極の構造を変えたこと以外は、図２７と同じ条件である。また、図３は、図２の縦軸をリニアスケールにした図である。これらの図から、図１の電界効果トランジスタは、従来の電界効果トランジスタと比べて、Ｉ_ｏｆｆは減少するが、Ｉ_ｏｎはほとんど変わらないことが分かる。
【００２６】
図４に図１の電界効果トランジスタのＷ_Ｇ―Ｖ_ｔｈ特性を、図５にＷ_Ｇ―ｉ_ｏｎ特性を、図６にＷ_Ｇ―ｉ_ｏｆｆ特性をそれぞれ示す。Ｗ_Ｇ以外の条件は図２と同じである。これらの図で、Ｗ_Ｇが小さくなってもＶ_ｔｈは小さくならず、逆狭チャネル効果は見られない。むしろ、Ｖ_ｔｈが微増し、狭チャネル効果が僅かに見えている。しかし、これによるＶ_ｔｈの変化は約１５ｍＶと小さく、Ｉ_ｏｎはＷ_Ｇが小さくなるとむしろ増加しているので問題にはならない。
【００２７】
以上のように、本実施の形態１の電界効果トランジスタでは、ゲート電極１５全てに第２の導体を使った場合と比べて、素子分離領域１２と半導体領域１３の境界近傍で電場が弱まり、電界集中が緩和される。よって、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【００２８】
実施の形態２．
図７は本発明の実施の形態２における電界効果トランジスタの斜視図である。図１と同じ構成要素には同じ番号を付し説明を省略する。図７に示すように、素子分離領域１２が半導体領域２０より落ち込んでいる。ただし、ゲート長をＬ_Ｇとすると、素子分離領域と半導体領域との段差はＬ_Ｇ／２以下である。そして、ゲート絶縁膜１４が、この半導体領域２０の上面及び側面の一部を覆っている。また、半導体領域２０の上面と側面との間の角部もゲート絶縁膜１４に覆われている。そして、このゲート絶縁膜１４上にゲート電極２１が形成されている。
【００２９】
ゲート電極２１は、半導体領域２０の角部の近傍にある部分２１ａが第１の導体で、その他の部分２１ｂが第２の導体でそれぞれ構成されている。ここでは、ゲート電極２１の半導体領域２０の側面に沿った部分が第１の導体で構成され、ゲート電極２１の半導体領域２０の上面に沿った部分が第２の導体で構成されている。即ち、角部より下にある部分が第１の導体で、角部より上にある部分が第２の導体でそれぞれ構成されている。
【００３０】
ここで、電界効果トランジスタがＮチャネルの場合、第１の導電体をＰ^＋ポリシリコン、第２の導電体をＮ^＋ポリシリコンで構成し、第１の導体の仕事関数Φ_１を第２の導体の仕事関数Φ_２よりも大きくする。即ち、Φ_１とΦ_２が数式５の関係を有するようにする。
【００３１】
一方、電界効果トランジスタがＰチャネルの場合、第１の導体の仕事関数Φ_１を第２の導体の仕事関数Φ_２よりも小さくする。即ち、Φ_１とΦ_２が数式６の関係を有するようにする。
【００３２】
ところで、実施の形態１と同様の理由から、第１の導体が半導体領域２０の上面の上にはみ出して良いのは、角部から距離Ｗ_Ｇ／２０の範囲までとする。即ち、ゲート電極２１は、ゲート絶縁膜１４との界面近傍の部分で、かつ角部からゲート電極１５のゲート幅の２０分の１以上離れた部分が第２の導体で構成される。
【００３３】
また、ゲート電極２１の半導体領域２０の側面に沿った部分も逆狭チャネル効果に影響する。よって、図７に示すように、この部分も第１の導体で構成すれば、電界集中を緩和し、逆狭チャネル効果を抑制することができる。しかし、角部から離れた部分を第１の導体で構成で構成しても意味が無い。ここで、ゲート絶縁膜１４と半導体領域２０の界面から半導体領域２０内部に伸びる空乏層の幅をＷ_Ｄとすると、逆狭チャネル効果の抑制に影響するのは、せいぜい角部から距離Ｗ_Ｄまでにあるゲート電極２１の部分のみである。
【００３４】
また、半導体領域１３上において、ゲート絶縁膜１４との界面近傍の部分で、ゲート電極２１に占める第１の導体の割合が多くなるとＩ_ｏｎが減少し望ましくない。そこで、第１の導体で構成する部分は角部から距離Ｗ_Ｄ以内の限られた領域にする。また、短チャネル効果を抑制するためにＬ_Ｇ＞２Ｗ_Ｄでなくてはならない。よって、素子分離領域１２と半導体領域２０との段差がＬ_Ｇ／２以上の場合は、図８に示すように、半導体領域２０の側面において、ゲート電極２１は、ゲート絶縁膜１４との界面近傍の部分で、かつ角部からＬ_Ｇ／２以上離れた部分を第２の導体で構成する。
【００３５】
図９は、図７の電界効果トランジスタのＶ_Ｇ―Ｉ_Ｄ特性を示す図である。図中で、図７の電界効果トランジスタの特性を実線で示し、比較のために図２５の従来の電界効果トランジスタの特性を点線で示す。ただし、Ｗ_Ｇ＝２００ｎｍ、素子分離領域と半導体領域との段差は２０ｎｍとする。また、半導体領域の側面に沿ったゲート電極には全て第１の導体を使用している。その他の条件は図２７，図２と同じである。また、図１０は、図９の縦軸をリニアスケールにした図である。これらの図から、図７の電界効果トランジスタは、従来の電界効果トランジスタに比べて、Ｉ_ｏｆｆは減少するがＩ_ｏｎはほとんど変わらないことが分かる。また、図２と比較すると、実施の形態１よりも良い性能を示していることがわかる。
【００３６】
図１１に図７の電界効果トランジスタのＷ_Ｇ―Ｖ_ｔｈ特性を、図１２にＷ_Ｇ―ｉ_ｏｎ特性を、図１３にＷ_Ｇ―ｉ_ｏｆｆ特性をそれぞれ示す。Ｗ_Ｇ以外の条件は図２と同じである。これらの図から分かるように、Ｗ_Ｇに拠らずＶ_ｔｈは一定であり、逆狭チャネル効果は見られない。即ち、逆狭チャネル効果も狭チャネル効果も見られない。
【００３７】
以上のように、本実施の形態２の電界効果トランジスタでは、ゲート電極２１全てに第２の導体を使った場合と比べて、半導体領域２０の角部の近傍で電場が弱まり、電界集中が緩和される。よって、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【００３８】
実施の形態３．
図１４は、本発明の実施の形態３における電界効果トランジスタの斜視図である。また、図１５は、図１４の電界効果トランジスタの断面図である。図１と同じ構成要素には同じ番号を付し説明を省略する。この図１４，１５に示すように、素子分離領域２５は、半導体領域１３との境界近傍で半導体領域１３の上面より落ち込み、その他の部分では半導体領域１３の上面より盛上っている。そして、この素子分離領域２５を覆うようにゲート絶縁膜１４が形成され、その上にゲート電極２６が形成されている。
【００３９】
この電界効果トランジスタのゲート電極２６は、素子分離領域２５が落ち込んだ所にある部分を第１の導体で構成し、その他の部分を第２の導体で構成している。即ち、実施の形態１と同様に、素子分離領域２５と半導体領域１３の境界近傍にある部分が第１の導体で、その部分以外で半導体領域２５上にある部分が第２の導体でそれぞれ構成されている。
【００４０】
ここで、この電界効果トランジスタは、ＳＴＩを有するＰチャネルＭＩＳＦＥＴ構造であり、第１の導体はＰ^＋ゲルマニウム、第２の導体はＰ^＋ポリシリコンである。ゲルマニウムの価電子帯の上端のエネルギーはシリコンのものより約０．５ｅＶ高い。よって、Φ_１＜Φ_２が成り立ち、基本的な原理は実施の形態１と同じである。なお、ＮチャンネルＭＩＳＦＥＴ構造を採用した場合は、実施の形態１で説明したように、Φ_１＞Φ_２となるようにする。
【００４１】
以下、この構造の製造プロセスを説明する。まず、図１６に示すように、ボロンを４×１０^１５ｃｍ^３ドープした半導体基板１１の表面を熱酸化して、厚さ１０ｎｍのシリコンからなる酸化膜３１を形成し、その上にＣＶＤで厚さ１２０ｎｍの窒化膜３２を堆積させる。
【００４２】
次に、図１７に示すように、レジストマスクを使ったドライエッチングで、フィールド領域を形成する部分の半導体基板１１を深さ３５０ｎｍ掘り、半導体領域１３を形成する。
【００４３】
そして、図１８に示すように、ＣＶＤで酸化膜３３を厚さ５００ｎｍ堆積させる。
【００４４】
次に、図１９に示すように、ＣＭＰで酸化膜３３と窒化膜３２を研磨し、平坦化する。ただし、この際に、窒化膜３２が所定膜厚だけ残るようにする。
【００４５】
そして、窒化膜３２を熱燐酸で除去し、その下の酸化膜３１をフツ酸で除去する。次に、熱酸化により表面に厚さ１０ｎｍの酸化膜を形成し、インプラスルー膜（不図示）とする。そして、リンをエネルギー３００ｋｅＶ、ドーズ２×１０^１３ｃｍ^−２でイオン打ち込みし、半導体領域１３にＮウェル（不図示）を形成する。次に、Ｖ_ｔｈを調整するため、半導体領域１３にリンをエネルギー１００ｋｅＶ、ドーズ５×１０^１２ｃｍ^― ^２でイオン打ち込みする。そして、フツ酸でインプラスルー膜を除去し、洗浄を行う。次に、熱酸化により表面に厚さ０．５ｎｍの酸化膜を形成し、更にその上に厚さ４ｎｍのＺｒＯ_２をＣＶＤで蒸着し、図２０に示すように、酸化膜とＺｒＯ_２の２層からなるゲート絶縁膜１４を形成する。
【００４６】
この場合、ゲート絶縁膜１４の厚さは酸化膜とＺｒＯ_２の膜厚を足したものになる。つまりｔ_ｏｘは、ｔ_ｏｘ＝０．５ｎｍ＋４．０ｎｍ＝４．５ｎｍとなる。また、酸化膜３１を除去するためのフツ酸洗浄により、半導体領域１３と素子分離領域２５との境界で素子分離領域２５が窪んでいる。
【００４７】
次に、図２１に示すように、ＣＶＤにより厚さ４０ｎｍのゲルマニウム３５を堆積する。そして、このゲルマニウム３５を４０ｎｍエッチングすると、図２２に示すように、窪みのみにゲルマニウム３５が残る。
【００４８】
次に、図２３に示すように、ＣＶＤにより厚さ１５０ｍｍのポリシリコン３６を堆積する。そして、ポリシリコン３６にリンをエネルギー２５ｋｅＶ、ドーズ５×１０^１５ｃｍ^―２で打ち込む。さらに、レジストマスクを使ったドライエッチングでゲート電極をバターニングすれば、図１５の電界効果トランジスタが形成される。
【００４９】
以上のように、本実施の形態３の電界効果トランジスタは、基本的な構成は実施の形態１と同じであるため、実施の形態１と同様の効果を有する。
【００５０】
実施の形態４．
図２４は本発明の実施の形態４における電界効果トランジスタの斜視図である。図２４に示すように、半導体領域４０を上下左右から囲むように、ゲート絶縁膜４１、ゲート電極４２、ソース４３・ドレイン４４が形成されている。
【００５１】
このゲート電極４２は、半導体領域４０の角部の近傍にある部分４２ａを第１の導体で、その他の部分４２ｂを第２の導体でそれぞれ構成している。そして、電界効果トランジスタがＮチャネルの場合は、Φ_１＞Φ_２となるようにし、電界効果トランジスタがＰチャネルの場合は、Φ_１＜Φ_２となるようにする。
【００５２】
以上のように、本実施の形態４の電界効果トランジスタは、基本的な構成は実施の形態２と同じであるため、実施の形態２と同様の効果を有する。
【００５３】
【発明の効果】
本発明は以上説明したように、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における電界効果トランジスタの斜視図である。
【図２】図１の電界効果トランジスタのＶ_Ｇ―Ｉ_Ｄ特性を示す図である。
【図３】図２の縦軸をリニアスケールにした図である。
【図４】図１の電界効果トランジスタのＷ_Ｇ―Ｖ_ｔｈ特性を示す図である。
【図５】図１の電界効果トランジスタのＷ_Ｇ―ｉ_ｏｎ特性を示す図である。
【図６】図１の電界効果トランジスタのＷ_Ｇ―ｉ_ｏｆｆ特性を示す図である。
【図７】本発明の実施の形態２における電界効果トランジスタ（段差がＬ_Ｇ／２以下の場合）の斜視図である。
【図８】本発明の実施の形態２における電界効果トランジスタ（段差がＬ_Ｇ／２以上の場合）の斜視図である。
【図９】図７の電界効果トランジスタのＶ_Ｇ―Ｉ_Ｄ特性を示す図である。
【図１０】図９の縦軸をリニアスケールにした図である。
【図１１】図７の電界効果トランジスタのＷ_Ｇ―Ｖ_ｔｈ特性を示す図である。
【図１２】図７の電界効果トランジスタのＷ_Ｇ―ｉ_ｏｎ特性を示す図である。
【図１３】図７の電界効果トランジスタのＷ_Ｇ―ｉ_ｏｆｆ特性を示す図である。
【図１４】本発明の実施の形態３における電界効果トランジスタの斜視図である。
【図１５】図１４の電界効果トランジスタの断面図である。
【図１６】図１４の電界効果トランジスタの製造プロセスを示す図である（その１）。
【図１７】図１４の電界効果トランジスタの製造プロセスを示す図である（その２）。
【図１８】図１４の電界効果トランジスタの製造プロセスを示す図である（その３）。
【図１９】図１４の電界効果トランジスタの製造プロセスを示す図である（その４）。
【図２０】図１４の電界効果トランジスタの製造プロセスを示す図である（その５）。
【図２１】図１４の電界効果トランジスタの製造プロセスを示す図である（その６）。
【図２２】図１４の電界効果トランジスタの製造プロセスを示す図である（その７）。
【図２３】図１４の電界効果トランジスタの製造プロセスを示す図である（その８）。
【図２４】本発明の実施の形態４における電界効果トランジスタの斜視図である。
【図２５】従来の電界効果トランジスタの斜視図である。
【図２６】図２５の電界効果トランジスタの断面図と、素子分離領域と半導体領域の境界近傍の拡大図である。
【図２７】図２５の電界効果トランジスタのＩ_Ｄ−Ｖ_Ｇ特性を示す図である。
【図２８】図２５の電界効果トランジスタのゲート閾値電圧Ｖ_ｔｈとゲート幅Ｗ_Ｇの関係を示す図である。
【図２９】図２５の電界効果トランジスタのｉ_ｏｎとＷ_Ｇの関係を示す図である。
【図３０】図２５の電界効果トランジスタのｉ_ｏｆｆとＷ_Ｇの関係を示す図である。
【符号の説明】
１２素子分離領域
１３半導体領域
１４ゲート絶縁膜
１５ゲート電極
１６ソース
１７ドレイン
２０半導体領域
２１ゲート電極
２５素子分離領域
２６ゲート電極
４０半導体領域
４１ゲート絶縁膜
４２ゲート電極
４３ソース
４４ドレイン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MISFET, and more particularly, to a field effect transistor that suppresses the reverse narrow channel effect and suppresses power consumption reduction while suppressing a decrease in driving force of the transistor.
[0002]
[Prior art]
FIG. 25 is a perspective view of a conventional field effect transistor. This field effect transistor has a MISFET structure having STI (Shallow Trench Isolation), an element isolation region 102 and a semiconductor region 103 formed on the surface of the semiconductor substrate 101, and a part of the element isolation region 102 and the semiconductor region 103. A gate electrode 105 formed on the gate insulating film 104, and source /

drains

106 and 107 formed in the semiconductor region 102.
[0003]
FIG. 26A is a cross-sectional view of the field effect transistor of FIG. 25, and FIG. 26B is an enlarged view of the vicinity of the boundary between the element isolation region and the semiconductor region. As shown in FIG. 26B, in the vicinity of the boundary between the element isolation region 102 and the semiconductor region 103, a portion on the semiconductor region 103 of the gate electrode 105 through the gate insulating film 104 from the upper surface of the semiconductor region 103. The electric field E _OX acts. On the other hand, the electric field E ′ _OX acts from the side surface of the semiconductor region 103 to the portion of the gate electrode 105 on the element isolation region 102 via the element isolation region 102 and the gate insulating film 104.
[0004]
E _OX also acts at a distance from the boundary but, _E'OX does not act only near the boundary. Therefore, the electric field concentrates in the vicinity of the boundary from the place away from the boundary. The induced carriers by _E'OX, gate threshold voltage near the boundary is locally reduced, the off-current I _off the gate voltage V _G is the drain current I _D when the 0 is increased. Here, the proportion of boundary occupied in the semiconductor region 103 is larger as the gate width W _G is small, the increase in I _off is more pronounced as W _G is small.
[0005]
In addition, the gate threshold voltage _{Vth of the} entire transistor also decreases reflecting the decrease in the gate threshold voltage near the boundary. This reduction in _{V th} is remarkable as _{W G} is small. This phenomenon is called the reverse narrow channel effect.
[0006]
Meanwhile, a transistor having an element isolation region can be regarded as that the transistor T ₁ of the transistor T ₀ and the boundary vicinity of the gate center is synthesized. When the drain current of T ₀ is I ₀ and the drain current of T ₁ is I ₁ , the drain current _ID is
[Expression 1]

It is disassembled as follows.
[0007]
For the transistors T ₀ and T ₁ , the gate threshold voltage and the subthreshold swing can be defined in the same way as an ordinary transistor. Therefore, the threshold voltage of T ₀ is V ₀ , the subthreshold swing is S ₀ , the threshold voltage of T ₁ is V ₁ , and the subthreshold swing is S ₁ . Then, in the transistor where the reverse narrow channel effect appears,
[Expression 2]

There is a relationship.
[0008]
In addition, subthreshold swingS and S ₀ and S ₁ of the entire transistor are
[Equation 3]

There is a relationship.
[0009]
If the current per unit gate width is i ₀ , then I ₀ is
[Expression 4]

It is expressed as proportional to _{W G.} On the other hand, _{I 1} does not depend on the _{W G.}
[0010]
However, depending on the size and _{W G} of the reverse narrow channel effect, the influence of the _{I 0} and _{I 1} on the _{I D} are different. For example, when the inverse narrow channel effect is small or _WG is large, I ₁ can be ignored, and I _D ≈I ₀ . On the other hand, the reverse narrow channel effect is large, when _{W G} is small even _{I off} the effect of _{I 1,} the gate voltage _{V G} is increased even on current _{I on} the drain current _{I D} when the power supply voltage _{V DD.}
[0011]
Figure 27 shows the _I D -V _G characteristics of the field effect transistor in FIG. 25. However, the transistor is an N-channel MOSFET, the material of the semiconductor region is silicon, the material of the gate electrode is N ⁺ polysilicon, the material of the gate insulating film is SiO ₂ , the film thickness of the gate insulating film t _ox = 2.5 nm, Gate length L _G = 120 nm, W _G = 2 μm, acceptor concentration in silicon N _A = 10 ¹⁸ cm ⁻³ , source region and drain region depth X _j = 65 nm, drain voltage V _D = 50 mV, back bias V _B = -1.2V. In this figure, the solid line is _ID , and the dotted line is I ₀ when _ID is decomposed as in Equation 1. When both are compared, it can be seen that I _off increases due to the influence of the boundary.
[0012]
Figure 28 shows the relation between the gate threshold voltage _{V th} and the gate width _{W G.} Conditions other than the W _G is the same as that in FIG. 27. _Furthermore, the _{V th} is _{I D} is defined as _{V G} when the _{12 [nm / μm] · W} G. From this figure, V _th decreases as W _G becomes smaller, it can be seen that the reverse narrow channel effect has appeared.
[0013]
Relationship _{i on} and _{W G} in FIG. 29, respectively the relationship between the _{i off} and _{W G} in FIG. _{_{_{_{However, i on = I on / W}}}} G, it is the _{_{i off = I off / W G}} . From these _figures, i _on, it can be seen to increase in accordance with _{i off} with _{W G} is reduced.
[0014]
[Problems to be solved by the invention]
If there is reverse narrow channel effect as described above, alters the gate threshold voltage by W _G, becomes difficult circuit design. Further, when I _off increases, the power consumption of the circuit increases. On the other hand, as countermeasures against the inverse narrow channel effect, rounding corners of the semiconductor region, increasing the impurity concentration in the semiconductor region near the boundary, and the like are performed. However, these methods can reduce the reverse narrow channel effect by reducing I _off , but at the same time, there is a problem that I ₁ in Equation ₁ is reduced and I _on is also reduced.
[0015]
The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a field effect transistor with low power consumption by suppressing the reverse narrow channel effect while suppressing a decrease in driving power of the transistor. It is.
[0016]
[Means for Solving the Problems]
A field effect transistor according to the present invention includes an element isolation region, a semiconductor region, a gate insulating film covering the element isolation region and a part of the semiconductor region, a gate electrode formed on the gate insulating film, and a semiconductor region And a source / drain formed on the substrate. In the gate electrode, a portion in the vicinity of the boundary between the element isolation region and the semiconductor region is constituted by the first conductor, and a portion on the semiconductor region other than the portion is constituted by the second conductor. When the field effect transistor is an N channel, the work function of the first conductor is larger than the work function of the second conductor. On the other hand, when the field effect transistor is a P-channel, the work function of the first conductor is smaller than the work function of the second conductor. Other features of the present invention will become apparent below.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a perspective view of a field effect transistor according to Embodiment 1 of the present invention. This field effect transistor has an N channel MISFET structure having STI, and an element isolation region 12 and a semiconductor region 13 formed on the surface of a semiconductor substrate 11 made of silicon, and a part of the element isolation region 12 and the semiconductor region 13. A gate insulating film 14 made of SiO _2, a gate electrode 15 formed on the gate insulating film 14, and a source 16 and a drain 17 formed in the semiconductor region 102.
[0018]
The gate electrode 15 includes a portion 15a near the boundary between the element isolation region 12 and the semiconductor region 13 as a first conductor, and a portion 15b other than the portion 15a on the semiconductor region 13 as a second conductor. is doing. Here, in the vicinity of the boundary with the gate insulating film 14, the portion on the element isolation region 12 is constituted by the first conductor, and the portion on the semiconductor region 13 is constituted by the second conductor.
[0019]
Here, when the field effect transistor is an N channel, the first conductor is composed of P ⁺ polysilicon, the second conductor is composed of N ⁺ polysilicon, and the work function Φ ₁ of the _first conductor is set to the second conductivity. It is larger than the work function Φ _{2 of the} conductor. That is, Φ ₁ and Φ ₂ are
[Equation 5]

To have a relationship.
[0020]
On the other hand, when the field effect transistor is a P-channel, the work function Φ ₁ of the first conductor is made smaller than the work function Φ ₂ of the second conductor. That is, Φ ₁ and Φ ₂ are
[Formula 6]

To have a relationship.
[0021]
The strength of the electric field between the semiconductor region 13 and the gate electrode 15 is determined by the gate voltage V _G , the distance between the semiconductor region 13 and the gate electrode 15, and the work function difference between the materials of the semiconductor region 13 and the gate electrode 15. On the other hand, by using the first conductor for the gate electrode on the element isolation region 12 as shown in FIG. 1, the electric field in this part (E ′ _{OX in} FIG. 26B) can be weakened, and at the boundary. Thus, the reverse narrow channel effect can be suppressed.
[0022]
Here, if the field effect transistor of FIG. 1 is separated into the transistor T _{0 in the} center of the gate and the transistor T ₁ in the vicinity of the boundary as shown in Equation 1, the gate electrode of T ₀ is constituted by the second conductor, the gate electrode of T ₁ will have been configured by the first conductor. Thus, the gate threshold voltage V ₁ of the T ₁ by configuring the first conductor rises. However, subthreshold swingS ₁ does not change. Therefore, from Equation 3, when V _G = 0, I ₁ << I _{0 and} I _off can be reduced. On the other hand, when V _G = V _DD , I ₁ becomes non-negligible and I _on can be increased. That is, the reverse narrow channel effect can be suppressed while suppressing a decrease in the driving power I _on of the transistor.
[0023]
By the way, the relaxation of the electric field concentration near the boundary by the first conductor is most effective when the first conductor is directly above the boundary, and the distance between the boundary and the first conductor at that time is It is the film thickness t _ox of the gate insulating film. E ′ _OX decreases in inverse proportion to the distance from the boundary, and halves when the distance from the boundary becomes 2 t _ox or more. Therefore, the second conductor may protrude from the element isolation region 12 until the distance from the boundary is in the range of 2 t _ox . That is, the gate electrode 15 is a portion in the vicinity of the interface with the gate insulating film 14, and a portion away from the boundary in the direction of the element isolation region 12 by 2 t _ox or more is constituted by the first conductor. When the gate insulating film 14 is formed by stacking a plurality of films made of different materials, t _ox = t ₁ + t ₂ +... With _respect to the film thicknesses t ₁ , t ₂ _,.
[0024]
Further, if the proportion of the first conductor occupying the gate electrode 15 on the semiconductor region 13 is increased, I _on is not desirable. However, if the proportion of the first conductor is 10% or less, the decrease of I _on is acceptable at 10% or less. Therefore, the first conductor may protrude from the boundary to the range of the distance W _G / 20. That is, the gate electrode 15 is a portion near the interface with the gate insulating film 14 and a portion away from the boundary in the direction of the semiconductor region 13 by more than 1/20 of the gate width of the gate electrode 15 by the second conductor. To do.
[0025]
Figure 2 is a diagram showing the _V G -I _D characteristic of the field effect transistor of FIG. In the figure, the characteristics of the field effect transistor of FIG. 1 are indicated by a solid line, and for comparison, the characteristics of the conventional field effect transistor of FIG. 25 are indicated by a dotted line. The conditions are the same as in FIG. 27 except that the structure of the gate electrode is changed. FIG. 3 is a diagram in which the vertical axis of FIG. 2 is a linear scale. From these figures, it can be seen that the field effect transistor of FIG. 1 has a lower I _off but a little change in I _on compared to the conventional field effect transistor.
[0026]
4 shows the W _G -V _th characteristic of the field effect transistor of FIG. 1, FIG. 5 shows the W _G -i _on characteristic, and FIG. 6 shows the W _G -i _off characteristic. Conditions other than the W _G is the same as that in FIG. 2. In these figures, V _th be W _G is reduced not so small, the reverse narrow channel effect is not seen. Rather, _Vth slightly increases and a narrow channel effect is slightly visible. However, small changes in the _{V th} is about 15mV due to _{this, I on} is not a problem because it is rather increased and _{W G} is reduced.
[0027]
As described above, in the field effect transistor according to the first embodiment, the electric field is weakened near the boundary between the element isolation region 12 and the semiconductor region 13 as compared with the case where the second conductor is used for all the gate electrodes 15. Concentration is eased. Therefore, the reverse narrow channel effect can be suppressed while suppressing a decrease in driving force of the transistor.
[0028]
Embodiment 2. FIG.
FIG. 7 is a perspective view of a field effect transistor according to Embodiment 2 of the present invention. The same components as those in FIG. As shown in FIG. 7, the element isolation region 12 falls below the semiconductor region 20. However, when the gate length is L _G, step between the isolation region and the semiconductor region is L _{G /} 2 or less. The gate insulating film 14 covers part of the upper surface and side surfaces of the semiconductor region 20. In addition, the corner between the upper surface and the side surface of the semiconductor region 20 is also covered with the gate insulating film 14. A gate electrode 21 is formed on the gate insulating film 14.
[0029]
In the gate electrode 21, a portion 21 a in the vicinity of the corner of the semiconductor region 20 is constituted by a first conductor, and the other portion 21 b is constituted by a second conductor. Here, the portion along the side surface of the semiconductor region 20 of the gate electrode 21 is formed of the first conductor, and the portion of the gate electrode 21 along the upper surface of the semiconductor region 20 is formed of the second conductor. That is, the portion below the corner is constituted by the first conductor, and the portion above the corner is constituted by the second conductor.
[0030]
Here, when the field effect transistor is an N channel, the first conductor is composed of P ⁺ polysilicon, the second conductor is composed of N ⁺ polysilicon, and the work function Φ ₁ of the _first conductor is set to the second conductivity. It is larger than the work function Φ _{2 of the} conductor. That is, Φ ₁ and Φ ₂ have the relationship of Equation 5.
[0031]
On the other hand, when the field effect transistor is a P-channel, the work function Φ ₁ of the first conductor is made smaller than the work function Φ ₂ of the second conductor. That is, Φ ₁ and Φ ₂ have the relationship of Equation 6.
[0032]
By the way, for the same reason as in the first embodiment, the first conductor may protrude above the upper surface of the semiconductor region 20 from the corner to a range of distance W _G / 20. In other words, the gate electrode 21 is a portion near the interface with the gate insulating film 14 and a portion away from the corner by one-twentieth or more of the gate width of the gate electrode 15 by the second conductor.
[0033]
Further, the portion along the side surface of the semiconductor region 20 of the gate electrode 21 also affects the reverse narrow channel effect. Therefore, as shown in FIG. 7, if this portion is also formed of the first conductor, the electric field concentration can be reduced and the reverse narrow channel effect can be suppressed. However, it does not make sense to configure the first conductor away from the corner. Here, when the width of the depletion layer extending from the interface of the gate insulating film 14 and the semiconductor region 20 in the semiconductor region 20 and W _D, to affect the inhibition of reverse narrow channel effect, a distance W _D from most corners This is only the portion of the gate electrode 21 in the area.
[0034]
Further, on the semiconductor region 13, near the interface portion between the gate insulating film 14, I _on undesirable decrease the proportion of the first conductor occupying the gate electrode 21 increases. Therefore, portions forming a first conductor to the corners at a distance W _D within a limited area. Further, it should be an L _G> 2W _D in order to suppress the short channel effect. Therefore, when the step between the element isolation region 12 and the semiconductor region 20 is L _G / 2 or more, the gate electrode 21 is in the vicinity of the interface with the gate insulating film 14 on the side surface of the semiconductor region 20 as shown in FIG. And a portion away from the corner by L _G / 2 or more is constituted by the second conductor.
[0035]
Figure 9 is a diagram showing the _V G -I _D characteristic of the field effect transistor of FIG. In the figure, the characteristics of the field effect transistor of FIG. 7 are indicated by solid lines, and the characteristics of the conventional field effect transistor of FIG. 25 are indicated by dotted lines for comparison. However, W _G = 200 nm, and the step between the element isolation region and the semiconductor region is 20 nm. In addition, the first conductor is used for all the gate electrodes along the side surfaces of the semiconductor region. Other conditions are the same as those in FIGS. FIG. 10 is a diagram in which the vertical axis of FIG. 9 is a linear scale. From these figures, it can be seen that the field effect transistor of FIG. 7 has a lower I _off but almost no change in I _on compared to the conventional field effect transistor. Further, it can be seen that the performance is better than that of the first embodiment as compared with FIG.
[0036]
FIG. 11 shows the W _G -V _th characteristic of the field effect transistor of FIG. 7, FIG. 12 shows the W _G -i _on characteristic, and FIG. 13 shows the W _G -i _off characteristic. Conditions other than the W _G is the same as that in FIG. 2. As it can be seen from these figures, V _th irrespective of the W _G is constant, the reverse narrow channel effect is not seen. That is, neither an inverse narrow channel effect nor a narrow channel effect is observed.
[0037]
As described above, in the field effect transistor according to the second embodiment, the electric field is weakened near the corners of the semiconductor region 20 and the electric field concentration is reduced as compared with the case where the second conductor is used for all the gate electrodes 21. Is done. Therefore, the reverse narrow channel effect can be suppressed while suppressing a decrease in driving force of the transistor.
[0038]
Embodiment 3 FIG.
FIG. 14 is a perspective view of a field effect transistor according to Embodiment 3 of the present invention. FIG. 15 is a cross-sectional view of the field effect transistor of FIG. The same components as those in FIG. As shown in FIGS. 14 and 15, the element isolation region 25 falls from the upper surface of the semiconductor region 13 in the vicinity of the boundary with the semiconductor region 13, and rises from the upper surface of the semiconductor region 13 in other portions. A gate insulating film 14 is formed so as to cover the element isolation region 25, and a gate electrode 26 is formed thereon.
[0039]
In the gate electrode 26 of the field effect transistor, a portion where the element isolation region 25 is depressed is constituted by the first conductor, and the other portion is constituted by the second conductor. That is, as in the first embodiment, the portion near the boundary between the element isolation region 25 and the semiconductor region 13 is the first conductor, and the portion on the semiconductor region 25 other than that portion is the second conductor. Has been.
[0040]
Here, this field effect transistor has a P-channel MISFET structure having STI, and the first conductor is P ⁺ germanium and the second conductor is P ⁺ polysilicon. The energy at the top of the valence band of germanium is about 0.5 eV higher than that of silicon. Therefore, Φ ₁ <Φ ₂ holds, and the basic principle is the same as in the first embodiment. When the N-channel MISFET structure is employed, Φ ₁ > Φ ₂ is satisfied as described in the first embodiment.
[0041]
Hereinafter, the manufacturing process of this structure will be described. First, as shown in FIG. 16, the surface of the semiconductor substrate 11 doped with 4 × 10 ¹⁵ cm ^{3 of} boron is thermally oxidized to form an oxide film 31 made of silicon having a thickness of 10 nm, and a thick film is formed thereon by CVD. A 120 nm thick nitride film 32 is deposited.
[0042]
Next, as shown in FIG. 17, the semiconductor region 11 is formed by digging the portion of the semiconductor substrate 11 where the field region is to be formed to a depth of 350 nm by dry etching using a resist mask.
[0043]
Then, as shown in FIG. 18, an oxide film 33 is deposited to a thickness of 500 nm by CVD.
[0044]
Next, as shown in FIG. 19, the oxide film 33 and the nitride film 32 are polished and planarized by CMP. However, at this time, the nitride film 32 is left with a predetermined thickness.
[0045]
Then, the nitride film 32 is removed with hot phosphoric acid, and the underlying oxide film 31 is removed with hydrofluoric acid. Next, an oxide film having a thickness of 10 nm is formed on the surface by thermal oxidation to form an implantation through film (not shown). Then, phosphorus is ion-implanted with an energy of 300 keV and a dose of 2 × 10 ¹³ cm ⁻² to form an N well (not shown) in the semiconductor region 13. _Next, in order to adjust the _{V th,} phosphorus energy 100keV to the semiconductor region 13, a dose 5 × ¹⁰ 12 cm ^- ion implantation in ^two. Then, the implant-through film is removed with hydrofluoric acid, and cleaning is performed. Next, to form an oxide film having a thickness of 0.5nm on the surface by thermal oxidation, and further depositing a ZrO ₂ with a thickness of 4nm thereon by CVD, as shown in FIG. 20, the oxide film and the ZrO ₂ 2 A gate insulating film 14 made of a layer is formed.
[0046]
In this case, the thickness of the gate insulating film 14 is the sum of the thickness of the oxide film and ZrO ₂ . That is, t _ox is t _ox = 0.5 nm + 4.0 nm = 4.5 nm. Further, the element isolation region 25 is depressed at the boundary between the semiconductor region 13 and the element isolation region 25 by the fluoric acid cleaning for removing the oxide film 31.
[0047]
Next, as shown in FIG. 21, germanium 35 having a thickness of 40 nm is deposited by CVD. Then, when this germanium 35 is etched by 40 nm, germanium 35 remains only in the depression as shown in FIG.
[0048]
Next, as shown in FIG. 23, a polysilicon 36 having a thickness of 150 mm is deposited by CVD. Then, phosphorus is implanted into the polysilicon 36 with an energy of 25 keV and a dose of 5 × 10 ¹⁵ cm ⁻² . Further, if the gate electrode is patterned by dry etching using a resist mask, the field effect transistor of FIG. 15 is formed.
[0049]
As described above, the field effect transistor of the third embodiment has the same effect as that of the first embodiment because the basic configuration is the same as that of the first embodiment.
[0050]
Embodiment 4 FIG.
FIG. 24 is a perspective view of a field effect transistor according to Embodiment 4 of the present invention. As shown in FIG. 24, a gate insulating film 41, a gate electrode 42, a source 43 and a drain 44 are formed so as to surround the semiconductor region 40 from above, below, left and right.
[0051]
In the gate electrode 42, a portion 42a in the vicinity of the corner of the semiconductor region 40 is constituted by a first conductor, and the other portion 42b is constituted by a second conductor. When the field effect transistor is an N channel, Φ ₁ > Φ ₂ is satisfied, and when the field effect transistor is a P channel, Φ ₁ <Φ ₂ is satisfied.
[0052]
As described above, the field effect transistor of the fourth embodiment has the same effect as that of the second embodiment because the basic configuration is the same as that of the second embodiment.
[0053]
【The invention's effect】
As described above, the present invention can suppress the reverse narrow channel effect while suppressing a decrease in driving force of a transistor.
[Brief description of the drawings]
FIG. 1 is a perspective view of a field effect transistor according to a first embodiment of the present invention.
2 is a diagram showing the V _G -I _D characteristic of the field effect transistor of FIG.
FIG. 3 is a diagram in which the vertical axis of FIG. 2 is a linear scale.
4 is a diagram showing W _G -V _th characteristics of the field effect transistor of FIG. 1; FIG.
FIG. 5 is a diagram showing W _G -i _on characteristics of the field effect transistor of FIG. 1;
6 is a diagram showing W _G -i _off characteristics of the field effect transistor of FIG. 1. FIG.
FIG. 7 is a perspective view of a field effect transistor (when the step is L _G / 2 or less) in the second embodiment of the present invention.
FIG. 8 is a perspective view of a field effect transistor (when the step is L _G / 2 or more) in the second embodiment of the present invention.
9 is a diagram showing the V _G -I _D characteristic of the field effect transistor of FIG.
10 is a diagram in which the vertical axis of FIG. 9 is a linear scale.
11 is a diagram showing W _G -V _th characteristics of the field effect transistor of FIG. 7; FIG.
12 is a diagram showing W _G -i _on characteristics of the field effect transistor of FIG. 7; FIG.
13 is a diagram showing W _G -i _off characteristics of the field effect transistor of FIG. 7; FIG.
FIG. 14 is a perspective view of a field effect transistor according to a third embodiment of the present invention.
15 is a cross-sectional view of the field effect transistor of FIG.
FIG. 16 is a view showing a manufacturing process of the field effect transistor of FIG. 14 (No. 1);
FIG. 17 is a view showing a manufacturing process of the field effect transistor of FIG. 14 (No. 2);
18 is a view showing a manufacturing process of the field effect transistor of FIG. 14 (No. 3); FIG.
FIG. 19 is a diagram showing a manufacturing process of the field effect transistor of FIG. 14 (No. 4).
20 is a view showing a manufacturing process of the field effect transistor of FIG. 14 (No. 5). FIG.
FIG. 21 is a view showing a manufacturing process of the field effect transistor of FIG. 14 (No. 6);
22 is a view showing a manufacturing process of the field effect transistor of FIG. 14 (No. 7). FIG.
FIG. 23 is a view showing a manufacturing process of the field effect transistor of FIG. 14 (No. 8);
FIG. 24 is a perspective view of a field effect transistor according to Embodiment 4 of the present invention.
FIG. 25 is a perspective view of a conventional field effect transistor.
26 is a cross-sectional view of the field effect transistor of FIG. 25 and an enlarged view of the vicinity of the boundary between the element isolation region and the semiconductor region.
27 is a diagram showing the _I D -V _G characteristics of the field effect transistor in FIG. 25.
28 is a diagram showing the relation between the gate threshold voltage V _th and the gate width W _G of the field effect transistor in FIG. 25.
FIG. 29 is a diagram showing the relationship between the _{i on} and _{W G} of the field-effect transistor of FIG. 25.
30 is a diagram showing the relationship between _{i off} and _{W G} of the field effect transistor in FIG. 25.
[Explanation of symbols]
12 element isolation region 13 semiconductor region 14 gate insulating film 15 gate electrode 16 source 17 drain 20 semiconductor region 21 gate electrode 25 element isolation region 26 gate electrode 40 semiconductor region 41 gate insulating film 42 gate electrode 43 source 44 drain

Claims

An element isolation region; a semiconductor region; a gate insulating film covering the element isolation region and a part of the semiconductor region; a gate electrode formed on the gate insulating film; and a source / drain formed in the semiconductor region; A field effect transistor comprising:
In the gate electrode, a portion in the vicinity of the boundary between the element isolation region and the semiconductor region is a first conductor, and a portion on the semiconductor region other than the portion is constituted by a second conductor.
When the field effect transistor is N-channel, the work function of the first conductor is greater than the work function of the second conductor;
When the field effect transistor is a P-channel, the work function of the first conductor is smaller than the work function of the second conductor.

The gate electrode is a portion in the vicinity of the interface with the gate insulating film, and a portion separated from the boundary in the direction of the element isolation region by at least twice the thickness of the gate insulating film is constituted by the first conductor. The field effect transistor according to claim 1, wherein

The gate electrode is a portion in the vicinity of the interface with the gate insulating film, and a portion separated from the boundary in the direction of the semiconductor region by more than 1/20 of the gate width of the gate electrode is constituted by the second conductor. The field effect transistor according to claim 1, wherein

Field effect transistor having a semiconductor region, a gate insulating film covering a part of the upper surface and side surface of the semiconductor region, a gate electrode formed on the gate insulating film, and a source / drain formed in the semiconductor region Because
In the gate electrode, a portion near the corner of the semiconductor region is a first conductor, and a portion on the semiconductor region other than that portion is a second conductor, respectively.
When the field effect transistor is N-channel, the work function of the first conductor is greater than the work function of the second conductor;
When the field effect transistor is a P-channel, the work function of the first conductor is smaller than the work function of the second conductor.

The gate electrode is a portion near the interface with the gate insulating film, and a portion separated from the corner by half or more of the gate length of the gate electrode is constituted by the second conductor. Item 5. The field effect transistor according to Item 4.

The gate electrode is a portion in the vicinity of the interface with the gate insulating film, and a portion separated from the corner portion by more than 1/20 of the gate width of the gate electrode is constituted by the second conductor. The field effect transistor according to claim 4.