JP2005019813A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
半導体装置及びその製造方法、回路基板並びに電子機器 Download PDFInfo
- Publication number
- JP2005019813A JP2005019813A JP2003184571A JP2003184571A JP2005019813A JP 2005019813 A JP2005019813 A JP 2005019813A JP 2003184571 A JP2003184571 A JP 2003184571A JP 2003184571 A JP2003184571 A JP 2003184571A JP 2005019813 A JP2005019813 A JP 2005019813A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- manufacturing
- semiconductor wafer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 152
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 229910000679 solder Inorganic materials 0.000 claims abstract description 76
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 29
- 239000000853 adhesive Substances 0.000 claims description 13
- 230000001070 adhesive effect Effects 0.000 claims description 13
- 238000005520 cutting process Methods 0.000 claims description 12
- 238000003466 welding Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 105
- 239000012790 adhesive layer Substances 0.000 description 9
- 230000004907 flux Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000007613 environmental effect Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000013013 elastic material Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
- H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
【解決手段】第1の層22及び第2の層24を貫通する複数の貫通孔26が形成されたシート20の第1の層22側を、半導体ウエハ10の複数の電極12が形成された第1の面14に、貫通孔26が電極12上に配置されるように貼り付ける。複数の貫通孔26にはんだボール34を挿入する。第1の面14の反対側の第2の面16から、シート20の第1の層22を半導体ウエハ10とともに切断する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【0002】
【従来の技術】
【0003】
【特許文献1】
特開2001−135598号公報(図2)
【0004】
【発明の背景】
従来、半導体装置の製造方法において、半導体ウエハにバンプを形成してからダイシングするか、半導体ウエハをダイシングして得られた半導体チップにバンプが形成されたものが知られている。また、バンプが形成された半導体チップを、異方性導電膜(ACF)等の接合部材で回路基板にフェースダウンボンディングする、いわゆるフリップチップ(FC)実装することが知られている(特許文献1参照)。
【0005】
しかしながら、この方法によれば、構造が複雑で加工時間、加工コストが多くかかっていた。
【0006】
本発明の目的は、簡単な製造工程で作製することができる、半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【0007】
【課題を解決するための手段】
(1)本発明に係わる半導体装置の製造方法は、
第1の層及び第2の層を有し、前記第1の層及び前記第2の層を貫通する複数の貫通孔が形成されたシートの第1の層を、半導体ウエハにおける複数の電極が形成された第1の面に、前記貫通孔が前記電極上に配置されるように貼り付けること、
前記複数の貫通孔にはんだボールを挿入すること、及び、
前記半導体ウエハにおける前記第1の面の反対側の第2の面から、前記シートの前記第1の層を前記半導体ウエハとともに切断すること、
を含む。本発明によれば、半導体ウエハに貫通孔が形成されたシートを貼り付け、貫通孔にはんだボールを挿入することで、はんだボールの搭載ができる。したがって、ベアチップにはんだボールを搭載する時の、フラックスの塗布や、はんだリフロー後のフラックスの洗浄工程を実施しなくて良いため、製造工程が簡略化できる。
(2)この半導体装置の製造方法は、
前記第1の層の切断後に、切断して得られた個々の半導体チップをピックアップして、前記第1の層を前記第2の層から剥離することをさらに含んでも良い。
(3)この半導体装置の製造方法は、
前記複数の貫通孔への前記はんだボールの挿入後に、前記はんだボールを前記半導体ウエハに溶着させることをさらに含んでも良い。これによれば、貫通孔に挿入されたはんだボールを、溶着により半導体ウエハに固着できる。したがって、はんだボールが衝撃等で貫通孔から脱落することを防止できるため、半導体ウエハの取り扱いが容易となる。
(4)本発明に係わる半導体装置の製造方法は、
第1の層及び第2の層を有し、少なくとも前記第1の層に複数の貫通孔が形成されたシートの前記第1の層側を、半導体ウエハにおける複数の電極が形成された第1の面に、前記複数の貫通孔が前記複数の電極上に配置されるように貼り付けること、
前記半導体ウエハにおける第1の面の反対側の第2の面から、前記シートの前記第1の層を前記半導体ウエハとともに切断すること、及び、
前記半導体ウエハを切断して得られた半導体チップ上の、前記第1の層の複数の貫通孔に、はんだボールを挿入すること、を含む。本発明によれば、半導体ウエハに貫通孔が形成されたシートを貼り付け、貫通孔にはんだボールを挿入することで、はんだボールの搭載ができる。したがって、ベアチップにはんだボールを搭載する時の、フラックスの塗布やはんだリフロー後のフラックスの洗浄工程を実施しなくて良いため、製造工程が簡略化できる。
(5)この半導体装置の製造方法は、
前記第1の層の切断後に、個々の半導体チップをピックアップして、前記第1の層を前記第2の層から剥離することをさらに含んでも良い。
(6)この半導体装置の製造方法において、
前記半導体チップのピックアップは、前記半導体ウエハの前記第2の面を吸着して行っても良い。
(7)この半導体装置の製造方法において、
前記シートにおける前記第1の層の前記複数の貫通孔の外形が、前記はんだボールの外形よりも小さく、前記第1の層の厚みが、前記はんだボールの半径よりも厚く形成されていても良い。これによれば、第1の層がはんだボールを保持することができ、はんだボールを搭載するためにフラックスの塗布が必要なく、工程が簡略化できる。
(8)この半導体装置の製造方法において、
前記シートを、接着剤を介して前記半導体ウエハの前記第1の面に貼り付け、
前記シートの前記第1の層と前記半導体ウエハとの粘着力が、前記第1の層と前記第2の層との粘着力より大きくても良い。これによれば、半導体チップをシートからピックアップするときに、第1の層を第2の層から容易に剥離することができる。また、第1の層が半導体チップ上に残り、半導体チップの集積回路面を外力や湿度等の環境変化から保護することができる。
(9)本発明に係わる半導体装置は、上記方法で製造されてなる。
(10)本発明に係わる回路基板は、上記半導体装置が実装されてなる。
(11)本発明に係わる電子機器は、上記半導体装置を備える。
【0008】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【0009】
(半導体装置及びその製造方法)
(第1の実施の形態)
図1(A)〜図1(E)は、本発明を適用した第1の実施の形態に係わる半導体装置の製造方法を説明する図である。
【0010】
図1(A)には、半導体ウエハ10にシート20を貼り付ける工程を示す。半導体ウエハ10は、複数の集積回路(LSI回路パターン等)や電極(バッド)12が形成された第1の面14と、第1の面14の反対側の第2の面16を有する。電極12は、アルミニウムなどで薄く平らに形成されている。半導体ウエハ10は、各集積回路ごとに切断されて半導体チップ(ベアチップ)が得られる。
【0011】
シート20は、第1の層22と第2の層24を有する。シート20には、第1の層22と第2の層24を貫通する複数の貫通孔26が形成されている。シート20は、貫通孔26が半導体ウエハ10の電極12上に配置されるように貼り付けられる。すなわち、シート20には、半導体チップ10の電極12のピッチに合わせて、少なくとも電極12の数の貫通孔26が形成されている。シート20の材質は、第1の層22、第2の層24共に、耐熱性に優れていれば、例えばポリイミド等の樹脂やゴム等であっても良い。また、第1の層22と第2の層24の材質が同じであっても、違っていても良い。さらに、第1の層22は、はんだボール34を溶着する時の熱により、硬化する材料を用いても良い。硬化することにより、半導体チップの集積回路が形成された第1の面14を、外力等から保護することができる。
【0012】
第1の層22の厚みは、はんだボール34の半径よりも厚く形成されている。第1の層22は、半導体装置と、半導体装置が実装される回路基板間のギャップを一定以上に保つ機能を有していても良い。第1の層22は、図示しない粘着層を有していても良く、半導体ウエハ10の第1の面14に、粘着層を介して貼り付けられていても良い。粘着層を有する場合は、粘着層にも貫通孔26が第1の層22と同じピッチで形成される。第1の層22と第1の面14との粘着力は、第1の層22と第2の層24との粘着力よりも大きいことが好ましい。すなわち、後の工程で、第1の層22が半導体ウエハ10に貼り付けられて残るように、第2の層24から剥離される粘着力が設定されていることが好ましい。粘着層として、シート状のものを用いても良いし、ペースト状のものを用いても良い。
【0013】
貫通孔26は、例えばレーザー等で形成されても良い。貫通孔26の外形は、はんだボール40の外形よりも小さく、嵌合するような形状であれば、例えば、円形状、四角形状、三角形状等であっても良い。
【0014】
図1(B)には、半導体ウエハ10に貼り付けられたシート20の貫通孔26に、はんだボール34を挿入する工程を示す。はんだボール34の材料として、共晶はんだ、高温はんだを用いても良い。はんだボール34を貫通孔26へ挿入する方法は、半導体ウエハ10の上方からはんだボール34をシャワー状に投下させる方法、はんだボール搭載装置を使用して、電極12の型(ピッチ)に配列されたはんだボール34を転写する方法、吸着して搭載する方法等を用いても良い。第1の層22の貫通孔26の外形が、はんだボール34の外形よりも小さく形成されているため、はんだボール34は貫通孔26に嵌合される。また、第1の層22の厚みが、はんだボール34の半径よりも厚く形成されているため、はんだボール34が脱落しない。はんだボール34の外形の一部が、シート20の第2の層24から露出していても良い。第1の層22の厚みが、はんだボール34の半径よりも厚く形成されていれば、シート20の厚みは、はんだボール34の外形より厚くても良い。
【0015】
本実施の形態では、貫通孔26が、第1の層22と第2の層24とを同じ大きさで同軸で貫通しているが、第1の層22がはんだボール34を保持できる機能を有していれば、第2の層24の貫通孔の大きさは、第1の層22の貫通孔よりも大きくても良い。
【0016】
次に、図1(C)に示すように、半導体ウエハ10を切断する(ダイシング工程)。すなわち、シート20が貼り付けられ、シート20にはんだボール34が挿入された半導体ウエハ10を、ダイシングソー36などにより切断する。詳しくは、半導体ウエハ10の第2の面16から、半導体ウエハ10とシート20の第1の層22を切断する。はんだボール34を挿入後、半導体ウエハ10を反転させて切断する。なお、シート20は、ダイシング時の半導体ウエハ10を固定するためのウエハテープの機能を有していることなる。
【0017】
シート20の厚みが、はんだボール34の直径より薄い場合は、はんだボール34がシート20から突出するため、ダイシング時に、はんだボール34を避けるようにシート20を受ける治具を用いても良い。シート20の第1の層22は、はんだボール34を保持する機能を持ち、第2の層24は、ダイシング時に、半導体チップ40がばらばらにならないように固定する機能を持つ。
【0018】
次に、図1(D)に示すように、切断された半導体ウエハ10から、個々の半導体装置100をピックアップして、シート20の第1の層22を第2の層24から剥離する。半導体ウエハ10の第2の面16を吸着して、剥離しても良い。第1の層22と半導体ウエハ10の第1の面14との粘着力が、第1の層22と第2の層24との粘着力よりも大きく形成されているため、容易に第1の層22が第2の層24から剥離できる。
【0019】
また、シート20の第1の層22の貫通孔26の外形が、はんだボール34の外形よりも小さく、第1の層22の厚みが、半田ボール34の半径よりも厚く形成されているため、はんだボール34は、貫通孔26に嵌合し保持されて脱落しない。第2の層24が弾性力を有する材質であれば、第2の層24の外周を引っ張って延ばすこと、高温にして膨張させること等により、第2の層24の貫通孔26の外形を、はんだボール34の外形より大きくして、半導体装置100をピックアップしても良い。
【0020】
また、本実施の形態では、半導体装置100を半導体ウエハ10の第2の面16を吸着してピックアップしたが、吸着のみならず、半導体チップ40の切断面とその反対側の面を、挟み込んでピックアップする等の方法を用いても良い。
【0021】
図1(E)は本実施の形態に係わる半導体装置の断面図である。半導体装置100は、半導体チップ40、シート20の第1の層22及び複数のはんだボール34を有している。はんだボール34は、第1の層22から突出している。
【0022】
以上の工程により得られる半導体装置100を、ベアチップに形成するバンプの代わりに、はんだボールを使用したフリップチップとして使用することができる。
【0023】
本実施の形態によれば、はんだボール34を半導体ウエハ10に配置するとき、電極12に予めフラックスを塗布する必要がなく、はんだリフロー後のフラックスの洗浄も必要ないため、製造工程が簡略化できる。また、テープ20の第1の層22により、半導体装置100の複数の集積回路が形成された第1の面14を、外力や湿度等の環境変化から保護することができる。
【0024】
また、本実施の形態に係わる半導体装置100は、はんだボール34を、シート20に挿入した後に、半導体ウエハ10の電極12に溶着して固定しても良い。溶着する方法としては、リフロー装置を用いても良い。
【0025】
本実施の形態によれば、貫通孔26に挿入されたはんだボール34が、溶着により半導体ウエハ10に固着できる。したがって、はんだボール34が衝撃等で貫通孔26から脱落することを防止できるため、半導体ウエハ10の取り扱いが容易となる。
【0026】
(第2の実施の形態)
図2(A)〜図2(D)は、本発明を適用した第2の実施の形態に係わる半導体装置の製造方法を説明する図である。
【0027】
図2(A)に、半導体ウエハ10にシート20を貼り付ける工程を示す。シート20の第1の層22には、半導体チップ10の電極12のピッチに合わせて、少なくとも電極12の数の貫通孔32が形成されている。第2の層24には、貫通孔が形成されていない。シート20は、第1の層22にレーザーや化学的な処理等で貫通孔32をあけたものを、第2の層24に貼り付けて作製しても良い。また、第1の層22と第2の層24が予め貼り付けられたシート20に、レーザーや化学的な処理等で第1の層22のみに貫通孔32をあけても良い。
【0028】
シート20は、貫通孔32が半導体ウエハ10の電極12上に配置されるように、第1の面14に貼り付けられる。第2の層24に貫通孔が形成されていないため、電極12を観察しながら貼り付けられないときは、治具等を用いて貼り付けを行っても良い。また、第2の層24が透明でも良く、電極12を観察しながら位置決めをして貼り付けても良い。本実施の形態では、第1の層22のみに貫通孔32が形成されているが、第2の層24にも貫通孔が形成されていても良い。第1の層22は、半導体装置と、半導体装置が実装される回路基板間のギャップを一定以上に保つ機能を有していても良い。第1の層22は、図示しない粘着層を有していても良く、半導体ウエハ10の第1の面14に、粘着層を介して貼り付けられていても良い。粘着層を有する場合は、粘着層にも貫通孔26が第1の層22と同じピッッチで形成される。
【0029】
次に、図2(B)に示すように、半導体ウエハ10を切断する(ダイシング工程)。すなわち、シート20が貼り付けられた半導体ウエハ10を、ダイシングソー36などにより切断する。詳しくは、半導体ウエハ10の第2の面16側から、半導体ウエハ10とシート20の第1の層22を切断する。なお、シート20はダイシング時のウエハテープの機能を有していることなる。第2の層24は、ダイシング時に、半導体チップ40がばらばらにならないように固定する機能を持つ。
【0030】
次いで、図2(C)に示すように、切断された半導体ウエハ10から、個々の半導体チップ40をピックアップする。半導体ウエハ10の第2の面16を吸着して、シート20の第1の層22を第2の層24から剥離しても良い。第1の層22と半導体ウエハ10の第1の面14との粘着力が、第1の層22と第2の層24との粘着力よりも大きく形成されているため、容易に第1の層22が第2の層24から剥離できる。本実施の形態では、半導体チップ40を、半導体ウエハ10の第2の面16を吸着してピックアップしたが、吸着のみならず、半導体チップ40の切断面とその反対側の面を、挟み込んでピックアップする等の方法を用いても良い。
【0031】
次に、図2(D)に示すように、半導体チップ40に貼り付けられた第1の層22の貫通孔32に、はんだボール34を挿入する。複数の半導体チップ40をマトリックス状に整列させて、はんだボール34を挿入しても良いし、個別に挿入しても良い。はんだボール34を挿入する方法は、第1の実施の形態で説明した内容と同様である。第1の層22の貫通孔32の外形が、はんだボール34の外形よりも小さいため、はんだボール34は貫通孔26に嵌合される。また、第1の層22の厚みが、はんだボール34の半径よりも大きく形成されているため、はんだボール34が脱落しない。はんだボール34の外形の一部が、第1の層22から突出することになる。
【0032】
本実施の形態による半導体装置100は、第1の実施の形態と同様となり、図1(E)に示すようなる。半導体チップ40の電極12上に形成するバンプの代わりに、はんだボール34が配置されたフリップチップとして使用することができる。
【0033】
本実施の形態によれば、はんだボール34を半導体ウエハ10に配置するとき、電極12に予めフラックスを塗布する必要がなく、はんだリフロー後のフラックスの洗浄も必要ないため、製造工程が簡略化できる。また、テープ20の第1の層22により、半導体装置100の複数の集積回路が形成された第1の面14を、外力や湿度等の環境変化から保護することができる。
【0034】
(回路基板)
図3には、本発明の実施の形態に係る半導体装置100を実装した回路基板200の断面図が示されている。回路基板200には、例えば銅からなる配線パターン(図示しない)が形成されている。配線パターンのボンディング部(例えばランド)202と半導体装置100のはんだボール34を当接させ、リフローさせる(フェースダウンボンディング)ことで電気的な接続が図られる。
【0035】
本実施の形態に係わる回路基板200は、上述のように半導体装置100が簡単な工程で作製できるため、コストダウンや製造のリードタイムの短縮が可能となり、それを実装した回路基板も、コストダウンや製造のリードタイムの短縮が可能となる。
【0036】
(電子機器)
図4および図5は、本発明の実施の形態に係る半導体装置100を備えた電子機器を示す図である。図4にノート型パーソナルコンピュータ300、図5に携帯電話400が示されている。本実施の形態に係わる半導体装置100は、本実施の形態のみならず多岐にわたる電子機器に応用できることは言うまでもない。
【0037】
本実施の形態に係わる電子機器は、上述のように半導体装置100がコストダウンや製造のリードタイムの短縮が可能であり、この半導体装置100を備える電子機器もコストダウンや製造のリードタイムの短縮が可能である。
【0038】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図1】図1(A)〜図1(E)は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明する図である。
【図2】図2(A)〜図2(D)は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する図である。
【図3】図3は、本発明の実施の形態に係る回路基板を示す断面図である。
【図4】図4は、本発明の実施の形態に係る電子機器を示す図である。
【図5】図5は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
10…半導体ウエハ 12…電極 14…第1の面 16…第2の面 20…シート 22…第1の層 24…第2の層 26…貫通孔 32…貫通孔 34…はんだボール 36…ダイシングソー 40…半導体チップ 100…半導体装置 200…回路基板 300…電子機器 400…電子機器
Claims (11)
- 第1の層及び第2の層を有し、前記第1の層及び前記第2の層を貫通する複数の貫通孔が形成されたシートの第1の層を、半導体ウエハにおける複数の電極が形成された第1の面に、前記貫通孔が前記電極上に配置されるように貼り付けること、
前記複数の貫通孔にはんだボールを挿入すること、及び、
前記半導体ウエハにおける前記第1の面の反対側の第2の面から、前記シートの前記第1の層を前記半導体ウエハとともに切断すること、を含む半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の層の切断後に、切断して得られた個々の半導体チップをピックアップして、前記第1の層を前記第2の層から剥離することをさらに含む半導体装置の製造方法。 - 請求項1または請求項2に記載の半導体装置の製造方法において、
前記複数の貫通孔への前記はんだボールの挿入後に、前記はんだボールを前記半導体ウエハに溶着させることをさらに含む半導体装置の製造方法。 - 第1の層及び第2の層を有し、少なくとも前記第1の層に複数の貫通孔が形成されたシートの前記第1の層を、半導体ウエハにおける複数の電極が形成された第1の面に、前記複数の貫通孔が前記複数の電極上に配置されるように貼り付けること、
前記半導体ウエハにおける第1の面の反対側の第2の面から、前記シートの前記第1の層を前記半導体ウエハとともに切断すること、及び、
前記半導体ウエハを切断して得られた半導体チップ上の、前記第1の層の複数の貫通孔に、はんだボールを挿入すること、を含む半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記第1の層の切断後に、個々の半導体チップをピックアップして、前記第1の層を前記第2の層から剥離することをさらに含む半導体装置の製造方法。 - 請求項2または請求項5に記載の半導体装置の製造方法において、
前記半導体チップのピックアップは、前記半導体ウエハの前記第2の面を吸着して行う半導体装置の製造方法。 - 請求項1から請求項6のいずれかに記載の半導体装置の製造方法において、
前記シートにおける前記第1の層の前記複数の貫通孔の外形が、前記はんだボールの外形よりも小さく、前記第1の層の厚みが、前記はんだボールの半径よりも厚く形成されてなる半導体装置の製造方法。 - 請求項1から請求項7のいずれかに記載の半導体装置の製造方法において、
前記シートを、接着剤を介して前記半導体ウエハの前記第1の面に貼り付け、
前記シートの前記第1の層と前記半導体ウエハとの粘着力が、前記第1の層と前記第2の層との粘着力より大きい半導体装置の製造方法。 - 請求項1から請求項8のいずれかに記載された方法で製造されてなる半導体装置。
- 請求項9記載の半導体装置が実装されてなる回路基板。
- 請求項9記載の半導体装置を備える電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003184571A JP2005019813A (ja) | 2003-06-27 | 2003-06-27 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003184571A JP2005019813A (ja) | 2003-06-27 | 2003-06-27 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005019813A true JP2005019813A (ja) | 2005-01-20 |
Family
ID=34184297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003184571A Withdrawn JP2005019813A (ja) | 2003-06-27 | 2003-06-27 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005019813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192815A (ja) * | 2010-03-15 | 2011-09-29 | Sanken Electric Co Ltd | 半導体素子及びその製造方法 |
-
2003
- 2003-06-27 JP JP2003184571A patent/JP2005019813A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192815A (ja) * | 2010-03-15 | 2011-09-29 | Sanken Electric Co Ltd | 半導体素子及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100572525B1 (ko) | 플립 칩 반도체 장치를 제조하는 방법 | |
| US7456504B2 (en) | Electronic component assemblies with electrically conductive bonds | |
| KR100938970B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3994262B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP4219951B2 (ja) | はんだボール搭載方法及びはんだボール搭載基板の製造方法 | |
| JP2000058709A (ja) | 突起電極構造および突起電極形成方法 | |
| JP2000036518A (ja) | ウェハスケールパッケージ構造およびこれに用いる回路基板 | |
| JP2004193497A (ja) | チップサイズパッケージおよびその製造方法 | |
| JP2001217340A (ja) | 半導体装置及びその製造方法 | |
| US8434664B2 (en) | Micro-ball loading device and loading method | |
| JP3405259B2 (ja) | 突起電極の形成方法及び突起電極を備えたフィルム基板の製造方法並びに突起電極を備えた半導体装置の製造方法 | |
| JP4010311B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4465891B2 (ja) | 半導体装置 | |
| JP2002026071A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2005019813A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP4739198B2 (ja) | 半導体装置の製造方法 | |
| US20030132513A1 (en) | Semiconductor package device and method | |
| JP2002124527A (ja) | チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法 | |
| JP4416553B2 (ja) | 半導体装置およびその製造方法 | |
| JP4938346B2 (ja) | 半導体装置およびその製造方法 | |
| US7235429B2 (en) | Conductive block mounting process for electrical connection | |
| JP3964515B2 (ja) | 半導体装置の切断分離方法 | |
| JP2011082404A (ja) | 半導体装置の製造方法 | |
| JP4002009B2 (ja) | 半導体パッケージの製造方法 | |
| JP2003297977A (ja) | 電子部品の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060112 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060524 |
|
| A977 | Report on retrieval |
Effective date: 20080626 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090513 |
|
| A761 | Written withdrawal of application |
Effective date: 20090709 Free format text: JAPANESE INTERMEDIATE CODE: A761 |