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JP2005039227A - Semiconductor built-in module and manufacturing method thereof - Google Patents

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JP2005039227A
JP2005039227A JP2004177140A JP2004177140A JP2005039227A JP 2005039227 A JP2005039227 A JP 2005039227A JP 2004177140 A JP2004177140 A JP 2004177140A JP 2004177140 A JP2004177140 A JP 2004177140A JP 2005039227 A JP2005039227 A JP 2005039227A
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module
semiconductor
built
circuit board
semiconductor element
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Toshiyuki Kojima
俊之 小島
Seiichi Nakatani
誠一 中谷
Yasuhiro Sugaya
康博 菅谷
Yoshiyuki Yamamoto
義之 山本
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To realize a high-density module by locating inner via-holes closer to a semiconductor device in a module with built-in semiconductor. <P>SOLUTION: After the semiconductor device (105) is mounted on a surface of a first wiring layer (102a) formed on a circuit board (103), without performing a sealing process using sealing resin, an electric insulation base having an opening which has a through-hole (inner via-hole) (104) filled with a conductive paste in advance, and accommodates the semiconductor device, and a separation carrier on which a second wiring layer (102b) has been formed, are laminated, heated and pressurized. Thus, the module is obtained, in which the semiconductor device (105) is built in a core layer (101) consisting of an cured electric insulation base, and in which a space (107) is formed between the semiconductor device (105) and the first wiring layer (102a). <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体素子が内蔵されている半導体内蔵モジュールとその製造方法に関する。   The present invention relates to a semiconductor built-in module in which a semiconductor element is built and a manufacturing method thereof.

近年、電子機器の高性能化および小型化の要求に伴い、半導体の高密度化および高機能化が要望されている。そのため半導体素子や部品を３次元的に実装し、実装面積を縮小する３次元実装技術の開発が盛んに行われている。３次元実装は半導体素子間や部品間の電気配線を短くすることができるので、高周波特性において優れるという利点を有する。以下図面を参照しながら、従来の３次元実装技術を用いて製造した半導体内蔵モジュールの一例を説明する。なお、本明細書において「モジュール」という用語は、単体として機能を有する１つのデバイスだけでなく、１つのデバイスにおける一部の構成をも意味する用語として使用される。   In recent years, with the demand for higher performance and miniaturization of electronic devices, higher density and higher functionality of semiconductors have been demanded. For this reason, development of three-dimensional mounting techniques for three-dimensionally mounting semiconductor elements and components and reducing the mounting area has been actively conducted. Three-dimensional mounting has the advantage of being excellent in high frequency characteristics because electrical wiring between semiconductor elements and parts can be shortened. Hereinafter, an example of a module with a built-in semiconductor manufactured using a conventional three-dimensional mounting technique will be described with reference to the drawings. In the present specification, the term “module” is used as a term meaning not only one device having a function as a single unit but also a part of the configuration of one device.

図１８に従来の３次元実装技術を用いて製造した半導体内蔵モジュールの断面図を示す。図１８に示す半導体内蔵モジュールは、電気絶縁性基材であるコア層２０１と、所定の配線パターンに形成された配線層２０２と、コア層２０１の両側に位置する配線層２０２同士を電気的に接続する、貫通孔内に導電性樹脂が充填されて成るインナービア２０４と、回路基板２０３と、コア層２０１の内部に配置され、配線層２０２と電気的に接続している半導体素子２０５とを含む。半導体素子２０５は配線層２０２の上にフリップチップ実装されており、半導体素子に形成された突起状電極２０６を介して電気的に接続している。半導体素子２０５が実装されている配線層２０２は、電気絶縁層２０８、電気絶縁層２０８の他方の表面に位置する配線層、および配線層同士を接続するインナービア２０９とともに、両面基板２０３を構成している。半導体素子２０５の機能素子形成面（即ち、回路等、当該素子の機能を発揮するために必要な要素が位置している面）と配線層２０２との間には、封止樹脂２１６が充填されている。この封止樹脂２１６は半導体素子２０５の端面部分よりはみ出しており、図示した矢印ａの方向から見ると、その外縁は半導体素子２０５の外縁の周囲を取り囲むものとして観察される（特開２００１−２４４６３８号公報（特許文献１）参照）。   FIG. 18 is a cross-sectional view of a module with a built-in semiconductor manufactured using a conventional three-dimensional mounting technique. The module with a built-in semiconductor shown in FIG. 18 electrically connects the core layer 201, which is an electrically insulating substrate, the wiring layer 202 formed in a predetermined wiring pattern, and the wiring layers 202 located on both sides of the core layer 201. An inner via 204 formed by filling a through hole with a conductive resin, a circuit board 203, and a semiconductor element 205 disposed inside the core layer 201 and electrically connected to the wiring layer 202 are connected. Including. The semiconductor element 205 is flip-chip mounted on the wiring layer 202 and is electrically connected via a protruding electrode 206 formed on the semiconductor element. The wiring layer 202 on which the semiconductor element 205 is mounted constitutes the double-sided substrate 203 together with the electrical insulating layer 208, the wiring layer located on the other surface of the electrical insulating layer 208, and the inner via 209 that connects the wiring layers. ing. A sealing resin 216 is filled between the wiring layer 202 and the functional element formation surface of the semiconductor element 205 (that is, a surface on which an element necessary for exhibiting the function of the circuit or the like is located). ing. The sealing resin 216 protrudes from the end face portion of the semiconductor element 205, and when viewed from the direction of the arrow a shown in the drawing, the outer edge is observed as surrounding the outer edge of the semiconductor element 205 (Japanese Patent Laid-Open No. 2001-244638). No. (Patent Document 1)).

また、近年、携帯電話、パソコンおよびセンサ等の多機能化に伴い、これらの装置に撮像装置がしばしば搭載される。これらの装置は、より小型および軽量であることが求められている。そのために、撮像装置そのものを小型化および軽量化するために、半導体撮像素子を用いて組み立てたモジュールも提案されている。例えば、特開２００１−２４５１８６号公報（特許文献２）には、脚部とこの脚部に設けられた筒状の胴部とを有する立体プリント基板を備え、前記脚部の裏面に半導体素子を装着し、前記胴部の内部に前記撮像素子に光を入射させるためのレンズを保持した撮像装置が提案されている。   In recent years, with the increasing functionality of mobile phones, personal computers, sensors, and the like, imaging devices are often mounted on these devices. These devices are required to be smaller and lighter. Therefore, in order to reduce the size and weight of the imaging apparatus itself, a module assembled using a semiconductor imaging element has also been proposed. For example, Japanese Patent Application Laid-Open No. 2001-245186 (Patent Document 2) includes a three-dimensional printed board having a leg portion and a cylindrical body portion provided on the leg portion, and a semiconductor element is provided on the back surface of the leg portion. There has been proposed an imaging apparatus that is mounted and holds a lens for allowing light to enter the imaging element inside the body.

特開２００１−２４４６３８号公報JP 2001-244638 A 特開２００１−２４５１８６号公報JP 2001-245186 A

上記の構成を有する半導体内蔵モジュールは、半導体素子を、例えば、回路基板等に形成された配線層の上に実装した後、これに予めインナービアが形成された電気絶縁性基材を積層し、加熱加圧により、半導体素子を電気絶縁性基材に埋設させる方法により製造される。そのような製造方法は、インナービアの貫通孔内に導電性樹脂を充填する工程が簡易に実施できる、ならびにインナービアを形成する工程を広い範囲から選択できるという利点を有する。しかしながら、この製造方法を用いる場合には、封止樹脂が半導体素子の端面部分からはみ出ている部分にインナービアを配置することができない。これは、電気絶縁性基材を積層する際に、インナービアを、その形状を崩すことなく、封止樹脂がはみでている部分に貫通させることができず、その結果、配線層同士を良好に接続できなくなることによる。また、封止樹脂がはみでている部分には、受動部品を配置することもできない。このように、半導体素子からはみ出た封止樹脂は、インナービアおよび受動部品等を配置できる面積を減少させる。その結果、所定の数および寸法のインナービアおよび受動部品等を配置すべき場合には、半導体内蔵モジュールの面積を大きくせざるを得ず、電子機器の小型化という要請に反しているという課題があった。   In the semiconductor built-in module having the above-described configuration, a semiconductor element is mounted on, for example, a wiring layer formed on a circuit board or the like, and then an electrically insulating base material on which an inner via is formed in advance is laminated. It is manufactured by a method of embedding a semiconductor element in an electrically insulating substrate by heating and pressing. Such a manufacturing method has an advantage that the step of filling the conductive resin in the through hole of the inner via can be easily performed, and the step of forming the inner via can be selected from a wide range. However, when this manufacturing method is used, the inner via cannot be disposed in a portion where the sealing resin protrudes from the end face portion of the semiconductor element. This is because when the electrically insulating base material is laminated, the inner via cannot be penetrated to the portion where the sealing resin is sandwiched without breaking the shape, and as a result, the wiring layers are improved. By not being able to connect. In addition, passive parts cannot be disposed in the portion where the sealing resin is protruding. Thus, the sealing resin that protrudes from the semiconductor element reduces the area in which the inner via and the passive component can be disposed. As a result, when a predetermined number and size of inner vias, passive components, and the like are to be arranged, the area of the semiconductor built-in module has to be increased, which is against the demand for downsizing electronic devices. there were.

上記課題を解決するため検討した結果、従来、図１８に示すように封止樹脂の外縁が半導体素子の外縁からはみ出るようにするのは、半導体を内蔵しない、いわゆる表面実装の技術をそのまま半導体内蔵モジュールの製造に適用していることによることが判った。表面実装の場合には、半導体素子と基板との間の固定を強固なものとして、実装信頼性を向上させる必要がある。しかしながら、半導体素子を内蔵する場合には、最終的に得られるモジュールにおいては半導体素子全体が電気絶縁性基材であるコア層に囲まれて強固に固定されるので、封止樹脂を使用しなくとも、実用上問題のないことが判った。   As a result of investigations to solve the above problems, conventionally, as shown in FIG. 18, the outer edge of the sealing resin protrudes from the outer edge of the semiconductor element. It was found that this was due to the fact that it was applied to the manufacture of modules. In the case of surface mounting, it is necessary to improve the mounting reliability by fixing the semiconductor element and the substrate firmly. However, in the case of incorporating a semiconductor element, in the module finally obtained, since the entire semiconductor element is surrounded and firmly fixed by the core layer that is an electrically insulating base material, no sealing resin is used. Both proved to be practically acceptable.

本発明はかかる知見に基づいてなされたものであり、下記の構成を有する半導体内蔵モジュールを提供する。即ち、本発明は、
無機質フィラーおよび熱硬化性樹脂を含む電気絶縁性のコア層と、
当該コア層の両面に形成された第１配線層および第２配線層と、
当該コア層内に形成され、当該配線層同士を電気的に接続するインナービアと、
当該コア層内に内蔵された半導体素子
とを有する半導体内蔵モジュールであって、少なくとも第１配線層が１もしくは複数の電気絶縁層および／または１もしくは複数の配線層とともに回路基板を形成しており、半導体素子がフリップチップ実装により、この第１配線層に接続されており、半導体素子の機能素子形成面と回路基板の第１配線層が位置する表面との間に空間（または間隙）が形成されている半導体内蔵モジュールを提供する。ここで、回路基板の第１配線層が位置する表面は、回路基板の表面に配線が存在する部分では、第１配線層の表面であり、配線が存在しない部分では電気絶縁層の表面である。より厳密に言えば、この空間は、半導体素子の機能素子形成面と、回路基板の回路基板の第１配線層が位置する表面と、コア層とによって規定されている空間である。より具体的には、この空間は、厚さ方向の寸法が、半導体素子の機能素子形成面と回路基板の第１配線層が位置する表面の間の距離により規定され、面方向の寸法が当該２つの面の間の領域に流れ込むコア層により規定される空間である。 The present invention has been made based on such knowledge, and provides a semiconductor built-in module having the following configuration. That is, the present invention
An electrically insulating core layer containing an inorganic filler and a thermosetting resin;
A first wiring layer and a second wiring layer formed on both surfaces of the core layer;
An inner via formed in the core layer and electrically connecting the wiring layers;
A semiconductor built-in module having a semiconductor element built in the core layer, wherein at least a first wiring layer forms a circuit board together with one or more electrical insulating layers and / or one or more wiring layers The semiconductor element is connected to the first wiring layer by flip chip mounting, and a space (or gap) is formed between the functional element forming surface of the semiconductor element and the surface of the circuit board on which the first wiring layer is located. Provided is a semiconductor built-in module. Here, the surface on which the first wiring layer of the circuit board is located is the surface of the first wiring layer when the wiring is present on the surface of the circuit board, and the surface of the electrical insulating layer when the wiring is not present. . Strictly speaking, this space is a space defined by the functional element formation surface of the semiconductor element, the surface of the circuit board on which the first wiring layer is located, and the core layer. More specifically, this space has a dimension in the thickness direction defined by the distance between the functional element formation surface of the semiconductor element and the surface on which the first wiring layer of the circuit board is located. A space defined by a core layer that flows into a region between two surfaces.

この半導体内蔵モジュール（以下、単に「モジュール」と呼ぶ場合がある）は、封止樹脂を含まないことを特徴とする。したがって、この構成によれば、インナービアおよび／または受動部品を、内蔵される半導体素子により近づけて配置することが可能となる。また、このモジュールにおいては、半導体素子と第１配線層とを接続する電極が、封止樹脂でなく空気で囲まれた構成を得ることができる。一般に、半導体素子は、空気雰囲気中で使用されることを想定して設計される。そのため、図１８に示すように機能素子形成面全体が封止樹脂で覆われると、高周波信号の伝搬に不利であり、また、腐食等の問題が生じることがある。本発明のモジュールは、半導体素子の機能素子形成面が空気と接する構成であるため、高周波信号を伝播するのに有利であり、また周囲が封止樹脂であることに起因する問題が生じにくい。さらにまた、このモジュールにおいては、前述のように、半導体素子はコア層で囲まれるために配線層と強固に接続されるから、封止樹脂を用いなくても、従来のものと同等の接続信頼性を確保することが可能である。加えて、このモジュールは、半導体素子と配線層との接続部を封止樹脂で封止する工程を要することなく製造できるので、コスト的に有利である。   This module with a built-in semiconductor (hereinafter sometimes simply referred to as “module”) is characterized by not containing a sealing resin. Therefore, according to this configuration, the inner via and / or the passive component can be disposed closer to the built-in semiconductor element. Moreover, in this module, the structure which the electrode which connects a semiconductor element and a 1st wiring layer was surrounded with air instead of sealing resin can be obtained. Generally, a semiconductor element is designed on the assumption that it is used in an air atmosphere. Therefore, as shown in FIG. 18, if the entire functional element formation surface is covered with the sealing resin, it is disadvantageous for the propagation of high-frequency signals, and problems such as corrosion may occur. The module according to the present invention has a configuration in which the functional element forming surface of the semiconductor element is in contact with air, so that it is advantageous for propagating a high-frequency signal, and problems caused by the surrounding being a sealing resin hardly occur. Furthermore, in this module, as described above, since the semiconductor element is surrounded by the core layer, it is firmly connected to the wiring layer. Therefore, even if no sealing resin is used, the same connection reliability as that of the conventional module is used. It is possible to ensure the sex. In addition, this module is advantageous in terms of cost because it can be manufactured without requiring a step of sealing the connecting portion between the semiconductor element and the wiring layer with a sealing resin.

本発明を構成する半導体素子は、例えば、トランジスタ、ＩＣ、またはＬＳＩ等である。半導体素子は、半導体ベアチップであってもよい。本発明のモジュールにおいて、「第１配線層が１もしくは複数の電気絶縁層および／または１もしくは複数の配線層と回路基板を形成している」とは、コア層が無いと仮定したときに、第１配線層が１つの回路基板（例えば多層基板、両面基板または片面基板）の表面に位置する構成をいう。本発明のモジュールは、第１配線層を表面に有する回路基板がコア層に密着した構成のものであるともいえる。この回路基板が片面基板であるときは、第１配線層は、１つの電気絶縁層のみと回路基板を形成することとなり、そのような形態を含む意味で「および／または」という用語を使用していることに留意されたい。   The semiconductor element constituting the present invention is, for example, a transistor, an IC, or an LSI. The semiconductor element may be a semiconductor bare chip. In the module of the present invention, "the first wiring layer forms one or more electrical insulating layers and / or one or more wiring layers and a circuit board" means that when there is no core layer, A configuration in which the first wiring layer is located on the surface of one circuit board (for example, a multilayer board, a double-sided board, or a single-sided board). It can be said that the module of the present invention has a configuration in which the circuit board having the first wiring layer on the surface thereof is in close contact with the core layer. When this circuit board is a single-sided board, the first wiring layer forms the circuit board only with one electrical insulating layer, and the term “and / or” is used to include such a form. Please note that.

本発明のモジュールはまた、フリップチップ実装された半導体素子と配線層とを接続する突起状電極のうち、少なくとも１つの突起状電極がコア層を構成する材料で封止されている、即ち、コア層を構成する材料で取り囲まれている（または被覆されている）ものであってよい。突起状電極が、モジュールのコア層の材料、即ち無機質フィラーを含む熱硬化性樹脂で封止されると、半導体素子が配線層により強固に固定されるため、接続信頼性がより高くなる。この構成においては、電極の周囲が空気でないために、電極の周囲が空気であるものと比較すると、高周波信号の伝搬の点では不利となる。しかし、この構成のものも封止樹脂を注入等する工程を無くして少ない工程数で製造できるので、図１８に示す従来のモジュールと比較して、より低いコストで提供できるという利点を有する。   In the module of the present invention, at least one protruding electrode among the protruding electrodes connecting the semiconductor element mounted on the flip chip and the wiring layer is sealed with the material constituting the core layer, that is, the core It may be surrounded (or coated) with the material making up the layer. When the protruding electrode is sealed with a material of the core layer of the module, that is, a thermosetting resin containing an inorganic filler, the semiconductor element is firmly fixed to the wiring layer, and thus the connection reliability is further increased. In this configuration, since the periphery of the electrode is not air, it is disadvantageous in terms of propagation of a high-frequency signal as compared with the case where the periphery of the electrode is air. However, this configuration also has an advantage that it can be provided at a lower cost as compared with the conventional module shown in FIG.

本発明のモジュールにおいては、半導体素子の機能素子形成面と対向し、且つ機能素子形成面と回路基板の第１配線層が位置する表面との間に形成される空間と連絡する位置に、回路基板の厚さ方向を貫通するスルーホールが形成されていることが好ましい。即ち、本発明のモジュールにおいては、第１配線層および電気絶縁性層を含んで成る回路基板が、半導体素子の機能素子形成面と対向する位置に厚さ方向を貫通するスルーホールを有することが好ましい。このスルーホールは、半導体素子と配線層との間に形成される空間内の圧力が外気の圧力よりも高くなったときに、圧力を外部に逃がす通路（即ち、均圧孔）として作用する。本発明の構成のモジュールを別の基板等に実装する際に、半導体素子の機能素子形成面と配線層との間の空間が密閉された状態にてリフローを行なうと、空間内に浸透していた水分が一気に気化して空間内が高圧になりモジュールが損傷する可能性がある。スルーホールを設けることにより、そのような損傷を防止することができる。   In the module of the present invention, the circuit is located at a position facing the functional element formation surface of the semiconductor element and communicating with a space formed between the functional element formation surface and the surface on which the first wiring layer of the circuit board is located. It is preferable that a through hole penetrating in the thickness direction of the substrate is formed. That is, in the module of the present invention, the circuit board including the first wiring layer and the electrically insulating layer may have a through hole penetrating in the thickness direction at a position facing the functional element formation surface of the semiconductor element. preferable. This through hole functions as a passage (that is, a pressure equalizing hole) for releasing the pressure to the outside when the pressure in the space formed between the semiconductor element and the wiring layer becomes higher than the pressure of the outside air. When the module having the configuration of the present invention is mounted on another substrate or the like, if reflow is performed in a state where the space between the functional element formation surface of the semiconductor element and the wiring layer is sealed, the space penetrates into the space. Moisture can be vaporized all at once, resulting in high pressure in the space and damage to the module. By providing a through hole, it is possible to prevent such damage.

本発明のモジュールにおいて、半導体素子が撮像素子である場合には、撮像素子の受光部が前記空間と面するように配置され、且つ上記スルーホールは受光部と対向する位置に設けられる。この構成は、光として発せられる信号がスルーホールを経由して、コア層内に位置する受光部に到達することを可能にする。   In the module of the present invention, when the semiconductor element is an image sensor, the light receiving portion of the image sensor is arranged so as to face the space, and the through hole is provided at a position facing the light receiving portion. This configuration enables a signal emitted as light to reach the light receiving unit located in the core layer via the through hole.

本発明のモジュールにおいて、半導体素子が撮像素子である場合には、上記スルーホールを設ける代わりに、回路基板を、受光部と対向する位置において透明であるように構成してよい。そのような回路基板は、コア層内に位置する受光部に、光が到達することを可能にする。回路基板は、電気絶縁層の全部が透明な材料から成るものであってよい。   In the module of the present invention, when the semiconductor element is an imaging element, the circuit board may be configured to be transparent at a position facing the light receiving unit instead of providing the through hole. Such a circuit board allows light to reach the light receiving part located in the core layer. The circuit board may be made of a material in which all of the electrically insulating layer is transparent.

本発明のモジュールにおいて、半導体素子が撮像素子である場合には、半導体素子の機能性素子形成面と回路基板の第１配線層が位置する表面との間に形成される空間の一部または全部を透明な物質が占めていてよい。そのような透明な物質は、撮像素子を周囲の雰囲気から保護するために、又は所定の波長の光のみを通過させるために（即ち、光学的フィルタとして）、配置される。   In the module of the present invention, when the semiconductor element is an image sensor, part or all of the space formed between the functional element formation surface of the semiconductor element and the surface on which the first wiring layer of the circuit board is located. A transparent substance may occupy. Such a transparent material is arranged to protect the imaging device from the surrounding atmosphere or to pass only light of a predetermined wavelength (ie as an optical filter).

本発明はまた、上記本発明のモジュールを製造する方法をも提供する。本発明が提供するモジュールの製造方法は、
（１）回路基板の配線層の上に、半導体素子をフリップチップ実装する工程、
（２）無機質フィラーおよび未硬化状態の熱硬化性樹脂を含む電気絶縁性基材に貫通孔を形成し、当該貫通孔に導電性樹脂組成物を充填する工程、
（３）半導体素子をフリップチップ実装した回路基板に、電気絶縁性基材を、半導体素子の上に積層するとともに、当該電気絶縁性基材の回路基板と接する面とは反対側の面に配線層を有する離型キャリアを積層する工程、ならびに
（４）加熱加圧により、電気絶縁性基材に含まれる熱硬化性樹脂を流動させた後、熱硬化性樹脂および貫通孔内の導電性樹脂組成物を硬化させる工程
を含む。この製造方法において、回路基板の配線層が最終的に得られるモジュールにおいて第１配線層となり、離型キャリアの配線層が第２配線層となる。この製造方法は、封止樹脂を用いる封止工程を含まない。したがって、この製造方法によれば、半導体素子の機能素子形成面と回路基板の第１配線層が位置する表面との間の空間を残したまま、半導体素子をコア層内に内蔵することができる。 The present invention also provides a method for manufacturing the module of the present invention. The method for manufacturing a module provided by the present invention includes:
(1) a step of flip-chip mounting a semiconductor element on a wiring layer of a circuit board;
(2) forming a through hole in an electrically insulating substrate containing an inorganic filler and an uncured thermosetting resin, and filling the through hole with a conductive resin composition;
(3) A circuit board on which a semiconductor element is flip-chip mounted is laminated with an electrically insulating base material on the semiconductor element, and wiring is provided on the surface of the electrically insulating base material opposite to the surface in contact with the circuit board. A step of laminating a release carrier having a layer, and (4) after the thermosetting resin contained in the electrically insulating substrate is fluidized by heat and pressure, the thermosetting resin and the conductive resin in the through hole Curing the composition. In this manufacturing method, the wiring layer of the circuit board becomes the first wiring layer in the finally obtained module, and the wiring layer of the release carrier becomes the second wiring layer. This manufacturing method does not include a sealing step using a sealing resin. Therefore, according to this manufacturing method, the semiconductor element can be incorporated in the core layer while leaving a space between the functional element formation surface of the semiconductor element and the surface on which the first wiring layer of the circuit board is located. .

この製造方法においては、最終的なモジュールにおいてインナービアとなる、導電性樹脂組成物が充填された貫通孔を予め設けた電気絶縁性基材を使用する。よって、この製造方法は、特許文献１に記載のように、電気絶縁性基材を積層して半導体素子を内蔵させた後にインナービアを形成することを要しない。このことは、インナービア用の貫通孔を形成する工程で、半導体素子が実装されている基板にダメージが加えられないこと、ならびにフィルドビア（底が蓋をされているインナービア）に導電性ペーストを充填する難しい工程を必要としないことを意味する。また、インナービア用の貫通孔を形成する方法として、レーザを用いないパンチングといった簡便な方法を採用することも可能である。したがって、この製造方法によれば、インナービア用貫通孔の形成と、導電性ペーストの充填をより簡単に実施できる。また、この製造方法においては、封止樹脂を使用しないため、電気絶縁性基材において、導電性樹脂組成物が充填された貫通孔が半導体素子に近接するように配置されていても、最終的に得られるモジュールにおいてインナービアと封止樹脂との干渉（即ち、衝突）による接続不良は生じない。このことは本発明の製造方法の重要な特徴である。   In this manufacturing method, an electrically insulating base material provided in advance with a through hole filled with a conductive resin composition, which becomes an inner via in the final module, is used. Therefore, as described in Patent Document 1, this manufacturing method does not require forming an inner via after laminating an electrically insulating base material and incorporating a semiconductor element. This means that in the process of forming the through hole for the inner via, the substrate on which the semiconductor element is mounted is not damaged, and the conductive paste is applied to the filled via (inner via with the bottom covered). This means that a difficult process of filling is not required. In addition, as a method for forming the through hole for the inner via, a simple method such as punching without using a laser can be employed. Therefore, according to this manufacturing method, the formation of the through hole for the inner via and the filling of the conductive paste can be performed more easily. Further, in this manufacturing method, since no sealing resin is used, even if the through hole filled with the conductive resin composition is arranged close to the semiconductor element in the electrically insulating base material, the final method is not necessary. In the obtained module, connection failure due to interference (ie, collision) between the inner via and the sealing resin does not occur. This is an important feature of the production method of the present invention.

工程（４）において、電気絶縁性基材を構成する材料の流動性が大きくなるほど、より多くの材料が、半導体素子の機能素子形成面と回路基板の第１配線層が位置する表面との間の空間に流れ込んで硬化する。その結果、最終的に得られるモジュールにおいて当該空間は狭くなる。   In the step (4), the greater the fluidity of the material constituting the electrically insulating substrate, the more material is present between the functional element formation surface of the semiconductor element and the surface on which the first wiring layer of the circuit board is located. It flows into the space and hardens. As a result, the space becomes narrow in the finally obtained module.

突起状電極がコア層の材料で封止されたモジュールを製造する場合、工程（４）は、好ましくは、電気絶縁性基材に含まれる熱硬化性樹脂が最低溶融粘度を示す温度をＴＬとした場合にＴＬ±２０℃の範囲内にある温度で保持することを含むように実施される。熱硬化性樹脂は昇温させていくと、ある温度までは粘度が低下し、その後さらに温度を上げると粘度が上昇する性質を一般に有する。本明細書において、「最低溶融粘度」とは、昇温したときに変化する粘度のうち最も低い粘度をいい、この粘度を示す温度を「最低溶融粘度を示す温度」という。かかる温度付近で保持することにより、熱硬化性樹脂の粘度が低下して十分な流動性を有することとなる。その結果、電気絶縁性基材を構成する材料が突起状電極の周囲にまで流れ込んで、突起状電極を被覆（即ち、封止）することとなる。   When manufacturing a module in which the protruding electrodes are sealed with the material of the core layer, the step (4) is preferably performed such that the temperature at which the thermosetting resin contained in the electrically insulating base material exhibits the minimum melt viscosity is TL. To maintain at a temperature in the range of TL ± 20 ° C. The thermosetting resin generally has a property that the viscosity decreases to a certain temperature when the temperature is raised, and the viscosity increases when the temperature is further increased. In this specification, the “minimum melt viscosity” refers to the lowest viscosity among the viscosities that change when the temperature is raised, and the temperature that indicates this viscosity is referred to as the “temperature that indicates the minimum melt viscosity”. By maintaining the temperature in the vicinity of the temperature, the viscosity of the thermosetting resin is lowered and the fluidity is sufficient. As a result, the material constituting the electrically insulating base material flows to the periphery of the protruding electrode and covers (that is, seals) the protruding electrode.

本発明の製造方法においては、無機質フィラーと未硬化状態の熱硬化性樹脂を含む電気絶縁性基材に、半導体素子を収容するための空間を形成する工程を更に実施してよい。この工程は、半導体素子の寸法（特に厚さ）が大きく、電気絶縁性基材を積層して加熱加圧しただけでは、電気絶縁性基材に半導体素子が十分に内蔵されない場合に実施することが好ましい。したがって、半導体素子を収容する空間は、少なくとも工程（３）を実施する前に電気絶縁性基材に形成する必要がある。   In the manufacturing method of this invention, you may further implement the process of forming the space for accommodating a semiconductor element in the electrically insulating base material containing an inorganic filler and uncured thermosetting resin. This step should be performed when the dimensions (particularly the thickness) of the semiconductor element are large and the semiconductor element is not sufficiently built into the electrically insulating substrate simply by laminating and heating and pressing the electrically insulating substrate. Is preferred. Therefore, it is necessary to form the space for housing the semiconductor element in the electrically insulating base material before performing at least step (3).

本発明の半導体内蔵モジュールは、半導体素子と配線層との接続部を封止樹脂で封止せず、半導体素子の機能素子形成面と配線層との間に空間が形成された構成を有することを特徴とする。この特徴によれば、配線層同士を接続するインナービアを半導体素子に近接させて形成することが可能であるから、高密度な半導体内蔵モジュールを得ることができる。本発明の半導体内蔵モジュールは、予めインナービア（即ち、導電性ペーストが充填された貫通孔）が形成された電気絶縁性基材を、回路基板に実装された半導体素子の上に積層することを含む製造方法により好ましく製造される。そのような製造方法において、半導体素子に近接してインナービアが配置されている場合でも、インナービアと封止樹脂との干渉（即ち、衝突）に起因する不都合は生じないからである。したがって、この製造方法によれば、予め形成されたインナービアと配線層とを精度良く位置合わせして、且つ効率良く、高密度な配線基板を製造することが可能である。さらに、本発明の製造方法においては、封止樹脂を注入する工程を省くことができるので、製造工程の簡略化と製造コストの低減を実現することができる。   The module with a built-in semiconductor according to the present invention has a configuration in which a space is formed between the functional element formation surface of the semiconductor element and the wiring layer without sealing the connecting portion between the semiconductor element and the wiring layer with a sealing resin. Features. According to this feature, since the inner via for connecting the wiring layers can be formed close to the semiconductor element, a high-density semiconductor built-in module can be obtained. The module with a built-in semiconductor according to the present invention is formed by laminating an electrically insulating base material in which an inner via (that is, a through hole filled with a conductive paste) is formed on a semiconductor element mounted on a circuit board. It is preferably manufactured by the manufacturing method including. This is because, in such a manufacturing method, even when the inner via is disposed in the vicinity of the semiconductor element, there is no inconvenience due to interference (that is, collision) between the inner via and the sealing resin. Therefore, according to this manufacturing method, it is possible to manufacture a high-density wiring board efficiently by aligning the preformed inner via and the wiring layer with high accuracy. Furthermore, in the manufacturing method of the present invention, the step of injecting the sealing resin can be omitted, so that the manufacturing process can be simplified and the manufacturing cost can be reduced.

半導体素子として撮像素子を用いる場合には、撮像素子が電気絶縁性のコア層に埋め込まれた構成のモジュールを得ることができる。そのようなモジュールは、撮像素子が電気絶縁性材料で囲まれているために、周囲が空気である場合と比較して撮像素子の放熱性が良い。また、撮像素子を含むコア層の配線層に別の半導体素子を実装してコア層を積層することによって、各種部品が搭載された撮像装置を、例えば特開２００１−２４５１８６号公報に記載のものと比較して、より小型化された形態にて提供することができる。   When an image sensor is used as the semiconductor element, a module having a configuration in which the image sensor is embedded in an electrically insulating core layer can be obtained. In such a module, since the image sensor is surrounded by an electrically insulating material, the heat dissipation of the image sensor is better than when the surroundings are air. Further, an imaging device in which various components are mounted by mounting another semiconductor element on a wiring layer of a core layer including the imaging element and stacking the core layer is disclosed in, for example, Japanese Patent Application Laid-Open No. 2001-245186. Compared to, it can be provided in a more miniaturized form.

発明を実施するための形態BEST MODE FOR CARRYING OUT THE INVENTION

以下、本発明の実施の形態を図面を参照して説明する。なお、本発明は下記の実施の形態に限定されるものではない。また、各図面において、同じ要素または部材は同じ符合を用いて示している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, this invention is not limited to the following embodiment. Moreover, in each drawing, the same element or member is shown using the same code | symbol.

以下の説明を含む本明細書において、ある層について単に「表面」というときは、特に断りのない限り厚さ方向に垂直な表面（主表面）をいい、厚さ方向に平行な表面を「側周面」または「端面」という。また、層またはシート状物の「上に」とは、当該層またはシート状物の「露出している主表面に」を意味する。例えば、「配線層の上に」という表現は、「配線層の露出した主表面に」と同義である。   In this specification including the following description, when a layer is simply referred to as “surface”, unless otherwise specified, it means a surface (main surface) perpendicular to the thickness direction, and a surface parallel to the thickness direction is referred to as “side”. It is called "peripheral surface" or "end surface". Further, “on” a layer or sheet means “on the exposed main surface” of the layer or sheet. For example, the expression “on the wiring layer” is synonymous with “on the exposed main surface of the wiring layer”.

（実施の形態１）
本発明の実施の形態１を、半導体内蔵モジュールの断面を模式的に示す図１を参照して説明する。図１に示す半導体内蔵モジュールは、電気絶縁性のコア層１０１と、コア層１０１の両方の表面に密着しており、所定の配線パターンを有する第１配線層１０２ａおよび第２配線層１０２ｂと、第１配線層１０２ａを表面に有し、コア層に密着している回路基板１０３と、２つの配線層１０２ａおよび１０２ｂを電気的に接続するインナービア１０４と、第１配線層１０２ａに接続されコア層１０１の内部に配置された半導体素子１０５とを含む。半導体素子１０５は第１配線層１０２ａ上にフリップチップ実装されており、半導体素子１０５と第１配線層１０２ａとは突起状電極１０６を介して電気的に接続されている。 (Embodiment 1)
A first embodiment of the present invention will be described with reference to FIG. 1 schematically showing a cross section of a module with a built-in semiconductor. The semiconductor built-in module shown in FIG. 1 is in close contact with both surfaces of the electrically insulating core layer 101 and the core layer 101, and has a first wiring layer 102a and a second wiring layer 102b having a predetermined wiring pattern, A circuit board 103 that has a first wiring layer 102a on the surface and is in close contact with the core layer, an inner via 104 that electrically connects the two wiring layers 102a and 102b, and a core connected to the first wiring layer 102a. And a semiconductor element 105 disposed inside the layer 101. The semiconductor element 105 is flip-chip mounted on the first wiring layer 102 a, and the semiconductor element 105 and the first wiring layer 102 a are electrically connected via a protruding electrode 106.

半導体素子１０５の機能素子形成面１０５ａと回路基板１０３の第１配線層１０２ａが位置する表面（以下、回路基板の第１表面とも呼ぶ）１０３ａとの間には空間１０７が存在し、封止樹脂は注入されていない。また、図示するように、半導体素子１０５の機能素子形成面１０５ａの外周部と回路基板１０３の第１表面１０３ａとの間には、コア層１０１を構成する材料が入りこんでいる。この構成のモジュールにおいては、封止樹脂が存在しないため、半導体素子１０５の近傍にインナービア１０４を配置することが可能となり、それにより半導体内蔵モジュールの面積を縮小することができる。また、図示した構成において、突起状電極１０６は誘電率の低い空気で囲まれているため、このモジュールは高周波信号を伝搬するのに適している。   A space 107 exists between the functional element formation surface 105a of the semiconductor element 105 and the surface (hereinafter also referred to as the first surface of the circuit board) 103a where the first wiring layer 102a of the circuit board 103 is located, and sealing resin Is not injected. Further, as shown in the drawing, the material constituting the core layer 101 is inserted between the outer peripheral portion of the functional element formation surface 105 a of the semiconductor element 105 and the first surface 103 a of the circuit board 103. In the module having this configuration, since there is no sealing resin, the inner via 104 can be disposed in the vicinity of the semiconductor element 105, thereby reducing the area of the module with a built-in semiconductor. In the illustrated configuration, since the protruding electrode 106 is surrounded by air having a low dielectric constant, this module is suitable for propagating a high-frequency signal.

図示するように、この構成のモジュールにおいては、半導体素子１０５の機能素子形成面１０５ａを除く表面がコア層１０１で囲まれることにより、半導体素子１０５が第１配線層１０２ａに強固に固定されている。そのため、図示した構成のモジュールは、半導体素子１０５と第１配線層１０２ａとの間の接続部が封止樹脂で封止されていないにもかかわらず、高い接続信頼性を示す。   As shown in the figure, in the module having this configuration, the surface of the semiconductor element 105 excluding the functional element formation surface 105a is surrounded by the core layer 101, so that the semiconductor element 105 is firmly fixed to the first wiring layer 102a. . Therefore, the module having the illustrated configuration exhibits high connection reliability even though the connection portion between the semiconductor element 105 and the first wiring layer 102a is not sealed with the sealing resin.

次に、図１を示す各要素または部材の材料等について説明する。
コア層１０１は、無機質フィラーと熱硬化性樹脂とを含む混合物から成る。無機質フィラーとしては、例えば、Ａｌ２Ｏ３、ＭｇＯ、ＢＮ、ＡｌＮおよびＳｉＯ２等から選択される１または複数の材料から成るものを用いることができる。無機質フィラーが混合物に占める割合は、７０重量％〜９５重量％であることが好ましい。また、無機質フィラーの平均粒子径は、０．１μｍ〜１００μｍであることが好ましい。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましく用いられる。エポキシ樹脂は、耐熱性が特に高いため特に好ましく用いられる。混合物は、さらに分散剤、着色剤、カップリング剤および離型剤から選択される１または複数の添加剤を含んでいてもよい。無機質フィラーおよび熱硬化性樹脂は上述したものに限定されず、他の無機材料から成るフィラーおよび他の樹脂成分を使用してよい。 Next, materials and the like of each element or member shown in FIG. 1 will be described.
The core layer 101 is made of a mixture containing an inorganic filler and a thermosetting resin. As the inorganic filler, for example, one made of one or a plurality of materials selected from Al 2 O 3 , MgO, BN, AlN, and SiO 2 can be used. The proportion of the inorganic filler in the mixture is preferably 70% by weight to 95% by weight. Moreover, it is preferable that the average particle diameter of an inorganic filler is 0.1 micrometer-100 micrometers. As the thermosetting resin, for example, an epoxy resin, a phenol resin, or a cyanate resin is preferably used. Epoxy resins are particularly preferably used because of their particularly high heat resistance. The mixture may further contain one or more additives selected from dispersants, colorants, coupling agents and mold release agents. The inorganic filler and the thermosetting resin are not limited to those described above, and fillers made of other inorganic materials and other resin components may be used.

コア層１０１の両方の表面に形成される第１配線層１０２ａおよび第２配線層１０２ｂは、ともに導電性を有する物質から成り、例えば、銅や導電性樹脂組成物から成る。第１配線層１０２ａおよび第２配線層１０２ｂは、例えば、エッチングにより、所定の配線パターンを有するように形成される。具体的には、第１配線層１０２ａは、電解メッキにより形成された厚さ１２μｍ〜３５μｍ程度の銅箔を、エッチングによりパターニングすることにより形成できる。このとき、コア層１０１と接触する銅箔の表面を粗化して、アンカー効果により第１配線層１０２ａおよび第２配線層１０２ｂとコア層１０１との間の接着性を向上させることが望ましい。また、第１配線層１０２ａおよび第２配線層１０２ｂを銅箔を用いて形成する場合には、コア層１０１との接着性および耐酸化性向上のため、表面をカップリング処理したもの、または表面に錫、亜鉛、ニッケルまたは金をメッキした銅箔を使用して配線層を形成してよい。   The first wiring layer 102a and the second wiring layer 102b formed on both surfaces of the core layer 101 are both made of a conductive material, such as copper or a conductive resin composition. The first wiring layer 102a and the second wiring layer 102b are formed to have a predetermined wiring pattern, for example, by etching. Specifically, the first wiring layer 102a can be formed by patterning a copper foil having a thickness of about 12 μm to 35 μm formed by electrolytic plating by etching. At this time, it is desirable to roughen the surface of the copper foil in contact with the core layer 101 to improve the adhesion between the first wiring layer 102a and the second wiring layer 102b and the core layer 101 by an anchor effect. Further, when the first wiring layer 102a and the second wiring layer 102b are formed using copper foil, the surface is subjected to a coupling treatment for improving the adhesion and oxidation resistance with the core layer 101, or the surface A wiring layer may be formed using copper foil plated with tin, zinc, nickel or gold.

第１配線層１０２ａは、回路基板１０３を構成している。これは第１配線層１０２ａのみでは、それにフリップチップ実装される半導体素子１０５を支えられないことによる。したがって、図示した構成は、第１配線層１０２ａを後述するように回路基板１０３の表面に形成した後、これに半導体素子１０５を実装してから、コア層１０１に第１配線層１０２ａを密着させることにより得られる。第２配線層１０２ｂは、例えば、離型キャリアに形成した配線層をコア層に転写することにより形成される。   The first wiring layer 102 a constitutes the circuit board 103. This is because the semiconductor element 105 flip-chip mounted on the first wiring layer 102a alone cannot be supported. Therefore, in the illustrated configuration, after the first wiring layer 102a is formed on the surface of the circuit board 103 as described later, the semiconductor element 105 is mounted thereon, and then the first wiring layer 102a is adhered to the core layer 101. Can be obtained. The second wiring layer 102b is formed, for example, by transferring the wiring layer formed on the release carrier to the core layer.

コア層１０１の内部に形成された、インナービア１０４は、例えば、熱硬化性の導電性物質から成る。インナービア１０４は、後述のように電気絶縁性基材に貫通孔を形成した後、この貫通孔に熱硬化性の導電性物質を充填することにより形成される。熱硬化性の導電性物質としては、例えば、金属粒子と熱硬化性樹脂とを混合した導電性樹脂組成物を用いることができる。金属粒子として、金、銀、銅またはニッケル等から成る粒子を用いることができる。金、銀、銅およびニッケルは導電性が高いために好ましく用いられ、銅は導電性が高くマイグレーションも少ないため特に好ましく用いられる。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂またはシアネート樹脂を用いることができる。エポキシ樹脂は、耐熱性が高いため、特に好ましく用いられる。インナービア１０４が熱硬化性の導電性樹脂組成物から成る場合、導電性樹脂組成物が最終的に得られるモジュールにおいて熱硬化等して、配線層同士を電気的に接続する。本明細書では、２つの配線層を電気的に接続している状態にあるものを「インナービア」と称して、貫通孔に単に充填されている導電性樹脂組成物等と区別する。   The inner via 104 formed in the core layer 101 is made of, for example, a thermosetting conductive material. As will be described later, the inner via 104 is formed by forming a through hole in an electrically insulating substrate and then filling the through hole with a thermosetting conductive material. As the thermosetting conductive material, for example, a conductive resin composition in which metal particles and a thermosetting resin are mixed can be used. As the metal particles, particles made of gold, silver, copper, nickel, or the like can be used. Gold, silver, copper, and nickel are preferably used because of high conductivity, and copper is particularly preferably used because of high conductivity and low migration. As the thermosetting resin, for example, an epoxy resin, a phenol resin, or a cyanate resin can be used. Epoxy resins are particularly preferably used because of their high heat resistance. When the inner via 104 is made of a thermosetting conductive resin composition, the wiring layers are electrically connected by thermosetting or the like in a module in which the conductive resin composition is finally obtained. In this specification, what is in a state where two wiring layers are electrically connected is referred to as an “inner via” and is distinguished from a conductive resin composition or the like simply filled in a through hole.

半導体素子１０５と第１配線層１０２ａとを接続する突起状電極１０６は、例えば、導電性を有する金属から成る。この突起状電極は、柱状および球状のいずれの形状であってもよい。突起状電極１０６の高さは、一般に３〜３００μｍである。但し、突起状電極は、最終的なモジュールにおいて、製造過程で加えられた圧力により変形していることがある。突起状電極１０６を構成する金属としては、金、銅、アルミニウム、ニッケル、又ははんだなどを用いることができる。図示した形態においては、半導体素子１０５と第１配線層１０２ａとが突起状電極１０６のみによって接続されているが、両者は、突起状電極と導電性接着剤とによって接続してもよい。その場合、導電性接着剤は、突起状電極１０６の先端に位置して、第１配線層１０２ａと接触している。導電性接着剤としては、例えば、樹脂中に導電性フィラーを混入したものが使用される。   The protruding electrode 106 that connects the semiconductor element 105 and the first wiring layer 102a is made of, for example, a conductive metal. The projecting electrode may have a columnar shape or a spherical shape. The height of the protruding electrode 106 is generally 3 to 300 μm. However, the protruding electrode may be deformed by the pressure applied in the manufacturing process in the final module. As the metal constituting the protruding electrode 106, gold, copper, aluminum, nickel, solder, or the like can be used. In the illustrated embodiment, the semiconductor element 105 and the first wiring layer 102a are connected only by the protruding electrode 106, but both may be connected by the protruding electrode and a conductive adhesive. In that case, the conductive adhesive is located at the tip of the protruding electrode 106 and is in contact with the first wiring layer 102a. As the conductive adhesive, for example, a resin mixed with a conductive filler is used.

図示するように、突起状電極１０６の高さは、空間１０７の厚さ方向の寸法（即ち、側周面の高さ）を決定し、したがって、半導体素子１０５の表面積、およびコア層１０１に含まれる熱硬化性樹脂の流動性とともに、空間１０７の寸法を決定する要素となる。したがって、突起状電極１０６の高さは、所定の寸法の空間１０７が形成されるように、製造過程で加えられる圧力に起因する変形を考慮して、上記範囲から適切な値を選択する必要がある。   As shown in the figure, the height of the protruding electrode 106 determines the dimension in the thickness direction of the space 107 (that is, the height of the side peripheral surface), and thus is included in the surface area of the semiconductor element 105 and the core layer 101. It becomes a factor which determines the dimension of the space 107 with the fluidity | liquidity of the thermosetting resin to be obtained. Therefore, it is necessary to select an appropriate value for the height of the protruding electrode 106 from the above range in consideration of deformation caused by pressure applied in the manufacturing process so that a space 107 having a predetermined dimension is formed. is there.

図示した態様において、回路基板１０３は、無機質フィラーと熱硬化性樹脂とを含む混合物から成る電気絶縁層１０８、電気絶縁層１０８に形成されたインナービア１０９、第１配線層１０２ａ、および電気絶縁層１０８ａを介して第１配線層１０２ａと対向する第３配線層１０２ｃから成る。この回路基板１０３において第１配線層１０２ａと第３配線層１０２ｃとはインナービア１０９で電気的に接続されている。回路基板１０３の電気絶縁層１０８の材料がコア層１０１の材料と同じである場合には、コア層１０１と電気絶縁層１０８との熱膨張係数の差が無くなるので、両者の界面で内部応力が生じにくくなり、信頼性の高い半導体内蔵モジュールを提供することができる。回路基板１０３は、図示した形態のものに限定されず、多層基板または片面基板であってよい。また、回路基板１０３として、セラミック基板、ガラエポ基板、全層樹脂ＩＶＨ基板、ポリイミド基板、および液晶ポリマ基板等のいずれを使用してもよい。あるいはまた、回路基板は、ガラス基板の片面または両面に配線層が形成された基板であってよい。そのような基板は、後述するように、半導体素子として撮像素子を使用する場合に、特に好ましく用いられる。   In the illustrated embodiment, the circuit board 103 includes an electric insulating layer 108 made of a mixture containing an inorganic filler and a thermosetting resin, an inner via 109 formed in the electric insulating layer 108, a first wiring layer 102a, and an electric insulating layer. The third wiring layer 102c is opposed to the first wiring layer 102a through 108a. In the circuit board 103, the first wiring layer 102 a and the third wiring layer 102 c are electrically connected by an inner via 109. When the material of the electrical insulating layer 108 of the circuit board 103 is the same as the material of the core layer 101, the difference in thermal expansion coefficient between the core layer 101 and the electrical insulating layer 108 is eliminated. Therefore, it is possible to provide a highly reliable module with a built-in semiconductor. The circuit board 103 is not limited to the illustrated form, and may be a multilayer board or a single-sided board. Further, as the circuit substrate 103, any of a ceramic substrate, a glass epoxy substrate, an all-layer resin IVH substrate, a polyimide substrate, a liquid crystal polymer substrate, and the like may be used. Alternatively, the circuit board may be a board in which a wiring layer is formed on one side or both sides of a glass substrate. Such a substrate is particularly preferably used when an image sensor is used as a semiconductor element, as will be described later.

前述のように、図１に示す半導体内蔵モジュールは、図１８に示す従来の半導体内蔵モジュールと比較して、コア層１０１内のインナービア１０４を半導体素子１０５により近づけて配置することができる。したがって、本発明によれば、より小型の半導体内蔵モジュールを提供できる。   As described above, the semiconductor built-in module shown in FIG. 1 can be arranged such that the inner via 104 in the core layer 101 is closer to the semiconductor element 105 than the conventional semiconductor built-in module shown in FIG. Therefore, according to the present invention, a smaller semiconductor built-in module can be provided.

実施の形態１に示すモジュールにおいては、コア層１０１の半導体素子１０５が実装されていない部分に、受動部品を配置して内蔵させてもよい。それにより、より高密度な半導体内蔵モジュールを提供できる。受動部品としては、チップ状の抵抗、チップ状のコンデンサ、チップ状インダクタ、膜状の抵抗、膜状のコンデンサ、または膜状のインダクタ等が用いられる。   In the module described in Embodiment 1, passive components may be arranged and incorporated in a portion of the core layer 101 where the semiconductor element 105 is not mounted. Thereby, a higher-density module with a built-in semiconductor can be provided. As the passive component, a chip-shaped resistor, a chip-shaped capacitor, a chip-shaped inductor, a film-shaped resistor, a film-shaped capacitor, a film-shaped inductor, or the like is used.

なお、図示した形態において、第２配線層１０２ｂの表面には、能動部品（例えば半導体素子）および受動部品等の回路部品を実装してもよい。それにより、より高密度な半導体内蔵モジュールを提供できる。   In the illustrated embodiment, circuit components such as active components (for example, semiconductor elements) and passive components may be mounted on the surface of the second wiring layer 102b. Thereby, a higher-density module with a built-in semiconductor can be provided.

図１に示すモジュールにおいて、第２配線層１０２ｂもまた、回路基板の表面に形成された配線層であってよい。即ち、モジュールは、コア層１０１の両面に２つの回路基板が密着した構造であってもよい。あるいはまた、回路基板１０３は、回路部品を内蔵したものであってよい。同様に、第２配線層１０２ｂが回路基板の表面に形成された配線層である場合も、当該回路基板は回路部品を内蔵したものであってよい。なお、本明細書において、「回路部品」という用語は、能動部品および受動部品を総称する意味で使用していることに留意されたい。そのようなモジュールについても、最外層を形成する（即ち、表面が露出している）配線層の表面には、能動部品（例えば半導体素子）および／または受動部品を実装してよい。   In the module shown in FIG. 1, the second wiring layer 102b may also be a wiring layer formed on the surface of the circuit board. That is, the module may have a structure in which two circuit boards are in close contact with both surfaces of the core layer 101. Alternatively, the circuit board 103 may include a circuit component. Similarly, when the second wiring layer 102b is a wiring layer formed on the surface of the circuit board, the circuit board may include a circuit component. In this specification, it should be noted that the term “circuit component” is used to collectively refer to active components and passive components. Also in such a module, an active component (for example, a semiconductor element) and / or a passive component may be mounted on the surface of the wiring layer that forms the outermost layer (that is, the surface is exposed).

以上においては、コア層１０１に半導体素子１０５が一つだけ内蔵された形態のものを説明した。半導体素子１０５は、コア層１０１に複数個内蔵されていてもよい。あるいは、本発明のモジュールは、後述するように、半導体素子が図１に示すように内蔵されたコア層が２以上積層されたもの、即ち、第２配線層１０２ｂに別の半導体素子が実装され、第２の配線層１０２ｂの上に形成された別の電気絶縁性のコア層に埋め込まれたものであってよい。   In the above, the configuration in which only one semiconductor element 105 is built in the core layer 101 has been described. A plurality of semiconductor elements 105 may be embedded in the core layer 101. Alternatively, in the module of the present invention, as will be described later, another semiconductor element is mounted on the second wiring layer 102b in which two or more core layers containing semiconductor elements are stacked as shown in FIG. Alternatively, it may be embedded in another electrically insulating core layer formed on the second wiring layer 102b.

（実施の形態２）
次に、実施の形態２として、実施の形態１の半導体内蔵モジュールの製造方法を図２を参照して説明する。前述したように、本発明の内蔵モジュールの製造方法は、（１）回路基板の配線層の上に、半導体素子をフリップチップ実装する工程、（２）電気絶縁性基材に貫通孔を形成し、当該貫通孔に導電性樹脂組成物を充填する工程、（３）半導体素子をフリップチップ実装した回路基板に、電気絶縁性基材を積層するとともに、電気絶縁性基材の回路基板と接する面とは反対側の面に配線層を有する離型キャリアを積層する工程、ならびに（４）加熱加圧により、電気絶縁性基材に含まれる熱硬化性樹脂を流動させた後、この熱硬化性樹脂および貫通孔内の導電性樹脂組成物を硬化させる工程を含む。これらの工程（１）〜（４）は、半導体素子を実装する工程（前記工程（１））と、実装した半導体素子を電気絶縁性基材に内蔵させる工程（前記工程（２）〜（４））に大別される。 (Embodiment 2)
Next, as a second embodiment, a method for manufacturing a semiconductor built-in module according to the first embodiment will be described with reference to FIG. As described above, the method for manufacturing a built-in module according to the present invention includes (1) a step of flip-chip mounting a semiconductor element on a wiring layer of a circuit board, and (2) forming a through hole in an electrically insulating substrate. A step of filling the through-hole with a conductive resin composition, and (3) a surface in which an electrically insulating base material is laminated on a circuit board on which a semiconductor element is flip-chip mounted and in contact with the circuit board of the electrically insulating base material A step of laminating a release carrier having a wiring layer on the surface opposite to the surface, and (4) after the thermosetting resin contained in the electrically insulating substrate is fluidized by heating and pressing, this thermosetting A step of curing the resin and the conductive resin composition in the through-hole. These steps (1) to (4) include a step of mounting a semiconductor element (the step (1)) and a step of incorporating the mounted semiconductor element in an electrically insulating substrate (the steps (2) to (4). )).

まず、図２（ａ）に示すように、半導体素子１０５を回路基板１０３上にフリップチップ実装する。半導体素子は、回路基板１０３を構成する配線層１０２ａ（この配線層は、最終的なモジュールにおいて第１配線層となる）の上に実装する。フリップチップ実装は、例えば、金属から成る突起状電極１０６を半導体素子１０５の機能素子形成面１０５ａに設けて、配線層１０２ａ上に位置合わせして搭載し、その後、超音波と熱を加えることによって電気的に接続する方法により実施される。半導体素子の突起状電極１０６としては、例えば、金、銅、ニッケル等をメッキ処理により析出させたもの、または金ワイヤボンディング法で作製したバンプ等を使用できる。なお、超音波接合の代わりに、はんだバンプを突起状電極１０６として形成した後、加熱してはんだを溶融させる方法を用いて半導体素子１０５を実装してよく、あるいは金ワイヤボンディング法で作製した突起状電極１０６に導電性接着剤を転写した後、配線層１０２ａ上に位置合わせして搭載した後、導電性接着剤を乾燥させる方法を用いて半導体素子１０５を実装してもよい。   First, as shown in FIG. 2A, the semiconductor element 105 is flip-chip mounted on the circuit board 103. The semiconductor element is mounted on the wiring layer 102a constituting the circuit board 103 (this wiring layer becomes the first wiring layer in the final module). In flip-chip mounting, for example, a protruding electrode 106 made of metal is provided on the functional element forming surface 105a of the semiconductor element 105, mounted in alignment on the wiring layer 102a, and then ultrasonic waves and heat are applied. This is implemented by an electrical connection method. As the protruding electrode 106 of the semiconductor element, for example, gold, copper, nickel or the like deposited by plating, or a bump produced by a gold wire bonding method can be used. Instead of ultrasonic bonding, after forming a solder bump as the protruding electrode 106, the semiconductor element 105 may be mounted using a method in which the solder is melted by heating, or a protrusion manufactured by a gold wire bonding method. After transferring the conductive adhesive to the electrode 106, the semiconductor element 105 may be mounted by using a method of drying the conductive adhesive after positioning and mounting on the wiring layer 102a.

回路基板１０３は、先に実施の形態１に関連して説明したとおりであるから、ここでは、その詳細な説明を省略する。   Since the circuit board 103 is as described above in connection with the first embodiment, detailed description thereof is omitted here.

次に半導体素子１０５を内蔵する工程を、図２（ｂ）〜（ｄ）を参照して説明する。まず、図２（ｂ）に示すように、２つの電気絶縁性基材１１２ａおよび１１２ｂを用意する。電気絶縁性基材１１２ａおよび１１２ｂは、最終的にコア層となる。電気絶縁性基材１１２ａは、実施の形態１で述べたような無機質フィラーと未硬化状態の熱硬化性樹脂の混合物をシート状に加工することにより得られる。このシート状物には貫通孔１１７ａが形成され、当該貫通孔１１７ａには導電性樹脂組成物である導電性ペースト１１３が充填されている。この導電性ペースト１１３は、最終的にコア層において硬化してインナービアとなる。電気絶縁性基材１１２ｂもまた、電気絶縁性基材１１２ａと同じ構成を有するものであり、導電性ペースト１１３が充填された貫通孔１１７ｂを有する。電気絶縁性基材１１２ｂは、厚さ方向に貫通した開口部１１４が形成されている点において電気絶縁性基材１１２ａと異なる。図２（ｂ）に示す工程は、図２（ａ）の工程と平行して実施してよい。   Next, a process of incorporating the semiconductor element 105 will be described with reference to FIGS. First, as shown in FIG. 2B, two electrically insulating base materials 112a and 112b are prepared. The electrically insulating substrates 112a and 112b finally become the core layer. The electrically insulating substrate 112a is obtained by processing a mixture of an inorganic filler and an uncured thermosetting resin as described in Embodiment 1 into a sheet shape. A through hole 117a is formed in the sheet-like material, and the through hole 117a is filled with a conductive paste 113 which is a conductive resin composition. The conductive paste 113 is finally cured in the core layer to become an inner via. The electrically insulating substrate 112b also has the same configuration as the electrically insulating substrate 112a, and has a through-hole 117b filled with the conductive paste 113. The electrically insulating substrate 112b differs from the electrically insulating substrate 112a in that an opening 114 penetrating in the thickness direction is formed. The process shown in FIG. 2B may be performed in parallel with the process shown in FIG.

電気絶縁性基材１１２ａおよび１１２ｂは、次の手順に従って作製される。まず、無機質フィラーと液状の未硬化状態にある熱硬化性樹脂を混合するか、あるいは無機質フィラーに溶剤で低粘度化した未硬化状態にある熱硬化性樹脂を混合して、ペースト状混練物を作製する。次に、離型シートの間にペースト状混練物を挟んでプレスすることにより、ペースト状混練物を一定の厚さを有するシート状物に成型する。液状の熱硬化性樹脂を使用する場合には、得られたシート状物に熱処理を施して、熱硬化性樹脂が半硬化した状態（Ｂステージ）にあるシート状物を得る。この熱処理は、液状の熱硬化性樹脂を用いた場合には、シート状物が粘着性を有するので、この粘着性を除去するために実施される。熱処理により、熱硬化性樹脂の硬化は若干進行するものの、熱硬化性樹脂がさらに硬化し得る状態にあり、また、シート状物の可撓性は維持される。溶剤を用いて低粘度化した場合には、溶剤を例えば蒸発させることにより除去して、熱硬化性樹脂の未硬化状態およびシート状物の可撓性を維持しながら、粘着性を除去する。   The electrically insulating substrates 112a and 112b are manufactured according to the following procedure. First, the inorganic filler and the liquid uncured thermosetting resin are mixed, or the inorganic filler is mixed with the uncured thermosetting resin whose viscosity is reduced with a solvent, and the paste-like kneaded product is prepared. Make it. Next, the paste-like kneaded product is formed into a sheet-like product having a certain thickness by pressing the paste-like kneaded product between release sheets. When using a liquid thermosetting resin, the obtained sheet-like material is subjected to heat treatment to obtain a sheet-like material in a state (B stage) in which the thermosetting resin is semi-cured. When the liquid thermosetting resin is used, this heat treatment is performed to remove the adhesiveness because the sheet-like material has adhesiveness. Although the thermosetting resin is slightly cured by the heat treatment, the thermosetting resin is in a state where it can be further cured, and the flexibility of the sheet-like material is maintained. When the viscosity is lowered using a solvent, the solvent is removed by evaporating, for example, to remove the adhesiveness while maintaining the uncured state of the thermosetting resin and the flexibility of the sheet-like material.

このようにして作製した熱硬化性樹脂が未硬化状態にあるシート状物に、貫通孔を形成する。貫通孔は、レーザ加工、金型による加工、又はパンチング加工により形成できる。特に、レーザ加工で貫通孔を形成する場合には、炭酸ガスレーザまたはエキシマレーザを用いると、加工速度および微細加工の点で有利である。   Through holes are formed in the sheet-like material in which the thermosetting resin thus produced is in an uncured state. The through hole can be formed by laser processing, processing by a mold, or punching processing. In particular, when forming a through-hole by laser processing, using a carbon dioxide laser or excimer laser is advantageous in terms of processing speed and fine processing.

導電性ペースト１１３は最終的にインナービアを構成する。したがって、導電性ペースト１１３としては、インナービアに関連して先に説明したように、金、銀、銅およびニッケルから選択される材料から成る１種または複数種の粉末を導電材料とし、これを熱硬化性樹脂で混練したものを使用できる。導電性ペースト１１３を構成するのに適した熱硬化性樹脂は、電気絶縁性基材（即ち、コア層）を構成するのに適した熱硬化性樹脂と同じである。銅は導電性が良好で、マイグレーションも少ないため、導電性ペーストの導電材料として特に有効である。また、液状のエポキシ樹脂は耐熱性の面で安定であることから、導電性ペースト１１３を構成する熱硬化性樹脂に適している。   The conductive paste 113 finally forms an inner via. Therefore, as described in connection with the inner via, as the conductive paste 113, one or more kinds of powders made of a material selected from gold, silver, copper and nickel are used as a conductive material. What knead | mixed with the thermosetting resin can be used. The thermosetting resin suitable for constituting the conductive paste 113 is the same as the thermosetting resin suitable for constituting the electrically insulating substrate (that is, the core layer). Copper is particularly effective as a conductive material for conductive paste because copper has good conductivity and little migration. Further, since the liquid epoxy resin is stable in terms of heat resistance, it is suitable for the thermosetting resin constituting the conductive paste 113.

電気絶縁性基材１１２ｂに形成する開口部１１４は、半導体素子１０５の内蔵部分に対応する。したがって、開口部１１４は、電気絶縁性基材１１２ｂを回路基板１０３上に積層したときに、半導体素子１０５を収容できるような寸法に形成される。開口部１１４は、レーザー加工、金型による加工、又はパンチング加工により形成することができる。   The opening 114 formed in the electrically insulating base material 112 b corresponds to a built-in portion of the semiconductor element 105. Therefore, the opening 114 is formed to have a size that can accommodate the semiconductor element 105 when the electrically insulating base material 112 b is laminated on the circuit board 103. The opening 114 can be formed by laser processing, processing by a mold, or punching processing.

次に、図２（ｃ）に示すように、半導体素子１０５を実装した回路基板１０３と、上記の方法で作製した電気絶縁性基材１１２ａおよび１１２ｂと、配線層１０２ｂ（この配線層は最終的なモジュールにおいて第２配線層となる）を有する離型キャリア１１５とを位置合わせする。電気絶縁性基材１１２ａおよび１１２ｂは、導電性ペースト１１３が充填された貫通孔が同じ場所に位置して、１本のインナービアを形成するように位置合わせされる。位置合わせ後、これらを重ね合わせることにより、半導体素子１０５を電気絶縁性基材１１２ｂに形成された開口部１１４内に位置させる。   Next, as shown in FIG. 2C, the circuit board 103 on which the semiconductor element 105 is mounted, the electrically insulating base materials 112a and 112b manufactured by the above method, and the wiring layer 102b (this wiring layer is finally formed). And a release carrier 115 having a second wiring layer in a simple module. The electrically insulating base materials 112a and 112b are aligned so that the through holes filled with the conductive paste 113 are located at the same place to form one inner via. After alignment, the semiconductor element 105 is positioned in the opening 114 formed in the electrically insulating substrate 112b by superimposing them.

離型キャリア１１５は、配線層１０２ｂを後述のようにコア層１に転写した後、剥離されるものである。離型キャリア１１５は、ポリエチレンまたはポリエチレンテレフタレート等の有機樹脂から成るフィルム、または銅等の金属箔である。配線層１０２ｂは、離型キャリア１１５に銅箔などの金属箔を接着剤で接着することにより、または離型キャリア１１５が金属箔である場合には電解メッキ法等で金属を析出させることにより、離型キャリア１１５上に金属膜を形成した後、化学エッチング法等の公知の加工技術を利用して所望の配線パターンを形成することにより、離型キャリア１１５上に形成できる。   The release carrier 115 is to be peeled off after transferring the wiring layer 102b to the core layer 1 as described later. The release carrier 115 is a film made of an organic resin such as polyethylene or polyethylene terephthalate, or a metal foil such as copper. The wiring layer 102b is formed by adhering a metal foil such as a copper foil to the release carrier 115 with an adhesive, or by depositing a metal by an electrolytic plating method or the like when the release carrier 115 is a metal foil. After a metal film is formed on the release carrier 115, a desired wiring pattern is formed using a known processing technique such as a chemical etching method, so that it can be formed on the release carrier 115.

図２（ｄ）は、位置合わせして重ねた積層体を、プレスを用いて加熱加圧して半導体素子１０５を電気絶縁性基材１１２ａおよび１１２ｂに埋設一体化し、その後、離型キャリア１１５を剥離した状態を示している。半導体素子１０５は、電気絶縁性基材１１２ａおよび１１２ｂに含まれる熱硬化性樹脂を硬化させる前に、開口部１１４内に収容される。通常、開口部１１４は半導体素子１０５よりも大きい寸法を有するように形成されているから、加熱加圧される前の積層体において、半導体素子１０５と開口部１１４の内周面との間には空隙が存在する。この空隙を埋めるために、加熱加圧を実施して、電気絶縁性基材１１２ａおよび１１２ｂに含まれる熱硬化性樹脂の粘度を低下させて流動させる。このとき、半導体素子１０５の機能素子形成面１０５ａと回路基板１０３の第１表面１０３ａとの間の空間の一部にも、電気絶縁性基材１１２ａおよび１１２ｂの材料が流入して、図２（ｄ）に示すように、機能素子形成面１０５ａの外縁部付近を被覆する。更に加熱加圧を続けることで、電気絶縁性基材１１２ａおよび１１２ｂならびに導電性ペースト１１３に含まれる熱硬化性樹脂を完全に硬化させる。これにより、電気絶縁性基材１１２ａおよび１１２ｂはコア層１０１となり、コア層１０１と半導体素子１０５との間、ならびにコア層１０１と第１配線層１０２ａおよび第２配線層１０２ｂとの間が機械的に強固に接着される。また、導電性ペースト１１３は、硬化によりインナービア１０４となり、第１配線層１０２ａと第２配線層１０２ｂとの間を電気的に接続する。   In FIG. 2D, the laminated body that has been aligned and stacked is heated and pressed using a press to embed and integrate the semiconductor element 105 in the electrically insulating base materials 112a and 112b, and then the release carrier 115 is peeled off. Shows the state. The semiconductor element 105 is accommodated in the opening 114 before the thermosetting resin contained in the electrically insulating base materials 112a and 112b is cured. In general, the opening 114 is formed to have a size larger than that of the semiconductor element 105, and therefore, in the stacked body before being heated and pressurized, between the semiconductor element 105 and the inner peripheral surface of the opening 114. There are voids. In order to fill this gap, heating and pressurization are performed, and the viscosity of the thermosetting resin contained in the electrically insulating base materials 112a and 112b is lowered and fluidized. At this time, the materials of the electrically insulating base materials 112a and 112b also flow into a part of the space between the functional element formation surface 105a of the semiconductor element 105 and the first surface 103a of the circuit board 103, and FIG. As shown in d), the vicinity of the outer edge portion of the functional element forming surface 105a is covered. Further, by continuing the heating and pressurization, the thermosetting resin contained in the electrically insulating substrates 112a and 112b and the conductive paste 113 is completely cured. As a result, the electrically insulating base materials 112a and 112b become the core layer 101, and mechanically between the core layer 101 and the semiconductor element 105 and between the core layer 101 and the first wiring layer 102a and the second wiring layer 102b. It is firmly adhered to. Further, the conductive paste 113 becomes the inner via 104 when cured, and electrically connects the first wiring layer 102a and the second wiring layer 102b.

続いて、離型キャリア１１５を剥離して、図２（ｄ）に示すような半導体内蔵モジュールを得る。このようにして半導体内蔵モジュールを製造する場合には、電気絶縁性基材１１２ｂにおいて、開口部１１４に近接して貫通孔１１７ｂを形成しても、封止樹脂が存在しないから、導電性ペースト１１３による第１配線層１０２ａ−第２配線層１０２ｂ間の電気的な接続は阻害されない。したがって、本発明の製造方法によれば、図２（ｄ）に示すように、インナービア１０４と半導体素子１０５との間の距離が短い高密度な半導体内蔵モジュールを効率良く製造することができる。   Subsequently, the release carrier 115 is peeled off to obtain a module with a built-in semiconductor as shown in FIG. In the case of manufacturing a module with a built-in semiconductor in this manner, even if the through hole 117b is formed in the electrically insulating base material 112b close to the opening 114, no sealing resin is present. The electrical connection between the first wiring layer 102a and the second wiring layer 102b is not hindered. Therefore, according to the manufacturing method of the present invention, as shown in FIG. 2D, a high-density semiconductor built-in module in which the distance between the inner via 104 and the semiconductor element 105 is short can be efficiently manufactured.

このようにして製造した半導体内蔵モジュールの一方または両方の面に、別途作製した電気絶縁性基材、および配線層を有する離型キャリアを、順に位置合わせして積層した後、加熱加圧することにより多層モジュールを作製することができる。また、図２（ｄ）に示すモジュールの一方または両方の面に形成された配線層の表面を半導体素子実装面として、図２（ａ）に示す方法に従って、実装工程を実施し、次いで、図２（ｂ）〜（ｄ）に示す半導体素子内蔵工程を実施することにより、複数の層に半導体素子が内蔵されたモジュールを製造することができる。   By separately aligning and laminating a release carrier having a separately prepared electrically insulating substrate and a wiring layer on one or both sides of the semiconductor built-in module thus manufactured, and then heating and pressing Multilayer modules can be made. Also, the surface of the wiring layer formed on one or both surfaces of the module shown in FIG. 2D is used as a semiconductor element mounting surface, and a mounting process is performed according to the method shown in FIG. By performing the semiconductor element built-in process shown in 2 (b) to (d), a module in which semiconductor elements are built in a plurality of layers can be manufactured.

図２に示す形態においては、２つの電気絶縁性基材を使用し、一方に半導体素子を収容する空間として、貫通開口部を形成した。貫通開口部を形成する代わりに、１つの電気絶縁性基材に半導体素子が収容されるような形状および寸法を有するくぼみを形成して、図２（ｃ）および（ｄ）に示すような工程を実施してよい。   In the form shown in FIG. 2, two electrically insulating substrates are used, and a through opening is formed as a space for accommodating a semiconductor element on one side. Steps as shown in FIGS. 2 (c) and 2 (d), in which a recess having a shape and dimensions such that a semiconductor element is accommodated in one electrically insulating substrate is formed instead of forming a through opening. May be implemented.

以上、実施の形態２として、本発明のモジュール製造方法を説明した。本発明の製造方法は上記の形態に限定されず、種々の応用例を有する。例えば、前述のように、コア層は半導体素子以外に受動部品をさらに内蔵してよい。そのようなコア層は、半導体素子が実装される第１配線層の上に、半導体素子を実装する前または後に受動部品を実装した後、上述の方法に従って電気絶縁性基材を積層することにより形成される。受動部品は、例えば、次の方法で実装される。まず、受動部品が実装される部分の第１配線層の表面に導電性接着剤またははんだをあらかじめ塗布する。導電性接着剤等を塗布した部分に、受動部品を実装し、さらに熱処理を施して、導電性接着剤を硬化させることにより、あるいははんだを溶融させることにより、受動部品と配線層を電気的に接続する。導電性接着剤としては、例えば、金、銀、銅、または銀−パラジウム合金を熱硬化性樹脂で混練したものを使用できる。受動部品を内蔵することは、実施の形態１のモジュールを製造する場合のみでなく、後述する他の形態の製造方法のいずれにおいても実施してよい。   The module manufacturing method of the present invention has been described as the second embodiment. The production method of the present invention is not limited to the above-described embodiment, and has various application examples. For example, as described above, the core layer may further include a passive component in addition to the semiconductor element. Such a core layer is formed by laminating an electrically insulating substrate in accordance with the above-described method after mounting passive components on the first wiring layer on which the semiconductor elements are mounted before or after mounting the semiconductor elements. It is formed. The passive component is mounted by the following method, for example. First, a conductive adhesive or solder is applied in advance to the surface of the first wiring layer where the passive component is mounted. Passive components are mounted on the parts where conductive adhesive is applied, and heat treatment is performed to cure the conductive adhesive or melt the solder to electrically connect the passive components and the wiring layer. Connecting. As the conductive adhesive, for example, gold, silver, copper, or a silver-palladium alloy kneaded with a thermosetting resin can be used. The incorporation of the passive component may be performed not only in the case of manufacturing the module of the first embodiment but also in any of the other forms of manufacturing methods described later.

実施の形態２では、離型キャリア１１５を用いて第２配線層１０２ｂを形成する方法を説明した。別法として、離型キャリアの代わりに、半導体素子が実装される回路基板とは別の回路基板または回路部品内蔵モジュールを、コア層となるべき電気絶縁性基材の表面に積層してもよい。別の回路基板または回路部品内蔵モジュールをコア層に積層することは、後述する他の形態の製造方法のいずれにおいても実施してよい。   In the second embodiment, the method of forming the second wiring layer 102b using the release carrier 115 has been described. Alternatively, instead of the release carrier, a circuit board or a circuit component built-in module different from the circuit board on which the semiconductor element is mounted may be laminated on the surface of the electrically insulating base material to be the core layer. . Laminating another circuit board or a circuit component built-in module on the core layer may be performed in any of the other forms of manufacturing methods described below.

実施の形態２では、１個の半導体素子を実装して内蔵する方法を説明した。同様にして、半導体素子を回路基板の配線層上に複数個実装して、１つのコア層に複数個の半導体素子が内蔵されるようにしてもよい。また、本発明の製造方法は、得られた半導体内蔵モジュールまたは半導体内蔵回路基板の最外層の配線層の表面に、能動部品または受動部品等の回路部品を実装することをさらに含んでよい。その場合には、より高密度な半導体内蔵モジュールまたは半導体内蔵回路基板を提供できる。１つのコア層に複数個の半導体素子を内蔵すること、および最外層の配線層の表面に能動部品または受動部品等を実装することは、後述する他の形態の製造方法のいずれにおいても実施してよい。   In the second embodiment, the method of mounting and mounting one semiconductor element has been described. Similarly, a plurality of semiconductor elements may be mounted on the wiring layer of the circuit board, and a plurality of semiconductor elements may be built in one core layer. The manufacturing method of the present invention may further include mounting a circuit component such as an active component or a passive component on the surface of the outermost wiring layer of the obtained semiconductor built-in module or semiconductor built-in circuit board. In that case, a higher-density semiconductor built-in module or semiconductor built-in circuit board can be provided. The incorporation of a plurality of semiconductor elements in one core layer and the mounting of an active component or passive component on the surface of the outermost wiring layer is carried out in any of the other forms of manufacturing methods described later. It's okay.

実施の形態２では、半導体素子を収容するための空間を、あらかじめ電気絶縁性基材に形成した。この空間は必ずしも形成する必要はなく、半導体素子の厚さが薄い（例えば０．１ｍｍ以下である）場合には、そのような空間を形成せずに、半導体素子を電気絶縁性基材に押し込んで内蔵させてもよい。このことは、他のいずれの形態のモジュールを製造する場合にもあてはまる。   In the second embodiment, the space for housing the semiconductor element is formed in the electrically insulating base material in advance. This space is not necessarily formed. When the thickness of the semiconductor element is thin (for example, 0.1 mm or less), the semiconductor element is pushed into the electrically insulating substrate without forming such a space. It may be built in. This is true when manufacturing any other form of module.

（実施の形態３）
本発明の実施の形態３を、半導体内蔵モジュールの断面図を示す図３を参照して説明する。図３に示すモジュールの基本的な構成（コア層１０１の材料、インナービア１０４による第１配線層１０２ａ−第２配線層１０２ｂ間の接続、および半導体素子１０５のフリップチップ実装等）は実施の形態１のそれと同じである。したがって、以下においては実施の形態１と異なる部分のみを説明する。 (Embodiment 3)
Embodiment 3 of the present invention will be described with reference to FIG. 3 showing a cross-sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 3 (the material of the core layer 101, the connection between the first wiring layer 102a and the second wiring layer 102b by the inner via 104, the flip chip mounting of the semiconductor element 105, etc.) is described in the embodiment. Same as that of 1. Therefore, only the parts different from the first embodiment will be described below.

図３に示すモジュールは、フリップチップ実装された半導体素子１０５の機能素子形成面１０５ａと第１配線層１０２ａとを接続する突起状電極１０６が、コア層１０１を構成する材料により取り囲まれて封止されている点において、図１のものと異なる。このような構成によれば、突起状電極１０６が、コア層１０１の材料によりさらに強固に固定されるので、突起状電極１０６の接続信頼性がさらに高くなるという利点がもたらされる。図示した構成のものも、封止樹脂を有しておらず、したがって実施の形態１のものと同様に、そのことによる効果（即ちモジュールの高密度化）を達成し得る。   In the module shown in FIG. 3, the protruding electrode 106 that connects the functional element forming surface 105a of the flip-chip mounted semiconductor element 105 and the first wiring layer 102a is surrounded by the material constituting the core layer 101 and sealed. 1 is different from that of FIG. According to such a configuration, since the protruding electrode 106 is more firmly fixed by the material of the core layer 101, there is an advantage that the connection reliability of the protruding electrode 106 is further increased. The structure shown in the figure also does not have a sealing resin, and therefore, the effect (that is, higher module density) can be achieved as in the first embodiment.

（実施の形態４）
次に、実施の形態４として、実施の形態３の半導体内蔵モジュールの製造方法の一例を、図４を参照して説明する。実施の形態３の半導体内蔵モジュールもまた、実施の形態１のものと同様に、工程（１）〜（４）を含む製造方法によって製造される。工程（１）〜（４）については、先に実施の形態２に関連して説明したとおりである。したがって、以下においては、実施の形態２と異なる部分を主に説明することによって、実施の形態４を説明する。 (Embodiment 4)
Next, as a fourth embodiment, an example of a method for manufacturing a semiconductor built-in module according to the third embodiment will be described with reference to FIG. Similarly to the first embodiment, the semiconductor built-in module according to the third embodiment is also manufactured by the manufacturing method including steps (1) to (4). Steps (1) to (4) are as described above in connection with the second embodiment. Therefore, in the following, the fourth embodiment will be described by mainly explaining the portions different from the second embodiment.

図４（ａ）〜（ｃ）に示す工程は、図２（ａ）〜（ｃ）に示す工程と同じであり、半導体素子１０５を回路基板１０３の配線層１０２ａ上に実装し、これと、２つの電気絶縁性基材１１２ａおよび１１２ｂ、ならびに配線層１０２ｂを形成した離型キャリア１１５とを位置合わせする工程を示す。図４（ｄ）は位置合わせして重ねた積層体を、プレスを用いて加熱加圧した後、半導体素子１０５を電気絶縁性基材１１２ａおよび１１２ｂに埋設一体化し、その後、離型キャリア１１５を剥離した状態を示している。この形態においては、図示するように、突起状電極１０６の側周面がコア層１０１で封止されるように、加熱加圧を実施する必要がある。そのためには、電気絶縁性基材１１２ａおよび１１２ｂに含まれる熱硬化性樹脂の流動性がより大きくなるように、加熱加圧を実施する。具体的には、加熱加圧工程において、電気絶縁性基材１１２ａおよび１１２ｂに含まれる熱硬化性樹脂が最低溶融粘度を示す温度をＴＬとしたときにＴＬ±２０℃の範囲内にある温度にて、積層体を一定時間保持することが好ましい。それにより、電気絶縁性基材１１２ａおよび１１２ｂを構成する材料の流動が促進されて、突起状電極１０６が電気絶縁性基材１１２ａおよび１１２ｂを構成する材料で取り囲まれた構成が得られやすくなる。更に加熱加圧を続けることで、電気絶縁性基材１１２ａおよび１１２ｂならびに導電性ペースト１１３に含まれる熱硬化性樹脂を完全に硬化させて、コア層１０１およびインナービア１０４を形成する。   The steps shown in FIGS. 4A to 4C are the same as the steps shown in FIGS. 2A to 2C. The semiconductor element 105 is mounted on the wiring layer 102a of the circuit board 103, and The step of aligning the two electrically insulating substrates 112a and 112b and the release carrier 115 on which the wiring layer 102b is formed is shown. In FIG. 4D, the laminated body aligned and heated is heated and pressed using a press, and then the semiconductor element 105 is embedded and integrated in the electrically insulating base materials 112a and 112b. The peeled state is shown. In this embodiment, it is necessary to perform heating and pressurization so that the side peripheral surface of the protruding electrode 106 is sealed with the core layer 101 as shown in the drawing. For this purpose, heating and pressurization are performed so that the fluidity of the thermosetting resin contained in the electrically insulating base materials 112a and 112b is further increased. Specifically, in the heating and pressing step, when the temperature at which the thermosetting resin contained in the electrically insulating base materials 112a and 112b exhibits the minimum melt viscosity is TL, the temperature is within the range of TL ± 20 ° C. Thus, it is preferable to hold the laminate for a certain time. Thereby, the flow of the material constituting the electrically insulating base materials 112a and 112b is promoted, and it becomes easy to obtain a configuration in which the protruding electrode 106 is surrounded by the material constituting the electrically insulating base materials 112a and 112b. Furthermore, by continuing the heating and pressurization, the thermosetting resin contained in the electrically insulating substrates 112a and 112b and the conductive paste 113 is completely cured to form the core layer 101 and the inner via 104.

電気絶縁性基材１１２ａおよび１１２ｂに含まれる熱硬化性樹脂を硬化させた後において、一部の突起状電極１０６の側周面の一部は、なお露出したままであってもよい。突起状電極１０６は微小であるために、その側周面を完全に被覆して封止することは困難であることによる。   After the thermosetting resin contained in the electrically insulating substrates 112a and 112b is cured, a part of the side peripheral surface of some of the protruding electrodes 106 may still be exposed. Since the protruding electrode 106 is very small, it is difficult to completely cover and seal the side peripheral surface thereof.

最後に、離型キャリア１１５を剥離して、図４（ｄ）に示すような半導体内蔵モジュールを得る。このようにして半導体内蔵モジュールを製造する場合には、実施の形態２と同様に、モジュールを高密度化し得ることに加えて、突起状電極１０６がコア層１０１で封止されて（即ち、被覆されて）強固に固定されるから、より信頼性の高い半導体内蔵モジュールを提供できる。   Finally, the release carrier 115 is peeled off to obtain a module with a built-in semiconductor as shown in FIG. In the case of manufacturing a semiconductor built-in module in this manner, in addition to the fact that the module can be densified as in the second embodiment, the protruding electrode 106 is sealed with the core layer 101 (that is, covered) In other words, since it is firmly fixed, a more reliable semiconductor built-in module can be provided.

（実施の形態５）
本発明の実施の形態５を、半導体内蔵モジュールの断面図を示す図５を参照して説明する。図５に示すモジュールの基本的な構成（コア層１０１の材料、インナービア１０３による第１配線層１０２ａおよび第２配線層１０２ｂ間の接続、および半導体素子１０５のフリップチップ実装等）は実施の形態１のそれと同じである。したがって、以下においては実施の形態１と異なる部分のみを説明する。 (Embodiment 5)
Embodiment 5 of the present invention will be described with reference to FIG. 5 showing a cross-sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 5 (the material of the core layer 101, the connection between the first wiring layer 102a and the second wiring layer 102b by the inner via 103, the flip chip mounting of the semiconductor element 105, etc.) is an embodiment. Same as that of 1. Therefore, only the parts different from the first embodiment will be described below.

図５に示すモジュールは、回路基板１０３に、スルーホール１１１ａが半導体素子１０５の機能素子形成面１０５ａと対向し、且つ空間１０７と連絡するように形成されている点において、図１に示すものと異なる。スルーホール１１１ａは、空間１０７と外部とを連絡する通路であり、空間１０７内の圧力と外部の圧力とを同じにする。したがって、この構成によれば、このモジュールが他の基板へ実装されるときに、リフロー等の高温処理に付されても、空間１０７内の圧力が高圧になることを防止できる。   The module shown in FIG. 5 is the same as that shown in FIG. 1 in that the through hole 111a is formed on the circuit board 103 so as to face the functional element formation surface 105a of the semiconductor element 105 and to communicate with the space 107. Different. The through hole 111a is a passage that connects the space 107 and the outside, and makes the pressure in the space 107 the same as the external pressure. Therefore, according to this configuration, it is possible to prevent the pressure in the space 107 from becoming high even when the module is mounted on another substrate even if it is subjected to a high-temperature treatment such as reflow.

スルーホール１１１ａの形成位置は、空間１０７と外部とを連絡する限りにおいて特に限定されない。スルーホール１１１ａは、好ましくは、１００〜５００μｍの直径を有するように形成される。スルーホール１１１ａは複数箇所に形成してもよい。また、突起状電極は露出している必要は必ずしも無く、突起状電極がコア層の材料で封止されていてもよい。   The formation position of the through hole 111a is not particularly limited as long as the space 107 communicates with the outside. The through hole 111a is preferably formed to have a diameter of 100 to 500 μm. The through holes 111a may be formed at a plurality of locations. Further, the protruding electrode is not necessarily exposed, and the protruding electrode may be sealed with the material of the core layer.

（実施の形態６）
本発明の実施の形態６を、半導体内蔵モジュールの断面図を示す図６を参照して説明する。図６に示すモジュールの基本的な構成は、実施の形態５のそれと同じである。したがって、以下においては実施の形態５と異なる部分のみを説明する。 (Embodiment 6)
Embodiment 6 of the present invention will be described with reference to FIG. 6 showing a cross-sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 6 is the same as that of the fifth embodiment. Therefore, only the parts different from the fifth embodiment will be described below.

図示した形態において、半導体素子１０５は、例えばＣＣＤまたはＣＭＯＳ等の撮像素子である。この形態においては、撮像素子が信号を受光できるように、撮像素子の表面に形成された受光部１１０が空間１０７に面し、受光部１１０と対向する位置に回路基板１０３を貫通するスルーホール１１１ｂが設けられている。スルーホール１１１ｂの回路基板１０３の表面に平行な面の寸法および形状は、受光部１１０の表面の寸法および形状と同じであるか、あるいは受光部１１０の外縁がスルーホール１１１ｂの外縁の内側に位置するように選択される。また、このスルーホール１１１ｂは、受光部１１０と正確に位置合わせして形成される。即ち、このモジュールは、光として発信される信号がこのスルーホール１１１ｂおよび空間１０７を経由して受光部１１０に到達する構成を有する。このように本発明によれば、撮像素子とこれが実装される配線層との間に空間が形成され、この空間が外部と連絡し得る構成を実現できるから、撮像素子がコア層に内蔵されたモジュールであって、高密度なものを提供できる。撮像素子１０５の受光部１１０の位置および寸法は図示した形態に限定されず、例えば、受光部１１０は撮像素子１０５の表面全体を占めていてよい。   In the illustrated form, the semiconductor element 105 is an imaging element such as a CCD or a CMOS. In this embodiment, the light receiving portion 110 formed on the surface of the image pickup device faces the space 107 so that the image pickup device can receive signals, and the through hole 111b penetrates the circuit board 103 at a position facing the light receiving portion 110. Is provided. The size and shape of the surface of the through hole 111b parallel to the surface of the circuit board 103 are the same as the size and shape of the surface of the light receiving unit 110, or the outer edge of the light receiving unit 110 is positioned inside the outer edge of the through hole 111b. Selected to do. Further, the through hole 111b is formed by being accurately aligned with the light receiving unit 110. That is, this module has a configuration in which a signal transmitted as light reaches the light receiving unit 110 via the through hole 111b and the space 107. As described above, according to the present invention, since a space is formed between the image sensor and the wiring layer on which the image sensor is mounted, and the space can communicate with the outside, the image sensor is built in the core layer. Modules can be provided at high density. The position and dimensions of the light receiving unit 110 of the image sensor 105 are not limited to the illustrated form. For example, the light receiving unit 110 may occupy the entire surface of the image sensor 105.

図６に示す形態のものは、突起状電極１０６がコア層１０１を構成する材料で封止されたものである点において図５と異なる。撮像素子とスルーホールを有するモジュールにおいて、突起状電極はコア層を構成する材料で封止される必要は必ずしも無く、突起状電極の側周面が露出したままの状態であってもよい。   The embodiment shown in FIG. 6 is different from FIG. 5 in that the protruding electrode 106 is sealed with the material constituting the core layer 101. In a module having an image sensor and a through hole, the protruding electrode is not necessarily sealed with the material constituting the core layer, and the side peripheral surface of the protruding electrode may be exposed.

（実施の形態７）
実施の形態７として、実施の形態５および６の半導体内蔵モジュールの製造方法を説明する。実施の形態５および６の半導体内蔵モジュールは、回路基板１０３にスルーホールを所望の位置に予め設けること以外は、図２および図４を参照して説明した実施の形態２および実施の形態４のいずれか一方と同様にして製造される。実施の形態４の半導体内蔵モジュールを製造する場合には、例えばＣＣＤまたはＣＭＯＳ等の撮像素子を半導体素子１０５として回路基板１０３にフリップチップ実装し、撮像素子の受光部に合致するように回路基板１０３にスルーホールを設ける。スルーホールは、半導体素子を実装する前に、ドリル、レーザ、パンチ、または金型を用いて形成される。 (Embodiment 7)
As a seventh embodiment, a method for manufacturing a semiconductor built-in module according to the fifth and sixth embodiments will be described. The semiconductor built-in modules of the fifth and sixth embodiments are the same as those of the second and fourth embodiments described with reference to FIG. 2 and FIG. 4 except that a through hole is provided in a desired position in the circuit board 103 in advance. Manufactured in the same way as either one. When manufacturing the semiconductor built-in module according to the fourth embodiment, for example, an image sensor such as a CCD or a CMOS is flip-chip mounted on the circuit board 103 as the semiconductor element 105, and the circuit board 103 is matched with the light receiving portion of the image sensor. A through hole is provided in The through hole is formed using a drill, a laser, a punch, or a mold before mounting the semiconductor element.

（実施の形態８）
本発明の実施の形態８を、半導体内蔵モジュールの断面図を示す図７を参照して説明する。図７に示すモジュールの基本的な構成は、実施の形態１のそれと同じである。したがって、以下においては実施の形態１と異なる部分のみを説明する。 (Embodiment 8)
An eighth embodiment of the present invention will be described with reference to FIG. 7 showing a sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 7 is the same as that of the first embodiment. Therefore, only the parts different from the first embodiment will be described below.

図示した形態において、半導体素子１０５は、実施の形態６のそれと同じであり、受光部１１０を備えた撮像素子であり、撮像素子のほかに受動部品１２０がコア層１０１に内蔵されている。この形態においては、撮像素子が信号を受光できるように、電気絶縁層１２８が透明な材料で形成されている。したがって、この形態において、スルーホールは必要とされない。透明な材料は、具体的には無色透明の材料であり、例えば、ガラス、ならびにエポキシ樹脂、アクリル樹脂、ポリカーボネート樹脂、フェノール樹脂、シアネート樹脂および塩化ビニルのような透明樹脂である。尤も、この形態において、電気絶縁層１２８を構成する材料は、撮像素子の機能等に応じて特定範囲の波長を有する光のみが受光部に到達することのみを要する場合には、当該特定範囲の波長の光を通過させうる限りにおいて、着色されたものであってよい。即ち、撮像素子を内蔵する半導体内蔵モジュールに関連して「透明」という用語は、受光部に到達すべき光に対して透明である、という意味で使用されることに留意されたい。   In the illustrated embodiment, the semiconductor element 105 is the same as that of the sixth embodiment, and is an image sensor provided with a light receiving unit 110. In addition to the image sensor, a passive component 120 is built in the core layer 101. In this embodiment, the electrical insulating layer 128 is formed of a transparent material so that the image sensor can receive signals. Therefore, in this form, no through hole is required. The transparent material is specifically a colorless and transparent material, for example, glass and transparent resins such as epoxy resin, acrylic resin, polycarbonate resin, phenol resin, cyanate resin, and vinyl chloride. However, in this embodiment, when the material constituting the electrical insulating layer 128 requires only light having a wavelength in a specific range to reach the light receiving unit depending on the function of the imaging device, etc., As long as light of a wavelength can be passed, it may be colored. That is, it should be noted that the term “transparent” is used in the sense of being transparent to light that should reach the light receiving unit in connection with a semiconductor built-in module that incorporates an image sensor.

電気絶縁層１２８を透明な材料で形成する場合には、第１配線層１０２ａを透明導電性物質で形成することが好ましい。その場合には、第１配線層１０２ａにおいて光の通過が妨げられることがないので、受光部により多くの光が到達し、より高精度で高機能な撮像モジュールが得られる。透明導電性物質から成る配線層は、例えば、インジウム−錫酸化物（ＩＴＯ）を用いて、スパッタリング法またはＣＶＤ法により形成される。   In the case where the electrical insulating layer 128 is formed of a transparent material, the first wiring layer 102a is preferably formed of a transparent conductive material. In that case, since the passage of light is not hindered in the first wiring layer 102a, more light reaches the light receiving portion, and a more accurate and highly functional imaging module is obtained. The wiring layer made of a transparent conductive material is formed by sputtering or CVD using, for example, indium-tin oxide (ITO).

図示したモジュールの第２配線層１０２ｂは、他の基板にモジュールを取り付けるための配線として使用することができる。即ち、このモジュールは、エリアアレイの実装用配線パターンを有するモジュールとして提供されるので、例えば、特開２００１−２４５１８６号公報に記載されたようなファンアウトタイプのものよりも、小型化することが可能である。さらに、図示したモジュールは、特開２００１−２４５１８６号公報に記載された装置のような立体基板を要しないために、立体基板の成形に起因する問題（厚い部分と薄い部分とが存在することによる寸法変化等）を避けることができるという利点をも有する。実装用配線パターンをエリアアレイに形成することは、本形態のモジュールだけでなく、他の形態のモジュールにおいても可能であることに留意されたい。   The second wiring layer 102b of the illustrated module can be used as a wiring for attaching the module to another substrate. That is, since this module is provided as a module having a wiring pattern for mounting an area array, for example, it can be made smaller than a fan-out type as described in JP-A-2001-245186. Is possible. Further, since the illustrated module does not require a three-dimensional substrate like the device described in Japanese Patent Application Laid-Open No. 2001-245186, problems due to the formation of the three-dimensional substrate (the presence of thick and thin portions) There is also an advantage that dimensional change and the like can be avoided. It should be noted that it is possible to form the mounting wiring pattern in the area array not only in the module of this embodiment but also in other forms of modules.

この形態の変形例は、回路基板の電気絶縁層の一部のみが透明な材料で形成され、当該透明な材料で形成した部分が撮像素子の受光部と対向する位置に存在する構成を有する。そのような構成の回路基板は、例えば、回路基板の電気絶縁層に貫通孔を設け、当該貫通孔に透明な樹脂またはガラスから成る基板を嵌め込む方法により形成できる。撮像素子は受光部が当該透明な基板と重なるように配置される。図示した形態のように、電気絶縁層の全体が透明な材料から成る回路基板を用いると、どの部分が受光部と重なってもよく、このことは、撮像素子の受光部を特定の位置に配置するための操作を無くす又は簡単にできるという点で有利である。   A modification of this embodiment has a configuration in which only a part of the electrical insulating layer of the circuit board is formed of a transparent material, and the portion formed of the transparent material is present at a position facing the light receiving unit of the image sensor. The circuit board having such a configuration can be formed by, for example, a method in which a through hole is provided in the electrical insulating layer of the circuit board, and a transparent resin or glass substrate is fitted into the through hole. The image sensor is arranged so that the light receiving portion overlaps the transparent substrate. As shown in the figure, when a circuit board made of a transparent material is used for the entire electrical insulating layer, any part may overlap the light receiving part, which means that the light receiving part of the image sensor is placed at a specific position. This is advantageous in that the operation for doing so can be eliminated or simplified.

この形態のモジュールは、電気絶縁層１２８が透明な材料から成る回路基板１０３を用いる点、および撮像素子が実装される第１配線層１０２ａの上に、撮像素子１０５を実装する前または後に受動部品１２０を実装する点を除いては、上記実施の形態２と同様の方法で製造される。電気絶縁層１２８が透明な材料から成る回路基板１０３は、例えば、樹脂基板またはガラス基板の一方の面に、アルミニウム、銅、金、銀、またはニッケル等の金属を蒸着することにより配線層１０２ａを形成する方法で製造される。前述のとおり、回路基板の配線層１０２ａは、ＩＴＯから成る層としてよく、その場合、配線層１０２ａは、蒸着、スパッタリング法またはＣＶＤ法により形成される。ガラス基板は表面が平滑であるために、その表面に形成される配線層もまた表面が平滑となる。したがって、ガラス基板を電気絶縁層とする回路基板は、その表面に撮像素子を実装するのに適している。   The module of this form is a passive component in which the electrical insulating layer 128 uses a circuit board 103 made of a transparent material and before or after mounting the image sensor 105 on the first wiring layer 102a on which the image sensor is mounted. The manufacturing method is the same as that of the second embodiment except that 120 is mounted. For example, the circuit board 103 made of a transparent material for the electrically insulating layer 128 is formed by depositing a wiring layer 102a on one surface of a resin substrate or a glass substrate by depositing a metal such as aluminum, copper, gold, silver, or nickel. Manufactured by the forming method. As described above, the wiring layer 102a of the circuit board may be a layer made of ITO. In that case, the wiring layer 102a is formed by vapor deposition, sputtering, or CVD. Since the glass substrate has a smooth surface, the wiring layer formed on the surface also has a smooth surface. Therefore, a circuit board having a glass substrate as an electrical insulating layer is suitable for mounting an image sensor on the surface thereof.

受動部品１２０は、先に実施の形態２に関連して説明した方法に従って実装される。受動部品１２０が薄い部品である場合には、受動部品１２０は電気絶縁性基材に押し込んで内蔵させることができる。受動部品１２０が厚い部品である場合には、実施の形態２で説明したような開口部を、受動部品１２０が収容されるように電気絶縁性基材に形成してよい。受動部品１２０を収容するための開口部を電気絶縁性基材に形成する方法は、後述する実施の形態１２において更に説明する。また、突起状電極はコア層を構成する材料で封止される必要は必ずしも無く、突起状電極の側周面が露出したままの状態であってもよい。   The passive component 120 is mounted according to the method described above in connection with the second embodiment. In the case where the passive component 120 is a thin component, the passive component 120 can be pushed into the electrically insulating substrate to be incorporated. When the passive component 120 is a thick component, the opening as described in the second embodiment may be formed in the electrically insulating base so that the passive component 120 is accommodated. A method for forming an opening for accommodating the passive component 120 in the electrically insulating substrate will be further described in Embodiment 12 described later. Further, the protruding electrode does not necessarily need to be sealed with the material constituting the core layer, and may be in a state where the side peripheral surface of the protruding electrode is exposed.

（実施の形態９）
本発明の実施の形態９を、半導体内蔵モジュールの断面図を示す図８を参照して説明する。図８に示すモジュールの基本的な構成は、実施の形態６のそれと同じである。したがって、以下においては実施の形態６と異なる部分のみを説明する。 (Embodiment 9)
Embodiment 9 of the present invention will be described with reference to FIG. 8 showing a cross-sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 8 is the same as that of the sixth embodiment. Therefore, only the parts different from the sixth embodiment will be described below.

この実施の形態は、スルーホールが位置する箇所にレンズ１３０が設けられている点で実施の形態６と異なる。半導体素子は、受光部１１０を備えた撮像素子１０５である。この形態のモジュールは、レンズ１３０により収束された光が受光部１１０に到達するように構成されている。レンズは、受光部に到達すべき光に対して当然に透明であるから、この形態は、上記実施の形態８の変形例ともいえる。レンズ１３０は、いずれの種類のものであってよく、例えば、携帯カメラ等に用いられるレンズであってよい。したがって、このモジュールを使用すると、各種機器の組み立てにおいてレンズを取り付ける工程を要しないために、組立工程の自動化および省力化が促進される。レンズの位置は、図示した位置に限定されず、レンズの焦点距離等に応じて決定される。例えば、レンズは、受光部１１０から、より遠い位置またはより近い位置に配置してよい。   This embodiment is different from the sixth embodiment in that a lens 130 is provided at a position where the through hole is located. The semiconductor element is an imaging element 105 including a light receiving unit 110. The module of this form is configured such that the light converged by the lens 130 reaches the light receiving unit 110. Since the lens is naturally transparent to the light that should reach the light receiving unit, this form can be said to be a modification of the eighth embodiment. The lens 130 may be any type, for example, a lens used for a portable camera or the like. Therefore, when this module is used, since the process of attaching the lens is not required in assembling various devices, automation of the assembly process and labor saving are promoted. The position of the lens is not limited to the illustrated position, but is determined according to the focal length of the lens. For example, the lens may be disposed at a position farther from or closer to the light receiving unit 110.

この形態のモジュールは、例えば、回路基板として、レンズを予め装着した回路基板を用いて、実施の形態２の製造方法を実施することにより得られる。レンズを予め装着した回路基板は、例えば、回路基板の厚さ方向を貫通する単純穴またはざぐりを形成し、この穴に対応する形状のレンズを接着剤により取り付けることにより作製することができる。あるいは、この形態のモジュールは、実施の形態４に示す形態のモジュールを実施の形態６の製造方法に従って作製してから、スルーホールにレンズをはめ込む方法によって得ることができる。   The module of this embodiment can be obtained, for example, by performing the manufacturing method of Embodiment 2 using a circuit board on which a lens is mounted in advance as the circuit board. The circuit board on which the lens is mounted in advance can be manufactured, for example, by forming a simple hole or a spot facing through the thickness direction of the circuit board and attaching a lens having a shape corresponding to the hole with an adhesive. Alternatively, the module of this embodiment can be obtained by manufacturing a module of the embodiment shown in Embodiment 4 according to the manufacturing method of Embodiment 6 and then fitting a lens into the through hole.

（実施の形態１０）
本発明の実施の形態１０を、半導体内蔵モジュールの断面図を示す図９を参照して説明する。図９に示すモジュールの基本的な構成は、実施の形態８と同じである。したがって、以下においては実施の形態８と異なる部分のみを説明する。 (Embodiment 10)
Embodiment 10 of the present invention will be described with reference to FIG. 9 showing a cross-sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 9 is the same as that of the eighth embodiment. Therefore, only the parts different from the eighth embodiment will be described below.

この実施の形態は、回路基板１０３の電気絶縁層１２８が透明な材料から成る点では実施の形態８と同じであり、その一部がレンズ１３０ａとなっている点で、実施の形態８と異なる。半導体素子１０５は、受光部１１０を備えた撮像素子である。この形態は、上記実施の形態９の変形例ともいえる。一部がレンズである回路基板は、例えば、ガラスまたは透明樹脂を成形してレンズを備えた電気絶縁層１２８を作製し、これに配線層１０２ａを形成することにより作製される。この形態のモジュールは、そのような回路基板を用いて、例えば、実施の形態２の製造方法に従って作製することができ、より具体的には、レンズ１３０ａの位置に合わせて撮像素子を実装することにより作製することができる。   This embodiment is the same as the eighth embodiment in that the electrical insulating layer 128 of the circuit board 103 is made of a transparent material, and is different from the eighth embodiment in that a part thereof is a lens 130a. . The semiconductor element 105 is an image sensor including the light receiving unit 110. This form can be said to be a modification of the ninth embodiment. The circuit board, part of which is a lens, is manufactured, for example, by forming glass or a transparent resin to produce an electrically insulating layer 128 having a lens, and forming a wiring layer 102a thereon. The module of this mode can be manufactured using such a circuit board, for example, according to the manufacturing method of the second embodiment. More specifically, the imaging element is mounted in accordance with the position of the lens 130a. Can be produced.

（実施の形態１１）
本発明の実施の形態１１を、半導体内蔵モジュールの断面図を示す図１０を参照して説明する。図１０に示すモジュールの基本的な構成は、実施の形態８と同じである。したがって、以下においては実施の形態８と異なる部分のみを説明する。 (Embodiment 11)
An eleventh embodiment of the present invention will be described with reference to FIG. 10 showing a sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 10 is the same as that of the eighth embodiment. Therefore, only the parts different from the eighth embodiment will be described below.

この実施の形態は、半導体素子１０５が撮像素子であり、半導体素子の機能素子形成面１０５ａ（即ち、受光部１１０が位置する面）と回路基板の第１表面１０３ａとの間に形成される空間の全部を透明な物質１４０が占めている構成を有する。透明な物質１４０は、受光部１１０に到達すべき光に対して透明な物質であり、より具体的にはそのような光の透過率が２０％以上である、ガラスまたは樹脂である。透明な樹脂は、例えば、エポキシ樹脂、アクリル樹脂、ポリカーボネート樹脂、フェノール樹脂、シアネート樹脂および塩化ビニルである。空間内に透明な物質１４０が存在することにより、水蒸気を含む空気が空間内に存在しないようにする、あるいは空間内に存在する水蒸気を含む空気が少なくなり、水蒸気が温度変化により結露して受光部が曇ることを防止または軽減することができる。透明な物質１４０は、特定範囲の波長を有する光のみが受光部１１０に到達するよう、光学的フィルタとして機能してよい。具体的には、前記例示した樹脂に、適当な顔料または染料を色素として分散させることによって、透明な物質１４０を光学的フィルタとして機能させることができる。色素としては、例えば、モノアゾ系色素、ジアゾ系色素、アントラキノン系色素、またはフタロシアニン系色素を使用できる。   In this embodiment, the semiconductor element 105 is an imaging element, and the space formed between the functional element formation surface 105a of the semiconductor element (that is, the surface on which the light receiving unit 110 is located) and the first surface 103a of the circuit board. The transparent material 140 occupies the whole. The transparent material 140 is a material that is transparent to the light that should reach the light receiving unit 110, and more specifically, is glass or resin that has a light transmittance of 20% or more. Transparent resins are, for example, epoxy resins, acrylic resins, polycarbonate resins, phenol resins, cyanate resins, and vinyl chloride. Due to the presence of the transparent substance 140 in the space, air containing water vapor does not exist in the space, or the air containing water vapor present in the space decreases, and the water vapor condenses due to a temperature change and receives light. It is possible to prevent or reduce the fogging of the part. The transparent material 140 may function as an optical filter so that only light having a wavelength in a specific range reaches the light receiving unit 110. Specifically, the transparent substance 140 can function as an optical filter by dispersing an appropriate pigment or dye as a pigment in the resin exemplified above. As the dye, for example, a monoazo dye, a diazo dye, an anthraquinone dye, or a phthalocyanine dye can be used.

図示した形態では、透明な物質１４０が、透明な物質１４０が存在しなければ図７に示すような空間１０７となるべき領域の全部を占めている。即ち、図示した形態において、コア層１０１の内部に空の領域は存在していない。この形態の変形例において、透明な物質１４０は、半導体素子の機能素子形成面１０５ａと回路基板の第１表面１０３ａとの間に形成される空間の一部のみを占めていてよい。その場合、透明な物質１４０は、半導体素子１０５のみと接して、第１配線層１０２ａから離れていてよく、あるいは、第１配線層１０２ａのみと接し、半導体素子１０５から離れていてよい。いずれのように透明な物質１４０が空間内に位置するとしても、透明な物質は、図１８を参照して説明した封止樹脂とは区別される。封止樹脂は、フィラーを含むために光透過性を実質的に有しないからである。また、透明な物質１４０は、突起状電極１０６と第１配線層１０２ａとの接続部を固定するために設けられるものでなく、半導体素子１０５の外縁からはみ出ない。したがって、この形態のモジュールは、図１８に示す従来構成のモジュールとは異なる構成のものであることに留意されたい。   In the illustrated form, the transparent material 140 occupies the entire region to be the space 107 as shown in FIG. 7 if the transparent material 140 is not present. That is, in the illustrated form, there is no empty area inside the core layer 101. In a modification of this embodiment, the transparent substance 140 may occupy only a part of the space formed between the functional element formation surface 105a of the semiconductor element and the first surface 103a of the circuit board. In that case, the transparent substance 140 may be in contact with only the semiconductor element 105 and away from the first wiring layer 102 a, or may be in contact with only the first wiring layer 102 a and away from the semiconductor element 105. Whatever the transparent substance 140 is located in the space, the transparent substance is distinguished from the sealing resin described with reference to FIG. This is because the sealing resin substantially does not have optical transparency because it contains a filler. Further, the transparent substance 140 is not provided for fixing the connecting portion between the protruding electrode 106 and the first wiring layer 102 a and does not protrude from the outer edge of the semiconductor element 105. Therefore, it should be noted that the module of this form has a different configuration from the module of the conventional configuration shown in FIG.

（実施の形態１２）
次に、実施の形態１２として、実施の形態１１の半導体内蔵モジュールの製造方法の一例を図１１を参照して説明する。この例において、実施の形態１１のモジュールを得るためには、実施の形態４として説明した製造方法において、工程（１）を実施する前に、図１１（ａ）に示すように、透明な物質１４０を撮像素子１０５を実装する箇所に塗布することが行われる。塗布される透明な物質１４０の量は、撮像素子を実装した後に、撮像素子の受光部が位置する面と、回路基板１０３の第１表面１０３ａと、流動後の電気絶縁性基材（即ち、モジュールに組み立てた後のコア層）１０１とで規定される体積と同じ又はそれよりも少ない量である。即ち、透明な物質の量は、透明な物質を塗布しない場合に空間となるべきである領域の体積よりも少ない量とする必要がある。透明な物質１４０の量が多いと、透明な物質が撮像素子１０５の外縁からはみ出ることがあり、その場合にはインナービア１１３を撮像素子１０５に近接して設けることができない。図１０に示すように、透明な物質１４０が空間の全部を占めるようにするには、当該空間の体積と同じ量の透明な物質を使用する必要がある。尤も、空間の体積と透明な物質の量を完全に同じにすることは難しく、通常、空間の体積よりも少ない量が用いられ、したがって、この方法で製造されるモジュールには、通常、半導体素子の機能素子形成面１０５ａと回路基板の第１表面１０３ａとの間に空の領域を有する。 (Embodiment 12)
Next, as a twelfth embodiment, an example of a method for manufacturing a semiconductor built-in module according to the eleventh embodiment will be described with reference to FIG. In this example, in order to obtain the module of the eleventh embodiment, in the manufacturing method described as the fourth embodiment, before performing the step (1), as shown in FIG. 140 is applied to the location where the image sensor 105 is mounted. The amount of the transparent substance 140 to be applied depends on the surface where the light receiving portion of the image sensor is located, the first surface 103a of the circuit board 103, and the electrically insulating base material after flowing (that is, after mounting the image sensor. The volume is equal to or less than the volume defined by the core layer 101 after being assembled into a module. That is, the amount of the transparent material needs to be smaller than the volume of the region that should become a space when the transparent material is not applied. If the amount of the transparent material 140 is large, the transparent material may protrude from the outer edge of the image sensor 105. In this case, the inner via 113 cannot be provided in the vicinity of the image sensor 105. As shown in FIG. 10, in order for the transparent material 140 to occupy the entire space, it is necessary to use the same amount of the transparent material as the volume of the space. However, it is difficult to make the volume of the space and the amount of the transparent material completely the same, and usually an amount smaller than the volume of the space is used. Therefore, a module manufactured by this method usually has a semiconductor element. There is an empty area between the functional element formation surface 105a and the first surface 103a of the circuit board.

受動部品１２０は、先に実施の形態８に関連して説明した方法に従って、配線層１０２ａに実装される。受動部品１２０の厚さが大きい場合には、電気絶縁性基材１１２ｂに、開口部１１４と同様の開口部を形成してよい。但し、受動部品１２０の高さが撮像素子１０５の頂面までの高さよりも小さいと、開口部１１４と同じ高さの開口部は、受動部品１２０用に対して大きくなりすぎることがある。開口部が大きすぎると、電気絶縁性基材１１２ａおよび１１２ｂに含まれる熱硬化性樹脂を流動させても、受動部品の周囲をコア層で覆うことができず、受動部品を十分に固定できないことがある。そこで、例えば、図１１（ｆ）に示すように、開口部の数が異なる電気絶縁性基材を３種類用意してよい。図１１（ｆ）において、電気絶縁性基材１１２ａは開口部を有さず、電気絶縁性基材１１２ｂは開口部１１４’を１つ有し、電気絶縁性基材１１２ｃは開口部１１４”を３つ有する。これらの基材を重ね合わせると、高さの異なる複数の開口部が形成される。電気絶縁性基材の数は４以上であってもよい。より多くの電気絶縁性基材を使用すると、種々の高さの開口部を形成できる。図１１（ｆ）に示すような電気絶縁性基材を使用して受動部品１２０を内蔵することは、他の形態のモジュールを製造する場合にも適用され得ることに留意されたい。   The passive component 120 is mounted on the wiring layer 102a according to the method described above in connection with the eighth embodiment. When the thickness of the passive component 120 is large, an opening similar to the opening 114 may be formed in the electrically insulating substrate 112b. However, if the height of the passive component 120 is smaller than the height to the top surface of the image sensor 105, the opening having the same height as the opening 114 may be too large for the passive component 120. If the opening is too large, the periphery of the passive component cannot be covered with the core layer even if the thermosetting resin contained in the electrically insulating substrates 112a and 112b is flowed, and the passive component cannot be sufficiently fixed. There is. Thus, for example, as shown in FIG. 11 (f), three types of electrically insulating base materials having different numbers of openings may be prepared. In FIG. 11 (f), the electrically insulating substrate 112a does not have an opening, the electrically insulating substrate 112b has one opening 114 ′, and the electrically insulating substrate 112c has an opening 114 ″. When these substrates are stacked, a plurality of openings having different heights are formed, and the number of electrically insulating substrates may be four or more. Can be used to form openings of various heights, and incorporating the passive component 120 using an electrically insulating substrate as shown in Fig. 11 (f) produces other forms of modules. Note that it may also apply to cases.

図１１（ｂ）〜（ｅ）に示す工程で行われる他の操作は、それぞれ図４（ａ）〜（ｄ）に示す工程で行われる操作と同じである。したがって、それらの詳細な説明は省略する。   Other operations performed in the steps shown in FIGS. 11B to 11E are the same as the operations performed in the steps shown in FIGS. 4A to 4D, respectively. Therefore, detailed description thereof will be omitted.

（実施の形態１３）
次に、実施の形態１３として、実施の形態１１の半導体内蔵モジュールの製造方法の別の例を図１２を参照して説明する。この例は、撮像素子１０５がコア層１０１に内蔵された後に形成される空間に連通する貫通孔１１１ｃを、予め回路基板１０３に設ける工程を含み、撮像素子１０５を内蔵した後で、当該貫通孔１１１ｃから透明な物質（特に樹脂）１４０を当該空間内に注入する工程を含む方法である。この方法は、上記実施の形態１２のように、電気絶縁性基材の流動性等を考慮して空間の体積を予め求めて透明な物質の量を決定することを要しないため、より簡易に実施の形態１１のモジュールを作製できるという利点を有する。貫通孔１１１ｃの直径は、例えば、１００〜１０００μｍ程度である。貫通孔は、先に実施の形態７において説明したスルーホールの形成方法を用いて形成される。透明な物質を注入する貫通孔は、実施の形態６のモジュールに形成されているような、受光部１１０と対向するスルーホール１１１ｂであってよい。 (Embodiment 13)
Next, as a thirteenth embodiment, another example of the method for manufacturing a semiconductor built-in module according to the eleventh embodiment will be described with reference to FIG. This example includes a step of previously providing the circuit board 103 with a through hole 111c communicating with a space formed after the imaging element 105 is built in the core layer 101. After the imaging element 105 is built in, the through hole The method includes a step of injecting a transparent substance (particularly resin) 140 from 111c into the space. This method is simpler because it is not necessary to determine the volume of the transparent material by determining the volume of the space in advance in consideration of the fluidity of the electrically insulating substrate as in the above-described embodiment 12. This has the advantage that the module of Embodiment 11 can be manufactured. The diameter of the through hole 111c is, for example, about 100 to 1000 μm. The through hole is formed using the through hole forming method described in the seventh embodiment. The through hole for injecting the transparent material may be a through hole 111b facing the light receiving unit 110 as formed in the module of the sixth embodiment.

図１２（ｂ）〜（ｅ）に示す工程で行われる他の操作は、それぞれ図４（ａ）〜（ｄ）に示す工程で行われる操作と同じである。したがって、それらの詳細な説明は省略する。   Other operations performed in the steps shown in FIGS. 12B to 12E are the same as the operations performed in the steps shown in FIGS. 4A to 4D, respectively. Therefore, detailed description thereof will be omitted.

（実施の形態１４）
次に、実施の形態１４として、実施の形態１１の半導体内蔵モジュールの製造方法の別の例を説明する。この例において、実施の形態１１のモジュールを得るためには、実施の形態４として説明した製造方法において、工程（１）を実施する前に透明材料から成る薄膜（例えば、透明樹脂フィルムまたはガラス薄板）が貼付される。透明材料から成る薄膜は、その体積が、前述のように半導体素子の機能素子形成面１０５と回路基板の第１表面１０３ａとの間に形成される空間と同じ又はそれよりも小さいことを要する。より具体的には、薄膜は、複数の突起状電極１０６が半導体素子１０５の外周に沿って配置される場合には、突起状電極１０６により囲まれる領域よりも小さい面積を有し、厚さが１０〜３００μｍであることが好ましい。 (Embodiment 14)
Next, as a fourteenth embodiment, another example of the method for manufacturing a semiconductor built-in module according to the eleventh embodiment will be described. In this example, in order to obtain the module of the eleventh embodiment, in the manufacturing method described as the fourth embodiment, a thin film (for example, a transparent resin film or a glass thin plate) made of a transparent material before performing the step (1). ) Is affixed. The thin film made of a transparent material needs to have a volume equal to or smaller than the space formed between the functional element formation surface 105 of the semiconductor element and the first surface 103a of the circuit board as described above. More specifically, the thin film has an area smaller than the region surrounded by the protruding electrodes 106 and has a thickness when the plurality of protruding electrodes 106 are arranged along the outer periphery of the semiconductor element 105. It is preferable that it is 10-300 micrometers.

（実施の形態１５）
本発明の実施の形態１５を、半導体内蔵モジュールの断面図を示す図１３（Ａ）および（Ｂ）を参照して説明する。図１３（Ａ）および（Ｂ）に示すモジュールの基本的な構成は、実施の形態９と同じである。したがって、以下においては実施の形態９と異なる部分のみを説明する。 (Embodiment 15)
A fifteenth embodiment of the present invention will be described with reference to FIGS. 13A and 13B showing a cross-sectional view of a module with a built-in semiconductor. The basic configuration of the modules shown in FIGS. 13A and 13B is the same as that of the ninth embodiment. Therefore, only the differences from the ninth embodiment will be described below.

図１３（Ａ）に示す形態は、透明な物質１４０が、半導体素子である撮像素子１０５とレンズ１３０との間に配置されている点で、実施の形態９と異なる。この形態は、上記実施の形態１１の変形例ともいえるものである。透明な物質の具体例は上記のとおりである。透明な物質１４０は、光学的フィルタとして機能してもよい。この形態においても、透明な物質１４０はレンズ１３０にのみ接して、撮像素子１０５と透明な物質１４０との間に空隙が存在するように配置されてよい。あるいは、透明な物質１４０は、撮像素子１０５と接し、レンズ１３０から離れるように配置してよい。図１３（Ｂ）に示す形態のモジュールは、第２配線層１０２ｂが両面回路基板１０３’の一方の配線層となっている構成である点において、図１３（Ａ）に示す形態のモジュールと異なる。図１３（Ｂ）に示す形態においては、回路基板の他方の配線層が第４の配線層１０２ｅとなっている。この配線層１０２ｅはモジュール表面に位置しているので、例えば、他の基板に実装する、または他の部品等を実装するために用いられる。回路基板１０３’は、回路基板１０３と同様に、電気絶縁層１０８’に２つの配線層を電気的に接続するインナービア１０９’が形成された構成を有する。   The form shown in FIG. 13A is different from Embodiment 9 in that a transparent substance 140 is disposed between the imaging element 105 that is a semiconductor element and the lens 130. This form can be said to be a modification of the eleventh embodiment. Specific examples of the transparent substance are as described above. The transparent material 140 may function as an optical filter. Also in this embodiment, the transparent substance 140 may be disposed so that only the lens 130 is in contact with the imaging element 105 and the transparent substance 140 so that there is a gap. Alternatively, the transparent substance 140 may be disposed so as to be in contact with the image sensor 105 and away from the lens 130. The module of the form shown in FIG. 13B is different from the module of the form shown in FIG. 13A in that the second wiring layer 102b is one wiring layer of the double-sided circuit board 103 ′. . In the form shown in FIG. 13B, the other wiring layer of the circuit board is the fourth wiring layer 102e. Since the wiring layer 102e is located on the module surface, it is used, for example, for mounting on another substrate or mounting other components. Similar to the circuit board 103, the circuit board 103 ′ has a configuration in which an inner via 109 ′ that electrically connects two wiring layers is formed on the electrical insulating layer 108 ′.

この形態のモジュールは、実施の形態１２と同様にして、レンズ１３０が予め装着された回路基板１０３を用いて、これに樹脂等を塗布する方法により製造される。あるいは、この形態のモジュールは、実施の形態１３と同様にして、受光部１１０と対向する位置にて回路基板に設けられたスルーホールから透明な物質１４０を注入し、その後、レンズ１３０を取り付ける方法により、製造することができる。あるいはまた、実施の形態１４と同様にして、レンズ１３０が予め装着された回路基板１０３を用いて、これに薄膜を貼付する方法により製造される。図１３（Ｂ）に示す形態のモジュールは、配線層１０２ｂを有する離型キャリア１１５の代わりに、２つの配線層１０２ｂおよび１０２ｅを有する回路基板を、配線層１０２ｂが電気絶縁性基材１１２ａと接するように積層することにより得られる。回路基板を用いて第２の配線層を形成する手法によれば、離型キャリア１１５を剥離する必要がないため、容易にモジュールを製造することができる。   In the same manner as in the twelfth embodiment, the module of this embodiment is manufactured by a method of applying a resin or the like to the circuit board 103 on which the lens 130 is mounted in advance. Alternatively, the module of this embodiment is a method of injecting a transparent substance 140 from a through hole provided in the circuit board at a position facing the light receiving unit 110 and then attaching the lens 130 in the same manner as in the thirteenth embodiment. Can be manufactured. Alternatively, in the same manner as in the fourteenth embodiment, the circuit board 103 on which the lens 130 is mounted in advance is used and the thin film is attached to the circuit board 103. In the module having the configuration shown in FIG. 13B, a circuit board having two wiring layers 102b and 102e is used instead of the release carrier 115 having the wiring layer 102b, and the wiring layer 102b is in contact with the electrically insulating base material 112a. It is obtained by laminating. According to the method of forming the second wiring layer using the circuit board, it is not necessary to peel off the release carrier 115, so that the module can be easily manufactured.

（実施の形態１６）
本発明の実施の形態１６を、半導体内蔵モジュールの断面図を示す図１４を参照して説明する。図１４に示すモジュールの基本的な構成は、実施の形態９に類似している。したがって、以下においては実施の形態９と異なる部分のみを説明する。 (Embodiment 16)
Embodiment 16 of the present invention will be described with reference to FIG. 14 showing a cross-sectional view of a module with a built-in semiconductor. The basic configuration of the module shown in FIG. 14 is similar to that of the ninth embodiment. Therefore, only the differences from the ninth embodiment will be described below.

この実施の形態は、レンズ１３０と受光部１１０との間に、薄膜状の光学的フィルタ１４２が設けられている点で、実施の形態９と異なる。また、図示した形態は、レンズ１３０が受光部１１０から、より遠い位置に配置されている点で、図８に示すモジュールと異なる。光学的フィルタ１４２は、特定範囲の波長を有する光に対して透明であるから、この形態のモジュールは、実施の形態１５の変形例ともいえる。この形態のモジュールは、既存の光学的フィルタを用いて構成でき、従来の撮像装置（例えば、特開２００１−２４５１８６に記載の装置）と同様の機能を有するものとなる。光学フィルタ１４２は、例えば、赤外領域の感度を抑制するために設けられ、そのようなフィルタを用いることにより、当該モジュールは可視光領域で感度特性が平坦なものとなる。光学フィルタを構成する材料は、例えば、実施の形態１１に関連して説明したような、適当な色素を分散させた透明な樹脂である。この形態のモジュールは、実施の形態１４に類似する方法で製造できる。具体的には、実施の形態７の方法に従って回路基板１０３にスルーホールを形成し、撮像素子を実装する前に当該スルーホールを覆うように薄膜状の光学フィルタを回路基板１０３に貼付すること、および当該スルーホールにレンズを嵌め込むことを含む方法によって製造される。この形態の変形例において、回路基板１０３は、例えば実施の形態８で使用されているような透明な回路基板であってもよい。   This embodiment is different from the ninth embodiment in that a thin-film optical filter 142 is provided between the lens 130 and the light receiving unit 110. Further, the illustrated form is different from the module shown in FIG. 8 in that the lens 130 is disposed at a position farther from the light receiving unit 110. Since the optical filter 142 is transparent to light having a wavelength in a specific range, this form of module can be said to be a modification of the fifteenth embodiment. The module of this mode can be configured using an existing optical filter, and has the same function as a conventional imaging device (for example, a device described in JP-A-2001-245186). The optical filter 142 is provided, for example, to suppress the sensitivity in the infrared region. By using such a filter, the module has a flat sensitivity characteristic in the visible light region. The material constituting the optical filter is, for example, a transparent resin in which an appropriate pigment is dispersed as described in connection with the eleventh embodiment. The module in this form can be manufactured by a method similar to that in the fourteenth embodiment. Specifically, a through hole is formed in the circuit board 103 according to the method of Embodiment 7, and a thin-film optical filter is attached to the circuit board 103 so as to cover the through hole before mounting the imaging element. And a method including fitting a lens into the through hole. In a modification of this embodiment, the circuit board 103 may be a transparent circuit board as used in the eighth embodiment, for example.

（実施の形態１７）
本発明の実施の形態１７を、半導体内蔵モジュールの断面図を示す図１５を参照して説明する。このモジュールは２層構造を有し、第１のモジュール層１５０が実施の形態１１とほぼ同様の構成を有するモジュールであり、第２のモジュール層１５２が実施の形態１とほぼ同様の構成を有するモジュールである。 (Embodiment 17)
A seventeenth embodiment of the present invention will be described with reference to FIG. 15 showing a sectional view of a module with a built-in semiconductor. This module has a two-layer structure, the first module layer 150 is a module having substantially the same configuration as that of the eleventh embodiment, and the second module layer 152 has substantially the same configuration as that of the first embodiment. It is a module.

この形態において、２つの半導体素子１０５および１０５’は、ともに封止樹脂を使用せずにそれぞれ第１配線層１０２ａおよび第２配線層１０２ｂに実装されている。したがって、このモジュールにおいても、半導体素子１０５および１０５’に近接して、インナービア１０４および１０４’または受動部品１２０および１２０’を配置することができる。半導体素子１０５’は、例えば、ディジタルシグナルプロセッサのようなＬＳＩである。この形態において、半導体素子１０５’は、第１のモジュール層の第２配線層１０２ｂに実装される。したがって、配線層１０２ｂは、第２のモジュール層の第１の配線層としても機能する。第２のモジュール層１５２の第２配線層１０２ｄは、モジュールの実装用配線となり得る。   In this embodiment, the two semiconductor elements 105 and 105 'are both mounted on the first wiring layer 102a and the second wiring layer 102b, respectively, without using a sealing resin. Therefore, also in this module, the inner vias 104 and 104 ′ or the passive components 120 and 120 ′ can be arranged in the vicinity of the semiconductor elements 105 and 105 ′. The semiconductor element 105 ′ is an LSI such as a digital signal processor, for example. In this embodiment, the semiconductor element 105 ′ is mounted on the second wiring layer 102 b of the first module layer. Therefore, the wiring layer 102b also functions as the first wiring layer of the second module layer. The second wiring layer 102d of the second module layer 152 can be a module mounting wiring.

図示した形態において、コア層は２つであるが、３以上であってもよい。この形態を採用すれば、設置面積を広げることなく、複数の半導体素子を実装できるので、多機能で且つより小型化されたモジュールを提供することができる。多段構成のモジュールにおいて、すべての半導体素子が封止樹脂を使用せずに取り付けられている必要は必ずしもなく、例えば、１つの層において、半導体素子を図１８に示すように封止樹脂を用いて内蔵してもよい。例えば、図示したモジュールにおいて、撮像素子ではない半導体素子が内蔵される上側のモジュール層１５０が高密度実装を要求しない場合には、半導体素子１０５’の端面部から封止樹脂がはみでるように、封止樹脂を用いて半導体素子１０５’を第２の配線層１０２ｂに実装してよい。   In the illustrated form, the number of core layers is two, but may be three or more. If this form is adopted, a plurality of semiconductor elements can be mounted without increasing the installation area, so that a multifunctional and more compact module can be provided. In a multi-stage module, it is not always necessary that all semiconductor elements are attached without using a sealing resin. For example, in one layer, the semiconductor elements are formed using a sealing resin as shown in FIG. It may be built in. For example, in the illustrated module, when the upper module layer 150 in which a semiconductor element that is not an image sensor is incorporated does not require high-density mounting, the sealing resin is sealed so that the sealing resin protrudes from the end surface portion of the semiconductor element 105 ′. The semiconductor element 105 ′ may be mounted on the second wiring layer 102b using a stop resin.

この形態のモジュールは、例えば、実施の形態１２〜１４のいずれか１つの方法に従って、撮像素子１０５が内蔵されたモジュールを作製した後、実施の形態２または実施の形態４の方法に従って、半導体素子１０５’を第２の配線層１０２ｂの上に実装した後、コア層１０１’に半導体素子１０５’を内蔵し、さらに配線層１０２ｄを形成することにより製造される。この形態のモジュールを製造する際に、加熱加圧により熱硬化性樹脂を硬化させて、コア層１０１および１０１’、ならびにインナービア１０４および１０４’を形成することは、一度に実施してよい。即ち、半導体素子１０５’を実装するときに、コア層１０１およびインナービア１０４は、硬化していない又は半硬化した状態であってよい。   For example, the module of this embodiment is a semiconductor device according to any one of Embodiments 12 to 14, in which a module incorporating the image sensor 105 is manufactured, and then the semiconductor device is manufactured according to the method of Embodiment 2 or Embodiment 4. After 105 ′ is mounted on the second wiring layer 102b, the semiconductor element 105 ′ is built in the core layer 101 ′, and the wiring layer 102d is further formed. When manufacturing the module of this form, the core layers 101 and 101 'and the inner vias 104 and 104' may be formed at a time by curing the thermosetting resin by heat and pressure. That is, when the semiconductor element 105 ′ is mounted, the core layer 101 and the inner via 104 may be in an uncured or semi-cured state.

（実施の形態１８）
本発明の実施の形態１８を、図１６を参照して説明する。図１６は、半導体素子１０５が実装されている回路基板１０３がコア層１０１よりも広い面積を有している、半導体内蔵モジュールの断面図を示す。この回路基板は、その一部に半導体素子が内蔵されたコア層を有し、他の部分が多層構造となっているものである。実施の形態１〜１７は、回路基板がモジュールの一部となす構成であるのに対し、この実施の形態は、回路基板の一部がモジュールを含む構成であるともいえる。 (Embodiment 18)
An eighteenth embodiment of the present invention will be described with reference to FIG. FIG. 16 is a sectional view of a module with a built-in semiconductor in which the circuit board 103 on which the semiconductor element 105 is mounted has a larger area than the core layer 101. This circuit board has a core layer in which a semiconductor element is incorporated in a part thereof, and the other part has a multilayer structure. In the first to seventeenth embodiments, the circuit board is a part of the module, whereas in the present embodiment, a part of the circuit board includes the module.

この形態において、回路基板１０３はレンズ１３０が装着された構成のものである。回路基板１０３の配線層１０２ａの一部は、撮像素子１０５および受動部品１２０が内蔵されたコア層１０１等とともに撮像モジュールを構成し、配線層１０２ａの他の部分は、複数の配線層１６０と電気絶縁層１６２とともに多層回路基板を構成している。多層回路基板において、配線層１６０同士は、電気絶縁層１６２内に形成されたインナービア１６４で接続されている。図示した形態において、撮像素子１０５が内蔵された部分は、実施の形態９と同様の構成を有するから詳細な説明は省略する。この形態は、図８に示す回路基板１０３が広い面積を有していて、その一部のみが撮像素子１０５の実装およびコア層１０１への内蔵のために使用された形態である。この形態のモジュールは、撮像モジュールを備えた回路基板として、携帯カメラおよびパーソナルコンピュータのマザーボードとして使用することができる。   In this embodiment, the circuit board 103 has a configuration in which a lens 130 is mounted. A part of the wiring layer 102a of the circuit board 103 constitutes an imaging module together with the core layer 101 in which the imaging element 105 and the passive component 120 are incorporated, and the other part of the wiring layer 102a is electrically connected to the plurality of wiring layers 160. A multilayer circuit board is formed together with the insulating layer 162. In the multilayer circuit board, the wiring layers 160 are connected by inner vias 164 formed in the electrical insulating layer 162. In the illustrated embodiment, the part in which the image sensor 105 is built has the same configuration as that in Embodiment 9, and thus detailed description thereof is omitted. In this form, the circuit board 103 shown in FIG. 8 has a wide area, and only a part of the circuit board 103 is used for mounting the image pickup element 105 and incorporating it in the core layer 101. The module of this form can be used as a circuit board provided with an imaging module as a mother board of a portable camera and a personal computer.

この形態の回路基板は、先に、広い回路基板１０３を用意して、撮像素子１０５が内蔵された部分を作製した後、それ以外の部分に多層回路基板を形成することにより製造される。あるいは、先に、一部分を除いて、多層回路基板を作製し、それから撮像素子１０５を実装し、コア層１０１および第２配線層１０２ｂを形成する方法によって製造することも可能である。   The circuit board of this form is manufactured by preparing a wide circuit board 103 first, producing a part in which the image sensor 105 is built, and then forming a multilayer circuit board in the other part. Alternatively, it is also possible to manufacture by a method in which a multilayer circuit board is first prepared except for a part, and then the imaging element 105 is mounted, and the core layer 101 and the second wiring layer 102b are formed.

（実施の形態１９）
本発明の実施の形態１９を、サブシステムの断面図を示す図１７を参照して説明する。ここでサブシステムとは、複数の異なるモジュールが集合して、それ全体が１つの機能を発揮する部品をいう。 (Embodiment 19)
The nineteenth embodiment of the present invention will be described with reference to FIG. 17 showing a sectional view of the subsystem. Here, the subsystem refers to a component in which a plurality of different modules are aggregated and the whole performs one function.

このサブシステムは、実施の形態９と同様の構成を有する、撮像素子１０５が内蔵された撮像モジュールを含み、さらに、撮像素子１０５が内蔵されているコア層１０１には受動部品１７０が内蔵されており、最も外側の配線層に受動部品および別の半導体素子１０５”が実装されている。この半導体素子１０５”は、別のモジュールを構成し、例えば、このサブシステムを携帯カメラに使用する場合、当該別のモジュールは、例えば、アンテナモジュールまたはフィルタモジュール等である。本発明により提供されるサブシステムは、少なくとも１つの半導体素子がコア層に内蔵されている点において、半導体内蔵モジュールとも呼べるものであることに留意されたい。即ち、図示した形態のサブシステムは、半導体素子が内蔵されたコア層に受動部品が内蔵され、かつ最外層である配線層の表面に能動部品および受動部品が実装されている、半導体内蔵モジュールである。この形態の変形例において、受動部品は最外層である配線層の表面にのみ実装されていてよく、あるいはコア層内にのみ内蔵されていてよい。   This subsystem includes an imaging module having the same configuration as that of the ninth embodiment, in which the imaging element 105 is incorporated, and further, a passive component 170 is incorporated in the core layer 101 in which the imaging element 105 is incorporated. And the passive component and another semiconductor element 105 "are mounted on the outermost wiring layer. This semiconductor element 105" constitutes another module. For example, when this subsystem is used in a portable camera, The other module is, for example, an antenna module or a filter module. It should be noted that the subsystem provided by the present invention can also be called a semiconductor built-in module in that at least one semiconductor element is built in the core layer. That is, the subsystem of the form shown in the figure is a module with a built-in semiconductor in which passive components are built in a core layer containing semiconductor elements, and active components and passive components are mounted on the surface of the wiring layer which is the outermost layer. is there. In a modification of this embodiment, the passive component may be mounted only on the surface of the wiring layer that is the outermost layer, or may be incorporated only in the core layer.

この形態のモジュールは、回路基板１０３の第１配線層１０２ａに受動部品１２０および１７０を実装すること、および撮像素子１０５と受動部品１２０および１７０とが内蔵されるように、大きい電気絶縁性基材を用いてコア層１０１を形成することを除いては、実施の形態１２と同様にして製造される。受動部品１７０が薄い部品である場合には、受動部品１７０は電気絶縁性基材に押し込んで内蔵させることができる。受動部品１７０の厚さが大きい場合には、電気絶縁性基材に開口部を設けることが好ましい。その場合、図１１（ｆ）に示すように、開口部の数が異なる複数の電気絶縁性基材を用いてよい。   The module of this form has a large electrically insulating base so that the passive components 120 and 170 are mounted on the first wiring layer 102a of the circuit board 103, and the imaging device 105 and the passive components 120 and 170 are built in. It is manufactured in the same manner as in Embodiment 12 except that the core layer 101 is formed using the. In the case where the passive component 170 is a thin component, the passive component 170 can be pushed into the electrically insulating substrate to be incorporated. When the thickness of the passive component 170 is large, it is preferable to provide an opening in the electrically insulating substrate. In that case, as shown in FIG. 11 (f), a plurality of electrically insulating substrates having different numbers of openings may be used.

以下、実施例により本発明をさらに詳細に説明する。   Hereinafter, the present invention will be described in more detail with reference to examples.

（実施例１）
実施例１では、上述の実施の形態１の半導体内蔵モジュールを（ｉ）〜（iii)の手順に従って製造した。
（ｉ）電気絶縁性基材の作製
電気絶縁性基材は、無機質フィラーと熱硬化性樹脂との混合物から、シート状物を形成し、これに貫通孔を形成して導電性ペーストを充填することにより製造した。シート状物を構成する材料は、所定の容量の容器に無機質フィラーおよび熱硬化性樹脂、ならびに必要に応じて粘度調整のための溶剤を投入し、容器自身を回転（自転）させながら公転させる混合撹拌機を用いて混合することにより調製した。この混合方法によれば、比較的粘度が高くても、無機質フィラーの分散状態を良好なものとする（即ち、均一な分散を得る）ことができる。本実施例では、熱硬化性樹脂としてエポキシ樹脂を１０重量％（硬化剤を含む）、および無機質フィラーとしてシリカフィラーを９０重量％含む混合物を、この混合撹拌機で１０分間混合して調製した。 (Example 1)
In Example 1, the semiconductor built-in module according to the first embodiment was manufactured according to the procedures (i) to (iii).
(I) Production of electrically insulating base material The electrically insulating base material forms a sheet-like material from a mixture of an inorganic filler and a thermosetting resin, and a through-hole is formed in the sheet-like material to fill the conductive paste. It was manufactured by. The material composing the sheet is mixed in a container with a predetermined capacity by adding an inorganic filler, a thermosetting resin, and if necessary a solvent for adjusting the viscosity, and revolving while rotating (spinning) the container itself. It was prepared by mixing using a stirrer. According to this mixing method, even if the viscosity is relatively high, the dispersion state of the inorganic filler can be improved (that is, a uniform dispersion can be obtained). In this example, a mixture containing 10% by weight of an epoxy resin (including a curing agent) as a thermosetting resin and 90% by weight of a silica filler as an inorganic filler was prepared by mixing for 10 minutes with this mixing stirrer.

混合撹拌により得たペースト状の混合物を所定量取り出し、離型フィルムの上に滴下した。離型フィルムとして、厚さが７５μｍであり、表面にシリコーンによる離型処理が施されたポリエチレンテレフタレートフィルムを用いた。離型フィルム上に滴下した混合物の上に同じ離型フィルムを更に重ねて三層構造とし、プレス機で一定の厚さとなるようにプレスした。次に、一方の離型フィルムを剥離した後、シート状になった混合物を、片面に離型フィルムが付着したままの状態で加熱した。加熱は、混合物の粘着性が無くなり、かつ混合物中に溶剤が含まれる場合には当該溶剤が除去される条件にて実施した。本実施例では、加熱温度を１２０℃として、１５分間処理した。加熱処理の結果、前記混合物は、粘着性のないシート状物となった。また、加熱は、混合物中の熱硬化性のエポキシ樹脂が半硬化状態（Ｂステージ）となるように実施した。これは、後の半導体素子内蔵工程において、加熱によりエポキシ樹脂の粘度を低下させて流動させる必要があることによる。   A predetermined amount of the paste-like mixture obtained by mixing and stirring was taken out and dropped onto the release film. As the release film, a polyethylene terephthalate film having a thickness of 75 μm and a surface subjected to release treatment with silicone was used. The same release film was further stacked on the mixture dropped onto the release film to form a three-layer structure, and pressed with a press machine so as to have a constant thickness. Next, after peeling off one release film, the sheet-like mixture was heated with the release film still attached to one side. Heating was performed under conditions where the mixture was no longer sticky and the solvent was removed when the mixture contained a solvent. In this example, the heating temperature was 120 ° C. and the treatment was performed for 15 minutes. As a result of the heat treatment, the mixture became a non-sticky sheet. Moreover, heating was implemented so that the thermosetting epoxy resin in a mixture might be in a semi-hardened state (B stage). This is because it is necessary to lower the viscosity of the epoxy resin by heating in the subsequent step of incorporating the semiconductor element to cause it to flow.

このようにして作製したシート状物を所定の大きさにカットし、炭酸ガスレーザを用いてピッチが０．２ｍｍ〜２ｍｍの等間隔の位置に直径０．１５ｍｍの貫通孔を形成した。導電性ペーストを、導電材料として球形状の銅粒子８５質量％と、樹脂成分として、ビスフェノールＡ型エポキシ樹脂（油化シェルエポキシ社製「エピコート８２８」（商品名））３質量％と、グルシジルエステル系エポキシ樹脂（東都化成社製「ＹＤ−１７１」（商品名））９質量％と、硬化剤としてアミンアダクト硬化剤（味の素社製「ＭＹ−２４」（商品名））３質量％とを三本ロールを用いて混練して調製した。得られた導電性ペーストをスクリーン印刷法により貫通孔に充填し、電気絶縁性基材を得た。本実施例では、この方法で得た電気絶縁性基材を、１）半導体素子を実装する回路基板の電気絶縁層、および２）モジュールのコア層の材料として用いた。   The sheet-like material thus produced was cut into a predetermined size, and through-holes with a diameter of 0.15 mm were formed at equal intervals with a pitch of 0.2 mm to 2 mm using a carbon dioxide gas laser. Conductive paste, 85% by mass of spherical copper particles as a conductive material, 3% by mass of bisphenol A type epoxy resin (“Epicoat 828” (trade name) manufactured by Yuka Shell Epoxy) as a resin component, and glycidyl 9% by mass of an ester-based epoxy resin (“YD-171” (trade name) manufactured by Tohto Kasei Co., Ltd.) and 3% by mass of an amine adduct curing agent (“MY-24” (trade name) manufactured by Ajinomoto Co., Inc.) as a curing agent It was prepared by kneading using three rolls. The obtained conductive paste was filled into the through holes by a screen printing method to obtain an electrically insulating substrate. In this example, the electrically insulating substrate obtained by this method was used as a material for 1) an electrically insulating layer of a circuit board on which a semiconductor element is mounted, and 2) a core layer of a module.

（ii）回路基板の作製
上記（ｉ）の方法に従って作製した、厚さ０．１ｍｍの電気絶縁性基材を用いて、配線層を両面に有する回路基板を作製した。配線層は、配線層を有する離型キャリアを電気絶縁性基材の表面に積層して、配線層を転写することにより形成した。配線層を有する離型キャリアは、厚さ７０μｍの銅箔を離型キャリアとし、これの一方の表面に厚さ９μｍの銅を電解メッキにより析出させた後、析出させた銅をフォトリソグラフィ法を用いて化学エッチングすることにより、所定の配線パターンを有する配線層を形成して作製した。この配線層を有する離型キャリアを、配線層が電気絶縁性基材と接するように、電気絶縁性基材の両方の表面に位置合わせして重ねた。続いて、これを熱プレスを用いてプレス温度１８０℃、圧力１ＭＰａで１時間加熱加した。その結果、電気絶縁性基材および導電性ペーストに含まれるエポキシ樹脂が硬化して、電気絶縁性基材と配線層との間が接着されるとともに、電気絶縁層の両方の表面に位置する配線層同士が、導電性ペーストが硬化して成るインナービアを介して電気的に接続された。次に、表面の離型キャリアを剥離した。離型キャリアの配線層を形成した面は、光沢面を有する平滑な面であり、また、配線層が、電解メッキによって電気絶縁性基材と接する面が凹凸を有するように形成され、当該凹凸がアンカー効果によって電気絶縁性基材に密着しているために、剥離工程においては離型キャリアだけを剥離させることができる。得られた回路基板において半導体素子を実装する側の配線層が、最終的に得られるモジュールにおいて第１配線層となる。 (Ii) Production of Circuit Board A circuit board having wiring layers on both sides was produced using an electrically insulating substrate having a thickness of 0.1 mm produced according to the method (i). The wiring layer was formed by laminating a release carrier having a wiring layer on the surface of the electrically insulating substrate and transferring the wiring layer. A release carrier having a wiring layer is a copper carrier having a thickness of 70 μm as a release carrier, and after depositing 9 μm of copper on one surface thereof by electrolytic plating, the deposited copper is subjected to a photolithography method. A wiring layer having a predetermined wiring pattern was formed by chemical etching using the film. The release carrier having this wiring layer was aligned and overlapped on both surfaces of the electrically insulating substrate so that the wiring layer was in contact with the electrically insulating substrate. Subsequently, this was heated for 1 hour at a press temperature of 180 ° C. and a pressure of 1 MPa using a hot press. As a result, the epoxy resin contained in the electrically insulating base material and the conductive paste is cured, and the electrical insulating base material and the wiring layer are adhered to each other, and the wiring located on both surfaces of the electrical insulating layer. The layers were electrically connected through an inner via formed by curing the conductive paste. Next, the release carrier on the surface was peeled off. The surface on which the wiring layer of the release carrier is formed is a smooth surface having a glossy surface, and the wiring layer is formed by electrolytic plating so that the surface in contact with the electrically insulating substrate has unevenness. Is closely attached to the electrically insulating substrate by the anchor effect, and therefore, only the release carrier can be peeled in the peeling step. In the obtained circuit board, the wiring layer on the side on which the semiconductor element is mounted becomes the first wiring layer in the finally obtained module.

（iii）半導体素子の内蔵
実施の形態２として説明した方法に従って、半導体素子を内蔵した。まず、上記（ii）で述べた方法に従って作製した回路基板に、１０ｍｍ角、厚さ０．３ｍｍの半導体素子を超音波接合法によりフリップチップ実装した。フリップチップ実装は、高さ７０μｍの金から成る突起状電極を４６４個外周縁に沿って配置して実施した。また、上記（ｉ）の方法に従って、厚さ０．１ｍｍの電気絶縁性基材ａと、厚さ０．３ｍｍの電気絶縁性基材ｂとを作製し、電気絶縁性基材ｂには、実装した半導体素子の機能素子形成面と略同じ面積および形状を有し、厚さ方向を貫通する開口部をレーザ加工により形成した。次に、半導体素子を実装した回路基板の上に、電気絶縁性基材ｂ、電気絶縁性基材ａ、および上記（ii）で説明した方法に従って配線層を形成した別の離型キャリアがこの順に積層されるように位置合わせした後、これらを重ね合わせて積層体を得た。離型キャリアは配線層が電気絶縁性基材と接するように積層し、最終的に得られるモジュールにおいて第２配線層となるようにした。続いて、積層体を熱プレスを用いてプレス温度１８０℃、圧力１ＭＰａで１時間加熱加した。これにより、電気絶縁性基材ａおよびｂ中のエポキシ樹脂は、その粘度が一旦低下した後で硬化し、その結果、電気絶縁性基材はコア層となった。また、この加熱加圧により、導電性ペースト中のエポキシ樹脂も硬化し、その結果、コア層を介して対向する第１配線層と第２配線層とを電気的に接続するインナービアが形成された。続いて、コア層の一方の面に位置する離型キャリアを剥離した。また、突起状電極が変形し、最終的に得られるモジュールにおいて、その高さが２５μｍとなることを確認した。 (Iii) Built-in semiconductor element A semiconductor element was built according to the method described in the second embodiment. First, a 10 mm square semiconductor element having a thickness of 0.3 mm was flip-chip mounted on a circuit board manufactured according to the method described in (ii) above by an ultrasonic bonding method. The flip chip mounting was performed by arranging 464 protruding electrodes made of gold having a height of 70 μm along the outer peripheral edge. Further, according to the method (i), an electrically insulating substrate a having a thickness of 0.1 mm and an electrically insulating substrate b having a thickness of 0.3 mm are produced. An opening having substantially the same area and shape as the functional element formation surface of the mounted semiconductor element and penetrating in the thickness direction was formed by laser processing. Next, another release carrier in which a wiring layer is formed according to the method described in the above (ii) on the electrically insulating base material b, the electrically insulating base material a, and the circuit board on which the semiconductor element is mounted. After aligning so that it may laminate | stack in order, these were piled up and the laminated body was obtained. The release carrier was laminated so that the wiring layer was in contact with the electrically insulating base material, and became the second wiring layer in the finally obtained module. Subsequently, the laminate was heated for 1 hour using a hot press at a press temperature of 180 ° C. and a pressure of 1 MPa. As a result, the epoxy resins in the electrically insulating substrates a and b were cured after their viscosity once decreased, and as a result, the electrically insulating substrate became a core layer. Moreover, the epoxy resin in the conductive paste is also cured by this heating and pressurization, and as a result, an inner via that electrically connects the first wiring layer and the second wiring layer facing each other through the core layer is formed. It was. Subsequently, the release carrier located on one surface of the core layer was peeled off. Further, it was confirmed that the protruding electrode was deformed, and the height of the finally obtained module was 25 μm.

このようにして実施の形態１の半導体内蔵モジュールを作製した。本実施例では、半導体素子と半導体素子に最も近接させるインナービアとの間の距離ｄが異なる下記の２種類のサンプル（各サンプルのＮ数は５）を作製して、各モジュールの信頼性を評価した。
サンプル１−ａ：ｄ＝０．５ｍｍ；
サンプル１−ｂ：ｄ＝０．８ｍｍ。
いずれのサンプルも、半導体素子は前述のように１０ｍｍ×１０ｍｍ、厚さ０．３ｍｍであり、インナービアの直径は１５０μｍであった。 Thus, the semiconductor built-in module of Embodiment 1 was produced. In this example, the following two types of samples (N number of each sample is 5) having different distances d between the semiconductor element and the inner via that is closest to the semiconductor element are manufactured, and the reliability of each module is improved. evaluated.
Sample 1-a: d = 0.5 mm;
Sample 1-b: d = 0.8 mm.
In any sample, the semiconductor element was 10 mm × 10 mm and the thickness was 0.3 mm as described above, and the diameter of the inner via was 150 μm.

各モジュールの信頼性は、吸湿リフロー試験および温度サイクル試験を実施して評価した。具体的には、吸湿リフロー試験は、３０℃、６０％ＲＨ条件下で１９２時間保持した半導体内蔵モジュールを、最高温度が２４０℃であるベルト式リフロー試験機を用いて２０秒間のサイクルを３回繰り返すことにより実施した。温度サイクル試験は、１２５℃の温度で３０分間保持した後、−４０℃の温度で３０分間保持する工程を、１０００サイクル繰り返すことにより実施した。各モジュールはインナービア接続信頼性および半導体素子接続信頼性により評価した。インナービア接続信頼性は、試験後のインナービア接続抵抗値が、試験前の値から１０％未満変化したものを「良」とし、断線が生じたり接続抵抗が試験前の値から１０％以上変化したものを「不良」として評価した。同様に、半導体素子接続信頼性は、内蔵した半導体素子と配線層との接続部において、試験後の接続抵抗値が試験前の値から１０％未満変化したものを「良」とし、断線が生じたものまたは試験後の接続抵抗が試験前の値から１０％以上変化したものを「不良」として評価した。   The reliability of each module was evaluated by performing a moisture absorption reflow test and a temperature cycle test. Specifically, in the moisture absorption reflow test, a semiconductor built-in module held for 192 hours at 30 ° C. and 60% RH is subjected to a 20-second cycle three times using a belt-type reflow test machine having a maximum temperature of 240 ° C. This was done by repeating. The temperature cycle test was performed by repeating 1000 cycles of a process of holding at a temperature of 125 ° C. for 30 minutes and then holding at a temperature of −40 ° C. for 30 minutes. Each module was evaluated based on inner via connection reliability and semiconductor element connection reliability. Inner via connection reliability is defined as “good” when the inner via connection resistance value after the test has changed by less than 10% from the value before the test, resulting in disconnection or a change in connection resistance of 10% or more from the value before the test. The result was evaluated as “bad”. Similarly, semiconductor device connection reliability is defined as “good” when the connection resistance value after the test changes by less than 10% from the value before the test at the connection portion between the built-in semiconductor device and the wiring layer, resulting in disconnection. The test piece or the connection resistance after the test changed by 10% or more from the value before the test was evaluated as “bad”.

サンプル１−ａおよび１−ｂとも、吸湿リフロー試験後のインナービア接続信頼性および半導体接続信頼性はすべて「良」であった。また、両方のサンプルとも、温度サイクル試験後のインナービア接続信頼性および半導体素子接続信頼性はすべて「良」であった。さらに、各試験を実施した後、半導体素子においてクラックの発生は観察されず、超音波探傷装置でも特に異常は認められなかった。   In both samples 1-a and 1-b, the inner via connection reliability and the semiconductor connection reliability after the moisture absorption reflow test were all “good”. In both samples, the inner via connection reliability and the semiconductor element connection reliability after the temperature cycle test were all “good”. Furthermore, after each test was conducted, no cracks were observed in the semiconductor element, and no abnormality was observed even in the ultrasonic flaw detector.

このように本発明の半導体内蔵モジュールは、封止樹脂が存在しない（即ち、封止樹脂の外縁が半導体素子の外縁からはみ出ない）構成であるために、インナービアが予め形成された電気絶縁性基材を積層して半導体素子を内蔵させる場合でも、インナービアを半導体素子に近づけて配置させることができる。より具体的には、本発明のモジュールによれば、半導体素子の外縁とインナービア中心との間の距離を０．５〜０．８ｍｍと短くして、インナービアを半導体素子に近づけて配置しても、高い信頼性を確保できる。また、本発明のモジュールは、半導体素子と配線層との接続部を封止樹脂で封止する工程を省いて製造することができるので、製造工程の簡略化とコスト低減を図ることができる。   As described above, since the semiconductor built-in module of the present invention has a configuration in which no sealing resin exists (that is, the outer edge of the sealing resin does not protrude from the outer edge of the semiconductor element), the electrical insulating property in which the inner via is formed in advance is provided. Even when the base material is laminated to incorporate the semiconductor element, the inner via can be disposed close to the semiconductor element. More specifically, according to the module of the present invention, the distance between the outer edge of the semiconductor element and the center of the inner via is shortened to 0.5 to 0.8 mm, and the inner via is disposed close to the semiconductor element. However, high reliability can be secured. Further, since the module of the present invention can be manufactured without the process of sealing the connection portion between the semiconductor element and the wiring layer with a sealing resin, the manufacturing process can be simplified and the cost can be reduced.

（実施例２）
実施例２では、上述の実施の形態３の半導体内蔵モジュールを作製した。実施例２においては、実施例１と同様にして、半導体素子を実装した回路基板、２つの電気絶縁性基材、および配線層を有する離型フィルムを重ね合わせた積層体を得、電気絶縁性基材に含まれる熱硬化性樹脂が最低溶融粘度を示す温度をＴＬとしたときにＴＬ±２０℃の範囲内にある１２０℃の温度で、１ＭＰａの圧力を加えて、５分間加熱加圧した後、加熱温度を上昇させて１８０℃で、圧力１ＭＰａのままで１時間保持して、半導体内蔵モジュールを得た。先に１２０℃で加熱している間、電気絶縁性基材中の熱硬化性樹脂は、その粘度が低下して流動しやすくなる。そのため、この低い温度の加熱の間に、電気絶縁性基材を構成する材料は、突起状電極の周囲に回り込んで、これを封止する。また、後の１８０℃の加熱により、電気絶縁性基材中のエポキシ樹脂が硬化して、電気絶縁性基材はコア層となった。また、この加熱加圧により導電性ペースト中のエポキシ樹脂も硬化し、コア層を介して対向する第１配線層と第２配線層とを電気的に接続するインナービアが形成された。続いて、コア層の一方の面に位置する離型キャリアを剥離した。 (Example 2)
In Example 2, the module with a built-in semiconductor according to Embodiment 3 described above was manufactured. In Example 2, in the same manner as in Example 1, a laminated body in which a release substrate having a circuit board on which a semiconductor element was mounted, two electrical insulating base materials, and a wiring layer was obtained was obtained. A pressure of 1 MPa was applied at a temperature of 120 ° C. within the range of TL ± 20 ° C. when the temperature at which the thermosetting resin contained in the base material exhibits the minimum melt viscosity was TL, and heated and pressurized for 5 minutes. Thereafter, the heating temperature was raised and the temperature was maintained at 180 ° C. for 1 hour while maintaining the pressure at 1 MPa to obtain a module with a built-in semiconductor. During the heating at 120 ° C., the thermosetting resin in the electrically insulating base material tends to flow due to a decrease in viscosity. Therefore, during this low temperature heating, the material constituting the electrically insulating base material wraps around the protruding electrode and seals it. Moreover, the epoxy resin in an electrically insulating base material hardened | cured by subsequent heating of 180 degreeC, and the electrically insulating base material became a core layer. In addition, the epoxy resin in the conductive paste was also cured by this heating and pressing, and an inner via that electrically connected the first wiring layer and the second wiring layer facing each other through the core layer was formed. Subsequently, the release carrier located on one surface of the core layer was peeled off.

このようにして実施の形態３の半導体内蔵モジュールを作製した。本実施例においても、半導体素子と半導体素子に最も近接させるインナービアとの間の距離ｄが異なる下記の２種類のサンプル（各サンプルのＮ数は５）を作製して、各モジュールの信頼性を評価した。
サンプル２−ａ：ｄ＝０．５ｍｍ；
サンプル２−ｂ：ｄ＝０．８ｍｍ。 Thus, the semiconductor built-in module of Embodiment 3 was produced. Also in the present embodiment, the following two types of samples (N number of each sample is 5) having different distances d between the semiconductor element and the inner via that is closest to the semiconductor element are manufactured, and the reliability of each module Evaluated.
Sample 2-a: d = 0.5 mm;
Sample 2-b: d = 0.8 mm.

各モジュールの信頼性は、吸湿リフロー試験および温度サイクル試験を実施して評価した。具体的には、吸湿リフロー試験は、３０℃、６０％ＲＨ条件下で１９２時間保持した半導体内蔵モジュールを、最高温度が２６０℃であるベルト式リフロー試験機を用いて２０秒間のサイクルを３回繰り返すことにより実施した。温度サイクル試験は、１２５℃の温度で３０分間保持した後、−４０℃の温度で３０分間保持する工程を、１５００サイクル繰り返すことにより実施した。各モジュールは、インナービア接続信頼性および半導体素子接続信頼性により評価した。それぞれの信頼性の評価基準は実施例１で説明した基準と同じである。   The reliability of each module was evaluated by performing a moisture absorption reflow test and a temperature cycle test. Specifically, in the moisture absorption reflow test, a module with a built-in semiconductor held for 192 hours at 30 ° C. and 60% RH is subjected to a 20-second cycle three times using a belt-type reflow test machine having a maximum temperature of 260 ° C. This was done by repeating. The temperature cycle test was performed by repeating the process of holding for 30 minutes at a temperature of 125 ° C. and then holding for 30 minutes at a temperature of −40 ° C. for 1500 cycles. Each module was evaluated by inner via connection reliability and semiconductor element connection reliability. The evaluation criteria for each reliability are the same as those described in the first embodiment.

サンプル２−ａおよび２−ｂとも、吸湿リフロー試験後のインナービア接続信頼性および半導体接続信頼性はすべて「良」であった。また、両方のサンプルとも、温度サイクル試験後のインナービア接続信頼性および半導体素子接続信頼性はすべて「良」であった。さらに、各試験を実施した後、半導体素子においてクラックの発生は観察されず、超音波探傷装置でも特に異常は認められなかった。   In both samples 2-a and 2-b, the inner via connection reliability and the semiconductor connection reliability after the moisture absorption reflow test were all “good”. In both samples, the inner via connection reliability and the semiconductor element connection reliability after the temperature cycle test were all “good”. Furthermore, after each test was conducted, no cracks were observed in the semiconductor element, and no abnormality was observed even in the ultrasonic flaw detector.

このように、実施の形態３の構成のモジュールにおいても実施の形態１のものと同様に、インナービアを半導体素子に半導体素子の外縁とインナービア中心との間の距離を０．５〜０．８ｍｍと短くして、インナービアを半導体素子に近づけて配置しても、高い信頼性を確保できる。さらに、実施例２では、実施例１よりも苛酷な条件で吸湿リフロー試験および温度サイクル試験を実施したにもかかわらず、実施例１と同様の結果が得られた。このことは、半導体素子と配線層とを接続する突起状電極をコア層の材料で被覆することによって、より高い接続信頼性が得られることを示している。   As described above, also in the module having the configuration of the third embodiment, the inner via is used as a semiconductor element, and the distance between the outer edge of the semiconductor element and the center of the inner via is set to 0.5-0. Even if the inner via is arranged close to the semiconductor element by shortening it to 8 mm, high reliability can be secured. Furthermore, in Example 2, although the moisture absorption reflow test and the temperature cycle test were performed under conditions more severe than those in Example 1, the same results as in Example 1 were obtained. This indicates that higher connection reliability can be obtained by covering the protruding electrode connecting the semiconductor element and the wiring layer with the material of the core layer.

本発明の半導体内蔵モジュールにおいては、電気絶縁層に内蔵する半導体素子が封止樹脂を用いることなく回路基板に実装されているため、電気絶縁層中にインナービアを半導体素子に近接して配置することができる。また、封止樹脂を使用しなくとも、実用上問題のない電気接続を得ることができる。したがって、本発明によれば、より小型な半導体内蔵モジュールが提供される。また、本発明によれば、撮像素子を、その受光部が位置する面を実装面として電気絶縁性のコア層内に配置した、撮像モジュールを提供することができる。   In the semiconductor built-in module of the present invention, since the semiconductor element incorporated in the electrical insulating layer is mounted on the circuit board without using a sealing resin, the inner via is disposed close to the semiconductor element in the electrical insulating layer. be able to. Moreover, even if it does not use sealing resin, the electrical connection which does not have a problem practically can be obtained. Therefore, according to the present invention, a smaller semiconductor built-in module is provided. In addition, according to the present invention, it is possible to provide an imaging module in which an imaging element is arranged in an electrically insulating core layer with a surface on which the light receiving portion is located as a mounting surface.

本発明の実施の形態１の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the module with a built-in semiconductor of Embodiment 1 of this invention. （ａ）〜（ｄ）は、本発明の実施の形態２に従って、実施の形態１の半導体内蔵モジュールを製造する方法を模式的に示す。(A)-(d) shows typically the method to manufacture the semiconductor built-in module of Embodiment 1 according to Embodiment 2 of this invention. 本発明の実施の形態３の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 3 of this invention. （ａ）〜（ｄ）は、本発明の実施の形態４に従って、実施の形態３の半導体内蔵モジュールを製造する方法の一例を模式的に示す。(A)-(d) shows typically an example of the method of manufacturing the module with a built-in semiconductor of Embodiment 3 according to Embodiment 4 of this invention. 本発明の実施の形態５の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the module with a built-in semiconductor of Embodiment 5 of this invention. 本発明の実施の形態６の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 6 of this invention. 本発明の実施の形態８の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 8 of this invention. 本発明の実施の形態９の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 9 of this invention. 本発明の実施の形態１０の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 10 of this invention. 本発明の実施の形態１１の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 11 of this invention. （ａ）〜（ｆ）は、本発明の実施の形態１２に従って、実施の形態１１の半導体内蔵モジュールを製造する方法を模式的に示す。(A)-(f) shows the method of manufacturing the module with a built-in semiconductor of Embodiment 11 according to Embodiment 12 of this invention typically. （ａ）〜（ｅ）は、本発明の実施の形態１３に従って、実施の形態１１の半導体内蔵モジュールを製造する方法を模式的に示す。(A)-(e) shows typically the method to manufacture the semiconductor built-in module of Embodiment 11 according to Embodiment 13 of this invention. （Ａ）および（Ｂ）は、本発明の実施の形態１５の半導体内蔵モジュールを模式的に示す断面図である。(A) And (B) is sectional drawing which shows typically the module with a built-in semiconductor of Embodiment 15 of this invention. 本発明の実施の形態１６の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 16 of this invention. 本発明の実施の形態１７の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 17 of this invention. 本発明の実施の形態１８の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 18 of this invention. 本発明の実施の形態１９の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows typically the semiconductor built-in module of Embodiment 19 of this invention. 従来の半導体内蔵モジュールを模式的に示す断面図である。It is sectional drawing which shows the conventional semiconductor built-in module typically.

符号の説明Explanation of symbols

１０１，１０１’２０１...コア層、
１０２ａ...第１配線層、
１０２ｂ...第２配線層、
１０２ｃ...第３配線層、
１０２ｄ...第２配線層、
１０２ｅ...第４配線層、
１０３，１０３’...回路基板、１０３ａ...回路基板の第１表面、
１０４，１０４’...インナービア、
１０５，１０５’，１０５”...半導体素子、１０５ａ...機能素子形成面、
１０６...突起状電極、
１０７...空間、
１０８，１０８’...電気絶縁層、
１０９，１０９’...インナービア、
１１０...受光部、
１１１...スルーホール、
１１２ａ，１１２ｂ...電気絶縁性基材、
１１３...導電性ペースト、
１１４...開口部、
１１５...離型キャリア、
１１７ａ，１１７ｂ...貫通孔、
１２０，１２０’...受動部品、
１２８...透明な電気絶縁層、
１３０...レンズ、
１４０...透明な物質、
１４２...光学的フィルタ、
１５０...第１のモジュール層、１５２...第２のモジュール層、
１６０...配線層、１６２...電気絶縁層、１６４...インナービア、
１７０...受動部品、
２０１...コア層、
２０２...配線層、
２０３...回路基板、
２０４...インナービア、
２０５...半導体素子、
２０６...突起状電極、
２０８...電気絶縁層、
２０９...インナービア、
２１６...封止樹脂。
101, 101'201 ... core layer,
102a ... first wiring layer,
102b ... second wiring layer,
102c ... third wiring layer,
102d ... second wiring layer,
102e ... fourth wiring layer,
103, 103 '... circuit board, 103a ... first surface of the circuit board,
104,104 '... Inner via,
105, 105 ', 105 "... semiconductor element, 105a ... functional element forming surface,
106 ... protruding electrode,
107 ... space,
108, 108 '... electrical insulation layer,
109,109 '... Inner via,
110 ... light receiving part,
111 ... through hole,
112a, 112b ... electrically insulating substrate,
113 ... conductive paste,
114 ... opening,
115 ... release carrier,
117a, 117b ... through holes,
120, 120 '... passive components,
128 ... Transparent electrical insulation layer,
130 ... Lens,
140 ... transparent material,
142 ... optical filter,
150 ... first module layer, 152 ... second module layer,
160 ... wiring layer, 162 ... electrical insulating layer, 164 ... inner via,
170 ... passive components,
201 ... core layer,
202 ... wiring layer,
203 ... circuit board,
204 ... Inner via
205 ... Semiconductor element,
206 ... protruding electrode,
208 ... electrical insulation layer,
209 ... Inner via,
216 ... Sealing resin.

Claims (32)

無機質フィラーおよび熱硬化性樹脂を含む電気絶縁性のコア層と、当該コア層の両面に形成された第１配線層および第２配線層と、当該コア層内に形成され、当該配線層同士を電気的に接続するインナービアと、当該コア層内に内蔵された半導体素子とを有する半導体内蔵モジュールであって、
少なくとも第１配線層が１もしくは複数の電気絶縁層および／または１もしくは複数の配線層とともに回路基板を形成しており、
当該半導体素子がフリップチップ実装により、当該第１配線層に接続されており、
当該半導体素子の機能素子形成面と当該回路基板の第１配線層が位置する表面との間に空間が形成されている半導体内蔵モジュール。 An electrically insulating core layer containing an inorganic filler and a thermosetting resin, a first wiring layer and a second wiring layer formed on both surfaces of the core layer, and formed in the core layer. A semiconductor built-in module having an electrically connected inner via and a semiconductor element built in the core layer,
At least the first wiring layer forms a circuit board together with one or more electrical insulation layers and / or one or more wiring layers;
The semiconductor element is connected to the first wiring layer by flip chip mounting,
A semiconductor built-in module in which a space is formed between a functional element forming surface of the semiconductor element and a surface of the circuit board on which the first wiring layer is located. 前記空間の外縁が半導体素子の外縁の内側に位置し、前記空間の側周面が前記コア層と接している請求項１に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 1, wherein an outer edge of the space is located inside an outer edge of the semiconductor element, and a side peripheral surface of the space is in contact with the core layer. 前記半導体素子と前記第１配線層とを接続する突起状電極のうち、少なくとも１つの突起状電極が前記コア層の材料で封止されている請求項２に記載の半導体内蔵モジュール。   3. The module with a built-in semiconductor according to claim 2, wherein at least one protruding electrode among the protruding electrodes connecting the semiconductor element and the first wiring layer is sealed with a material of the core layer. 前記半導体素子の機能素子形成面と対向し、かつ前記空間と連絡する位置にて、回路基板に厚さ方向を貫通するスルーホールが形成されている、請求項１〜３のいずれか１項に記載の半導体内蔵モジュール。   The through-hole which penetrates thickness direction is formed in the circuit board in the position which opposes the functional element formation surface of the said semiconductor element, and communicates with the said space. The semiconductor built-in module described. 前記半導体素子が撮像素子であり、撮像素子の受光部が前記空間に面するように配置され、当該受光部と対向する位置にて、回路基板に厚さ方向を貫通するスルーホールが形成されている、請求項１〜３のいずれか１項に記載の半導体内蔵モジュール。   The semiconductor element is an image sensor, and a light receiving portion of the image sensor is disposed so as to face the space, and a through hole penetrating in the thickness direction is formed in the circuit board at a position facing the light receiving portion. The semiconductor built-in module according to any one of claims 1 to 3. 前記半導体素子が撮像素子であり、撮像素子の受光部が前記空間に面するように配置され、前記回路基板が、少なくとも当該受光部と対向する位置にて透明である、請求項１〜３のいずれか１項に記載の半導体内蔵モジュール。   The semiconductor element according to claim 1, wherein the semiconductor element is an imaging element, the light receiving portion of the imaging element is disposed so as to face the space, and the circuit board is transparent at least at a position facing the light receiving portion. The semiconductor built-in module according to any one of the above. 前記回路基板において、前記撮像素子の受光部と対向する位置にレンズが設けられている、請求項６に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 6, wherein a lens is provided at a position facing the light receiving portion of the imaging element on the circuit board. 前記回路基板の電気絶縁層が透明な材料から成り、当該回路基板の前記撮像素子の受光部と対向する位置がレンズに形成されている、請求項６に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 6, wherein the electrical insulating layer of the circuit board is made of a transparent material, and the lens is formed at a position facing the light receiving portion of the imaging element of the circuit board. 前記空間の一部または全部を、透明な物質が占めている、請求項５〜８のいずれか１項に記載の半導体内蔵モジュール。   The semiconductor built-in module according to claim 5, wherein a transparent material occupies a part or all of the space. 前記空間内に、光学的フィルタが配置されている、請求項５〜８のいずれか１項に記載の半導体内蔵モジュール。   The semiconductor built-in module according to claim 5, wherein an optical filter is disposed in the space. 前記コア層内に少なくとも１つの受動部品が内蔵されている請求項１〜１０のいずれか１項に記載の半導体内蔵モジュール。   The semiconductor built-in module according to claim 1, wherein at least one passive component is built in the core layer. 前記コア層に含まれる前記熱硬化性樹脂が、エポキシ樹脂、フェノール樹脂またはシアネート樹脂を主成分とするものである請求項１〜１１のいずれか１項に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 1, wherein the thermosetting resin contained in the core layer is mainly composed of an epoxy resin, a phenol resin, or a cyanate resin. 前記コア層に含まれる前記無機質フィラーが、Ａｌ２Ｏ３、ＭｇＯ、ＢＮ、ＡｌＮ、およびＳｉＯ２から選ばれる少なくとも１種の材料から成るものである請求項１〜１２のいずれか１項に記載の半導体内蔵モジュール。 The inorganic filler contained in the core layer, Al 2 O 3, MgO, BN, AlN, and according to any one of claims 1 to 12 is made of at least one material selected from SiO 2 Module with built-in semiconductor. 前記回路基板が樹脂基板である、請求項１〜１３のいずれか１項に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 1, wherein the circuit board is a resin substrate. 前記回路基板が、無機フィラーと熱硬化性樹脂を含む混合物から成る電気絶縁層と、当該電気絶縁層に形成されたインナービアとを含む請求項１４に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 14, wherein the circuit board includes an electric insulation layer made of a mixture containing an inorganic filler and a thermosetting resin, and an inner via formed in the electric insulation layer. 前記回路基板がセラミック基板である請求項１〜１３のいずれか１項に記載の半導体内蔵モジュール。   The semiconductor built-in module according to claim 1, wherein the circuit board is a ceramic substrate. 前記コア層の第２配線層の表面に、別の回路基板または回路部品内蔵モジュールが電気的に接続されて一体化している多層構造を有する、請求項１〜１６のいずれか１項に記載の半導体内蔵モジュール。   17. The multi-layer structure according to claim 1, wherein the second wiring layer of the core layer has a multilayer structure in which another circuit board or a circuit component built-in module is electrically connected and integrated. Semiconductor built-in module. 最外層である配線層の表面に能動部品および／または受動部品が実装されている、請求項１〜１７のいずれか１項に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 1, wherein active components and / or passive components are mounted on a surface of a wiring layer that is an outermost layer. 他の基板へ実装するための配線パターンがエリアアレイ状である、請求項１〜１８のいずれか１項に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to any one of claims 1 to 18, wherein a wiring pattern for mounting on another substrate has an area array shape. 前記回路基板が前記コア層よりも大きい面積を有する、請求項１〜１９のいずれか１項に記載の半導体内蔵モジュール。   The module with a built-in semiconductor according to claim 1, wherein the circuit board has a larger area than the core layer. 前記回路基板において、第１配線層が、コア層と接しない領域で、他の１または複数の電気絶縁層と他の１または複数の配線層とともに多層回路基板を構成している、請求項２０に記載の半導体内蔵モジュール。   21. In the circuit board, the first wiring layer constitutes a multilayer circuit board together with the other one or more electrical insulating layers and the other one or more wiring layers in a region not in contact with the core layer. The module with a built-in semiconductor described in 1. 半導体内蔵モジュールを製造する方法であって、
（１）回路基板の配線層の上に、半導体素子をフリップチップ実装する工程、
（２）無機質フィラーおよび未硬化状態の熱硬化性樹脂を含む電気絶縁性基材に貫通孔を形成し、当該貫通孔に導電性樹脂組成物を充填する工程、
（３）当該半導体素子をフリップチップ実装した回路基板に、前記電気絶縁性基材を、当該半導体素子の上に積層するとともに、当該電気絶縁性基材の回路基板と接する面とは反対側の面に配線層を有する離型キャリアを積層する工程、
（４）加熱加圧により、前記電気絶縁性基材に含まれる熱硬化性樹脂を流動させた後、当該熱硬化性樹脂および貫通孔内の導電性樹脂組成物を硬化させる工程
を含む製造方法。 A method of manufacturing a module with a built-in semiconductor,
(1) a step of flip-chip mounting a semiconductor element on a wiring layer of a circuit board;
(2) forming a through hole in an electrically insulating substrate containing an inorganic filler and an uncured thermosetting resin, and filling the through hole with a conductive resin composition;
(3) Laminating the electrically insulating base material on the semiconductor element on a circuit board on which the semiconductor element is flip-chip mounted, and on the opposite side of the surface of the electrically insulating base material that contacts the circuit board Laminating a release carrier having a wiring layer on its surface;
(4) A manufacturing method including a step of causing the thermosetting resin contained in the electrically insulating base material to flow by heat and pressure and then curing the thermosetting resin and the conductive resin composition in the through hole. . 前記工程（４）が、電気絶縁性基材に含まれる熱硬化性樹脂が最低溶融粘度を示す温度をＴＬとした場合にＴＬ±２０℃の範囲内にある温度で保持し、その後昇温することを含む、請求項２２に記載の製造方法。   In the step (4), when the temperature at which the thermosetting resin contained in the electrically insulating substrate exhibits the minimum melt viscosity is TL, the temperature is maintained at a temperature within the range of TL ± 20 ° C., and then the temperature is increased. The manufacturing method of Claim 22 including this. 前記工程（１）において、半導体素子として撮像素子を実装し、前記工程（１）〜（４）に加えて、
（５）撮像素子の受光部と対向する位置に、回路基板に厚さ方向を貫通するスルーホールを形成する工程
を含む請求項２２または請求項２３に記載の製造方法。 In the step (1), an image sensor is mounted as a semiconductor element, and in addition to the steps (1) to (4),
(5) The manufacturing method according to claim 22 or 23, including a step of forming a through-hole penetrating in the thickness direction in the circuit board at a position facing the light receiving portion of the imaging device. 前記工程（１）において半導体素子として撮像素子が実装され、回路基板が、少なくとも当該撮像素子の受光部と対向する位置にて透明である、請求項２２に記載の製造方法。   The manufacturing method according to claim 22, wherein an imaging element is mounted as a semiconductor element in the step (1), and the circuit board is transparent at least at a position facing a light receiving portion of the imaging element. 前記工程（１）において半導体素子として撮像素子が実装され、前記工程（１）を実施する前に、透明な物質を、撮像素子の受光部が位置する面と、当該撮像素子の受光部が位置する面と対向する回路基板の表面と、流動後の電気絶縁性基材とで撮像素子を実装した後に規定される体積と同じ又はそれよりも少ない量で、撮像素子を実装する箇所に塗布することを含む、請求項２２に記載の製造方法。   In the step (1), an image sensor is mounted as a semiconductor element, and before performing the step (1), a transparent substance is placed on the surface on which the light receiving unit of the image sensor is positioned, and the light receiving unit of the image sensor is positioned. Apply to the location where the image sensor is to be mounted in the same or less than the volume defined after mounting the image sensor with the surface of the circuit board facing the surface to be mounted and the electrically insulating base material after flowing. The manufacturing method of Claim 22 including this. 前記工程（１）において、前記工程（１）において半導体素子として撮像素子が実装され、前記工程（１）〜（４）に加えて、
（６）前記回路基板に、撮像素子の受光部が位置する面と回路基板の表面との間に形成される空間に連通する貫通孔を設ける工程、および
（７）前記工程（１）〜（４）を実施した後に、当該貫通孔から透明な樹脂を当該空間内に注入する工程
をさらに含む、請求項２２に記載の製造方法。 In the step (1), an image sensor is mounted as a semiconductor element in the step (1). In addition to the steps (1) to (4),
(6) providing a through hole in the circuit board that communicates with a space formed between a surface where the light receiving portion of the image sensor is located and the surface of the circuit board; and (7) the processes (1) to ( The manufacturing method according to claim 22, further comprising a step of injecting a transparent resin into the space from the through hole after performing 4). 前記工程（１）において半導体素子として撮像素子が実装され、前記工程（１）を実施する前に、透明な物質から成る薄膜を、半導体素子を実装する箇所に貼付することを含む、請求項２２に記載の製造方法。   The imaging device is mounted as a semiconductor element in the step (1), and before performing the step (1), a thin film made of a transparent material is attached to a place where the semiconductor element is mounted. The manufacturing method as described in. 前記工程（３）において、配線層を有する離型キャリアに代えて回路基板を積層する請求項２２〜２８のいずれか１項に記載の製造方法。   29. The manufacturing method according to any one of claims 22 to 28, wherein in the step (3), a circuit board is laminated instead of a release carrier having a wiring layer. 無機質フィラーおよび未硬化状態の熱硬化性樹脂を含む電気絶縁性基材に、半導体素子を収容するための空間を形成する工程をさらに含み、当該工程が少なくとも工程（３）を実施する前に実施される、請求項２２〜２９のいずれか１項に記載の製造方法。   The method further includes a step of forming a space for housing the semiconductor element in the electrically insulating base material including the inorganic filler and the uncured thermosetting resin, and the step is performed at least before the step (3) is performed. The manufacturing method according to any one of claims 22 to 29. 前記工程（１）において、回路基板の半導体素子を実装する配線層の上に、受動部品を実装することをさらに含む、請求項２２〜３０のいずれか１項に記載の製造方法。   The manufacturing method according to any one of claims 22 to 30, further comprising mounting a passive component on a wiring layer on which a semiconductor element of a circuit board is mounted in the step (1). 前記工程（４）を実施した後、表面の配線層の上に能動部品および／または受動部品を実装することをさらに含む請求項２２〜３１のいずれか１項に記載の製造方法。
The manufacturing method according to any one of claims 22 to 31, further comprising mounting an active component and / or a passive component on a surface wiring layer after performing the step (4).
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