JP2005166900A

JP2005166900A - Semiconductor device and manufacturing method thereof

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Publication number: JP2005166900A
Application number: JP2003402938A
Authority: JP
Inventors: Yosuke Ooka; 洋介大岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-12-02
Filing date: 2003-12-02
Publication date: 2005-06-23

Abstract

【課題】アライメントマークの検出精度を高くする。
【解決手段】第２の絶縁膜１０上に形成されたヒューズ素子１３０と、ヒューズ素子１３０の位置を検出するためのアライメントマーク１４０と、アライメントマーク１４０より上層に形成されたパッシベーション膜１２０と、アライメントマーク１４０上に位置し、パッシベーション膜１２０に形成された開口部１２２とを具備する。開口部１２２は、アライメントマーク１４０の全体を内側に含むように形成されているのが好ましい。またパッシベーション膜１２０の下に形成された配線１２と、配線１２を保護するために開口部１２２を囲むガードリング１５０をさらに具備していてもよい。
【選択図】図４PROBLEM TO BE SOLVED: To increase the accuracy of alignment mark detection.
A fuse element 130 formed on a second insulating film 10, an alignment mark 140 for detecting the position of the fuse element 130, a passivation film 120 formed above the alignment mark 140, and an alignment And an opening 122 formed in the passivation film 120 and located on the mark 140. The opening 122 is preferably formed so as to include the entire alignment mark 140 inside. Further, the wiring 12 formed under the passivation film 120 and a guard ring 150 surrounding the opening 122 may be further provided to protect the wiring 12.
[Selection] Figure 4

Description

本発明は、半導体装置及びその製造方法に関する。特に本発明は、アライメントマークの検出精度を高くした半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device with high alignment mark detection accuracy and a method for manufacturing the same.

図８は、ヒューズ素子及びアライメントマークを備えた半導体装置の従来の構成を示す断面図である。本図に示す半導体装置は、最上層のＡｌ合金配線（図示せず）と同一層に存在するヒューズ素子２４０及びアライメントマーク２５０を有している。ヒューズ素子２４０及びアライメントマーク２５０はＡｌ合金膜からなり、その下には酸化シリコン膜などからなる層間絶縁膜２１０が形成されている。層間絶縁膜２１０、ヒューズ素子２４０及びアライメントマーク２５０の上には酸化シリコン膜２２０及びパッシベーション膜２３０が形成されている。パッシベーション膜２３０は例えば窒化シリコン膜である。またパッシベーション膜２３０にはヒューズ素子２４０の上方に位置する溶断用窓２３２が形成されている。 FIG. 8 is a cross-sectional view showing a conventional configuration of a semiconductor device including a fuse element and an alignment mark. The semiconductor device shown in this figure has a fuse element 240 and an alignment mark 250 that are present in the same layer as the uppermost Al alloy wiring (not shown). The fuse element 240 and the alignment mark 250 are made of an Al alloy film, and an interlayer insulating film 210 made of a silicon oxide film or the like is formed thereunder. A silicon oxide film 220 and a passivation film 230 are formed on the interlayer insulating film 210, the fuse element 240 and the alignment mark 250. The passivation film 230 is a silicon nitride film, for example. The passivation film 230 has a fusing window 232 positioned above the fuse element 240.

層間絶縁膜２１０にはヒューズ素子２４０の両端下に位置する接続孔が形成されており、この接続孔内には配線又はプラグ２１４が埋め込まれている。層間絶縁膜２１０の下にはＡｌ合金配線２１２が形成されている。このＡｌ合金配線２１２は最上層の配線層より１層下に位置する配線層であり、接続孔内の配線又はプラグ２１４を介してヒューズ素子２４０の両端に接続されている。Ａｌ合金配線２１２及び層間絶縁膜２１０の下にはシリコン酸化膜などの第１の絶縁膜２００が形成されている。 The interlayer insulating film 210 is formed with connection holes located below both ends of the fuse element 240, and wirings or plugs 214 are embedded in the connection holes. An Al alloy wiring 212 is formed under the interlayer insulating film 210. The Al alloy wiring 212 is a wiring layer located one layer below the uppermost wiring layer, and is connected to both ends of the fuse element 240 via a wiring or plug 214 in the connection hole. A first insulating film 200 such as a silicon oxide film is formed under the Al alloy wiring 212 and the interlayer insulating film 210.

また特許文献１に記載されているように、パッシベーション膜が窒化シリコン膜で形成されている場合、パッシベーション膜の膜厚が変動すると、アライメントマークの検出光の強度が弱くなる。
特開平３−１５９１１２号公報（第２頁右下段及び第３図） Further, as described in Patent Document 1, when the passivation film is formed of a silicon nitride film, the intensity of the detection light of the alignment mark becomes weak when the thickness of the passivation film varies.
Japanese Patent Laid-Open No. 3-159112 (lower right of page 2 and FIG. 3)

上記したように、窒化シリコン膜からなるパッシベーション膜の膜厚が変動すると、アライメントマークの反検出光が弱くなる。このため、パッシベーション膜の膜厚が想定している厚さから変動すると、アライメントマークの位置を正常に検出できなくなる可能性がある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、アライメントマークの検出精度を高くした半導体装置及びその製造方法を提供することにある。 As described above, when the thickness of the passivation film made of the silicon nitride film varies, the counter-detection light of the alignment mark becomes weak. For this reason, if the thickness of the passivation film varies from the assumed thickness, the position of the alignment mark may not be detected normally.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device having a high detection accuracy of an alignment mark and a manufacturing method thereof.

上記課題を解決するため、本発明にかかる半導体装置は、
絶縁膜上に形成されたヒューズ素子と、
前記ヒューズ素子の位置を検出するためのアライメントマークと、
前記アライメントマークより上層に形成されたパッシベーション膜と、
前記アライメントマーク上に位置し、前記パッシベーション膜に形成された開口部と
を具備する。 In order to solve the above-described problems, a semiconductor device according to the present invention includes:
A fuse element formed on an insulating film;
An alignment mark for detecting the position of the fuse element;
A passivation film formed in an upper layer than the alignment mark;
And an opening formed on the passivation film and located on the alignment mark.

本発明にかかる他の半導体装置は、
アライメントマークと、
前記アライメントマークより上層に形成されたパッシベーション膜と、
前記アライメントマーク上に位置し、前記パッシベーション膜に形成された開口部と
を具備する。 Other semiconductor devices according to the present invention are:
Alignment marks,
A passivation film formed in an upper layer than the alignment mark;
And an opening formed on the passivation film and located on the alignment mark.

これらの半導体装置によれば、パッシベーション膜には、アライメントマークの上に位置する開口部が形成されている。このためアライメントマークからの反射光がパッシベーション膜によって減衰しないため、アライメントマークを精度よく検出することができる。したがって、例えばヒューズ素子の位置を精度よく検出することができる。
上記した半導体装置は、ヒューズ素子を複数備え、少なくとも一つの前記ヒューズ素子が切断されていてもよい。 According to these semiconductor devices, the passivation film has an opening located above the alignment mark. For this reason, since the reflected light from the alignment mark is not attenuated by the passivation film, the alignment mark can be detected with high accuracy. Therefore, for example, the position of the fuse element can be detected with high accuracy.
The semiconductor device described above may include a plurality of fuse elements, and at least one of the fuse elements may be cut.

本発明は、パッシベーション膜が窒化シリコンからなる場合に特に効果的である。開口部は、アライメントマークの全体を内側に含むように形成されているのが好ましい。パッシベーション膜の下に形成された複数の配線層をさらに具備し、アライメントマークは、最上層の配線層又はその一層下の配線層と同一層に形成されていてもよい。 The present invention is particularly effective when the passivation film is made of silicon nitride. The opening is preferably formed so as to include the entire alignment mark inside. A plurality of wiring layers formed under the passivation film may be further provided, and the alignment mark may be formed in the same layer as the uppermost wiring layer or a wiring layer below it.

パッシベーション膜の下に形成された配線層と、パッシベーション膜の下に位置し、開口部を囲むことにより、配線層を保護するガードリングとをさらに具備してもよい。またパッシベーション膜の下に位置し、開口部を囲むように形成されたガードリングをさらに具備してもよい。このようにすると、開口部から配線層の内部に水分や腐食性ガスは侵入しにくくなる。
半導体装置がパッシベーション膜より下層に、第１の絶縁膜と、該第1の絶縁膜の上に形成された第２の絶縁膜と、該第２の絶縁膜に形成された接続溝とをさらに備えている場合、ガードリングは、第1の導体層、第２の導体層及び導体壁を有しており、第１の導体層は、第１の絶縁膜上に形成され、第２の絶縁膜に形成された接続溝と繋がるように配置されており、導体壁は、接続溝内に形成され、第１の導体層の上部と繋がるように配置されており、第２の導体層は、第２の絶縁膜上に形成され、導体壁の上部を覆い、かつ導体壁の上部と繋がるように配置されているのが好ましい。 A wiring layer formed under the passivation film and a guard ring positioned under the passivation film and surrounding the opening to protect the wiring layer may be further provided. Further, it may further include a guard ring that is located under the passivation film and is formed so as to surround the opening. This makes it difficult for moisture and corrosive gas to enter the wiring layer from the opening.
The semiconductor device further includes a first insulating film, a second insulating film formed on the first insulating film, and a connection groove formed on the second insulating film below the passivation film. When provided, the guard ring has a first conductor layer, a second conductor layer, and a conductor wall, and the first conductor layer is formed on the first insulating film and has a second insulating layer. The conductor wall is disposed so as to be connected to the connection groove formed in the film, the conductor wall is formed in the connection groove and is disposed so as to be connected to the upper portion of the first conductor layer, and the second conductor layer is It is preferable that the second insulating film be formed so as to cover the upper portion of the conductor wall and to be connected to the upper portion of the conductor wall.

本発明にかかる半導体装置の製造方法によれば、
絶縁膜上にヒューズ素子を形成し、
前記ヒューズ素子を検出するためのアライメントマークを形成し、
前記アライメントマークより上層にパッシベーション膜を形成し、
該パッシベーション膜に、前記アライメントマーク上に位置する開口部を形成する。 According to the semiconductor device manufacturing method of the present invention,
A fuse element is formed on the insulating film,
Forming an alignment mark for detecting the fuse element;
Forming a passivation film above the alignment mark;
An opening located on the alignment mark is formed in the passivation film.

この半導体装置の製造方法において、開口部を形成した後に、アライメントマークを用いてヒューズ素子の位置を検出し、該ヒューズ素子を切断する工程をさらに具備していてもよい。 The method of manufacturing a semiconductor device may further include a step of detecting the position of the fuse element using the alignment mark and cutting the fuse element after forming the opening.

本発明にかかる他の半導体装置の製造方法は、
金属膜を形成する工程と、
前記金属膜をパターニングすることにより、前記金属膜からなるヒューズ素子及び該ヒューズ素子を検出するためのアライメントマークを形成する工程と、
前記ヒューズ素子及び前記アライメントマークの上に絶縁膜を形成する工程と、
前記絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記ヒューズ素子上に位置する溶断用窓と、前記アライメントマーク上に位置する開口部とを形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a metal film;
Forming a fuse element made of the metal film and an alignment mark for detecting the fuse element by patterning the metal film;
Forming an insulating film on the fuse element and the alignment mark;
Forming a passivation film on the insulating film;
Forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

本発明にかかる他の半導体装置の製造方法は、
第１の絶縁膜上に第1の金属膜を形成する工程と、
前記第１の金属膜をパターニングすることにより、前記第１の絶縁膜上に前記第１の金属膜からなる配線及びアライメントマークを形成する工程と、
前記第１の絶縁膜、前記配線及び前記アライメントマークの上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記配線上に位置する接続孔を形成する工程と、
前記第２の絶縁膜上及び前記接続孔内に第２の金属膜を形成する工程と、
前記第２の金属膜をパターニングすることにより、前記第２の金属膜からなり前記配線に接続するヒューズを前記第２の絶縁膜上に形成する工程と、
前記第２の絶縁膜及び前記ヒューズ素子の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記ヒューズ素子上に位置する溶断用窓と、前記アライメントマーク上に位置する開口部とを形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a first metal film on the first insulating film;
Forming a wiring and an alignment mark made of the first metal film on the first insulating film by patterning the first metal film;
Forming a second insulating film on the first insulating film, the wiring and the alignment mark;
Forming a connection hole located on the wiring in the second insulating film;
Forming a second metal film on the second insulating film and in the connection hole;
Forming a fuse made of the second metal film on the second insulating film by patterning the second metal film; and
Forming a third insulating film on the second insulating film and the fuse element;
Forming a passivation film on the third insulating film;
Forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

本発明にかかる他の半導体装置の製造方法は、
ヒューズ素子、該ヒューズ素子を検出するためのアライメントマーク、及び平面配置において前記アライメントマークの周囲に配置されたガードリングとを具備し、前記ガードリングは、第1の導体層、該第１の導体層の上部に繋がる導体壁、及び前記導体壁の上部に繋がる第２の導体層を有している半導体装置の製造方法であって、
第１の絶縁膜上に第1の金属膜を形成する工程と、
前記第１の金属膜をパターニングすることにより、前記第１の絶縁膜上に前記第１の金属膜からなる配線及び前記第１の導体層を形成する工程と、
前記第１の絶縁膜、前記配線及び前記第１の導体層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記配線上に位置する接続孔、及び前記第1の導体層上に位置する接続溝を形成する工程と、
前記第２の絶縁膜上、前記接続孔内及び前記接続溝内に第２の金属膜を形成する工程と、
前記第２の金属膜をパターニングすることにより、前記接続孔を介して前記配線に接続する前記ヒューズ素子、及び該ヒューズ素子を検出するためのアライメントマークを前記第２の絶縁膜上に形成するとともに、前記接続溝内に埋め込まれた前記導体壁、及び前記第２の絶縁膜上に位置しつつ前記導体壁に繋がる第２の導体層を形成する工程と、
前記第２の絶縁膜、前記ヒューズ素子、前記アライメントマーク及び前記第２の導体層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記ヒューズ素子上に位置する溶断用窓と、前記アライメントマーク上に位置する開口部とを形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
A fuse element, an alignment mark for detecting the fuse element, and a guard ring disposed around the alignment mark in a planar arrangement, wherein the guard ring includes a first conductor layer and the first conductor. A method of manufacturing a semiconductor device having a conductor wall connected to an upper portion of a layer and a second conductor layer connected to an upper portion of the conductor wall,
Forming a first metal film on the first insulating film;
Forming the wiring made of the first metal film and the first conductor layer on the first insulating film by patterning the first metal film;
Forming a second insulating film on the first insulating film, the wiring, and the first conductor layer;
Forming a connection hole located on the wiring and a connection groove located on the first conductor layer in the second insulating film;
Forming a second metal film on the second insulating film, in the connection hole and in the connection groove;
By patterning the second metal film, the fuse element connected to the wiring through the connection hole and an alignment mark for detecting the fuse element are formed on the second insulating film. Forming the conductor wall embedded in the connection groove, and a second conductor layer connected to the conductor wall while being located on the second insulating film;
Forming a third insulating film on the second insulating film, the fuse element, the alignment mark, and the second conductor layer;
Forming a passivation film on the third insulating film;
Forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

本発明にかかる他の半導体装置の製造方法は、
ヒューズ素子、該ヒューズ素子を検出するためのアライメントマーク、及び平面配置において前記アライメントマークの周囲に配置されたガードリングとを具備し、前記ガードリングは、第1の導体層、該第１の導体層の上部に繋がる導体壁、及び前記導体壁の上部に繋がる第２の導体層を有している半導体装置の製造方法であって
第１の絶縁膜上に第1の金属膜を形成する工程と、
前記第１の金属膜をパターニングすることにより、前記第１の絶縁膜上に、前記第１の金属膜からなる配線、前記アライメントマーク及び前記第１の導体層を形成する工程と、
前記第１の絶縁膜、前記配線、前記アライメントマーク及び前記第１の導体層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記配線上に位置する接続孔、及び前記第1の導体層上に位置する接続溝を形成する工程と、
前記第２の絶縁膜上、前記接続孔内及び前記第接続溝内に第２の金属膜を形成する工程と、
前記第２の金属膜をパターニングすることにより、前記接続孔を介して前記配線に接続するヒューズを前記第２の絶縁膜上に形成するとともに、前記接続溝内に埋め込まれた前記導体壁、及び前記第２の絶縁膜上に位置しつつ前記導体壁に繋がる第２の導体層を形成する工程と、
前記第２の絶縁膜、前記ヒューズ素子及び前記第２の導体層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記ヒューズ素子上に位置する溶断用窓と、前記アライメントマーク上に位置する開口部とを形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
A fuse element, an alignment mark for detecting the fuse element, and a guard ring disposed around the alignment mark in a planar arrangement, wherein the guard ring includes a first conductor layer and the first conductor. A method of manufacturing a semiconductor device having a conductor wall connected to an upper portion of a layer and a second conductor layer connected to the upper portion of the conductor wall, wherein the first metal film is formed on the first insulating film When,
Forming the wiring made of the first metal film, the alignment mark, and the first conductor layer on the first insulating film by patterning the first metal film;
Forming a second insulating film on the first insulating film, the wiring, the alignment mark, and the first conductor layer;
Forming a connection hole located on the wiring and a connection groove located on the first conductor layer in the second insulating film;
Forming a second metal film on the second insulating film, in the connection hole and in the connection groove;
By patterning the second metal film, a fuse connected to the wiring through the connection hole is formed on the second insulating film, and the conductor wall embedded in the connection groove; and Forming a second conductor layer connected to the conductor wall while being positioned on the second insulating film;
Forming a third insulating film on the second insulating film, the fuse element and the second conductor layer;
Forming a passivation film on the third insulating film;
Forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

本発明にかかる他の半導体装置の製造方法は、
アライメントマークを形成し、
前記アライメントマークより上層にパッシベーション膜を形成し、
該パッシベーション膜に、前記アライメントマーク上に位置する開口部を形成する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming alignment marks,
Forming a passivation film above the alignment mark;
An opening located on the alignment mark is formed in the passivation film.

BEST MODE FOR CARRYING OUT THE INVENTION

以下、図面を参照して本発明の実施の形態について説明する。図１は第１の実施形態にかかる半導体装置の平面図であり、図２は図１のＡ−Ａ断面を示す断面図である。本実施形態にかかる半導体装置は、最上層のＡｌ合金配線（図示せず）と同一層に存在する複数のヒューズ素子１３０及びアライメントマーク１４０を有している。複数のヒューズ素子１３０及びアライメントマーク１４０は配線と同じくＡｌ合金膜からなる。ヒューズ素子１３０及びアライメントマーク１４０の下には第２の絶縁膜１０が形成されている。第２の絶縁膜１０は、例えば酸化シリコン膜である。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view of the semiconductor device according to the first embodiment, and FIG. 2 is a cross-sectional view showing the AA cross section of FIG. The semiconductor device according to the present embodiment includes a plurality of fuse elements 130 and alignment marks 140 that are present in the same layer as the uppermost Al alloy wiring (not shown). The plurality of fuse elements 130 and the alignment mark 140 are made of an Al alloy film as in the case of the wiring. A second insulating film 10 is formed under the fuse element 130 and the alignment mark 140. The second insulating film 10 is, for example, a silicon oxide film.

第２の絶縁膜１０にはヒューズ素子１３０の両端それぞれの下に位置する接続孔１４が形成されており、これら接続孔内には配線が埋め込まれている。接続孔１４及び第２の絶縁膜１０の下にはＡｌ合金配線１２が形成されている。このＡｌ合金配線１２は最上層の配線層より１層下に位置する配線層である。Ａｌ合金配線１２は接続孔１４を介してヒューズ素子１３０の両端に接続されている。Ａｌ合金配線１２及び第２の絶縁膜１０の下には酸化シリコン膜などの第１の絶縁膜２０が形成されている In the second insulating film 10, connection holes 14 located below both ends of the fuse element 130 are formed, and wirings are embedded in these connection holes. An Al alloy wiring 12 is formed under the connection hole 14 and the second insulating film 10. The Al alloy wiring 12 is a wiring layer located one layer below the uppermost wiring layer. The Al alloy wiring 12 is connected to both ends of the fuse element 130 through the connection holes 14. A first insulating film 20 such as a silicon oxide film is formed under the Al alloy wiring 12 and the second insulating film 10.

また第２の絶縁膜１０、ヒューズ素子１３０及びアライメントマーク１４０の上には第３の絶縁膜１００及び窒化シリコンからなるパッシベーション膜１２０が形成されている。パッシベーション膜１２０には、アライメントマーク１４０の上方に位置する開口部１２２、及び複数のヒューズ素子１３０の上方に位置する溶断用窓１２４が形成されている。開口部１２２は、アライメントマーク１４０の全体を内側に含むように形成されている。溶断用窓１２４は、並列に形成された複数のヒューズ素子１３０を、両端を除いて内側に含むように形成されている。 A third insulating film 100 and a passivation film 120 made of silicon nitride are formed on the second insulating film 10, the fuse element 130 and the alignment mark 140. In the passivation film 120, an opening 122 positioned above the alignment mark 140 and a fusing window 124 positioned above the plurality of fuse elements 130 are formed. The opening 122 is formed so as to include the entire alignment mark 140 inside. The fusing window 124 is formed so as to include a plurality of fuse elements 130 formed in parallel inside except for both ends.

なおアライメントマーク１４０は、半導体チップの内部に形成されていてもよいし、スクライブライン上に設けられていてもよい。また本実施形態においてアライメントマーク１４０の平面形状は略Ｌ字であるが、この場合開口部１２２は、少なくともアライメントマーク１４０のエッジ１４２，１４４を露出するように形成されていればよい。 The alignment mark 140 may be formed inside the semiconductor chip or may be provided on a scribe line. In the present embodiment, the planar shape of the alignment mark 140 is substantially L-shaped, but in this case, the opening 122 only needs to be formed so as to expose at least the edges 142 and 144 of the alignment mark 140.

このような構成の半導体装置は、例えば以下のようにして形成される。まず第１の絶縁膜２０の上に金属膜の一例であるＡｌ合金膜をスパッタリング法により形成する。次いでこのＡｌ合金膜の上にフォトレジスト膜（図示せず）を塗布し、露光及び現像することによりレジストパターン（図示せず）を形成する。そしてこのレジストパターンをマスクとしてＡｌ合金膜をエッチングしてパターニングすることにより、Ａｌ合金配線１２を形成する。 The semiconductor device having such a configuration is formed as follows, for example. First, an Al alloy film, which is an example of a metal film, is formed on the first insulating film 20 by a sputtering method. Next, a photoresist film (not shown) is applied onto the Al alloy film, and a resist pattern (not shown) is formed by exposure and development. Then, the Al alloy wiring 12 is formed by etching and patterning the Al alloy film using the resist pattern as a mask.

次に、第１の絶縁膜２０、Ａｌ合金配線１２の上に第２の絶縁膜１０をＣＶＤ法により形成する。次いで第２の絶縁膜１０の上にフォトレジスト膜（図示せず）を塗布し、露光及び現像することによりレジストパターン（図示せず）を形成する。そしてこのレジストパターンをマスクとして第２の絶縁膜１０をエッチングすることにより接続孔１４を形成する。 Next, the second insulating film 10 is formed on the first insulating film 20 and the Al alloy wiring 12 by the CVD method. Next, a photoresist film (not shown) is applied on the second insulating film 10, and a resist pattern (not shown) is formed by exposure and development. Then, the connection hole 14 is formed by etching the second insulating film 10 using this resist pattern as a mask.

次いで接続孔１４の中、及び第２の絶縁膜１０上に、金属膜の一例であるＡｌ合金膜をスパッタリングにより形成する。次いでこのＡｌ合金膜の上にフォトレジスト膜（図示せず）を塗布し、露光及び現像することによりレジストパターン（図示せず）を形成する。そしてこのレジストパターンをマスクとしてＡｌ合金膜をエッチングしてパターニングすることにより、最上層のＡｌ合金配線（図示せず）、接続孔１４の中の配線、ヒューズ素子１３０及びアライメントマーク１４０を形成する。
なお接続孔１４の中には、ＣＶＤ法等により、Ｗからなるプラグを埋め込んでもよい。 Next, an Al alloy film, which is an example of a metal film, is formed in the connection hole 14 and on the second insulating film 10 by sputtering. Next, a photoresist film (not shown) is applied onto the Al alloy film, and a resist pattern (not shown) is formed by exposure and development. Then, the Al alloy film is etched and patterned using this resist pattern as a mask, thereby forming the uppermost Al alloy wiring (not shown), the wiring in the connection hole 14, the fuse element 130, and the alignment mark 140.
Note that a plug made of W may be embedded in the connection hole 14 by CVD or the like.

次いで最上層のＡｌ合金配線、ヒューズ素子１３０、アライメントマーク１４０、及び第２の絶縁膜１０を含む全面上に、酸化シリコン膜からなる第３の絶縁膜１００及び窒化シリコン膜からなるパッシベーション膜１２０を、例えばＣＶＤ法によりこの順に積層する。次いでパッシベーション膜１２０の上にフォトレジスト膜（図示せず）を塗布し、露光及び現像することによりレジストパターン（図示せず）を形成する。そしてこのレジストパターンをマスクとしてパッシベーション膜１２０をエッチングによりパターニングして、開口部１２２及び溶断用窓１２４を形成する。その後パッド部（図示せず）等の上から第３の絶縁膜１００を、フォトパターニング及びエッチングにより除去する。 Next, a third insulating film 100 made of a silicon oxide film and a passivation film 120 made of a silicon nitride film are formed on the entire surface including the uppermost Al alloy wiring, the fuse element 130, the alignment mark 140, and the second insulating film 10. For example, the layers are laminated in this order by a CVD method. Next, a photoresist film (not shown) is applied onto the passivation film 120, and a resist pattern (not shown) is formed by exposure and development. Then, using the resist pattern as a mask, the passivation film 120 is patterned by etching to form the opening 122 and the fusing window 124. Thereafter, the third insulating film 100 is removed from above the pad portion (not shown) and the like by photo patterning and etching.

次いで半導体装置を検査し、溶断すべきヒューズ素子を決定する。そしてアライメントマーク１４０からの反射光を検出し、アライメントマーク１４０の位置を検出する。このときパッシベーション膜１２０にはアライメントマーク１４０上に位置する開口部１２２が形成されているため、アライメントマーク１４０からの反射光は減衰しない。したがってアライメントマーク１４０の位置を精度よく検出することができる。
そしてアライメントマーク１４０の位置を基準に、溶断すべきヒューズ素子１３０の位置を算出し、位置を算出したヒューズ素子１３０を例えばレーザー照射により溶断する。ヒューズ素子１３０の一部が溶断された半導体装置の一例を、図３に示す。 Next, the semiconductor device is inspected to determine a fuse element to be blown. Then, the reflected light from the alignment mark 140 is detected, and the position of the alignment mark 140 is detected. At this time, since the opening 122 located on the alignment mark 140 is formed in the passivation film 120, the reflected light from the alignment mark 140 is not attenuated. Therefore, the position of the alignment mark 140 can be detected with high accuracy.
Then, based on the position of the alignment mark 140, the position of the fuse element 130 to be melted is calculated, and the fuse element 130 whose position has been calculated is melted by laser irradiation, for example. An example of a semiconductor device in which a part of the fuse element 130 is blown is shown in FIG.

上記のとおり窒化シリコン膜からなるパッシベーション膜１２０には開口部１２２が形成されているため、アライメントマーク１４０はパッシベーション膜１２０に覆われていない。このためアライメントマーク１４０の検出光は減衰しないため、アライメントマークの検出精度は高くなる。したがってヒューズ素子１３０の位置を精度よく検出することができ、またヒューズ素子１３０を精度よく溶断することができる。 As described above, since the opening 122 is formed in the passivation film 120 made of the silicon nitride film, the alignment mark 140 is not covered with the passivation film 120. For this reason, since the detection light of the alignment mark 140 is not attenuated, the detection accuracy of the alignment mark is increased. Therefore, the position of the fuse element 130 can be detected with high accuracy, and the fuse element 130 can be fused with high accuracy.

図４は、第２の実施形態にかかる半導体装置の平面図であり、図５は図４のＡ−Ａ断面を示す断面図である。本実施形態において第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。第２の実施形態にかかる半導体装置は、Ａｌ合金からなるガードリング１５０,１６０が配線層及び内部素子を保護するために形成されている点を除き、第１の実施形態にかかる半導体装置と同じである。 FIG. 4 is a plan view of the semiconductor device according to the second embodiment, and FIG. 5 is a cross-sectional view taken along the line AA of FIG. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. The semiconductor device according to the second embodiment is the same as the semiconductor device according to the first embodiment except that guard rings 150 and 160 made of an Al alloy are formed to protect the wiring layer and the internal elements. It is.

ガードリング１５０は、平面配置においてパッシベーション膜１２０の下に位置しており、アライメントマーク１４０を囲むように開口部１２２の外周にリング状に形成されている。またヒューズ素子１３０を囲むガードリング１６０が、パッシベーション膜１２０の下に位置するように溶断用窓１２４の外周にリング状に形成されている。 The guard ring 150 is located below the passivation film 120 in a planar arrangement, and is formed in a ring shape on the outer periphery of the opening 122 so as to surround the alignment mark 140. A guard ring 160 surrounding the fuse element 130 is formed in a ring shape on the outer periphery of the fusing window 124 so as to be positioned under the passivation film 120.

本実施形態においてガードリング１５０は第１の絶縁膜２０中にリング状に形成された導体壁１５４、第１の絶縁膜２０上にリング状に形成された導体層１５１、第２の絶縁膜１０中にリング状に形成された導体壁１５２、及び第２の絶縁膜１０上にリング状に形成された導体層１５３を備えている。導体層１５１，１５３はそれぞれ第１及び第２の導体層の一例である。導体層１５３は平面配置において導体層１５１と重なっている。導体壁１５４は平面配置において導体壁１５２と重なっており、またその上部は導体層１５１の下部と繋がっている。導体壁１５２の下部は導体層１５１の上部と繋がっており、また上部は導体層１５３の下部と繋がっている。導体層１５１はＡｌ合金配線１２と同一層に形成されており、導体層１５３はアライメントマーク１４０と同一層に形成されている。
またガードリング１６０はヒューズ素子１３０と同一層に位置する導体層から形成されている。 In this embodiment, the guard ring 150 includes a conductor wall 154 formed in a ring shape in the first insulating film 20, a conductor layer 151 formed in a ring shape on the first insulating film 20, and the second insulating film 10. A conductor wall 152 formed in a ring shape therein and a conductor layer 153 formed in a ring shape on the second insulating film 10 are provided. The conductor layers 151 and 153 are examples of the first and second conductor layers, respectively. The conductor layer 153 overlaps the conductor layer 151 in a planar arrangement. The conductor wall 154 overlaps the conductor wall 152 in a planar arrangement, and its upper part is connected to the lower part of the conductor layer 151. The lower part of the conductor wall 152 is connected to the upper part of the conductor layer 151, and the upper part is connected to the lower part of the conductor layer 153. The conductor layer 151 is formed in the same layer as the Al alloy wiring 12, and the conductor layer 153 is formed in the same layer as the alignment mark 140.
Guard ring 160 is formed of a conductor layer located in the same layer as fuse element 130.

このような構成の半導体装置は、例えば以下のようにして形成される。まず第１の絶縁膜２０の上にフォトレジスト膜（図示せず）を塗布し、露光及び現像することによりレジストパターン（図示せず）を形成する。そしてこのレジストパターンをマスクとして第１の絶縁膜２０をエッチングすることにより、導体壁１５４を埋め込むためのリング状の接続溝を形成する。そしてこの接続溝の中及び第１の絶縁膜２０の上に、第１の金属膜の一例であるＡｌ合金膜をスパッタリング法により形成する。次いでこのＡｌ合金膜をパターニングすることにより、Ａｌ合金配線１２、導体壁１５４及び導体層１５１を形成する。 The semiconductor device having such a configuration is formed as follows, for example. First, a photoresist film (not shown) is applied on the first insulating film 20, and a resist pattern (not shown) is formed by exposure and development. Then, the first insulating film 20 is etched using this resist pattern as a mask, thereby forming a ring-shaped connection groove for embedding the conductor wall 154. Then, an Al alloy film, which is an example of a first metal film, is formed by sputtering in the connection groove and on the first insulating film 20. Next, the Al alloy film 12, the conductor wall 154, and the conductor layer 151 are formed by patterning the Al alloy film.

次に、第１の絶縁膜２０、Ａｌ合金配線１２及び導体層１５１の上に第２の絶縁膜１０をＣＶＤ法により形成する。次いで第２の絶縁膜１０をエッチングすることにより、接続孔１４、及び導体壁１５２を埋め込むためのリング状の接続溝を形成する。次いで接続孔１４及び接続溝の中、ならびに第２の絶縁膜１０上に、第２の金属膜の一例であるＡｌ合金膜をスパッタリングにより形成する。次いで第２の絶縁膜１０上に形成されたＡｌ合金膜をパターニングすることにより、導体壁１５２、最上層のＡｌ合金配線（図示せず）、ヒューズ素子１３０、接続孔１４内の配線、アライメントマーク１４０、導体層１５３、及びガードリング１６０を形成する。 Next, the second insulating film 10 is formed on the first insulating film 20, the Al alloy wiring 12, and the conductor layer 151 by the CVD method. Next, by etching the second insulating film 10, a ring-shaped connection groove for embedding the connection hole 14 and the conductor wall 152 is formed. Next, an Al alloy film, which is an example of a second metal film, is formed by sputtering in the connection hole 14 and the connection groove, and on the second insulating film 10. Next, by patterning the Al alloy film formed on the second insulating film 10, the conductor wall 152, the uppermost Al alloy wiring (not shown), the fuse element 130, the wiring in the connection hole 14, the alignment mark 140, the conductor layer 153, and the guard ring 160 are formed.

次いで最上層のＡｌ合金配線、ヒューズ素子１３０、アライメントマーク１４０、導体層１５３、ガードリング１６０、及び第２の絶縁膜１０上に、第３の絶縁膜１００及びパッシベーション膜１２０をこの順に積層し、パッシベーション膜１２０をパターニングすることにより開口部１２２及び溶断用窓１２４を形成する。 Next, the third insulating film 100 and the passivation film 120 are laminated in this order on the uppermost Al alloy wiring, the fuse element 130, the alignment mark 140, the conductor layer 153, the guard ring 160, and the second insulating film 10, By patterning the passivation film 120, an opening 122 and a fusing window 124 are formed.

上記のとおり第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
またガードリング１５０を第２の絶縁膜１０にアライメントマーク１４０を囲むように形成したため、開口部１２２から第２の絶縁膜１０の中に水分や腐食性ガスが浸入しにくくなる。またヒューズ素子１３０を囲むようにガードリング１６０を形成したため、溶断用窓１２４から第２の絶縁膜１０の中に水分や腐食性ガスが浸入しにくくなる。特に本実施形態において、ガードリング１５０,１６０はパッシベーション膜１２０の下に位置しているため、水分や腐食性ガスはさらに第２の絶縁膜１０の中に進入しにくくなる。したがって半導体装置の信頼性は向上する。 As described above, according to the second embodiment, the same effect as that of the first embodiment can be obtained.
In addition, since the guard ring 150 is formed in the second insulating film 10 so as to surround the alignment mark 140, moisture and corrosive gas are less likely to enter the second insulating film 10 from the opening 122. Further, since the guard ring 160 is formed so as to surround the fuse element 130, it becomes difficult for moisture and corrosive gas to enter the second insulating film 10 from the fusing window 124. In particular, in the present embodiment, since the guard rings 150 and 160 are located under the passivation film 120, moisture and corrosive gas are less likely to enter the second insulating film 10. Therefore, the reliability of the semiconductor device is improved.

図６は、第３の実施形態にかかる半導体装置の断面図であり、第１の実施形態における図２に相当する図である。本実施形態において第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態にかかる半導体装置において、アライメントマーク１４０は最上位の配線層ではなくその一つ下の配線層であるＡｌ合金配線１２と同一層に形成されている。 FIG. 6 is a cross-sectional view of the semiconductor device according to the third embodiment, and corresponds to FIG. 2 in the first embodiment. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device according to the present embodiment, the alignment mark 140 is formed not in the uppermost wiring layer but in the same layer as the Al alloy wiring 12 which is the wiring layer one below it.

このような半導体装置は、例えば以下のようにして形成される。まず第１の絶縁膜２０の上にＡｌ合金膜をスパッタリング法により形成する。次いでこのＡｌ合金膜をパターニングすることにより、Ａｌ合金配線１２及びアライメントマーク１４０を形成する。
次に第１の実施形態と同様の手法により第２の絶縁膜１０及び接続孔１４を形成した後、第２の絶縁膜１０の上及び接続孔の中に、Ａｌ合金膜をスパッタリング法により形成する。次いでこのＡｌ合金膜をパターニングすることにより、最上位に位置するＡｌ合金配線（図示せず）、ヒューズ素子１３０、及び接続孔１４内の配線を形成する。これ以降の工程は、第１の実施形態と同じである。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Such a semiconductor device is formed as follows, for example. First, an Al alloy film is formed on the first insulating film 20 by a sputtering method. Next, the Al alloy film 12 and the alignment mark 140 are formed by patterning the Al alloy film.
Next, after the second insulating film 10 and the connection hole 14 are formed by the same method as in the first embodiment, an Al alloy film is formed on the second insulating film 10 and in the connection hole by a sputtering method. To do. Next, by patterning this Al alloy film, the Al alloy wiring (not shown) located at the top, the fuse element 130, and the wiring in the connection hole 14 are formed. The subsequent steps are the same as those in the first embodiment.
Also in this embodiment, the same effect as that of the first embodiment can be obtained.

図７は、第４の実施形態にかかる半導体装置の断面図であり、第３の実施形態における図６に相当する図である。本実施形態において第２の実施形態及び第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態にかかる半導体装置において、アライメントマーク１４０は、第３の実施形態と同様に、最上位の配線層ではなくその一つ下の配線層であるＡｌ合金配線１２と同一層に形成されている。またアライメントマーク１４０は、ガードリング１５０によって周囲を囲まれている。ガードリング１５０の構成は第２の実施形態と同じであるため説明を省略する。 FIG. 7 is a cross-sectional view of the semiconductor device according to the fourth embodiment, and corresponds to FIG. 6 in the third embodiment. In the present embodiment, the same components as those in the second embodiment and the third embodiment are denoted by the same reference numerals, and description thereof is omitted. In the semiconductor device according to the present embodiment, the alignment mark 140 is formed not in the uppermost wiring layer but in the same layer as the Al alloy wiring 12 which is the wiring layer immediately below it, as in the third embodiment. Yes. The alignment mark 140 is surrounded by a guard ring 150. Since the configuration of the guard ring 150 is the same as that of the second embodiment, description thereof is omitted.

このような半導体装置は、例えば以下のようにして形成される。まず第２の実施形態と同様の工程を行うことにより、第１の絶縁膜２０の上に導体壁１５４を埋め込むための接続溝を形成する。次いでこの接続溝の中及び第１の絶縁膜２０の上に第１の金属膜の一例であるＡｌ合金膜をスパッタリング法により形成する。次いでこのＡｌ合金膜をパターニングすることにより、Ａｌ合金配線１２、アライメントマーク１４０、ガードリング１５０の導体層１５１、及び導体壁１５４を形成する。
次に第１の実施形態と同様の手法により第２の絶縁膜１０、接続孔１４、及びガードリング１５０の導体壁１５２を埋め込むための接続溝を形成した後、第２の絶縁膜１０の上、接続孔１４の中及び接続溝の中に、第２の金属膜の一例であるＡｌ合金膜をスパッタリング法により形成する。次いでこのＡｌ合金膜をパターニングすることにより、最上位に位置するＡｌ合金配線（図示せず）、ヒューズ素子１３０、接続孔１４内の配線、ならびにガードリング１５０の導体壁１５２及び導体層１５３を形成する。これ以降の工程は、第１の実施形態と同じである。 Such a semiconductor device is formed as follows, for example. First, a connection groove for embedding the conductor wall 154 is formed on the first insulating film 20 by performing the same process as in the second embodiment. Next, an Al alloy film, which is an example of a first metal film, is formed in the connection groove and on the first insulating film 20 by a sputtering method. Next, by patterning the Al alloy film, the Al alloy wiring 12, the alignment mark 140, the conductor layer 151 of the guard ring 150, and the conductor wall 154 are formed.
Next, after the second insulating film 10, the connection hole 14, and a connection groove for embedding the conductor wall 152 of the guard ring 150 are formed by the same method as in the first embodiment, Then, an Al alloy film which is an example of the second metal film is formed in the connection hole 14 and the connection groove by a sputtering method. Next, by patterning the Al alloy film, the uppermost Al alloy wiring (not shown), the fuse element 130, the wiring in the connection hole 14, and the conductor wall 152 and the conductor layer 153 of the guard ring 150 are formed. To do. The subsequent steps are the same as those in the first embodiment.

本実施形態においても、第１の実施形態と同様の効果を得ることができる。また第２の実施形態と同様に、ガードリング１５０を形成したため開口部１２２から第２の絶縁膜１０の中に水分や腐食性ガスが浸入しにくくなる。したがって半導体装置の信頼性は向上する。 Also in this embodiment, the same effect as that of the first embodiment can be obtained. Similarly to the second embodiment, since the guard ring 150 is formed, it is difficult for moisture and corrosive gas to enter the second insulating film 10 from the opening 122. Therefore, the reliability of the semiconductor device is improved.

なお、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば半導体装置に、ヒューズ素子を検出する時以外に用いられるアライメントマークを形成し、このアライメントマーク上に位置する開口部をパッシベーション膜１２０に形成してもよい。 Note that the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, an alignment mark used other than when detecting the fuse element may be formed in the semiconductor device, and an opening located on the alignment mark may be formed in the passivation film 120.

第１の実施形態にかかる半導体装置の平面図。1 is a plan view of a semiconductor device according to a first embodiment. 図１のＡ−Ａ断面を示す断面図。Sectional drawing which shows the AA cross section of FIG. 一部のヒューズ素子を溶断した半導体装置の平面図。The top view of the semiconductor device which melted some fuse elements. 第２の実施形態にかかる半導体装置の平面図。The top view of the semiconductor device concerning a 2nd embodiment. 図３のＡ−Ａ断面を示す断面図。Sectional drawing which shows the AA cross section of FIG. 第３の実施形態にかかる半導体装置の断面図。Sectional drawing of the semiconductor device concerning 3rd Embodiment. 第４の実施形態にかかる半導体装置の断面図。Sectional drawing of the semiconductor device concerning 4th Embodiment. ヒューズ素子及びアライメントマークを備えた半導体装置の従来の構成を示す断面図。Sectional drawing which shows the conventional structure of the semiconductor device provided with the fuse element and the alignment mark.

Explanation of symbols

１…半導体基板、２…素子分離膜、１０…第２の絶縁膜、１２，２２，１０２，２１２…Ａｌ合金配線、１４，２４，３２…接続孔、２０…第１の絶縁膜、３０…第４の絶縁膜、１００…第３の絶縁膜、１２０，２３０…パッシベーション膜、１２２…開口部、１２４，２３２…溶断用窓、１２６…溶断用溝、１３０，１３２，２４０…ヒューズ素子、１４０，２５０…アライメントマーク、１５０…ガードリング、１５１，１５３…導体層、１５２，１５４…導体壁、２００…絶縁膜、２１４…プラグ、２２０…酸化シリコン膜 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Element isolation film, 10 ... 2nd insulating film, 12, 22, 102, 212 ... Al alloy wiring, 14, 24, 32 ... Connection hole, 20 ... 1st insulating film, 30 ... 4th insulating film 100 ... 3rd insulating film, 120, 230 ... Passivation film, 122 ... Opening, 124, 232 ... Fusing window, 126 ... Fusing groove, 130, 132, 240 ... Fuse element, 140 , 250 ... alignment mark, 150 ... guard ring, 151, 153 ... conductor layer, 152, 154 ... conductor wall, 200 ... insulating film, 214 ... plug, 220 ... silicon oxide film

Claims

A fuse element formed on an insulating film;
An alignment mark for detecting the position of the fuse element;
A passivation film formed in an upper layer than the alignment mark;
A semiconductor device comprising an opening located on the alignment mark and formed in the passivation film.

Alignment marks,
A passivation film formed in an upper layer than the alignment mark;
A semiconductor device comprising an opening located on the alignment mark and formed in the passivation film.

The semiconductor device according to claim 1, wherein the passivation film is made of silicon nitride.

The semiconductor device according to claim 1, wherein the opening is formed so as to include the entire alignment mark inside.

A plurality of wiring layers formed under the passivation film;
The semiconductor device according to claim 1, wherein the alignment mark is formed in the same layer as the uppermost wiring layer or the lower wiring layer.

A wiring layer formed under the passivation film;
The semiconductor device according to claim 1, further comprising a guard ring that is positioned under the passivation film and surrounds the opening to protect the wiring layer.

The semiconductor device according to claim 1, further comprising a guard ring that is located under the passivation film and is formed so as to surround the opening.

Furthermore, a first insulating film, a second insulating film formed on the first insulating film, and a connection groove formed on the second insulating film are provided below the passivation film,
The guard ring has a first conductor layer, a second conductor layer, and a conductor wall;
The first conductor layer is formed on the first insulating film and is arranged to be connected to the connection groove formed in the second insulating film,
The conductor wall is formed in the connection groove and is arranged so as to be connected to the upper part of the first conductor layer,
The semiconductor according to claim 6 or 7, wherein the second conductor layer is formed on the second insulating film, covers the upper part of the conductor wall, and is connected to the upper part of the conductor wall. apparatus.

The semiconductor device according to claim 1, comprising a plurality of the fuse elements, wherein at least one of the fuse elements is cut.

A fuse element is formed on the insulating film,
Forming an alignment mark for detecting the fuse element;
Forming a passivation film above the alignment mark;
A method of manufacturing a semiconductor device, wherein an opening located on the alignment mark is formed in the passivation film.

The method of manufacturing a semiconductor device according to claim 10, wherein after forming the opening, the position of the fuse element is detected using the alignment mark, and the fuse element is cut.

Forming a metal film;
Forming a fuse element made of the metal film and an alignment mark for detecting the fuse element by patterning the metal film;
Forming an insulating film on the fuse element and the alignment mark;
Forming a passivation film on the insulating film;
A method of manufacturing a semiconductor device, comprising: forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

Forming a first metal film on the first insulating film;
Forming a wiring and an alignment mark made of the first metal film on the first insulating film by patterning the first metal film;
Forming a second insulating film on the first insulating film, the wiring and the alignment mark;
Forming a connection hole located on the wiring in the second insulating film;
Forming a second metal film on the second insulating film and in the connection hole;
Forming a fuse made of the second metal film on the second insulating film by patterning the second metal film; and
Forming a third insulating film on the second insulating film and the fuse element;
Forming a passivation film on the third insulating film;
A method of manufacturing a semiconductor device, comprising: forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

A fuse element, an alignment mark for detecting the fuse element, and a guard ring disposed around the alignment mark in a planar arrangement, wherein the guard ring includes a first conductor layer and the first conductor. A method of manufacturing a semiconductor device having a conductor wall connected to an upper portion of a layer and a second conductor layer connected to an upper portion of the conductor wall,
Forming a first metal film on the first insulating film;
Forming the wiring made of the first metal film and the first conductor layer on the first insulating film by patterning the first metal film;
Forming a second insulating film on the first insulating film, the wiring, and the first conductor layer;
Forming a connection hole located on the wiring and a connection groove located on the first conductor layer in the second insulating film;
Forming a second metal film on the second insulating film, in the connection hole and in the connection groove;
By patterning the second metal film, the fuse element connected to the wiring through the connection hole and an alignment mark for detecting the fuse element are formed on the second insulating film. Forming the conductor wall embedded in the connection groove, and a second conductor layer connected to the conductor wall while being located on the second insulating film;
Forming a third insulating film on the second insulating film, the fuse element, the alignment mark, and the second conductor layer;
Forming a passivation film on the third insulating film;
A method of manufacturing a semiconductor device, comprising: forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

A fuse element, an alignment mark for detecting the fuse element, and a guard ring disposed around the alignment mark in a planar arrangement, wherein the guard ring includes a first conductor layer and the first conductor. A method of manufacturing a semiconductor device having a conductor wall connected to an upper portion of a layer and a second conductor layer connected to the upper portion of the conductor wall, wherein the first metal film is formed on the first insulating film When,
Forming the wiring made of the first metal film, the alignment mark, and the first conductor layer on the first insulating film by patterning the first metal film;
Forming a second insulating film on the first insulating film, the wiring, the alignment mark, and the first conductor layer;
Forming a connection hole located on the wiring and a connection groove located on the first conductor layer in the second insulating film;
Forming a second metal film on the second insulating film, in the connection hole and in the connection groove;
By patterning the second metal film, a fuse connected to the wiring through the connection hole is formed on the second insulating film, and the conductor wall embedded in the connection groove; and Forming a second conductor layer connected to the conductor wall while being positioned on the second insulating film;
Forming a third insulating film on the second insulating film, the fuse element and the second conductor layer;
Forming a passivation film on the third insulating film;
A method of manufacturing a semiconductor device, comprising: forming a fusing window located on the fuse element and an opening located on the alignment mark in the passivation film.

Forming alignment marks,
Forming a passivation film above the alignment mark;
A method of manufacturing a semiconductor device, wherein an opening located on the alignment mark is formed in the passivation film.