JP2005101581A5 - - Google Patents
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Description
本発明は、半導体装置に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、プラズマディスプレーパネルドライバ用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗の絶縁ゲート型半導体装置に関する。 The present invention relates to a semiconductor device, and in particular, a low on-resistance insulated gate semiconductor device used for an IC that controls a large current with a high withstand voltage, such as a switching power supply IC, an automotive power system driving IC, and a plasma display panel driver IC. About.
近年、携帯情報機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴと制御回路とを一体化したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対して、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
最近では、従来のプレーナ型の横型パワーＭＯＳＦＥＴと比較して、さらなる低オン抵抗化と、パワーＩＣに集積する際の高集積化が可能であることから、トレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の開発が活発におこなわれている。ＴＬＰＭには、トレンチ底面にドレインコンタクトを設けるタイプ（以下、ＴＬＰＭ／Ｄとする）と、トレンチ底面にソースコンタクトを設けるタイプ（以下、ＴＬＰＭ／Ｓとする）がある（たとえば、特許文献１、非特許文献１および非特許文献２参照。）。
In recent years, with the rapid spread of portable information devices and the advancement of communication technology, the importance of power ICs incorporating power MOSFETs has increased. A power IC that integrates a lateral power MOSFET and a control circuit is smaller, lower power consumption, higher reliability, and lower cost than a conventional power MOSFET combined with a control drive circuit. Etc. are expected. Therefore, development of high-performance lateral power MOSFETs based on the CMOS process has been actively conducted.
Recently, compared to a conventional planar type lateral power MOSFET, it is possible to further reduce the on-resistance and to achieve higher integration when integrated in a power IC. Therefore, a trench lateral type power MOSFET (hereinafter referred to as TLPM). ) Is being actively developed. There are two types of TLPM: a type in which a drain contact is provided on the bottom surface of a trench (hereinafter referred to as TLPM / D) and a type in which a source contact is provided on a bottom surface of the trench (hereinafter referred to as TLPM / S). (See Patent Document 1 and Non-Patent Document 2.)
従来のＴＬＰＭ／ＤおよびＴＬＰＭ／Ｓの構成について説明する。図３６は、従来のＴＬＰＭ／Ｄの構成を示す断面図である。図３６に示すように、ｐ-半導体基板１にトレンチ２が形成されている。トレンチ２内は、外側から中心に向かって順に設けられたゲート絶縁膜３、ゲート電極４、層間絶縁膜５および埋め込み電極６により埋められている。トレンチ２の下半部には、耐圧を確保するためにゲート絶縁膜３よりも厚い絶縁膜７が設けられている。
トレンチ２の下半部は、ｎ - 拡張ドレイン領域８により囲まれている。ｎ+ドレイン領域９は、ｎ - 拡張ドレイン領域８においてトレンチ２の底面の下側に設けられている。前記埋め込み電極６は、トレンチ２の底面において、ｎ + ドレイン領域９に電気的に接続している。トレンチ２の上半部の外側は、ｐベース領域１０となっている。
The configuration of conventional TLPM / D and TLPM / S will be described. FIG. 36 is a cross-sectional view showing a configuration of a conventional TLPM / D. As shown in FIG. 36, trench 2 is formed in p − semiconductor substrate 1. The trench 2 is filled with a gate insulating film 3, a gate electrode 4, an interlayer insulating film 5, and a buried electrode 6 provided in order from the outside toward the center. An insulating film 7 thicker than the gate insulating film 3 is provided in the lower half of the trench 2 in order to ensure a withstand voltage.
The lower half of the trench 2 is surrounded by the n − extended drain region 8. The n + drain region 9 is provided below the bottom surface of the trench 2 in the n − extended drain region 8. The buried electrode 6 is electrically connected to the n + drain region 9 on the bottom surface of the trench 2. The outside of the upper half of the trench 2 is a p base region 10.
ｎ + ソース領域１１は、ｐベース領域１０においてトレンチ２のすぐ外側に設けられている。ｐ + プラグ領域１２は、ｐベース領域１０内に設けられている。ドレイン電極１３は、前記埋め込み電極６の上端に電気的に接続している。また、ソース電極１４は、基板表面の層間絶縁膜１５を貫通して、ｎ + ソース領域１１とｐ+プラグ領域１２の両方に電気的に接続している。
図３７は、従来のＴＬＰＭ／Ｓの構成を示す断面図である。図３７に示すように、ｐ - 半導体基板１に形成されたトレンチ２内は、外側から中心に向かって順に設けられたゲート絶縁膜３、ゲート電極４、層間絶縁膜５および埋め込み電極６により埋められている。トレンチ２の上半部のすぐ外側には、耐圧を確保するためにゲート絶縁膜３よりも厚い絶縁膜７が設けられている。
The n + source region 11 is provided just outside the trench 2 in the p base region 10. The p + plug region 12 is provided in the p base region 10. The drain electrode 13 is electrically connected to the upper end of the buried electrode 6. The source electrode 14 penetrates the interlayer insulating film 15 on the substrate surface and is electrically connected to both the n + source region 11 and the p + plug region 12.
FIG. 37 is a cross-sectional view showing the structure of a conventional TLPM / S. As shown in FIG. 37, the trench 2 formed in the p − semiconductor substrate 1 is filled with a gate insulating film 3, a gate electrode 4, an interlayer insulating film 5, and a buried electrode 6 provided in order from the outside toward the center. It has been. An insulating film 7 thicker than the gate insulating film 3 is provided immediately outside the upper half of the trench 2 to ensure a withstand voltage.
トレンチ２の下半部は、ｐベース領域１０により囲まれている。ｎ + ソース領域１１は、ｐベース領域１０においてトレンチ２の底面の下側に設けられている。前記埋め込み電極６は、トレンチ２の底面において、ｎ + ソース領域１１に電気的に接続している。トレンチ２の上半部の外側は、ｎ - 拡張ドレイン領域８となっている。ｎ + ドレイン領域９は、ｎ-拡張ドレイン領域８内に設けられている。ドレイン電極１３は、基板表面の層間絶縁膜１５およびその上の層間絶縁膜１６を貫通して、ｎ + ドレイン領域９に電気的に接続している。また、ソース電極１４は、層間絶縁膜１６を貫通して、前記埋め込み電極６の上端に電気的に接続している。
一般にＭＯＳＦＥＴにおいては、単位面積あたりのオン抵抗が低い方が望ましい。単位面積あたりのチャネル幅（以下、チャネル密度とする）は、単位面積あたりのオン抵抗を決める重要なパラメータの一つであり、ＭＯＳＦＥＴのデバイスピッチに反比例する。図３６または図３７に示すＴＬＰＭでは、トレンチ２の側壁にトランジスタが形成されているので、デバイスピッチが従来のプレーナ型パワーＭＯＳＦＥＴの半分程度になる。したがって、従来のプレーナ型パワーＭＯＳＦＥＴと比べて、ＴＬＰＭではチャネル密度がおおよそ２倍となり、オン抵抗が半減する。
The lower half of the trench 2 is surrounded by the p base region 10. The n + source region 11 is provided below the bottom surface of the trench 2 in the p base region 10. The buried electrode 6 is electrically connected to the n + source region 11 on the bottom surface of the trench 2. The outside of the upper half of the trench 2 is an n − extended drain region 8. The n + drain region 9 is provided in the n − extended drain region 8. The drain electrode 13 penetrates through the interlayer insulating film 15 on the substrate surface and the interlayer insulating film 16 thereon, and is electrically connected to the n + drain region 9. The source electrode 14 penetrates the interlayer insulating film 16 and is electrically connected to the upper end of the buried electrode 6.
In general, in a MOSFET, it is desirable that the on-resistance per unit area is low. The channel width per unit area (hereinafter referred to as channel density) is one of the important parameters that determine the on-resistance per unit area and is inversely proportional to the MOSFET device pitch. In the TLPM shown in FIG. 36 or FIG. 37, since the transistor is formed on the sidewall of the trench 2, the device pitch is about half that of the conventional planar type power MOSFET. Therefore, compared with the conventional planar power MOSFET, the channel density is approximately doubled in TLPM, and the on-resistance is halved.
しかしながら、ＭＯＳＦＥＴは、多数キャリアによって動作するモノポーラ・デバイスであり、電流はデバイス表面で流れるだけである。したがって、単位面積あたりのオン抵抗の低減化にはいまだ改善の余地が残されている。また、ＭＯＳＦＥＴをパワーＩＣに搭載する際には、接合分離技術によって素子同士を分離することになる。したがって、ＴＬＰＭと、これを制御するためのＣＭＯＳデバイスとを一体化させると、トランジスタ同士の相互作用によりラッチアッブが発生するおそれがある。
そこで、ＭＯＳＦＥＴの代わりに絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）を用い、誘電体分離技術により素子同士を分離する構成が提案されている。ＩＧＢＴは、バイポーラ・デバイスであるため、伝導度変調を利用してオン抵抗を下げることができるという利点を有する。本出願人は、ＳＯＩ（シリコン・オン・インシュレータ）技術を適用したプレーナ型の横型ＩＧＢＴについて先に出願している（たとえば、特許文献２参照。）。
However, MOSFETs are monopolar devices that operate with majority carriers, and current only flows at the device surface. Therefore, there is still room for improvement in reducing the on-resistance per unit area. Further, when the MOSFET is mounted on the power IC, the elements are separated from each other by a junction separation technique. Therefore, when the TLPM and the CMOS device for controlling the TLPM are integrated, there is a possibility that latch-up occurs due to the interaction between the transistors.
Therefore, a configuration has been proposed in which an insulated gate bipolar transistor (hereinafter referred to as IGBT) is used in place of the MOSFET, and elements are separated from each other by a dielectric separation technique. Since the IGBT is a bipolar device, it has an advantage that the on-resistance can be lowered by using conductivity modulation. The present applicant has previously applied for a planar lateral IGBT to which SOI (silicon on insulator) technology is applied (for example, refer to Patent Document 2).
図３８は、従来のプレーナ型の横型ＩＧＢＴの構成を示す断面図である。図３８に示すように、ｎ型単結晶シリコン半導体層２１が、支持基板２２の表面に設けられた酸化膜２３上に積層されている。素子形成領域２４は、トレンチ分離領域２５によって、シリコン半導体層２１に島状に分離されて形成されている。トレンチ分離領域２５は、シリコン半導体層２１を貫通して酸化膜２３に達する分離溝２６と、この分離溝２６の内面に設けられた誘電体膜２７と、誘電体膜２７の内側を埋めるポリシリコン２８により構成されている。
素子形成領域２４において、シリコン半導体層２１の表面層には、ｎ - ドリフト領域２９が設けられている。ｐ+コレクタ領域３０は、ｎ - ドリフト領域２９内に設けられている。また、素子形成領域２４において、シリコン半導体層２１の表面層には、ｐベース領域３１がｎ - ドリフト領域２９から離れて設けられている。ｐベース領域３１内には、ｎ + エミッタ領域３２およびｐ+ベース領域３３が設けられている。
FIG. 38 is a cross-sectional view showing a configuration of a conventional planar lateral IGBT. As shown in FIG. 38, the n-type single crystal silicon semiconductor layer 21 is laminated on the oxide film 23 provided on the surface of the support substrate 22. The element formation region 24 is formed in the island shape in the silicon semiconductor layer 21 by the trench isolation region 25. The trench isolation region 25 penetrates the silicon semiconductor layer 21 and reaches the oxide film 23, a dielectric film 27 provided on the inner surface of the isolation groove 26, and polysilicon filling the inside of the dielectric film 27. 28.
In the element formation region 24, an n − drift region 29 is provided in the surface layer of the silicon semiconductor layer 21. The p + collector region 30 is provided in the n − drift region 29. In the element formation region 24, a p base region 31 is provided on the surface layer of the silicon semiconductor layer 21 apart from the n − drift region 29. An n + emitter region 32 and a p + base region 33 are provided in the p base region 31.
ｎ + エミッタ領域３２とｎ-ドリフト領域２９との間のシリコン半導体層２１の表面上には、ゲート絶縁膜３４を介してゲート電極３５が設けられている。コレクタ電極３６は、ｐ + コレクタ領域３０に電気的に接続されている。エミッタ電極３７は、ｎ+エミッタ領域３２とｐ + ベース領域３３の両方に電気的に接続されている。
図３８に示すプレーナ型の横型ＩＧＢＴのオン抵抗は、同じデバイスサイズのプレーナ型の横型ＭＯＳＦＥＴの４分の１になるので、図３６または図３７に示すＴＬＰＭの２分の１に低減されることになる。また、ＳＯＩ構造により支持基板２２と素子とが分離されているため、基板電流を防ぐことができるので、スイッチングロスの低減と高速化を図ることができる。さらに、誘電体分離技術の採用により、ＩＧＢＴ同士、またはＩＧＢＴとＣＭＯＳデバイスとを一体化させた際に、ＩＧＢＴとトランジスタ間の相互作用を解消することができるので、寄生サイリスタのラッチアップを解消することができる。
The on-resistance of the planar lateral IGBT shown in FIG. 38 is one-fourth that of a planar lateral MOSFET of the same device size, so that it is reduced to one-half that of the TLPM shown in FIG. 36 or FIG. become. Further, since the support substrate 22 and the element are separated by the SOI structure, the substrate current can be prevented, so that the switching loss can be reduced and the speed can be increased. Furthermore, by adopting dielectric isolation technology, when IGBTs or IGBTs and CMOS devices are integrated, the interaction between IGBTs and transistors can be eliminated, thereby eliminating parasitic thyristor latch-up. be able to.
しかしながら、従来のプレーナ型の横型ＩＧＢＴでは、ドリフト領域が横方向、すなわち素子の厚さ方向に直交する方向に形成されているので、耐圧を上げようとするとドリフト領域を横方向に延ばさなければならない。そのため、高集積化の妨げとなるという問題点がある。また、ドリフト領域を横方向に延ばすことによるデバイスピッチの増大により、オン抵抗が増大するという問題点もある。
本発明は、上記問題点に鑑みてなされたものであって、デバイスピッチが小さく、高集積化が可能なトレンチ横型ＩＧＢＴ（以下、ＴＬ−ＩＧＢＴとする）を備えた半導体装置を提供することを目的とする。また、本発明は、ＴＬ−ＩＧＢＴを備えた半導体装置において、ＴＬ−ＩＧＢＴの基板電流を解消してスイッチングロスの低減と高速化を実現することを目的とする。
However, in the conventional planar type lateral IGBT, since the drift region is formed in the lateral direction, that is, in the direction orthogonal to the thickness direction of the element, the drift region must be extended in the lateral direction in order to increase the breakdown voltage. . For this reason, there is a problem that high integration is hindered. Another problem is that the on-resistance increases due to an increase in the device pitch by extending the drift region in the lateral direction.
The present invention has been made in view of the above problems, and provides a semiconductor device including a trench lateral IGBT (hereinafter referred to as TL-IGBT) that has a small device pitch and can be highly integrated. Objective. It is another object of the present invention to reduce the switching loss and increase the speed by eliminating the substrate current of the TL-IGBT in a semiconductor device including the TL-IGBT.
さらに、本発明は、ＴＬ−ＩＧＢＴを備えた半導体装置において、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることを目的とする。さらにまた、本発明は、ＴＬ−ＩＧＢＴ同士を一体化させた半導体装置においてラッチアップを防ぐこと、あるいはＴＬ−ＩＧＢＴとＣＭＯＳデバイス等を一体化させた半導体装置においてトランジスタ間の相互作用による誤動作を防ぐことを目的とする。 Furthermore, an object of the present invention is to lower the on-resistance in a semiconductor device including a TL-IGBT as compared with a TLPM or a planar lateral IGBT. Furthermore, the present invention prevents latch-up in a semiconductor device in which TL-IGBTs are integrated, or prevents malfunction due to interaction between transistors in a semiconductor device in which TL-IGBT and a CMOS device are integrated. For the purpose.
上記目的を達成するため、第１の発明にかかる半導体装置は、半導体層に形成されたトレンチの底面の下側に設けられた第１導電型のコレクタ領域と、前記半導体層の表面層において前記トレンチの外側に設けられた第２導電型のエミッタ領域と、前記エミッタ領域と前記コレクタ領域との間に設けられた第１導電型のベース領域と、前記ベース領域と前記コレクタ領域との間に設けられた第２導電型のドリフト領域と、前記トレンチの内側に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記ゲート電極の内側に設けられた層間絶縁膜と、前記層間絶縁膜の内側に設けられ、前記トレンチの底面で前記コレクタ領域に電気的に接続する埋め込み電極と、前記埋め込み電極に電気的に接続するコレクタ電極と、前記エミッタ領域と前記ベース領域の両方に電気的に接続するエミッタ電極と、を具備することを特徴とする。 In order to achieve the above object, a semiconductor device according to a first aspect of the present invention includes a collector region of a first conductivity type provided below a bottom surface of a trench formed in a semiconductor layer, and a surface layer of the semiconductor layer. A second conductivity type emitter region provided outside the trench; a first conductivity type base region provided between the emitter region and the collector region; and between the base region and the collector region. A second conductivity type drift region provided; a gate insulating film provided inside the trench; a gate electrode provided inside the gate insulating film; and an interlayer insulation provided inside the gate electrode A buried electrode electrically connected to the collector region at the bottom of the trench, and a collector electrode electrically connected to the buried electrode , Characterized by comprising, an emitter electrode both electrically connected to between the emitter region and the base region.
第１の発明において、さらに、前記トレンチの下半部に前記ゲート絶縁膜よりも厚い絶縁膜を有していたり、前記コレクタ領域を囲む第２導電型のバッファ領域を有する構成であってもよい。また、半導体装置が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって周囲から絶縁された素子形成領域内に形成されていてもよいし、前記半導体層は、絶縁層上に積層されたシリコン半導体でできていてもよい。
第１の発明によれば、半導体基板に形成されたトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するＴＬ−ＩＧＢＴを備えた半導体装置が得られる。また、ＳＯＩ基板上にＴＬ−ＩＧＢＴが形成された半導体装置が得られる。
また、上記目的を達成するため、第２の発明にかかる半導体装置は、半導体層に形成されたトレンチの底面の下側に設けられた第２導電型のエミッタ領域と、前記半導体層の表面層において前記トレンチの外側に設けられた第１導電型のコレクタ領域と、前記エミッタ領域と前記コレクタ領域との間に設けられた第１導電型のベース領域と、前記ベース領域と前記コレクタ領域との間に設けられた第２導電型のドリフト領域と、前記トレンチの内側に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記ゲート電極の内側に設けられた層間絶縁膜と、前記層間絶縁膜の内側に設けられ、前記トレンチの底面で前記エミッタ領域に電気的に接続する埋め込み電極と、前記埋め込み電極に電気的に接続するエミッタ電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を具備することを特徴とする。
In the first invention, the lower half of the trench may further include an insulating film thicker than the gate insulating film, or may have a second conductivity type buffer region surrounding the collector region. . The semiconductor device may be formed in an element formation region insulated from the periphery by a trench isolation region in which an insulating film is formed on an inner surface of the isolation groove penetrating the semiconductor layer, and the semiconductor layer is insulated You may be made from the silicon semiconductor laminated | stacked on the layer.
According to the first invention, a semiconductor device having a TL-IGBT having a gate electrode in a trench formed in a semiconductor substrate and having a current path in the vicinity of the sidewall or bottom of the trench is obtained. In addition, a semiconductor device in which a TL-IGBT is formed over an SOI substrate can be obtained.
In order to achieve the above object, a semiconductor device according to a second invention comprises a second conductivity type emitter region provided below a bottom surface of a trench formed in a semiconductor layer, and a surface layer of the semiconductor layer. A first conductivity type collector region provided outside the trench, a first conductivity type base region provided between the emitter region and the collector region, and the base region and the collector region. A second conductivity type drift region provided therebetween, a gate insulating film provided inside the trench, a gate electrode provided inside the gate insulating film, and provided inside the gate electrode; An interlayer insulating film; a buried electrode provided inside the interlayer insulating film and electrically connected to the emitter region at a bottom surface of the trench; and an emitter electrically connected to the buried electrode. And the electrode, characterized by comprising a collector electrode electrically connected to the collector region.
第２の発明において、さらに、前記トレンチの上半部に前記ゲート絶縁膜よりも厚い絶縁膜を有していたり、前記コレクタ領域を囲む第２導電型のバッファ領域を有する構成であってもよい。また、半導体装置が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって周囲から絶縁された素子形成領域内に形成されていてもよいし、前記半導体層は、絶縁層上に積層されたシリコン半導体でできていてもよい。
第２の発明によれば、半導体基板に形成されたトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するＴＬ−ＩＧＢＴを備えた半導体装置が得られる。また、ＳＯＩ基板上にＴＬ−ＩＧＢＴが形成された半導体装置が得られる。
また、上記目的を達成するため、第３の発明にかかる半導体装置は、絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域による誘電体分離によって複数の素子形成領域に分割されており、前記複数の素子形成領域のうちの第１の素子形成領域には、前記第１の発明にかかる半導体装置が形成され、前記複数の素子形成領域のうちの第２の素子形成領域には、前記第１の発明にかかる半導体装置で、かつ前記第１の素子形成領域に形成された半導体装置とは導電型が異なる半導体装置が形成されていることを特徴とする。あるいは、誘電体分離されている第１の素子形成領域および第２の素子形成領域には、それぞれ前記第１の発明にかかる半導体装置および前記第２の発明にかかる半導体装置が形成されていてもよいし、第１の素子形成領域および第２の素子形成領域に形成されている半導体装置が前記第２の発明にかかる半導体装置であり、かつ導電型が異なるもの同士であってもよい。
In the second invention, the upper half of the trench may have an insulating film thicker than the gate insulating film, or may have a second conductivity type buffer region surrounding the collector region. . The semiconductor device may be formed in an element formation region insulated from the periphery by a trench isolation region in which an insulating film is formed on an inner surface of the isolation groove penetrating the semiconductor layer, and the semiconductor layer is insulated You may be made from the silicon semiconductor laminated | stacked on the layer.
According to the second invention, a semiconductor device including a TL-IGBT having a gate electrode in a trench formed in a semiconductor substrate and having a current path near the side wall or bottom surface of the trench can be obtained. In addition, a semiconductor device in which a TL-IGBT is formed over an SOI substrate can be obtained.
In order to achieve the above object, a semiconductor device according to a third aspect of the present invention is a trench isolation region in which a silicon semiconductor layer stacked on an insulating layer has an insulating film formed on the inner surface of the isolation trench that penetrates the semiconductor layer. The semiconductor device according to the first invention is formed in a first element formation region of the plurality of element formation regions, and the plurality of element formation regions are separated by dielectric separation by In the second element formation region of the element formation regions, a semiconductor device according to the first invention and having a conductivity type different from that of the semiconductor device formed in the first element formation region is formed. It is characterized by being. Alternatively, even if the semiconductor device according to the first invention and the semiconductor device according to the second invention are formed in the first element formation region and the second element formation region, respectively, which are dielectrically separated, respectively. Alternatively, the semiconductor devices formed in the first element formation region and the second element formation region may be semiconductor devices according to the second aspect of the invention, and those having different conductivity types may be used.
第３の発明によれば、ＴＬ−ＩＧＢＴ同士が、誘電体分離技術により素子分離された状態で一体化された構成の半導体装置が得られる。
また、上記目的を達成するため、第４の発明にかかる半導体装置は、絶縁層上に積層されたシリコン半導体層が、前記半導体層を貫通する分離溝内面に絶縁膜が形成されたトレンチ分離領域によって複数の素子形成領域に誘電体分離されており、第１の素子形成領域には、前記第１または前記第２の発明にかかる半導体装置が形成され、第２の素子形成領域には、前記第１の素子形成領域に形成された半導体装置を制御するプレーナ型のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの一方または両方が形成されていることを特徴とする。第４の発明において、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが、誘電体分離された異なる素子形成領域に形成されていてもよい。
According to the third invention, a semiconductor device having a configuration in which TL-IGBTs are integrated in a state where elements are separated by a dielectric separation technique is obtained.
In order to achieve the above object, a semiconductor device according to a fourth aspect of the present invention is a trench isolation region in which a silicon semiconductor layer stacked on an insulating layer has an insulating film formed on the inner surface of the isolation trench that penetrates the semiconductor layer. The semiconductor device according to the first or second invention is formed in the first element formation region, and the second element formation region includes the semiconductor device according to the first or second invention. One or both of a planar type p-channel MOSFET and an n-channel MOSFET for controlling the semiconductor device formed in the first element formation region are formed. In the fourth invention, the p-channel MOSFET and the n-channel MOSFET may be formed in different element formation regions separated by dielectrics.
第４の発明によれば、ＴＬ−ＩＧＢＴとＣＭＯＳデバイス等とが、誘電体分離技術により素子分離された状態で一体化された構成の半導体装置が得られる。 According to the fourth invention, a semiconductor device having a configuration in which a TL-IGBT and a CMOS device or the like are integrated in a state where elements are separated by a dielectric separation technique can be obtained.
本発明によれば、半導体基板に形成されたトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するＴＬ−ＩＧＢＴを備えた半導体装置が得られる。したがって、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。
また、ＳＯＩ基板上にＴＬ−ＩＧＢＴが形成されることにより、ＴＬ−ＩＧＢＴの基板電流を解消してスイッチングロスの低減と高速化を実現することができる。また、ＴＬ−ＩＧＢＴ同士が誘電体分離技術により素子分離されることにより、ラッチアップを防ぐことができる。また、ＴＬ−ＩＧＢＴとＣＭＯＳデバイス等とが誘電体分離技術により素子分離されることにより、トランジスタ間の相互作用による誤動作を防ぐことができる。
According to the present invention, a semiconductor device including a TL-IGBT having a gate electrode in a trench formed in a semiconductor substrate and having a current path near the side wall or bottom surface of the trench can be obtained. Accordingly, high integration can be achieved, and on-resistance can be made lower than that of TLPM or planar type lateral IGBT.
In addition, by forming the TL-IGBT on the SOI substrate, it is possible to eliminate the substrate current of the TL-IGBT and reduce the switching loss and increase the speed. In addition, since the TL-IGBTs are separated from each other by a dielectric separation technique, latch-up can be prevented. In addition, since the TL-IGBT and the CMOS device or the like are separated by a dielectric separation technique, malfunction due to interaction between transistors can be prevented.
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。実施の形態１の半導体装置は、トレンチ底面にコレクタコンタクトを設けたＴＬ−ＩＧＢＴ（以下、ＴＬ−ＩＧＢＴ／Ｃとする）である。図１に示すように、このＴＬ−ＩＧＢＴ／Ｃ２００は、ｐ - 型単結晶シリコン半導体層（以下、ｐ-半導体層とする）１０１を、半導体支持基板（以下、支持基板とする）１０２の表面に絶縁層として設けられた酸化膜１０３上に積層した構成のＳＯＩ基板１００に形成されている。
素子形成領域１０４は、トレンチ分離領域１０５によって、ｐ - 半導体層１０１に島状に形成されている。トレンチ分離領域１０５は、ｐ - 半導体層１０１を貫通して酸化膜１０３に達する分離溝１０６と、この分離溝１０６の内面に設けられた絶縁膜１０７と、絶縁膜１０７の内側を埋める導電体としてのポリシリコン１０８により構成されている。分離溝１０６は、絶縁膜１０７のみで埋めてもよい。実施の形態２以降においても同様に分離溝１０６は、絶縁膜１０７のみで埋めてもよい。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention. The semiconductor device of the first embodiment is a TL-IGBT (hereinafter referred to as TL-IGBT / C) in which a collector contact is provided on the bottom of a trench. As shown in FIG. 1, this TL-IGBT / C200 includes a p − type single crystal silicon semiconductor layer (hereinafter referred to as a p − semiconductor layer) 101 and a surface of a semiconductor support substrate (hereinafter referred to as a support substrate) 102. The SOI substrate 100 is stacked on an oxide film 103 provided as an insulating layer.
The element formation region 104 is formed in an island shape in the p − semiconductor layer 101 by the trench isolation region 105. The trench isolation region 105 includes an isolation trench 106 that reaches the oxide film 103 through the p − semiconductor layer 101, an insulating film 107 provided on the inner surface of the isolation trench 106, and a conductor that fills the inside of the insulating film 107. The polysilicon 108 is formed. The isolation trench 106 may be filled only with the insulating film 107. Similarly in the second embodiment and later, the isolation trench 106 may be filled only with the insulating film 107.
ＴＬ−ＩＧＢＴ／Ｃ２００は、素子形成領域１０４に形成されている。ＴＬ−ＩＧＢＴ／Ｃ２００は、ゲート絶縁膜２０３、ゲート電極２０４、第１の層間絶縁膜２０５、埋め込み電極２０６、第２の層間絶縁膜２０７、ｎ - ドリフト領域２０８、ｎ+バッファ領域２１５、ｐ + コレクタ領域２０９、ｐベース領域２１０、ｎ+エミッタ領域２１１、ｐ + プラグ領域２１２、コレクタ電極２１３、エミッタ電極２１４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。
素子形成領域１０４において、ｐ - 半導体層１０１にはトレンチ２０２が形成されている。ゲート絶縁膜２０３は、トレンチ２０２の側壁の上半部に設けられている。ゲート電極２０４は、ゲート絶縁膜２０３の内側に設けられている。トレンチ２０２の下半部には、耐圧を確保するためにゲート絶縁膜２０３よりも厚い第２の層間絶縁膜２０７が設けられている。
The TL-IGBT / C200 is formed in the element formation region 104. The TL-IGBT / C 200 includes a gate insulating film 203, a gate electrode 204, a first interlayer insulating film 205, a buried electrode 206, a second interlayer insulating film 207, an n − drift region 208, an n + buffer region 215, p + A collector region 209, a p base region 210, an n + emitter region 211, a p + plug region 212, a collector electrode 213, an emitter electrode 214, a third interlayer insulating film 109, and a passivation film 110 are provided.
In the element formation region 104, a trench 202 is formed in the p − semiconductor layer 101. The gate insulating film 203 is provided on the upper half of the sidewall of the trench 202. The gate electrode 204 is provided inside the gate insulating film 203. In the lower half of the trench 202, a second interlayer insulating film 207 thicker than the gate insulating film 203 is provided to ensure a withstand voltage.
ゲート電極２０４および第２の層間絶縁膜２０７の内側には、第１の層間絶縁膜２０５が設けられている。埋め込み電極２０６は、第１の層間絶縁膜２０５の内側に設けられている。トレンチ２０２は、これらゲート絶縁膜２０３、ゲート電極２０４、第２の層間絶縁膜２０７、第１の層間絶縁膜２０５および埋め込み電極２０６により埋められている。
トレンチ２０２の下半部は、ｎ - ドリフト領域２０８により囲まれている。ｎ+バッファ領域２１５は、ｎ - ドリフト領域２０８においてトレンチ２０２の底面の下側に設けられている。ｐ + コレクタ領域２０９は、ｎ+バッファ領域２１５においてトレンチ２０２の底面に沿って設けられている。前記埋め込み電極２０６は、トレンチ２０２の底面において、ｐ + コレクタ領域２０９に電気的に接続している。
A first interlayer insulating film 205 is provided inside the gate electrode 204 and the second interlayer insulating film 207. The embedded electrode 206 is provided inside the first interlayer insulating film 205. The trench 202 is filled with the gate insulating film 203, the gate electrode 204, the second interlayer insulating film 207, the first interlayer insulating film 205, and the buried electrode 206.
The lower half of the trench 202 is surrounded by the n − drift region 208. The n + buffer region 215 is provided below the bottom surface of the trench 202 in the n − drift region 208. The p + collector region 209 is provided along the bottom surface of the trench 202 in the n + buffer region 215. The buried electrode 206 is electrically connected to the p + collector region 209 on the bottom surface of the trench 202.
トレンチ２０２の上半部の外側は、ｐベース領域２１０となっている。ｎ + エミッタ領域２１１は、ｐベース領域２１０においてトレンチ２０２のすぐ外側に設けられている。つまり、ｐベース領域２１０は、ｎ + エミッタ領域２１１とｎ-ドリフト領域２０８との間に設けられている。ｐ + プラグ領域２１２は、ｐベース領域２１０内において、ｎ+エミッタ領域２１１の外側に設けられている。
コレクタ電極２１３は、第３の層間絶縁膜１０９を貫通して前記埋め込み電極２０６の上端に電気的に接続している。また、エミッタ電極２１４は、第３の層間絶縁膜１０９およびＳＯＩ基板１００表面の酸化膜１１１を貫通して、ｎ + エミッタ領域２１１とｐ+プラグ領域２１２の両方に電気的に接続している。これら電極２１３，２１４はパッシベーション膜１１０により被覆されている。
A p base region 210 is formed outside the upper half of the trench 202. The n + emitter region 211 is provided just outside the trench 202 in the p base region 210. That is, the p base region 210 is provided between the n + emitter region 211 and the n − drift region 208. The p + plug region 212 is provided outside the n + emitter region 211 in the p base region 210.
The collector electrode 213 penetrates the third interlayer insulating film 109 and is electrically connected to the upper end of the buried electrode 206. The emitter electrode 214 penetrates the third interlayer insulating film 109 and the oxide film 111 on the surface of the SOI substrate 100 and is electrically connected to both the n + emitter region 211 and the p + plug region 212. These electrodes 213 and 214 are covered with a passivation film 110.
つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｃ２００の製造プロセスについて説明する。図２〜図４は、ＴＬ−ＩＧＢＴ／Ｃ２００の製造途中の状態を示す断面図である。
まず、図２に示すように、ＳＯＩ基板１００の酸化膜１０３をエッチングストッパーとしてエッチングをおこない、ＳＯＩ基板１００に、ｐ - 半導体層１０１を貫通して酸化膜１０３に達する分離溝１０６を形成する。そして、その分離溝１０６の内面に酸化膜よりなる絶縁膜１０７を形成し、さらにその内側にポリシリコン１０８を堆積して、分離溝１０６を埋める。その後、エッチバックして、ＳＯＩ基板１００表面を平坦化する。分離溝１０６は絶縁膜１０７のみで埋めてもよい。実施の形態２以降も同様に分離溝１０６を絶縁膜１０７のみで埋めてもよい。
ついで、１回目のトレンチエッチングをおこない、素子形成領域１０４に１段目のトレンチ２２１を形成する。そして、１段目のトレンチ２２１の内壁を酸化して、１段目のトレンチ２２１の内壁にゲート絶縁膜２０３を形成する。ついで、窒化膜１２１を積層し、この窒化膜１２１を、１段目のトレンチ２２１の側壁部分のゲート絶縁膜２０３の表面にのみ残す。
Below, the manufacturing process of TL-IGBT / C200 of the structure mentioned above is demonstrated. 2-4 is sectional drawing which shows the state in the middle of manufacture of TL-IGBT / C200.
First, as shown in FIG. 2, etching is performed using the oxide film 103 of the SOI substrate 100 as an etching stopper, and an isolation groove 106 penetrating the p − semiconductor layer 101 and reaching the oxide film 103 is formed in the SOI substrate 100. Then, an insulating film 107 made of an oxide film is formed on the inner surface of the separation groove 106, and polysilicon 108 is further deposited on the inner side to fill the separation groove 106. Thereafter, etch back is performed to planarize the surface of the SOI substrate 100. The isolation trench 106 may be filled only with the insulating film 107. In the second and subsequent embodiments as well, the isolation trench 106 may be filled only with the insulating film 107.
Next, the first trench etching is performed to form a first-stage trench 221 in the element formation region 104. Then, the inner wall of the first-stage trench 221 is oxidized to form a gate insulating film 203 on the inner wall of the first-stage trench 221. Next, a nitride film 121 is stacked, and this nitride film 121 is left only on the surface of the gate insulating film 203 on the side wall portion of the first-stage trench 221.
残った窒化膜１２１をマスクとして２回目のトレンチエッチングをおこない、１段目のトレンチ２２１の底面を掘り下げて２段目のトレンチ２２２を形成する。つづいて、２段目のトレンチ２２２からｎ型不純物を導入し、ｎ - ドリフト領域２０８をトレンチ２０２の下半部を囲むように形成する。その後、２段目のトレンチ２２２の内壁に生成した酸化膜を除去する。ここまでの状態が図２に示されている。
ついで、図３に示すように、１段目のトレンチ２２１の側壁に窒化膜１２１を残したまま２段目のトレンチ２２２の内壁を酸化し、トレンチ２０２の下半部に第２の層間絶縁膜２０７を形成する。窒化膜１２１を除去した後、ポリシリコンよりなるゲート電極２０４を形成する。その後、２段目のトレンチ２２２の底面からｎ型不純物を導入し、ｎ + バッファ領域２１５を形成する。ＳＯＩ基板１００表面全面に酸化膜を堆積し、異方性ドライエッチングにより堆積された酸化膜をエッチングすることにより、２段目のトレンチ２２２の底面に開口部を形成し、２段目のトレンチ２２２の側壁に第１の層間絶縁膜２０５を形成し、ＳＯＩ基板１００表面上に酸化膜１１１を形成する。酸化膜を堆積する際には、２段目のトレンチ２２２の底面に形成される酸化膜の厚さよりも、トレンチ２２１、２２２形成領域以外のＳＯＩ基板１００表面上に形成される酸化膜の方が厚く形成されるため、異方性ドライエッチングにより２段目のトレンチ２２２の底面に開口部を形成すると酸化膜１１１が残る。その後、２段目のトレンチ２２２の底面開口部からｐ型不純物を導入し、ｐ + コレクタ領域２０９を形成する。
Second trench etching is performed using the remaining nitride film 121 as a mask, and the bottom of the first-stage trench 221 is dug down to form a second-stage trench 222. Subsequently, an n-type impurity is introduced from the second-stage trench 222 to form an n − drift region 208 so as to surround the lower half of the trench 202. Thereafter, the oxide film formed on the inner wall of the second-stage trench 222 is removed. The state up to this point is shown in FIG.
Next, as shown in FIG. 3, the inner wall of the second-stage trench 222 is oxidized while leaving the nitride film 121 on the side wall of the first-stage trench 221, and the second interlayer insulating film is formed in the lower half of the trench 202. 207 is formed. After removing the nitride film 121, a gate electrode 204 made of polysilicon is formed. Thereafter, n-type impurities are introduced from the bottom surface of the second-stage trench 222 to form an n + buffer region 215. An oxide film is deposited on the entire surface of the SOI substrate 100, and the oxide film deposited by anisotropic dry etching is etched to form an opening in the bottom surface of the second-stage trench 222, thereby forming the second-stage trench 222. A first interlayer insulating film 205 is formed on the sidewalls of the silicon oxide film, and an oxide film 111 is formed on the surface of the SOI substrate 100. When depositing the oxide film, the oxide film formed on the surface of the SOI substrate 100 other than the trench 221 and 222 forming regions is more than the thickness of the oxide film formed on the bottom surface of the second-stage trench 222. Since it is formed thick, the oxide film 111 remains when an opening is formed in the bottom surface of the second-stage trench 222 by anisotropic dry etching. Thereafter, a p-type impurity is introduced from the bottom opening of the second-stage trench 222 to form a p + collector region 209.
なお、ｎ + バッファ領域２１５、第１の層間絶縁膜２０５およびｐ+コレクタ領域２０９の形成順序は、適宜変更可能である。たとえば、ｎ + バッファ領域２１５の形成後、ｐ+コレクタ領域２０９を形成してから第１の層間絶縁膜２０５を形成してもよい。この場合には、ｎ + バッファ領域２１５を浅く形成することができるので、ｎ+バッファ領域２１５が比較的高濃度であっても、キャリア注入効率を下げることなく、高耐圧で、かつ低オン抵抗であるという特性が得られる。
ついで、トレンチ２０２内を埋め込み電極２０６で埋め、エッチバックしてＳＯＩ基板１００の表面を平坦化する。ここまでの状態が図３に示されている。ここで、埋め込み電極２０６を、タングステンなどの金属材料を用いて形成してもよいし、ｐ型不純物を含むドープトポリシリコンを用いて形成してもよい。ドープトポリシリコンを用いる場合には、ポリシリコンから２段目のトレンチ２２２の底面を介してｎ + バッファ領域２１５内へｐ型不純物が拡散する。したがって、ｐ型不純物のイオン注入をおこなわなくても、ｐ + コレクタ領域２０９を形成することができるので、工程が簡略化される。
Note that the order of forming the n + buffer region 215, the first interlayer insulating film 205, and the p + collector region 209 can be changed as appropriate. For example, after the n + buffer region 215 is formed, the first interlayer insulating film 205 may be formed after the p + collector region 209 is formed. In this case, since the n + buffer region 215 can be formed shallowly, even if the n + buffer region 215 has a relatively high concentration, it has a high breakdown voltage and a low on-resistance without reducing the carrier injection efficiency. The characteristic that it is is obtained.
Next, the trench 202 is filled with the buried electrode 206 and etched back to flatten the surface of the SOI substrate 100. The state up to here is shown in FIG. Here, the embedded electrode 206 may be formed using a metal material such as tungsten, or may be formed using doped polysilicon containing a p-type impurity. When doped polysilicon is used, p-type impurities diffuse from the polysilicon into the n + buffer region 215 through the bottom surface of the second-stage trench 222. Therefore, the p + collector region 209 can be formed without ion implantation of p-type impurities, and the process is simplified.
ついで、図４に示すように、第３の層間絶縁膜１０９を積層し、第３の層間絶縁膜１０９にコンタクトホールを開口し、素子形成領域１０４のトレンチ２０２の外側領域の基板表面と埋め込み電極２０６の表面を露出させる。ついで、トレンチ２０２の外側領域にｐベース領域２１０、ｎ + エミッタ領域２１１およびｐ+プラグ領域２１２を形成する。ここまでの状態が図４に示されている。ついで、コレクタ電極２１３およびエミッタ電極２１４を形成する。最後に、パッシベーション膜１１０を積層することによって、図１に示す構成のＴＬ−ＩＧＢＴ／Ｃ２００が完成する。
上述した実施の形態１によれば、ＴＬ−ＩＧＢＴ／Ｃ２００が、トレンチ２０２内にゲート電極２０４を有し、トレンチ２０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。たとえば、集積度が同じであれば、オン抵抗をＴＬＰＭの４分の１にすることができる。また、実施の形態１によれば、ＴＬ−ＩＧＢＴ／Ｃ２００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。
Next, as shown in FIG. 4, a third interlayer insulating film 109 is laminated, a contact hole is opened in the third interlayer insulating film 109, and the substrate surface and the buried electrode in the region outside the trench 202 in the element formation region 104 are formed. The surface of 206 is exposed. Next, a p base region 210, an n + emitter region 211 and a p + plug region 212 are formed in the outer region of the trench 202. The state up to this point is shown in FIG. Next, a collector electrode 213 and an emitter electrode 214 are formed. Finally, the passivation film 110 is laminated to complete the TL-IGBT / C 200 having the configuration shown in FIG.
According to the first embodiment described above, the TL-IGBT / C 200 has the gate electrode 204 in the trench 202 and the current path in the vicinity of the side wall or the bottom surface of the trench 202, and thus can be highly integrated. At the same time, the on-resistance can be made lower than that of TLPM or planar lateral IGBT. For example, if the integration degree is the same, the on-resistance can be reduced to a quarter of TLPM. Further, according to the first embodiment, since the TL-IGBT / C 200 is formed on the SOI substrate 100, the substrate current can be eliminated, and the switching loss can be reduced and the operation speed can be increased.
なお、図５に断面図を示すＴＬ−ＩＧＢＴ／Ｃ２３０のように、ｎ + バッファ領域の形成工程を省略して、トレンチ２０２の底面にｎ+バッファ領域２１５を設けない構成としてもよい。この場合には、製造工程を簡略化することができるだけでなく、ｎ - ドリフト領域２０８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
実施の形態２．
図６および図７は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態２の半導体装置は、トレンチ底面にエミッタコンタクトを設けたＴＬ−ＩＧＢＴ（以下、ＴＬ−ＩＧＢＴ／Ｅとする）である。
Note that, as in TL-IGBT / C230 whose cross-sectional view is shown in FIG. 5, the n + buffer region forming step may be omitted and the n + buffer region 215 may not be provided on the bottom surface of the trench 202. In this case, not only can the manufacturing process be simplified, but also high carrier injection efficiency can be obtained by optimizing the impurity concentration of the n − drift region 208, so that high breakdown voltage and low on-resistance can be obtained. The characteristic that there is.
Embodiment 2. FIG.
6 and 7 are cross-sectional views showing the configuration of the semiconductor device according to the second embodiment of the present invention, and show the cross-sectional configurations at different positions in the longitudinal direction of the trench. The semiconductor device of the second embodiment is a TL-IGBT (hereinafter referred to as TL-IGBT / E) in which an emitter contact is provided on the bottom surface of a trench.
図６および図７に示すように、このＴＬ−ＩＧＢＴ／Ｅ３００は、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００と同様に、支持基板１０２、酸化膜１０３およびｐ - 半導体層１０１よりなるＳＯＩ基板１００の素子形成領域１１４に形成されている。素子形成領域１１４は、実施の形態１と同様に、分離溝１０６、絶縁膜１０７およびポリシリコン１０８よりなるトレンチ分離領域１０５によって、ｐ - 半導体層１０１に島状に形成されている。
ＴＬ−ＩＧＢＴ／Ｅ３００は、ゲート絶縁膜３０３、ゲート電極３０４、第１の層間絶縁膜３０５、埋め込み電極３０６、第２の層間絶縁膜３０７、ｎ - ドリフト領域３０８、ｎ+バッファ領域３１５、ｐ + コレクタ領域３０９、ｐベース領域３１０、ｎ+エミッタ領域３１１、ｐ + プラグ領域３１２、コレクタ電極３１３、エミッタ電極３１４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。
As shown in FIGS. 6 and 7, this TL-IGBT / E300 is an SOI substrate 100 comprising a support substrate 102, an oxide film 103 and a p − semiconductor layer 101, like the TL-IGBT / C200 of the first embodiment. Is formed in the element formation region 114. The element formation region 114 is formed in an island shape on the p − semiconductor layer 101 by the trench isolation region 105 made of the isolation trench 106, the insulating film 107 and the polysilicon 108, as in the first embodiment.
The TL-IGBT / E300 includes a gate insulating film 303, a gate electrode 304, a first interlayer insulating film 305, a buried electrode 306, a second interlayer insulating film 307, an n − drift region 308, an n + buffer region 315, p + A collector region 309, a p base region 310, an n + emitter region 311, a p + plug region 312, a collector electrode 313, an emitter electrode 314, a third interlayer insulating film 109, and a passivation film 110 are provided.
素子形成領域１１４において、ｐ - 半導体層１０１にはトレンチ３０２が形成されている。ゲート絶縁膜３０３は、トレンチ３０２の側壁の下半部に設けられている。トレンチ３０２の上半部には、耐圧を確保するためにゲート絶縁膜３０３よりも厚い第２の層間絶縁膜３０７が設けられている。ゲート電極３０４は、ゲート絶縁膜３０３および第２の層間絶縁膜３０７の内側に設けられている。
ゲート電極３０４の内側には、第１の層間絶縁膜３０５が設けられている。この第１の層間絶縁膜３０５はＳＯＩ基板１００表面まで伸びている。埋め込み電極３０６は、第１の層間絶縁膜３０５の内側に設けられている。トレンチ３０２は、これらゲート絶縁膜３０３、ゲート電極３０４、第２の層間絶縁膜３０７、第１の層間絶縁膜３０５および埋め込み電極３０６により埋められている。
In the element formation region 114, a trench 302 is formed in the p − semiconductor layer 101. The gate insulating film 303 is provided in the lower half of the sidewall of the trench 302. A second interlayer insulating film 307 thicker than the gate insulating film 303 is provided in the upper half of the trench 302 to ensure a withstand voltage. The gate electrode 304 is provided inside the gate insulating film 303 and the second interlayer insulating film 307.
A first interlayer insulating film 305 is provided inside the gate electrode 304. The first interlayer insulating film 305 extends to the surface of the SOI substrate 100. The buried electrode 306 is provided inside the first interlayer insulating film 305. The trench 302 is filled with the gate insulating film 303, the gate electrode 304, the second interlayer insulating film 307, the first interlayer insulating film 305 and the buried electrode 306.
ｐベース領域３１０は、トレンチ３０２の底面の下側に設けられており、後述するように、ｎ + エミッタ領域３１１とｎ-ドリフト領域３０８との間に設けられている。ｎ + エミッタ領域３１１は、ｐベース領域３１０においてトレンチ３０２の底面に沿って設けられている（図６参照）。また、別の断面においては、ｐ + プラグ領域３１２が、ｐベース領域３１０においてトレンチ３０２の底面に沿って設けられている（図７参照）。
前記埋め込み電極３０６は、トレンチ３０２の底面において、ｎ + エミッタ領域３１１に電気的に接続している。また、埋め込み電極３０６は、ｐ + プラグ領域３１２にも電気的に接続している。これは、埋め込み電極３０６とｐ - 半導体層１０１とを電気的に接続することによってフローティングを防ぎ、大電流素子であっても耐圧を確保するためである。
The p base region 310 is provided below the bottom surface of the trench 302, and is provided between the n + emitter region 311 and the n − drift region 308, as will be described later. The n + emitter region 311 is provided along the bottom surface of the trench 302 in the p base region 310 (see FIG. 6). In another cross section, a p + plug region 312 is provided along the bottom surface of the trench 302 in the p base region 310 (see FIG. 7).
The buried electrode 306 is electrically connected to the n + emitter region 311 on the bottom surface of the trench 302. The buried electrode 306 is also electrically connected to the p + plug region 312. This is because the buried electrode 306 and the p − semiconductor layer 101 are electrically connected to prevent floating and ensure a breakdown voltage even for a large current element.
ｎ - ドリフト領域３０８は、トレンチ３０２の上半部の外側に設けられている。ｎ + バッファ領域３１５は、ｎ-ドリフト領域３０８の表面領域に設けられている。ｐ + コレクタ領域３０９は、ｎ+バッファ領域３１５の表面領域に設けられている。
エミッタ電極３１４は、第３の層間絶縁膜１０９を貫通して前記埋め込み電極３０６の上端に電気的に接続している。また、コレクタ電極３１３は、第３の層間絶縁膜１０９、第１の層間絶縁膜３０５および基板表面の酸化膜１１１を貫通してｐ + コレクタ領域３０９に電気的に接続している。これら電極３１３，３１４はパッシベーション膜１１０により被覆されている。
つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｅ３００の製造プロセスについて説明する。図８〜図１２は、ＴＬ−ＩＧＢＴ／Ｅ３００の製造途中の状態を示す断面図である。ただし、図８に示す断面構成は、図６の断面位置と図７の断面位置とで共通である。また、図９と図１０は、同じタイミングにおける断面構成を示しており、図９は図６と同じ断面位置の構成であり、図１０は図７と同じ断面位置の構成である。図１１および図１２も同様であり、図１１は図６と同じ断面位置の構成であり、図１２は図７と同じ断面位置の構成である。
The n − drift region 308 is provided outside the upper half of the trench 302. N + buffer region 315 is provided in the surface region of n − drift region 308. The p + collector region 309 is provided in the surface region of the n + buffer region 315.
The emitter electrode 314 penetrates the third interlayer insulating film 109 and is electrically connected to the upper end of the buried electrode 306. The collector electrode 313 penetrates the third interlayer insulating film 109, the first interlayer insulating film 305, and the oxide film 111 on the substrate surface and is electrically connected to the p + collector region 309. These electrodes 313 and 314 are covered with a passivation film 110.
Below, the manufacturing process of TL-IGBT / E300 of the structure mentioned above is demonstrated. 8-12 is sectional drawing which shows the state in the middle of manufacture of TL-IGBT / E300. However, the sectional configuration shown in FIG. 8 is common to the sectional position of FIG. 6 and the sectional position of FIG. 9 and 10 show a cross-sectional configuration at the same timing, FIG. 9 shows the configuration of the same cross-sectional position as FIG. 6, and FIG. 10 shows the configuration of the same cross-sectional position as FIG. 11 and FIG. 12 are the same, FIG. 11 is the structure of the same cross-sectional position as FIG. 6, and FIG. 12 is the structure of the same cross-sectional position as FIG.
まず、図８に示すように、ＳＯＩ基板１００の表面に酸化膜（マスク酸化膜）１１１を形成する。そして、ＳＯＩ基板１００の酸化膜１０３をエッチングストッパーとしてエッチングをおこない、ＳＯＩ基板１００に、ｐ - 半導体層１０１を貫通して酸化膜１０３に達する分離溝１０６を形成する。その分離溝１０６の内面に酸化膜よりなる絶縁膜１０７を形成し、さらにその内側にポリシリコン１０８を堆積して、分離溝１０６を埋める。その後、エッチバックして、ＳＯＩ基板１００表面を平坦化する。
ついで、１回目のトレンチエッチングをおこない、素子形成領域１１４に１段目のトレンチ３２１を形成する。そして、１段目のトレンチ３２１の側壁からｎ型不純物を導入し、ｎ - ドリフト領域３０８をトレンチ３０２の外側に形成する。その後、１段目のトレンチ３２１の側壁を酸化して、第２の層間絶縁膜３０７を形成する。
First, as shown in FIG. 8, an oxide film (mask oxide film) 111 is formed on the surface of the SOI substrate 100. Then, etching is performed using the oxide film 103 of the SOI substrate 100 as an etching stopper, and an isolation groove 106 that penetrates the p − semiconductor layer 101 and reaches the oxide film 103 is formed in the SOI substrate 100. An insulating film 107 made of an oxide film is formed on the inner surface of the separation groove 106, and polysilicon 108 is further deposited on the inner side to fill the separation groove 106. Thereafter, etch back is performed to planarize the surface of the SOI substrate 100.
Next, the first trench etching is performed to form a first-stage trench 321 in the element formation region 114. Then, n-type impurities are introduced from the side wall of the first-stage trench 321 to form the n − drift region 308 outside the trench 302. Thereafter, the second interlayer insulating film 307 is formed by oxidizing the side wall of the first-stage trench 321.
ついで、第２の層間絶縁膜３０７をマスクとして２回目のトレンチエッチングをおこない、１段目のトレンチ３２１の底面を掘り下げて２段目のトレンチ３２２を形成する。その後、２段目のトレンチ３２２の内壁に生成した酸化膜を除去する。ここまでの状態が図８に示されている。
ついで、図９および図１０に示すように、第２の層間絶縁膜３０７の内側および２段目のトレンチ３２２の内壁にゲート絶縁膜３０３を形成し、さらにその内側にポリシリコンよりなるゲート電極３０４を形成する。ついで、２段目のトレンチ３２２の底面からｐ型不純物を導入してｐベース領域３１０を形成する。また、図９に示す領域では、ｎ型不純物を導入してｎ + エミッタ領域３１１を形成し、図１０に示す領域では、ｐ型不純物を導入してｐ + プラグ領域３１２を形成する。
Next, the second trench etching is performed using the second interlayer insulating film 307 as a mask, and the bottom surface of the first-stage trench 321 is dug down to form the second-stage trench 322. Thereafter, the oxide film formed on the inner wall of the second-stage trench 322 is removed. The state up to this point is shown in FIG.
Next, as shown in FIGS. 9 and 10, a gate insulating film 303 is formed on the inner side of the second interlayer insulating film 307 and on the inner wall of the second-stage trench 322, and the gate electrode 304 made of polysilicon is further formed on the inner side thereof. Form. Next, a p-type impurity is introduced from the bottom surface of the second-stage trench 322 to form the p base region 310. Further, in the region shown in FIG. 9, an n + emitter region 311 is formed by introducing an n-type impurity, and in the region shown in FIG. 10, a p + plug region 312 is formed by introducing a p-type impurity.
ついで、トレンチ３０２の側壁に第１の層間絶縁膜３０５を形成する。その後、トレンチ３０２内を埋め込み電極３０６で埋め、エッチバックしてＳＯＩ基板１００表面を平坦化する。ここまでの状態が図９および図１０に示されている。ついで、図１１および図１２に示すように、第３の層間絶縁膜１０９を積層し、第３の層間絶縁膜１０９にコンタクトホールを開口し、素子形成領域１１４のトレンチ３０２の外側領域の基板表面と埋め込み電極３０６の表面を露出させる。
そして、トレンチ３０２の外側領域にｎ + バッファ領域３１５とｐ+コレクタ領域３０９を順に形成する。ここまでの状態が図１１および図１２に示されている。ついで、コレクタ電極３１３およびエミッタ電極３１４を形成する。最後に、パッシベーション膜１１０を積層することによって、図６および図７に示す構成のＴＬ−ＩＧＢＴ／Ｅ３００が完成する。
Next, a first interlayer insulating film 305 is formed on the sidewall of the trench 302. Thereafter, the trench 302 is filled with a buried electrode 306 and etched back to flatten the surface of the SOI substrate 100. The state up to this point is shown in FIG. 9 and FIG. Next, as shown in FIGS. 11 and 12, a third interlayer insulating film 109 is laminated, contact holes are opened in the third interlayer insulating film 109, and the substrate surface in the region outside the trench 302 in the element formation region 114 is formed. The surface of the embedded electrode 306 is exposed.
Then, an n + buffer region 315 and a p + collector region 309 are sequentially formed in the outer region of the trench 302. The state so far is shown in FIG. 11 and FIG. Next, a collector electrode 313 and an emitter electrode 314 are formed. Finally, the passivation film 110 is laminated to complete the TL-IGBT / E300 having the configuration shown in FIGS.
上述した実施の形態２によれば、ＴＬ−ＩＧＢＴ／Ｅ３００が、トレンチ３０２内にゲート電極３０４を有し、トレンチ３０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態２によれば、ＴＬ−ＩＧＢＴ／Ｅ３００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態２によれば、実施の形態１の半導体装置よりもゲート−コレクタ間の寄生容量が小さくなるので、より優れたスイッチング特性が得られる。
なお、図１３および図１４に示すＴＬ−ＩＧＢＴ／Ｅ３３０のように、ｎ + バッファ領域３１５の形成工程を省略して、トレンチ３０２の外側領域にｎ + バッファ領域３１５を設けない構成としてもよい。この場合には、製造工程を簡略化することができるだけでなく、ｎ - ドリフト領域３０８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。なお、図１３は図６に相当する断面位置の構成であり、図１４は図７に相当する断面位置の構成である。
実施の形態３．
図１５は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。実施の形態３の半導体装置は、ＳＯＩ基板に、トレンチ底面にコレクタコンタクトを設けたｎチャネルＴＬ−ＩＧＢＴ／Ｃ（以下、ｎ−ＴＬ−ＩＧＢＴ／Ｃとする）と、トレンチ底面にコレクタコンタクトを設けたｐチャネルＴＬ−ＩＧＢＴ／Ｃ（以下、ｐ−ＴＬ−ＩＧＢＴ／Ｃとする）を集積したものである。
According to the second embodiment described above, the TL-IGBT / E 300 has the gate electrode 304 in the trench 302 and the current path in the vicinity of the side wall or bottom surface of the trench 302, so that it can be highly integrated. At the same time, the on-resistance can be made lower than that of TLPM or planar lateral IGBT. Further, according to the second embodiment, since the TL-IGBT / E300 is formed on the SOI substrate 100, the substrate current can be eliminated, and the switching loss can be reduced and the operation speed can be increased. Furthermore, according to the second embodiment, since the parasitic capacitance between the gate and the collector is smaller than that of the semiconductor device of the first embodiment, more excellent switching characteristics can be obtained.
Note that, as in TL-IGBT / E330 illustrated in FIGS. 13 and 14, the n + buffer region 315 may be omitted and the n + buffer region 315 may not be provided in the outer region of the trench 302. In this case, not only can the manufacturing process be simplified, but also high carrier injection efficiency can be obtained by optimizing the impurity concentration of the n − drift region 308, so that high breakdown voltage and low on-resistance can be obtained. The characteristic that there is. 13 shows a cross-sectional position configuration corresponding to FIG. 6, and FIG. 14 shows a cross-sectional position configuration corresponding to FIG.
Embodiment 3 FIG.
FIG. 15 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. In the semiconductor device of the third embodiment, an n-channel TL-IGBT / C (hereinafter referred to as n-TL-IGBT / C) in which a collector contact is provided on the bottom surface of a trench and a collector contact is provided on the bottom surface of the trench. P-channel TL-IGBT / C (hereinafter referred to as p-TL-IGBT / C) is integrated.
図１５に示すように、支持基板１０２、酸化膜１０３およびｐ - 半導体層１０１よりなる実施の形態１と同様のＳＯＩ基板１００は、分離溝１０６、絶縁膜１０７およびポリシリコン１０８よりなる実施の形態１と同様のトレンチ分離領域１０５によって、複数の島状の第１および第２の素子形成領域１２４，１３４に分割されている。第１の素子形成領域１２４には、たとえば実施の形態１のｎ−ＴＬ−ＩＧＢＴ／Ｃ２００が形成されている。
一方、第２の素子形成領域１３４には、たとえば実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００と同様の構成のｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０が形成されている。第２の素子形成領域１３４では、ｐ - 半導体層１０１にｎ-ウェル領域１３５が形成されている。図示例では、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０は、このｎ - ウェル領域１３５内に形成されている。
As shown in FIG. 15, SOI substrate 100 similar to that of the first embodiment comprising support substrate 102, oxide film 103 and p − semiconductor layer 101 is an embodiment comprising isolation trench 106, insulating film 107 and polysilicon 108. 1 is divided into a plurality of island-shaped first and second element formation regions 124 and 134 by a trench isolation region 105 similar to that of FIG. In the first element formation region 124, for example, n-TL-IGBT / C200 of the first embodiment is formed.
On the other hand, in the second element formation region 134, for example, p-TL-IGBT / C240 having the same configuration as that of the TL-IGBT / C200 of the first embodiment is formed. In the second element formation region 134, an n − well region 135 is formed in the p − semiconductor layer 101. In the illustrated example, the p-TL-IGBT / C 240 is formed in the n − well region 135.
ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０は、ｎ - ウェル領域１３５に形成されたトレンチ２４２、ゲート絶縁膜２４３、ゲート電極２４４、第１の層間絶縁膜２４５、埋め込み電極２４６、第２の層間絶縁膜２４７、ｐ - ドリフト領域２４８、ｐ+バッファ領域２５５、ｎ + コレクタ領域２４９、ｎベース領域２５０、ｐ+エミッタ領域２５１、ｎ + プラグ領域２５２、コレクタ電極２５３、エミッタ電極２５４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。
ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０の構成についての説明は、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００の説明において、構成要素を次のように読み替えるものとする。すなわち、トレンチ２０２、ゲート絶縁膜２０３、ゲート電極２０４、第１の層間絶縁膜２０５、埋め込み電極２０６、第２の層間絶縁膜２０７、ｎ - ドリフト領域２０８、ｎ+バッファ領域２１５、ｐ + コレクタ領域２０９、ｐベース領域２１０、ｎ+エミッタ領域２１１、ｐ + プラグ領域２１２、コレクタ電極２１３およびエミッタ電極２１４を、それぞれとレンチ２４２、ゲート絶縁膜２４３、ゲート電極２４４、第１の層間絶縁膜２４５、埋め込み電極２４６、第２の層間絶縁膜２４７、ｐ - ドリフト領域２４８、ｐ+バッファ領域２５５、ｎ + コレクタ領域２４９、ｎベース領域２５０、ｐ+エミッタ領域２５１、ｎ + プラグ領域２５２、コレクタ電極２５３およびエミッタ電極２５４と読み替えるものとする。また、ｐ - 半導体層１０１をｎ-ウェル領域１３５と読み替えるものとする。
The p-TL-IGBT / C 240 includes a trench 242, a gate insulating film 243, a gate electrode 244, a first interlayer insulating film 245, a buried electrode 246, a second interlayer insulating film 247 formed in the n − well region 135, p − drift region 248, p + buffer region 255, n + collector region 249, n base region 250, p + emitter region 251, n + plug region 252, collector electrode 253, emitter electrode 254, third interlayer insulating film 109 And a passivation film 110.
The description of the configuration of the p-TL-IGBT / C240 is to read the constituent elements as follows in the description of the TL-IGBT / C200 of the first embodiment. That is, trench 202, gate insulating film 203, gate electrode 204, first interlayer insulating film 205, buried electrode 206, second interlayer insulating film 207, n − drift region 208, n + buffer region 215, p + collector region 209, p base region 210, n + emitter region 211, p + plug region 212, collector electrode 213 and emitter electrode 214, respectively, with a wrench 242, a gate insulating film 243, a gate electrode 244, a first interlayer insulating film 245, Embedded electrode 246, second interlayer insulating film 247, p − drift region 248, p + buffer region 255, n + collector region 249, n base region 250, p + emitter region 251, n + plug region 252 and collector electrode 253 And the emitter electrode 254. In addition, the p − semiconductor layer 101 is read as the n − well region 135.
ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００の構成は、実施の形態１の構成について説明したとおりであるので、ここでは省略する。なお、基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０とｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とで共通である。
つぎに、上述した構成のｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０を集積した半導体装置の製造プロセスについて説明する。まず、ＳＯＩ基板１００に実施の形態１と同様にしてトレンチ分離領域１０５を形成し、ＳＯＩ基板１００に複数の第１および第２の素子形成領域１２４，１３４を設ける。ついで、第２の素子形成領域１３４にｎ - ウェル領域１３５を形成する。ｎ-ウェル領域１３５を設ける理由は、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０でのパンチスルーを防止するためである。
Since the configuration of n-TL-IGBT / C200 is as described for the configuration of the first embodiment, it is omitted here. Note that the oxide film 111, the third interlayer insulating film 109, and the passivation film 110 on the substrate surface are common to the p-TL-IGBT / C240 and the n-TL-IGBT / C200.
Next, a manufacturing process of a semiconductor device in which n-TL-IGBT / C200 and p-TL-IGBT / C240 having the above-described configuration are integrated will be described. First, a trench isolation region 105 is formed in the SOI substrate 100 in the same manner as in the first embodiment, and a plurality of first and second element formation regions 124 and 134 are provided in the SOI substrate 100. Next, an n − well region 135 is formed in the second element formation region 134. The reason why the n − well region 135 is provided is to prevent punch-through in the p-TL-IGBT / C240.
しかる後、第１の素子形成領域１２４においては、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００を形成する。ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００を形成するプロセスについては、実施の形態１で説明したとおりであるので、ここでは省略する。第２の素子形成領域１３４では、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００を形成するプロセスと同様のプロセスにしたがって、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０を形成する。ただし、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０の製造プロセスについては、実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００の製造プロセスの説明を、各構成要素を上述したように読み替え、さらに導電型のｐをｎに、またｎをｐに入れ替えて読むものとする。
ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０を製造するにあたって、両ＩＧＢＴのゲート絶縁膜２０３，２４３を同時に形成することができる。また、両ＩＧＢＴの第２の層間絶縁膜２０７，２４７も同時に形成することができる。また、両ＩＧＢＴのゲート電極２０４，２４４も同時に形成することができる。また、両ＩＧＢＴの第１の層間絶縁膜２０５，２４５も同時に形成することができる。
Thereafter, n-TL-IGBT / C200 is formed in the first element formation region 124. The process for forming the n-TL-IGBT / C200 is the same as that described in Embodiment 1, and is therefore omitted here. In the second element formation region 134, p-TL-IGBT / C240 is formed according to the same process as the process of forming TL-IGBT / C200 of the first embodiment. However, regarding the manufacturing process of p-TL-IGBT / C240, the description of the manufacturing process of TL-IGBT / C200 of the first embodiment is read as described above, and p of the conductivity type is further changed to n. Suppose that n is replaced with p and read.
In manufacturing the n-TL-IGBT / C200 and the p-TL-IGBT / C240, the gate insulating films 203 and 243 of both IGBTs can be formed simultaneously. Also, the second interlayer insulating films 207 and 247 of both IGBTs can be formed simultaneously. Also, the gate electrodes 204 and 244 of both IGBTs can be formed simultaneously. Also, the first interlayer insulating films 205 and 245 of both IGBTs can be formed simultaneously.
上述した実施の形態３によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０が、それぞれトレンチ２０２，２４２内にゲート電極２０４，２４４を有し、トレンチ２０２，２４２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態３によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態３によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０とがトレンチ分離領域１０５により誘電体分離されているので、両ＩＧＢＴの相互作用によるラッチアップを防止することができる。 According to the third embodiment described above, the n-TL-IGBT / C200 and the p-TL-IGBT / C240 have the gate electrodes 204 and 244 in the trenches 202 and 242, respectively. Since the current path is provided in the vicinity of the bottom surface, high integration can be achieved and the on-resistance can be made lower than that of the TLPM or planar type lateral IGBT. Further, according to the third embodiment, since n-TL-IGBT / C200 and p-TL-IGBT / C240 are formed on SOI substrate 100, the substrate current is eliminated, and switching loss is reduced and speeded up. Can be realized. Furthermore, according to the third embodiment, since n-TL-IGBT / C200 and p-TL-IGBT / C240 are dielectrically isolated by trench isolation region 105, latch-up due to the interaction of both IGBTs is prevented. can do.
なお、ｐ−ＴＬ−ＩＧＢＴ／Ｃ２４０の素子形成領域１３４にｎ - ウェル領域１３５を設けない構成としてもよい。その場合には、ｎベース領域２５０の不純物濃度を最適化することによって、パンチスルーを防ぐことができる。また、トレンチ２０２，２４２の底面にｎ + バッファ領域２１５およびｐ+バッファ領域２５５の両方を設けない、トレンチ２０２の底面にｎ + バッファ領域２１５を設けない、またはトレンチ２４２の底面にｐ+バッファ領域２５５を設けない構成としてもよい。その場合には、製造工程を簡略化することができるだけでなく、バッファ領域のない素子のｎ - ドリフト領域２０８またはｐ-ドリフト領域２４８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
実施の形態４．
図１６および図１７は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態４の半導体装置は、ＳＯＩ基板に、トレンチ底面にエミッタコンタクトを設けたｎチャネルＴＬ−ＩＧＢＴ／Ｅ（以下、ｎ−ＴＬ−ＩＧＢＴ／Ｅとする）と、トレンチ底面にエミッタコンタクトを設けたｐチャネルＴＬ−ＩＧＢＴ／Ｅ（以下、ｐ−ＴＬ−ＩＧＢＴ／Ｅとする）を集積したものである。
Note that the n − well region 135 may not be provided in the element formation region 134 of the p-TL-IGBT / C 240. In that case, punch-through can be prevented by optimizing the impurity concentration of the n base region 250. Further, neither n + buffer region 215 nor p + buffer region 255 is provided on the bottom surface of trenches 202 and 242, n + buffer region 215 is not provided on the bottom surface of trench 202, or p + buffer region is provided on the bottom surface of trench 242. A configuration without 255 is also possible. In that case, not only can the manufacturing process be simplified, but also high carrier injection efficiency can be obtained by optimizing the impurity concentration of the n − drift region 208 or the p − drift region 248 of an element without a buffer region. Therefore, the characteristics of high breakdown voltage and low on-resistance can be obtained.
Embodiment 4 FIG.
16 and 17 are cross-sectional views showing the configuration of the semiconductor device according to the fourth embodiment of the present invention, and show the cross-sectional configurations at different positions in the longitudinal direction of the trench. In the semiconductor device of the fourth embodiment, an n-channel TL-IGBT / E (hereinafter referred to as n-TL-IGBT / E) in which an emitter contact is provided on the bottom surface of a trench and an emitter contact on the bottom surface of the trench. P channel TL-IGBT / E (hereinafter referred to as p-TL-IGBT / E) is integrated.
図１６および図１７に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１２４，１３４に分割されているのは、実施の形態３と同様である。実施の形態４では、第１の素子形成領域１２４には、たとえば実施の形態２のＴＬ−ＩＧＢＴ／Ｅ（ｎ−ＴＬ−ＩＧＢＴ／Ｅ）３００が形成されている。一方、第２の素子形成領域１３４では、ｐ - 半導体層１０１にｎ-ウェル領域１３５が形成されており、このｎ - ウェル領域１３５内にたとえば実施の形態２のｎ−ＴＬ−ＩＧＢＴ／Ｅと同様の構成のｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が形成されている。
ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０は、ｎ - ウェル領域１３５に形成されたトレンチ３４２、ゲート絶縁膜３４３、ゲート電極３４４、第１の層間絶縁膜３４５、埋め込み電極３４６、第２の層間絶縁膜３４７、ｐ - ドリフト領域３４８、ｐ+バッファ領域３５５、ｎ + コレクタ領域３４９、ｎベース領域３５０、ｐ+エミッタ領域３５１、ｎ + プラグ領域３５２、コレクタ電極３５３、エミッタ電極３５４、第３の層間絶縁膜１０９およびパッシベーション膜１１０を備えている。
As shown in FIGS. 16 and 17, the SOI substrate 100 is divided into a plurality of island-shaped first and second element formation regions 124 and 134 by the trench isolation region 105, as in the third embodiment. It is. In the fourth embodiment, the TL-IGBT / E (n-TL-IGBT / E) 300 of the second embodiment is formed in the first element formation region 124, for example. On the other hand, in the second element formation region 134, an n − well region 135 is formed in the p − semiconductor layer 101, and in this n − well region 135, for example, n-TL-IGBT / E of the second embodiment and A p-TL-IGBT / E340 having the same configuration is formed.
The p-TL-IGBT / E 340 includes a trench 342 formed in the n - well region 135, a gate insulating film 343, a gate electrode 344, a first interlayer insulating film 345, a buried electrode 346, a second interlayer insulating film 347, p − drift region 348, p + buffer region 355, n + collector region 349, n base region 350, p + emitter region 351, n + plug region 352, collector electrode 353, emitter electrode 354, third interlayer insulating film 109 And a passivation film 110.
ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の構成についての説明は、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００の説明において、構成要件を次のように読み替えるものとする。すなわち、トレンチ３０２、ゲート絶縁膜３０３、ゲート電極３０４、第１の層間絶縁膜３０５、埋め込み電極３０６、第２の層間絶縁膜３０７、ｎ - ドリフト領域３０８、ｎ+バッファ領域３１５、ｐ + コレクタ領域３０９、ｐベース領域３１０、ｎ+エミッタ領域３１１、ｐ + プラグ領域３１２、コレクタ電極３１３およびエミッタ電極３１４を、それぞれとレンチ３４２、ゲート絶縁膜３４３、ゲート電極３４４、第１の層間絶縁膜３４５、埋め込み電極３４６、第２の層間絶縁膜３４７、ｐ - ドリフト領域３４８、ｐ+バッファ領域３５５、ｎ + コレクタ領域３４９、ｎベース領域３５０、ｐ+エミッタ領域３５１、ｎ + プラグ領域３５２、コレクタ電極３５３およびエミッタ電極３５４と読み替えるものとする。また、ｐ - 半導体層１０１をｎ-ウェル領域１３５と読み替えるものとする。 Regarding the configuration of the p-TL-IGBT / E340, the configuration requirements in the description of the TL-IGBT / E300 of the second embodiment are read as follows. That is, trench 302, gate insulating film 303, gate electrode 304, first interlayer insulating film 305, buried electrode 306, second interlayer insulating film 307, n − drift region 308, n + buffer region 315, p + collector region 309, a p base region 310, an n + emitter region 311, a p + plug region 312, a collector electrode 313, and an emitter electrode 314, and a wrench 342, a gate insulating film 343, a gate electrode 344, a first interlayer insulating film 345, Embedded electrode 346, second interlayer insulating film 347, p − drift region 348, p + buffer region 355, n + collector region 349, n base region 350, p + emitter region 351, n + plug region 352, collector electrode 353 And the emitter electrode 354. In addition, the p − semiconductor layer 101 is read as the n − well region 135.
ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００の構成については、実施の形態２で説明したとおりであるので、ここでは省略する。なお、基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とで共通である。
つぎに、上述した構成のｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０を集積した半導体装置の製造プロセスについて説明する。まず、ＳＯＩ基板１００にトレンチ分離領域１０５を形成して複数の第１および第２の素子形成領域１２４，１３４を設け、第２の素子形成領域１３４にｎ - ウェル領域１３５を形成するのは、実施の形態３と同様である。ｎ-ウェル領域１３５を設ける理由は、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０でのパンチスルーを防止するためである。
Since the configuration of the n-TL-IGBT / E300 is as described in the second embodiment, it is omitted here. Note that the oxide film 111, the third interlayer insulating film 109, and the passivation film 110 on the substrate surface are common to the p-TL-IGBT / E340 and the n-TL-IGBT / E300.
Next, a manufacturing process of a semiconductor device in which n-TL-IGBT / E300 and p-TL-IGBT / E340 having the above-described configuration are integrated will be described. First, the trench isolation region 105 is formed in the SOI substrate 100 to provide a plurality of first and second element formation regions 124 and 134, and the n − well region 135 is formed in the second element formation region 134. The same as in the third embodiment. The reason why the n − well region 135 is provided is to prevent punch-through in the p-TL-IGBT / E340.
しかる後、第１の素子形成領域１２４においては、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００を形成する。ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００を形成するプロセスについては、実施の形態２で説明したとおりであるので、ここでは省略する。第２の素子形成領域１３４では、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００を形成するプロセスと同様のプロセスにしたがって、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０を形成する。ただし、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の製造プロセスについては、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００の製造プロセスの説明を、各構成要素を上述したように読み替え、さらに導電型のｐをｎに、またｎをｐに入れ替えて読むものとする。
ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０を製造するにあたって、両ＩＧＢＴのゲート絶縁膜３０３，３４３を同時に形成することができる。また、両ＩＧＢＴの第２の層間絶縁膜３０７，３４７も同時に形成することができる。また、両ＩＧＢＴのゲート電極３０４，３４４も同時に形成することができる。また、両ＩＧＢＴの第１の層間絶縁膜３０５，３４５も同時に形成することができる。
Thereafter, n-TL-IGBT / E300 is formed in the first element formation region 124. Since the process for forming the n-TL-IGBT / E300 is as described in the second embodiment, it is omitted here. In the second element formation region 134, p-TL-IGBT / E340 is formed according to a process similar to the process of forming TL-IGBT / E300 of the second embodiment. However, regarding the manufacturing process of p-TL-IGBT / E340, the description of the manufacturing process of TL-IGBT / E300 in the second embodiment is read as described above, and p of the conductivity type is changed to n. Suppose that n is replaced with p and read.
In manufacturing the n-TL-IGBT / E300 and the p-TL-IGBT / E340, the gate insulating films 303 and 343 of both IGBTs can be formed simultaneously. Also, the second interlayer insulating films 307 and 347 of both IGBTs can be formed at the same time. Also, the gate electrodes 304 and 344 of both IGBTs can be formed simultaneously. Also, the first interlayer insulating films 305 and 345 of both IGBTs can be formed simultaneously.
上述した実施の形態４によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が、それぞれトレンチ３０２，３４２内にゲート電極３０４，３４４を有し、トレンチ３０２，３４２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態４によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。
さらに、実施の形態４によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｅ３００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とがトレンチ分離領域１０５により誘電体分離されているので、両ＩＧＢＴの相互作用によるラッチアップを防止することができる。さらにまた、実施の形態４によれば、実施の形態２の半導体装置よりもゲート−コレクタ間の寄生容量が小さくなるので、より優れたスイッチング特性が得られる。
According to the fourth embodiment described above, the n-TL-IGBT / E300 and the p-TL-IGBT / E340 have the gate electrodes 304 and 344 in the trenches 302 and 342, respectively. Since the current path is provided in the vicinity of the bottom surface, high integration can be achieved and the on-resistance can be made lower than that of the TLPM or planar type lateral IGBT. In addition, according to the fourth embodiment, since n-TL-IGBT / E300 and p-TL-IGBT / E340 are formed on SOI substrate 100, the substrate current is eliminated and switching loss is reduced and speeded up. Can be realized.
Furthermore, according to the fourth embodiment, since n-TL-IGBT / E300 and p-TL-IGBT / E340 are dielectrically separated by trench isolation region 105, latch-up due to the interaction of both IGBTs is prevented. can do. Furthermore, according to the fourth embodiment, since the parasitic capacitance between the gate and the collector is smaller than that of the semiconductor device of the second embodiment, more excellent switching characteristics can be obtained.
なお、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の素子形成領域１３４にｎ - ウェル領域１３５を設けない構成としてもよい。その場合には、ｎベース領域３５０の不純物濃度を最適化することによって、パンチスルーを防ぐことができる。また、トレンチ３０２，３４２の外側にｎ + バッファ領域３１５およびｐ+バッファ領域３５５の両方を設けない、トレンチ３０２の外側にｎ + バッファ領域３１５を設けない、またはトレンチ３４２の外側にｐ+バッファ領域３５５を設けない構成としてもよい。その場合には、製造工程を簡略化することができるだけでなく、バッファ領域のない素子のｎ - ドリフト領域３０８またはｐ-ドリフト領域３４８の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
実施の形態５．
図１８および図１９は、本発明の実施の形態５にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態５の半導体装置は、ＳＯＩ基板に、トレンチ底面にコレクタコンタクトを設けたｎ−ＴＬ−ＩＧＢＴ／Ｃと、トレンチ底面にエミッタコンタクトを設けたｐ−ＴＬ−ＩＧＢＴ／Ｅを集積したものである。
Note that the n − well region 135 may not be provided in the element formation region 134 of the p-TL-IGBT / E340. In that case, punch-through can be prevented by optimizing the impurity concentration of the n base region 350. Further, neither n + buffer region 315 and p + buffer region 355 are provided outside trenches 302 and 342, n + buffer region 315 is not provided outside trench 302, or p + buffer region is provided outside trench 342. It is good also as a structure which does not provide 355. In that case, not only can the manufacturing process be simplified, but also high carrier injection efficiency can be obtained by optimizing the impurity concentration of the n − drift region 308 or the p − drift region 348 of an element without a buffer region. Therefore, the characteristics of high breakdown voltage and low on-resistance can be obtained.
Embodiment 5 FIG.
18 and 19 are cross-sectional views showing the configuration of the semiconductor device according to the fifth embodiment of the present invention, and show the cross-sectional configurations at different positions in the longitudinal direction of the trench. The semiconductor device of the fifth embodiment is obtained by integrating n-TL-IGBT / C having a collector contact on the bottom of a trench and p-TL-IGBT / E having an emitter contact on the bottom of the trench on an SOI substrate. is there.
図１８および図１９に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１２４，１３４に分割されているのは、実施の形態３と同様である。実施の形態５では、第１の素子形成領域１２４には、たとえば実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００（ｎ−ＴＬ−ＩＧＢＴ／Ｃ）２００が形成されている。一方、第２の素子形成領域１３４では、ｐ - 半導体層１０１に設けられたｎ-ウェル領域１３５内にたとえば実施の形態４のｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が形成されている。基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とで共通である。
ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００の構成および製造プロセスについては、実施の形態１で説明したとおりであるので、ここでは省略する。また、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の構成および製造プロセスについては、実施の形態４において説明したように、実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００に関する説明において構成要素を読み替えたとおりであるので、ここでは省略する。
As shown in FIGS. 18 and 19, the SOI substrate 100 is divided into a plurality of island-shaped first and second element formation regions 124 and 134 by the trench isolation region 105, as in the third embodiment. It is. In the fifth embodiment, in the first element formation region 124, for example, the TL-IGBT / C200 (n-TL-IGBT / C) 200 of the first embodiment is formed. On the other hand, in the second element formation region 134, for example, the p-TL-IGBT / E340 of the fourth embodiment is formed in the n − well region 135 provided in the p − semiconductor layer 101. The oxide film 111, the third interlayer insulating film 109, and the passivation film 110 on the substrate surface are common to the n-TL-IGBT / C200 and the p-TL-IGBT / E340.
The configuration and manufacturing process of n-TL-IGBT / C200 are the same as those described in Embodiment 1, and thus are omitted here. Further, since the configuration and manufacturing process of p-TL-IGBT / E340 are the same as those described in the fourth embodiment with respect to the TL-IGBT / E300 in the description of the second embodiment, It is omitted here.
上述した実施の形態５によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が、それぞれトレンチ内にゲート電極を有し、トレンチの側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態５によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００およびｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。
さらに、実施の形態５によれば、ｎ−ＴＬ−ＩＧＢＴ／Ｃ２００とｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０とがトレンチ分離領域１０５により誘電体分離されているので、両ＩＧＢＴの相互作用によるラッチアップを防止することができる。さらにまた、実施の形態５によれば、相対的に低速スイッチング特性を有するｎ−ＴＬ−ＩＧＢＴ／Ｃ２００と、相対的に高速スイッチング特性を有するｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０が集積されているので、ワイヤボンディングを施さずに低速と高速の両方の用途に合ったパワーＩＣを作製することができる。したがって、部品点数を削減することができ、信頼性が向上する。
According to the fifth embodiment described above, n-TL-IGBT / C200 and p-TL-IGBT / E340 each have a gate electrode in the trench and a current path in the vicinity of the sidewall or bottom of the trench. In addition to high integration, the on-resistance can be made lower than that of a TLPM or a planar lateral IGBT. In addition, according to the fifth embodiment, since the n-TL-IGBT / C200 and the p-TL-IGBT / E340 are formed on the SOI substrate 100, the substrate current is eliminated and the switching loss is reduced and the operation speed is increased. Can be realized.
Furthermore, according to the fifth embodiment, since n-TL-IGBT / C200 and p-TL-IGBT / E340 are dielectrically isolated by trench isolation region 105, latch-up due to the interaction of both IGBTs is prevented. can do. Furthermore, according to the fifth embodiment, n-TL-IGBT / C200 having relatively low speed switching characteristics and p-TL-IGBT / E340 having relatively high speed switching characteristics are integrated. A power IC suitable for both low-speed and high-speed applications can be manufactured without performing wire bonding. Therefore, the number of parts can be reduced and the reliability is improved.
なお、ｐ−ＴＬ−ＩＧＢＴ／Ｅ３４０の素子形成領域１３４にｎ - ウェル領域１３５を設けない構成としてもよい。その場合には、ｎベース領域３５０の不純物濃度を最適化することによって、パンチスルーを防ぐことができる。また、ｎ + バッファ領域２１５およびｐ+バッファ領域３５５の一方または両方を設けない構成としてもよい。その場合には、製造工程を簡略化することができるだけでなく、バッファ領域のない素子のｎ - ドリフト領域またはｐ-ドリフト領域の不純物濃度を最適化することによって、高いキャリア注入効率が得られるので、高耐圧で、かつ低オン抵抗であるという特性が得られる。
また、ｐ−ＴＬ−ＩＧＢＴ／Ｃとｎ−ＴＬ−ＩＧＢＴ／Ｅを集積してもよいし、ｎ−ＴＬ−ＩＧＢＴ／Ｃとｎ−ＴＬ−ＩＧＢＴ／Ｅ、あるいはｐ−ＴＬ−ＩＧＢＴ／Ｃとｐ−ＴＬ−ＩＧＢＴ／Ｅを集積してもよい。
実施の形態６．
図２０は、本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。実施の形態６の半導体装置は、ＳＯＩ基板に、トレンチ底面にコレクタコンタクトを設けたＴＬ−ＩＧＢＴ／Ｃと、このＴＬ−ＩＧＢＴ／Ｃを制御するＣＭＯＳデバイスを集積したものである。
Note that the n − well region 135 may not be provided in the element formation region 134 of the p-TL-IGBT / E340. In that case, punch-through can be prevented by optimizing the impurity concentration of the n base region 350. Alternatively, one or both of the n + buffer region 215 and the p + buffer region 355 may be omitted. In that case, not only can the manufacturing process be simplified, but also high carrier injection efficiency can be obtained by optimizing the impurity concentration in the n − drift region or p − drift region of the element without the buffer region. The characteristics of high breakdown voltage and low on-resistance can be obtained.
Moreover, p-TL-IGBT / C and n-TL-IGBT / E may be integrated, n-TL-IGBT / C and n-TL-IGBT / E, or p-TL-IGBT / C and p-TL-IGBT / E may be integrated.
Embodiment 6 FIG.
FIG. 20 is a cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment of the present invention. The semiconductor device of the sixth embodiment is obtained by integrating an TL-IGBT / C having a collector contact on the bottom of a trench and a CMOS device for controlling the TL-IGBT / C on an SOI substrate.
図２０に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１４４，１５４に分割されているのは、実施の形態３と同様である。実施の形態６では、第１の素子形成領域１４４には、たとえば実施の形態１のＴＬ−ＩＧＢＴ／Ｃ２００が形成されている。一方、第２の素子形成領域１５４では、ＣＭＯＳデバイスとしてプレーナ型のｐチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳとする）４００およびｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）５００が形成されている。
基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ＴＬ−ＩＧＢＴ／Ｃ２００、ＰＭＯＳ４００およびＮＭＯＳ５００で共通である。第２の素子形成領域１５４において、ＰＭＯＳ４００とＮＭＯＳ５００はＬＯＣＯＳ（local oxidation of silicon）によって設けられた選択酸化膜１６０により素子分離されている。
As shown in FIG. 20, the SOI substrate 100 is divided into a plurality of island-shaped first and second element formation regions 144 and 154 by the trench isolation region 105, as in the third embodiment. In the sixth embodiment, the TL-IGBT / C200 of the first embodiment is formed in the first element formation region 144, for example. On the other hand, in the second element formation region 154, a planar type p-channel MOSFET (hereinafter referred to as PMOS) 400 and an n-channel MOSFET (hereinafter referred to as NMOS) 500 are formed as CMOS devices.
The oxide film 111, the third interlayer insulating film 109, and the passivation film 110 on the substrate surface are common to the TL-IGBT / C 200, the PMOS 400, and the NMOS 500. In the second element formation region 154, the PMOS 400 and the NMOS 500 are isolated from each other by a selective oxide film 160 provided by LOCOS ( local oxidation of silicon ).
ＰＭＯＳ４００は、ｐ - 半導体層１０１に設けられたｎ-ウェル領域１５５内に形成されている。ｐ + ソース領域４０１およびｐ+ドレイン領域４０２は、ｎ - ウェル領域１５５の表面層において、チャネルが形成される領域（以下、チャネル領域とする）を挟んで離れて形成されている。
チャネル領域上には、ゲート絶縁膜４０３を介してゲート電極４０４が形成されている。ソース電極４０５は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｐ + ソース領域４０１に電気的に接続している。ドレイン電極４０６は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｐ + ドレイン領域４０２に電気的に接続している。
ＮＭＯＳ５００は、ｐ - 半導体層１０１に設けられたｐ-ウェル領域１５６内に形成されている。ｎ + ソース領域５０１およびｎ+ドレイン領域５０２は、ｐ - ウェル領域１５６の表面層において、チャネル領域を挟んで離れて形成されている。
The PMOS 400 is formed in an n − well region 155 provided in the p − semiconductor layer 101. The p + source region 401 and the p + drain region 402 are formed in the surface layer of the n − well region 155 so as to be separated from each other with a region where a channel is formed (hereinafter referred to as a channel region) interposed therebetween.
A gate electrode 404 is formed over the channel region with a gate insulating film 403 interposed therebetween. The source electrode 405 penetrates the third interlayer insulating film 109 and the oxide film 111 on the substrate surface and is electrically connected to the p + source region 401. The drain electrode 406 penetrates the third interlayer insulating film 109 and the oxide film 111 on the substrate surface and is electrically connected to the p + drain region 402.
The NMOS 500 is formed in a p − well region 156 provided in the p − semiconductor layer 101. N + source region 501 and n + drain region 502 are formed in the surface layer of p − well region 156 so as to be separated from each other with the channel region interposed therebetween.
チャネル領域上には、ゲート絶縁膜５０３を介してゲート電極５０４が形成されている。ソース電極５０５は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｎ + ソース領域５０１に電気的に接続している。ドレイン電極５０６は、第３の層間絶縁膜１０９および基板表面の酸化膜１１１を貫通してｎ + ドレイン領域５０２に電気的に接続している。ＴＬ−ＩＧＢＴ／Ｃ２００の構成については、実施の形態１で説明したとおりであるので、ここでは省略する。
つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｃ２００とＰＭＯＳ４００とＮＭＯＳ５００を集積した半導体装置の製造プロセスについて説明する。図２１〜図２４は、この半導体装置の製造途中の状態を示す断面図である。まず、図２１に示すように、ＳＯＩ基板１００にトレンチ分離領域１０５を形成して複数の第１および第２の素子形成領域１４４，１５４を設ける。ついで、第２の素子形成領域１５４にｎ - ウェル領域１５５とｐ-ウェル領域１５６を形成する。
A gate electrode 504 is formed over the channel region with a gate insulating film 503 interposed therebetween. The source electrode 505 passes through the third interlayer insulating film 109 and the oxide film 111 on the substrate surface and is electrically connected to the n + source region 501. The drain electrode 506 penetrates the third interlayer insulating film 109 and the oxide film 111 on the substrate surface and is electrically connected to the n + drain region 502. The configuration of the TL-IGBT / C200 is the same as that described in the first embodiment, and is omitted here.
Next, a manufacturing process of a semiconductor device in which the TL-IGBT / C 200 having the above-described configuration, the PMOS 400, and the NMOS 500 are integrated will be described. FIG. 21 to FIG. 24 are cross-sectional views showing states during the manufacture of this semiconductor device. First, as shown in FIG. 21, a trench isolation region 105 is formed in the SOI substrate 100 to provide a plurality of first and second element formation regions 144 and 154. Next, an n − well region 155 and a p − well region 156 are formed in the second element formation region 154.
ついで、実施の形態１と同様にして、第１の素子形成領域１４４において、１段目のトレンチの形成、窒化膜１２１による２段目トレンチエッチング用マスクの形成、２段目トレンチの形成によるトレンチ２０２の形成、ｎ - ドリフト領域２０８の形成、および２段目トレンチ内壁の酸化膜除去を順次おこなう。ここまでの状態が図２１に示されている。
ついで、図２２に示すように、トレンチ２０２の下半部に第２の層間絶縁膜２０７を形成し、第２の素子形成領域１５４に選択酸化膜１６０を形成する。そして、窒化膜１２１およびトレンチ２０２の側壁の薄い酸化膜を除去した後、ゲート酸化をおこない、ＴＬ−ＩＧＢＴ／Ｃ２００のゲート絶縁膜２０３、ＰＭＯＳ４００のゲート絶縁膜４０３およびＮＭＯＳ５００のゲート絶縁膜５０３を形成する。ここまでの状態が図２２に示されている。
Next, in the same manner as in the first embodiment, in the first element formation region 144, the first-stage trench is formed, the second-stage trench etching mask is formed by the nitride film 121, and the second-stage trench is formed. The formation of 202, the formation of the n − drift region 208, and the removal of the oxide film on the inner wall of the second-stage trench are sequentially performed. The state up to here is shown in FIG.
Next, as shown in FIG. 22, a second interlayer insulating film 207 is formed in the lower half portion of the trench 202, and a selective oxide film 160 is formed in the second element formation region 154. Then, after removing the nitride film 121 and the thin oxide film on the sidewall of the trench 202, gate oxidation is performed to form the gate insulating film 203 of the TL-IGBT / C 200, the gate insulating film 403 of the PMOS 400, and the gate insulating film 503 of the NMOS 500. To do. The state up to here is shown in FIG.
ついで、図２３に示すように、ＴＬ−ＩＧＢＴ／Ｃ２００のゲート電極２０４、ＰＭＯＳ４００のゲート電極４０４およびＮＭＯＳ５００のゲート電極５０４を形成する。そして、ＴＬ−ＩＧＢＴ／Ｃ２００のｐベース領域２１０、ｎ + エミッタ領域２１１およびｐ+プラグ領域２１２を形成する。その後、トレンチ２０２の内側に第１の層間絶縁膜２０５を形成する。
ついで、トレンチ２０２の底面から不純物を導入してｎ + バッファ領域２１５およびｐ+コレクタ領域２０９を形成する。また、ＰＭＯＳ４００のｐ + ソース領域４０１およびｐ+ドレイン領域４０２を形成し、ＮＭＯＳ５００のｎ + ソース領域５０１およびｎ+ドレイン領域５０２を形成する。ここまでの状態が図２３に示されている。
Next, as shown in FIG. 23, the gate electrode 204 of the TL-IGBT / C 200, the gate electrode 404 of the PMOS 400, and the gate electrode 504 of the NMOS 500 are formed. Then, the p base region 210, the n + emitter region 211, and the p + plug region 212 of the TL-IGBT / C 200 are formed. Thereafter, a first interlayer insulating film 205 is formed inside the trench 202.
Subsequently, impurities are introduced from the bottom surface of the trench 202 to form an n + buffer region 215 and a p + collector region 209. Further, the p + source region 401 and the p + drain region 402 of the PMOS 400 are formed, and the n + source region 501 and the n + drain region 502 of the NMOS 500 are formed. The state up to here is shown in FIG.
ついで、図２４に示すように、トレンチ２０２内を埋め込み電極２０６で埋め、エッチバックしてＳＯＩ基板１００の表面を平坦化する。そして、第３の層間絶縁膜１０９を積層する。ここまでの状態が図２４に示されている。ついで、第３の層間絶縁膜１０９にコンタクトホールを開口し、ＴＬ−ＩＧＢＴ／Ｃ２００のコレクタ電極２１３とエミッタ電極２１４、ＰＭＯＳ４００のソース電極４０５とドレイン電極４０６、およびＮＭＯＳ５００のソース電極５０５とドレイン電極５０６をそれぞれ形成する。最後に、パッシベーション膜１１０を積層し、図２０に示す構成の半導体装置が完成する。
上述した実施の形態６によれば、ＴＬ−ＩＧＢＴ／Ｃ２００が、トレンチ２０２内にゲート電極２０４を有し、トレンチ２０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態６によれば、ＴＬ−ＩＧＢＴ／Ｃ２００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態６によれば、ＴＬ−ＩＧＢＴ／Ｃ２００とＣＭＯＳデバイスとがトレンチ分離領域１０５により誘電体分離されているので、ＴＬ−ＩＧＢＴ／Ｃ２００とＣＭＯＳデバイスとの相互作用によるラッチアップを防止することができる。
Next, as shown in FIG. 24, the trench 202 is filled with a buried electrode 206 and etched back to flatten the surface of the SOI substrate 100. Then, a third interlayer insulating film 109 is stacked. The state up to this point is shown in FIG. Next, contact holes are opened in the third interlayer insulating film 109, and the collector electrode 213 and the emitter electrode 214 of the TL-IGBT / C 200, the source electrode 405 and the drain electrode 406 of the PMOS 400, and the source electrode 505 and the drain electrode 506 of the NMOS 500. Respectively. Finally, a passivation film 110 is stacked to complete the semiconductor device having the configuration shown in FIG.
According to the above-described sixth embodiment, the TL-IGBT / C 200 has the gate electrode 204 in the trench 202 and the current path in the vicinity of the side wall or bottom surface of the trench 202, so that it can be highly integrated. At the same time, the on-resistance can be made lower than that of TLPM or planar lateral IGBT. Further, according to the sixth embodiment, since the TL-IGBT / C 200 is formed on the SOI substrate 100, the substrate current can be eliminated, and the switching loss can be reduced and the operation speed can be increased. Further, according to the sixth embodiment, since the TL-IGBT / C200 and the CMOS device are dielectrically separated by the trench isolation region 105, latch-up due to the interaction between the TL-IGBT / C200 and the CMOS device is prevented. can do.
なお、上述した他の実施形態と同様に、ＴＬ−ＩＧＢＴ／Ｃ２００にｎ + バッファ領域２１５を設けない構成としてもよい。また、図２５に示す半導体装置のように、ＰＭＯＳ４００とＮＭＯＳ５００とを、接合分離ではなく、トレンチ分離領域１０５によって誘電体分離した構成としてもよい。そうすれば、ＣＭＯＳ部の寄生サイリスタによるラッチアップを防ぐことができる。
また、ｐ−ＴＬ−ＩＧＢＴ／Ｃ、ｎ−ＴＬ−ＩＧＢＴ／Ｅまたはｐ−ＴＬ−ＩＧＢＴ／ＥをＣＭＯＳデバイスと集積してもよいし、ｎ−ＴＬ−ＩＧＢＴ／Ｃ、ｐ−ＴＬ−ＩＧＢＴ／Ｃ、ｎ−ＴＬ−ＩＧＢＴ／Ｅおよびｐ−ＴＬ−ＩＧＢＴ／Ｅのうちの２以上のデバイスとＣＭＯＳデバイスを集積してもよい。また、これらのＩＧＢＴデバイスを、ＣＭＯＳデバイスに限らず、ＰＭＯＳのみ、またはＮＭＯＳのみと集積してもよい。
実施の形態７．
図２６および図２７は、本発明の実施の形態７にかかる半導体装置の構成を示す断面図であり、トレンチの長手方向の異なる位置での断面構成を示している。実施の形態７の半導体装置は、ＳＯＩ基板に、トレンチ底面にエミッタコンタクトを設けたＴＬ−ＩＧＢＴ／Ｅと、このＴＬ−ＩＧＢＴ／Ｅを制御するＣＭＯＳデバイスを集積したものである。
Note that, as in the other embodiments described above, the TL-IGBT / C 200 may not have the n + buffer region 215. In addition, as in the semiconductor device illustrated in FIG. 25, the PMOS 400 and the NMOS 500 may be separated from each other by the trench isolation region 105 instead of the junction isolation. By doing so, it is possible to prevent latch-up due to parasitic thyristors in the CMOS portion.
Further, p-TL-IGBT / C, n-TL-IGBT / E, or p-TL-IGBT / E may be integrated with a CMOS device, or n-TL-IGBT / C, p-TL-IGBT / E. Two or more devices among C, n-TL-IGBT / E, and p-TL-IGBT / E may be integrated with the CMOS device. In addition, these IGBT devices are not limited to CMOS devices, and may be integrated only with PMOS or only with NMOS.
Embodiment 7 FIG.
26 and 27 are cross-sectional views showing the configuration of the semiconductor device according to the seventh embodiment of the present invention, and show the cross-sectional configurations at different positions in the longitudinal direction of the trench. The semiconductor device according to the seventh embodiment is obtained by integrating an TL-IGBT / E having an emitter contact on the bottom of a trench and a CMOS device for controlling the TL-IGBT / E on an SOI substrate.
図２６および図２７に示すように、ＳＯＩ基板１００がトレンチ分離領域１０５によって複数の島状の第１および第２の素子形成領域１４４，１５４に分割されているのは、実施の形態３と同様である。実施の形態７では、第１の素子形成領域１４４には、たとえば実施の形態２のＴＬ−ＩＧＢＴ／Ｅ３００が形成されている。一方、第２の素子形成領域１５４では、ＣＭＯＳデバイスとしてＰＭＯＳ４００およびＮＭＯＳ５００が形成されている。
基板表面の酸化膜１１１、第３の層間絶縁膜１０９およびパッシベーション膜１１０は、ＴＬ−ＩＧＢＴ／Ｅ３００、ＰＭＯＳ４００およびＮＭＯＳ５００で共通である。第２の素子形成領域１５４において、ＰＭＯＳ４００とＮＭＯＳ５００は選択酸化膜１６０により素子分離されている。
As shown in FIGS. 26 and 27, the SOI substrate 100 is divided into a plurality of island-shaped first and second element formation regions 144 and 154 by the trench isolation region 105, as in the third embodiment. It is. In the seventh embodiment, in the first element formation region 144, for example, the TL-IGBT / E300 of the second embodiment is formed. On the other hand, in the second element formation region 154, PMOS 400 and NMOS 500 are formed as CMOS devices.
The oxide film 111, the third interlayer insulating film 109, and the passivation film 110 on the substrate surface are common to the TL-IGBT / E300, the PMOS 400, and the NMOS 500. In the second element formation region 154, the PMOS 400 and the NMOS 500 are isolated from each other by the selective oxide film 160.
ＴＬ−ＩＧＢＴ／Ｅ３００の構成については、実施の形態２で説明したとおりである。また、ＰＭＯＳ４００およびＮＭＯＳ５００の構成については、実施の形態６で説明したとおりである。したがって、これらの構成については、説明を省略する。
つぎに、上述した構成のＴＬ−ＩＧＢＴ／Ｅ３００とＰＭＯＳ４００とＮＭＯＳ５００を集積した半導体装置の製造プロセスについて説明する。図２８〜図３３は、この半導体装置の製造途中の状態を示す断面図である。ただし、図２８と図２９に示す断面構成は、図２６の断面位置と図２７の断面位置とで共通である。また、図３０と図３１は、同じタイミングにおける断面構成を示しており、図３０は図２６と同じ断面位置の構成であり、図３１は図２７と同じ断面位置の構成である。図３２および図３３も同様であり、図３２は図２６と同じ断面位置の構成であり、図３３は図２７と同じ断面位置の構成である。
The configuration of TL-IGBT / E300 is as described in the second embodiment. The configurations of the PMOS 400 and the NMOS 500 are as described in the sixth embodiment. Therefore, description of these configurations is omitted.
Next, a manufacturing process of the semiconductor device in which the TL-IGBT / E300, the PMOS 400, and the NMOS 500 configured as described above are integrated will be described. FIG. 28 to FIG. 33 are cross-sectional views showing states during the manufacture of this semiconductor device. However, the cross-sectional configurations shown in FIGS. 28 and 29 are common to the cross-sectional position in FIG. 26 and the cross-sectional position in FIG. 30 and 31 show the cross-sectional configuration at the same timing, FIG. 30 shows the configuration of the same cross-sectional position as FIG. 26, and FIG. 31 shows the configuration of the same cross-sectional position as FIG. 32 and 33 are the same, FIG. 32 has the same cross-sectional position configuration as FIG. 26, and FIG. 33 has the same cross-sectional position configuration as FIG.
まず、図２８に示すように、ＳＯＩ基板１００にトレンチ分離領域１０５を形成して複数の第１および第２の素子形成領域１４４，１５４を設ける。ついで、第２の素子形成領域１５４にｎ - ウェル領域１５５とｐ-ウェル領域１５６を形成する。ついで、実施の形態２と同様にして、第１の素子形成領域１４４において、１段目のトレンチの形成、ｎ - ドリフト領域３０８の形成、第２の層間絶縁膜３０７の形成、２段目トレンチの形成によるトレンチ３０２の形成、および２段目トレンチ内壁の酸化膜除去を順次おこなう。ここまでの状態が図２８に示されている。
ついで、図２９に示すように、第２の素子形成領域１５４に選択酸化膜１６０を形成する。そして、ゲート酸化をおこない、ＴＬ−ＩＧＢＴ／Ｅ３００のゲート絶縁膜３０３、ＰＭＯＳ４００のゲート絶縁膜４０３およびＮＭＯＳ５００のゲート絶縁膜５０３を形成する。ここまでの状態が図２９に示されている。ついで、図３０および図３１に示すように、ＴＬ−ＩＧＢＴ／Ｅ３００のゲート電極３０４、ＰＭＯＳ４００のゲート電極４０４およびＮＭＯＳ５００のゲート電極５０４を形成する。
First, as shown in FIG. 28, a trench isolation region 105 is formed in the SOI substrate 100 to provide a plurality of first and second element formation regions 144 and 154. Next, an n − well region 155 and a p − well region 156 are formed in the second element formation region 154. Next, in the same manner as in the second embodiment, in the first element formation region 144, formation of the first-stage trench, formation of the n − drift region 308, formation of the second interlayer insulating film 307, and formation of the second-stage trench The formation of the trench 302 by the formation of and the removal of the oxide film on the inner wall of the second-stage trench are sequentially performed. The state up to this point is shown in FIG.
Next, as shown in FIG. 29, a selective oxide film 160 is formed in the second element formation region 154. Then, gate oxidation is performed to form a gate insulating film 303 of TL-IGBT / E300, a gate insulating film 403 of PMOS400, and a gate insulating film 503 of NMOS500. The state so far is shown in FIG. Next, as shown in FIGS. 30 and 31, a gate electrode 304 of the TL-IGBT / E 300, a gate electrode 404 of the PMOS 400, and a gate electrode 504 of the NMOS 500 are formed.
そして、ＴＬ−ＩＧＢＴ／Ｅ３００のｐベース領域３１０、ｎ + エミッタ領域３１１およびｐ+プラグ領域３１２を形成する。その後、トレンチ３０２の内側に第１の層間絶縁膜３０５を形成する。ついで、ＰＭＯＳ４００のｐ + ソース領域４０１およびｐ+ドレイン領域４０２を形成し、ＮＭＯＳ５００のｎ + ソース領域５０１およびｎ+ドレイン領域５０２を形成する。ここまでの状態が図３０および図３１に示されている。
ついで、図３２および図３３に示すように、トレンチ３０２内を埋め込み電極３０６で埋め、エッチバックしてＳＯＩ基板１００の表面を平坦化する。そして、第３の層間絶縁膜１０９を積層する。ここまでの状態が図３２および図３３に示されている。ついで、第３の層間絶縁膜１０９にコンタクトホールを開口し、ＴＬ−ＩＧＢＴ／Ｅ３００のｎ + バッファ領域３１５とｐ+コレクタ領域３０９を順に形成する。
Then, the p base region 310, the n + emitter region 311 and the p + plug region 312 of the TL-IGBT / E300 are formed. Thereafter, a first interlayer insulating film 305 is formed inside the trench 302. Next, the p + source region 401 and the p + drain region 402 of the PMOS 400 are formed, and the n + source region 501 and the n + drain region 502 of the NMOS 500 are formed. The state so far is shown in FIG. 30 and FIG.
Next, as shown in FIGS. 32 and 33, the trench 302 is filled with a buried electrode 306 and etched back to flatten the surface of the SOI substrate 100. Then, a third interlayer insulating film 109 is stacked. The state so far is shown in FIG. 32 and FIG. Next, a contact hole is opened in the third interlayer insulating film 109, and an n + buffer region 315 and a p + collector region 309 of the TL-IGBT / E300 are formed in order.
その後、ＴＬ−ＩＧＢＴ／Ｅ３００のコレクタ電極３１３とエミッタ電極３１４、ＰＭＯＳ４００のソース電極４０５とドレイン電極４０６、およびＮＭＯＳ５００のソース電極５０５とドレイン電極５０６をそれぞれ形成する。最後に、パッシベーション膜１１０を積層し、図２６および図２７に示す構成の半導体装置が完成する。
上述した実施の形態７によれば、ＴＬ−ＩＧＢＴ／Ｅ３００が、トレンチ３０２内にゲート電極３０４を有し、トレンチ３０２の側壁または底面の付近に電流経路を有するので、高集積化することができるとともに、ＴＬＰＭやプレーナ型の横型ＩＧＢＴよりもオン抵抗を低くすることができる。また、実施の形態７によれば、ＴＬ−ＩＧＢＴ／Ｅ３００がＳＯＩ基板１００上に形成されているので、基板電流を解消してスイッチングロスの低減と高速化を実現することができる。さらに、実施の形態７によれば、ＴＬ−ＩＧＢＴ／Ｅ３００とＣＭＯＳデバイスとがトレンチ分離領域１０５により誘電体分離されているので、ＴＬ−ＩＧＢＴ／Ｅ３００とＣＭＯＳデバイスとの相互作用によるラッチアップを防止することができる。
Thereafter, a collector electrode 313 and an emitter electrode 314 of the TL-IGBT / E300, a source electrode 405 and a drain electrode 406 of the PMOS 400, and a source electrode 505 and a drain electrode 506 of the NMOS 500 are formed. Finally, the passivation film 110 is stacked, and the semiconductor device having the configuration shown in FIGS. 26 and 27 is completed.
According to the seventh embodiment described above, the TL-IGBT / E 300 has the gate electrode 304 in the trench 302 and has a current path in the vicinity of the side wall or bottom surface of the trench 302, and thus can be highly integrated. At the same time, the on-resistance can be made lower than that of TLPM or planar lateral IGBT. Further, according to the seventh embodiment, since the TL-IGBT / E300 is formed on the SOI substrate 100, the substrate current can be eliminated, and the switching loss can be reduced and the operation speed can be increased. Further, according to the seventh embodiment, since the TL-IGBT / E300 and the CMOS device are dielectrically separated by the trench isolation region 105, latch-up due to the interaction between the TL-IGBT / E300 and the CMOS device is prevented. can do.
なお、上述した他の実施形態と同様に、ＴＬ−ＩＧＢＴ／Ｅ３００にｎ + バッファ領域３１５を設けない構成としてもよい。また、図３４および図３５に示す半導体装置のように、ＰＭＯＳ４００とＮＭＯＳ５００とを、接合分離ではなく、トレンチ分離領域１０５によって誘電体分離した構成としてもよい。そうすれば、ＣＭＯＳ部の寄生サイリスタによるラッチアップを防ぐことができる。なお、図３４は図２６に相当する断面位置の構成であり、図３５は図２７に相当する断面位置の構成である。
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した各実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明はその逆の導電型でも成り立つ。
As in the other embodiments described above, the TL-IGBT / E300 may be configured not to include the n + buffer region 315. Further, as in the semiconductor device shown in FIGS. 34 and 35, the PMOS 400 and the NMOS 500 may be separated from each other by the trench isolation region 105 instead of the junction isolation. By doing so, it is possible to prevent latch-up due to parasitic thyristors in the CMOS portion. 34 shows a cross-sectional position corresponding to FIG. 26, and FIG. 35 shows a cross-sectional position corresponding to FIG.
In the above, this invention is not restricted to each embodiment mentioned above, A various change is possible. For example, in each of the above-described embodiments, the first conductivity type is p-type and the second conductivity type is n-type. However, the present invention is also applicable to the opposite conductivity type.
１０１ 単結晶シリコン半導体層
１０３ 絶縁層（酸化膜）
１０４，１１４，１２４，１４４，１３４，１５４ 素子形成領域
１０５ トレンチ分離領域
１０６ 分離溝
１０７ 絶縁膜
１０８ 導電体（ポリシリコン）
２００，２３０，２４０ 半導体装置（ＴＬ−ＩＧＢＴ／Ｃ）
２０２，２４２，３０２，３４２ トレンチ
２０３，２４３，３０３，３４３ ゲート絶縁膜
２０４，２４４，３０４，３４４ ゲート電極
２０５，２４５，３０５，３４５ 第１の層間絶縁膜
２０６，２４６，３０６，３４６ 埋め込み電極
２０７，２４７，３０７，３４７ 第２の層間絶縁膜
２０８，２４８，３０８，３４８ ドリフト領域
２０９，２４９，３０９，３４９ コレクタ領域
２１０，２５０，３１０，３５０ ベース領域
２１１，２５１，３１１，３５１ エミッタ領域
２１３，２５３，３１３，３５３ コレクタ電極
２１４，２５４，３１４，３５４ エミッタ電極
２１５，２５５，３１５，３５５ バッファ領域
３００，３３０，３４０ 半導体装置（ＴＬ−ＩＧＢＴ／Ｅ）
４００ ｐチャネルＭＯＳＦＥＴ
５００ ｎチャネルＭＯＳＦＥＴ
101 single crystal silicon semiconductor layer 103 insulating layer (oxide film)
104, 114, 124, 144, 134, 154 Element formation region 105 Trench isolation region 106 Isolation groove 107 Insulating film 108 Conductor (polysilicon)
200, 230, 240 Semiconductor device (TL-IGBT / C)
202, 242, 302, 342 Trench 203, 243, 303, 343 Gate insulating film 204, 244, 304, 344 Gate electrode 205, 245, 305, 345 First interlayer insulating film 206, 246, 306, 346 Embedded electrode 207 , 247, 307, 347 Second interlayer insulating film 208, 248, 308, 348 Drift region 209, 249, 309, 349 Collector region 210, 250, 310, 350 Base region 211, 251, 311, 351 Emitter region 213 253, 313, 353 Collector electrode 214, 254, 314, 354 Emitter electrode 215, 255, 315, 355 Buffer region 300, 330, 340 Semiconductor device (TL-IGBT / E)
400 p-channel MOSFET
500 n-channel MOSFET
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