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JP2005252123A - Semiconductor device - Google Patents

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JP2005252123A
JP2005252123A JP2004063449A JP2004063449A JP2005252123A JP 2005252123 A JP2005252123 A JP 2005252123A JP 2004063449 A JP2004063449 A JP 2004063449A JP 2004063449 A JP2004063449 A JP 2004063449A JP 2005252123 A JP2005252123 A JP 2005252123A
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semiconductor chip
semiconductor
input
stacked
circuit
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Masaya Yamaoka
雅也 山岡
Makoto Yaosaka
真 八尾坂
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】入出力端子の電磁ノイズを大きく抑制することが可能な半導体装置を提供する。
【解決手段】第1の半導体チップ111と、半導体基板上に容量Cと抵抗Rから成るRCフィルタ113を形成した第2の半導体チップ112aとを備え、第1の半導体チップ111と第2の半導体チップ112aを積層し、第1の半導体チップ111の端子に第2の半導体チップ112aのRCフィルタ113を接続している。これにより、第1の半導体チップ111の入出力端子114の電磁ノイズに対する耐性を強化することができる。
【選択図】 図1

A semiconductor device capable of greatly suppressing electromagnetic noise at an input / output terminal is provided.
A first semiconductor chip (111) and a second semiconductor chip (112a) in which an RC filter (113) made of a capacitor (C) and a resistor (R) is formed on a semiconductor substrate are provided. The chips 112 a are stacked, and the RC filter 113 of the second semiconductor chip 112 a is connected to the terminals of the first semiconductor chip 111. Thereby, the tolerance with respect to the electromagnetic noise of the input / output terminal 114 of the 1st semiconductor chip 111 can be strengthened.
[Selection] Figure 1

Description

本発明は、半導体チップを張り合わせるSIP(System In Package)の技術を用い、同一パッケージ内に複数の半導体チップを実装するシステムLSI等に適用される半導体装置に関するものである。   The present invention relates to a semiconductor device applied to a system LSI or the like in which a plurality of semiconductor chips are mounted in the same package using a SIP (System In Package) technique for bonding semiconductor chips.

図10に従来の入力回路の例を示す。図10において、11は入出力端子、12は入力保護回路、13は容量抵抗回路、14は初期入力素子、15は電源(VDD)、16は接地(GND)を表している。図10において、容量抵抗回路13はRCフィルタの役割をしており、入力端子からの電磁ノイズを抑制している(例えば特許文献1参照)。   FIG. 10 shows an example of a conventional input circuit. In FIG. 10, 11 is an input / output terminal, 12 is an input protection circuit, 13 is a capacitive resistance circuit, 14 is an initial input element, 15 is a power supply (VDD), and 16 is ground (GND). In FIG. 10, a capacitive resistor circuit 13 serves as an RC filter, and suppresses electromagnetic noise from the input terminal (see, for example, Patent Document 1).

また、図11に従来の電磁ノイズを抑制させる回路構成例を示す。図11において、21は半導体基板、22は電極、23は誘電体材料、24は絶縁膜を表している。絶縁膜24を誘電体23で挟み、さらに誘電体23の片方を電源(VDD)に、もう一方を接地に電極22の介して電気的に接続することでコンデンサを形成することによって電磁ノイズを抑制し、さらに半導体基板上を接地した誘電体材料で覆うことでも電磁ノイズを抑制する(例えば特許文献2参照)。
特開平03−131061号公報(第1−4項、第1図) 特開平8−162608号公報(第1−3項、第1図)
FIG. 11 shows a conventional circuit configuration example for suppressing electromagnetic noise. In FIG. 11, 21 represents a semiconductor substrate, 22 represents an electrode, 23 represents a dielectric material, and 24 represents an insulating film. Electromagnetic noise is suppressed by forming a capacitor by sandwiching the insulating film 24 between the dielectrics 23 and electrically connecting one of the dielectrics 23 to the power supply (VDD) and the other to the ground via the electrode 22. Furthermore, electromagnetic noise is also suppressed by covering the semiconductor substrate with a grounded dielectric material (see, for example, Patent Document 2).
Japanese Unexamined Patent Publication No. 03-131061 (1-4, Fig. 1) JP-A-8-162608 (1-3, Fig. 1)

しかしながら、前述のような単一の半導体基板上にRCフィルタを作成する構成ではプロセスの微細化・高密度化に伴い電磁ノイズを抑制するのに十分な容量を形成することが困難であるという課題を有していた。また、単一半導体基板上に素子を形成するため、端子仕様のみの変更や、電磁ノイズ耐性の強化に対しても半導体チップ自体を作成し直す必要があった。   However, in the configuration in which the RC filter is formed on the single semiconductor substrate as described above, it is difficult to form a capacity sufficient to suppress electromagnetic noise as the process is miniaturized and densified. Had. In addition, since the elements are formed on a single semiconductor substrate, it is necessary to recreate the semiconductor chip itself in order to change only the terminal specifications or to enhance the electromagnetic noise resistance.

したがって、本発明の目的は、入出力端子の電磁ノイズを大きく抑制することが可能であり、半導体チップを作成し直すことなく入出力端子の仕様を変更することが可能となる半導体装置を提供することである。   Therefore, an object of the present invention is to provide a semiconductor device capable of greatly suppressing electromagnetic noise at the input / output terminals and capable of changing the specifications of the input / output terminals without re-creating a semiconductor chip. That is.

本発明の半導体装置は、第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを形成した第2の半導体チップとを備え、第1の半導体チップと第2の半導体チップを積層し、第1の半導体チップの端子に第2の半導体チップのRCフィルタを電気的に接続したものである。   The semiconductor device of the present invention includes a first semiconductor chip and a second semiconductor chip in which an RC filter including a capacitor C and a resistor R is formed on a semiconductor substrate, and the first semiconductor chip and the second semiconductor chip. And an RC filter of the second semiconductor chip is electrically connected to the terminals of the first semiconductor chip.

本発明の別の半導体装置は、第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを複数形成した第2の半導体チップとを備え、第1の半導体チップと第2の半導体チップを積層し、第1の半導体チップの複数の端子それぞれに第2の半導体チップのRCフィルタを電気的に接続したものである。   Another semiconductor device of the present invention includes a first semiconductor chip and a second semiconductor chip in which a plurality of RC filters each including a capacitor C and a resistor R are formed on a semiconductor substrate. The semiconductor chips are stacked, and the RC filter of the second semiconductor chip is electrically connected to each of the plurality of terminals of the first semiconductor chip.

本発明の別の半導体装置は、第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成る時定数の異なるRCフィルタを複数形成した第2の半導体チップとを備え、第1の半導体チップと第2の半導体チップを積層し、第1の半導体チップの端子に第2の半導体チップのRCフィルタを選択して電気的に接続することが可能なものである。   Another semiconductor device of the present invention includes a first semiconductor chip, and a second semiconductor chip in which a plurality of RC filters having different time constants each including a capacitor C and a resistor R are formed on a semiconductor substrate. The chip and the second semiconductor chip are stacked, and the RC filter of the second semiconductor chip can be selected and electrically connected to the terminal of the first semiconductor chip.

本発明の別の半導体装置は、第1の半導体チップと、導電体で覆われた第2の半導体チップを備え、第1の半導体チップと第2の半導体チップを積層し、第2の半導体チップ上の導電性の部材を電気的に接地したものである。   Another semiconductor device of the present invention includes a first semiconductor chip and a second semiconductor chip covered with a conductor, the first semiconductor chip and the second semiconductor chip are stacked, and the second semiconductor chip The upper conductive member is electrically grounded.

本発明の別の半導体装置は、第1の半導体チップと、この第1の半導体チップの入力端子の入力仕様に合わせた入力回路を第2の半導体チップに備え、第1の半導体チップと第2の半導体チップを積層し、第1の半導体チップの入力端子に第2の半導体チップの入力回路を電気的に接続したものである。   Another semiconductor device of the present invention includes a first semiconductor chip and an input circuit that matches an input specification of an input terminal of the first semiconductor chip in the second semiconductor chip. These semiconductor chips are stacked, and the input circuit of the second semiconductor chip is electrically connected to the input terminal of the first semiconductor chip.

本発明の別の半導体装置は、第1の半導体チップと、この第1の半導体チップの入力端子に接続可能な仕様の異なる複数の入力回路を有する第2の半導体チップとを備え、第1の半導体チップと第2の半導体チップを積層し、第1の半導体チップの入力端子に第2の半導体チップの複数の入力回路のうちから選択して電気的に接続したものである。   Another semiconductor device of the present invention includes a first semiconductor chip and a second semiconductor chip having a plurality of input circuits having different specifications connectable to input terminals of the first semiconductor chip. A semiconductor chip and a second semiconductor chip are stacked, and selected from a plurality of input circuits of the second semiconductor chip and electrically connected to an input terminal of the first semiconductor chip.

本発明の別の半導体装置は、第1の半導体チップと、この第1の半導体チップと異なる電位で動作する入出力回路と電位を第1の半導体チップの電位にレベルシフトするレベルシフタ回路を形成した第2の半導体チップを備え、第1の半導体チップと第2の半導体チップを積層し、レベルシフタ回路を第1の半導体チップに電気的に接続したものである。   In another semiconductor device of the present invention, a first semiconductor chip, an input / output circuit that operates at a potential different from that of the first semiconductor chip, and a level shifter circuit that shifts the potential to the potential of the first semiconductor chip are formed. A second semiconductor chip is provided, the first semiconductor chip and the second semiconductor chip are stacked, and the level shifter circuit is electrically connected to the first semiconductor chip.

本発明の別の半導体装置は、入出力信号を電気的に接続するためのパッド部が形成された第1の半導体チップと、パッド部と入出力回路を有する第2の半導体チップを備え、第1の半導体チップと第2の半導体チップを積層し、入出力回路を第1の半導体チップのパッド部に電気的に接続したものである。   Another semiconductor device of the present invention includes a first semiconductor chip having a pad portion for electrically connecting input / output signals, and a second semiconductor chip having a pad portion and an input / output circuit. One semiconductor chip and a second semiconductor chip are stacked, and an input / output circuit is electrically connected to a pad portion of the first semiconductor chip.

本発明の別の半導体装置は、電源パッドを有する第1の半導体チップと、半導体基板上に複数の電源パッドを形成しそのすべてを電気的に接続した第2の半導体チップを備え、第1の半導体チップと第2の半導体チップを積層し、第2の半導体チップの電源パッドと第1の半導体チップの電源パッドとを電気的に接続したものである。   Another semiconductor device of the present invention includes a first semiconductor chip having a power supply pad and a second semiconductor chip in which a plurality of power supply pads are formed on a semiconductor substrate and all of them are electrically connected. The semiconductor chip and the second semiconductor chip are stacked, and the power pad of the second semiconductor chip and the power pad of the first semiconductor chip are electrically connected.

本発明の別の半導体装置は、第1の半導体チップと、半導体基板上に発振回路またはダンピング素子を形成した第2の半導体チップとを備え、第1の半導体チップと第2の半導体チップを積層し、発振回路またはダンピング抵抗・容量を第1の半導体チップに電気的に接続したものである。   Another semiconductor device of the present invention includes a first semiconductor chip and a second semiconductor chip in which an oscillation circuit or a damping element is formed on a semiconductor substrate, and the first semiconductor chip and the second semiconductor chip are stacked. The oscillation circuit or the damping resistor / capacitance is electrically connected to the first semiconductor chip.

本発明の別の半導体装置は、第1の半導体チップと、半導体基板上にサージ吸収トランジスタを形成した第2の半導体チップとを備え、第1の半導体チップと第2の半導体チップを積層し、サージ吸収トランジスタを第1の半導体チップに電気的に接続したものである。   Another semiconductor device of the present invention includes a first semiconductor chip and a second semiconductor chip in which a surge absorption transistor is formed on a semiconductor substrate, and the first semiconductor chip and the second semiconductor chip are stacked, The surge absorbing transistor is electrically connected to the first semiconductor chip.

本発明によれば、容量C、抵抗RからなるRCフィルタ回路や入出力の受動・能動素子、発振回路等端子の仕様に関わる回路素子で構成されたり、導電性材料で覆われた第2の半導体チップを従来設計していた第1の半導体チップに張り合わせ、第1の半導体の入出力端子に電気的に接続する。このため、電磁ノイズに対する耐性を強化することが可能であり、また第1の半導体チップと第2の半導体チップのワイヤリング接続を変更するだけで半導体チップの入出力端子の仕様を変更することが可能である。   According to the present invention, the RC filter circuit composed of the capacitor C and the resistor R, the input / output passive / active element, the circuit element related to the terminal specifications such as the oscillation circuit, or the second element covered with the conductive material is used. The semiconductor chip is bonded to the conventionally designed first semiconductor chip and electrically connected to the input / output terminal of the first semiconductor. For this reason, it is possible to enhance resistance to electromagnetic noise, and it is possible to change the specifications of the input / output terminals of the semiconductor chip simply by changing the wiring connection between the first semiconductor chip and the second semiconductor chip. It is.

また仕様の異なる複数の入力回路を第2の半導体チップに設け、入力回路を選択することにより入力仕様が変更できる。   Further, the input specifications can be changed by providing a plurality of input circuits having different specifications on the second semiconductor chip and selecting the input circuits.

第2の半導体チップにレベルシフタ回路を設けることにより、多電源仕様にすることが容易にできる。   By providing a level shifter circuit in the second semiconductor chip, a multi-power supply specification can be easily achieved.

相互に接続した複数の電源パッドを第2の半導体チップに形成することにより、電源端子数を例えば1本に減らすことも可能である。   By forming a plurality of power supply pads connected to each other on the second semiconductor chip, the number of power supply terminals can be reduced to, for example, one.

発振回路を形成した第2の半導体チップを設けることにより、半導体チップのシリーズ展開時、発振特性を同じにすることが可能でシリーズ展開が容易に行える。   By providing the second semiconductor chip on which the oscillation circuit is formed, it is possible to make the oscillation characteristics the same when developing the series of semiconductor chips, and the series can be easily developed.

以下本発明の実施の形態について、図面を参照しながら説明する。なお、本発明は以下の実施の形態に限定されるものではない。   Embodiments of the present invention will be described below with reference to the drawings. Note that the present invention is not limited to the following embodiments.

(実施の形態1)
図1は本発明の第1の実施の形態における半導体装置の構成を示している。図1において、111は従来の半導体チップ、112aは複数のRCフィルタ113を形成した半導体チップ、113はその抵抗素子Rおよび容量素子CからなるRCフィルタ、114は半導体チップ111の入出力端子、115はリードフレーム、116は接続部材であるワイヤリングすなわちワイヤを用いた配線であり、ワイヤボンディングによる電気的な接続を示している。
(Embodiment 1)
FIG. 1 shows the configuration of the semiconductor device according to the first embodiment of the present invention. In FIG. 1, reference numeral 111 denotes a conventional semiconductor chip, 112a denotes a semiconductor chip on which a plurality of RC filters 113 are formed, 113 denotes an RC filter composed of a resistance element R and a capacitance element C, 114 denotes an input / output terminal of the semiconductor chip 111, 115 Is a lead frame, and 116 is a wiring which is a connecting member, that is, wiring using a wire, and shows electrical connection by wire bonding.

図示のように、半導体チップ111と半導体チップ112aを積層し、リードフレーム115をワイヤリング116および半導体チップ112aのRCフィルタ113を介して入出力端子114に接続している。   As illustrated, the semiconductor chip 111 and the semiconductor chip 112a are stacked, and the lead frame 115 is connected to the input / output terminal 114 via the wiring 116 and the RC filter 113 of the semiconductor chip 112a.

かかる構成によれば、従来の半導体チップ111の入出力端子114にRCフィルタ113が接続されることにより、入出力信号に対してノイズフィルタを形成することとなり電磁ノイズを低減することができる。また、課題であったチップ面積の増大についてもRCフィルタ113を形成する半導体チップ112aを半導体チップ111に張り合わせることにより、半導体チップ111の入出力端子部に形成していたRCフィルタ回路部を削除することが可能となり、半導体チップ111の面積を増大せずに入出力端子114にかかる電磁ノイズを低減するに足るRCフィルタ113を付加することができる。   According to this configuration, by connecting the RC filter 113 to the input / output terminal 114 of the conventional semiconductor chip 111, a noise filter is formed for the input / output signal, and electromagnetic noise can be reduced. In addition, with respect to the increase in the chip area, which is a problem, the RC filter circuit portion formed in the input / output terminal portion of the semiconductor chip 111 is deleted by bonding the semiconductor chip 112a forming the RC filter 113 to the semiconductor chip 111. It is possible to add an RC filter 113 that is sufficient to reduce electromagnetic noise applied to the input / output terminal 114 without increasing the area of the semiconductor chip 111.

なお、第1の実施の形態については1つの入出力端子114にかかるRCフィルタを挙げているがこれに限定されるものではない。半導体チップ112a上に複数のRCフィルタ回路を備えることにより、複数の入出力端子に対するRCフィルタが形成されることとなりノイズの低減を要求される複数の入出力端子の電磁ノイズを低減することができる。   In the first embodiment, an RC filter applied to one input / output terminal 114 is described, but the present invention is not limited to this. By providing a plurality of RC filter circuits on the semiconductor chip 112a, an RC filter for a plurality of input / output terminals is formed, and electromagnetic noise at a plurality of input / output terminals required to reduce noise can be reduced. .

(実施の形態2)
図2は本発明の第2の実施の形態における半導体装置の構成を示している。図2において、図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 2)
FIG. 2 shows the configuration of the semiconductor device according to the second embodiment of the present invention. In FIG. 2, the same components as those in FIG.

図2において、112bはRCフィルタの時定数を選択できるよう形成された半導体チップ、121はスリットの入ったパッド部、122a〜122cは容量部を示しており、スリットの入ったバッド部121はワイヤリングされることにより電気的に接続されることとする。   In FIG. 2, 112b is a semiconductor chip formed so that the time constant of the RC filter can be selected, 121 is a pad part with slits, 122a to 122c are capacitor parts, and a bad part 121 with slits is a wiring. By doing so, it is assumed that they are electrically connected.

かかる構成によれば、ワイヤリング116aをワイヤリング116bまたはワイヤリング116cに接続を代えることにより、容量値をaから2aまたは3aと変更することとなり、半導体チップ111を作成し直すことなく入力端子の仕様に適した時定数のRCフィルタを入出力端子114に付加することができる。また、RCフィルタを複数用意する場合と比較して本発明の場合、抵抗素子Rを1つにすることにより回路の実装面積を少なくすることができる。   According to such a configuration, by changing the connection of the wiring 116a to the wiring 116b or the wiring 116c, the capacitance value is changed from a to 2a or 3a, which is suitable for the specifications of the input terminal without recreating the semiconductor chip 111. A time constant RC filter can be added to the input / output terminal 114. Further, in the case of the present invention, the mounting area of the circuit can be reduced by using one resistance element R as compared with the case where a plurality of RC filters are prepared.

(実施の形態3)
図3は、本発明の第3の実施の形態における半導体装置の構成を示している。図3において、図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 3)
FIG. 3 shows the configuration of the semiconductor device according to the third embodiment of the present invention. In FIG. 3, the same components as those in FIG.

図3において、112cは表面に導電体を形成した半導体チップ、131はその導電体を示しており、ワイヤリング116を通じて外部で電気的に接地されているものとする。   In FIG. 3, reference numeral 112 c denotes a semiconductor chip having a conductor formed on its surface, and 131 denotes the conductor, which is assumed to be electrically grounded externally through the wiring 116.

かかる構成によれば、半導体チップ111は半導体チップ112cで覆われることにより、接地された導電体が表面に形成されることとなり電磁ノイズを抑制することができる。また、単一基板上に形成する場合の課題であった半導体チップを作り直すことに対しても本発明の場合、半導体チップ111を作成し直すことなく半導体チップ112cを張り合わせることで実現できる。   According to such a configuration, the semiconductor chip 111 is covered with the semiconductor chip 112c, whereby a grounded conductor is formed on the surface, and electromagnetic noise can be suppressed. Further, in the case of the present invention, it is possible to recreate a semiconductor chip, which has been a problem in forming on a single substrate, by bonding the semiconductor chip 112c without recreating the semiconductor chip 111.

(実施の形態4)
図4は、本発明の第4の実施の形態における半導体装置の構成を示している。図4において、図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 4)
FIG. 4 shows the configuration of the semiconductor device according to the fourth embodiment of the present invention. In FIG. 4, the same components as those in FIG.

図4において、112dは入力回路を備えた半導体チップ、141はその入力回路を示している。入力回路141の例としては、入力保護回路例えば入力保護抵抗、プルアップ抵抗、プルダウン抵抗、シュミット入力回路、TTL入力回路、CMOS入力回路などが挙げられるが、これに限定されるものではない。   In FIG. 4, 112d denotes a semiconductor chip provided with an input circuit, and 141 denotes the input circuit. Examples of the input circuit 141 include, but are not limited to, an input protection circuit such as an input protection resistor, a pull-up resistor, a pull-down resistor, a Schmitt input circuit, a TTL input circuit, and a CMOS input circuit.

かかる構成によれば、リードフレーム115と半導体チップ112d上の入力回路141の入力をワイヤリング116により接続し、入力回路141の出力と半導体チップ111の入出力端子114(入力端子)をワイヤリング116により接続することより、半導体チップ111の入力端子に対する入力回路を半導体チップ112d上に形成することとなり、半導体チップ111の入力回路を削除することができ、面積を小さくすることが可能である。   According to this configuration, the input of the input circuit 141 on the lead frame 115 and the semiconductor chip 112 d is connected by the wiring 116, and the output of the input circuit 141 and the input / output terminal 114 (input terminal) of the semiconductor chip 111 are connected by the wiring 116. As a result, an input circuit for the input terminal of the semiconductor chip 111 is formed on the semiconductor chip 112d, so that the input circuit of the semiconductor chip 111 can be eliminated and the area can be reduced.

なお、第4の実施の形態については、1つの入出力回路を挙げているがこれに限定されるものではない。半導体チップ112d上に入力回路を複数備えることにより、入力回路を必要とする複数の入力端子にも対応することができる。   In the fourth embodiment, one input / output circuit is described, but the present invention is not limited to this. By providing a plurality of input circuits on the semiconductor chip 112d, it is possible to cope with a plurality of input terminals that require an input circuit.

(実施の形態5)
図5は本発明の第5の実施の形態における半導体装置の構成を示している。図5において、図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 5)
FIG. 5 shows a configuration of a semiconductor device according to the fifth embodiment of the present invention. In FIG. 5, the same components as those in FIG.

図5において、112eは仕様の異なる複数の入力回路を備えた半導体チップ、151aはプルアップ抵抗回路、151bはプルダウン抵抗回路、151c、151dはシュミット幅の異なるシュミット入力回路、152、152′はワイヤリング116によりリードフレーム115に接続されるパッド部、152a〜152dはパッド部152、152′に接続されるスリットの入ったパッド部を示しており、スリットの入ったパッド部152a〜152dはワイヤリングされることにより電気的に接続されることとする。   In FIG. 5, 112e is a semiconductor chip having a plurality of input circuits with different specifications, 151a is a pull-up resistor circuit, 151b is a pull-down resistor circuit, 151c and 151d are Schmitt input circuits having different Schmitt widths, and 152 and 152 'are wirings. 116, pad portions 152a to 152d connected to the lead frame 115 through 116 indicate pad portions with slits connected to the pad portions 152 and 152 ', and pad portions 152a to 152d with slits are wired. It is supposed to be electrically connected.

かかる構成によれば、スリットの入ったパッド部152a〜152dに対するワイヤリングによる接続を変更することにより、半導体チップ111の入出力端子114に対する仕様が変更されることとなり、半導体チップ111を作成し直すことなく用意に仕様を変更することができる。例えば、スリットの入ったパッド152aと半導体チップ111上の入出力端子114(入力端子)をワイヤリング116によって電気的に接続することにより、半導体チップ111の入力端子にプルアップ抵抗回路151aが接続されることとなり、半導体チップ111の入力端子の仕様を変更することができる。   According to such a configuration, the specification for the input / output terminal 114 of the semiconductor chip 111 is changed by changing the connection by wiring to the pad portions 152a to 152d having slits, and the semiconductor chip 111 is recreated. The specifications can be changed easily. For example, the pull-up resistor circuit 151 a is connected to the input terminal of the semiconductor chip 111 by electrically connecting the pad 152 a having slits and the input / output terminal 114 (input terminal) on the semiconductor chip 111 by the wiring 116. Thus, the specification of the input terminal of the semiconductor chip 111 can be changed.

また、半導体チップ112e上に各入力素子を別々に形成することに対して本発明での形成方法ではパッドの個数を減らすことができ、実装面積を小さくすることができる。   Further, in contrast to forming each input element separately on the semiconductor chip 112e, the formation method of the present invention can reduce the number of pads and reduce the mounting area.

(実施の形態6)
図6は、本発明の第6の実施の形態における半導体装置の構成を示している。図6において図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 6)
FIG. 6 shows a configuration of a semiconductor device according to the sixth embodiment of the present invention. In FIG. 6, the same components as those in FIG.

図6において、112fはレベルシフタ回路163を形成した半導体チップ、161は半導体チップ111と電源電圧が異なり、例えば半導体チップ111よりも高電位で動作する入出力回路、162は半導体チップ111と同じ電源電圧の入出力回路、163はレベルシフタ回路である。Aはレベルシフタ回路163の電源入力部、Bはレベルシフタ回路163の信号入力部を示している。   6, 112f is a semiconductor chip on which the level shifter circuit 163 is formed, 161 is a power supply voltage different from that of the semiconductor chip 111, for example, an input / output circuit that operates at a higher potential than the semiconductor chip 111, and 162 is the same power supply voltage as that of the semiconductor chip 111. The input / output circuit 163 is a level shifter circuit. A indicates a power input portion of the level shifter circuit 163, and B indicates a signal input portion of the level shifter circuit 163.

かかる構成によれば、リードフレーム115と半導体チップ112f上の入出力回路161、および、半導体チップ112f上の入出力回路162と半導体チップ111上の入出力端子114をそれぞれリードフレーム116d、116eによって電気的に接続することにより、半導体チップ111と外部とのインタフェースに半導体112f上のレベルシフタ回路163が接続されることとなり、半導体チップ111を複雑なプロセスで作成する必要がなく、多電源仕様にすることが難しい半導体チップに対しても容易に多電源の仕様にすることができる。   According to this configuration, the lead frame 115 and the input / output circuit 161 on the semiconductor chip 112f, and the input / output circuit 162 on the semiconductor chip 112f and the input / output terminal 114 on the semiconductor chip 111 are electrically connected by the lead frames 116d and 116e, respectively. As a result of the connection, the level shifter circuit 163 on the semiconductor 112f is connected to the interface between the semiconductor chip 111 and the outside, so that the semiconductor chip 111 does not need to be created by a complicated process and is made to have a multi-power supply specification. Even for difficult semiconductor chips, it is possible to easily make a multi-power supply specification.

(実施の形態7)
図7は、本発明の第7の実施の形態における半導体装置の構成を示している。図7において図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 7)
FIG. 7 shows a configuration of a semiconductor device according to the seventh embodiment of the present invention. In FIG. 7, the same components as those in FIG.

図7において、112gはパッド部と入出力回路を形成した半導体チップ、171は入出力回路付きのパッド、172は入出力回路のないパッドを示している。   In FIG. 7, 112g denotes a semiconductor chip on which a pad portion and an input / output circuit are formed, 171 denotes a pad with an input / output circuit, and 172 denotes a pad without an input / output circuit.

かかる構成によれば、リードフレーム115と半導体チップ112g上の入出力回路付きのパッド171と半導体111上の入出力回路無しパッド172をワイヤリング116により電気的に接続することにより、外部とのインタフェースに半導体112g上の入出力回路付きパッド171を介することとなり、半導体チップ111上の入出力部はパッド部のみとすることができる。また、多数のピンを必要とするLSIの場合、半導体チップ111と半導体チップ112gに入出力回路付きパッドを分けて作成することができ、半導体チップ111のチップサイズを縮小することができる。   According to such a configuration, the lead frame 115, the pad 171 with the input / output circuit on the semiconductor chip 112g and the pad 172 without the input / output circuit on the semiconductor 111 are electrically connected by the wiring 116, thereby providing an interface with the outside. The input / output part on the semiconductor chip 111 can be the pad part only through the pad 171 with the input / output circuit on the semiconductor 112g. Further, in the case of an LSI that requires a large number of pins, pads with input / output circuits can be separately formed on the semiconductor chip 111 and the semiconductor chip 112g, and the chip size of the semiconductor chip 111 can be reduced.

(実施の形態8)
図8は、本発明の第8の実施の形態における半導体装置の構成を示している。図8において、図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 8)
FIG. 8 shows a configuration of a semiconductor device according to the eighth embodiment of the present invention. In FIG. 8, the same components as those in FIG.

図8において、112hは複数の電源パッドを電気的に接続した半導体チップ、181は半導体チップ111に電源を供給する電源パッド、182は電源パッド181を電気的に接続している導電体の配線、183は半導体チップ111上の電源パッドを示している。   In FIG. 8, 112h is a semiconductor chip in which a plurality of power supply pads are electrically connected, 181 is a power supply pad that supplies power to the semiconductor chip 111, 182 is a conductor wiring that is electrically connected to the power supply pad 181, Reference numeral 183 denotes a power supply pad on the semiconductor chip 111.

かかる構成によれば、リードフレーム115と第2の半導体チップ112h上の電源パッド181の1つをワイヤリング116で電気的に接続し、残りの電源パッド181と半導体チップ111上の電源パッド183をワイヤリング116fで電気的に接続することにより、半導体チップ112h上で半導体111上の複数の電源パッド183へ供給する電源を作成することとなり、外部仕様からみた電源を1つにすることができ、電源の数を減らすことができる。   According to this configuration, the lead frame 115 and one of the power pads 181 on the second semiconductor chip 112h are electrically connected by the wiring 116, and the remaining power pads 181 and the power pads 183 on the semiconductor chip 111 are wired. By electrically connecting at 116f, a power supply to be supplied to the plurality of power supply pads 183 on the semiconductor 111 is created on the semiconductor chip 112h, and the power supply from the external specification can be made one. The number can be reduced.

(実施の形態9)
図9は、本発明の第9の実施の形態における半導体装置の構成を示している。図9において図1と同じ構成要素については同じ番号を用い、説明を省略する。
(Embodiment 9)
FIG. 9 shows a configuration of a semiconductor device according to the ninth embodiment of the present invention. In FIG. 9, the same components as those in FIG.

図9において、112iは発振回路を形成した半導体チップ、191は発振回路を表している。   In FIG. 9, 112i represents a semiconductor chip on which an oscillation circuit is formed, and 191 represents an oscillation circuit.

かかる構成によれば、リードフレーム115と半導体チップ112i上の発振回路191、および、発振回路191と半導体チップ111上の入出力端子114(入力端子)をそれぞれ電気的に接続することにより、半導体チップ112i上で生成するクロックを半導体チップ111に供給することとなり、同じクロック仕様の半導体チップを展開していく場合、半導体チップ112iを共通にすることで展開品種の発振特性を同じにすることができる。   According to this configuration, the lead frame 115 and the oscillation circuit 191 on the semiconductor chip 112i, and the input / output terminal 114 (input terminal) on the semiconductor circuit 111 and the oscillation circuit 191 are electrically connected to each other, thereby providing a semiconductor chip. The clock generated on 112i is supplied to the semiconductor chip 111. When developing semiconductor chips having the same clock specifications, the oscillation characteristics of the developed products can be made the same by sharing the semiconductor chip 112i. .

なお、発振回路191に代えて、ダンピング素子例えばダンピング抵抗・容量、またはサージ吸収トランジスタ等でもよい。また第1の半導体チップ111の上に第2の半導体チップ112a等を積層したが、上下逆に積層してもよい。   Instead of the oscillation circuit 191, a damping element such as a damping resistor / capacitor or a surge absorption transistor may be used. Further, although the second semiconductor chip 112a and the like are stacked on the first semiconductor chip 111, they may be stacked upside down.

本発明にかかる半導体装置は、入出力端子の電磁ノイズを大きく抑制することが可能であり、半導体チップを作成し直すことなく入出力端子の仕様を変更することが可能となる等の効果があり、半導体装置等として有用である。   The semiconductor device according to the present invention can greatly suppress the electromagnetic noise of the input / output terminals, and there is an effect that the specifications of the input / output terminals can be changed without re-creating the semiconductor chip. It is useful as a semiconductor device.

この発明の第1の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 1st Embodiment of this invention. この発明の第2の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 2nd Embodiment of this invention. この発明の第3の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 3rd Embodiment of this invention. この発明の第4の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 4th Embodiment of this invention. この発明の第5の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 5th Embodiment of this invention. この発明の第6の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 6th Embodiment of this invention. この発明の第7の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 7th Embodiment of this invention. この発明の第8の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 8th Embodiment of this invention. この発明の第9の実施の形態に係る半導体装置の構成を表す図である。It is a figure showing the structure of the semiconductor device which concerns on 9th Embodiment of this invention. 従来の入力回路の構成を表す図である。It is a figure showing the structure of the conventional input circuit. 従来のEMI電磁ノイズを抑制させる回路構成を表す半導体装置の斜視図である。It is a perspective view of the semiconductor device showing the circuit structure which suppresses the conventional EMI electromagnetic noise.

符号の説明Explanation of symbols

11 入出力端子
12 入力保護回路
13 容量抵抗回路
14 初期入力素子
15 電源(VDD)
16 接地(GND)
21 半導体基板
22 電極
23 誘電体
24 絶縁膜
111 第1の半導体チップ
112a 〜 112i 第2の半導体チップ
113 RCフィルタ
114 入出力端子
115 リードフレーム
116 ワイヤリング
121 スリット入りパッド部
122a 〜 122c、152a 〜 152d 容量素子
131 導電体材料
141 入力回路
151a プルアップ抵抗回路
151b プルダウン抵抗回路
151c、151d シュミット入力回路
161 入出力端子
163 レベルシフタ回路
171 入力回路付きパッド
172 入力回路無しパッド
181 電源パッド
191 発振回路
11 Input / output terminal 12 Input protection circuit 13 Capacitance resistance circuit 14 Initial input element 15 Power supply (VDD)
16 Grounding (GND)
DESCRIPTION OF SYMBOLS 21 Semiconductor substrate 22 Electrode 23 Dielectric 24 Insulating film 111 1st semiconductor chip 112a-112i 2nd semiconductor chip 113 RC filter 114 Input / output terminal 115 Lead frame 116 Wiring 121 Slit pad part 122a-122c, 152a-152d Capacitance Element 131 Conductor material 141 Input circuit 151a Pull-up resistor circuit 151b Pull-down resistor circuit 151c, 151d Schmitt input circuit 161 Input / output terminal 163 Level shifter circuit 171 Pad with input circuit 172 Pad without input circuit 181 Power supply pad 191 Oscillator circuit

Claims (11)

第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを形成した第2の半導体チップとを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記第1の半導体チップの端子に前記第2の半導体チップの前記RCフィルタを電気的に接続した半導体装置。   A first semiconductor chip; and a second semiconductor chip in which an RC filter including a capacitor C and a resistor R is formed on a semiconductor substrate, the first semiconductor chip and the second semiconductor chip are stacked, A semiconductor device in which the RC filter of the second semiconductor chip is electrically connected to a terminal of the first semiconductor chip. 第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを複数形成した第2の半導体チップとを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記第1の半導体チップの複数の端子それぞれに前記第2の半導体チップの前記RCフィルタを電気的に接続した半導体装置。   A first semiconductor chip, and a second semiconductor chip in which a plurality of RC filters each including a capacitor C and a resistor R are formed on a semiconductor substrate, the first semiconductor chip and the second semiconductor chip being stacked, A semiconductor device in which the RC filter of the second semiconductor chip is electrically connected to each of a plurality of terminals of the first semiconductor chip. 第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成る時定数の異なるRCフィルタを複数形成した第2の半導体チップとを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、第1の半導体チップの端子に前記第2の半導体チップの前記RCフィルタを選択して電気的に接続することが可能な半導体装置。   A first semiconductor chip, and a second semiconductor chip in which a plurality of RC filters each having a capacitance C and a resistance R and having different time constants are formed on a semiconductor substrate, the first semiconductor chip and the second semiconductor chip A semiconductor device capable of stacking and selecting and electrically connecting the RC filter of the second semiconductor chip to a terminal of the first semiconductor chip. 第1の半導体チップと、導電体で覆われた第2の半導体チップを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記第2の半導体チップ上の前記導電性の部材を電気的に接地した半導体装置。   A first semiconductor chip and a second semiconductor chip covered with a conductor are provided, the first semiconductor chip and the second semiconductor chip are stacked, and the conductive layer on the second semiconductor chip is stacked. A semiconductor device in which members are electrically grounded. 第1の半導体チップと、この第1の半導体チップの入力端子の入力仕様に合わせた入力回路を第2の半導体チップに備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記第1の半導体チップの入力端子に前記第2の半導体チップの前記入力回路を電気的に接続した半導体装置。   The second semiconductor chip includes a first semiconductor chip and an input circuit that matches an input specification of the input terminal of the first semiconductor chip, the first semiconductor chip and the second semiconductor chip are stacked, A semiconductor device in which the input circuit of the second semiconductor chip is electrically connected to an input terminal of the first semiconductor chip. 第1の半導体チップと、この第1の半導体チップの入力端子に接続可能な仕様の異なる複数の入力回路を有する第2の半導体チップとを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記第1の半導体チップの前記入力端子に前記第2の半導体チップの前記複数の入力回路のうちから選択して電気的に接続した半導体装置。   A first semiconductor chip; and a second semiconductor chip having a plurality of input circuits having different specifications connectable to an input terminal of the first semiconductor chip, the first semiconductor chip and the second semiconductor A semiconductor device in which chips are stacked and selected from the plurality of input circuits of the second semiconductor chip and electrically connected to the input terminal of the first semiconductor chip. 第1の半導体チップと、この第1の半導体チップと異なる電位で動作する入出力回路と前記電位を前記第1の半導体チップの電位にレベルシフトするレベルシフタ回路を形成した第2の半導体チップを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記レベルシフタ回路を前記第1の半導体チップに電気的に接続した半導体装置。   A second semiconductor chip having a first semiconductor chip, an input / output circuit operating at a potential different from that of the first semiconductor chip, and a level shifter circuit for level shifting the potential to the potential of the first semiconductor chip; A semiconductor device in which the first semiconductor chip and the second semiconductor chip are stacked, and the level shifter circuit is electrically connected to the first semiconductor chip. 入出力信号を電気的に接続するためのパッド部が形成された第1の半導体チップと、パッド部と入出力回路を有する第2の半導体チップを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記入出力回路を前記第1の半導体チップの前記パッド部に電気的に接続した半導体装置。   A first semiconductor chip having a pad portion for electrically connecting input / output signals and a second semiconductor chip having a pad portion and an input / output circuit are provided, and the first semiconductor chip and the second semiconductor chip are provided. A semiconductor device in which the semiconductor chips are stacked and the input / output circuit is electrically connected to the pad portion of the first semiconductor chip. 電源パッドを有する第1の半導体チップと、半導体基板上に複数の電源パッドを形成しそのすべてを電気的に接続した第2の半導体チップを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記第2の半導体チップの前記電源パッドと前記第1の半導体チップの前記電源パッドとを電気的に接続した半導体装置。   A first semiconductor chip having a power supply pad; and a second semiconductor chip in which a plurality of power supply pads are formed on a semiconductor substrate and all of the power supply pads are electrically connected. The first semiconductor chip and the second semiconductor chip A semiconductor device in which chips are stacked and the power supply pad of the second semiconductor chip and the power supply pad of the first semiconductor chip are electrically connected. 第1の半導体チップと、半導体基板上に発振回路またはダンピング抵抗・容量を形成した第2の半導体チップとを備え、前記第1の半導体チップと前記第2の半導体チップを積層し、前記発振回路またはダンピング素子を前記第1の半導体チップに電気的に接続した半導体装置。   A first semiconductor chip; and a second semiconductor chip in which an oscillation circuit or a damping resistor / capacitor is formed on a semiconductor substrate; the first semiconductor chip and the second semiconductor chip are stacked; and the oscillation circuit Alternatively, a semiconductor device in which a damping element is electrically connected to the first semiconductor chip. 第1の半導体チップと、半導体基板上にサージ吸収トランジスタを形成した第2の半導体チップとを備え、第1の半導体チップと前記第2の半導体チップを積層し、前記サージ吸収トランジスタを前記第1の半導体チップに電気的に接続した半導体装置。   A first semiconductor chip and a second semiconductor chip in which a surge absorbing transistor is formed on a semiconductor substrate, the first semiconductor chip and the second semiconductor chip are stacked, and the surge absorbing transistor is connected to the first semiconductor chip. Semiconductor device electrically connected to the semiconductor chip.
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