JP2007088186A

JP2007088186A - Semiconductor device and manufacturing method thereof

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Publication number: JP2007088186A
Application number: JP2005274739A
Authority: JP
Inventors: Hiroshi Yoshioka; 啓吉岡; Takao Noda; 隆夫野田; Yasunobu Saito; 泰伸斉藤; Hidetoshi Fujimoto; 英俊藤本; Tomohiro Nitta; 智洋新田; Yorito Kakiuchi; 頼人垣内; Ichiro Omura; 一郎大村; Wataru Saito; 渉齋藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-09-21
Filing date: 2005-09-21
Publication date: 2007-04-05

Abstract

【課題】より確実且つ容易に高耐圧を実現できる半導体装置及びその製造方法を提供すること。
【解決手段】第１の窒化物半導体からなる第１の層と、前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第２の層と、前記第２の層の上に設けられたソース電極と、前記第２の層の上に設けられたドレイン電極と、前記第２の層の上に設けられたゲート電極と、前記ソース電極と前記ドレイン電極と前記ゲート電極の少なくともいずれかに接続され、少なくとも一部が前記第１の層に接して設けられたｐ型ポリシリコン層と、を備えたことを特徴とする半導体装置を提供する。
【選択図】図２PROBLEM TO BE SOLVED: To provide a semiconductor device capable of realizing a high breakdown voltage more reliably and easily and a method for manufacturing the same.
A first layer made of a first nitride semiconductor, a second layer made of a second nitride semiconductor having a band gap larger than that of the first nitride semiconductor, and the second layer A source electrode provided on the layer; a drain electrode provided on the second layer; a gate electrode provided on the second layer; the source electrode; the drain electrode; There is provided a semiconductor device comprising: a p-type polysilicon layer connected to at least one of gate electrodes and provided at least partially in contact with the first layer.
[Selection] Figure 2

Description

本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device using a nitride semiconductor and a method for manufacturing the same.

近年、発光デバイスの材料として開発が進められてきた窒化ガリウム（ＧａＮ）は、その高耐圧特性・高熱伝導度・高電子移動度特性などから、高出力の電子デバイスへの適用が検討されている。不純物（ドナー）が添加された窒化アルミニウムガリウム（ＡｌＧａＮ）と、ノンドープ型の窒化ガリウム（ＧａＮ）とのヘテロ接合構造においては、ＧａＮ上のＡｌＧａＮに、格子不整合による格子歪が発生し、それによりピエゾ分極効果が発生し、その結果、ＡｌＧａＮ／ＧａＮのヘテロ接合界面におけるＧａＮ側に２次元電子ガスが発生する。ＧａＮ中の不純物が少ない場合、２次元電子ガスにおいては電子が移動する際の不純物散乱が減少するため、高移動度となる。この特色を活かしたものがＧａＮ系ＨＥＭＴ（High Electron Mobility Transistor）であり、その高移動度特性から高周波用途からパワーエレクトロニクス用途など幅広い分野での活躍が期待されている。 In recent years, gallium nitride (GaN), which has been developed as a material for light-emitting devices, is being considered for application to high-power electronic devices due to its high breakdown voltage characteristics, high thermal conductivity, and high electron mobility characteristics. . In the heterojunction structure of aluminum gallium nitride (AlGaN) doped with impurities (donor) and non-doped gallium nitride (GaN), lattice distortion due to lattice mismatch occurs in AlGaN on GaN, thereby A piezoelectric polarization effect is generated, and as a result, a two-dimensional electron gas is generated on the GaN side at the heterojunction interface of AlGaN / GaN. When there are few impurities in GaN, in a two-dimensional electron gas, since the impurity scattering at the time of an electron movement reduces, it becomes a high mobility. A GaN-based HEMT (High Electron Mobility Transistor) that takes advantage of this feature is expected to play an active role in a wide range of fields such as high frequency applications and power electronics applications due to its high mobility characteristics.

ここで、窒化ガリウム系半導体装置をパワーデバイスとして用いる場合には、デバイス破壊を防ぐために、アバランシェ耐量（耐圧）を上げるための正孔排出構造を備えることが好ましい。 Here, when a gallium nitride based semiconductor device is used as a power device, it is preferable to provide a hole discharge structure for increasing the avalanche resistance (withstand voltage) in order to prevent device destruction.

シリコン系半導体装置の場合には、ｐ型シリコン基板を用いることで正孔排出構造を実現できるが、窒化ガリウム系半導体装置を考えてみた場合、現在の段階では、シリコン基板などの導電性基板上へのＧａＮ層成長技術がまだ発展途上であり、安定したＧａＮ層を低コストで形成できない。また、シリコン基板などの上にＧａＮ層を結晶性良く成長するためのバッファ層（ＡｌＮ層）がシリコン基板と動作層との導通を遮断するため、実際には効率の良い正孔排出が行えない。 In the case of a silicon-based semiconductor device, a hole discharge structure can be realized by using a p-type silicon substrate. However, when a gallium nitride-based semiconductor device is considered, at the present stage, a conductive substrate such as a silicon substrate is used. Therefore, a stable GaN layer cannot be formed at a low cost. In addition, since a buffer layer (AlN layer) for growing a GaN layer with good crystallinity on a silicon substrate or the like cuts off the conduction between the silicon substrate and the operating layer, it cannot actually perform efficient hole discharge. .

また、特許文献１では、サファイア基板とノンドープ型ＧａＮ層との間にｐ型ＧａＮ層を設け、これをソース電極と接続し、そのｐ型ＧａＮ層を介して正孔をソース電極に排出する構造が開示されている。しかし、ｐ型ＧａＮ層の形成にはアクセプター不純物としてＭｇを用い、さらに脱水化処理法を用いるなど、ｎ型もしくはノンドープ型ＧａＮ層を形成する場合に比べて特別な技術が必要であり、製造コストが高くなり、また良質なｐ型ＧａＮ層を安定して得ることが難しい。
特開２００５−９３８６４号公報（第８の実施の形態、図８） In Patent Document 1, a p-type GaN layer is provided between a sapphire substrate and a non-doped GaN layer, which is connected to a source electrode, and holes are discharged to the source electrode through the p-type GaN layer. Is disclosed. However, the formation of the p-type GaN layer requires special techniques as compared with the case of forming an n-type or non-doped GaN layer, such as using Mg as an acceptor impurity and further using a dehydration method. It is difficult to stably obtain a high-quality p-type GaN layer.
Japanese Patent Laying-Open No. 2005-93864 (Eighth Embodiment, FIG. 8)

本発明は、より確実且つ容易に高耐圧を実現できる半導体装置及びその製造方法を提供する。 The present invention provides a semiconductor device capable of realizing a high breakdown voltage more reliably and easily and a method for manufacturing the same.

本発明の一態様によれば、
第１の窒化物半導体からなる第１の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第２の層と、
前記第２の層の上に設けられたソース電極と、
前記第２の層の上に設けられたドレイン電極と、
前記第２の層の上に設けられたゲート電極と、
前記ソース電極と前記ドレイン電極と前記ゲート電極の少なくともいずれかに接続され、少なくとも一部が前記第１の層に接して設けられたｐ型ポリシリコン層と、
を備えたことを特徴とする半導体装置が提供される。 According to one aspect of the invention,
A first layer made of a first nitride semiconductor;
A second layer made of a second nitride semiconductor having a larger band gap than the first nitride semiconductor;
A source electrode provided on the second layer;
A drain electrode provided on the second layer;
A gate electrode provided on the second layer;
A p-type polysilicon layer connected to at least one of the source electrode, the drain electrode, and the gate electrode, and at least a part of which is in contact with the first layer;
A semiconductor device is provided.

また、本発明の他の一態様によれば、
第１の方向にみた幅が大なる第１の部分と、前記第１の方向にみた幅が小なる第２の部分と、を有するｐ型ポリシリコンを基体の上に形成する工程と、
前記基体及びｐ型ポリシリコンの上に窒化物半導体をエピタキシャル成長させることにより、前記第２の部分は前記窒化物半導体の中に埋め込み、前記第１の部分の少なくとも一部は前記窒化物半導体には埋め込まれていない積層体を形成する工程と、
前記窒化物半導体に埋め込まれていない前記第１の部分の前記少なくとも一部に電極を接続する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。 According to another aspect of the present invention,
Forming a p-type polysilicon having a first portion having a large width in the first direction and a second portion having a small width in the first direction on the substrate;
By epitaxially growing a nitride semiconductor on the base and the p-type polysilicon, the second portion is embedded in the nitride semiconductor, and at least a portion of the first portion is in the nitride semiconductor. Forming a non-embedded laminate;
Connecting an electrode to the at least part of the first portion not embedded in the nitride semiconductor;
A method for manufacturing a semiconductor device is provided.

本発明によれば、高耐圧の半導体装置を安価に提供できる。 According to the present invention, a high breakdown voltage semiconductor device can be provided at low cost.

以下、本発明を適用した具体的な実施形態について図面を参照しながら説明する。 Hereinafter, specific embodiments to which the present invention is applied will be described with reference to the drawings.

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１の要部上面図である。
また、図２は、図１におけるＡ−Ａ線拡大断面図である。 [First Embodiment]
FIG. 1 is a top view of an essential part of a semiconductor device 1 according to the first embodiment of the present invention.
FIG. 2 is an enlarged sectional view taken along line AA in FIG.

本実施形態に係る半導体装置１は、図２に示すように、基板２上に積層された窒化物半導体層１０と、窒化物半導体層１０上で互いに離間して配置されたゲート、ソース、ドレインの各電極１１、１２、１３と、一部表面がソース電極１２と接続されて窒化物半導体層１０中に形成されたｐ型ポリシリコン（多結晶シリコン）層５と、を備える。 As shown in FIG. 2, the semiconductor device 1 according to the present embodiment includes a nitride semiconductor layer 10 stacked on a substrate 2 and a gate, a source, and a drain that are spaced apart from each other on the nitride semiconductor layer 10. And a p-type polysilicon (polycrystalline silicon) layer 5 having a part of the surface thereof connected to the source electrode 12 and formed in the nitride semiconductor layer 10.

窒化物半導体層１０は、基板２側から順にエピタキシャル成長により形成されたＡｌＮ層３、ＧａＮ層４、ＧａＮ層６、ＡｌＧａＮ層７を有する。ＧａＮ層４、６は不純物を含まないノンドープ型である。ＡｌＧａＮ層７は不純物（ドナー）が添加されたｎ型である。本具体例では、ＧａＮ層６が第１の層に対応し、これよりもバンドギャップが大なるＡｌＧａＮ層７が第２の層に対応する。 The nitride semiconductor layer 10 includes an AlN layer 3, a GaN layer 4, a GaN layer 6, and an AlGaN layer 7 formed by epitaxial growth in order from the substrate 2 side. The GaN layers 4 and 6 are non-doped types that do not contain impurities. The AlGaN layer 7 is n-type doped with an impurity (donor). In this specific example, the GaN layer 6 corresponds to the first layer, and the AlGaN layer 7 having a larger band gap corresponds to the second layer.

ｐ型ポリシリコン層５は、平面形状が矩形状にパターニングされてＧａＮ層４上に形成され、そのｐ型ポリシリコン層５をマスクとした選択的な再成長により、ＧａＮ層４の上に順にＧａＮ層６及びＡｌＧａＮ層７が形成されている。ｐ型ポリシリコン層５はその縁部近くの表面のみがＧａＮ層６によって被覆され、ｐ型ポリシリコン層５の表面は大部分がＧａＮ層６及びＡｌＧａＮ層７から露出されている。 The p-type polysilicon layer 5 is formed on the GaN layer 4 by patterning the planar shape into a rectangular shape. By selective regrowth using the p-type polysilicon layer 5 as a mask, the p-type polysilicon layer 5 is sequentially formed on the GaN layer 4. A GaN layer 6 and an AlGaN layer 7 are formed. Only the surface near the edge of the p-type polysilicon layer 5 is covered with the GaN layer 6, and most of the surface of the p-type polysilicon layer 5 is exposed from the GaN layer 6 and the AlGaN layer 7.

ｐ型ポリシリコン層５の長手方向縁部の上に、ＧａＮ層６及びＡｌＧａＮ層７のファセット（主面に対して傾斜した面）１４が位置している。ソース電極１２は、そのファセット１４の上側でＡｌＧａＮ層７にオーミック接触すると共に、ここからファセット１４を覆うようにしてファセット１４の下側のｐ型ポリシリコン層５にまで延在し、ＧａＮ層６及びＡｌＧａＮ層７から露出されたｐ型ポリシリコン層５の表面に接続している。したがって、ｐ型ポリシリコン層５はソース電極１２と電気的に接続されている。 On the longitudinal edge of the p-type polysilicon layer 5, facets (surfaces inclined with respect to the main surface) 14 of the GaN layer 6 and the AlGaN layer 7 are located. The source electrode 12 is in ohmic contact with the AlGaN layer 7 above the facet 14 and extends from here to the p-type polysilicon layer 5 below the facet 14 so as to cover the facet 14. The p-type polysilicon layer 5 exposed from the AlGaN layer 7 is connected to the surface. Therefore, the p-type polysilicon layer 5 is electrically connected to the source electrode 12.

ＡｌＧａＮ層７上において、ソース電極１２の側方にゲート電極１１が配置され、ゲート電極１１の側方（ソース電極１２の反対側の側方）にドレイン電極１３が配置されている。ゲート電極１１はＡｌＧａＮ層７とショットキー接触し、ドレイン電極１３はＡｌＧａＮ層７とオーミック接触している。 On the AlGaN layer 7, the gate electrode 11 is disposed on the side of the source electrode 12, and the drain electrode 13 is disposed on the side of the gate electrode 11 (on the side opposite to the source electrode 12). The gate electrode 11 is in Schottky contact with the AlGaN layer 7, and the drain electrode 13 is in ohmic contact with the AlGaN layer 7.

本実施形態に係る半導体装置１は、例えば、ＡｌＧａＮ層７とＧａＮ層６とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴ（High Electron Mobility Transistor）である。ｎ型のＡｌＧａＮ層７は電子供給層（または障壁層）として機能し、ノンドープ型のＧａＮ層６は電子走行層として機能する。ＡｌＧａＮ層７は空乏化され、ＧａＮ層６においてＡｌＧａＮ層７との界面付近の非常に薄い領域に２次元電子ガスが蓄積される。ゲート電極１１に加えるゲート電圧を変えると、その２次元電子ガスの濃度が増減し、その結果、ソース電極１２−ドレイン電極１３間に流れるドレイン電流が変化する。 The semiconductor device 1 according to the present embodiment is, for example, a HEMT (High Electron Mobility Transistor) using a two-dimensional electron gas generated at the heterojunction interface between the AlGaN layer 7 and the GaN layer 6. The n-type AlGaN layer 7 functions as an electron supply layer (or barrier layer), and the non-doped GaN layer 6 functions as an electron transit layer. The AlGaN layer 7 is depleted, and a two-dimensional electron gas is accumulated in a very thin region of the GaN layer 6 near the interface with the AlGaN layer 7. When the gate voltage applied to the gate electrode 11 is changed, the concentration of the two-dimensional electron gas increases or decreases, and as a result, the drain current flowing between the source electrode 12 and the drain electrode 13 changes.

本実施形態によれば、窒化物半導体層１０中に、ソース電極１２と接続されたｐ型ポリシリコン層５を設けたので、ゲート電極１１−ドレイン電極１３間の動作層中に発生した正孔を、ｐ型ポリシリコン層５を介してソース電極１２に排出することができる。この結果、ソース電極１２−ドレイン電極１３間のアバランシェ耐量（耐圧）を向上させることができる。このような高耐圧の半導体装置１はパワーデバイスとしての利用に好適である。 According to the present embodiment, since the p-type polysilicon layer 5 connected to the source electrode 12 is provided in the nitride semiconductor layer 10, holes generated in the operation layer between the gate electrode 11 and the drain electrode 13 are provided. Can be discharged to the source electrode 12 through the p-type polysilicon layer 5. As a result, the avalanche resistance (withstand voltage) between the source electrode 12 and the drain electrode 13 can be improved. Such a high breakdown voltage semiconductor device 1 is suitable for use as a power device.

ｐ型ポリシリコン層５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。この結果、半導体装置１の製造コスト低減を図れる。 The p-type polysilicon layer 5 can be formed at a lower cost than the p-type GaN layer, and a stable quality can be obtained, resulting in high productivity. As a result, the manufacturing cost of the semiconductor device 1 can be reduced.

また、特許文献１では、基板の全面にｐ型ＧａＮ層が積層される構成のため、動作時にドレイン電極に印加される電界がドレイン電極とｐ型ＧａＮ層との間にかかり、耐圧確保のためｐ型ＧａＮ層上の高抵抗のノンドープ型ＧａＮ層を厚めに形成する必要がある。ノンドープ型ＧａＮ層を厚くすることは、ＧａＮ層と基板材料との熱膨張率の差による「反り」や「クラック」などの発生原因となり得る。また、素子性能や歩留まりの低下、製造コストを高くする原因ともなり得る。 Further, in Patent Document 1, since a p-type GaN layer is laminated on the entire surface of the substrate, an electric field applied to the drain electrode during operation is applied between the drain electrode and the p-type GaN layer to ensure a withstand voltage. It is necessary to form a thick high-resistance non-doped GaN layer on the p-type GaN layer. Increasing the thickness of the non-doped GaN layer can cause generation of “warp” and “crack” due to the difference in thermal expansion coefficient between the GaN layer and the substrate material. In addition, the device performance, the yield, and the manufacturing cost can be increased.

これに対して、本実施形態では、ｐ型ポリシリコン層５はドレイン電極１３の下には配置されず、よって耐圧確保のためｐ型ポリシリコン層５上のノンドープ型ＧａＮ層６を不所望に厚くする必要がない。 On the other hand, in the present embodiment, the p-type polysilicon layer 5 is not disposed under the drain electrode 13, and therefore, the non-doped GaN layer 6 on the p-type polysilicon layer 5 is undesirably disposed in order to ensure a breakdown voltage. There is no need to make it thicker.

また、第１の実施形態のｐ型ポリシリコン層５は、窒化物半導体層１０の中に完全に埋め込まれていないため、ｐ型ポリシリコン層５に含まれる不純物の窒化物半導体層１０への拡散（特に、実際の動作に寄与するＧａＮ層６及びＡｌＧａＮ層７への拡散）による特性変動や劣化を抑制できる。 In addition, since the p-type polysilicon layer 5 of the first embodiment is not completely embedded in the nitride semiconductor layer 10, impurities contained in the p-type polysilicon layer 5 are added to the nitride semiconductor layer 10. Variations in characteristics and deterioration due to diffusion (particularly, diffusion into the GaN layer 6 and the AlGaN layer 7 contributing to actual operation) can be suppressed.

次に、本実施形態に係る半導体装置１の製造方法の一例について説明する。 Next, an example of a method for manufacturing the semiconductor device 1 according to this embodiment will be described.

図３は、半導体装置１の製造工程の途中段階での平面図である。
また、図４は、図３におけるＢ−Ｂ線断面図である。
先ず、図３及び図４に示すように、基板２上にバッファ層として例えばＡｌＮ層３を１０ｎｍ積層し、さらにＡｌＮ層３上にやはりバッファ層としてＧａＮ層４を例えば１μｍ積層する。基板２は、例えば面方位が（０００１）である主面を有する半絶縁性のサファイア基板である。ＡｌＮ層３は、その基板２の主面上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長される。ＧａＮ層４は、ＡｌＮ層３上に同じくＭＯＣＶＤ法によりエピタキシャル成長される。なお、基板２としてはサファイア基板に限らず例えばＳｉＣ基板を用いてもよい。 FIG. 3 is a plan view at an intermediate stage of the manufacturing process of the semiconductor device 1.
4 is a cross-sectional view taken along line BB in FIG.
First, as shown in FIGS. 3 and 4, for example, an AlN layer 3 having a thickness of 10 nm is stacked as a buffer layer on the substrate 2, and a GaN layer 4 is also stacked as a buffer layer, for example, 1 μm on the AlN layer 3. The substrate 2 is a semi-insulating sapphire substrate having a main surface with a plane orientation of (0001), for example. The AlN layer 3 is epitaxially grown on the main surface of the substrate 2 by MOCVD (Metal Organic Chemical Vapor Deposition). The GaN layer 4 is epitaxially grown on the AlN layer 3 by the MOCVD method. The substrate 2 is not limited to a sapphire substrate, and for example, a SiC substrate may be used.

次に、上記ＡｌＮ層３及びＧａＮ層４を積層させた基板２を一旦ＭＯＣＶＤ炉から取り出し、ＧａＮ層４の全面にＣＶＤ（Chemical Vapor Deposition）法にてｐ型ポリシリコン層を形成する。ｐ型ポリシリコン層は、例えばホウ素を不純物として含む。ホウ素は成膜時に、例えばＢ_２Ｈ_６ガスを用いてドープされる。あるいは、ポリシリコン層の成膜後にイオン打ち込みによりホウ素をドープしてもよい。ｐ型ポリシリコン層の厚さは、例えば５０ｎｍである。 Next, the substrate 2 on which the AlN layer 3 and the GaN layer 4 are laminated is once taken out from the MOCVD furnace, and a p-type polysilicon layer is formed on the entire surface of the GaN layer 4 by a CVD (Chemical Vapor Deposition) method. The p-type polysilicon layer contains, for example, boron as an impurity. Boron is doped at the time of film formation using, for example, B ₂ H ₆ gas. Alternatively, boron may be doped by ion implantation after the formation of the polysilicon layer. The thickness of the p-type polysilicon layer is, for example, 50 nm.

続いて、リソグラフィー及びウェットエッチングにより、上記ｐ型ポリシリコン層を、例えば、幅（図４における横方向寸法）が１０μｍ、長さが１ｍｍの矩形状にパターニングする。この矩形状のｐ型ポリシリコン層５の延在方向（長手方向）は任意でよい。 Subsequently, the p-type polysilicon layer is patterned into a rectangular shape having a width (lateral dimension in FIG. 4) of 10 μm and a length of 1 mm by lithography and wet etching, for example. The extending direction (longitudinal direction) of the rectangular p-type polysilicon layer 5 may be arbitrary.

続いて、基板２を再びＭＯＣＶＤ炉に戻し、ｐ型ポリシリコン層５をマスクとして、下地結晶であるＧａＮ層４上に、ＭＯＣＶＤ法によりＧａＮ層６を２００ｎｍ再成長させる。このとき、ＧａＮ層４の表面においてｐ型ポリシリコン層５で覆われた部分のエピタキシャル成長は阻止され、ｐ型ポリシリコン層５で覆われていない部分にＧａＮ層６がエピタキシャル成長していく。ＧａＮ層６の膜厚がｐ型ポリシリコン層５の膜厚である５０ｎｍに達した時点で、ＧａＮ層６はｐ型ポリシリコン層５の長手方向縁部からｐ型ポリシリコン層５の表面上に乗り上がるようにして横方向成長するが、ｐ型ポリシリコン層５の幅は、ＧａＮ層６の膜厚（２００ｎｍ）より十分大きい１０μｍであるため、ＧａＮ層６が所望の膜厚（２００ｎｍ）まで成長しても、ｐ型ポリシリコン層５はＧａＮ層６によって埋められず、ｐ型ポリシリコン層５の表面の大部分は露出された状態となる。 Subsequently, the substrate 2 is returned to the MOCVD furnace again, and the GaN layer 6 is regrown by 200 nm on the GaN layer 4 which is the base crystal by using the p-type polysilicon layer 5 as a mask. At this time, the epitaxial growth of the portion covered with the p-type polysilicon layer 5 on the surface of the GaN layer 4 is blocked, and the GaN layer 6 grows epitaxially on the portion not covered with the p-type polysilicon layer 5. When the thickness of the GaN layer 6 reaches 50 nm, which is the thickness of the p-type polysilicon layer 5, the GaN layer 6 is formed on the surface of the p-type polysilicon layer 5 from the longitudinal edge of the p-type polysilicon layer 5. However, since the width of the p-type polysilicon layer 5 is 10 μm, which is sufficiently larger than the film thickness (200 nm) of the GaN layer 6, the GaN layer 6 has a desired film thickness (200 nm). Even when grown to the maximum, the p-type polysilicon layer 5 is not filled with the GaN layer 6, and most of the surface of the p-type polysilicon layer 5 is exposed.

続いて、ＭＯＣＶＤ法にて、ＧａＮ層６の上にＡｌＧａＮ層７を３０ｎｍエピタキシャル成長させ、この後、基板２をＭＯＣＶＤ炉から取り出す。このＡｌＧａＮ層７が形成された後でも、ｐ型ポリシリコン層５の表面は大部分が露出されたままである。ＧａＮ層６及びＡｌＧａＮ層７には、ｐ型ポリシリコン層５の表面を底面とし、ＧａＮ層６及びＡｌＧａＮ層７のファセット１４を内側面とする凹部１５が形成される。図３に示すように、凹部１５の開口を上面から見ると矩形状を呈しており、その長手方向はｐ型ポリシリコン層５の長手方向に沿っている。 Subsequently, the AlGaN layer 7 is epitaxially grown on the GaN layer 6 by 30 nm by MOCVD, and then the substrate 2 is taken out of the MOCVD furnace. Even after the AlGaN layer 7 is formed, most of the surface of the p-type polysilicon layer 5 remains exposed. The GaN layer 6 and the AlGaN layer 7 are formed with recesses 15 having the surface of the p-type polysilicon layer 5 as the bottom surface and the facet 14 of the GaN layer 6 and AlGaN layer 7 as the inner surface. As shown in FIG. 3, the opening of the recess 15 is rectangular when viewed from above, and the longitudinal direction thereof is along the longitudinal direction of the p-type polysilicon layer 5.

次に、図１、２に示されるゲート、ソース、ドレインの各電極１１、１２、１３を形成する。各電極１１、１２、１３は、例えば真空蒸着及びリフトオフ法により形成される。 Next, the gate, source, and drain electrodes 11, 12, and 13 shown in FIGS. Each electrode 11, 12, 13 is formed by, for example, vacuum deposition and lift-off method.

ソース電極１２は、図２に示すように、ファセット１４の近傍のＡｌＧａＮ層７上から、ファセット１４を経て、ｐ型ポリシリコン層５にまで広がって形成される。ソース電極１２は、下層側から順に例えばＴｉとＡｌを形成して構成される。ソース電極１２を形成した後アニール処理が施され、ソース電極１２はＡｌＧａＮ層７、ファセット１４及びｐ型ポリシリコン層５とオーミック接触される。ソース電極１２を上面側から見た形状は、図１に示すように、矩形状を呈し、その長手方向はｐ型ポリシリコン層５の長手方向に沿っている。ソース電極１２の長手方向長さは、凹部１５より露出するｐ型ポリシリコン層５の長手方向長さより短い。 As shown in FIG. 2, the source electrode 12 is formed so as to extend from the AlGaN layer 7 in the vicinity of the facet 14 to the p-type polysilicon layer 5 through the facet 14. The source electrode 12 is configured by, for example, forming Ti and Al sequentially from the lower layer side. After forming the source electrode 12, annealing is performed, and the source electrode 12 is in ohmic contact with the AlGaN layer 7, facet 14 and p-type polysilicon layer 5. As shown in FIG. 1, the shape of the source electrode 12 viewed from the upper surface is rectangular, and the longitudinal direction thereof is along the longitudinal direction of the p-type polysilicon layer 5. The longitudinal length of the source electrode 12 is shorter than the longitudinal length of the p-type polysilicon layer 5 exposed from the recess 15.

ソース電極１２は、ＡｌＧａＮ層７上に形成される部分、ファセット１４上に形成される部分、およびｐ型ポリシリコン層５上に形成される部分が一体に同工程にて形成される。この方が生産効率は良いが、上記各部分を別工程で形成してもよい。また、この場合それら各部分は別材質であってもよい。 In the source electrode 12, a part formed on the AlGaN layer 7, a part formed on the facet 14, and a part formed on the p-type polysilicon layer 5 are integrally formed in the same process. Although this is better in production efficiency, the above portions may be formed in separate steps. In this case, each of these parts may be made of different materials.

ソース電極１２の側方のＡｌＧａＮ層７上に、ソース電極１２から離間してゲート電極１１が形成される。ゲート電極１１も矩形状を呈し、その長手方向は、ｐ型ポリシリコン層５及びソース電極１２の長手方向に沿っている。ゲート電極１１は、ＡｌＧａＮ層７側から順に例えばＮｉとＡｕを形成して構成され、ＡｌＧａＮ層７とショットキー接触している。 A gate electrode 11 is formed on the AlGaN layer 7 on the side of the source electrode 12 so as to be separated from the source electrode 12. The gate electrode 11 also has a rectangular shape, and the longitudinal direction thereof is along the longitudinal direction of the p-type polysilicon layer 5 and the source electrode 12. The gate electrode 11 is configured by forming, for example, Ni and Au in order from the AlGaN layer 7 side, and is in Schottky contact with the AlGaN layer 7.

ドレイン電極１３は、ソース電極１２との間でゲート電極１１を挟むように、ゲート電極１１から離間して、ＡｌＧａＮ層７上に形成される。ドレイン電極１３も矩形状を呈し、その長手方向は、ｐ型ポリシリコン層５、ソース電極１２及びゲート電極１１の長手方向に沿っている。ドレイン電極１３は、ＡｌＧａＮ層７側から順に例えばＴｉとＡｌを形成して構成される。ドレイン電極１３を形成した後アニール処理が施され、ドレイン電極１３はＡｌＧａＮ層７とオーミック接触される。 The drain electrode 13 is formed on the AlGaN layer 7 so as to be separated from the gate electrode 11 so as to sandwich the gate electrode 11 with the source electrode 12. The drain electrode 13 also has a rectangular shape, and the longitudinal direction thereof is along the longitudinal direction of the p-type polysilicon layer 5, the source electrode 12 and the gate electrode 11. The drain electrode 13 is formed by, for example, forming Ti and Al in order from the AlGaN layer 7 side. After the drain electrode 13 is formed, an annealing process is performed, and the drain electrode 13 is in ohmic contact with the AlGaN layer 7.

ゲート、ソース、ドレインの各電極１１、１２、１３の形成後には、図示しないが、各電極１１、１２、１３を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極１１、１２、１３の一部を露出させるパッド開口などが行われる。そのパッド開口を介して、各電極１１、１２、１３に配線層が接続される。 After the formation of the gate, source, and drain electrodes 11, 12, and 13, although not shown, a passivation film made of silicon nitride is formed on the entire surface by CVD to cover the electrodes 11, 12, and 13, and After a protective film made of polyimide or the like is formed thereon, a pad opening for exposing a part of each electrode 11, 12, 13 is performed. A wiring layer is connected to each of the electrodes 11, 12, and 13 through the pad opening.

ゲート電極１１−ドレイン電極１３間のＡｌＧａＮ層７中に発生した正孔を排出するためのｐ型ポリシリコン層５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。さらに、ｐ型ポリシリコン層５を形成した後に行われるＧａＮ層６及びＡｌＧａＮ層７のエピタキシャル成長の温度（１１００℃程度）においても、ｐ型ポリシリコン層５は劣化することなく、かつｐ型ポリシリコン層５がＧａＮ層６及びＡｌＧａＮ層７の品質を劣化させることもない。 The p-type polysilicon layer 5 for discharging holes generated in the AlGaN layer 7 between the gate electrode 11 and the drain electrode 13 can be formed at a lower cost than the p-type GaN layer, and has a more stable quality. It is obtained and productivity is high. Further, the p-type polysilicon layer 5 is not deteriorated even at the epitaxial growth temperature (about 1100 ° C.) of the GaN layer 6 and the AlGaN layer 7 performed after the p-type polysilicon layer 5 is formed. The layer 5 does not deteriorate the quality of the GaN layer 6 and the AlGaN layer 7.

以上述べた本実施形態に係る半導体装置１の電気的特性の評価を行うため、例えば、ゲート電極１１の長手方向長さ（ゲート幅）を１ｍｍ、短手方向長さ（ゲート長）を１μｍ、ソース電極１２とゲート電極１１間の長さを１μｍ、ゲート電極１１とドレイン電極１３間の長さを１０μｍとしたものを用意した。 In order to evaluate the electrical characteristics of the semiconductor device 1 according to the present embodiment described above, for example, the longitudinal length (gate width) of the gate electrode 11 is 1 mm, the lateral length (gate length) is 1 μm, The length between the source electrode 12 and the gate electrode 11 was 1 μm, and the length between the gate electrode 11 and the drain electrode 13 was 10 μm.

このようなサイズの半導体装置の電気的特性の評価を行ったところ、最大相互コンダクタンスは１６０［ｍＳ／ｍｍ］、最大ドレイン電流は４００［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２．３［ｍｍΩｃｍ^２］であった。ソース・ドレイン耐圧は６５０Ｖであった。また、アバランシェ降伏後も破壊しなかったことが確認できた。 When the electrical characteristics of the semiconductor device having such a size were evaluated, the maximum transconductance was 160 [mS / mm] and the maximum drain current was 400 [mA / mm]. The on-resistance per unit area was 2.3 [mmΩcm ² ]. The source / drain breakdown voltage was 650V. It was also confirmed that it did not break after the avalanche surrendered.

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、上記第１の実施形態と同じ構成部分には同一の符号を付し、その詳細な説明は省略する。
図５は、第２の実施形態に係る半導体装置２１の要部上面図である。
また、図６は、図５におけるＣ−Ｃ線断面図である。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. In addition, the same code | symbol is attached | subjected to the same component as the said 1st Embodiment, and the detailed description is abbreviate | omitted.
FIG. 5 is a top view of the main part of the semiconductor device 21 according to the second embodiment.
6 is a cross-sectional view taken along line CC in FIG.

第２の実施形態に係る半導体装置２１は、第１の実施形態と同様に基板２上に積層された窒化物半導体層１０と、窒化物半導体層１０上で互いに離間して配置されたゲート、ソース、ドレインの各電極１１、２２、１３と、パッド部２５ｂでもってソース電極２２と接続されて窒化物半導体層１０中に形成されたｐ型ポリシリコン層２５と、を備える。 Similar to the first embodiment, the semiconductor device 21 according to the second embodiment includes a nitride semiconductor layer 10 stacked on the substrate 2 and a gate disposed on the nitride semiconductor layer 10 so as to be separated from each other. Source and drain electrodes 11, 22, and 13, and a p-type polysilicon layer 25 formed in the nitride semiconductor layer 10 connected to the source electrode 22 by a pad portion 25 b.

ｐ型ポリシリコン層２５は、矩形状のパッド部（第１の部分）２５ｂと、細長い線状を呈し、パッド部２５ｂの、ある１つの角部近傍からパッド部２５ｂの長尺辺に平行に延びる主部（第２の部分）２５ａと、を有する。主部２５ａは、ＧａＮ層６内に完全に埋め込まれている。パッド部２５ｂはその縁部近くの表面のみがＧａＮ層６によって被覆され、パッド部２５ｂの表面は大部分がＧａＮ層６及びＡｌＧａＮ層７から露出されている。 The p-type polysilicon layer 25 has a rectangular pad portion (first portion) 25b and an elongated linear shape, and is parallel to the long side of the pad portion 25b from the vicinity of one corner of the pad portion 25b. And a main portion (second portion) 25a extending. The main portion 25 a is completely embedded in the GaN layer 6. Only the surface near the edge of the pad portion 25 b is covered with the GaN layer 6, and most of the surface of the pad portion 25 b is exposed from the GaN layer 6 and the AlGaN layer 7.

ソース電極２２は、図５に示すように、ＡｌＧａＮ層７上においてゲート電極１１の側方に配置され、実質的なソース電極として機能する主部２２ａと、その主部２２ａからｐ型ポリシリコン層２５のパッド部２５ｂ側に向けて延びている接続部２２ｂと、を有する。ｐ型ポリシリコン層２５の主部２５ａは、ソース電極２２の主部２２ａの下に配置されている。ソース電極２２の接続部２２ｂは、ＧａＮ層６及びＡｌＧａＮ層７に形成された凹部１６より露出するｐ型ポリシリコン層２５のパッド部２５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層２５は、ソース電極２２と電気的に接続されている。 As shown in FIG. 5, the source electrode 22 is disposed on the side of the gate electrode 11 on the AlGaN layer 7 and functions as a substantial source electrode, and a p-type polysilicon layer is formed from the main portion 22a. 25, and a connecting portion 22b extending toward the pad portion 25b. A main portion 25 a of the p-type polysilicon layer 25 is disposed under the main portion 22 a of the source electrode 22. The connection portion 22 b of the source electrode 22 is connected to the surface of the pad portion 25 b of the p-type polysilicon layer 25 exposed from the recess 16 formed in the GaN layer 6 and the AlGaN layer 7. Thereby, the p-type polysilicon layer 25 is electrically connected to the source electrode 22.

第２の実施形態においても、窒化物半導体層１０中に、ソース電極２２と接続されたｐ型ポリシリコン層２５を設けたので、ゲート電極１１−ドレイン電極１３間の動作層中に発生した正孔を、ｐ型ポリシリコン層２５の主部２５ａ及びソース電極２２と接続されたパッド部２５ｂを介してソース電極２２に排出することができる。この結果、ソース電極２２−ドレイン電極１３間のアバランシェ耐量（耐圧）を向上させることができる。 Also in the second embodiment, since the p-type polysilicon layer 25 connected to the source electrode 22 is provided in the nitride semiconductor layer 10, the positive electrode generated in the operation layer between the gate electrode 11 and the drain electrode 13 is provided. The holes can be discharged to the source electrode 22 through the pad portion 25 b connected to the main portion 25 a of the p-type polysilicon layer 25 and the source electrode 22. As a result, the avalanche resistance (withstand voltage) between the source electrode 22 and the drain electrode 13 can be improved.

ｐ型ポリシリコン層２５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。この結果、半導体装置２１の製造コスト低減を図れる。 The p-type polysilicon layer 25 can be formed at a lower cost than the p-type GaN layer, and a stable quality can be obtained, resulting in high productivity. As a result, the manufacturing cost of the semiconductor device 21 can be reduced.

さらに、ｐ型ポリシリコン層２５はドレイン電極１３の下には配置されず、よって耐圧確保のためｐ型ポリシリコン層２５上のノンドープ型ＧａＮ層６を不所望に厚くする必要がない。これにより、ノンドープ型ＧａＮ層を厚くすることによる、反りやクラックの発生、製造コストアップなどを抑えることができる。 Further, the p-type polysilicon layer 25 is not disposed under the drain electrode 13, so that it is not necessary to undesirably increase the thickness of the non-doped GaN layer 6 on the p-type polysilicon layer 25 in order to ensure a withstand voltage. As a result, it is possible to suppress the occurrence of warpage and cracks, an increase in manufacturing cost, and the like due to increasing the thickness of the non-doped GaN layer.

次に、第２の実施形態に係る半導体装置２１の製造方法の一例について説明する。 Next, an example of a method for manufacturing the semiconductor device 21 according to the second embodiment will be described.

先ず、第１の実施形態と同様、ＭＯＣＶＤ法により、基板２上に、ＡｌＮ層３、ＧａＮ層４を順にエピタキシャル成長させる。例えば、ＡｌＮ層３の厚さは１０ｎｍであり、ＧａＮ層４の厚さは５００ｎｍである。 First, as in the first embodiment, the AlN layer 3 and the GaN layer 4 are epitaxially grown in order on the substrate 2 by MOCVD. For example, the thickness of the AlN layer 3 is 10 nm, and the thickness of the GaN layer 4 is 500 nm.

次に、基板２上にＡｌＮ層３及びＧａＮ層４が積層された基体を一旦ＭＯＣＶＤ炉から取り出し、ＧａＮ層４の全面にＣＶＤ法にてｐ型ポリシリコン層を形成する。ｐ型ポリシリコン層は、例えばホウ素を不純物として含む。ホウ素は成膜時に、例えばＢ_２Ｈ_６ガスを用いてドープされる。あるいは、ポリシリコン層の成膜後に、イオン打ち込みによりホウ素をドープしてもよい。ｐ型ポリシリコン層の厚さは、例えば１０ｎｍである。 Next, the substrate on which the AlN layer 3 and the GaN layer 4 are laminated on the substrate 2 is once taken out from the MOCVD furnace, and a p-type polysilicon layer is formed on the entire surface of the GaN layer 4 by the CVD method. The p-type polysilicon layer contains, for example, boron as an impurity. Boron is doped at the time of film formation using, for example, B ₂ H ₆ gas. Alternatively, boron may be doped by ion implantation after the formation of the polysilicon layer. The thickness of the p-type polysilicon layer is, for example, 10 nm.

続いて、リソグラフィー及びウェットエッチングにより、上記ｐ型ポリシリコン層を所望の形状にパターニングする。
図７は、パターニングされたｐ型ポリシリコン層２５の平面形状を表す模式図である。同図においては、ｐ型ポリシリコン層２５の輪郭が波線で表されている。ｐ型ポリシリコン層２５は、矩形状のパッド部２５ｂと、細長い線状を呈し、パッド部２５ｂのある１つの角部近傍からパッド部２５ｂの長尺辺に平行に延びる主部２５ａとを有する。パッド部２５ｂの長尺辺の長さは２０μｍ、短尺辺の長さ（第１の方向にみた幅）は１０μｍである。主部２５ａの第１の方向にみた幅（短手方向長さ）は０．５μｍである。主部２５ａは、ＧａＮ結晶の＜１−１００＞方向に対して平行に延在している。 Subsequently, the p-type polysilicon layer is patterned into a desired shape by lithography and wet etching.
FIG. 7 is a schematic diagram showing the planar shape of the patterned p-type polysilicon layer 25. In the figure, the outline of the p-type polysilicon layer 25 is represented by a wavy line. The p-type polysilicon layer 25 has a rectangular pad portion 25b and a main portion 25a that is elongated and has a main portion 25a extending in parallel with the long side of the pad portion 25b from the vicinity of one corner of the pad portion 25b. . The length of the long side of the pad portion 25b is 20 μm, and the length of the short side (the width in the first direction) is 10 μm. The width (length in the short direction) of the main portion 25a viewed in the first direction is 0.5 μm. The main portion 25a extends in parallel to the <1-100> direction of the GaN crystal.

続いて、基板２を再びＭＯＣＶＤ炉に戻し、ｐ型ポリシリコン層２５をマスクとして、ＧａＮ層４上に、ＭＯＣＶＤ法によりＧａＮ層６を１μｍ再成長させる。このとき、ｐ型ポリシリコン層２５の主部２５ａはＧａＮ結晶の＜１−１００＞方向に対して平行に延在しているため、ＧａＮ層６が主部２５ａの幅方向（短手方向）に成長する速度は、ＧａＮ層４の主面（面方位が（０００１））に垂直な方向（主部２５ａの厚さ方向）に成長する速度の約２倍となる。したがって、ＧａＮ層６がＧａＮ層４上に厚さ１μｍ成長する間に、主部２５ａ上では長手方向の両縁部から乗り上げるようにして成長したＧａＮ層６が合体する。
図８は、図７におけるＤ−Ｄ線断面図である。
また、図９は、図７におけるＥ−Ｅ線断面図である。
図９に表したように、主部２５ａは、ＧａＮ層６内に完全に埋め込まれる。 Subsequently, the substrate 2 is returned to the MOCVD furnace again, and the GaN layer 6 is regrown by 1 μm on the GaN layer 4 by the MOCVD method using the p-type polysilicon layer 25 as a mask. At this time, since the main portion 25a of the p-type polysilicon layer 25 extends in parallel to the <1-100> direction of the GaN crystal, the GaN layer 6 has a width direction (short direction) of the main portion 25a. The growth rate is approximately twice as fast as the growth rate in the direction (thickness direction of the main portion 25a) perpendicular to the main surface (plane orientation (0001)) of the GaN layer 4. Therefore, while the GaN layer 6 is grown on the GaN layer 4 to a thickness of 1 μm, the GaN layer 6 grown so as to run from both edges in the longitudinal direction is combined on the main portion 25a.
8 is a cross-sectional view taken along the line DD in FIG.
9 is a cross-sectional view taken along line EE in FIG.
As shown in FIG. 9, the main portion 25 a is completely embedded in the GaN layer 6.

他方、パッド部２５ｂの幅方向寸法（１０μｍ）は、ＧａＮ層６の厚さ（１μｍ）に対して十分大きいため、ＧａＮ層６の横方向成長はパッド部２５ｂ表面上に少し乗り上げた程度にしか進まず、パッド部２５ｂはＧａＮ層６に埋め込まれない。すなわち、図８に示すように、パッド部２５ｂの表面は大部分が露出された状態となる。 On the other hand, the width direction dimension (10 μm) of the pad portion 25b is sufficiently large with respect to the thickness (1 μm) of the GaN layer 6, so that the lateral growth of the GaN layer 6 is only to a slight extent on the surface of the pad portion 25b. The pad portion 25b is not embedded in the GaN layer 6 without proceeding. That is, as shown in FIG. 8, most of the surface of the pad portion 25b is exposed.

続いて、ＭＯＣＶＤ法にて、ＧａＮ層６の上にＡｌＧａＮ層７を３０ｎｍエピタキシャル成長させ、この後、基板２をＭＯＣＶＤ炉から取り出す。このＡｌＧａＮ層７が形成された後でも、図８に示すように、ｐ型ポリシリコン層２５のパッド部２５ｂの表面は大部分が露出されたままである。ＧａＮ層６及びＡｌＧａＮ層７においてパッド部２５ｂ上に対応する部分には、パッド部２５ｂの表面を底面とし、ＧａＮ層６及びＡｌＧａＮ層７のファセット（主面に対して傾斜した面）を内側面とする凹部１６が形成される。図７に示すように、凹部１６の開口を上面から見ると矩形状を呈している。 Subsequently, the AlGaN layer 7 is epitaxially grown on the GaN layer 6 by 30 nm by MOCVD, and then the substrate 2 is taken out of the MOCVD furnace. Even after the AlGaN layer 7 is formed, most of the surface of the pad portion 25b of the p-type polysilicon layer 25 remains exposed as shown in FIG. In the portion corresponding to the pad portion 25b in the GaN layer 6 and the AlGaN layer 7, the surface of the pad portion 25b is the bottom surface, and the facets (surfaces inclined with respect to the main surface) of the GaN layer 6 and AlGaN layer 7 are the inner side surfaces. A recess 16 is formed. As shown in FIG. 7, when the opening of the recess 16 is viewed from above, it has a rectangular shape.

次に、図５、６に示されるゲート、ソース、ドレインの各電極１１、２２、１３を形成する。各電極１１、２２、１３は真空蒸着及びリフトオフ法により形成される。 Next, the gate, source, and drain electrodes 11, 22, and 13 shown in FIGS. 5 and 6 are formed. Each of the electrodes 11, 22, and 13 is formed by vacuum deposition and a lift-off method.

第２の実施形態におけるソース電極２２は、図５に示すように、ＡｌＧａＮ層７上においてゲート電極１１の側方に配置される主部２２ａと、主部２２ａからｐ型ポリシリコン層２５のパッド部２５ｂ側に向けて延びている接続部２２ｂとを有する。ｐ型ポリシリコン層２５の主部２５ａは、ソース電極２２の主部２２ａの下に配置される。ソース電極２２の接続部２２ｂは、ＧａＮ層６及びＡｌＧａＮ層７の凹部１６より露出するｐ型ポリシリコン層２５のパッド部２５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層２５は、ソース電極２２と電気的に接続される。 As shown in FIG. 5, the source electrode 22 in the second embodiment includes a main portion 22a disposed on the side of the gate electrode 11 on the AlGaN layer 7, and a pad of the p-type polysilicon layer 25 from the main portion 22a. And a connecting portion 22b extending toward the portion 25b. The main portion 25 a of the p-type polysilicon layer 25 is disposed under the main portion 22 a of the source electrode 22. The connection portion 22 b of the source electrode 22 is connected to the surface of the pad portion 25 b of the p-type polysilicon layer 25 exposed from the recess 16 of the GaN layer 6 and the AlGaN layer 7. Thereby, the p-type polysilicon layer 25 is electrically connected to the source electrode 22.

ソース電極２２は、主部２２ａと、接続部２２ｂとが一体に同工程にて形成される。この方が生産効率は良いが、上記各部を別工程で形成してもよい。また、この場合それら各部は別材質であってもよい。 In the source electrode 22, a main portion 22a and a connecting portion 22b are integrally formed in the same process. Although this is better in production efficiency, the above parts may be formed in separate steps. In this case, these parts may be made of different materials.

ゲート、ソース、ドレインの各電極１１、２２、１３の形成後には、図示しないが、各電極１１、２２、１３を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極１１、２２、１３の一部を露出させるパッド開口などが行われる。そのパッド開口を介して、各電極１１、２２、１３に配線層が接続される。 After the formation of the gate, source, and drain electrodes 11, 22, and 13, although not shown, a passivation film made of silicon nitride is formed on the entire surface by CVD to cover the electrodes 11, 22, and 13, and After a protective film made of polyimide or the like is formed thereon, pad opening for exposing a part of each electrode 11, 22, 13 is performed. A wiring layer is connected to each electrode 11, 22, 13 through the pad opening.

なお、ｐ型ポリシリコン層２５において、ソース電極２２と接続するための露出された表面を得る方法として、ｐ型ポリシリコン層２５をＧａＮ層６及びＡｌＧａＮ層７で完全に埋めてからＧａＮ層６及びＡｌＧａＮ層７に選択的なエッチングを行い開口をあけて、ｐ型ポリシリコン層２５の表面を露出させるようにしてもよい。 As a method for obtaining an exposed surface for connection with the source electrode 22 in the p-type polysilicon layer 25, the p-type polysilicon layer 25 is completely filled with the GaN layer 6 and the AlGaN layer 7, and then the GaN layer 6 is filled. Alternatively, the AlGaN layer 7 may be selectively etched to open an opening so that the surface of the p-type polysilicon layer 25 is exposed.

ただし、ＧａＮ層６及びＡｌＧａＮ層７の良好な結晶性を確保するためには、これらのエピタキシャル成長の前に形成されるｐ型ポリシリコン層２５の厚さを可能な限り薄くする必要があり、ｐ型ポリシリコン層２５が薄いとＧａＮ層６及びＡｌＧａＮ層７のエッチングの際にｐ型ポリシリコン層２５もエッチングしてしまう可能性がある。これを防ぐには高精度のエッチング制御性が要求され、生産コストの上昇をきたす。 However, in order to ensure good crystallinity of the GaN layer 6 and the AlGaN layer 7, it is necessary to make the thickness of the p-type polysilicon layer 25 formed before the epitaxial growth as thin as possible. If the type polysilicon layer 25 is thin, the p-type polysilicon layer 25 may be etched when the GaN layer 6 and the AlGaN layer 7 are etched. To prevent this, high-precision etching controllability is required, resulting in an increase in production cost.

これに対して、本実施形態では、ｐ型ポリシリコン層２５の少なくとも一部の平面寸法を、ＧａＮ層６が所望の膜厚に達するまでの横方向成長の長さよりも大きくすることで、エッチングを用いずに、ＧａＮ層６の形成後に自然にｐ型ポリシリコン層２５の一部が露出された状態を得ることができる。したがって、薄いｐ型ポリシリコン層２５を得ることに困難性がない。 On the other hand, in this embodiment, etching is performed by making the planar dimension of at least a part of the p-type polysilicon layer 25 larger than the length of lateral growth until the GaN layer 6 reaches a desired film thickness. Without using GaN, it is possible to obtain a state in which a part of the p-type polysilicon layer 25 is naturally exposed after the GaN layer 6 is formed. Therefore, there is no difficulty in obtaining the thin p-type polysilicon layer 25.

以上述べた第２の実施形態に係る半導体装置２１の電気的特性の評価を行うため、例えば、ゲート電極１１の長手方向長さ（ゲート幅）を１ｍｍ、短手方向長さ（ゲート長）を１μｍ、ソース電極２２の主部２２ａとゲート電極１１間の長さを１μｍ、ゲート電極１１とドレイン電極１３間の長さを１０μｍとしたものを用意した。 In order to evaluate the electrical characteristics of the semiconductor device 21 according to the second embodiment described above, for example, the length in the longitudinal direction (gate width) of the gate electrode 11 is 1 mm and the length in the short direction (gate length). 1 μm, the length between the main portion 22 a of the source electrode 22 and the gate electrode 11 was 1 μm, and the length between the gate electrode 11 and the drain electrode 13 was 10 μm was prepared.

このようなサイズの半導体装置の電気的特性の評価を行ったところ、最大相互コンダクタンスは１９０［ｍＳ／ｍｍ］、最大ドレイン電流は４５０［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２［ｍｍΩｃｍ^２］であった。ソース・ドレイン耐圧は６５０Ｖであった。また、アバランシェ降伏後も破壊しなかったことが確認できた。 When the electrical characteristics of the semiconductor device having such a size were evaluated, the maximum transconductance was 190 [mS / mm] and the maximum drain current was 450 [mA / mm]. The on-resistance per unit area was 2 [mmΩcm ² ]. The source / drain breakdown voltage was 650V. It was also confirmed that it did not break after the avalanche surrendered.

［第３の実施形態］
次に、本発明の第３の実施形態について説明する。なお、上記第１、第２の実施形態と同じ構成部分には同一の符号を付し、その詳細な説明は省略する。
図１０は、第３の実施形態に係る半導体装置３１の要部上面図である。
また、図１１は、図１０におけるＦ−Ｆ線断面図である。 [Third Embodiment]
Next, a third embodiment of the present invention will be described. In addition, the same code | symbol is attached | subjected to the same component as the said 1st, 2nd embodiment, and the detailed description is abbreviate | omitted.
FIG. 10 is a top view of the main part of the semiconductor device 31 according to the third embodiment.
FIG. 11 is a sectional view taken along line FF in FIG.

第３の実施形態に係る半導体装置３１は、第１、第２の実施形態と同様に基板２上に積層された窒化物半導体層１０と、窒化物半導体層１０上で互いに離間して配置されたゲート、ソース、ドレインの各電極４１、３２、１３と、パッド部３５ｂでもってゲート電極４１と接続されて窒化物半導体層１０中に形成されたｐ型ポリシリコン層３５と、を備える。 The semiconductor device 31 according to the third embodiment is arranged so as to be separated from each other on the nitride semiconductor layer 10 stacked on the substrate 2 and the nitride semiconductor layer 10 as in the first and second embodiments. Gate, source, and drain electrodes 41, 32, and 13, and a p-type polysilicon layer 35 formed in the nitride semiconductor layer 10 connected to the gate electrode 41 by a pad portion 35b.

ｐ型ポリシリコン層３５は、矩形状のパッド部（第１の部分）３５ｂと、細長い線状を呈し、パッド部３５ｂの、ある１つの角部近傍からパッド部３５ｂの長尺辺に平行に延びる主部（第２の部分）３５ａと、を有する。主部３５ａはＧａＮ層６内に完全に埋め込まれ、ゲート電極４１の主部４１ａの下に位置している。パッド部３５ｂはその縁部近くの表面のみがＧａＮ層６によって被覆され、パッド部３５ｂの表面は大部分がＧａＮ層６及びＡｌＧａＮ層７から露出されている。 The p-type polysilicon layer 35 has a rectangular pad portion (first portion) 35b and an elongated linear shape, and is parallel to the long side of the pad portion 35b from the vicinity of one corner of the pad portion 35b. And a main part (second part) 35a extending. The main portion 35 a is completely embedded in the GaN layer 6 and is located below the main portion 41 a of the gate electrode 41. Only the surface near the edge of the pad portion 35 b is covered with the GaN layer 6, and most of the surface of the pad portion 35 b is exposed from the GaN layer 6 and the AlGaN layer 7.

ゲート電極４１は、図１０に示すように、ＡｌＧａＮ層７上においてソース電極３２とドレイン電極１３との間に位置し、実質的なゲート電極として機能する主部４１ａと、その主部４１ａからｐ型ポリシリコン層３５のパッド部３５ｂ側に向けて延びている接続部４１ｂと、を有する。ｐ型ポリシリコン層３５の主部３５ａは、ゲート電極４１の主部４１ａの延在方向（長手方向）に沿って、ゲート電極４１の主部４１ａの下に配置されている。具体的には、ｐ型ポリシリコン層３５の主部３５ａは、ゲート電極４１の主部４１ａとの間で、動作層（ドレイン電流が流れるチャネルが形成される層）を挟むようにＧａＮ層６中に埋め込まれている。 As shown in FIG. 10, the gate electrode 41 is located between the source electrode 32 and the drain electrode 13 on the AlGaN layer 7 and functions as a substantial gate electrode, and the main portion 41a to p And a connection portion 41b extending toward the pad portion 35b of the type polysilicon layer 35. The main portion 35 a of the p-type polysilicon layer 35 is disposed below the main portion 41 a of the gate electrode 41 along the extending direction (longitudinal direction) of the main portion 41 a of the gate electrode 41. Specifically, the main portion 35a of the p-type polysilicon layer 35 is sandwiched between the main portion 41a of the gate electrode 41 and the GaN layer 6 so as to sandwich an operation layer (a layer in which a channel through which a drain current flows is formed). Embedded inside.

ゲート電極４１の接続部４１ｂは、動作層より外れた領域にて、ＧａＮ層６及びＡｌＧａＮ層７に形成された凹部１７より露出するｐ型ポリシリコン層３５のパッド部３５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層３５は、ソース電極４１と電気的に接続されている。 The connection portion 41b of the gate electrode 41 is connected to the surface of the pad portion 35b of the p-type polysilicon layer 35 exposed from the recess 17 formed in the GaN layer 6 and the AlGaN layer 7 in a region outside the operation layer. Yes. Thereby, the p-type polysilicon layer 35 is electrically connected to the source electrode 41.

第３の実施形態では、窒化物半導体層１０中に、ゲート電極４１と接続されたｐ型ポリシリコン層３５を設けたので、ゲート電極４１の主部４１ａ−ドレイン電極１３間の動作層中に発生した正孔を、ｐ型ポリシリコン層３５の主部３５ａ及びパッド部３５ｂを介してゲート電極４１に排出することができる。この結果、ソース電極３２−ドレイン電極１３間のアバランシェ耐量（耐圧）を向上させることができる。 In the third embodiment, since the p-type polysilicon layer 35 connected to the gate electrode 41 is provided in the nitride semiconductor layer 10, in the operation layer between the main portion 41 a of the gate electrode 41 and the drain electrode 13. The generated holes can be discharged to the gate electrode 41 through the main portion 35a and the pad portion 35b of the p-type polysilicon layer 35. As a result, the avalanche resistance (withstand voltage) between the source electrode 32 and the drain electrode 13 can be improved.

ｐ型ポリシリコン層３５は、ｐ型ＧａＮ層よりも低コストで形成でき、さらに品質も安定したものが得られ、生産性が高い。この結果、半導体装置３１の製造コスト低減を図れる。 The p-type polysilicon layer 35 can be formed at a lower cost than the p-type GaN layer, and a stable quality can be obtained, resulting in high productivity. As a result, the manufacturing cost of the semiconductor device 31 can be reduced.

また、ｐ型ポリシリコン層３５はドレイン電極１３の下には配置されず、よって耐圧確保のためｐ型ポリシリコン層３５上のノンドープ型ＧａＮ層６を不所望に厚くする必要がない。これにより、ノンドープ型ＧａＮ層を厚くすることによる、反りやクラックの発生、製造コストアップなどを抑えることができる。 Further, the p-type polysilicon layer 35 is not disposed under the drain electrode 13, so that it is not necessary to undesirably increase the thickness of the non-doped GaN layer 6 on the p-type polysilicon layer 35 in order to ensure a withstand voltage. As a result, it is possible to suppress the occurrence of warpage and cracks, an increase in manufacturing cost, and the like due to increasing the thickness of the non-doped GaN layer.

ＡｌＧａＮ／ＧａＮ系ＨＥＭＴはパワーデバイスとしての用途に好適であるが、この場合、低消費電力なノーマリオフ型が好ましい。第３の実施形態では、実質的なゲートとして機能するゲート電極４１の主部４１ａの下に、動作層を挟んで、ｐ型ポリシリコン層３５の主部３５ａが配置され、そのｐ型ポリシリコン層３５の主部３５ａはゲート電極４１と電気的に接続されている。したがって、いわゆる縦型の「ダブルゲート構造」となっており、ｐ型ポリシリコン層３５の主部３５ａによって、ゲート電極下の層を下側からも空乏化させることができる。これにより、ゲート電圧が０Ｖですでにピンチオフが起こりチャネルがつぶれた状態となるノーマリオフ型を実現できる。 The AlGaN / GaN HEMT is suitable for use as a power device. In this case, a normally-off type with low power consumption is preferred. In the third embodiment, a main portion 35a of a p-type polysilicon layer 35 is disposed below a main portion 41a of a gate electrode 41 that functions as a substantial gate, with an operation layer interposed therebetween. The main part 35 a of the layer 35 is electrically connected to the gate electrode 41. Therefore, a so-called vertical “double gate structure” is formed, and the main portion 35 a of the p-type polysilicon layer 35 can deplete the layer below the gate electrode from the lower side. As a result, a normally-off type in which pinch-off has already occurred and the channel has been crushed when the gate voltage is 0 V can be realized.

なお、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴにてノーマリオフ型を実現する比較例として、ＡｌＧａＮ層にエッチングによりリセスを形成し、ゲート電極直下のＡｌＧａＮ層の膜厚を薄くすることで、ピエゾ分極効果を減少させ、チャネルのキャリアを空乏化させるものがある。しかし、現在のエッチング技術では、非常に薄いＡｌＧａＮの膜厚を精度良くかつ再現性良く得ることが困難である。 As a comparative example for realizing a normally-off type in an AlGaN / GaN-based HEMT, a recess is formed in the AlGaN layer by etching, and the thickness of the AlGaN layer immediately below the gate electrode is reduced, thereby reducing the piezoelectric polarization effect. Some deplete channel carriers. However, with the current etching technique, it is difficult to obtain a very thin AlGaN film thickness with high accuracy and reproducibility.

また、他の比較例として、エッチングを使わずに、ＡｌＧａＮ層の膜厚を結晶成長段階で薄く制御することが考えられる。ＭＯＣＶＤ法などの結晶成長技術を用いれば制御可能な厚さではあるが、この場合、ソースからドレインにかけてすべてチャネルが空乏化するためデバイスのオン抵抗は大幅に増加してしまう。 As another comparative example, it is conceivable to control the thickness of the AlGaN layer thinly at the crystal growth stage without using etching. Although the thickness can be controlled by using a crystal growth technique such as the MOCVD method, in this case, since the channel is depleted from the source to the drain, the on-resistance of the device is greatly increased.

これに対して、第３の実施形態では、ＡｌＧａＮ層７を薄くすることによってノーマリオフ型を実現するのではなく、上述したようにダブルゲート構造によってノーマリオフ型を実現している。したがって、ＡｌＧａＮ層７の精密な膜厚制御は必要なく、生産性の低下を防げる。さらに、ＡｌＧａＮ層７全体が薄くなることによるオン抵抗の増大も防げる。 On the other hand, in the third embodiment, the normally-off type is not realized by thinning the AlGaN layer 7, but the normally-off type is realized by the double gate structure as described above. Therefore, precise film thickness control of the AlGaN layer 7 is not necessary, and a reduction in productivity can be prevented. Furthermore, an increase in on-resistance due to the thinning of the entire AlGaN layer 7 can also be prevented.

次に、第３の実施形態に係る半導体装置３１の製造方法の一例について説明する。 Next, an example of a method for manufacturing the semiconductor device 31 according to the third embodiment will be described.

先ず、第１、第２の実施形態と同様、ＭＯＣＶＤ法により、基板２上に、ＡｌＮ層３、ＧａＮ層４を順にエピタキシャル成長させる。例えば、ＡｌＮ層３の厚さは１０ｎｍであり、ＧａＮ層４の厚さは５００ｎｍである。 First, as in the first and second embodiments, the AlN layer 3 and the GaN layer 4 are epitaxially grown in order on the substrate 2 by MOCVD. For example, the thickness of the AlN layer 3 is 10 nm, and the thickness of the GaN layer 4 is 500 nm.

次に、上記ＡｌＮ層３及びＧａＮ層４を積層させた基板２を一旦ＭＯＣＶＤ炉から取り出し、ＧａＮ層４の全面にＣＶＤ法にてｐ型ポリシリコン層を形成する。ｐ型ポリシリコン層は例えばホウ素を不純物として含む。ホウ素は成膜時に例えばＢ_２Ｈ_６ガスを用いてドープされる。あるいは、ポリシリコン層の成膜後にイオン打ち込みによりホウ素をドープしてもよい。ｐ型ポリシリコン層の厚さは例えば１０ｎｍである。 Next, the substrate 2 on which the AlN layer 3 and the GaN layer 4 are laminated is once taken out from the MOCVD furnace, and a p-type polysilicon layer is formed on the entire surface of the GaN layer 4 by the CVD method. The p-type polysilicon layer contains, for example, boron as an impurity. Boron is doped with, for example, B ₂ H ₆ gas during film formation. Alternatively, boron may be doped by ion implantation after the formation of the polysilicon layer. The thickness of the p-type polysilicon layer is, for example, 10 nm.

続いて、リソグラフィー及びウェットエッチングにより、上記ｐ型ポリシリコン層を所望の形状にパターニングする。
図１２は、パターニングされたｐ型ポリシリコン層３５の平面形状を表す模式図である。すなわち、同図においては、ｐ型ポリシリコン層２５の平面形状の輪郭が波線で示されている。ｐ型ポリシリコン層３５は、矩形状のパッド部３５ｂと、細長い線状を呈し、パッド部３５ｂのある１つの角部近傍からパッド部３５ｂの長尺辺に平行に延びる主部３５ａとを有する。パッド部３５ｂの長尺辺の長さは２０μｍ、短尺辺の長さ（第１の方向にみた幅）は１０μｍである。主部３５ａの第１の方向にみた幅（短手方向長さ）は０．５μｍである。主部３５ａは、ＧａＮ結晶の＜１−１００＞方向に対して平行に延在している。 Subsequently, the p-type polysilicon layer is patterned into a desired shape by lithography and wet etching.
FIG. 12 is a schematic diagram showing the planar shape of the patterned p-type polysilicon layer 35. That is, in the figure, the outline of the planar shape of the p-type polysilicon layer 25 is indicated by a wavy line. The p-type polysilicon layer 35 has a rectangular pad portion 35b and a main portion 35a that has an elongated linear shape and extends in parallel with the long side of the pad portion 35b from the vicinity of one corner portion of the pad portion 35b. . The length of the long side of the pad portion 35b is 20 μm, and the length of the short side (width in the first direction) is 10 μm. The width (short direction length) of the main portion 35a viewed in the first direction is 0.5 μm. The main part 35a extends in parallel to the <1-100> direction of the GaN crystal.

続いて、基板２を再びＭＯＣＶＤ炉に戻し、ｐ型ポリシリコン層３５をマスクとして、ＧａＮ層４上に、ＭＯＣＶＤ法によりＧａＮ層６を１μｍ再成長させる。このとき、ｐ型ポリシリコン層３５の主部３５ａはＧａＮ結晶の＜１−１００＞方向に対して平行に延在しているため、ＧａＮ層６が主部３５ａの幅方向（短手方向）に成長する速度は、ＧａＮ層４の主面（面方位が（０００１））に垂直な方向（主部３５ａの厚さ方向）に成長する速度の約２倍となる。したがって、ＧａＮ層６がＧａＮ層４上に厚さ１μｍ成長する間に、主部３５ａ上では長手方向の両縁部から乗り上げるようにして成長したＧａＮ層６が合体する。
図１３は、図１２におけるＧ−Ｇ線断面図である。
また、図１４は、図１２におけるＨ−Ｈ線断面図である。
図１４に表したように、主部３５ａは、ＧａＮ層６内に完全に埋め込まれる。 Subsequently, the substrate 2 is returned to the MOCVD furnace again, and the GaN layer 6 is regrown by 1 μm on the GaN layer 4 by the MOCVD method using the p-type polysilicon layer 35 as a mask. At this time, since the main portion 35a of the p-type polysilicon layer 35 extends in parallel to the <1-100> direction of the GaN crystal, the GaN layer 6 has a width direction (short direction) of the main portion 35a. The growth rate is approximately twice as fast as the growth rate in the direction (thickness direction of the main portion 35a) perpendicular to the main surface (plane orientation (0001)) of the GaN layer 4. Therefore, while the GaN layer 6 is grown on the GaN layer 4 to a thickness of 1 μm, the GaN layers 6 grown so as to run from both edges in the longitudinal direction are combined on the main portion 35a.
13 is a cross-sectional view taken along line GG in FIG.
FIG. 14 is a cross-sectional view taken along line HH in FIG.
As shown in FIG. 14, the main part 35 a is completely embedded in the GaN layer 6.

他方、パッド部３５ｂの幅方向寸法（１０μｍ）は、ＧａＮ層６の厚さ（１μｍ）に対して十分大きいため、ＧａＮ層６の横方向成長はパッド部３５ｂ表面上に少し乗り上げた程度にしか進まず、パッド部３５ｂはＧａＮ層６に埋め込まれない。すなわち、図１３に示すように、パッド部３５ｂの表面は大部分が露出された状態となる。 On the other hand, the width direction dimension (10 μm) of the pad portion 35b is sufficiently large with respect to the thickness (1 μm) of the GaN layer 6, so that the lateral growth of the GaN layer 6 is only to a slight extent on the surface of the pad portion 35b. The pad portion 35b is not embedded in the GaN layer 6 without proceeding. That is, as shown in FIG. 13, most of the surface of the pad portion 35b is exposed.

続いて、ＭＯＣＶＤ法にて、ＧａＮ層６の上にＡｌＧａＮ層７を３０ｎｍエピタキシャル成長させ、この後、基板２をＭＯＣＶＤ炉から取り出す。このＡｌＧａＮ層７が形成された後でも、図１３に示すように、ｐ型ポリシリコン層３５のパッド部３５ｂの表面は大部分が露出されたままである。ＧａＮ層６及びＡｌＧａＮ層７においてパッド部３５ｂ上に対応する部分には、パッド部３５ｂの表面を底面とし、ＧａＮ層６及びＡｌＧａＮ層７のファセット（主面に対して傾斜した面）を内側面とする凹部１７が形成される。図１２に示すように、凹部１７の開口を上面から見ると矩形状を呈している。 Subsequently, the AlGaN layer 7 is epitaxially grown on the GaN layer 6 by 30 nm by MOCVD, and then the substrate 2 is taken out of the MOCVD furnace. Even after the AlGaN layer 7 is formed, most of the surface of the pad portion 35b of the p-type polysilicon layer 35 remains exposed as shown in FIG. In the portion corresponding to the pad portion 35b in the GaN layer 6 and the AlGaN layer 7, the surface of the pad portion 35b is the bottom surface, and the facets (surfaces inclined with respect to the main surface) of the GaN layer 6 and AlGaN layer 7 are the inner side surfaces. A recess 17 is formed. As shown in FIG. 12, when the opening of the recess 17 is viewed from the top, it has a rectangular shape.

次に、図１０、１１に示されるゲート、ソース、ドレインの各電極４１、３２、１３を形成する。各電極４１、３２、１３は真空蒸着及びリフトオフ法により形成される。 Next, gate, source, and drain electrodes 41, 32, and 13 shown in FIGS. 10 and 11 are formed. Each electrode 41, 32, 13 is formed by vacuum deposition and a lift-off method.

第３の実施形態におけるゲート電極４１は、ＡｌＧａＮ層７上においてソース電極３２とドレイン電極１３との間に位置する主部４１ａと、主部４１ａからｐ型ポリシリコン層３５のパッド部３５ｂ側に向けて延びている接続部４１ｂとを有する。ｐ型ポリシリコン層３５の主部３５ａは、ゲート電極４１の主部４１ａとの間で、動作層（ドレイン電流が流れるチャネルが形成される層）を挟むようにＧａＮ層６中に埋め込まれている。ゲート電極４１の接続部４１ｂは、動作層から外れた領域にて、ＧａＮ層６及びＡｌＧａＮ層７の凹部１７より露出するｐ型ポリシリコン層３５のパッド部３５ｂの表面に接続されている。これにより、ｐ型ポリシリコン層３５は、ゲート電極４１と電気的に接続される。 The gate electrode 41 in the third embodiment includes a main part 41 a located between the source electrode 32 and the drain electrode 13 on the AlGaN layer 7, and a pad part 35 b side of the p-type polysilicon layer 35 from the main part 41 a. And a connecting portion 41b extending toward the end. The main portion 35a of the p-type polysilicon layer 35 is embedded in the GaN layer 6 so as to sandwich the operation layer (a layer in which a channel through which a drain current flows) is sandwiched between the main portion 35a and the main portion 41a of the gate electrode 41. Yes. The connection portion 41 b of the gate electrode 41 is connected to the surface of the pad portion 35 b of the p-type polysilicon layer 35 exposed from the recess 17 of the GaN layer 6 and the AlGaN layer 7 in a region that is out of the operation layer. Thereby, the p-type polysilicon layer 35 is electrically connected to the gate electrode 41.

ゲート電極４１は、主部４１ａと、接続部４１ｂとが一体に同工程にて形成される。この方が生産効率は良いが、上記各部を別工程で形成してもよい。また、この場合それら各部は別材質であってもよい。 In the gate electrode 41, a main part 41a and a connection part 41b are integrally formed in the same process. Although this is better in production efficiency, the above parts may be formed in separate steps. In this case, these parts may be made of different materials.

ゲート、ソース、ドレインの各電極４１、３２、１３の形成後には、図示しないが、各電極４１、３２、１３を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極４１、３２、１３の一部を露出させるパッド開口などが行われる。そのパッド開口を介して、各電極４１、３２、１３に配線層が接続される。 After the formation of the gate, source and drain electrodes 41, 32 and 13, although not shown, a passivation film made of silicon nitride is formed on the entire surface by CVD to cover the electrodes 41, 32 and 13, and After a protective film made of polyimide or the like is formed thereon, pad opening for exposing a part of each of the electrodes 41, 32, and 13 is performed. A wiring layer is connected to each of the electrodes 41, 32, and 13 through the pad opening.

なお、ｐ型ポリシリコン層３５において、ゲート電極４１と接続するための露出された表面を得る方法として、ｐ型ポリシリコン層３５をＧａＮ層６及びＡｌＧａＮ層７で完全に埋めてからＧａＮ層６及びＡｌＧａＮ層７に選択的なエッチングを行い開口をあけて、ｐ型ポリシリコン層３５の表面を露出させるようにしてもよい。 As a method for obtaining an exposed surface for connection to the gate electrode 41 in the p-type polysilicon layer 35, the p-type polysilicon layer 35 is completely filled with the GaN layer 6 and the AlGaN layer 7, and then the GaN layer 6 is filled. Alternatively, the AlGaN layer 7 may be selectively etched to open an opening so that the surface of the p-type polysilicon layer 35 is exposed.

ただし、ＧａＮ層６及びＡｌＧａＮ層７の良好な結晶性を確保するためには、これらのエピタキシャル成長の前に形成されるｐ型ポリシリコン層３５の厚さを可能な限り薄くする必要があり、ｐ型ポリシリコン層３５が薄いとＧａＮ層６及びＡｌＧａＮ層７のエッチングの際にｐ型ポリシリコン層３５もエッチングしてしまう可能性がある。これを防ぐには高精度のエッチング制御性が要求され、生産コストの上昇をきたす。 However, in order to ensure good crystallinity of the GaN layer 6 and the AlGaN layer 7, it is necessary to reduce the thickness of the p-type polysilicon layer 35 formed before the epitaxial growth as much as possible. If the type polysilicon layer 35 is thin, the p-type polysilicon layer 35 may also be etched when the GaN layer 6 and the AlGaN layer 7 are etched. To prevent this, high-precision etching controllability is required, resulting in an increase in production cost.

これに対して、本実施形態では、ｐ型ポリシリコン層３５の少なくとも一部の平面寸法を、ＧａＮ層６が所望の膜厚に達するまでの横方向成長の長さよりも大きくすることで、エッチングを用いずに、ＧａＮ層６の形成後に自然にｐ型ポリシリコン層３５の一部が露出された状態を得ることができる。したがって、薄いｐ型ポリシリコン層３５を得ることに困難性がない。 On the other hand, in this embodiment, etching is performed by making the planar dimension of at least a part of the p-type polysilicon layer 35 larger than the length of lateral growth until the GaN layer 6 reaches a desired film thickness. Without using GaN, it is possible to obtain a state in which a part of the p-type polysilicon layer 35 is naturally exposed after the GaN layer 6 is formed. Therefore, there is no difficulty in obtaining the thin p-type polysilicon layer 35.

以上述べた第３の実施形態に係る半導体装置３１の電気的特性の評価を行うため、例えば、ゲート電極４１の主部４１ａの長手方向長さ（ゲート幅）を１ｍｍ、短手方向長さ（ゲート長）を１μｍ、ソース電極３２とゲート電極４１の主部４１ａ間の長さを１μｍ、ゲート電極４１の主部４１ａとドレイン電極１３間の長さを１０μｍとしたものを用意した。 In order to evaluate the electrical characteristics of the semiconductor device 31 according to the third embodiment described above, for example, the longitudinal length (gate width) of the main portion 41a of the gate electrode 41 is 1 mm, and the lateral length ( The gate length was 1 μm, the length between the source electrode 32 and the main portion 41a of the gate electrode 41 was 1 μm, and the length between the main portion 41a of the gate electrode 41 and the drain electrode 13 was 10 μm.

このようなサイズの半導体装置の電気的特性の評価を行ったところ、最大相互コンダクタンスは１６０［ｍＳ／ｍｍ］、最大ドレイン電流は４００［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２．３［ｍｍΩｃｍ^２］であった。ソース・ドレイン耐圧は６５０Ｖであった。また、アバランシェ降伏後も破壊しなかったことが確認できた。さらに、ピンチオフ電圧Ｖｐは０．５［Ｖ］となり、ノーマリオフ型であることが確認できた。 When the electrical characteristics of the semiconductor device having such a size were evaluated, the maximum transconductance was 160 [mS / mm] and the maximum drain current was 400 [mA / mm]. The on-resistance per unit area was 2.3 [mmΩcm ² ]. The source / drain breakdown voltage was 650V. It was also confirmed that it did not break after the avalanche surrendered. Furthermore, the pinch-off voltage Vp was 0.5 [V], and it was confirmed that it was a normally-off type.

［第４の実施形態］
次に、本発明の第４の実施の形態について説明する。
図１５は、本発明の第４の実施形態に係る半導体装置の要部断面図である。同図は、上述した第３の実施形態における図１１に対応する。すなわち、第４の実施形態では、ＧａＮ層６中に埋め込まれるｐ型ポリシリコン層３５の主部３５ａの表面及び側面を覆うキャップ層５７が設けられている。 [Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described.
FIG. 15 is a fragmentary cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention. This figure corresponds to FIG. 11 in the third embodiment described above. That is, in the fourth embodiment, the cap layer 57 is provided to cover the surface and the side surface of the main portion 35a of the p-type polysilicon layer 35 embedded in the GaN layer 6.

これにより、ｐ型ポリシリコン層３５に含まれる不純物（例えばホウ素）が、ＧａＮ層６やＡｌＧａＮ層７に拡散するのを抑制でき、ＧａＮ層６やＡｌＧａＮ層７の品質低下を防げる。キャップ層５７としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが挙げられる。また、ｐ型ポリシリコン層３５が不純物としてホウ素を含む場合には、ホウ素の拡散を抑制する点において効果がある窒素原子を膜中に含むものが好ましい。 Thereby, impurities (for example, boron) contained in the p-type polysilicon layer 35 can be prevented from diffusing into the GaN layer 6 and the AlGaN layer 7, and quality deterioration of the GaN layer 6 and the AlGaN layer 7 can be prevented. Examples of the cap layer 57 include a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In addition, when the p-type polysilicon layer 35 contains boron as an impurity, it is preferable that the film contains nitrogen atoms that are effective in suppressing the diffusion of boron.

キャップ層５７は、例えばＣＶＤ法により形成される。あるいは、ｐ型ポリシリコン層３５の主部３５ａ表面を熱酸化させる方法により形成してもよい。また、キャップ層５７をｐ型ポリシリコン層３５の主部３５ａの底面に形成してもよい。キャップ層５７は、第２の実施形態においてＧａＮ層６中に埋め込まれたｐ型ポリシリコン層２５の主部２５ａにも適用可能である。 The cap layer 57 is formed by, for example, a CVD method. Alternatively, it may be formed by a method in which the surface of the main portion 35a of the p-type polysilicon layer 35 is thermally oxidized. Further, the cap layer 57 may be formed on the bottom surface of the main portion 35 a of the p-type polysilicon layer 35. The cap layer 57 can also be applied to the main portion 25a of the p-type polysilicon layer 25 embedded in the GaN layer 6 in the second embodiment.

以上本発明の実施形態について説明したが、本発明はそれら実施形態に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。 Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various modifications can be made based on the technical idea of the present invention.

本発明は、図１６に示すように、ゲート電極１１とＡｌＧａＮ層７との間にゲート絶縁膜５５を介在させた、ＭＩＳ（metal-insulator-semiconductor）構造の半導体装置にも適用可能である。ゲート絶縁膜５５の材料としては、ＳｉＮ、ＡｌＮ、ＳｉＯ_２などが一例として挙げられる。もちろん、図６、１１に示される第２、第３の実施形態における各ゲート電極１１、４１とＡｌＧａＮ層７との間に同様なゲート絶縁膜を介在させてもよい。 The present invention can also be applied to a semiconductor device having a MIS (metal-insulator-semiconductor) structure in which a gate insulating film 55 is interposed between the gate electrode 11 and the AlGaN layer 7 as shown in FIG. Examples of the material of the gate insulating film 55 include SiN, AlN, and SiO ₂ . Of course, a similar gate insulating film may be interposed between the gate electrodes 11 and 41 and the AlGaN layer 7 in the second and third embodiments shown in FIGS.

また、第２の実施形態の図５に対応する図１７に示すように、ｐ型ポリシリコン層４５とソース電極４２との接触面積を増やせば、図５の場合に比べてｐ型ポリシリコン層４５とソース電極４２間の低抵抗化が図れる。図１７において、ｐ型ポリシリコン層４５は、線状の主部４５ａの両端にそれぞれ、ＧａＮ層６及びＡｌＧａＮ層７から露出されたパッド部４５ｂ、４５ｃが設けられ、それらパッド部４５ｂ、４５ｃにソース電極４２が接触している。なお、ゲート電極とｐ型ポリシリコン層との接続に関しても同様なことが言える。 As shown in FIG. 17 corresponding to FIG. 5 of the second embodiment, if the contact area between the p-type polysilicon layer 45 and the source electrode 42 is increased, the p-type polysilicon layer is compared with the case of FIG. The resistance between the electrode 45 and the source electrode 42 can be reduced. In FIG. 17, the p-type polysilicon layer 45 is provided with pad portions 45b and 45c exposed from the GaN layer 6 and the AlGaN layer 7 at both ends of the linear main portion 45a, respectively. The source electrode 42 is in contact. The same applies to the connection between the gate electrode and the p-type polysilicon layer.

また、窒化物半導体層の材料としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、ＡｌＩｎＧａＮＰなどが一例として挙げられる。
なお、本願明細書において「窒化物半導体」とは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１、ｘ＋ｙ≦１）なる化学式において、組成比ｘ及びｙをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物をさらに含むものも、「窒化物半導体」に含まれるものとする。 Examples of the material of the nitride semiconductor layer include GaN, AlGaN, InGaN, InGaNAs, InGaNP, and AlInGaNP.
In the specification of the present application, “nitride semiconductor” refers to a chemical formula of InxAlyGa1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1), and the composition ratios x and y are within the respective ranges. It includes semiconductors of all compositions changed in In addition, the “nitride semiconductor” includes those further containing various impurities added to control the conductivity type.

本発明の第１の実施形態に係る半導体装置の要部上面図である。1 is a top view of essential parts of a semiconductor device according to a first embodiment of the present invention. 図１におけるＡ−Ａ線断面図である。It is the sectional view on the AA line in FIG. 図１における各電極形成前の上面図である。It is a top view before each electrode formation in FIG. 図３におけるＢ−Ｂ線断面図である。FIG. 4 is a sectional view taken along line BB in FIG. 3. 本発明の第２の実施形態に係る半導体装置の要部上面図である。It is a principal part top view of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図５におけるＣ−Ｃ線断面図である。It is CC sectional view taken on the line in FIG. 図５における各電極形成前の上面図である。It is a top view before each electrode formation in FIG. 図７におけるＤ−Ｄ線断面図である。It is the DD sectional view taken on the line in FIG. 図７におけるＥ−Ｅ線断面図である。It is the EE sectional view taken on the line in FIG. 本発明の第３の実施形態に係る半導体装置の要部上面図である。It is a principal part top view of the semiconductor device which concerns on the 3rd Embodiment of this invention. 図１０におけるＦ−Ｆ線断面図である。It is the FF sectional view taken on the line in FIG. 図１０における各電極形成前の上面図である。It is a top view before each electrode formation in FIG. 図１２におけるＧ−Ｇ線断面図である。It is the GG sectional view taken on the line in FIG. 図１２におけるＨ−Ｈ線断面図である。It is the HH sectional view taken on the line in FIG. 本発明の第４の実施形態に係る半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which concerns on the 4th Embodiment of this invention. 本発明をＭＩＳ型半導体装置に適用した具体例の要部断面図である。It is principal part sectional drawing of the specific example which applied this invention to the MIS type | mold semiconductor device. ｐ型ポリシリコン層のパッド部を２つ設けた具体例の要部平面図である。It is a principal part top view of the specific example which provided two pad parts of the p-type polysilicon layer.

Explanation of symbols

１半導体装置
２基板
３ＡｌＮ層
４ＧａＮ層
５ｐ型ポリシリコン層
６ＧａＮ層
７ＡｌＧａＮ層
１０窒化物半導体層
１１ゲート電極
１２ソース電極
１３ドレイン電極
２１半導体装置
２２ソース電極
２５ｐ型ポリシリコン層
３１半導体装置
３２ソース電極
３５ｐ型ポリシリコン層
４１ゲート電極
４２ソース電極
４５ｐ型ポリシリコン層
５５ゲート絶縁膜
５７キャップ層 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Substrate 3 AlN layer 4 GaN layer 5 p-type polysilicon layer 6 GaN layer 7 AlGaN layer 10 Nitride semiconductor layer 11 Gate electrode 12 Source electrode 13 Drain electrode 21 Semiconductor device 22 Source electrode 25 P-type polysilicon layer 31 Semiconductor device 32 Source electrode 35 p-type polysilicon layer 41 Gate electrode 42 Source electrode 45 p-type polysilicon layer 55 Gate insulating film 57 Cap layer

Claims

A first layer made of a first nitride semiconductor;
A second layer made of a second nitride semiconductor having a larger band gap than the first nitride semiconductor;
A source electrode provided on the second layer;
A drain electrode provided on the second layer;
A gate electrode provided on the second layer;
A p-type polysilicon layer connected to at least one of the source electrode, the drain electrode, and the gate electrode, and at least a part of which is in contact with the first layer;
A semiconductor device comprising:

The p-type polysilicon layer has a substantially striped extension portion embedded in or under the first layer,
The semiconductor device according to claim 1, wherein a longitudinal direction of the extending portion is parallel to a <1-100> direction of the first layer.

The p-type polysilicon layer is connected to the gate electrode;
2. The semiconductor device according to claim 1, wherein at least a part of the p-type polysilicon layer is embedded in or below the first layer so as to face the gate electrode.

4. The cap layer according to claim 1, further comprising a cap layer which covers at least a part of the p-type polysilicon layer and is made of a compound of at least one of oxygen and nitrogen and silicon. Semiconductor device.

Forming a p-type polysilicon having a first portion having a large width in the first direction and a second portion having a small width in the first direction on the substrate;
By epitaxially growing a nitride semiconductor on the base and the p-type polysilicon, the second portion is embedded in the nitride semiconductor, and at least a portion of the first portion is in the nitride semiconductor. Forming a non-embedded laminate;
Connecting an electrode to the at least part of the first portion not embedded in the nitride semiconductor;
A method for manufacturing a semiconductor device, comprising: