JP2007250876A

JP2007250876A - Phase change nonvolatile memory device, semiconductor memory, and data processing system

Info

Publication number: JP2007250876A
Application number: JP2006072841A
Authority: JP
Inventors: Katsunari Hanaoka; 克成花岡
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2007-09-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a phase-change nonvolatile memory element which can record and erase at a high speed at a low power consumption, and has a good storage reliability. <P>SOLUTION: The phase-change nonvolatile memory element has a phase-change material containing at least Ge, Sb and Sn element as an element structure layer, as a phase-change record layer. A Ge atom in a record layer composition is set to 10 atom% or more. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は相変化型不揮発性固体メモリ素子（相変化型不揮発性メモリ素子）に関するものであり、コンピュータの論理処理装置（ＣＰＵ等）や各種電子機器に用いられるメモリ装置に応用される。 The present invention relates to a phase change nonvolatile solid-state memory element (phase change nonvolatile memory element), and is applied to a logic device of a computer (such as a CPU) and a memory device used in various electronic devices.

コンピュータの論理処理装置（ＣＰＵ等）や各種電子機器に用いられるメモリは、性能を高めるために高速スイッチング特性が要求されている。また、携帯機器用のメモリとして低消費電力設計を可能にする大容量メモリが求められている。このような状況から、ＤＲＡＭやフラッシュメモリなどの置き換えを狙った高速の新規不揮発性メモリとして相変化型メモリが研究されている。 A memory used in a computer logic processing device (CPU or the like) or various electronic devices is required to have high-speed switching characteristics in order to improve performance. There is also a need for a large-capacity memory that enables a low power consumption design as a memory for portable devices. Under such circumstances, a phase change type memory has been studied as a new high-speed non-volatile memory aiming to replace a DRAM or a flash memory.

例えば、特許文献１（特表平１１−５１４１５０号公報）、及び特許文献２（特表２００１−５０２８４８号公報）では、不揮発性メモリ用の材料として、ＧｅＳｂＴｅ系の構成元素からなる化合物が相変化型材料（相変化材料）として用いられており、相変化材料の結晶−アモルファス間での状態変化に基づく電気抵抗差を利用して情報が記録される。開示されている技術（米Ｏｖｏｎｙｘ社提案）によれば、一つのメモリセルは、ＧｅＳｂＴｅ系構成元素からなる相変化型メモリ材料と、抵抗およびスイッチングトランジスタが直列接続された構成となっており、メモリセルはマトリクス状にレイアウトされている。このメモリセルを構成する相変化材料をパルス電流により、結晶−アモルファス間での相状態を変化、制御して情報が記録される。ここで用いられているメモリ材料の構成元素組成としては、例えば、Ｇｅ（２２）Ｓｂ（２２）Ｔｅ（５６）を主体としたものが開示されている。すなわち、メモリ材料である化合物の組成式をＧｅ（ｚ）Ｓｂ（ｘ）Ｔｅ（ｙ）とすると、ＳｂとＴｅとの組成比（ｘ／ｙ）は、ｘ／ｙ＜１の化合物が用いられている。上記組成の化合物をメモリ材料として用いた場合、高速アクセス性、高密度の安定性メモリアレイが得られるなどの改善がなされる。 For example, in Patent Document 1 (Japanese Patent Publication No. 11-514150) and Patent Document 2 (Japanese Patent Publication No. 2001-502848), a compound comprising a GeSbTe-based constituent element is used as a material for a nonvolatile memory. It is used as a mold material (phase change material), and information is recorded using an electrical resistance difference based on a state change between a crystal and an amorphous phase change material. According to the disclosed technology (proposed by Ovonyx in the US), one memory cell has a configuration in which a phase change type memory material made of GeSbTe-based constituent elements, a resistor and a switching transistor are connected in series. The cells are laid out in a matrix. Information is recorded by changing and controlling the phase state between the crystal and the amorphous phase of the phase change material constituting the memory cell by a pulse current. As a constituent element composition of the memory material used here, for example, a material mainly composed of Ge (22) Sb (22) Te (56) is disclosed. That is, when the composition formula of the compound that is the memory material is Ge (z) Sb (x) Te (y), the composition ratio (x / y) of Sb and Te is x / y <1. ing. When a compound having the above composition is used as a memory material, improvements such as a high-speed accessibility and a high-density stable memory array can be obtained.

しかし、メモリのスイッチング速度は必ずしも十分でなく、さらに記録速度の改善が望まれており、特許文献３（特開２００３−１００９９１号公報）では、相変化材料にＳｂ／Ｔｅ比がＳｂ／Ｔｅ≧１であり、Ｓｂ，Ｔｅの他に３元素を含む材料を用いることによりスイッチング速度が向上するとしている。
特許文献４（特開２００５−５９２５８号公報）では、相変化材料が、ＳｅとＳｂとＴｅからなり、ＳｅとＴｅを所定割合とすることにより高速アクセスと低消費電力を可能としている。 However, the switching speed of the memory is not always sufficient, and further improvement of the recording speed is desired. In Patent Document 3 (Japanese Patent Laid-Open No. 2003-100991), the Sb / Te ratio of the phase change material is Sb / Te ≧. The switching speed is improved by using a material containing three elements in addition to Sb and Te.
In Patent Document 4 (Japanese Patent Laid-Open No. 2005-59258), the phase change material is composed of Se, Sb, and Te, and high speed access and low power consumption are possible by setting Se and Te to a predetermined ratio.

一方、相変化不揮発性メモリ素子において、高速スイッチング可能な相変化材料はその結晶化速度が速いことから記録状態におけるアモルファスの保存安定性が悪い傾向がある。前記、特許文献３及び特許文献４では高速スイッチング材料における記録状態の保存信頼性についての記述は無い。
特許文献５（特開２００５−１１７０３１号公報）では、Ｔｅリッチであって、Ｇｅ、Ｓｂ、Ｔｅを主成分とする相変化材料に、Ｓｎ、Ｂｉ、Ｐｂを２〜７原子％含有し、更に、Ｂ、Ａｌ、Ｃ、Ｓｉを２〜１０原子％以上含有する不揮発性メモリ用の相変化膜としている。前記材料を用いることにより、抵抗値を変化させることなく低融点化できるため、消費電力の小さいメモリが実現可能だとしている。前記特許文献５では、高速スイッチングや、保存信頼性についての記述は無い。
特表平１１−５１４１５０号公報特表２００１−５０２８４８号公報特開２００３−１００９９１号公報特開２００５−５９２５８号公報特開２００５−１１７０３１号公報 On the other hand, in a phase change nonvolatile memory element, a phase change material capable of high-speed switching tends to have poor storage stability of amorphous in a recording state because its crystallization speed is high. In Patent Document 3 and Patent Document 4, there is no description of storage state storage reliability in a high-speed switching material.
In Patent Document 5 (Japanese Patent Application Laid-Open No. 2005-117031), the phase change material that is rich in Te and mainly contains Ge, Sb, and Te contains 2 to 7 atomic percent of Sn, Bi, and Pb, and , B, Al, C, Si are contained in a phase change film for a nonvolatile memory containing 2 to 10 atomic% or more. By using the material, the melting point can be lowered without changing the resistance value, so that a memory with low power consumption can be realized. In Patent Document 5, there is no description about high-speed switching and storage reliability.
Japanese National Patent Publication No. 11-514150 JP-T-2001-502848 JP 2003-100991 A JP 2005-59258 A JP 2005-117031 A

本発明は、上記のような問題点に鑑みなされたもので、その目的は、低消費電力で、高速記録・消去が可能であり、且つ保存信頼性が良好である相変化型不揮発性メモリ素子を提供することにある。 The present invention has been made in view of the above-described problems, and its object is to achieve a phase change type nonvolatile memory element that has low power consumption, enables high-speed recording / erasing, and has good storage reliability. Is to provide.

上記課題は、以下の本発明によって解決される。
（１）「素子構成層として少なくともＧｅ、Ｓｂ、Ｓｎ元素を含有する相変化材料を相変化記録層として有する相変化型不揮発性メモリ素子であって、前記記録層組成におけるＧｅ原子が１０原子％以上であることを特徴とする相変化型不揮発性メモリ素子」、
（２）「さらにＭｎまたはＴｅの少なくとも１種類の元素を含有することを特徴とする前記第（１）項に記載の相変化型不揮発性メモリ素子」、
（３）「メモリセルを有する半導体メモリにおいて、１つのセルを構成する素子は、少なくとも１つの半導体素子と、前記第（１）項又は第（２）項に記載の相変化不揮発性メモリ素子と、電源と、配線により構成され、前記相変化材料素子は、半導体素子と接地との間に配置されていることを特徴とする半導体メモリ」、
（４）「前記半導体素子はＭＯＳトランジスタであってワード線、ビット線がトランジスタのソース、ゲートにそれぞれ接続され、ＭＯＳトランジスタのドレインは相変化材料素子を介して接地されることを特徴とする前記第（３）項に記載の半導体メモリ」、
（５）「アドレスバスとコントロールバス通じて、中央処理装置と直接連結される複数のメモリセルを有することを特徴とするデータプロセシングシステムにおいて、前記メモリセルは、前記第（３）項又は第（４）項に記載の半導体メモリであることを特徴とするデータプロセシングシステム」 The above problems are solved by the present invention described below.
(1) “A phase change nonvolatile memory element having a phase change material containing at least Ge, Sb, and Sn elements as an element constituent layer as a phase change recording layer, wherein the Ge atom in the recording layer composition is 10 atomic%. Phase change nonvolatile memory element characterized by the above ",
(2) “The phase change nonvolatile memory element according to item (1), further including at least one element of Mn or Te”;
(3) “In a semiconductor memory having a memory cell, an element constituting one cell includes at least one semiconductor element and the phase-change nonvolatile memory element according to (1) or (2)” above. A semiconductor memory comprising a power supply and wiring, wherein the phase change material element is disposed between the semiconductor element and ground ”
(4) “The semiconductor element is a MOS transistor, and a word line and a bit line are connected to a source and a gate of the transistor, respectively, and a drain of the MOS transistor is grounded via a phase change material element. "Semiconductor memory according to item (3)",
(5) In a data processing system having a plurality of memory cells directly connected to a central processing unit through an address bus and a control bus, the memory cell is the item (3) or ( A data processing system characterized by being a semiconductor memory according to item 4) "

本発明による相変化材料を相変化型不揮発性メモリ素子の記録層とすることによって、保存安定性を損なうことなく、記録時間（結晶化時間）の短縮による高速動作と、低消費電力と、保存安定性を兼ね備えた相変化型メモリ素子を実現できる。
また、本発明による相変化材料を相変化型不揮発性メモリ素子の記録層とすることによって、更に、消費電力が小さい相変化型メモリ素子（不揮発性）を実現できる。
また、半導体メモリは、半導体素子と接地との間に、前記相変化メモリ素子を配置することにより、高速動作と、低消費電力と、保存安定性を兼ね備えた半導体メモリを実現することができる。
さらに、アドレスバスとコントロールバス通じて、中央処理装置と直接連結される複数のメモリセルを有することを特徴とするデータプロセシングシステムにおいて、前記メモリセルが前記半導体メモリであることから、低消費電力でも高速動作が可能なデータプロセシングシステムを実現することができるという優れた効果を奏する。 By using the phase change material according to the present invention as a recording layer of a phase change type nonvolatile memory device, high speed operation, low power consumption, and storage without shortening the storage stability without reducing the storage stability. A phase change type memory element having stability can be realized.
Further, by using the phase change material according to the present invention as a recording layer of a phase change nonvolatile memory element, a phase change memory element (nonvolatile) with lower power consumption can be realized.
In addition, by arranging the phase change memory element between the semiconductor element and the ground, the semiconductor memory can realize a semiconductor memory having both high speed operation, low power consumption, and storage stability.
Furthermore, in the data processing system having a plurality of memory cells directly connected to the central processing unit through the address bus and the control bus, since the memory cell is the semiconductor memory, the power consumption can be reduced. The data processing system capable of high speed operation can be realized.

以下、本発明をさらに詳細に説明する。ただし、本発明はなんら実施の形態に限定されるものではない。
前記第（１）項の発明は、素子構成層として少なくともＧｅ、Ｓｂ、Ｓｎ元素を含有する相変化材料を相変化記録層として有する相変化型不揮発性メモリ素子であって、記録層組成がＧｅ≧１０原子％であることを特徴とする相変化型不揮発性メモリ素子に関する。 Hereinafter, the present invention will be described in more detail. However, the present invention is not limited to the embodiment.
The invention described in item (1) is a phase change nonvolatile memory element having a phase change material containing at least Ge, Sb, and Sn elements as an element constituent layer as a phase change recording layer, wherein the recording layer composition is Ge. The present invention relates to a phase change nonvolatile memory element characterized by being ≧ 10 atomic%.

「保存信頼性について」
表１に、セット状態に相当するアモルファスを８０℃に放置した場合に結晶化する時間を測定した結果を示す。結果の時間が長いほど記録状態の保存信頼性が優れることを表わしている。 "Storage reliability"
Table 1 shows the results of measuring the crystallization time when the amorphous corresponding to the set state is left at 80 ° C. The longer the result time, the better the storage state storage reliability.

（Ｉ）Ｓｂ：Ｓｎ＝６５：１３に固定し、Ｇｅの原子％を４〜１６まで変化させた場合
（II）[比較対照]Ｓｂ：Ｔｅ＝７０：３０に固定し、Ｇｅの原子％を０〜１６まで変化させた場合
（III）[比較対照]Ｓｂ：Ｔｅ＝８２：１８に固定し、Ｇｅの原子％を０〜１６まで変化させた場合
（IＶ）[比較対照]Ｇｅ２Ｓｂ２Ｔｅ５の場合。
（Ｖ）[比較対照]Ｓｅ２０Ｓｂ２０Ｔｅ６０の場合。
なお、（II）及び（III）は前述特許文献３における材料組成Ｓｂ／Ｔｅ＞１に相当、（IＶ）は特許文献１、特許文献２に代表される従来技術の材料、（Ｖ）は特許文献４の代表的材料である。
保存信頼性を考慮するとＧｅ原子が必須であり、Ｇｅ≧１０原子％とすることが望ましいことがわかる。
特許文献１、特許文献２に代表される従来技術の材料Ｇｅ２Ｓｂ２Ｔｅ５の場合は、Ｇｅ＝２２．２％であり保存信頼性は問題ない。
特許文献４の代表的材料Ｓｅ２０Ｓｂ２０Ｔｅ６０では、Ｇｅ原子を含有せず、アモルファスの結晶化時間が５０時間であり長期の保存には適さない。

(I) When Sb: Sn = 65: 13 is fixed and the atomic percentage of Ge is changed from 4 to 16 (II) [Comparison Control] Sb: Te = 70: 30 is fixed, and the atomic percentage of Ge is When changed from 0 to 16 (III) [Comparative control] When Sb: Te = 82: 18 is fixed and the atomic percentage of Ge is changed from 0 to 16 (IV) [Comparative control] When Ge2Sb2Te5 is used.
(V) [Comparison Control] In the case of Se20Sb20Te60.
Note that (II) and (III) correspond to the material composition Sb / Te> 1 in the aforementioned Patent Document 3, (IV) is a prior art material represented by Patent Document 1 and Patent Document 2, and (V) is a patent. This is a representative material of Document 4.
In view of storage reliability, it is understood that Ge atoms are essential and that Ge ≧ 10 atomic% is desirable.
In the case of the prior art material Ge2Sb2Te5 represented by Patent Document 1 and Patent Document 2, Ge = 22.2%, and there is no problem in storage reliability.
The representative material Se20Sb20Te60 of Patent Document 4 does not contain Ge atoms, and the amorphous crystallization time is 50 hours, which is not suitable for long-term storage.

「高速スイッチングについて」
表１の（Ｉ）、（III）、（IＶ）、（Ｖ）の材料について溶融再結晶化時間の測定結果を図１に示す。
特許文献３記載のレーザー印加パルスモードを参考にして（特許文献３記載のパルスモードは、相変化型記録層の結晶相が記録状態で、アモルファス相が未記録状態であるが、記録（結晶化）のパルス幅（Ｔｗ）と消去（アモルファス化）のパルス幅（Ｔｅ）を等しく採り、但し記録（結晶化）の際のパルス電流値(Ｉｗ)を、消去（アモルファス化）の際のパルス電流値(Ｉｅ)より大幅に高くした（Ｉｗ/Ｉｅの比が０．３〜０．８）モードである）、レーザービームで加熱し、相変化に伴う光学特性（反射光強度）の時間変化をフォトダイオードで検出して結晶化時間を求めた。
特許文献３に記載されている、Ｓｂ／Ｔｅ＞１組成でＧｅを添加すると結晶化時間が急激に上昇し、保存安定性が良好なＧｅ≧１０原子％の領域では、従来材料のＧｅ２Ｓｂ２Ｔｅ４と結晶化時間における差異がなくなる。
一方、Ｓｂ／Ｓｎの系では、Ｇｅを添加しても結晶化時間の上昇はわずかであり、保存安定性が良好なＧｅ≧１０原子％の領域においても、特許文献３のＧｅを含有しない場合の実施例と同程度であり、Ｇｅ２Ｓｂ２Ｔｅ５と比しては１／２００以下である。 “High-speed switching”
The measurement results of the melt recrystallization time for the materials (I), (III), (IV), and (V) in Table 1 are shown in FIG.
With reference to the laser-applied pulse mode described in Patent Document 3 (in the pulse mode described in Patent Document 3, the crystal phase of the phase change recording layer is in the recorded state and the amorphous phase is in the unrecorded state. ) Pulse width (Tw) and erasing (amorphization) pulse width (Te) are the same, but the pulse current value (Iw) during recording (crystallization) is the pulse current during erasing (amorphization). It is significantly higher than the value (Ie) (Iw / Ie ratio is 0.3 to 0.8) mode, heated with a laser beam, and the time change of optical characteristics (reflected light intensity) accompanying the phase change The crystallization time was determined by detection with a photodiode.
When Ge is added in the Sb / Te> 1 composition described in Patent Document 3, the crystallization time increases rapidly, and in the region of Ge ≧ 10 atomic% where the storage stability is good, the conventional Ge2Sb2Te4 and crystal The difference in conversion time is eliminated.
On the other hand, in the Sb / Sn system, even when Ge is added, the increase in crystallization time is slight, and even in the region of Ge ≧ 10 atomic% where the storage stability is good, it does not contain Ge of Patent Document 3 It is the same level as the above example, and it is 1/200 or less as compared with Ge2Sb2Te5.

「低消費電力について」
図２にＧｅ：Ｓｂ＝１７：８３に固定し、Ｓｎの原子％を０〜１３まで変化させた場合の融点の測定結果を示す。測定は粉末試料を使用し、窒素雰囲気中でＤＳＣ（Differential Scanning Calorimetry）を用いて行なった。昇温速度は１０℃／ｍｉｎとした。
図１から、Ｇｅ（ｘ）Ｓｂ（ｙ）に、Ｓｎ原子を１０％添加することで融点が１００℃以上減少する。溶融に必要な電流量が減少することにより低消費電力による記録が可能となる。
以上のことから、Ｇｅ、Ｓｂ、Ｓｎ元素を含有する相変化材料を相変化記録層として有する相変化型不揮発性メモリ素子であって、記録層組成がＧｅ≧１０原子％を満たすことで、保存信頼性と、高速スイッチングと、低消費電力とを兼ね備えた不揮発性メモリ素子を実現することができる。 "Low power consumption"
FIG. 2 shows the measurement results of the melting point when fixing Ge: Sb = 17: 83 and changing the atomic percentage of Sn from 0 to 13. FIG. The measurement was performed using a powder sample and using DSC (Differential Scanning Calorimetry) in a nitrogen atmosphere. The heating rate was 10 ° C./min.
From FIG. 1, the melting point decreases by 100 ° C. or more by adding 10% Sn atoms to Ge (x) Sb (y). By reducing the amount of current required for melting, recording with low power consumption becomes possible.
From the above, a phase change nonvolatile memory element having a phase change material containing Ge, Sb, and Sn elements as a phase change recording layer, and having a recording layer composition satisfying Ge ≧ 10 atomic% can be preserved. A nonvolatile memory element that combines reliability, high-speed switching, and low power consumption can be realized.

前記第（２）項の発明は、前記第（１）項記載の相変化記録材料において、ＭｎまたはＴｅの少なくとも１種類の元素を含有することを併せて満たす。
表２に、Ｇｅ１３Ｓｂ７２．５Ｓｎ１４．５のＳｂ組成５％を、Ｍｎ、Ｔｅ、Ｉｎ及びＡｇで置き換えた場合の電気抵抗の相対値を示す。 The invention of item (2) satisfies the fact that the phase change recording material of item (1) contains at least one element of Mn or Te.
Table 2 shows relative values of electrical resistance when 5% of the Sb composition of Ge13Sb72.5Sn14.5 is replaced with Mn, Te, In, and Ag.

Ｍｎ、Ｔｅ添加の場合は、抵抗値が上昇する。一方、比較として示したＩｎ、Ａｇでは抵抗値は減少している。Ｍｎ、Ｔｅ添加により、同一の電流でも発熱量が大きくなり、低消費電力での記録が可能となる。

In the case of adding Mn and Te, the resistance value increases. On the other hand, in In and Ag shown as comparisons, the resistance value decreases. By adding Mn and Te, the amount of heat generation is increased even with the same current, and recording with low power consumption becomes possible.

前記第（３）項及び第（４）項の発明における、メモリセルの構成断面図の一例を図３に示す。
図３において、（３０１）は基板を示し、Ｓｉ基板、ＳＯＩ（Silicon on Insulator）基板などを用いることができる。基板（３０１）上にメモリを選択するためのトランジスタや素子分離のためのダイオードが形成されている。
（３０２）は素子分離領域を示し、シャロートレンチ素子分離法等により形成することができる。
（３０３）は選択トランジスタのソース領域、（３０４）は選択トランジスタのドレイン領域、（３０５）は選択トランジスタのゲート領域を示す。
（３１２）は層間絶縁層であり、基板（３０１）と下記に示す下部配線（３０６）及びデータライン（３０７）を分離する。絶縁層（３１２）を形成する材料としては、少なくともシリコン参加物を含み、ＴＥＯＳ（tetra ethyl orthosilicate）を用いたＣＶＤ法、ＵＳＧ（undoped silicate glass）、ＳＯＧ（spin on glass）、高密度プラズマＣＶＤ法による酸化物等を用いる。
（３０６）は下部配線を示し、Ａｌ、ＡｌＴｉ、ＡｌＳｉ、ＡｌＳｉＣｕ、Ｃｕ、ＣｕＴｉ、Ａｇ、ＡｇＰｄなどの金属材料を用いて形成される。下部配線（３０６）はコンタクトホールが微細である場合、Ｗおよび、ＴｉＮ等をＣＶＤ法で形成して埋め込みプラグとする場合がある。
（３０７）はデータラインを示し、下部配線（３０６）と同様の材料で形成することができる。
（３１３）は層間絶縁膜であり、データライン（３０７）と下記に示す相変化記録層（３０９）を分離する。材料は層間絶縁層（３１２）と同様に、少なくともシリコン参加物を含み、ＴＥＯＳ（tetra ethyl orthosilicate）を用いたＣＶＤ法、ＵＳＧ（undoped silicate glass）、ＳＯＧ（spin on glass）、高密度プラズマＣＶＤ法による酸化物等を用いる。
（３０８）は下部電極を示す。微細孔として電流密度を高くして、相変化記録膜への加熱効率を高くすることができる。下部電極（３０８）は、Ｗ、ＷｘＳｉｙ、ＴｉｘＳｉｙ、ＴｉＮ等をＣＶＤ法で形成して埋め込みプラグとする。
（３０９）は相変化記録膜であり、Ｇｅ、Ｓｂ、Ｓｎ元素を含有する。Ｇｅの組成範囲は１０原子％以上が望ましく、１２原子％以上であれば更に望ましい。記録状態の保存安定性からは、１５原子％以上であることが最も望ましい。Ｓｂの組成比は５０原子％以上であることが望ましい。Ｓｂのさらに望ましい組成は５５原子％以上であり、高速スイッチングを広いマージンで実現できる。Ｓｎの組成比は１０原子％以上であることが望ましい。１０原子％以上、且つ１５原子％以下であることが更に望ましい。１０原子％＜Ｓｎ＜１５原子％を満たすことにより、低電流での記録をシェルフ特性を悪化させることなく実現することができる。更に、ＳｂとＳｎの比がＳｎ／（Ｓｂ＋Ｓｎ）＜０．１８を満たすことが最も望ましい。
（３１０）は上部電極層を示し、Ａｌ、ＡｌＴｉ、ＡｌＳｉ、ＡｌＳｉＣｕ、Ｃｕ、ＣｕＴｉ、Ａｇ、ＡｇＰｄなどの金属材料の他、Ｔｉ、ＴｉＮ、ＴｉＷ、ＴｉＣ、ＴｉＳｉ、Ｗ、Ｗｓｉ等の高融点金属及びその化合物を用いることができる。
（３１４）は層間絶縁膜であり、上部配電極層（３１０）と上部配線層（３１１）を層間分離する。材料は層間絶縁層（３１２）と同様に、少なくともシリコン参加物を含み、ＴＥＯＳ（tetra ethyl orthosilicate）を用いたＣＶＤ法、ＵＳＧ（undoped silicate glass）、ＳＯＧ（spin on glass）、高密度プラズマＣＶＤ法による酸化物等を用いる。
（３１１）は上部配線層を示し、Ａｌ、ＡｌＴｉ、ＡｌＳｉ、ＡｌＳｉＣｕ、Ｃｕ、ＣｕＴｉ、Ａｇ、ＡｇＰｄなどの金属材料を用いて形成される。
（３１５）は保護層を示し、ＳｉＮ、ＳｉＯＮ、ＳｉＯ_２等の単体もしくは混合材料を用いる。
相変化型不揮発性メモリ素子の構成断面図の別の一例を図４に示した様に、下部電極（３０８）と、相変化記録層（３０９）の中間に、バリア層（４０１）を設けても良い。バリア層（４０１）は下部電極（３０８）と相変化材料からなる相変化記録層（３０９）の相互拡散を抑制するために設ける。バリア層（４０１）としては、ＴｉＮ、ＴｉＷ、ＴｉＣなどのＴｉ化合物を用いることができる。
このような構成の相変化型不揮発性メモリ素子とすることにより高速記録・消去が可能なメモリ素子が実現できる。 FIG. 3 shows an example of a sectional view of the memory cell in the inventions of the items (3) and (4).
In FIG. 3, reference numeral 301 denotes a substrate, and an Si substrate, an SOI (Silicon on Insulator) substrate, or the like can be used. A transistor for selecting a memory and a diode for element isolation are formed on a substrate (301).
(302) denotes an element isolation region, which can be formed by a shallow trench element isolation method or the like.
(303) is a source region of the selection transistor, (304) is a drain region of the selection transistor, and (305) is a gate region of the selection transistor.
Reference numeral 312 denotes an interlayer insulating layer, which separates the substrate (301) from the lower wiring (306) and data line (307) described below. As a material for forming the insulating layer (312), a CVD method using TEOS (tetraethyl orthosilicate), USG (undoped silicate glass), SOG (spin on glass), high-density plasma CVD method includes at least silicon participation. An oxide or the like is used.
Reference numeral (306) denotes a lower wiring, which is formed using a metal material such as Al, AlTi, AlSi, AlSiCu, Cu, CuTi, Ag, AgPd. When the contact hole is fine in the lower wiring (306), W, TiN, or the like may be formed by a CVD method to form a buried plug.
(307) indicates a data line, which can be formed of the same material as that of the lower wiring (306).
Reference numeral 313 denotes an interlayer insulating film that separates the data line 307 and the phase change recording layer 309 described below. The material, like the interlayer insulating layer (312), contains at least silicon participation, and is a CVD method using TEOS (tetraethyl orthosilicate), USG (undoped silicate glass), SOG (spin on glass), high-density plasma CVD method. An oxide or the like is used.
(308) indicates a lower electrode. As the fine holes, the current density can be increased to increase the heating efficiency of the phase change recording film. The lower electrode (308) is formed as a buried plug by forming W, WxSiy, TixSiy, TiN or the like by the CVD method.
(309) is a phase change recording film containing Ge, Sb, and Sn elements. The composition range of Ge is preferably 10 atomic% or more, and more preferably 12 atomic% or more. From the storage stability of the recorded state, it is most desirable to be 15 atomic% or more. The composition ratio of Sb is desirably 50 atomic% or more. A more desirable composition of Sb is 55 atomic% or more, and high-speed switching can be realized with a wide margin. The composition ratio of Sn is preferably 10 atomic% or more. It is more desirable that it is 10 atomic% or more and 15 atomic% or less. By satisfying 10 atomic% <Sn <15 atomic%, recording at a low current can be realized without deteriorating shelf characteristics. Furthermore, it is most desirable that the ratio of Sb and Sn satisfies Sn / (Sb + Sn) <0.18.
(310) represents an upper electrode layer, and in addition to metal materials such as Al, AlTi, AlSi, AlSiCu, Cu, CuTi, Ag, and AgPd, refractory metals such as Ti, TiN, TiW, TiC, TiSi, W, and Wsi And its compounds can be used.
Reference numeral (314) denotes an interlayer insulating film that separates the upper electrode layer (310) from the upper wiring layer (311). The material, like the interlayer insulating layer (312), contains at least silicon participation, and is a CVD method using TEOS (tetraethyl orthosilicate), USG (undoped silicate glass), SOG (spin on glass), high-density plasma CVD method. An oxide or the like is used.
(311) indicates an upper wiring layer, which is formed using a metal material such as Al, AlTi, AlSi, AlSiCu, Cu, CuTi, Ag, AgPd.
(315) indicates a protective layer, and a single material or a mixed material such as SiN, SiON, or SiO ₂ is used.
As shown in FIG. 4, another example of the configuration cross-sectional view of the phase change nonvolatile memory element is that a barrier layer (401) is provided between the lower electrode (308) and the phase change recording layer (309). Also good. The barrier layer (401) is provided to suppress mutual diffusion between the lower electrode (308) and the phase change recording layer (309) made of a phase change material. As the barrier layer (401), Ti compounds such as TiN, TiW and TiC can be used.
A memory element capable of high-speed recording / erasing can be realized by using a phase change nonvolatile memory element having such a configuration.

メモリ素子の動作解析をするために、特許文献４に記載されている構成を用いて行なった。解析に用いた素子構成断面を図５に示す。
ガラス基板（５０１）上に、第１電極（５０２）としてＡｌＴｉ薄膜を厚さ１００ｎｍ成膜した値後、フォトリソグラフィー法により電極形状に加工する。層間絶縁層（５０３）としてＳｉＯ_２薄膜を２００ｎｍ成膜した後、フトリソグラフィー法により１μｍ径の第１スルーホール（５０４）を開口する。表３に示す材料の相変化記録膜（５０５）を厚さ２４０ｎｍ成膜する。フトリソグラフィー法により１μｍ径の第２スルーホール（５０６）を開口する。第２電極（５０７）としてＡｌＴｉ薄膜を厚さ１００ｎｍ成膜した後、フォトリソグラフィー法により電極形状に加工する。 In order to analyze the operation of the memory element, the configuration described in Patent Document 4 was used. FIG. 5 shows a cross section of the element structure used for the analysis.
On the glass substrate (501), an AlTi thin film having a thickness of 100 nm is formed as the first electrode (502), and then processed into an electrode shape by a photolithography method. After an SiO ₂ thin film having a thickness of 200 nm is formed as an interlayer insulating layer (503), a first through hole (504) having a diameter of 1 μm is opened by photolithography. A phase change recording film (505) of the material shown in Table 3 is formed to a thickness of 240 nm. A second through hole (506) having a diameter of 1 μm is opened by photolithography. After forming an AlTi thin film with a thickness of 100 nm as the second electrode (507), it is processed into an electrode shape by photolithography.

図６に示す、メモリ素子（５ａ）の動作回路も特許文献４に示されている方法を用いた。各パルス発生回路（６０）、（６１）、（６２）、それぞれの出力がダイオード（６０ａ）、（６１ｂ）、（６２ｃ）を介してメモリ素子（５ａ）に接続され、メモリ素子（５ａ）の出力側が抵抗Ｒｄを介して接地される。メモリ素子（５ａ）の出力部は電流波形モニタに接続される。メモリ素子（５ａ）の入力部分は電圧波形モニタ及びＡ／Ｄコンバータに接続される。リードパルス発生回路（５２）の出力は抵抗（Ｒｃ）が接続され、その両端はＡ／Ｄコンバータへ接続される。ドレインが、抵抗（Ｒｃ）を介して接地されることにより、恰も実効パルスパワーが増加したと同様な効果を得ることができ、コントラストが増大する。

The operation circuit of the memory element (5a) shown in FIG. The respective pulse generation circuits (60), (61), (62), and their outputs are connected to the memory element (5a) via diodes (60a), (61b), (62c), and the memory element (5a) The output side is grounded through a resistor Rd. The output part of the memory element (5a) is connected to a current waveform monitor. The input portion of the memory element (5a) is connected to a voltage waveform monitor and an A / D converter. A resistor (Rc) is connected to the output of the read pulse generating circuit (52), and both ends thereof are connected to the A / D converter. Since the drain is grounded via the resistor (Rc), the same effect as when the effective pulse power is increased can be obtained, and the contrast is increased.

表４に、実施例１、２、比較例１、２において、結晶化及びアモルファス化時の電圧値、電流値、所要時間、消費電力を示す。
表５に、実施例１、２、比較例１、２において、６０℃に保管時にアモルファス状態の抵抗値が１０％減少するのに要する時間を示す。ここで、抵抗値が減少することはアモルファスが一部結晶化していることを示す。 Table 4 shows the voltage value, current value, required time, and power consumption during crystallization and amorphization in Examples 1 and 2 and Comparative Examples 1 and 2.
Table 5 shows the time required for the resistance value in the amorphous state to decrease by 10% during storage at 60 ° C. in Examples 1 and 2 and Comparative Examples 1 and 2. Here, the decrease in the resistance value indicates that the amorphous is partially crystallized.

Ｇｅ含有率と溶融再結晶化時間の関係を示す図である。It is a figure which shows the relationship between Ge content rate and melt recrystallization time. Ｓｎ含有率と融点の関係を示す図である。It is a figure which shows the relationship between Sn content rate and melting | fusing point. 本発明の相変化型不揮発性メモリ素子の構成断面図の一例示す図である。It is a figure which shows an example of a structure sectional drawing of the phase change type non-volatile memory element of this invention. 本発明の相変化型不揮発性メモリ素子の構成断面図の他の例示す図である。It is a figure which shows the other example of a structure sectional drawing of the phase change type non-volatile memory element of this invention. メモリ素子の動作解析をするため用いた素子構成断面を示す図である。It is a figure which shows the element structure cross section used in order to analyze the operation | movement of a memory element. メモリ素子の動作回路を示す図である。It is a figure which shows the operation circuit of a memory element.

Explanation of symbols

３０１基板
３０２素子分離領域
３０３ソース領域
３０４ドレイン領域
３０５ゲート領域
３１２層間絶縁層
３０６下部配線
３０７データライン
３０８下部電極
３１０上部電極層
３１１上部配線層
３１４層間絶縁膜
３１５保護層
５０１ガラス基板
５０２第一電極
５０３層間絶縁層
５０４第１スルーホール
５０５相変化記録膜
５０６第２スルーホール
５０７第２電極
５ａメモリ素子
５２リードパルス発生回路
６０パルス発生回路
６１パルス発生回路
６２パルス発生回路
６０ａダイオード
６１ｂダイオード
６２ｃダイオード
Ｒｄ抵抗
301 Substrate 302 Element isolation region 303 Source region 304 Drain region 305 Gate region 312 Interlayer insulating layer 306 Lower wiring 307 Data line 308 Lower electrode 310 Upper electrode layer 311 Upper wiring layer 314 Interlayer insulating film 315 Protective layer 501 Glass substrate 502 First electrode 503 Interlayer insulating layer 504 First through hole 505 Phase change recording film 506 Second through hole 507 Second electrode 5a Memory element 52 Read pulse generating circuit 60 Pulse generating circuit 61 Pulse generating circuit 62 Pulse generating circuit 60a Diode 61b Diode 62c Diode Rd resistance

Claims

A phase change nonvolatile memory element having a phase change material containing at least Ge, Sb and Sn elements as an element constituent layer as a phase change recording layer, wherein Ge atoms in the recording layer composition is 10 atomic% or more. A phase change nonvolatile memory device characterized by the above.

The phase change nonvolatile memory element according to claim 1, further comprising at least one element of Mn or Te.

In a semiconductor memory having a memory cell, an element constituting one cell includes at least one semiconductor element, the phase change nonvolatile memory element according to claim 1, a power source, and a wiring, and the phase A changeable material element is disposed between a semiconductor element and a ground.

4. The semiconductor device according to claim 3, wherein the semiconductor element is a MOS transistor, and a word line and a bit line are connected to a source and a gate of the transistor, respectively, and a drain of the MOS transistor is grounded via a phase change material element. Semiconductor memory.

5. The data processing system having a plurality of memory cells directly connected to a central processing unit through an address bus and a control bus, wherein the memory cell is the semiconductor memory according to claim 3 or 4. A data processing system characterized by