[go: up one dir, main page]

JP2008085088A - Wiring board and semiconductor device using the same - Google Patents

Wiring board and semiconductor device using the same Download PDF

Info

Publication number
JP2008085088A
JP2008085088A JP2006263661A JP2006263661A JP2008085088A JP 2008085088 A JP2008085088 A JP 2008085088A JP 2006263661 A JP2006263661 A JP 2006263661A JP 2006263661 A JP2006263661 A JP 2006263661A JP 2008085088 A JP2008085088 A JP 2008085088A
Authority
JP
Japan
Prior art keywords
land
wiring board
solder resist
lands
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2006263661A
Other languages
Japanese (ja)
Inventor
Kenji Tokushima
健志 徳島
Katsumi Otani
克実 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006263661A priority Critical patent/JP2008085088A/en
Publication of JP2008085088A publication Critical patent/JP2008085088A/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】多数配列された例えばランドに対する目視検査やプローブ検査による不良解析を行う際に、検査対象部分の位置を容易にかつ正確に特定することができ、目視検査や不良解析の作業性を向上することができる配線基板とそれを用いた半導体装置を提供する。
【解決手段】ランド２２を、ｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されたランドを第１のランド２５、それ以外のランドを第２のランド２６とし、第１のランド２５沿いのソルダレジスト２４ａを他の領域のソルダレジスト２４ｂに比べて厚くあるいは薄くなるように形成する。
【選択図】図１An object of the present invention is to easily and accurately specify the position of an inspection target portion when performing defect analysis by visual inspection or probe inspection on a large number of arranged lands, for example, and improving workability of visual inspection and defect analysis. Provided are a wiring board that can be used and a semiconductor device using the wiring board.
Lands arranged on every m rows and every n rows of land (m and n are natural numbers) are the first land 25 and the other lands are the second land. The land 26 is formed so that the solder resist 24a along the first land 25 is thicker or thinner than the solder resist 24b in other regions.
[Selection] Figure 1

Description

本発明は、半導体パッケージ用の配線基板とそれを用いた半導体装置に関するものである。   The present invention relates to a wiring substrate for a semiconductor package and a semiconductor device using the same.

近年、半導体パッケージにおいては半導体装置の高機能化および高集積化のため多端子化や端子の狭ピッチ化が進んでいるが、このような半導体パッケージの一つにＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）があげられる。ＢＧＡの端子数は２０００を越えるパッケージも存在し、ランドピッチは０．４〜１．２７ｍｍ程度である。   In recent years, in semiconductor packages, the number of terminals and the pitch of terminals have been reduced for higher performance and higher integration of semiconductor devices. One of such semiconductor packages is BGA (Ball Grid Array). It is done. There are packages with more than 2000 BGA terminals, and the land pitch is about 0.4 to 1.27 mm.

以上のようなパッケージを利用した半導体装置では、例えば電気的不良発生時の解析を行う場合に、各信号がどの端子に配置されているかを特定することは容易ではない。
この問題を解決するための従来技術１（例えば、特許文献１を参照）では、特定の端子に着色等によるマークを施すことにより他端子との識別を図っている。また、他の従来技術２（例えば、特許文献２を参照）では、例えば図１０に示すように、半導体素子３上にマトリックス配置された複数の画素２に対してその不良発生箇所を容易に特定できるように、半導体素子３上で画素配列の２方向にアドレスマーク１を付けている。
特開２００３−８６７２１号公報 特開平６−１１２２８４号公報 In the semiconductor device using the package as described above, it is not easy to specify which terminal each signal is arranged in, for example, when analyzing when an electrical failure occurs.
In the prior art 1 for solving this problem (see, for example, Patent Document 1), a specific terminal is marked with coloring or the like to be distinguished from other terminals. In another conventional technique 2 (see, for example, Patent Document 2), for example, as shown in FIG. 10, the location where a defect occurs is easily specified for a plurality of pixels 2 arranged in a matrix on the semiconductor element 3. Address marks 1 are provided on the semiconductor element 3 in two directions of the pixel array so as to be able to do so.
JP 2003-86721 A JP-A-6-112284

しかしながら、上記のような従来技術１の場合、例えば不要電磁雑音の原因となる電源雑音強度が大きいという特別な特性を持つ特定端子にはマークが付いているが、不要電磁雑音の原因となる電源雑音強度の大きい端子以外にはマークが付いておらず、このようなマークの付いていない端子は位置特定が容易ではなくそれらの解析は難しいという問題があった。   However, in the case of the prior art 1 as described above, for example, a specific terminal having a special characteristic that power noise intensity that causes unnecessary electromagnetic noise is large is marked, but a power source that causes unnecessary electromagnetic noise is marked. There is a problem that terminals other than those having high noise intensity are not marked, and such terminals without marks are not easily located and their analysis is difficult.

この問題に対して、多くの端子に小さい識別マークを付けてそれらの端子を多くの種類に識別できるようにすれば良いが、上記のように特定端子に付けられたマークは、それらの端子を半導体装置の使用者側（ユーザー側）において容易に識別してもらうことを意図しているため、多くの端子に小さい識別マークを付けることは、上記の意図に反しており端子の種類を使用者側で識別してもらうような場合には適さないという問題もあった。   To deal with this problem, it is only necessary to place small identification marks on many terminals so that they can be identified in many types. However, the mark attached to a specific terminal as described above identifies those terminals. Since it is intended for easy identification on the user side (user side) of the semiconductor device, it is contrary to the above intention to put a small identification mark on many terminals. There was also a problem that it was not suitable in the case of having the side identify.

一方、従来技術２の方法では、例えば顕微鏡を使用して拡大した像を基に不良解析検査する場合、不良発生箇所とそれに対応するアドレスマーク１の付いている場所が離れている場合には、不良発生箇所とアドレスマーク１を狭い同一視野内に入れた状態での不良発生箇所の確認ができないため、画素配列のそれぞれを容易にかつ正確に特定することができず不良発生箇所を誤認識する可能性が潜んでおり、不良解析検査の作業性が低下するという問題があった。   On the other hand, in the method of the prior art 2, for example, when performing defect analysis inspection based on an enlarged image using a microscope, when the defect occurrence location is separated from the location where the corresponding address mark 1 is attached, Since it is not possible to confirm the defect occurrence location in a state where the defect occurrence location and the address mark 1 are in the same narrow field of view, each pixel array cannot be easily and accurately identified, and the failure occurrence location is erroneously recognized. There is a possibility that the possibility is hidden and the workability of the defect analysis inspection deteriorates.

本発明は、上記従来の問題点を解決するもので、例えば狭ピッチで多端子化された半導体装置において、多数配列されたランドに対する目視検査やプローブ検査による不良解析を行う際に、検査対象部分の位置を容易にかつ正確に特定することができ、目視検査や不良解析の作業性を向上させることができる配線基板とそれを用いた半導体装置を提供する。   The present invention solves the above-described conventional problems. For example, in a semiconductor device having a multi-terminal structure with a narrow pitch, when performing defect analysis by visual inspection or probe inspection on a large number of arranged lands, It is possible to easily and accurately identify the position of the wiring board, and to improve the workability of visual inspection and defect analysis, and a semiconductor device using the wiring board.

上記の課題を解決するために、本発明の請求項１に記載の配線基板は、平板状の基材と、前記基材の片面に格子状に配列されたランドと、前記基材の他面に形成され前記ランドと電気的に接続された配線パターンと、前記基材の両面を被覆したソルダレジストとで構成される配線基板であって、前記ランドは、ｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されるランドを第１のランドとし、それ以外のランドを第２のランドとし、前記第１のランド沿いの前記ソルダレジストと他の領域の前記ソルダレジストとで厚さを異ならせ、それらのソルダレジストにより前記第１のランドと前記第２のランドとを区分したことを特徴とする。   In order to solve the above-mentioned problem, a wiring board according to claim 1 of the present invention is a flat substrate, lands arranged in a grid on one side of the substrate, and the other surface of the substrate. And a solder resist covering both surfaces of the base material, wherein the land is on every m-th land row and n The land arranged on every other land row (m and n are natural numbers) is the first land, the other land is the second land, and the solder resist and other regions along the first land. The thickness is different from that of the solder resist, and the first land and the second land are divided by these solder resists.

この構成によれば、前記第１のランド周囲に限って前記ソルダレジストが他の領域と比べて厚く形成されていることにより、前記ソルダレジストの濃淡に差があり、前記第１のランドと前記第２のランドの目視検査または不良解析を行う際に視認性が向上するため、前記ランドの誤認識を防止する効果が高まる。   According to this configuration, since the solder resist is formed thicker than the other regions only around the first land, there is a difference in the density of the solder resist, and the first land and the first land Since the visibility is improved when visual inspection or defect analysis of the second land is performed, the effect of preventing erroneous recognition of the land is enhanced.

また、本発明の請求項２に記載の配線基板は、平板状の基材と、前記基材の片面に格子状に配列されたランドと、前記基材の他面に形成され前記ランドと電気的に接続された配線パターンと、前記基材の両面を被覆したソルダレジストとで構成される配線基板であって、前記ランドは、ｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されるランドを第１のランドとし、それ以外のランドを第２のランドとし、前記第１のランド沿いの前記ソルダレジストと他の領域の前記ソルダレジストとで色調を異ならせ、それらのソルダレジストにより前記第１のランドと前記第２のランドとを区分したことを特徴とする。   According to a second aspect of the present invention, there is provided a wiring board according to the present invention, comprising: a flat base material; lands arranged in a grid pattern on one side of the base material; A wiring board composed of interconnected wiring patterns and a solder resist covering both surfaces of the base material, wherein the lands are on every m-th land lands and every n-th land lands ( m and n are natural numbers), the first land is a land, the other land is a second land, and the color of the solder resist along the first land and the solder resist in other regions And the first land and the second land are separated by their solder resists.

また、本発明の請求項３に記載の配線基板は、平板状の基材と、前記基材の片面に格子状に配列されたランドと、前記基材の他面に形成され前記ランドと電気的に接続された配線パターンと、前記基材の両面を被覆したソルダレジストとで構成される配線基板であって、前記ランドは、ｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されるランドを第１のランドとし、それ以外のランドを第２のランドとし、前記第１のランドと前記第２のランドとで大きさを異ならせ、それらの大きさにより前記第１のランドと前記第２のランドとを区分したことを特徴とする。   According to a third aspect of the present invention, there is provided a wiring board according to the present invention, comprising: a flat base material; lands arranged in a grid pattern on one side of the base material; A wiring board composed of interconnected wiring patterns and a solder resist covering both surfaces of the base material, wherein the lands are on every m-th land lands and every n-th land lands ( where m and n are natural numbers), the first land is the first land, the other lands are the second lands, and the first land and the second land have different sizes. The first land and the second land are divided according to size.

これらの構成によれば、請求項１と同様、前記第１のランドまたは前記第２のランドの視認性が向上するため、前記ランドの誤認識を防止する効果が高まる。
また、本発明の請求項４に記載の半導体装置は、請求項１乃至請求項３のいずれかに記載の配線基板と、前記配線基板の前記配線パターンの面に搭載される半導体素子と、前記配線基板と前記半導体素子とを電気的に接続する金属細線と、前記配線基板と前記半導体素子と前記金属細線とを一体的に封止する封止材と、前記配線基板上の前記ランドに接合された突起電極とにより構成されることを特徴とする。 According to these configurations, the visibility of the first land or the second land is improved as in the first aspect, so that the effect of preventing erroneous recognition of the land is enhanced.
According to a fourth aspect of the present invention, there is provided a semiconductor device according to any one of the first to third aspects, a semiconductor element mounted on a surface of the wiring pattern of the wiring board, Bonded to the land on the wiring board, a fine metal wire that electrically connects the wiring board and the semiconductor element, a sealing material that integrally seals the wiring board, the semiconductor element, and the fine metal line It is characterized by comprising the protruding electrode formed.

この構成によれば、前記突起電極の目視検査または不良解析を行う際に、前記突起電極の視認性が向上するため、不良の前記突起電極の誤認識を防止することができる。   According to this configuration, when visual inspection or defect analysis of the protruding electrode is performed, the visibility of the protruding electrode is improved, so that erroneous recognition of the defective protruding electrode can be prevented.

以上のように本発明によれば、多数配列されたランドに対する目視検査やプローブ検査による不良解析の際に、各ランドに対して、それらの視認性が向上することにより誤認識を防止することができる。   As described above, according to the present invention, it is possible to prevent misrecognition by improving the visibility of each land at the time of defect analysis by visual inspection or probe inspection for a large number of arranged lands. it can.

また、多数配列された突起電極に対する目視検査やプローブ検査による不良解析の際に、各突起電極に対して、それらの視認性が向上することにより誤認識を防止することができる。   Further, in the case of failure analysis by visual inspection or probe inspection with respect to a large number of arranged protruding electrodes, it is possible to prevent misrecognition by improving the visibility of each protruding electrode.

以上により、多数配列されたランドや突起電極のような端子に対する目視検査やプローブ検査による不良解析を行う際に、検査対象部分の位置を容易にかつ正確に特定することができ、目視検査や不良解析の作業性を向上させることができる。   As described above, when performing failure analysis by visual inspection or probe inspection for terminals such as a large number of lands and protruding electrodes, the position of the inspection target portion can be easily and accurately specified, Analysis workability can be improved.

以下、本発明の実施の形態を示す配線基板とそれを用いた半導体装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の配線基板の構造を説明する。 Hereinafter, a wiring substrate and a semiconductor device using the same according to an embodiment of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
The structure of the wiring board according to the first embodiment of the present invention will be described.

図１は本実施の形態１の配線基板の構造例を示す平面図および断面図であり、図１（ａ）は配線基板の平面図で、図１（ｂ）は図１（ａ）の配線基板の線分ＣＤにおける断面図である。また、図２乃至図５は本実施の形態１の配線基板の他の構造例を示す平面図である。図１乃至図５において、２１は基材、２２はランド、２３は配線パターン、２４（２４ａ、２４ｂ）はソルダレジスト、２５は第１のランド、２６は第２のランド、３２はビアである。   1A and 1B are a plan view and a cross-sectional view showing a structural example of a wiring board according to the first embodiment, FIG. 1A is a plan view of the wiring board, and FIG. 1B is a wiring diagram of FIG. It is sectional drawing in line segment CD of a board | substrate. 2 to 5 are plan views showing other structural examples of the wiring board according to the first embodiment. 1 to 5, 21 is a base material, 22 is a land, 23 is a wiring pattern, 24 (24a, 24b) is a solder resist, 25 is a first land, 26 is a second land, and 32 is a via. .

この配線基板は、図１（ａ）および図１（ｂ）に示すように、基材２１を貫通するようにビア３２が形成され、基材２１の片面に格子状にランド２２が配列され、基材２１の他面に放射状に配線パターン２３が配置され、配線パターン２３からランド２２までビア３２を介して電気的に接続されている。さらに、ランド２２と配線パターン２３を開口部にして基材２１の両面にソルダレジスト２４が塗布されている。さらにランド２２はｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されたランドを第１のランド２５、それ以外のランド２２を第２のランド２６とし、ソルダレジスト２４のうち第１のランド２５沿いのソルダレジスト２４ａが他の領域のソルダレジスト２４ｂに比べて厚く形成されている。図１（ａ）はｍ＝ｎ＝３の場合に、配線基板をランド２２側から見た平面図である。   As shown in FIGS. 1A and 1B, the wiring board has vias 32 formed so as to penetrate the base material 21, and lands 22 are arranged in a lattice pattern on one side of the base material 21, Wiring patterns 23 are arranged radially on the other surface of the substrate 21 and are electrically connected from the wiring patterns 23 to the lands 22 via vias 32. Further, a solder resist 24 is applied to both surfaces of the base material 21 with the land 22 and the wiring pattern 23 as openings. Further, in the land 22, a land arranged on every m-th land row and every n-th land row (m and n are natural numbers) is defined as a first land 25, and the other lands 22 are defined as second lands 26. In the solder resist 24, the solder resist 24a along the first land 25 is formed thicker than the solder resist 24b in other regions. FIG. 1A is a plan view of the wiring board viewed from the land 22 side when m = n = 3.

以上のように、ソルダレジスト２４が第１のランド２５の周囲に限って他の領域と比べて厚く形成されていることにより、ソルダレジスト２４の濃淡に第１のランド２５の周囲とその他の領域で差が生じ、第１のランド２５と第２のランド２６の目視検査または不良解析を行う際に、それらの視認性が向上するため、不良の突起電極の誤認識を防止することができる。また、厚く塗布された領域のソルダレジスト２４ａにより外部ストレスからの保護力をより強化することができるという効果も得られる。   As described above, since the solder resist 24 is formed thicker than the other regions only around the first land 25, the periphery of the first land 25 and other regions can be made darker and darker. When the visual inspection or defect analysis of the first land 25 and the second land 26 is performed, the visibility of the first land 25 and the second land 26 is improved, so that erroneous recognition of defective projecting electrodes can be prevented. Moreover, the effect that the protective force from external stress can be further strengthened by the solder resist 24a in the thickly applied region is also obtained.

ここで、基材２１はガラスエポキシなどからなり、ランド２２や配線パターン２３は、基材２１の両面に貼り合わせた金属箔をエッチング加工することなどによってパターンを形成する。ビア３２を形成するには、基材２１にメカニカルドリルを用いて貫通穴を開けて、貫通穴の側面にＣｕめっきを施すなどの方法がある。ソルダレジスト２４は印刷によって塗布するのが一般的であるが、ソルダレジスト２４の厚さを第１のランド２５周囲に限ってソルダレジスト２４ａのように厚くするには、最初に一様な厚さでソルダレジスト２４を塗布して硬化した後、第１のランド２５周囲のみ再度ソルダレジスト２４を塗布して硬化させる。その後、第１のランド２５と第２のランド２６を形成する領域を開口することにより、図１（ｂ）のようなパターンを形成する。   Here, the base material 21 is made of glass epoxy or the like, and the lands 22 and the wiring pattern 23 are formed by etching metal foils bonded to both surfaces of the base material 21. In order to form the via 32, there is a method in which a through hole is formed in the base material 21 using a mechanical drill and Cu plating is applied to the side surface of the through hole. The solder resist 24 is generally applied by printing. However, in order to increase the thickness of the solder resist 24 around the first land 25 like the solder resist 24a, first, a uniform thickness is used. After the solder resist 24 is applied and cured, the solder resist 24 is again applied and cured only around the first land 25. Thereafter, a pattern as shown in FIG. 1B is formed by opening a region where the first land 25 and the second land 26 are formed.

また、ソルダレジスト２４のうちソルダレジスト２４ｂの厚さは一般的に１５〜５０μｍ程度であり、第１のランド２５周囲に限ってソルダレジスト２４を再度塗布すると、ソルダレジスト２４ａとソルダレジスト２４ｂとの厚さの違いも１５〜５０μｍ程度になる。ソルダレジスト２４の厚さの違いは、光学顕微鏡を用いる場合、ソルダレジスト２４のエッジ（例えば図１（ａ）のＥや図１（ｂ）のＦ）に注目すると確認しやすい。   Further, the thickness of the solder resist 24b among the solder resists 24 is generally about 15 to 50 [mu] m. When the solder resist 24 is applied again only around the first land 25, the solder resist 24a and the solder resist 24b are separated from each other. The difference in thickness is also about 15 to 50 μm. The difference in the thickness of the solder resist 24 can be easily confirmed by paying attention to the edge of the solder resist 24 (for example, E in FIG. 1A or F in FIG. 1B) when using an optical microscope.

隣り合うランド２２同士の間隔が狭くなると、ソルダレジスト２４ａの幅が狭くなって視認性が低下するため、実施の形態は工夫が必要になる。
例えば、図２に示すように基材２１のエッジでソルダレジスト２４ａの幅を拡大したり、図３に示すようにソルダレジスト２４ａの幅を第２のランド２５の複数行（または複数列）分の周囲の大きさにすることより、第１のランド２５または第２のランド２６の行数または列数を計数しやすくなる。図３はｍ＝ｎ＝４の場合に配線基板をランド２２側から見た平面図である。但し、ランド行１行の上に２行分の第１のランド２５が配置されており、ランド列１列の上に２列分の第１のランド２５が配置されている。 When the interval between adjacent lands 22 is narrowed, the width of the solder resist 24a is narrowed and the visibility is lowered, so that the embodiment needs to be devised.
For example, as shown in FIG. 2, the width of the solder resist 24 a is enlarged at the edge of the base material 21, or the width of the solder resist 24 a is increased by a plurality of rows (or a plurality of columns) of the second land 25 as shown in FIG. 3. The number of rows or columns of the first land 25 or the second land 26 can be easily counted. FIG. 3 is a plan view of the wiring board viewed from the land 22 side when m = n = 4. However, the first lands 25 for two rows are arranged on one land row, and the first lands 25 for two columns are arranged on one land column.

また、ソルダレジスト２４の再塗布領域として、図４に示すように同心状に塗布する方法や、図５のように、図１に対して限られた領域で塗布することもある。図５のような塗布方法は、突起電極との接合不良が発生しやすいランド２２が予想できる場合などでは有効である。なお、本実施の形態１を示す図面として、図１から図５のような例を示したが、本実施の形態１の要旨を逸脱しない範囲において種々変更可能である。
（実施の形態２）
本発明の実施の形態２の配線基板の構造を説明する。 Moreover, as a re-application area | region of the soldering resist 24, it apply | coats in the area | region limited to FIG. 1 like the method of apply | coating concentrically as shown in FIG. 4, and FIG. The coating method as shown in FIG. 5 is effective when a land 22 that is likely to cause poor bonding with the protruding electrode can be predicted. Although the example shown in FIGS. 1 to 5 is shown as a drawing showing the first embodiment, various modifications can be made without departing from the gist of the first embodiment.
(Embodiment 2)
The structure of the wiring board according to the second embodiment of the present invention will be described.

図６は本実施の形態２の配線基板の構造例を示す平面図である。図６において、２１は基材、２２はランド、２４はソルダレジスト、２５は第１のランド、２６は第２のランド、３１はソルダレジストである。図６と図１との違いであるが、図１では第１のランド２５の周囲に限ってソルダレジスト２４ａが他の領域のソルダレジスト２４ｂと比べて厚く形成されているのに対し、図６では第１のランド２５の周囲に限ってソルダレジスト３１を塗布し、第１のランド２５の周囲以外にはソルダレジスト３１とは色調の異なるソルダレジスト２４を塗布している。   FIG. 6 is a plan view showing a structural example of the wiring board according to the second embodiment. In FIG. 6, 21 is a base material, 22 is a land, 24 is a solder resist, 25 is a first land, 26 is a second land, and 31 is a solder resist. 6 is different from FIG. 1, in FIG. 1, the solder resist 24 a is formed thicker than the solder resist 24 b in other regions only in the periphery of the first land 25. Then, the solder resist 31 is applied only to the periphery of the first land 25, and the solder resist 24 having a color tone different from that of the solder resist 31 is applied to the area other than the periphery of the first land 25.

例えば、ソルダレジストの成分に顔料があるが、フタロシアニングリーンという顔料を用いると緑色になり、フタロシアニンブルーという顔料を用いると青色になるため、顔料の違いにより色分けが可能になり、第１のランド２５と第２のランド２６の視認性が向上する。また、同じ顔料を用いた場合でも第１のランド２５周囲に限って他の領域よりも顔料の濃度を濃くすることにより、第１のランド２５と第２のランド２６の視認性が向上する。   For example, although there is a pigment as a component of the solder resist, when a pigment called phthalocyanine green is used, it becomes green and when a pigment called phthalocyanine blue is used, it becomes blue. And the visibility of the second land 26 is improved. Even when the same pigment is used, the visibility of the first land 25 and the second land 26 is improved by increasing the pigment concentration only in the vicinity of the first land 25 than in other regions.

以上のように、顔料の色の違いや顔料の濃度の違いなどによって、色調の異なる複数種類のソルダレジストを用いて第１のランド２５周囲と第２のランド２６周囲とで色調の差をつけることにより、第１のランド２５と第２のランド２６の視認性を向上させることができる。
（実施の形態３）
本発明の実施の形態３の配線基板の構造を説明する。 As described above, a difference in color tone is produced between the first land 25 and the second land 26 using a plurality of types of solder resists having different color tones due to differences in pigment colors and pigment concentrations. Thus, the visibility of the first land 25 and the second land 26 can be improved.
(Embodiment 3)
The structure of the wiring board according to the third embodiment of the present invention will be described.

図７は本実施の形態３の配線基板の構造例を示す平面図である。図７において、２１は基材、２２はランド、２４はソルダレジスト、２５は第１のランド、２６は第２のランドである。図７と図１との違いであるが、図１では第１のランド２５の周囲に限ってソルダレジスト２４ａが他の領域のソルダレジスト２４ｂと比べて厚く形成されているのに対し、図７では第１のランド２５が第２のランド２６よりもサイズが大きいということである。第１のランド２５が第２のランド２６よりもサイズが小さくてもよい。   FIG. 7 is a plan view showing a structural example of the wiring board according to the third embodiment. In FIG. 7, 21 is a base material, 22 is a land, 24 is a solder resist, 25 is a first land, and 26 is a second land. 7 is different from FIG. 1, in FIG. 1, the solder resist 24 a is formed thicker than the solder resist 24 b in other regions only in the periphery of the first land 25. The first land 25 is larger in size than the second land 26. The first land 25 may be smaller in size than the second land 26.

以上のように、第１のランド２５と第２のランド２６とでサイズに差をつけることにより、第１のランド２５と第２のランド２６の目視検査または不良解析を行う際に視認性が向上するため、不良の第１のランド２５と第２のランド２６の誤認識を防止する効果が高まる。また、ソルダレジスト２４の厚さが一様であるため、実施の形態１の場合よりもソルダレジスト２４の塗布の手間を少なくすることができる。
（実施の形態４）
本発明の実施の形態４の半導体装置の構造を説明する。 As described above, by making a difference in size between the first land 25 and the second land 26, visibility is improved when visual inspection or defect analysis of the first land 25 and the second land 26 is performed. This improves the effect of preventing erroneous recognition of the defective first land 25 and second land 26. Further, since the thickness of the solder resist 24 is uniform, the labor for applying the solder resist 24 can be reduced as compared with the case of the first embodiment.
(Embodiment 4)
The structure of the semiconductor device according to the fourth embodiment of the present invention will be described.

図８は本実施の形態４の半導体装置の構造例を示す平面図および断面図であり、図８（ａ）は半導体装置の構造を示す断面図で、図８（ｂ）は図８（ａ）のＨ部詳細図である。図８（ａ）または図８（ｂ）において、２１は基材、２２はランド、２３は配線パターン、２４はソルダレジスト、２５は第１のランド、２６は第２のランド、２７は接着剤、２８は半導体素子、２９は素子電極、３０は金属細線、３２はビア、３３は封止材、３４は突起電極である。   8A and 8B are a plan view and a cross-sectional view showing a structure example of the semiconductor device according to the fourth embodiment. FIG. 8A is a cross-sectional view showing the structure of the semiconductor device, and FIG. FIG. 8A or 8B, 21 is a base material, 22 is a land, 23 is a wiring pattern, 24 is a solder resist, 25 is a first land, 26 is a second land, and 27 is an adhesive. , 28 is a semiconductor element, 29 is an element electrode, 30 is a fine metal wire, 32 is a via, 33 is a sealing material, and 34 is a protruding electrode.

本実施の形態４の半導体装置は、配線パターン２３からビア３２を介してランド２２まで電気的に接続されている実施の形態１の配線基板を用いて、基材２１の配線パターン２３の形成された側に接着剤２７を介して半導体素子２８が搭載されている。さらに、半導体素子２８上に設けられた素子電極２９から金属細線３０を用いて配線パターン２３まで電気的に接続され、半導体素子２８などを保護するために封止材３３を用いて封止されている。最後にランド２２上に突起電極３４を設けて所望の半導体装置が得られる。   In the semiconductor device of the fourth embodiment, the wiring pattern 23 of the base material 21 is formed using the wiring substrate of the first embodiment that is electrically connected from the wiring pattern 23 to the land 22 through the via 32. On the other side, a semiconductor element 28 is mounted via an adhesive 27. Further, an element electrode 29 provided on the semiconductor element 28 is electrically connected to the wiring pattern 23 using a thin metal wire 30 and sealed with a sealing material 33 to protect the semiconductor element 28 and the like. Yes. Finally, a projecting electrode 34 is provided on the land 22 to obtain a desired semiconductor device.

以上のように、実施の形態１の配線基板を用いて半導体装置を構成することにより、突起電極３４の目視検査または不良解析を行う際に視認性が向上するため、不良の突起電極３４の誤認識を防止する効果が高まる。   As described above, by configuring the semiconductor device using the wiring substrate according to the first embodiment, visibility is improved when visual inspection or defect analysis of the protruding electrode 34 is performed. The effect of preventing recognition is enhanced.

基材２１と半導体素子２８を接続するための接着剤２７には、Ａｇを含んだポリイミド系の樹脂が多く用いられている。金属細線３０は１０〜５０μｍ径のＡｕ（金）が多く用いられ、Ａｌなどを用いた素子電極２９と配線パターン２３にワイヤーボンドされる。   As the adhesive 27 for connecting the base material 21 and the semiconductor element 28, a polyimide resin containing Ag is often used. The metal thin wire 30 is often made of Au (gold) having a diameter of 10 to 50 μm, and is wire-bonded to the element electrode 29 and the wiring pattern 23 using Al or the like.

また、実施の形態４の他の例として、図９（ａ）と図９（ｂ）に示すように、実施の形態２の配線基板を用いて半導体装置を構成したり、図９（ｃ）と図９（ｄ）と図９（ｅ）に示すように、実施の形態３の配線基板を用いて半導体装置を構成してもよい。図９（ｂ）は図９（ａ）のＩ部詳細図である。ソルダレジスト２４とソルダレジスト３１の違いは、色調の違いである。図９（ｄ）は図９（ｃ）のＪ部詳細図である。また、図９（ｅ）は図９（ｄ）に対して、第１の突起電極３５のサイズを大きくしている。   As another example of the fourth embodiment, as shown in FIGS. 9A and 9B, a semiconductor device can be configured by using the wiring board of the second embodiment, or FIG. As shown in FIGS. 9D and 9E, the semiconductor device may be configured using the wiring substrate of the third embodiment. FIG. 9B is a detailed view of a portion I in FIG. The difference between the solder resist 24 and the solder resist 31 is a difference in color tone. FIG. 9D is a detailed view of a portion J in FIG. Further, FIG. 9E shows that the size of the first protruding electrode 35 is larger than that in FIG. 9D.

図９（ａ）乃至図９（ｅ）で示した例においても、突起電極３４の目視検査または不良解析を行う際に視認性が向上するため、不良の突起電極３４の誤認識を防止する効果が高まる。   Also in the example shown in FIGS. 9A to 9E, the visibility is improved when visual inspection or defect analysis of the protruding electrode 34 is performed, so that the erroneous recognition of the defective protruding electrode 34 is prevented. Will increase.

本発明の配線基板とそれを用いた半導体装置は、突起電極の視認性を向上させることができるもので、配線基板と半導体素子を接続させた半導体装置、とくにＢＧＡやＬＧＡ（Ｌａｎｄ Ｇｌｉｄ Ａｒｒａｙ）やＴ−ＢＧＡ（Ｔａｐｅ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）として有用である。   The wiring board and the semiconductor device using the wiring board according to the present invention can improve the visibility of the protruding electrode. The semiconductor device in which the wiring board and the semiconductor element are connected, particularly BGA, LGA (Land Glid Array), It is useful as T-BGA (Tape-Ball Grid Array).

本発明の実施の形態１の配線基板の構造例を示す平面図および断面図FIG. 2 is a plan view and a cross-sectional view showing a structural example of a wiring board according to the first embodiment of the present invention 同実施の形態１の配線基板の他の構造例１を示す平面図The top view which shows the other structural example 1 of the wiring board of the same Embodiment 1. FIG. 同実施の形態１の配線基板の他の構造例２を示す平面図The top view which shows the other structural example 2 of the wiring board of Embodiment 1 同実施の形態１の配線基板の他の構造例３を示す平面図The top view which shows the other structural example 3 of the wiring board of the same Embodiment 1. FIG. 同実施の形態１の配線基板の他の構造例４を示す平面図The top view which shows the other structural example 4 of the wiring board of the same Embodiment 1. FIG. 本発明の実施の形態２の配線基板の構造例を示す平面図The top view which shows the structural example of the wiring board of Embodiment 2 of this invention 本発明の実施の形態３の配線基板の構造例を示す平面図The top view which shows the structural example of the wiring board of Embodiment 3 of this invention 本発明の実施の形態４の半導体装置の構造例を示す平面図および断面図Plan and sectional views showing an example of the structure of the semiconductor device according to the fourth embodiment of the present invention. 同実施の形態４の半導体装置の他の構造例を示す平面図および断面図A plan view and a cross-sectional view showing another structure example of the semiconductor device of the fourth embodiment 従来例２の半導体装置の構造例を示す平面図The top view which shows the structural example of the semiconductor device of the prior art example 2

符号の説明Explanation of symbols

１ アドレスマーク
２ 画素
３、２８ 半導体素子
２１ 基材
２２ ランド
２４、３１ ソルダレジスト
２５ 第１のランド
２６ 第２のランド
２７ 接着剤
２９ 素子電極
３０ 金属細線
３２ ビア
３３ 封止材
３４ 突起電極
３５ 第１の突起電極
３６ 第２の突起電極 DESCRIPTION OF SYMBOLS 1 Address mark 2 Pixel 3, 28 Semiconductor element 21 Base material 22 Land 24, 31 Solder resist 25 First land 26 Second land 27 Adhesive 29 Element electrode 30 Metal fine wire 32 Via 33 Sealing material 34 Projection electrode 35 First 1 protruding electrode 36 2nd protruding electrode

Claims (4)

平板状の基材と、
前記基材の片面に格子状に配列されたランドと、
前記基材の他面に形成され前記ランドと電気的に接続された配線パターンと、
前記基材の両面を被覆したソルダレジストとで構成される配線基板であって、
前記ランドは、ｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されるランドを第１のランドとし、それ以外のランドを第２のランドとし、
前記第１のランド沿いの前記ソルダレジストと他の領域の前記ソルダレジストとで厚さを異ならせ、それらのソルダレジストにより前記第１のランドと前記第２のランドとを区分した
ことを特徴とする配線基板。 A flat substrate;
Lands arranged in a lattice pattern on one side of the substrate;
A wiring pattern formed on the other surface of the substrate and electrically connected to the land;
A wiring board composed of a solder resist coated on both sides of the base material,
The lands are arranged on the land rows every m rows and on the land columns every n columns (m and n are natural numbers) as the first land, and the other lands as the second land,
The solder resist along the first land is different in thickness from the solder resist in another region, and the first land and the second land are separated by the solder resist. Wiring board to be used. 平板状の基材と、
前記基材の片面に格子状に配列されたランドと、
前記基材の他面に形成され前記ランドと電気的に接続された配線パターンと、
前記基材の両面を被覆したソルダレジストとで構成される配線基板であって、
前記ランドは、ｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されるランドを第１のランドとし、それ以外のランドを第２のランドとし、
前記第１のランド沿いの前記ソルダレジストと他の領域の前記ソルダレジストとで色調を異ならせ、それらのソルダレジストにより前記第１のランドと前記第２のランドとを区分した
ことを特徴とする配線基板。 A flat substrate;
Lands arranged in a lattice pattern on one side of the substrate;
A wiring pattern formed on the other surface of the substrate and electrically connected to the land;
A wiring board composed of a solder resist coated on both sides of the base material,
The lands are arranged on the land rows every m rows and on the land columns every n columns (m and n are natural numbers) as the first land, and the other lands as the second land,
The solder resist along the first land is different in color tone from the solder resist in another region, and the first land and the second land are separated by the solder resist. Wiring board. 平板状の基材と、
前記基材の片面に格子状に配列されたランドと、
前記基材の他面に形成され前記ランドと電気的に接続された配線パターンと、
前記基材の両面を被覆したソルダレジストとで構成される配線基板であって、
前記ランドは、ｍ行おきのランド行上およびｎ列おきのランド列上（ｍ、ｎは自然数）に配置されるランドを第１のランドとし、それ以外のランドを第２のランドとし、
前記第１のランドと前記第２のランドとで大きさを異ならせ、それらの大きさにより前記第１のランドと前記第２のランドとを区分した
ことを特徴とする配線基板。 A flat substrate;
Lands arranged in a lattice pattern on one side of the substrate;
A wiring pattern formed on the other surface of the substrate and electrically connected to the land;
A wiring board composed of a solder resist coated on both sides of the base material,
The lands are arranged on the land rows every m rows and on the land columns every n columns (m and n are natural numbers) as the first land, and the other lands as the second land,
A wiring board characterized in that the first land and the second land have different sizes, and the first land and the second land are divided according to the sizes. 請求項１乃至請求項３のいずれかに記載の配線基板と、
前記配線基板の前記配線パターンの面に搭載される半導体素子と、
前記配線基板と前記半導体素子とを電気的に接続する金属細線と、
前記配線基板と前記半導体素子と前記金属細線とを一体的に封止する封止材と、
前記配線基板上の前記ランドに接合された突起電極とにより構成される
ことを特徴とする半導体装置。 The wiring board according to any one of claims 1 to 3,
A semiconductor element mounted on the surface of the wiring pattern of the wiring board;
A fine metal wire for electrically connecting the wiring board and the semiconductor element;
A sealing material for integrally sealing the wiring board, the semiconductor element, and the fine metal wires;
A semiconductor device comprising: a protruding electrode bonded to the land on the wiring board.
JP2006263661A 2006-09-28 2006-09-28 Wiring board and semiconductor device using the same Ceased JP2008085088A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006263661A JP2008085088A (en) 2006-09-28 2006-09-28 Wiring board and semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006263661A JP2008085088A (en) 2006-09-28 2006-09-28 Wiring board and semiconductor device using the same

Publications (1)

Publication Number Publication Date
JP2008085088A true JP2008085088A (en) 2008-04-10

Family

ID=39355628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006263661A Ceased JP2008085088A (en) 2006-09-28 2006-09-28 Wiring board and semiconductor device using the same

Country Status (1)

Country Link
JP (1) JP2008085088A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015090876A (en) * 2013-11-05 2015-05-11 太陽インキ製造株式会社 Printed wiring board and curable resin composition used for the same
EP2925099A1 (en) * 2014-03-26 2015-09-30 Camtek LTD. Multicolor printing
US20160007459A1 (en) * 2014-07-04 2016-01-07 Young-ja KIM Printed circuit board and semiconductor package using the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193291A (en) * 1986-02-20 1987-08-25 三菱電機株式会社 Printed circuit board coordinate axis notation method
JPH05327145A (en) * 1992-05-19 1993-12-10 Mitsubishi Electric Corp Printed wiring board
JPH0927568A (en) * 1995-07-05 1997-01-28 Anam Ind Co Inc Method of flattening solder balls of ball grid array semiconductor package using solder balls as input / output terminals and substrate structure thereof
JP2001160597A (en) * 1999-11-30 2001-06-12 Nec Corp Semiconductor device, wiring substrate and method of manufacturing semiconductor device
JP2003017819A (en) * 2001-06-29 2003-01-17 Fujitsu Ltd Printed wiring board and its identification method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193291A (en) * 1986-02-20 1987-08-25 三菱電機株式会社 Printed circuit board coordinate axis notation method
JPH05327145A (en) * 1992-05-19 1993-12-10 Mitsubishi Electric Corp Printed wiring board
JPH0927568A (en) * 1995-07-05 1997-01-28 Anam Ind Co Inc Method of flattening solder balls of ball grid array semiconductor package using solder balls as input / output terminals and substrate structure thereof
JP2001160597A (en) * 1999-11-30 2001-06-12 Nec Corp Semiconductor device, wiring substrate and method of manufacturing semiconductor device
JP2003017819A (en) * 2001-06-29 2003-01-17 Fujitsu Ltd Printed wiring board and its identification method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015090876A (en) * 2013-11-05 2015-05-11 太陽インキ製造株式会社 Printed wiring board and curable resin composition used for the same
EP2925099A1 (en) * 2014-03-26 2015-09-30 Camtek LTD. Multicolor printing
CN104943427A (en) * 2014-03-26 2015-09-30 卡姆特有限公司 Multicolor printing
US20160007459A1 (en) * 2014-07-04 2016-01-07 Young-ja KIM Printed circuit board and semiconductor package using the same
US9748193B2 (en) * 2014-07-04 2017-08-29 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package using the same

Similar Documents

Publication Publication Date Title
US6396707B1 (en) Ball grid array package
US7586754B2 (en) Printed wiring board and process for manufacturing the same
US7042098B2 (en) Bonding pad for a packaged integrated circuit
KR102658460B1 (en) A mounting structure for mounting micro LED
WO2017154400A1 (en) Display member device and display device
JP2015197544A (en) Mounting board and electronic apparatus
CN111430339A (en) L ED display unit group and display panel
US8067698B2 (en) Wiring substrate for use in semiconductor apparatus, method for fabricating the same, and semiconductor apparatus using the same
JP2005079581A (en) Tape substrate, semiconductor chip package using the tape substrate, and LCD device using the semiconductor chip package
KR100699384B1 (en) Semiconductor device and manufacturing method thereof
JP2007208209A (en) Semiconductor device and manufacturing method thereof
JP2005322921A (en) Flip chip semiconductor package for bump test and manufacturing method thereof
JP2008085088A (en) Wiring board and semiconductor device using the same
CN102136459B (en) Packaging structure and its manufacturing method
US20020111054A1 (en) Ball grid array package and its fabricating process
JP6109078B2 (en) Electronic device tape with enhanced lead cracks
US8273992B2 (en) Wiring board
US7989934B2 (en) Carrier for bonding a semiconductor chip onto and a method of contracting a semiconductor chip to a carrier
JP2006294976A (en) Semiconductor device and its manufacturing method
CN102026498A (en) Manufacturing method of circuit board, circuit board and chip packaging structure
JP2000312075A (en) Connective method and structure with printed wiring board
US20080083115A1 (en) Method for repairing metal finish layer on surface of electrical connection pad of circuit board
JP6807050B2 (en) Lead frames and semiconductor devices
JP4614818B2 (en) Semiconductor device and manufacturing method thereof
KR100378093B1 (en) circuit board for semiconductor package and sensing method of bad circuit board

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110408

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20120424