JP2008004876A - Manufacturing method of thin film device - Google Patents
Manufacturing method of thin film device Download PDFInfo
- Publication number
- JP2008004876A JP2008004876A JP2006175339A JP2006175339A JP2008004876A JP 2008004876 A JP2008004876 A JP 2008004876A JP 2006175339 A JP2006175339 A JP 2006175339A JP 2006175339 A JP2006175339 A JP 2006175339A JP 2008004876 A JP2008004876 A JP 2008004876A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode film
- photomask
- mask
- upper electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 71
- 239000010408 film Substances 0.000 claims abstract description 522
- 238000000059 patterning Methods 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 83
- 238000005530 etching Methods 0.000 claims description 58
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 34
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000000605 extraction Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 239000012528 membrane Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- 229910004121 SrRuO Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910002076 stabilized zirconia Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
Description
本発明は、薄膜コンデンサ、薄膜圧電アクチュエータなどの薄膜デバイスの製造方法に関する。 The present invention relates to a method for manufacturing a thin film device such as a thin film capacitor or a thin film piezoelectric actuator.
薄膜コンデンサ、薄膜圧電アクチュエータなどの薄膜デバイスは、基板上にパターニングして形成されている下部電極膜、絶縁膜および上部電極を備える。したがって、薄膜デバイスの製造方法においては、下部電極膜、絶縁膜および上部電極膜の形成方法およびパターニング方法が重要となる。 Thin film devices such as thin film capacitors and thin film piezoelectric actuators include a lower electrode film, an insulating film, and an upper electrode formed by patterning on a substrate. Therefore, in the method of manufacturing a thin film device, the formation method and patterning method of the lower electrode film, the insulating film, and the upper electrode film are important.
薄膜デバイスの従来の製造方法として、下部電極膜、絶縁膜および上部電極膜とのそれぞれについて順に膜を形成しパターニングする方法(たとえば、特開2001−135143号公報(特許文献1)を参照)、基板上に下部電極膜、絶縁膜および上部電極膜を形成した後、上部電極膜、絶縁膜および下部電極膜と順にパターニングする方法などが行なわれている。 As a conventional manufacturing method of a thin film device, a method of forming and patterning a film in order for each of a lower electrode film, an insulating film, and an upper electrode film (see, for example, JP-A-2001-135143 (Patent Document 1)), A method of forming a lower electrode film, an insulating film, and an upper electrode film on a substrate and then patterning the upper electrode film, the insulating film, and the lower electrode film in order is performed.
たとえば、図9を参照して、特許文献1は以下の薄膜コンデンサの製造方法を開示している。図9(a)を参照して基板1の上に下部電極膜2を形成した後、図9(b)を参照して下部電極膜2をパターニングする。次に、図9(c)を参照して基板1および下部電極膜2上に絶縁膜3を形成した後、図9(d)を参照して絶縁膜3をパターニングする。さらに、基板1、下部電極膜2および絶縁膜3上に上部電極膜4を形成した後、図9(e)を参照して上部電極膜4をパターニングする。しかし、特許文献1の薄膜コンデンサの製造方法は、3回の膜形成工程と3回の膜パターニング工程が必要であり、製造工程が多くまた製造コストも高くなる問題があった。
For example, referring to FIG. 9,
また、基板上に下部電極膜、絶縁膜および上部電極膜を形成した後、上部電極膜、絶縁膜および下部電極膜と順にパターニングする方法は、1回の連続した3つの膜の形成工程と、3回の膜パターニング工程とが必要であり、製造工程が多くまた製造コストも高くなる問題があった。 Further, after forming the lower electrode film, the insulating film, and the upper electrode film on the substrate, the method of sequentially patterning the upper electrode film, the insulating film, and the lower electrode film includes a process of forming three consecutive films, Three film patterning steps are required, and there are problems that the number of manufacturing steps is large and the manufacturing cost is high.
これらの方法に対して、製造工程を少なくして製造コストを低減するため、3つの膜のパターニングを3回より少ない回数で行なう方法も提案されている(たとえば、特開2000−150825号公報(特許文献2)を参照)。たとえば、図10を参照して、特許文献2は、従来技術として以下の半導体装置の製造方法を開示している。図10(a)を参照して上部電極膜4、絶縁膜3および下部電極膜2をほぼ垂直に連続してエッチングして1回でパターニングする方法、図10(b)を参照して、上部電極膜4、絶縁膜3および下部電極膜2をテーパ状に連続してエッチングして1回でパターニングする方法、図10(c)を参照して、上部電極膜4および絶縁膜3をほぼ垂直に連続してエッチングした後、上部電極膜4および絶縁膜3の外周よりもさらに外周で下部電極膜2をほぼ垂直にエッチングをして2回でパターニングする方法などが開示されている。
In contrast to these methods, in order to reduce the manufacturing cost by reducing the number of manufacturing steps, a method of patterning the three films less than three times has also been proposed (for example, JP 2000-150825 A). (See Patent Document 2)). For example, referring to FIG. 10,
しかし、図10(a)に示すようなパターニング方法では、上部電極膜4および絶縁膜3の側面へのエッチング除去された被加工物の再付着およびエッチングダメージが大きく、薄膜デバイスの特性低下が起こる問題があった。図10(b)に示すようなパターニング方法では、テーパエッチングをするための特殊なエッチング装置が必要となり、コスト高となる問題があった。また、図10(c)に示すようなパターニング方法では、図10(a)の場合と同様に、上部電極膜4および絶縁膜3の側面へのエッチング除去された被加工物の再付着およびエッチングダメージが大きく、薄膜デバイスの特性低下が起こる問題があった。
However, in the patterning method as shown in FIG. 10A, the re-attachment and etching damage of the work piece removed by etching on the side surfaces of the
また、上部電極膜をほぼ垂直に連続してエッチングした後、上部電極膜の外周よりもさらに外周で絶縁膜および下部電極膜をほぼ垂直にエッチングして2回パターニングする方法もあるが、このパターニング方法は下部電極膜の側面のみで外部との電気的接続を行なう必要があり、外部素子との電気的接続が困難となる問題があった。
本発明は、上記問題点を解決し、特性に優れた薄膜デバイスを効率的にかつ低コストで製造することができる薄膜デバイスの製造方法を提供することを目的とする。 An object of the present invention is to solve the above-described problems and to provide a method for manufacturing a thin film device that can efficiently manufacture a thin film device having excellent characteristics at low cost.
本発明は、基板上に、下部電極膜、絶縁膜および上部電極膜を順次形成する工程と、第1のマスクを用いて上部電極膜および絶縁膜をパターニングする第1のパターニング工程と、第1のパターニング工程によりパターニングされた上部電極膜および絶縁膜に基づく凸状パターンの上面における絶縁膜の外周より内側の部分と少なくとも側面の部分とに分離して形成された第2のマスクを用いて上部電極膜および下部電極膜を互いに電気的に分離するようにパターニングする第2のパターニング工程とを含む薄膜デバイスの製造方法である。 The present invention includes a step of sequentially forming a lower electrode film, an insulating film, and an upper electrode film on a substrate, a first patterning step of patterning the upper electrode film and the insulating film using a first mask, Using the second mask formed by separating the upper electrode film and the convex pattern based on the insulating film on the upper surface of the convex pattern based on the patterning step from the outer periphery of the insulating film and at least the side surface thereof. And a second patterning step of patterning the electrode film and the lower electrode film so as to be electrically separated from each other.
本発明にかかる薄膜デバイスの製造方法において、第2のマスクのうち少なくとも側面の部分に形成された外部マスクは、凸状パターンの上面の外周部を覆い得る。 In the method for manufacturing a thin film device according to the present invention, the external mask formed on at least the side surface portion of the second mask can cover the outer peripheral portion of the upper surface of the convex pattern.
また、本発明にかかる薄膜デバイスの製造方法において、第1のパターニング工程において第1のマスクを形成するために第1のフォトマスクが用いられ、第1のフォトマスクは絶縁膜の外周を規定する第1のフォトマスク領域を有し、第2のパターニング工程において第2のマスクを形成するために第2のフォトマスクが用いられ、第2のフォトマスクは、互いに分離した、上部電極膜の外周を規定する内部フォトマスク領域を有する内部フォトマスクと、下部電極膜の外周を規定する外部フォトマスク領域を有する外部フォトマスクを有し、第1のフォトマスクと第2のフォトマスクの平面レイアウトにおいて、第1のフォトマスク領域と外部フォトマスク領域とが一部重複し得る。 In the method of manufacturing a thin film device according to the present invention, the first photomask is used to form the first mask in the first patterning step, and the first photomask defines the outer periphery of the insulating film. The second photomask is used to form the second mask in the second patterning step, and the second photomask has an outer periphery of the upper electrode film separated from each other. In the planar layout of the first photomask and the second photomask, there is an internal photomask having an internal photomask region that defines the external photomask and an external photomask having an external photomask region that defines the outer periphery of the lower electrode film. The first photomask region and the external photomask region may partially overlap.
また、本発明にかかる薄膜デバイスの製造方法において、第2のパターニング工程は、上部電極膜および下部電極膜をエッチングによりパターニングする工程を含み、上部電極膜の全膜厚エッチング所要時間が下部電極膜の全膜厚エッチング所要時間以上とすることができる。 In the method for manufacturing a thin film device according to the present invention, the second patterning step includes a step of patterning the upper electrode film and the lower electrode film by etching, and the time required for etching the entire thickness of the upper electrode film is lower electrode film. The total film thickness etching time can be longer than the required time.
また、本発明にかかる薄膜デバイスの製造方法において、第1のパターニング工程と第2のパタニーング工程との間に、第1のパターニング工程によりパターニングされた上部電極および絶縁膜、ならびに下部電極膜を覆うように導電膜を形成する工程をさらに含み、第2のマスクは、第1のパターニング工程によりパターニングされた上部電極膜および絶縁膜を覆うことにより導電膜の表面に生じた凸状パターンの上面における絶縁膜の外周より内側の部分と少なくとも側面の部分とに分離して形成されることができる。 In the method for manufacturing a thin film device according to the present invention, the upper electrode and the insulating film patterned by the first patterning step and the lower electrode film are covered between the first patterning step and the second patterning step. The second mask is formed on the upper surface of the convex pattern generated on the surface of the conductive film by covering the upper electrode film and the insulating film patterned by the first patterning process. The insulating film can be formed separately from the inner periphery and at least the side surface.
本発明によれば、特性に優れた薄膜デバイスを効率的にかつ低コストで製造することができる薄膜デバイスの製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the thin film device which can manufacture the thin film device excellent in the characteristic efficiently and at low cost can be provided.
(実施形態1)
本発明にかかる薄膜デバイスの製造方法の一実施形態は、図1の模式断面図および図2の模式上面図を参照して、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4を順次形成する工程(図1(a)参照)と、第1のマスク13を用いて上部電極膜4および絶縁膜3をパターニングする第1のパターニング工程(図1(b)〜(g)、図2(1)を参照)と、第1のパターニング工程によりパターニングされた上部電極膜4および絶縁膜3に基づく凸状パターンの上面における絶縁膜3の外周3eより内側の部分と少なくとも側面の部分とに分離して形成された第2のマスク23を用いて上部電極膜4および下部電極膜2を互いに電気的に分離するようにパターニングする第2のパターニング工程(図1(h)〜(m)、図2(2)〜(4)を参照)とを含む。
(Embodiment 1)
An embodiment of a method for manufacturing a thin film device according to the present invention is described with reference to the schematic cross-sectional view of FIG. 1 and the schematic top view of FIG. 2 on a
上記製造方法によれば、上部電極膜4と下部電極膜2との絶縁が良好で特性が高く安定した薄膜デバイスが得られる。また、上記製造方法によれば、1回の連続した3つの膜の形成工程と2回の膜パターニング工程により薄膜デバイスが得られるため、薄膜デバイスの製造コストを低減することができる。
According to the above manufacturing method, a stable thin film device with good insulation and high characteristics can be obtained between the
以下、本実施形態の薄膜デバイスの製造方法について具体的に説明する。まず、図1(a)を参照して、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4を順次形成する(下部電極膜膜、絶縁膜および上部電極膜の形成工程)。
Hereinafter, the manufacturing method of the thin film device of this embodiment will be specifically described. First, referring to FIG. 1A, a
ここで、基板1の材料は、特に制限はないが、高温の膜形成条件においても安定かつ高品質の大型の薄膜デバイスを得る観点から、Si、サファイアなどの単結晶、Al2O3、イットリウム安定化ジルコニア(YSZ)などの多結晶が好適である。
Here, the material of the
また、下部電極膜2の材料は、絶縁膜3の形成条件により異なるが、薄膜コンデンサまたは薄膜圧電アクチュエータの絶縁膜3である高誘電率膜または圧電膜は、一般に酸化性雰囲気(たとえば、酸素分圧0.1kPa以上)中において高温(たとえば、500℃以上)で形成されるため、高温酸化性雰囲気で安定なPtが好適である。また、Pt以外に、同様の観点から、Irなどの白金族元素、Auなどの耐酸化性の金属元素、およびIrO2、SrRuO3などの導電性酸化物を用いることができる。ここで、下部電極膜2の形成方法は、特に制限はないが、スパッタリング法、真空蒸着法などが好適である。なお、下部電極膜2と基板1と間に、両者間の密着性の確保および原子の相互拡散を防止するためのTi膜、Cr膜、TiO2膜、ZrO2膜、Al2O3膜などを形成してもよい。
The material of the
また、絶縁膜3の材料は、特に制限はないが、薄膜コンデンサの場合はBaTiO3系材料、(Ba,Sr)TiO3(以下、BSTという)系材料が好適であり、薄膜圧電アクチュエータの場合はPb(Zr,Ti)O3系材料が好適である。ここで、絶縁膜3の形成方法は、特に制限はなく、スパッタリング法、MOCVD(有機金属化学気相体積)法、スピンコート法(たとえば、MOD(メタルオーガニックデコンポジッション)法、ゾル−ゲル法など)などを用いることができる。これらの形成方法の内、製造装置が安価で、大面積の絶縁膜の形成が容易な観点から、スピンコート法が好適である。
The material of the
また、上部電極膜4の材料は、特に制限はなく、下部電極膜2と同じ材料(すなわち、高温酸化性雰囲気で安定なPt、IrなどのPt以外の白金族元素、Auなどの耐酸化性の金属元素、およびIrO2、SrRuO3などの導電性酸化物など)が好適である。また、下部電極膜4の材料よりも安価で導電性が高く加工が容易なAl、Cuなどを用いることができる。ここで、上部電極膜4の形成方法は、特に制限はないが、スパッタリング法、真空蒸着法などが好適である。
The material of the
たとえば、下部電極膜2としてPt膜、絶縁膜3としてBST膜、上部電極膜4としてPt膜を用いた薄膜デバイスたる薄膜コンデンサにおいては、以下のようにして各膜が形成される。まず、基板1であるサファイア基板上に、スパッタリング法により基板温度200℃で下部電極膜2である厚さ0.3μmのPt膜が形成される。次いで、この下部電極膜2上に、スピンコート法により厚さ0.2μmのBST膜を形成する。BST膜形成は、スピンコート、150℃における乾燥、有機成分除去、および600℃〜850℃における焼成の膜形成プロセスを繰り返すことにより行なう。次いで、このBST膜上に、下部電極膜形成と同様にして、上部電極膜4として厚さ0.3μmのPt膜が形成される。
For example, in a thin film capacitor as a thin film device using a Pt film as the
次に、図1(b)〜(g)、図2(1)を参照して、第1のマスク13を用いて上部電極膜4および絶縁膜3をパターニングする(第1のパターニング工程)。ここで、この第1のパターニング工程は、特に制限はないが、正確で効率的なパターニングを行なう観点から、第1のフォトマスク12を用いてフォトリソグラフィ法により第1のマスク13を形成し、第1のマスク13を用いてエッチング法により上部電極膜4および絶縁膜3をパターニングすることが好適である。なお、図2(1)は、図1(f)の薄膜ウエハの模式上面図である。
Next, with reference to FIGS. 1B to 1G and FIG. 2A, the
以下、第1のパターニング工程について具体的に説明する。図1(b)を参照して、図1(a)の薄膜ウエハの上部電極膜4上に第1のフォトレジスト層11を形成する(第1のフォトレジスト層の形成工程)。第1のフォトレジスト層を形成する方法には、特に制限はなく、通常フォトレジストを塗布乾燥することにより行われる。
Hereinafter, the first patterning step will be specifically described. Referring to FIG. 1B, a
次いで、図1(c)を参照して、第1のフォトマスク領域P1を有する第1のフォトマスク12を介して、第1のフォトレジスト層11への露光10dを行う(第1のフォトレジスト層の露光工程)。次いで、図1(d)を参照して、第1のフォトマスク12を第1のフォトレジスト層11から離した後、第1のフォトレジスト層11を現像して、上部電極膜4上に第1のマスク領域E1を有する第1のマスク13を形成する(第1のマスクの形成工程)。ここで、第1のマスク13の第1のマスク領域E1は、上記第1のフォトマスク12の第1のフォトマスク領域P1の直下にそのパターンに対応するパターンで形成される。
Then, referring to FIG. 1 (c), through a
次いで、図1(e)および(f)、図2(1)を参照して、第1のマスク13を用いて上部電極膜4および絶縁膜3をエッチング10eによりパターニングする(第1のエッチング工程)。こうして、第1のマスク13の外周13eに沿って絶縁膜3の外周3eがパターニングされる。すなわち、絶縁膜3の外周3eは第1のマスクにおける第1のマスク領域E1により規定され、第1の領域E1のパターンは第1のフォトマスク12の第1のフォトマスク領域P1のパターンに対応している。すなわち、第1のフォトマスク12の第1のフォトマスク領域P1は、絶縁膜3の外周3eを規定する。
Next, referring to FIGS. 1E and 1F and FIG. 2A, the
この第1のエッチング工程におけるエッチング方法には、上部電極膜4および絶縁膜3をエッチングできる方法であれば特に制限はなく、エッチング液に浸漬して不要部を除去するウェットエッチング、および、反応性イオンエッチング(RIE)、イオンミリングなどのドライエッチングのいずれもが可能であるが、エッチングの異方性が高く正確なパターニングを行なう観点から、ドライエッチングが好適である。
The etching method in the first etching step is not particularly limited as long as the
次いで、図1(g)を参照して、第1のマスク13を上部電極膜4から除去して、上部電極膜4および絶縁膜3のパターニング(第1のパターニング)が完了する(第1のマスクの除去工程)。こうして、上部電極膜4および絶縁膜3に基づく凸状パターンが形成された薄膜ウエハが得られる。ここで、第1のマスクを除去する方法には、特に制限はないが、第1のマスクの除去効率を高め、また薄膜ウエハへのダメージを低減する観点から、O2プラズマなどにより除去する方法が好適である。
Next, referring to FIG. 1G, the
次に、図1(h)〜(m)、図2(2)〜(4)を参照して、第2のマスク23を用いて上部電極膜4および下部電極膜2をパターニングする(第2のパターニング工程)。ここで、この第2のパターニング工程は、特に制限はないが、正確で効率的なパターニングを行なう観点から、第2のフォトマスク22を用いてフォトリフォグラフィ法により第2のマスク23を形成し、第2のマスク23を用いてエッチング法により上部電極膜4および下部電極膜2をパターニングすることが好適である。なお、図2(2)、(3)および(4)は、それぞれ図1(j)、(l)および(m)の薄膜ウエハまたは薄膜デバイスの模式上面図である。
Next, with reference to FIGS. 1H to 1M and FIGS. 2B to 2D, the
図1(h)を参照して、図1(g)の薄膜ウエハの上部電極膜4および下部電極膜2上に第2のフォトレジスト層21を形成する(第2のフォトレジスト層の形成工程)。第2のフォトレジスト層を形成する方法には、特に制限はなく、通常フォトレジストを塗布乾燥することにより行なわれる。
Referring to FIG. 1H, a
次いで、図1(i)を参照して、互いに分離した、内部フォトマスク領域P21を有する内部フォトマスク22aと、外部フォトマスク領域P22を有する外部フォトマスク22bとで構成される第2のフォトマスク22を介して、第2のフォトレジスト層21への露光20dを行う(第2のフォトレジスト層の露光工程)。ここで、第2のフォトマスク22は、内部フォトマスク22aの内部フォトマスク領域P21が絶縁膜3の外周3eに囲まれた領域より内部の領域の直上に位置するように、外部フォトマスクの外部フォトマスク領域P22の内周22iが絶縁膜3の外周3eの直上に位置するように配置されている。
Then, referring to FIG. 1 (i), are separated from each other, and the
次いで、図1(j)および図2(2)を参照して、第2のフォトマスク22を第2のフォトレジスト層21から離した後、第2のフォトレジスト層21を現像して、第1のパターニング工程によりパターニングされた上部電極膜4および絶縁膜3に基づく凸状パターンの上面における絶縁膜3の外周3eより内側の部分と少なくとも側面の部分とに分離した第2のマスク23を形成する(第2のマスクの形成工程)。
Next, referring to FIG. 1 (j) and FIG. 2 (2), after separating the
ここで、第2のマスク23は、互いに分離している、上部電極膜4および絶縁膜3に基づく凸状パターンの上面における絶縁膜3の外周3eより内側の部分に形成されている内部マスク領域E21を有する内部マスク23aと、上部電極膜4および絶縁膜3に基づく凸状パターンの少なくとも側面の部分に形成されている外部マスク領域E22を有する外部マスク23bとで構成される。また、内部マスク領域E21は上記の内部フォトマスク領域P21の直下にそのパターンに対応するパターンで形成され、外部マスク領域E22は上記の外部フォトマスク領域P22の直下にそのパターンに対応するパターンで成形される。ここで、外部マスク23bの外部マスク領域E22の内周23iは、絶縁膜3の外周3eと一致している。
Here, the
次いで、図1(k)および(l)、図2(3)を参照して、第2のマスク23を用いて上部電極膜4および下部電極膜2をエッチング20eによりパターニングする(第2のエッチング工程)。
Next, referring to FIGS. 1K and 1L and FIG. 2C, the
ここで、上部電極膜4の外周4eは第2のマスク23における内部マスク23aの内部マスク領域E21により規定される。より具体的には、上部電極膜4の外周4eは内部マスク23aの外周23eに沿ってパターニングされる。内部マスク領域E21のパターンは第2のフォトマスク22における内部フォトマスク22aの内部フォトマスク領域P21のパターンに対応している。
Here, the
また、下部電極膜2の外周2eは第2のマスク23における外部マスク23bの外部マスク領域E22により規定される。より具体的には、下部電極膜2の外周2eは外部マスク23bの外周23fに沿ってパターニングされる。外部マスク領域E22のパターンは第2のフォトマスク22における外部フォトマスク22bの外部フォトマスク領域P22のパターンに対応している。
The
したがって、第2のフォトマスク22は、その内部フォトマスク22aの内部フォトマスク領域P21が上部電極膜4の外周4eを規定し、その外部フォトマスク22bの外部フォトマスク領域P22が下部電極膜2の外周2eを規定する。
Therefore, the
この第2のエッチング工程におけるエッチング方法には、上部電極膜4および下部電極膜2をエッチングできる方法であれば特に制限はなく、エッチング液に浸漬して不要部を除去するウェットエッチング、および、反応性イオンエッチング(RIE)、イオンミリングなどのドライエッチングのいずれもが可能であるが、エッチングの異方性が高く正確なパターニングを行なう観点から、ドライエッチングなどが好適である。
The etching method in the second etching step is not particularly limited as long as it is a method capable of etching the
次いで、図1(m)を参照して、第2のマスク23を上部電極膜4および下部電極膜2から除去して、上部電極膜4および下部電極膜2のパターニング(第2のパターニング)が完了する(第2のマスクの除去工程)。ここで、第2のマスクを除去する方法には、特に制限はないが、第2のマスクの除去効率を高め、また薄膜ウエハへのダメージを低減する観点から、O2プラズマなどにより除去する方法が好適である。
Next, referring to FIG. 1M, the
このようにして、基板1上に外周2eを有する下部電極膜2が形成され、下部電極膜2上にその外周2eより内側に位置する外周3eを有する絶縁膜3が形成され、絶縁膜3上にその外周3eより内側に位置する外周4eを有する上部電極膜4が形成されている薄膜デバイスが得られる。すなわち、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4が、それらの外周が階段状に小さくなるように形成されている薄膜デバイスが得られる。
In this way, the
図1を参照して、実施形態1において、上記のように、第2のパターニング工程が上部電極膜4および下部電極膜2をエッチングによりパターニングする工程を含む場合、上部電極膜4の全膜厚エッチング所要時間(全膜厚をエッチングするのに要する時間、以下同じ)は、下部電極膜2の全膜厚エッチング所要時間以上であることが好ましい。すなわち、上部電極膜4および下部電極膜2をエッチングする際に、上部電極膜4と下部電極膜2が同時か、または、上部電極膜4が後にエッチングを終了する方が、上部電極膜2の外周部付近の絶縁膜3への本エッチングによるダメージを回避する観点から、好ましい。たとえば、上部電極膜4および下部電極膜2が同じ材質の膜の場合、上部電極膜4の厚さは下部電極膜2の厚さ以上とすることが好ましい。
Referring to FIG. 1, in the first embodiment, as described above, when the second patterning step includes a step of patterning the
実施形態1の製造方法により、上部電極膜4と下部電極膜2との絶縁が良好で特性が高く安定した薄膜デバイスが得られる。また、実施形態1の製造方法により、1回の連続した3つの膜の形成工程と2回の膜パターニング工程により薄膜デバイスが得られるため、薄膜デバイスの製造コストを低減することができる。
According to the manufacturing method of the first embodiment, a stable thin film device with good insulation, high characteristics, and stability between the
(実施形態2)
本発明にかかる薄膜デバイスの製造方法の他の実施形態は、図3の模式断面図および図4の模式上面図を参照して、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4を順次形成する工程(図3(a)参照)と、第1のマスク13を用いて上部電極膜4および絶縁膜3をパターニングする第1のパターニング工程(図3(b)〜(g)、図4(1)を参照)と、第1のパターニング工程によりパターニングがされた上部電極膜4および絶縁膜3に基づく凸状パターンの上面における絶縁膜3の外周3eより内側の部分と少なくとも側面の部分とに分離して形成された第2のマスク23を用いて上部電極膜4および下部電極膜2を互いに電気的に分離するようにパターニングする第2のパターニング工程(図3(h)〜(m)、図4(2)〜(4)を参照)とを含む点で、実施形態1の製造方法と同様である。
(Embodiment 2)
In another embodiment of the method for manufacturing a thin film device according to the present invention, a
実施形態2の製造方法の特徴は、図3および図4を参照して、第2のパターニング工程において用いられる第2のマスク23のうち第1のパターニング工程によりパターニングされた上部電極膜4および絶縁膜3に基づく凸状パターンの少なくとも側面に形成された外部マスク23bが、第1のパターニング工程によりパターニングされた上記凸状パターンの上部電極膜4の上面の外周部を覆っている点にある。すなわち、外部マスク23bによる上部電極膜4の外周部被覆領域E3が存在する。このような外部マスク23bを形成することにより、第2のパターニング工程において、上部電極膜4と下部電極膜2をパターニングする際に、絶縁膜3の外周3e近傍の下部電極膜2を誤って除去することを防止することができる。
A feature of the manufacturing method of the second embodiment is that, referring to FIG. 3 and FIG. 4, the
実施形態2の薄膜デバイスの製造方法について具体的に説明する。まず、図3(a)を参照して、実施形態1と同様にして、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4を順次形成する(下部電極膜、絶縁膜および上部電極膜の形成工程)。
The manufacturing method of the thin film device of
次に、図3(b)〜(g)、図4(1)を参照して、第1のパターニング工程として、実施形態1と同様にして、第1のフォトレジスト層の形成工程(図3(b))、第1のフォトレジスト層の露光工程(図3(c))、第1のマスクの形成工程(図3(d))、第1のエッチング工程(図3(e)、(f))および第1のマスクの除去工程(図3(g))を行なうことにより、第1のフォトマスク12を用いて形成された第1のマスク13を用いて上部電極膜4および絶縁膜3をエッチング10eによりパターニングする。
Next, referring to FIGS. 3B to 3G and FIG. 4A, as the first patterning step, the first photoresist layer forming step (FIG. 3) is performed in the same manner as in the first embodiment. (B)), a first photoresist layer exposure step (FIG. 3C), a first mask formation step (FIG. 3D), and a first etching step (FIGS. 3E and 3D). f)) and the first mask removing step (FIG. 3G), the
次に、図3(h)〜(m)、図4(2)〜(4)を参照して、第2のマスク23を用いて上部電極膜4および下部電極膜2をエッチング20eによりパターニングする(第2のパターニング工程)。図3(h)を参照して、図3(g)の薄膜ウエハの上部電極膜4および下部電極膜2上に第2のフォトレジスト層21を形成する(第2のフォトレジスト層の形成工程)。
Next, referring to FIGS. 3H to 3M and FIGS. 4B to 4D, the
次いで、図3(i)を参照して、互いに分離した、内部フォトマスク領域P21を有する内部フォトマスク22aと、外部フォトマスク領域P22を有する外部フォトマスク22bとで構成される第2のフォトマスク22を介して、第2のフォトレジスト層21への露光20dを行なう(第2のフォトレジスト層の露光工程)。
Then, referring to FIG. 3 (i), are separated from each other, and the
ここで、図5の模式図を参照して、実施形態2における第1のフォトマスク12および第2のフォトマスク22の平面レイアウトについて説明する。第1のフォトマスク12および第2のフォトマスク22は、いずれも、石英基板などの透明基板120の下面に形成されている。
Here, the planar layout of the
第1のフォトマスク12は、絶縁膜3の外周3e(図3(f)、図4(1)を参照)を規定する第1のフォトマスク領域P1を有する。より具体的には、後述するように、第1のフォトマスク領域P1の外周12eが絶縁膜3の外周3eに対応する。なお、実施形態1の第1のフォトマスクも同様である。
The
第2のフォトマスク22は、互いに分離した、上部電極膜4の外周4eを規定する内部フォトマスク領域P21を有する内部フォトマスク22aと、下部電極膜2の外周2eを規定する外部フォトマスク領域P22を有する外部フォトマスク22bとから構成されている。より具体的には、後述するように、内部フォトマスク領域P21の外周22eが上部電極膜4の外周4eに対応し、外部フォトマスク領域P22の外周22fが下部電極膜2の外周2eに対応する。なお、この点については、実施形態1の第2のフォトマスクも同様である。
The
ここで、第2のフォトマスク22の外部フォトマスク領域P21の内周22iは、第1のフォトマスク12の第1のフォトマスク領域P1の外周12eよりも内側に存在する。すなわち、第1のフォトマスク12の第1のフォトマスク領域P1と第2のフォトマスク22における外部フォトマスク領域P22との間に重複領域P3が存在する。
Here, the
なお、実施形態1のフォトマスクにおいては、第1のフォトマスク12の第1のフォトマスク領域P1と第2のフォトマスク22における外部フォトマスク領域P22との間には重複領域がなく、平面レイアウトにおいて、外部フォトマスク領域P22の内周22iは第1のフォトマスク領域P1の外周12eと一致している(図示せず)。
In the photomask of
次いで、図3(j)、図4(2)を参照して、第2のフォトマスク22を第2のフォトレジスト層21から離した後、第2のフォトレジスト層21を現像して、第1のパターニング工程によりパターニングされた上部電極膜4および絶縁膜3に基づく凸状パターンの上面における絶縁膜3の外周3eより内側の部分および少なくとも側面の部分に第2のマスク23を形成する(第2のマスクの形成工程)。
Next, referring to FIG. 3J and FIG. 4B, after the
ここで、第2のマスク23は、互いに分離している、上部電極膜4および絶縁膜3に基づく凸状パターンの上面における絶縁膜3の外周3eより内側の部分に形成されている内部マスク領域E21を有する内部マスク23aと、上部電極膜4および絶縁膜3に基づく凸状パターンの少なくとも側面の部分に形成されている外部マスク領域E22を有する外部マスク23bとで構成される。
Here, the
上記のように、第2のフォトマスク22の外部マスク領域P22の内周22iは、第1のフォトマスク12の第1のフォトマスク領域P1の外周12eより内側に位置することから、第2のマスク23の外部マスク23bは、その外部マスク領域E22の内周23iが絶縁膜3の外周3eより内側に位置するように形成されている。すなわち、実施形態2においては、第1のフォトマスク領域P1と第2のフォトマスク22における外部フォトマスク領域P22との間に存在する重複領域P3に対応して、第2のマスク23のうちの外部マスク23bによる凸状パターンの上部電極膜4の上面の外周部被覆領域E3が形成される。
As described above, the
次いで、図3(k)および(l)、図4(3)を参照して、第2のマスク23を用いて上部電極膜4および下部電極膜2をエッチング20eによりパターニングする(第2のエッチング工程)。
Next, referring to FIGS. 3K, 3L, and 4C, the
ここで、上部電極膜4の外周4eは第2のマスク23における内部マスク23aの内部マスク領域E21により規定される。より具体的には、上部電極膜4の外周4eは内部マスク23aの外周23に沿ってパターニングされる。内部マスク領域E21のパターンは第2のフォトマスク22における内部フォトマスク22aの内部フォトマスク領域P21のパターンに対応している。
Here, the
また、下部電極膜2の外周2eは第2のマスク23における外部マスク23bの外部マスク領域E22により規定される。より具体的には、下部電極膜2の外周2eは外部マスク23bの外周23fに沿ってパターニングされる。外部マスク領域E22のパターンは第2のフォトマスク22における外部フォトマスク22bの外部フォトマスク領域P22のパターンに対応している。
The
したがって、第2のフォトマスク22は、その内部フォトマスク22aの内部フォトマスク領域P21が上部電極膜4の外周4eを規定し、その外部フォトマスク22bの外部フォトマスク領域P22が下部電極膜2の外周2eを規定する。
Therefore, the
実施形態2においては、第2のマスク23の外部マスク領域P22の内周23iが絶縁膜3の外周3eよりも内側に位置しているため、外部マスク23bによる外部電極膜4の外周部被覆領域E3の直下の絶縁膜3はエッチングされず、絶縁膜3の外周部(外周3eの近傍部)上に、残り電極膜4rとして残存する。
In the second embodiment, since the
次いで、図1(l)および(m)を参照して、第2のマスク23を上部電極膜4および下部電極膜2から除去して、上部電極膜4および下部電極膜2のパターニング(第2のパターニング)が完了する(第2のマスクの除去工程)。
Next, referring to FIGS. 1L and 1M, the
このようにして、基板1上に外周2eを有する下部電極膜2が形成され、下部電極膜2上にその外周2eより内側に位置する外周3eを有する絶縁膜3が形成され、絶縁膜3上にその外周3eより内側に位置する外周4eを有する上部電極膜4が形成されている薄膜デバイスが得られる。すなわち、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4が、それらの外周が階段状に小さくなるように形成されている薄膜デバイスが得られる。
In this way, the
なお、上記のように、絶縁膜3の外周部には残り電極膜4rが残存するが、上部電極膜4とは分離されていることから、上部電極膜4と残り電極膜4rとは電気的に分離されているため、薄膜デバイスとして問題はない。
As described above, the remaining
したがって、実施形態2においては、第1のフォトマスク領域P1と第2のフォトマスク22における外部フォトマスク領域P22との間に重複領域P3が存在するため、第1のフォトマスク12と第2のフォトマスク22との間のアライメント(位置合せ)のずれが生じても、そのアライメントずれが上記重複領域P3の範囲内であれば、上記の第2のパターニング工程において、上部電極膜4と下部電極膜2をパターニングする際に、絶縁膜3の外周3e近傍の下部電極膜2を誤ってエッチングすることを防止することができる。
Therefore, in the second embodiment, since the overlapping region P 3 exists between the first photomask region P 1 and the external photomask region P 22 in the
実施形態2の製造方法により、上部電極膜4と下部電極膜2との絶縁が良好で特性が高く安定した薄膜デバイスが歩留まりよく得られる。また、実施形態2の製造方法により、1回の連続した3つの膜の形成工程と2回の膜パターニング工程により薄膜デバイスが歩留まりよく得られるため、薄膜デバイスの製造コストをさらに低減することができる。
According to the manufacturing method of the second embodiment, a stable thin film device with good insulation and high characteristics can be obtained with good yield between the
また、実施形態2の製造方法においても、実施形態1の製造方法と同様に、第2のパターニング工程の上部電極膜4および下部電極膜2をエッチングによりパターニングする工程において、上部電極膜4の全膜厚エッチング所要時間(全膜厚をエッチングするのに要する時間、以下同じ)は、下部電極膜2の全膜厚エッチング所要時間以上であることが好ましい。
Also in the manufacturing method of the second embodiment, as in the manufacturing method of the first embodiment, in the step of patterning the
(実施形態3)
本発明にかかる薄膜デバイスの製造方法のさらに他の実施形態は、図6の模式断面図および図7の模式上面図を参照して、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4を順次形成する工程(図6(a)を参照)と、第1のマスク13を用いて上部電極膜4および絶縁膜3をパターニングする第1のパターニング工程(図6(b)〜(d)を参照)と、第1のパターニング工程によりパターニングがされた上部電極膜4および絶縁膜3、ならびに下部電極膜2を覆うように導電膜31を形成する工程(図6(e)、図7(1)を参照)と、第1のパターニング工程によりパターニングされた上部電極膜4および絶縁膜3を覆うことにより導電膜31の表面に生じた凸状パターンの上面における絶縁膜3の外周3eより内側の部分と少なくとも側面の部分とに分離して形成された第2のマスク23を用いて、上部電極膜4および下部電極膜2を互いに電気的に分離するようにパターニングする第2のパターニング工程(図6(f)〜(h)、図7(2)〜(4)を参照)とを含む。
(Embodiment 3)
Still another embodiment of the thin film device manufacturing method according to the present invention is described with reference to the schematic cross-sectional view of FIG. 6 and the schematic top view of FIG. A step of sequentially forming the electrode film 4 (see FIG. 6A) and a first patterning step of patterning the
すなわち、実施形態3の製造方法は、実施形態1または2の製造方法において、第1のパターニング工程と第2のパターニング工程との間に、第1のパターニング工程によりパターニングされた上部電極および絶縁膜、ならびに下部電極膜を覆うように導電膜を形成する工程をさらに含み、第2のマスクは、第1のパターニング工程によりパターニングされた上部電極膜および絶縁膜を覆うことにより導電膜の表面に生じた凸状パターンの上面における絶縁膜の外周より内側の部分と少なくとも側面の部分とに分離して形成されていることを特徴とする製造方法と理解することができる。なお、図6および図7においては、フォトマスクによりマスクを形成する工程が記載されていないが、実施形態1および2と同様にマスクを形成するためにフォトマスクを用いることは好適な方法である。 That is, the manufacturing method of the third embodiment is the same as the manufacturing method of the first or second embodiment, but the upper electrode and the insulating film patterned by the first patterning step between the first patterning step and the second patterning step. And a step of forming a conductive film so as to cover the lower electrode film, and the second mask is formed on the surface of the conductive film by covering the upper electrode film and the insulating film patterned by the first patterning step. It can be understood that the manufacturing method is characterized in that the upper surface of the convex pattern is formed separately from the outer periphery of the insulating film and at least the side surface. 6 and 7 do not describe a step of forming a mask using a photomask, but it is a preferable method to use a photomask to form a mask as in the first and second embodiments. .
実施形態3の製造方法によれば、上部電極膜4および下部電極膜2のそれぞれに導電膜31を積層することが可能となり、上部電極膜4および下部電極膜2の膜厚を大きくすることにより、薄膜デバイスの電極膜の電気抵抗を低減するとともに機械的強度を高めることができる。
According to the manufacturing method of the third embodiment, the
実施形態3の薄膜デバイスの製造方法について具体的に説明する。本実施形態においても、上記のようにフォトマスクを用いてマスクを形成することが好適であるが、かかる方法は実施形態1および実施形態2と同様であるため、説明を省略する。
The manufacturing method of the thin film device of
まず、図6(a)を参照して、実施形態1または2と同様にして、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4を順次形成する(下部電極膜、絶縁膜および上部電極膜の形成工程)。
First, referring to FIG. 6A, similarly to the first or second embodiment, a
次に、図6(b)〜(d)を参照して、第1のパターニング工程として、実施形態1または2と同様にして、第1のエッチング工程(図6(b)、(c))および第1のマスクの除去工程(図6(d))を行なうことにより、第1のマスク13を用いて上部電極膜4および絶縁膜3をエッチング10eによりパターニングする。
Next, referring to FIGS. 6B to 6D, as the first patterning step, the first etching step (FIGS. 6B and 6C) is performed in the same manner as in the first or second embodiment. Then, by performing the first mask removing step (FIG. 6D), the
次に、図6(e)、図7(1)を参照して、第1のパターニング工程によりパターニングされた上部電極4および絶縁膜3ならびに下部電極膜2を覆うように導電膜31を形成する(導電膜の形成工程)。導電膜としては、特に制限はないが、電極膜の電気抵抗を低減し機械的強度を高める観点から、Au膜、Ag膜、Cu膜、Ni膜などが好ましい。導電膜の材質を適宜選択することにより、後述する引出し電極形成工程において、導電性ペーストなどの濡れ性を高めたり、ワイヤボンディングが容易にできるようになる。たとえば、導電膜としてAu膜、Ag膜などを選択すると、Pt膜などで形成される上部電極膜および下部電極膜よりも濡れ性が高まり、Au膜を選択すると上記ワイヤボンディングが容易となる。また、導電膜の形成方法は、特に制限はないが、膜厚精度が高く、緻密な膜がダメージなく得られるという観点から、スパッタリング法、真空蒸着法などが好適である。
Next, referring to FIGS. 6E and 7A, a
次に、図6(f)および(g)、図7(2)および(3)を参照して、実施形態2と同様に、第2のフォトマスクを用いて、第1のパターニング工程によりパターニングされた上部電極膜4および絶縁膜3を覆うことにより導電膜31の表面に生じた凸状パターンの上面における絶縁膜3の外周3eより内側の部分と少なくとも側面の部分とに分離して形成された第2のマスク23を用いて、上部電極膜4および下部電極膜2をエッチング20eによりパターニングする(第2のエッチング工程)。
Next, referring to FIGS. 6 (f) and 6 (g) and FIGS. 7 (2) and (3), similarly to the second embodiment, patterning is performed by the first patterning process using the second photomask. By covering the
ここで、第2のマスク23は、互いに分離している、上部電極膜4および絶縁膜3を覆うことにより導電膜31の表面に生じた凸状パターンの上面における絶縁膜3の外周3eより内側の部分に形成されている内部マスク領域E21を有する内部マスク23aと、上部電極膜4および絶縁膜3を覆うことにより導電膜31の表面に生じた凸状パターンの少なくとも側面の部分に形成されている外部マスク領域E22を有する外部マスク23bとで構成される。ここで、第2のマスク23の外部マスク23bは、その外部マスク領域E22の内周23iが絶縁膜3の外周3eより内側になるように形成されている。
Here, the
ここで、また、上部電極膜4の外周4eは第2のマスク23における内部マスク23aの内部マスク領域E21により規定される。より具体的には、上部電極膜4の外周4eは内部マスク23aの外周23に沿ってパターニングされる。
Here, the
また、下部電極膜2の外周2eは第2のマスク23における外部マスク23bの外部マスク領域E22により規定される。より具体的には、下部電極膜2の外周2eは外部マスク23bの外周23fに沿ってパターニングされる。
The
実施形態3においては、第2のマスク23の外部マスク領域P22の内周23iが絶縁膜3の外周3eよりも内側に位置しているため、外部マスク23bによる外部電極膜4の外周部被覆領域E3の直下の導電膜31および上部電極膜4はエッチングされず、絶縁膜3の外周部(外周3eの近傍部)上に、それぞれ導電膜31および残り電極膜4rとして残存する。したがって、上部電極膜4上には導電膜31が保持され、下部電極膜3の上の外部マスク領域E22には導電膜31が保持されて、残り電極膜4rと電気的に接続する。
In the third embodiment, since the
次いで、図6(h)を参照して、第2のマスク23を上部電極膜4および下部電極膜2から除去して、上部電極膜4および下部電極膜2のパターニング(第2のパターニング)が完了する(第2のマスクの除去工程)。
6H, the
このようにして、基板1上に外周2eを有する下部電極膜2が形成され、下部電極膜2上にその外周2eより内側に位置する外周3eを有する絶縁膜3が形成され、絶縁膜3上にその外周3eより内側に位置する外周4eを有する上部電極膜4が形成されている薄膜デバイスが得られる。すなわち、基板1上に、下部電極膜2、絶縁膜3および上部電極膜4が、それらの外周が階段状に小さくなるように形成されている薄膜デバイスが得られる。
In this way, the
ここで、実施形態3の薄膜デバイスにおいては、上部電極膜4および下部電極膜2の外周部にはそれぞれ導電膜31および残り導電膜31rが積層されており、電極膜の電気抵抗が低減するとともに機械的強度が高くなる。なお、残り電極膜4rは導電膜31を介して下部電極膜と電気的に接続しているが、残り電極膜4rと上部電極膜4とが電気的に分離されているため、薄膜デバイスとして問題はない。
Here, in the thin film device of the third embodiment, the
実施形態3の製造方法により、上部電極膜4と下部電極膜2との絶縁が良好で特性が高く安定した薄膜デバイスが歩留まりよく得られる。また、実施形態2の製造方法により、1回の連続した3つの膜の形成工程と2回の膜パターニング工程により薄膜デバイスが歩留まりよく得られるため、薄膜デバイスの製造コストをさらに低減することができる。
According to the manufacturing method of the third embodiment, a stable thin film device with good insulation and high characteristics can be obtained with good yield between the
また、実施形態3の製造方法においても、実施形態1の製造方法と同様に、第2のパターニング工程の上部電極膜4および下部電極膜2をエッチングによりパターニングする工程において、上部電極膜4の全膜厚エッチング所要時間(全膜厚をエッチングするのに要する時間、以下同じ)は、下部電極膜2の全膜厚エッチング所要時間以上であることが好ましい。
Also in the manufacturing method of the third embodiment, as in the manufacturing method of the first embodiment, in the step of patterning the
(実施形態4)
本発明にかかる薄膜デバイスの製造方法のさらに他の実施形態は、図8の模式断面図を参照して、実施形態2による薄膜デバイスの製造方法に、さらに後工程を加えた製造方法である。図8においては、実施形態2で得られた薄膜デバイスを用いた後工程が示されているが、実施形態4の製造方法においては、実施形態1または3で得られた薄膜デバイスを用いることも好適である。
(Embodiment 4)
Still another embodiment of the method for manufacturing a thin film device according to the present invention is a manufacturing method in which a post-process is further added to the method for manufacturing a thin film device according to
実施形態4の薄膜デバイスの製造方法について具体的に説明する。まず、図8(a)および(b)を参照して、実施形態2と同様にして、薄膜デバイスを形成する(下部電極膜、絶縁膜および上部電極膜の形成工程、第1および第2のパターニング工程)。
The manufacturing method of the thin film device of
次に、図8(c)を参照して、図8(b)の薄膜デバイスに、上部電極膜4と下部電極膜2とのショート(短絡)を防止するための絶縁保護膜41を形成する(絶縁保護膜の形成工程)。絶縁保護膜41を形成する材料は、その目的を達成するものであれば特に制限はなく、SiNx、SiOx、TiO2、Al2O3などの無機材料、ポリイミドなどの有機材料が好ましく用いられる。また、絶縁保護膜41の形成方法は、特に制限はなく、CVD(化学気相堆積)法、スピンコート法などが可能である。
Next, referring to FIG. 8C, an insulating
次に、図8(d)を参照して、上部電極膜4に電気的に接続する引出し電極43uと下部電極膜に電気的に接続する引出し電極43dを形成する(引出し電極の形成工程)。引出し電極43d,43uを形成する材料は、その目的を達成するものであれば特に制限なく、Al膜、Ag膜、Cu/Ti膜などが好ましく用いられる。ここで、Cu/Ti膜とは、下からTi膜、Cu膜の順に積層された膜をいい、たとえば、厚さ0.05μmのTi膜上に厚さ0.5μmのCu膜が形成される。必要に応じて、上記引出し電極の最上層膜としてNi膜、Au膜などを形成してもよい。また、引出し電極43d,43uの形成方法は、特に制限がなく、スパッタリング法、めっき法、印刷法、電子ビーム蒸着法などが可能である。
Next, referring to FIG. 8D, an
さらに、図8(e)を参照して、必要に応じて、上部電極膜4に電気的に接続する引出し電極43uと下部電極膜に電気的に接続する引出し電極43dの機械的保護およびショート(短絡)を防止するための絶縁保護膜44を形成し、上部電極膜4に電気的に接続する引出し電極43uに電気的に接続するハンダバンプ45uと、下部電極膜2に電気的に接続する引出し電極43dに電気的に接続するハンダバンプ45dとを形成する(ハンダパンプの形成工程)。なお、はんだバンプ45u,45dの代わりにワイヤーボンディングなどで外部回路と電気的に接続してもよい。
Further, referring to FIG. 8 (e), mechanical protection and short-circuiting of the
こうして、使用の態様に適した薄膜デバイスを製造することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
Thus, a thin film device suitable for the mode of use can be manufactured.
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 基板、2 下部電極膜、2e,3e,4e,12e,13e,22e,22f,23e,23f 外周、3 絶縁膜、4 上部電極膜、4r 残り電極膜、10d,20d 露光、10e,20e エッチング、11 第1のフォトレジスト層、12 第1のフォトマスク、13 第1のマスク、21 第2のフォトレジスト層、22 第2のフォトマスク、22a 内部フォトマスク、22b 外部フォトマスク、22i,23i 内周、23 第2のマスク、23a 内部マスク、23b 外部マスク、31 導電膜、31r 残り導電膜、41,44 絶縁保護膜、43d,43u 引出し電極、45d,45u ハンダバンプ、120,220 透明基板、E1 第1のマスク領域、E21 内部マスク領域、E22 外部マスク領域、E3 外周部被覆領域、P1 第1のフォトマスク領域、P21 内部フォトマスク領域、P22 外部フォトマスク領域、P3 重複領域。 1 substrate, 2 lower electrode film, 2e, 3e, 4e, 12e, 13e, 22e, 22f, 23e, 23f outer periphery, 3 insulating film, 4 upper electrode film, 4r remaining electrode film, 10d, 20d exposure, 10e, 20e etching , 11 First photoresist layer, 12 First photomask, 13 First mask, 21 Second photoresist layer, 22 Second photomask, 22a Internal photomask, 22b External photomask, 22i, 23i Inner circumference, 23 second mask, 23a inner mask, 23b outer mask, 31 conductive film, 31r remaining conductive film, 41, 44 insulating protective film, 43d, 43u extraction electrode, 45d, 45u solder bump, 120, 220 transparent substrate, E 1 first mask region, E 21 internal mask region, E 22 external mask region, E 3 outer periphery covering region, P 1 first photomask Disk region, P 21 internal photomask region, P 22 external photomask region, P 3 overlap region.
Claims (5)
第1のマスクを用いて前記上部電極膜および前記絶縁膜をパターニングする第1のパターニング工程と、
前記第1のパターニング工程によりパターニングされた前記上部電極膜および前記絶縁膜に基づく凸状パターンの上面における前記絶縁膜の外周より内側の部分と少なくとも側面の部分とに分離して形成された第2のマスクを用いて、前記上部電極膜および前記下部電極膜を互いに電気的に分離するようにパターニングする第2のパターニング工程とを含む薄膜デバイスの製造方法。 A step of sequentially forming a lower electrode film, an insulating film and an upper electrode film on the substrate;
A first patterning step of patterning the upper electrode film and the insulating film using a first mask;
The second electrode is formed separately on the upper surface of the convex pattern based on the upper electrode film and the insulating film patterned by the first patterning step and on the inner side of the outer periphery of the insulating film and at least the side surface part. And a second patterning step of patterning the upper electrode film and the lower electrode film so as to be electrically separated from each other using the mask.
前記第2のパターニング工程において前記第2のマスクを形成するために第2のフォトマスクが用いられ、前記第2のフォトマスクは、互いに分離した、前記上部電極膜の外周を規定する内部フォトマスク領域を有する内部フォトマスクと、前記下部電極膜の外周を規定する外部フォトマスク領域を有する外部フォトマスクを有し、
前記第1のフォトマスクと前記第2のフォトマスクの平面レイアウトにおいて、前記第1のフォトマスク領域と前記外部フォトマスク領域とが一部重複していることを特徴とする請求項1または請求項2に記載の薄膜デバイスの製造方法。 In the first patterning step, a first photomask is used to form the first mask, and the first photomask has a first photomask region that defines an outer periphery of the insulating film. ,
In the second patterning process, a second photomask is used to form the second mask, and the second photomask is an internal photomask that defines the outer periphery of the upper electrode film, which are separated from each other. An internal photomask having a region and an external photomask having an external photomask region defining an outer periphery of the lower electrode film;
2. The planar layout of the first photomask and the second photomask, wherein the first photomask region and the external photomask region partially overlap each other. The manufacturing method of the thin film device of 2.
前記第2のマスクは、前記第1のパターニング工程によりパターニングされた前記上部電極膜および前記絶縁膜を覆うことにより導電膜の表面に生じた前記凸状パターンの上面における前記絶縁膜の外周より内側の部分と少なくとも側面の部分とに分離して形成されていることを特徴とする請求項1から請求項4までのいずれかに記載の薄膜デバイスの製造方法。 A conductive film is formed between the first patterning step and the second patterning step so as to cover the upper electrode, the insulating film, and the lower electrode film patterned by the first patterning step. Further comprising a step,
The second mask is inside the outer periphery of the insulating film on the upper surface of the convex pattern generated on the surface of the conductive film by covering the upper electrode film and the insulating film patterned by the first patterning step. 5. The method of manufacturing a thin film device according to claim 1, wherein the thin film device is separated into at least a side surface portion and a side surface portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006175339A JP5040188B2 (en) | 2006-06-26 | 2006-06-26 | Thin film device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006175339A JP5040188B2 (en) | 2006-06-26 | 2006-06-26 | Thin film device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008004876A true JP2008004876A (en) | 2008-01-10 |
| JP5040188B2 JP5040188B2 (en) | 2012-10-03 |
Family
ID=39008998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006175339A Active JP5040188B2 (en) | 2006-06-26 | 2006-06-26 | Thin film device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5040188B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010021234A (en) * | 2008-07-09 | 2010-01-28 | Murata Mfg Co Ltd | Capacitor |
| JP2012009661A (en) * | 2010-06-25 | 2012-01-12 | Konica Minolta Holdings Inc | Method of manufacturing piezoelectric element, piezoelectric element, and diaphragm using the same |
| JP2013197496A (en) * | 2012-03-22 | 2013-09-30 | Fujifilm Corp | Piezoelectric device and method of manufacturing the same, and method of manufacturing electronic apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213557A (en) * | 1995-02-07 | 1996-08-20 | Matsushita Electron Corp | Ferroelectric capacitor and manufacture thereof |
| JP2001036024A (en) * | 1999-07-16 | 2001-02-09 | Nec Corp | Capacitor and manufacture thereof |
| JP2001135143A (en) * | 1999-08-20 | 2001-05-18 | Matsushita Electric Ind Co Ltd | Dielectric film and method of manufacturing the same |
| JP2001267645A (en) * | 2000-03-15 | 2001-09-28 | Murata Mfg Co Ltd | Ferroelectric thin film element, sensor, and method of manufacturing ferroelectric thin film element |
-
2006
- 2006-06-26 JP JP2006175339A patent/JP5040188B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213557A (en) * | 1995-02-07 | 1996-08-20 | Matsushita Electron Corp | Ferroelectric capacitor and manufacture thereof |
| JP2001036024A (en) * | 1999-07-16 | 2001-02-09 | Nec Corp | Capacitor and manufacture thereof |
| JP2001135143A (en) * | 1999-08-20 | 2001-05-18 | Matsushita Electric Ind Co Ltd | Dielectric film and method of manufacturing the same |
| JP2001267645A (en) * | 2000-03-15 | 2001-09-28 | Murata Mfg Co Ltd | Ferroelectric thin film element, sensor, and method of manufacturing ferroelectric thin film element |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010021234A (en) * | 2008-07-09 | 2010-01-28 | Murata Mfg Co Ltd | Capacitor |
| JP2012009661A (en) * | 2010-06-25 | 2012-01-12 | Konica Minolta Holdings Inc | Method of manufacturing piezoelectric element, piezoelectric element, and diaphragm using the same |
| JP2013197496A (en) * | 2012-03-22 | 2013-09-30 | Fujifilm Corp | Piezoelectric device and method of manufacturing the same, and method of manufacturing electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5040188B2 (en) | 2012-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4790614B2 (en) | High reliability multilayer circuit board and method for forming the same | |
| US20080145996A1 (en) | Method for Manufacturing Dielectric Thin Film Capacitor | |
| US8723241B2 (en) | MEMS device fabricated with integrated circuit | |
| US9018732B2 (en) | Dielectric thin film element and method for producing the same | |
| US7466537B2 (en) | Capacitor and its manufacturing method | |
| JP5803731B2 (en) | Thin film element | |
| WO2018003445A1 (en) | Capacitor | |
| JP2007281028A (en) | Piezoelectric element and manufacturing method thereof | |
| JP2008252011A (en) | Dielectric capacitor | |
| CN112802958B (en) | Piezoelectric device and method of forming the same | |
| KR100957763B1 (en) | Thin-film multilayer ceramic capacitors and manufacturing method thereof | |
| JP2011040571A (en) | Dielectric thin film element | |
| JP5040188B2 (en) | Thin film device manufacturing method | |
| US7548408B2 (en) | Capacitor and its manufacturing method | |
| JP2009010114A (en) | Dielectric thin film capacitor | |
| KR100435179B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4375561B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP4245450B2 (en) | Manufacturing method of resonator | |
| WO2020080291A1 (en) | Trench capacitor and method for producing trench capacitor | |
| JP2017085005A (en) | Piezoelectric actuator and method for manufacturing piezoelectric actuator | |
| JP4670495B2 (en) | Electronic device and manufacturing method thereof | |
| JP5119058B2 (en) | Thin film capacitor | |
| KR0160892B1 (en) | Contact hole wiring method of optical path control device | |
| JP2008119792A (en) | Method for manufacturing MEMS device | |
| JP4775753B2 (en) | Method for manufacturing dielectric thin film capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120612 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120614 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120625 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5040188 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150720 Year of fee payment: 3 |