JP2008252086A - ゲートトンネル障壁を持つトンネル電界効果トランジスタ - Google Patents

Abstract

【課題】減少した総ゲート容量、改善したスイッチング速度、プロセス上の利点を有するトンネル電界効果トランジスタおよびこれを製造する方法を提供する。
【解決手段】トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソース−チャネル−ドレイン構造と、ゲート電極とを備え、該ソース−チャネル−ドレイン構造は、少なくとも１つのドープしたソース領域と、少なくとも１つのドープしたドレイン領域と、少なくとも１つのソース領域と少なくとも１つのドレイン領域の間に位置しており、ソース領域とのソース−チャネル界面、およびドレイン領域とのドレイン−チャネル界面を形成する少なくとも１つのチャネル領域とを備え、該ゲート電極は、少なくとも１つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びており、ゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在して、ドレイン領域でのゲート電極による被覆が無いようにしている。
【選択図】図２

Description

本発明は、半導体デバイスの分野に関するもので、特に、トンネル効果がバンド間トンネリングであるトンネル電界効果トランジスタ（ＴＦＥＴ）に関する。本発明はさらに、半導体デバイスを製造する方法に関し、より詳しくはトンネル電界効果トランジスタ（ＴＦＥＴ）の製造方法に関する。より詳しくは、前記製造方法は、これに限定されないが、標準のプレーナ技術、ダブルゲート技術、ｆｉｎＦＥＴ技術、ナノテクノロジーに関するものであり、これは集積したナノワイヤ(nanowire)を用いた実用を含む。

マイクロ電子デバイスは、一般に、半導体基板の上に集積回路として製造される。相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）は、こうした集積回路のコア要素の１つである。ＣＭＯＳトランジスタの寸法および動作電圧は、継続的に減少または小型化しており、以前と同様なより高い集積回路の性能およびパッケージ密度が得られる。

ＣＭＯＳトランジスタの小型化に起因した課題の１つは、増え続ける電力消費である。これは、部分的には、漏れ電流（例えば、短チャネル効果による）が増加するためであり、部分的には、供給電圧を減少することが困難になるためである。これは、主としてサブ閾値(subthreshold)スロープが最小で約６０ｍＶ／ｄｅｃａｄｅに制限されていることに起因しており、その結果、トランジスタをオンからオフにスイッチングするには、一定の電圧変動を要し、最小供給電圧を必要とする。

トンネル電界効果トランジスタ（ＴＦＥＴ）は、典型的には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者として知られている。その理由は、短チャネル効果が無く、低いオフ電流が得られるためである。ＴＦＥＴの他の利点は、サブ閾値スロープが、６０ｍＶ／ｄｅｃ（従来のＭＯＳＦＥＴの物理的限界）より小さくでき、その結果、より低い供給電圧を使用できる可能性がある。

しかしながら、ＴＦＥＴは、典型的には、低いオン電流や、トンネル障壁の大きい抵抗に関連した不具合に悩まされている。低いオン電流は、長いゲート遅延（ゲート遅延τ_ｇａｔｅ＝Ｃ_ｇａｔｅ×Ｖ_ｄｄ／Ｉ_ｄｓ，但し、Ｃ_ｇａｔｅはゲート容量、Ｖ_ｄｄは供給電圧、Ｉ_ｄｓはオン電流）と、対応した遅いスイッチング速度をもたらす。ＴＦＥＴはまた、高い正ゲート電圧および高い負ゲート電圧の両方でオンになることを意味する両極性(ambipolar)である。この両極性の挙動は、オフ電流の不要な増加をもたらすことがある。

米国公開第２００５／０２７４９９２号では、ナノワイヤを用いて改善したＴＦＥＴが開示されている。該方法は、ナノチューブ（即ち、軸開口の無いナノワイヤ）の中に、トランジスタのアンドープチャネル領域によって分離されたｎ型ドープ領域およびｐ型ドープ領域を形成することを含む。電気コンタクトが、ドープ領域および、トランジスタのチャネル領域の上に成膜されたゲート誘電体層の上に形成されたゲート電極に設けられている。提案された構造は、強い両極性の挙動という不具合を未だ有している。

シリコンＴＦＥＴのオン電流を増加させるため、文献「Bhuwalka et al. (IEEE transactions on electron devices Vol. 52, No 7, July 2005)」において、トンネル障壁で高ドープのＳｉ_１−ｘＧｅ_ｘからなる小さい（約３ｎｍ幅）セクションを追加する提案がなされている。Ｓｉ_１−ｘＧｅ_ｘは、Ｓｉより小さなバンドギャップを有するため、このセクションの存在に起因して、有効トンネル障壁幅が減少している。しかしながら、Ｓｉ_１−ｘＧｅ_ｘセクションを備えたこうした構造は、これらの低いオン電流のため、従来のＭＯＳＦＥＴに匹敵するものでない。

文献「Appenzeller et al., "Comparing Carbon Nanotube Transistors - The Ideal Choice: A Novel Tunneling Device Design" (IEEE Trans. Electron Devices, Vol. 52, pp. 2568-2576 (2005))」は、カーボンナノチューブベースのＴＦＥＴを提案しているが、この提案された構造は、強い両極性挙動という不具合を未だ有している。

文献「Wang et al., in "Complementary tunneling transistor for low power application" (Solid-State Electronics Vol 48, pp 2281-2286 (2004))」は、相補型ＴＦＥＴの製造を提案し、相補型シリコンＴＦＥＴの低電力消費について説明している。

ＴＦＥＴの両極性挙動を低減するため、ｐ型ＴＦＥＴ（ｎ型ＴＦＥＴ）は、ソースコンタクトでのｎ型（ｐ型）ドーピングレベルと比べて、ドレインコンタクトでより低いｐ型（ｎ型）ドーピングレベルを有している。この実用例は、ｐ型ＴＦＥＴおよびｎ型ＴＦＥＴでの異なるドーピングレベルに起因して、こうしたデバイス製造のための処理ステップ数が増えるという不具合がある。さらに、シリコンＴＦＥＴのオン電流は、まだＭＯＳＦＥＴのオン電流に匹敵するものではない。

結論として、未だ改善すべきＴＦＥＴ設計のニーズが存在している。

本発明の目的は、良好な半導体デバイスアーキテクチャおよびこれを製造する方法を提供することである。本発明の利点は、該半導体デバイスアーキテクチャが低い電力消費を有することができる点である。高いスイッチング速度を備えたトンネル電界効果トランジスタ（ＴＦＥＴ）およびこうした半導体デバイス構造の製造方法が開示されている。

さらに、高い（好ましくは、先行技術の手法と比較して改善したスイッチング速度）の利点に加えて、前記新規ＴＦＥＴ構造は、プロセス上の利点および性能の改善を有する。プロセス上の利点は、少なくとも部分的には、ドレインとのゲートのアライメントを要しないことによって達成される。性能の改善は、少なくとも部分的には、本発明に係るＴＦＥＴの両極性挙動が低減され、及び／又は回避されることに起因する。

本発明の実施形態に係る新規なＴＦＥＴ構造は、従来のＴＦＥＴ構造と異なっている。それは、前記新規ＴＦＥＴ構造において、ゲートがドレインと整列したり、ドレインを覆ったりせず、ソースと、任意にはチャネルの一部と重なり合うだけであるからである。本発明の文脈におけるゲートおよびドレインのアライメントとは、ゲートおよびドレインがそれぞれ同じ平面、特に、ドレインチャネル界面の平面に接触することを意味する。本発明の実施形態において、ゲートは、任意にはチャネルの一部と重なり合ってもよい。先行技術のＴＦＥＴと比べてより短いゲートに起因して、総ゲート容量が減少し、これはデバイスの改善したスイッチング速度に直接に反映される。

本発明は、良好な、本発明の実施形態にあっては改善したスイッチング速度、及び／又はプロセス上の利点（ドレインとのゲートのアライメントを要しない）、及び／又は性能の改善（ＴＦＥＴの両極性挙動が低減したり、あるいは本発明の実施形態では回避される）を有するトンネル電界効果トランジスタの作成を開示する。

本発明は、新しいゲート設計、より詳しくは、異なるゲートチャネル重なり合い(overlap)を導入することによって、従来のＴＦＥＴデバイスのゲート遅延、即ち、長いスイッチング時間の課題を解決している。本発明の実施形態の提案した構造は、実際には、ゲートがドレインと整列したり、ドレインを覆ったりせず、ソースと、任意にはチャネルの一部と重なり合うだけである従来のＴＦＥＴである。本発明において、先行技術のＴＦＥＴと比べてより短いゲートに起因して、総ゲート容量が減少し、これはデバイスの改善したスイッチング速度に直接に反映される。先行技術と比べてより短いゲートを有する本発明のＴＦＥＴ構造は、さらに、本発明に関して「短ゲートＴＦＥＴ」と称することにする。

本発明の実施形態の短ゲートＴＦＥＴ構造は、先行技術のＴＦＥＴより短いゲートを有し、従来のＴＦＥＴ構造の課題を解決するとともに、従来のＴＦＥＴの短チャネル効果の不存在を維持し、改善したオンチップの電力消費を導くような低いオフ電流をもたらす。また、サブ閾値スロープが６０ｍＶ／ｄｅｃ（従来のＭＯＳＦＥＴの物理的限界）より低く維持でき、その結果、より低い供給電圧を使用できる可能性がある。

本発明の実施形態において、本発明の短ゲートＴＦＥＴは、ナノワイヤ（ＮＷ）構造（ＮＷ−ＴＦＥＴと称する）を備え、前記ナノワイヤ構造は、チャネル領域、ソース／ドレイン領域および任意にはヘテロセクションを形成する。前記ヘテロセクションは、チャネル領域と、ソース領域またはドレイン領域の一方との間に位置してもよい。本発明に係る短ゲートＴＦＥＴにおいて、ゲート−ドレインのアライメントまたは被覆(coverage)の不存在は、特に、ＮＷ−ＴＦＥＴの製造において魅力的であろう。それは、より現実的なプロセスをもたらすからである。

プレーナ技術において、ソースおよびドレインとのゲートのアライメントは、ソースおよびドレイン埋め込みの自己整合によって達成されるが、ゲートとともにドープするドレインおよびソースの良好なアライメントが、例えば、ＮＷ−ＴＦＥＴなどの垂直構造においてどのように達成できるかは、先行技術では明らかではない。本発明の実施形態に係る短ゲートＴＦＥＴは、ドレインとのゲートアライメントを必要とせず、これはプロセス上の制約を削減する。

本発明の実施形態は、マイクロ−ナノ・エレクトロニクスに関連しており、任意には、低電力の半導体デバイス構造を開発するために使用してもよい。

本発明の特定の実施形態において、トンネル電界効果トランジスタ半導体デバイスが開示されている。前記ＴＦＥＴは、少なくとも１つのドープしたソース領域と、少なくとも１つのドープしたドレイン領域と、ソース領域とドレイン領域の間に位置している、少なくとも１つのチャネル領域とを備え、該構造は、ソース−チャネル−ドレイン構造と称され、長手方向を有する。チャネルは、ソース領域とのソース−チャネル界面、およびドレイン領域とのドレイン−チャネル界面を形成する。

さらに、ＴＦＥＴは、ソース−チャネル−ドレイン構造の少なくとも１つのソース領域の少なくとも一部をその長手方向に沿って覆い、少なくともソース−チャネル界面の平面まで延びており、任意には、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在するように、少なくとも１つのチャネル領域の一部まで延びているゲート電極を備え、ドレイン領域でのゲート電極による被覆が無いようにする（短ゲートと称する）。

本発明の代替の実施形態において、ゲート電極は、少なくとも１つのソース領域の少なくとも一部を覆うだけであり、前記被覆はソース−チャネル領域の界面の平面まで延びている。この実施形態では、ゲート電極は、チャネルを全くまたはほとんど覆っていない。

本発明の実施形態の短ゲートＴＦＥＴは、ゲート電極の下方、即ち、ソース−チャネル−ドレイン構造とゲート電極との間にゲート誘電体をさらに備え、前記ゲート誘電体は、少なくとも１つのソース領域の少なくとも一部を覆っており、ソース−チャネル領域の平面まで延びている。

ゲート誘電体は、任意には、ゲート電極によって覆われていないソース領域、チャネル領域及び／又はドレイン領域の一部を覆ってもよい。ゲート誘電体、例えば、ゲート酸化物は、シリコンベースの酸化物（例えば、二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率(high-k)酸化物（例えば、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒなどの遷移金属の酸化物、窒化酸化物、シリケート(silicate)、窒化シリケート）のうちの少なくとも１つから選択できる。特定の実施形態では、ゲート酸化物は、ハフニウム酸化物などの高誘電率(high-k)酸化物である。ゲート誘電体、例えば、ゲート酸化物の厚さは、好ましくは、０．５ｎｍ〜２０ｎｍの範囲である。ゲート電極は、前記ゲート誘電体を越えて延びないようにして、前記ゲート誘電体の上に設けてもよい。

本発明の実施形態において、ゲート電極材料は、導電性材料で作製してもよい。ゲート電極材料は、ポリシリコン、ポリゲルマニウム、Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔなどの金属およびこれらの合金、ＴａＮ，ＴｉＮなどの金属窒化物、ＴａＳｉＮなどの金属シリコン窒化物、ＲｕＯ_２，ＲｅＯ_３などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ，ＴｉＳｉ_２などの完全シリサイド化金属（ＦＵＳＩ）、完全ゲルマニウム化金属（ＦＵＧＥ）のうちの少なくとも１つから選択できる。ゲート電極材料は、特定のゲート仕事関数が得られるように選んでもよい。

本発明の実施形態の短ゲートＴＦＥＴにおいて、少なくとも１つのソース領域は、高濃度にｐドープ（またはｎドープ）した半導体材料で作製してもよい。

本発明の実施形態の短ゲートＴＦＥＴにおいて、少なくとも１つのドレイン領域は、高濃度にｎドープ（またはｐドープ）した半導体材料で作製してもよい。

本発明の幾つかの実施形態の短ゲートＴＦＥＴにおいて、ソース領域およびドレイン領域のドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、ソース領域およびドレイン領域のドーピングレベルは、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

本発明の実施形態の短ゲートＴＦＥＴにおいて、少なくとも１つのチャネル領域は、低濃度にｎドープ（またはｐドープ）した半導体材料で作製してもよく、ソース領域とドレイン領域の間に位置している。

本発明の実施形態の短ゲートＴＦＥＴにおいて、チャネル領域のドーピングレベルは、アンドープから１０^１６／ｃｃまでの範囲でもよく、例えば、チャネル領域のドーピングレベルは、アンドープから５×１０^１４／ｃｃまでの範囲でもよい。

本発明の実施形態の短ゲートＴＦＥＴにおいて、チャネル領域の長さＬ_{ｃｈａｎｎｅｌ}は、５ｎｍ〜５０μｍの範囲でもよく、例えば、１０ｎｍ〜５μｍの範囲でもよい。

本発明の実施形態に係るＮＷ短ゲートＴＦＥＴにおいて、ゲート電極の長さ、換言すると、短ゲートの長さ（Ｌ_ｇａｔｅと称する）は、１ｎｍ〜５０μｍでもよく、例えば、５ｎｍ〜５μｍでもよい。

本発明の実施形態によれば、ゲート電極で覆われていないチャネル領域の長さ（Ｌ_{ｎｏ ｏｖｅｒｌａｐ}と称する）は、１ｎｍからチャネル領域の全長までの範囲でもよく（ゲート電極がソース領域を覆うだけでは重なり合い無し）、例えば、５ｎｍからチャネル領域の全長までの範囲でもよい。

本発明の実施形態の短ゲートＴＦＥＴにおいて、全体的な半導体材料、即ち、ソース、チャネルおよびドレインが形成される基本材料は、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはカーボンナノチューブのうちの少なくとも１つから選択できる。

特定の実施形態によれば、本発明の短ゲートＴＦＥＴは、ヘテロセクションをさらに含むＮＷ−ＴＦＥＴでもよい。前記ヘテロセクションは、短ゲートＴＦＥＴの全体的な半導体材料と異なる半導体材料（ヘテロセクション材料と称する）で作製してもよい。前記ヘテロセクションは、高濃度にドープしてもよく、ソース領域（またはドレイン領域）とチャネル領域との間に位置してもよい。

代替として、前記ヘテロセクションは、Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔなどの金属またはこれらの合金、シリサイド(silicide)、ゲルマニウム化物(germanide)、ＴａＮ，ＴｉＮなどの窒化金属、ＲｕＯ_２，ＲｅＯ_２などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ_２などのシリサイド化金属、ゲルマニウム化金属及び／又はこれらの合金および混合物で作製できる。

本発明の実施形態の短ゲートＮＷ−ＴＦＥＴでのヘテロセクション（半導体）材料は、全体的な半導体材料に対して、欠陥の数を低減した界面、例えば、欠陥無し界面（例えば、成長時の転位を回避している）を有してもよい。それは、短ゲートＴＦＥＴの全体的な半導体材料の格子定数と異なる格子定数を有する材料で作製できる。前記ヘテロセクション半導体材料は、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物、のうちの少なくとも１つから選択できる。ヘテロセクション半導体材料は、ゲルマニウムまたはＳｉ_１−ｘＧｅ_ｘ（ｘ＞０．５）でもよい。

短ゲートＮＷ−ＴＦＥＴの短ゲートは、ソース−チャネル−ドレイン構造の少なくとも１つのソース領域の少なくとも一部をその長手方向に沿って覆い、少なくともソース−チャネル界面の平面まで延びており、任意には、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在するように、少なくとも１つのチャネル領域の一部まで延びているゲート電極を備え、ドレイン領域でのゲート電極による被覆が無いようにする（短ゲートと称する）。

代替として、ゲート電極は、少なくとも１つのソース領域の少なくとも一部を覆うだけでもよく、前記被覆はソース−チャネル領域の界面の平面まで延びている。

本発明の幾つかの実施形態の短ゲートＴＦＥＴは、ソース領域およびドレイン領域の各々に対する電気コンタクトをさらに含んでもよい。ソース領域およびドレイン領域の各々への電気コンタクトは、シリサイド含有構造（ＮｉＳｉ，ＣｏＳｉ_２，ＴｉＳｉ_２，…）、ゲルマニウム化物含有構造、金属含有構造、ポリシリコン、またはこれらの組合せのうちの少なくとも１つから選択できる導電性材料でもよい。ソース領域およびドレイン領域の各々への前記電気コンタクトは、シリサイドと金属の組合せでもよい。

本発明の特定の実施形態によれば、ソース−チャネル−ドレイン構造は、プレーナ構造でもよい。これらの実施形態において、短ゲートＴＦＥＴでのゲート電極（短ゲートと称する）は、プレーナ・ソース−チャネル−ドレイン構造の上部に位置する単一ゲート構造でもよい。

本発明の他の実施形態によれば、ソース−チャネル−ドレイン構造は、水平構造でもよく、前記ゲート電極（短ゲート）は、前記水平ソース−チャネル−ドレイン構造の側壁に位置する二重ゲート構造でもよい。

本発明の他の実施形態によれば、前記短ゲートＴＦＥＴは、三重ゲートＦＥＴ（例えば、ＦｉｎＦＥＴ）でもよい。これらの実施形態において、前記ゲート電極は、三重ゲートＦＥＴのソース−チャネル−ドレイン構造の側壁および上部に位置する三重ゲートでもよい。

本発明のさらに他の実施形態によれば、前記ソース−チャネル−ドレイン構造は、水平構造または垂直構造でもよい。これらの実施形態において、前記ゲート電極（短ゲート）は、前記水平または垂直のソース−チャネル−ドレイン構造回りの全周的なゲート構造でもよい。

本発明の実施形態によれば、短ゲートＴＦＥＴは、ＮＷ（ナノワイヤ）を含んでもよい。長手軸に対して垂直なＮＷの直径は、１ｎｍ〜５００ｎｍの範囲でもよく、例えば、ＮＷの直径は、２ｎｍ〜２００ｎｍでもよい。長手軸に沿ったＮＷの長さは、５ｎｍ〜５０μｍの範囲でもよく、例えば、本発明の短ゲートＴＦＥＴで用いるＮＷの長さは、１０ｎｍ〜５μｍでもよい。

本発明の実施形態によれば、短ゲートＴＦＥＴは、ヘテロセクションを含むＮＷ−ＴＦＥＴでもよい。ヘテロセクションの長さは、１ｎｍ〜５０ｎｍの範囲でもよく、例えば、ヘテロセクションの長さは、２ｎｍ〜１０ｎｍでもよい。本発明の短ゲートＴＦＥＴでのヘテロセクションのドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、ヘテロセクションのドーピングレベルは、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

本発明の特定の実施形態によれば、本発明の短ゲートＴＦＥＴは、チャネルの残部に第２ゲートをさらに含んでもよい。この第２ゲートは、チャネル領域の一部を覆ってもよい。その電気的等価回路は、ＭＯＳＦＥＴと直列接続されたＴＦＥＴである。前記第２ゲート構造は、本発明の実施形態において、上述したように、ＴＦＥＴの種類（プレーナ、ＦｉｎＦＥＴ、ＮＷ−ＴＦＥＴ、…）に依存して、単一ゲート構造、二重ゲート構造、三重ゲート構造、または全周(all-around)ゲート構造とすることができる。

さらに、ＴＦＥＴ半導体デバイス（短ゲートＴＦＥＴと称する）を製造する方法が開示されており、前記方法は、下記のステップを含む。

・基板上に、半導体材料からなるソース−チャネル−ドレイン構造を設けるステップ。前記構造は、少なくとも１つのドレイン領域、少なくとも１つのチャネル領域、および少なくとも１つのソース領域を有し、ソース−チャネル界面およびドレイン−チャネル界面が存在している。

・ソース−チャネル−ドレイン構造の上に、ゲート電極を設けるステップ。前記ゲート電極は、ソース−チャネル−ドレイン構造の少なくとも１つのソース領域の少なくとも一部をその長手方向に沿って覆い、少なくともソース−チャネル界面の平面まで延びており、任意には、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在するように、少なくとも１つのチャネル領域の一部まで延びており、ドレイン領域でのゲート電極による被覆が無いようにしている。

本発明の実施形態によれば、ソースコンタクトおよびドレインコンタクトを設けてもよい。さらに、ソース領域、ドレイン領域及び／又はチャネル領域は、所望のドーパントタイプで所望のドーピングレベルにドープしてもよい。

代替の実施形態において、本発明の実施形態に係る方法は、下記のステップを含んでもよい。

・基板上に、少なくとも１つのドレインコンタクトを設けるステップ。

・ドレインコンタクト上に、半導体材料からなるソース−チャネル−ドレイン構造を設けるステップ。前記構造は、少なくとも１つのドレイン領域、少なくとも１つのチャネル領域、および少なくとも１つのソース領域を有し、ソース−チャネル界面およびドレイン−チャネル界面が存在している。

・前記少なくとも１つのドレイン領域、少なくとも１つのチャネル領域、および少なくとも１つのソース領域を、所望のドーピングレベルで所望のドーパントタイプに選択的にドーピングを施すステップ。

・ソース−チャネル−ドレイン構造の上に、酸化物などのゲート誘電体およびゲート電極を設けるステップ。前記ゲート誘電体は、長手方向に沿ってソース−チャネル−ドレイン構造の少なくとも一部を覆うものであり、前記ゲート電極は、前記ゲート誘電体の上に位置しており、前記ゲート誘電体を越えて延びておらず、ソース−チャネル−ドレイン構造の少なくとも１つのソース領域の少なくとも一部をその長手方向に沿って覆い、少なくともソース−チャネル界面の平面まで延びており、任意には、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在するように、少なくとも１つのチャネル領域の一部を覆っており、ドレイン領域でのゲート電極による被覆が無いようにしている。

・少なくとも１つのソースコンタクトを、少なくとも１つのソース領域の上に形成するステップ。

さらに、ＮＷ−ＴＦＥＴ半導体デバイスを製造する方法が開示されており、前記方法は、下記のステップを含む。

・基板上に、少なくとも１つのドレインコンタクトを設けるステップ。その上には、必要に応じて触媒が配置される。

・半導体材料からなるナノワイヤ構造を成長させるステップ。前記ナノワイヤは、集積化したドレイン領域、チャネル領域およびソース領域を有し、ソース−チャネル界面およびドレイン−チャネル界面が存在している。

・前記ソース領域、チャネル領域およびドレイン領域を、所望のドーピングレベルで所望のドーパントタイプに（選択的に）ドーピングを施すステップ。

・ナノワイヤの側壁に、少なくとも部分的にゲート誘電体（例えば、酸化物）を成膜するステップ。

・ゲート誘電体（例えば、酸化物）の上部に、ゲート電極を成膜するステップ。前記ゲート電極は、前記ゲート誘電体を越えて延びないように、前記ゲート誘電体の上に位置している。前記ゲート電極は、ソース−チャネル−ドレイン構造の少なくとも１つのソース領域の少なくとも一部をその長手方向に沿って覆い、少なくともソース−チャネル界面の平面まで延びており、任意には、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在するように、少なくとも１つのチャネル領域の一部まで延びており、ドレイン領域でのゲート電極による被覆が無いようにしている（短ゲートと称する）。

・ソースコンタクトを、ナノワイヤのソース領域の上部に形成するステップ。

トンネル電界効果トランジスタデバイスでの応用では、短ゲートＮＷ−ＴＦＥＴでのナノワイヤは、チャネルを形成してもよく、可能ならば、トンネル電界効果トランジスタのソース領域およびドレイン領域も形成してもよい。代替として、トンネル電界効果トランジスタのソース領域またはドレイン領域は、基板内に位置して、これにより前記基板が、ソース領域またはドレイン領域として機能する高濃度ドープ領域を含む。

さらに、ヘテロセクションを含む短ゲートＮＷ−ＴＦＥＴ半導体デバイスを製造する方法が開示されており、前記方法は、下記のステップを含む。

・基板上に、少なくとも１つのドレインコンタクトを設けるステップ。その上には、必要に応じて触媒が配置される。

・ナノワイヤ構造を成長させるステップ。前記ナノワイヤは、集積化したドレイン領域、チャネル領域およびソース領域を有する。前記ソース領域、チャネル領域およびドレイン領域は半導体材料で作製される。チャネル領域は、異なる格子定数を有する異なる（ヘテロセクション）半導体材料で作製された集積化したヘテロセクションをさらに含む。そこには、ソース−チャネル界面およびドレイン−チャネル界面が存在している。

・前記ソース領域、チャネル領域、ヘテロセクションおよびドレイン領域を、所望のドーピングレベルで所望のドーパントタイプに選択的にドーピングを施すステップ。

・ナノワイヤの側壁に、少なくとも部分的にゲート誘電体（例えば、酸化物）を成膜するステップ。

・ゲート誘電体（酸化物）の上部に、ゲート電極を成膜するステップ。前記ゲート電極は、前記ゲート誘電体を越えて延びないように、前記ゲート誘電体の上に位置している。前記ゲート電極は、ソース−チャネル−ドレイン構造の少なくとも１つのソース領域の少なくとも一部をその長手方向に沿って覆い、そして、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在するように、少なくとも１つのチャネル領域の一部を覆っており、ドレイン領域でのゲート電極による被覆が無いようにしている（短ゲートと称する）。

・ソースコンタクトを、ナノワイヤのソース領域の上部に形成するステップ。

特定の実施形態において、ＮＷ−ＴＦＥＴを製造するために用いる基板は、Ｓｉウエハでもよい。

特定の実施形態において、チャネル領域の長さ（Ｌ_{ｃｈａｎｎｅｌ}と称する）は、５ｎｍ〜５０μｍの範囲であり、例えば、１０ｎｍ〜５μｍの範囲である。

特定の実施形態において、（ＮＷ）短ゲートＴＦＥＴでのゲート電極の長さ、換言すると、短ゲートの長さ（Ｌ_ｇａｔｅと称する）は、１ｎｍ〜５０μｍであり、例えば、５ｎｍ〜５μｍである。

特定の実施形態において、ゲート電極で覆われていないチャネル領域の長さ（Ｌ_{ｎｏ ｏｖｅｒｌａｐ}と称する）は、１ｎｍからチャネル領域の全長までの範囲であり（ゲート電極がソース領域を覆うだけでは重なり合い無し）、例えば、Ｌ_{ｎｏ ｏｖｅｒｌａｐ}は、５ｎｍからチャネル領域の全長までの範囲でもよい。

特定の実施形態において、ソース領域およびドレイン領域のドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲であり、例えば、ソース領域およびドレイン領域のドーピングレベルは、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

特定の実施形態において、チャネル領域のドーピングレベルは、アンドープから１０^１６／ｃｃまでの範囲であり、例えば、チャネル領域のドーピングレベルは、アンドープから５×１０^１４／ｃｃまでの範囲でもよい。

特定の実施形態において、（全体的な）半導体材料は、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはカーボンナノチューブのうちの少なくとも１つから選択される。

特定の実施形態において、前記ヘテロセクションは、異なる半導体材料（全体的な半導体材料と比べて異なる）で作製され、これにより前記ヘテロセクション半導体材料は、（例えば、ナノワイヤの）全体的な半導体材料とは異なる格子定数を有するようになる。

特定の実施形態において、前記ヘテロセクション半導体材料は、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物、のうちの少なくとも１つから選択できる。特定の実施形態において、前記ヘテロセクション半導体材料は、ゲルマニウムまたはＳｉ_１−ｘＧｅ_ｘ（ｘ＞０．５）でもよい。

代替として、前記ヘテロセクションは、金属（Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔまたはこれらの合金）、シリサイド(silicide)、ゲルマニウム化物(germanide)、ＴａＮ，ＴｉＮなどの窒化金属、ＲｕＯ_２，ＲｅＯ_２などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ_２などのシリサイド化金属、ゲルマニウム化金属及び／又はこれらの合金および混合物で作製できる。

特定の実施形態において、ヘテロセクションを含む短ゲートＮＷ−ＴＦＥＴデバイスでのヘテロセクションの長さは、１ｎｍ〜５０ｎｍの範囲であり、例えば、前記ヘテロセクションの長さは、２ｎｍ〜１０ｎｍの範囲でもよい。

特定の実施形態において、ヘテロセクションのドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲であり、例えば、ヘテロセクションのドーピングレベルは、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

特定の実施形態において、短ゲートＴＦＥＴでのナノワイヤの直径は、１ｎｍ〜５００ｎｍの範囲であり、例えば、ナノワイヤの直径は、２ｎｍ〜２００ｎｍでもよい。ＮＷ短ゲートＴＦＥＴでのナノワイヤの長さは、５ｎｍ〜５０μｍの範囲でもよく、例えば、ナノワイヤの長さは、１０ｎｍ〜５μｍでもよい。

特定の実施形態において、ゲート誘電体は、酸化物でもよく、例えば、シリコンベースの酸化物（例えば、二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率(high-k)酸化物（例えば、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒなどの遷移金属の酸化物、窒化酸化物、シリケート(silicate)、窒化シリケート）のうちの少なくとも１つから選択される酸化物でもよい。特定の実施形態において、ゲート酸化物は、ハフニウム酸化物などの高誘電率(high-k)酸化物でもよい。

特定の実施形態において、ゲート電極は、導電性材料で作製してもよい。こうした導電性材料は、ポリシリコン、ポリゲルマニウム、Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔなどの金属およびこれらの合金、ＴａＮ，ＴｉＮなどの金属窒化物、ＴａＳｉＮなどの金属シリコン窒化物、ＲｕＯ_２，ＲｅＯ_３などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ，ＴｉＳｉ_２などの完全シリサイド化金属（ＦＵＳＩ）、完全ゲルマニウム化金属（ＦＵＧＥ）、仕事関数可変(workfunction tunable)金属、特定のゲート仕事関数が得られる人工材料(engineered materials)のうちの少なくとも１つから選択してもよい。

特定の実施形態において、ゲート電極は、選択したチャネル材料およびドーピングのために特別に設計した仕事関数を持つ金属で作製してもよい。

特定の実施形態において、ソースコンタクトおよびドレインコンタクトは、シリサイド含有構造（ＮｉＳｉ，ＣｏＳｉ_２，ＴｉＳｉ_２，…）、ゲルマニウム化物含有構造、金属含有構造、ポリシリコン、またはこれらの組合せのうちの少なくとも１つから選択される導電性材料で作製してもよい。ソースおよびドレインは、シリサイドと金属の組合せでもよい。

本発明の実施形態の短ゲートＴＦＥＴの概念および本発明の他の特性、特徴、利点は、例えば、これに限定されないが、プレーナＴＦＥＴ、二重ゲートＴＦＥＴ、三重ゲートＴＦＥＴ（ＦｉｎＦＥＴと類似）、全周ＴＦＥＴや、これに限定されないが、バルクコンタクト有りとバルクコンタクト無しの両方の実施を含む全ての水平ＴＦＥＴおよび垂直ＴＦＥＴの実施など、全タイプのＴＦＥＴの実施に応用可能である。

本発明の実施形態の短ゲートＴＦＥＴの概念および本発明の他の特性、特徴、利点は、さらに、ｐ型チャネルドーピング、ｎ型チャネルドーピング、真性(intrinsic)ドーピングを含むチャネルドーピングから独立した全てのＴＦＥＴの実施に応用可能である。

本発明の実施形態の短ゲートＴＦＥＴの概念および本発明の他の特性、特徴、利点は、さらに、チャネル材料と異なる、及び／又はドレイン材料と異なるソース材料を備えたＴＦＥＴや、チャネル材料と異なるドレイン材料を備えたＴＦＥＴなど、ソース材料、チャネル材料、およびドレイン材料として用いる半導体材料から独立した全てのＴＦＥＴの実施に応用可能である。

可能な半導体材料は、これに限定されないが、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはカーボンナノチューブを含む。

本発明の実施形態の短ゲートＴＦＥＴの概念および本発明の他の特性、特徴、利点は、さらに、ゲート誘電体材料および厚さから独立した全てのＴＦＥＴの実施に応用可能である。可能なゲート誘電体材料は、これに限定されないが、シリコンベースの酸化物（例えば、二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率(high-k)酸化物（例えば、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒなどの遷移金属の酸化物、窒化酸化物、シリケート(silicate)、窒化シリケート）を含む。

本発明の上記および他の特性、特徴、利点は、本発明の原理を例として図示した添付図面と関連した下記の詳細な説明から明らかとなろう。この説明は、例示の目的だけであり、本発明の範囲を限定するものでない。下記に示した参照図面は、添付図面を参照している。

例示の実施形態は、図面の参照図面に示している。ここで開示した実施形態および図面は、限定的ではなく例示的なものと考えるべきことを意図している。

本発明の実施形態は、特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に対応していない。

さらに、説明および請求項での用語、「第１」、「第２」、「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうして使用した用語は、適切な状況下で交換可能であり、ここで説明した本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。

さらに、トンネル電界効果トランジスタは、ゲート付きＰ−ｉ−ｎダイオードとして定義可能であり、ダイオードは逆バイアスされ、ゲート動作は、デバイスを通過するバンド間ツェナートンネル電流を制御する（文献「"Physics of semiconductor devices", S.M. Sze, John Wiley & Sons (1981))」を参照）。

さらに、用語、二重ゲート構造は、水平ソース−チャネル−ドレイン構造の対向側壁に位置する２つのゲートからなる二重ゲート構造を参照する。三重ゲートは、水平ソース−チャネル−ドレイン構造の側壁および上部に位置する１つのゲートからなる三重ゲート構造を参照する。

さらに、説明および請求項の中の用語「上(above)」、「底(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。

以下で特定のドーパントタイプを参照する場合、これは、説明の容易化のためであり、本発明の限定することを意図していない。以下の例において、材料およびドーパントタイプは、本発明を変更することなく、他の適切な材料およびドーパントタイプと置換してもよいと理解すべきである。

請求項で使用した用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していないことに留意すべきである。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するものとして解釈するものであり、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素あるいはこれらのグループを排除していない。そして「手段Ａ，Ｂを備える素子」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、素子の関連した構成要素だけがＡ，Ｂであることを意味する。

さらに、用語「短ゲート」は、ゲート電極を参照するものであり、ゲート電極およびゲート誘電体を含むゲート構造全体を黙示的に参照していないことに留意すべきである。本発明の実施形態において、ゲート誘電体は、少なくともゲート電極全体の下方に位置しているが、さらに、本発明の目的を変更（変化）することなく、チャネル全体および、任意にはソース領域およびドレイン領域を覆うことができる。

本発明について、本発明の幾つかの実施形態の詳細な説明によって説明する。本発明の他の実施形態は、本発明の真の精神または技術的教示から逸脱することなく、当業者の知識に従って構成可能であり、本発明は添付の請求項の用語によってのみ限定されることは明らかである。

本発明の少なくとも幾つかの実施形態は、既存のトンネル電界効果トランジスタ（ＴＦＥＴ）における低すぎるオン電流および両極性挙動(ambipolar behaviour)という課題に関係している。本発明の実施形態は、ＴＦＥＴが、かなり削減した（あるいは皆無の）両極性挙動（減少したオフ電流と減少した電力消費をもたらす）と、減少した容量（より高いスイッチングレートをもたらす）を有するように、異なったゲート設計を提案している。より詳しくは、本発明の実施形態によれば、新しいゲート電極設計が開示され、ゲートはＴＦＥＴのドレイン領域と重なり合わず、前記新しいＴＦＥＴ設計は先行技術の設計より短いゲート電極構造を有する。この新しい構造は、短ゲートＴＦＥＴと称する。さらに、ヘテロセクションが、短ゲートＴＦＥＴのチャネル領域に（必要に応じて）導入可能である。前記ヘテロセクションは、ＴＦＥＴのチャネル領域とソース（またはドレイン）領域との間に位置しており、ＴＦＥＴのオン電流を増加させるようになる。

本発明の第１態様において、新しいゲート電極設計を有する新規なＴＦＥＴデバイスが開示されている。より詳しくは、新規なゲート（電極）設計では、ゲートは、ドレインと整列したり、ドレインを覆ったりせず、ソースと、任意にはチャネルの一部と重なり合うだけである。前記新規なＴＦＥＴは、本発明の実施形態に従って後述するとともに、概して、短ゲートＴＦＥＴと称している。

図１は、ゲート５はチャネル領域２の全体と重なり合って、ＴＦＥＴ構造のソース領域１およびドレイン領域３との小さなオーバーラップを含む、従来のＴＦＥＴ構造１００の断面を示す。図１に示すＴＦＥＴ構造は、少なくともソース−チャネル−ドレイン構造とゲート電極５との間にあるゲート誘電体４をさらに含む。

図３は、ゲート構造（ゲート電極２５およびゲート誘電体２８を含む）がチャネル領域全体２１と重なり合って、ＴＦＥＴ構造のソース領域２０およびドレイン領域２２の両方との小さなオーバーラップを含む従来のＴＦＥＴ構造のより詳細な断面を示す。図３に示すＴＦＥＴ構造は、ソースコンタクト２６と、ドレインコンタクト２７と、ゲート電極２５の下方にあるゲート誘電体２８とをさらに含む。

図２Ａは、少なくともゲート６は、ドレイン３と整列したり重なったりせず、ソース１と、図示した実施形態ではチャネル２の一部と重なり合うだけである、本発明の実施形態に係る短ゲートＴＦＥＴ構造１０１の断面を示す。図２Ａに示す短ゲートＴＦＥＴ構造１０１は、ゲート誘電体４をさらに含む。

図２Ｂは、本発明の実施形態に係る短ゲートＴＦＥＴ構造（例えば、図２Ａに示す実施形態）が、ｎ−ｉ−ｎ抵抗器１０３と直列接続されたｐｎトンネルダイオード１０２によって近似できることを示す。

図４は、ゲートは、ドレインと整列したり重なったりせず、ソースと、図示した実施形態では、チャネルの一部と重なり合うだけである、本発明の実施形態に係る短ゲートＴＦＥＴ構造のより詳細な断面を示す。前記短ゲートＴＦＥＴは、少なくとも１つのドープしたソース領域２０と、少なくとも１つのドープしたドレイン領域２２と、ソース領域２０とドレイン領域２２の間に位置している少なくとも１つのチャネル領域２１とを備え、ソース−チャネル界面およびドレイン−チャネル界面を形成する。さらに、短ゲートＴＦＥＴは、少なくとも１つのソース領域２０の少なくとも一部を覆い、ソース−チャネル領域の平面まで少なくとも延びており、任意には、チャネルを覆うゲート電極２４の端部とドレイン−チャネル界面の平面との間に有限な距離が存在するように、少なくとも１つのチャネル領域２１の被覆部分まで延びているゲート電極２４を備え、ドレイン領域２２でのゲート電極２４（短ゲート）による被覆が無いようにする。

図４に示す短ゲートＴＦＥＴ構造は、ゲート電極２４（短ゲート）の下方にあるゲート誘電体２９をさらに含む。前記ゲート誘電体は、少なくともゲート電極の全長に沿って位置しているが、ＴＦＥＴ構造の全長を覆うことが可能である。図４の短ゲートＴＦＥＴ構造は、ソースコンタクト２６と、ドレインコンタクト２７とをさらに含む。

本発明の実施形態に係る短ゲートＴＦＥＴ構造は、ナノワイヤ（ＮＷ）構造を含んでもよい（さらにＮＷ−ＴＦＥＴと称する）。前記ナノワイヤは、チャネル領域と、ソース領域およびドレイン領域の何れか一方または両方と、任意にはヘテロセクションとを少なくとも含む。

本発明の実施形態に係る短ゲートＴＦＥＴ構造は、例えば、これに限定されないが、プレーナＴＦＥＴ、二重ゲートＴＦＥＴ、三重ゲートＴＦＥＴ（ＦｉｎＦＥＴと類似）、全周ＴＦＥＴや、これに限定されないが、バルクコンタクト有りとバルクコンタクト無しの両方の実施を含む全ての水平ＴＦＥＴおよび全ての垂直ＴＦＥＴの実施など、全タイプのＴＦＥＴの実施に応用可能である。前記バルクコンタクトは、基板内に位置した高濃度ドープ領域として定義できる。

本発明の実施形態によれば、短ゲートＴＦＥＴは、プレーナＴＦＥＴ構造を参照する単一ゲートＴＦＥＴ構造１０６（図８Ｂ）とすることができ、ソース領域、チャネル領域およびドレイン領域が基板内に位置しており、（短）ゲートは、少なくとも部分的にソース領域の上部に位置して、ソース−チャネル領域の界面の平面まで延びており、任意には、図８Ｂに示すように、チャネル領域の上部で延びているが、ドレイン領域には延びていない。単一の（短）ゲートを有するこうした短ゲートＴＦＥＴの例は、図８Ｂに示している。

代替として、本発明の実施形態の短ゲートＴＦＥＴは、二重ゲートＴＦＥＴ（図８Ａ）とすることができる。（短）ゲートは、ソース領域の側壁に少なくとも部分的に位置して、ソース−チャネル領域の界面の平面まで延びており、任意には、図８Ａに示すように、チャネル領域の側壁で延びているが、ドレイン領域の側壁には延びていない。二重（短）ゲートを有するこうした短ゲートＴＦＥＴの例は、図８Ａに示している。

図８Ａと図８Ｂは、本発明の実施形態に係る短ゲート電極（Ｌ_ｇａｔｅで示す）が、せいぜい全体のチャネル長さ（Ｌ_{ｃｈａｎｎｅｌ}で示す）の一部を覆い、短ゲート（電極）構造で覆われない残りのチャネル部分（Ｌ_{ｎｏ ｏｖｅｒｌａｐ}で示す）が存在していることを明確に示している。チャネル領域の長さ（Ｌ_{ｃｈａｎｎｅｌ}）は、例えば、５ｎｍ〜５０μｍの範囲でもよく、例えば、１０ｎｍ〜５μｍの範囲でもよい。短ゲートＴＦＥＴでのゲート電極の長さ（Ｌ_ｇａｔｅと称する）は、例えば、１ｎｍ〜５０μｍでもよく、例えば、５ｎｍ〜５μｍでもよい。ゲート電極で覆われていないチャネル領域の長さ（Ｌ_{ｎｏ ｏｖｅｒｌａｐ}）は、例えば、１ｎｍからチャネル領域の全長までの範囲でもよく（ゲート電極がソース領域を覆うだけでは重なり合い無し）、例えば、５ｎｍからチャネル領域の全長までの範囲でもよい。

図７は、２つのチャネル領域３５と２つのドレインセクション３４を有し、ゲート（電極３１＋ゲート誘電体３２）は、ソースセクション３０と重なり合うだけで、チャネル領域３５とは重なっていない本発明の実施形態に係るＴＦＥＴ構造の代替の断面を示す。該構造は、ソースコンタクト３６と、２つのドレインコンタクト３３とをさらに含む。

さらに他の代替において、本発明の実施形態の短ゲートＴＦＥＴは、マルチゲートＦＥＴデバイス（例えば、ＦｉｎＦＥＴデバイス）と類似した三重(triple)ゲート構造を含んでもよい。（短）ゲートは、少なくとも１つのソース領域の上部および側壁に少なくとも部分的に位置して、ソース−チャネル領域の界面の平面まで延びており、任意には、チャネル領域の上部および側壁で延びているが、少なくとも１つのドレイン領域の上部および側壁には延びていない。

本発明の（さらに他の）実施形態によれば、短ゲートＴＦＥＴ構造は、例えば、垂直ＮＷ−ＴＦＥＴなどの垂直デバイスにおいて特に魅力的な全周(all-around)ゲート構造でもよい。前期全周短ゲートは、少なくとも１つのソース領域の周囲に少なくとも部分的に位置して、ソース−チャネル領域の界面の平面まで延びており、任意には、少なくとも１つのチャネル領域の周囲に延びているが、少なくとも１つのドレイン領域の周囲には延びていない。

本発明の実施形態の短ゲートＴＦＥＴは、ｐ型チャネルドーピング、ｎ型チャネルドーピング、真性(intrinsic)ドーピングを含むチャネルドーピングから独立した全てのＴＦＥＴの実施にさらに応用可能である。

本発明の実施形態の短ゲートＴＦＥＴは、チャネル材料と異なる、及び／又はドレイン材料と異なるソース材料を備えたＴＦＥＴや、チャネル材料と異なるドレイン材料を備えたＴＦＥＴなど、ソース材料、チャネル材料、およびドレイン材料として用いる半導体材料から独立した全てのＴＦＥＴの実施にさらに応用可能である。

可能な半導体材料は、これに限定されないが、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはカーボンナノチューブを含む。

本発明の実施形態の短ゲートＴＦＥＴは、さらに、ゲート誘電体材料および厚さから独立した全てのＴＦＥＴの実施に応用可能である。可能なゲート誘電体材料は、これに限定されないが、シリコンベースの酸化物（例えば、二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率(high-k)酸化物（例えば、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒなどの遷移金属の酸化物、窒化酸化物、シリケート(silicate)、窒化シリケート）を含む。

本発明の実施形態によれば、短ゲートＴＦＥＴは、追加のゲート構造を有することができる。チャネルの未被覆部分（Ｌ_{ｎｏ ｏｖｅｒｌａｐ}）は、第２ゲートを組み込む可能性を提供している。前記第２ゲート構造は、単一または二重のゲートとすることができる（図８Ａと図８Ｂに類似）。

図９Ａは、本発明の実施形態に係る、第２（短）ゲート構造をチャネル残部に有する（二重）短ゲートｎ型ＴＦＥＴ構造の断面を示す。前記追加の（短）ゲートは、チャネル領域の一部だけを覆い、ドレイン領域を覆っていない。第１ゲート１４（ソース１と、任意にはチャネルの一部を覆う）は、トンネル障壁をオンまたはオフにし、第２ゲート１５は、従来のＭＯＳＦＥＴと同様にチャネルを開閉する。両方のゲートの下方にあるゲート誘電体は、短ゲートＴＦＥＴ構造の全体長さを覆うことができる。

このデバイスは、第１ゲート１４がオフ位置にあるとき、あるいは第２ゲート１５がオフ位置にあるとき、オフになる。このデバイスは、両方のゲート１４，１５がオン位置にあるとき、オンになる。このデバイスによって実施される論理関数は、（（ゲート１）ＡＮＤ（ゲート２））である。その電気的等価回路は、ＭＯＳＦＥＴと直列接続されたＴＦＥＴである。

図９Ｂは、ソース領域１が高濃度でｎ型ドープされ、ドレイン領域が高濃度でｐ型ドープされ、ｐ型ＴＦＥＴを実現している、図９Ａの相補型構造１０８を示す。

本発明の実施形態によれば、短ゲートＴＦＥＴは、ＮＷ（ナノワイヤ）を含む。長手軸に対して垂直なＮＷの直径は、１ｎｍ〜５００ｎｍの範囲でもよく、例えば、２ｎｍ〜２００ｎｍでもよい。長手軸に沿ったＮＷの長さは、５ｎｍ〜５０μｍの範囲でもよく、例えば、１０ｎｍ〜５μｍでもよい。

実施形態によれば、本発明の短ゲートＴＦＥＴは、ヘテロセクションをさらに含むＮＷ−ＴＦＥＴでもよい。図１０Ａは、ヘテロセクション３０を含む先行技術のＮＷ−ＴＦＥＴ構造の断面を示し、図１０Ｂは、本発明の実施形態に係る、ヘテロセクション３０を含む短ゲートＮＷ−ＴＦＥＴの断面を示す。

前記ヘテロセクションは、全体的な半導体材料、即ち、短ゲートＴＦＥＴのソース−チャネル−ドレイン材料とは異なる半導体材料（ヘテロセクション材料と称する）で作製してもよい。前記ヘテロセクションは、高濃度でドープしてもよく、ソース領域（またはドレイン領域）とチャネル領域との間に位置してもよい。代替として、前記ヘテロセクションは、Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔなどの金属またはこれらの合金、シリサイド(silicide)、ゲルマニウム化物(germanide)、ＴａＮ，ＴｉＮなどの窒化金属、ＲｕＯ_２，ＲｅＯ_２などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ_２などのシリサイド化金属、ゲルマニウム化金属及び／又はこれらの合金および混合物で作製できる。

本発明の実施形態の短ゲートＮＷ−ＴＦＥＴでのヘテロセクション（半導体）材料は、全体的な半導体材料に対して欠陥無しの界面を有し、全体的な半導体材料、即ち、短ゲートＴＦＥＴのソース−チャネル−ドレイン材料の格子定数と異なる格子定数を有する材料で作製してもよい。

前記ヘテロセクション半導体材料は、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物のうち少なくとも１つから選択してもよい。特定の実施形態では、ヘテロセクション半導体材料は、ゲルマニウムまたはＳｉ_１−ｘＧｅ_ｘ（ｘ＞０．５）でもよい。

短ゲートＮＷ−ＴＦＥＴの短ゲートは、少なくとも１つのソース領域の少なくとも一部を覆い、ソース−チャネル領域の界面の平面まで延びており、任意には、ヘテロセクションの一部または全体を覆い、任意には、少なくとも１つのチャネル領域の一部を覆い、ドレイン領域を覆っていない。

ヘテロセクションの長さは、１ｎｍ〜５０ｎｍの範囲でもよく、例えば、２ｎｍ〜１０ｎｍでもよい。本発明の実施形態の短ゲートＴＦＥＴでのヘテロセクションのドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

本発明の実施形態の短ゲートＴＦＥＴは、ゲート電極の下方にあるゲート誘電体をさらに含んでもよい。前記ゲート誘電体は、少なくとも１つのソース領域の少なくとも一部を覆い、ソース−チャネル領域の界面の平面まで延びており、任意には、少なくとも１つのチャネル領域の一部を覆う。ゲート誘電体は、ゲート電極でも覆われたソース領域およびチャネル領域の少なくとも一部を覆う。ゲート誘電体は、任意には、ゲート電極で覆われていないチャネル領域およびドレイン領域の一部も覆ってもよい。

特定の実施形態では、ゲート誘電体は、シリコンベースの酸化物（例えば、二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率(high-k)酸化物（例えば、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒなどの遷移金属の酸化物、窒化酸化物、シリケート(silicate)、窒化シリケート）のうちの少なくとも１つから選択できる。特定の実施形態では、ゲート酸化物は、ハフニウム酸化物などの高誘電率(high-k)酸化物である。ゲート誘電体、例えば、ゲート酸化物の厚さは、０．５ｎｍ〜２０ｎｍの範囲でもよい。

本発明の実施形態において、ゲート電極は、導電性材料で作製してもよい。導電性材料は、ポリシリコン、ポリゲルマニウム、Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔなどの金属およびこれらの合金、ＴａＮ，ＴｉＮなどの金属窒化物、ＴａＳｉＮなどの金属シリコン窒化物、ＲｕＯ_２，ＲｅＯ_３などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ，ＴｉＳｉ_２などの完全シリサイド化金属（ＦＵＳＩ）、完全ゲルマニウム化金属（ＦＵＧＥ）のうちの少なくとも１つから選択できる。ゲート電極材料は、特定のゲート仕事関数が得られるように選んでもよい。

特定の実施形態では、本発明の短ゲートＴＦＥＴにおいて、少なくとも１つのソース領域は、高濃度にｐドープ（またはｎドープ）した半導体材料で作製してもよい。

特定の実施形態では、本発明の短ゲートＴＦＥＴにおいて、少なくとも１つのドレイン領域は、高濃度にｎドープ（またはｐドープ）した半導体材料で作製してもよい。

本発明の幾つかの実施形態の短ゲートＴＦＥＴにおいて、ソース領域およびドレイン領域のドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

特定の実施形態では、本発明の短ゲートＴＦＥＴにおいて、少なくとも１つのチャネル領域は、低濃度にｎドープ（またはｐドープ）した半導体材料で作製してもよく、ソース領域とドレイン領域の間に位置している。

本発明の実施形態の短ゲートＴＦＥＴにおいて、チャネル領域のドーピングレベルは、アンドープから１０^１６／ｃｃまでの範囲でもよく、例えば、アンドープから５×１０^１４／ｃｃまでの範囲でもよい。

特定の実施形態では、本発明の短ゲートＴＦＥＴにおいて、ソース−チャネル−ドレイン構造の半導体材料は、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはカーボンナノチューブのうちの少なくとも１つから選択できる。

本発明の幾つかの実施形態の短ゲートＴＦＥＴは、ソース領域およびドレイン領域の各々での電気コンタクトをさらに含んでもよい。ソース領域およびドレイン領域の各々での電気コンタクトは、シリサイド含有構造（ＮｉＳｉ，ＣｏＳｉ_２，ＴｉＳｉ_２，…）、ゲルマニウム化物含有構造、金属含有構造、ポリシリコン、またはこれらの組合せのうちの少なくとも１つから選択できる導電性材料で作製してもよい。特定の実施形態では、ソース領域およびドレイン領域の各々での前記電気コンタクトは、シリサイドと金属の組合せでもよい。

本発明の第２態様では、短ゲートＴＦＥＴの製造方法が提供される。以下、本発明の実施形態に係る方法は、図４（断面）に示すような１つの短（二重）ゲート構造を含む短ゲートＴＦＥＴについて説明する。これは本発明を限定するものでなく、該方法が、上述したような代替の短ゲートＴＦＥＴ構造（例えば、ナノワイヤ、第２ゲート構造など）を作成するためにも適用できることと理解すべきである。

短ゲートＴＦＥＴを製造するための特定のプロセス方法は、図１１に示すフローチャート２００において概略的に示しており、詳細は後述している（図４での断面を参照）。しかしながら、これは、本発明の実施形態に係る短ゲートＮＷ−ＴＦＥＴデバイスを形成するために適切な方法の一例に過ぎず、以下に説明するプロセスステップの順序は、本発明を限定するものでないことと理解すべきである。

第１ステップ２１０において、基板が用意される。好ましくは、前記基板は、例えば、シリコン基板やシリコン・オン・インシュレータ（ＳＯＩ）基板などの半導体基板であるが、例えば、ガラス、セラミックなど、何れか他の適切な基板も同様に使用できる。本発明の実施形態によれば、前記基板内あるいは前記基板の上部に、ドレインコンタクト２７を作成する。ドレインコンタクト２７は、導電性材料で作製してもよく、例えば、前記ドレインコンタクト２７は、シリサイド含有構造（ＮｉＳｉ，ＣｏＳｉ_２，ＴｉＳｉ_２，…）、ゲルマニウム化物含有構造、金属含有構造、ポリシリコン、または上記材料の組合せでもよい。例えば、導電性酸化物や導電性ポリマーで作製したドレインコンタクト２７も開示されている。特定の実施形態では、ドレインコンタクト２７は、シリサイド含有構造でもよい。

次のステップ２１１において、少なくとも１つのｎ（またはｐ）ドープしたドレイン領域、１つのチャネル領域、および１つのｐ（またはｎ）ドープしたソース領域を有するソース−チャネル−ドレイン構造が形成される。例えば、ＣＶＤ（化学気相成長法）、ＭＯＣＶＤ（有機金属化学気相成長法）、ＰＥＣＶＤ（プラズマ化学気相成長法）などの成膜技術が使用できる。代替として、エッチング技術が使用でき、これにより前記構造が基板にエッチング加工される。

ソース−チャネル−ドレイン構造にドレイン領域２２、チャネル領域２１およびソース領域２０を形成するために、異なるドーピングレベルおよび異なるドーピングタイプを備えた異なる領域を作成する必要がある。これらの異なる領域は、成膜プロセス中にドープして、ｎ型領域やｐ型領域を得ることができる。代替として、ドーピングは、成膜後に追加のドーピングステップを用いて実施してもよい。１つの特定の領域、例えば、ソース領域／ドレイン領域でのドーピングは、好ましくは、均一であるが、不均一なドーピングプロファイルを有するものでもよい。

ドレイン領域２２が作成される。前記ドレイン領域２２は、ｎ型ＴＦＥＴの場合、高濃度にｎドープした第１半導体材料で作製してもよい。あるいは、ｐ型ＴＦＥＴの場合、前記ドレイン領域は、高濃度にｐドープされる。本発明の実施形態では、ドレイン領域のドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲であり、例えば、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲である。

ＴＦＥＴのチャネル領域が形成される。本発明の実施形態では、前記チャネル領域は、好ましくは、第１半導体材料で作製してもよいが、他の適切／同等な材料も使用できる。本発明の実施形態では、チャネル領域のドーピングレベルは、アンドープから１０^１６／ｃｃまでの範囲でもよく、例えば、アンドープから５×１０^１４／ｃｃドーピングまでの範囲でもよい。

チャネル領域の次に、ソース領域２０が作成される。前記ソース領域２０は、第１半導体材料で作製してもよいが、他の適切／同等な材料も使用できる。半導体材料は、ｎ型ＴＦＥＴの場合、高濃度にｐドープしてもよい（あるいは、ｐ型ＴＦＥＴの場合、前記ソース領域は高濃度にｎドープしてもよい）。ソース領域のドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

ステップ２１３において、短ゲート構造がソース−チャネル−ドレイン構造の側壁の一部に形成され、より詳細には、ＴＦＥＴのタイプ（プレーナ、ＭＵＧＦＥＴ、水平型…）に依存して、単一ゲート構造、二重ゲート構造、または三重ゲート構造が形成できる。最初に、ゲート誘電体（酸化物）２９が成膜される。前記ゲート誘電体は、少なくともゲート電極の全長の下に位置しているが、ＴＦＥＴ構造、即ち、下にあるソース−チャネル−ドレイン構造の全長までを覆ってもよい。そして、ステップ２１４において、ゲート電極２４が、前記ゲート誘電体２９の上部に成膜される。ゲート電極は、ソース領域の少なくとも一部を覆い、少なくともソース−チャネル領域の界面まで延びており、任意には、チャネルに向いたゲート電極の端部とチャネル−ドレイン界面の平面との間に有限な距離が存在するように、チャネル領域の一部まで延びており、ドレイン領域でのゲート電極による被覆が無いようにしている。

ゲート酸化物２９は、シリコンベースの酸化物（例えば、二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率(high-k)酸化物（例えば、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒなどの遷移金属の酸化物、窒化酸化物、シリケート(silicate)、窒化シリケート）のうちの少なくとも１つから選択できる。特定の実施形態では、ゲート酸化物は、ハフニウム酸化物などの高誘電率(high-k)酸化物である。ゲート誘電体、例えば、ゲート酸化物の厚さは、好ましくは、０．５ｎｍ〜２０ｎｍの範囲である。

ゲート電極２４は、導電性材料で作製してもよく、例えば、ポリシリコン、ポリゲルマニウム、Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔなどの金属およびこれらの合金、ＴａＮ，ＴｉＮなどの金属窒化物、ＴａＳｉＮなどの金属シリコン窒化物、ＲｕＯ_２，ＲｅＯ_３などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ，ＴｉＳｉ_２などの完全シリサイド化金属（ＦＵＳＩ）、完全ゲルマニウム化金属（ＦＵＧＥ）、仕事関数可変(workfunction tunable)金属、特定のゲート仕事関数が得られる人工材料(engineered materials)のうちの少なくとも１つから選択してもよい。特定の実施形態では、前記ゲート電極は、選択したチャネル材料、ゲート誘電体材料、ゲート誘電体厚さおよびチャネルドーピングのために特別に設計した仕事関数を持つ金属で作製される。

ステップ２１５において、電気コンタクトがソース領域に形成される。前記電気コンタクトは、シリサイド含有構造（ＮｉＳｉ，ＣｏＳｉ_２，ＴｉＳｉ_２，…）、ゲルマニウム化物含有構造、金属含有構造、ポリシリコン、またはこれらの組合せのうちの少なくとも１つから選択される導電性材料で作製してもよい。特定の実施形態では、前記電気コンタクトは、シリサイドと金属の組合せでもよい。

ヘテロセクションを任意に備えた、短ゲートＮＷ−ＴＦＥＴを製造するためのプロセス方法の実施形態が図１２に示すフローチャート３００において概略的に示しており、詳細は後述している（図１０Ｂでの断面を参照）。しかしながら、これは、本発明の実施形態に係る短ゲートＮＷ−ＴＦＥＴデバイスを形成するために適切な方法の一例に過ぎず、以下に説明するプロセスステップの順序は、本発明を限定するものでないことと理解すべきである。

ステップ３１０において、基板が用意される。前記基板は、例えば、シリコン基板やシリコン・オン・インシュレータ（ＳＯＩ）基板などの半導体基板でもよいが、例えば、ガラス、セラミックなど、何れか他の適切な基板も同様に使用できる。本発明の実施形態によれば、前記基板内あるいは前記基板の上部に、ドレインコンタクト２７を作成する。ドレインコンタクト２７は、導電性材料で作製してもよく、例えば、前記ドレインコンタクト２７は、シリサイド含有構造（ＮｉＳｉ，ＣｏＳｉ_２，ＴｉＳｉ_２，…）、ゲルマニウム化物含有構造、金属含有構造、ポリシリコン、または上記材料の組合せでもよい。例えば、導電性酸化物や導電性ポリマーで作製したドレインコンタクト２７も開示されている。ドレインコンタクト２７が金属含有構造である場合、ナノワイヤ材料とオーミックコンタクトを形成する全ての金属、換言すると、チャネル材料の仕事関数と同等な仕事関数を有する全ての金属が、本発明の実施形態に従って使用できる。特定の実施形態では、ドレインコンタクト２７は、シリサイド含有構造である。ドレインコンタクト２７は、ナノワイヤを成長させるための開始ポイントとすることができ、同時に、ナノワイヤ成長のための触媒として機能し得る。しかしながら、後者は必須はない。

ドレインコンタクト２７が、後続のナノワイヤ成長のための触媒として使用できない場合、ステップ３１１において、ドレインコンタクトの上に触媒を堆積させる必要がある。さらに、触媒粒子の必要条件は、ナノワイヤを形成するために用いる技術に依存している。

次のステップ３１２において、例えば、ＶＬＳ(Vapor-Liquid-Solid)法を用いて、ナノワイヤを成長させる。しかし、本発明の実施形態に従ってナノワイヤを形成するために、当業者に知られた何れか他の適切な技術を用いてもよい。ナノワイヤは、例えば、ＣＶＤ（化学気相成長法）、ＭＯＣＶＤ（有機金属化学気相成長法）、ＰＥＣＶＤ（プラズマ化学気相成長法）などの技術を用いて成長させてもよい。代替として、ＰＬＤ（パルスレーザ成長法）、ＥＣＤ（電気化学析出法），電子ビーム、またはＭＢＥ（分子ビーム成長法）を用いて、ナノワイヤを成長させてもよい。

ナノワイヤの成長の際、異なるドーピングレベルおよび異なるドーピングタイプを備えた異なる領域を作成して、ドレイン領域２２、チャネル領域２１、ソース領域２０、（任意に）ナノワイヤのヘテロセクション３０を形成する。ナノワイヤにおける異なる領域は、成膜プロセス中にドープして、ｎ型領域やｐ型領域を得ることができる。代替として、ナノワイヤのドーピングは、ナノワイヤの成長後に追加のドーピングステップを用いて実施してもよい。１つの特定の領域、例えば、ソース領域／ドレイン領域でのドーピングは、好ましくは、均一であるが、不均一なドーピングプロファイルを有するものでもよい。

ナノワイヤの成長の際、ドレイン領域２２が作成される。前記ドレイン領域２２は、ｎ型ＮＷ−ＴＦＥＴの場合、高濃度にｎドープした第１半導体材料で作製してもよい。あるいは、ｐ型ＮＷ−ＴＦＥＴの場合、前記ドレイン領域は、高濃度にｐドープされる。ドレイン領域のドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

ＮＷ−ＴＦＥＴのチャネル領域は、ナノワイヤに形成される。前記チャネル領域は、第１半導体材料で作製してもよいが、他の適切／同等な材料も使用できる。チャネル領域のドーピングレベルは、アンドープから１０^１６／ｃｃまでの範囲でもよく、例えば、アンドープから１０^１４／ｃｃドーピングまでの範囲でもよい。

任意には、ステップ（例えば、ｎ型ＮＷ−ＴＦＥＴを作成するため）において、ヘテロセクション３０を形成してもよい。ヘテロセクション３０は、ナノワイヤのチャネル領域２１を形成するために用いられる第１半導体材料の格子定数と比べて、異なる格子定数を有するような第２半導体材料で作製してもよい。前記第２半導体材料は、高濃度にドープしてもよい。第２半導体材料は、Ｓｉ，Ｇｅ，ＣなどのＩＶ族材料およびこれらの二元化合物、またはＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，ＮなどのＩＩＩ−Ｖ族材料およびこれらの二元化合物、三元化合物、四元化合物、またはＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，ＯなどのＩＩ−ＶＩ族材料およびこれらの二元化合物、三元化合物、四元化合物のうちの少なくとも１つから選択できる。

特定の実施形態では、前記第２半導体材料は、ゲルマニウムまたはＳｉ_１−ｘＧｅ_ｘ（ｘ＞０．５）である。ヘテロセクションのドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

代替として、前記ヘテロセクションは、金属（Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔ、またはこれらの合金）、シリサイド(silicide)、ゲルマニウム化物(germanide)、ＴａＮ，ＴｉＮなどの窒化金属、ＲｕＯ_２，ＲｅＯ_２などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ_２などのシリサイド化金属、ゲルマニウム化金属、又はこれらの合金または混合物で作製できる。

あるステップにおいて、ソース領域２０は、チャネル領域の上部（または、ヘテロセクションが存在していれば、ヘテロセクションの上部）に作成される。前記ソース領域２０は、ｎ型ＮＷ−ＴＦＥＴの場合、高濃度にｐドープした第１半導体材料で作製してもよい（あるいは、ｐ型ＮＷ−ＴＦＥＴの場合、前記ソース領域は高濃度にｎドープされる）。ソース領域のドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲でもよく、例えば、１０^１９／ｃｃ〜５×１０^２０／ｃｃの範囲でもよい。

ステップ３１３，３１４において、ゲート構造がナノワイヤの側壁に形成してもよく、より詳細には、例えば、全周ゲート構造とする。最初に、ゲート誘電体（酸化物）２９を成膜してもよい。前記ゲート誘電体は、少なくともゲート電極（後で形成する）の全長の下に位置しているが、ＮＷ−ＴＦＥＴ構造の全長までを覆ってもよい。そして、ゲート電極２４が、前記ゲート誘電体２９の上部に成膜される。ゲート電極は、ソース領域の少なくとも一部を覆い、少なくともソース−チャネル領域の界面まで延びており、任意には、チャネルに向いたゲート電極の端部とチャネル−ドレイン界面の平面との間に有限な距離が存在するように、チャネル領域の一部まで延びており、ドレイン領域でのゲート電極による被覆が無いようにしている。

ゲート誘電体２９は、酸化物でもよく、例えば、シリコンベースの酸化物（例えば、二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率(high-k)酸化物（例えば、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒなどの遷移金属の酸化物、窒化酸化物、シリケート(silicate)、窒化シリケート）のうちの少なくとも１つから選択できる。特定の実施形態では、前記ゲート酸化物は、ハフニウム酸化物などの高誘電率(high-k)酸化物である。ゲート誘電体、例えば、ゲート酸化物の厚さは、好ましくは、０．５ｎｍ〜２０ｎｍの範囲である。

ゲート電極２４は、導電性材料で作製してもよく、例えば、ポリシリコン、ポリゲルマニウム、Ａｌ，Ｗ，Ｔａ，Ｔｉ，Ｒｕ，Ｐｄ，Ｒｈ，Ｒｅ，Ｐｔなどの金属およびこれらの合金、ＴａＮ，ＴｉＮなどの金属窒化物、ＴａＳｉＮなどの金属シリコン窒化物、ＲｕＯ_２，ＲｅＯ_３などの導電性酸化物、ＣｏＳｉ_２，ＮｉＳｉ，ＴｉＳｉ_２などの完全シリサイド化金属（ＦＵＳＩ）、完全ゲルマニウム化金属（ＦＵＧＥ）、仕事関数可変(workfunction tunable)金属、特定のゲート仕事関数が得られる人工材料(engineered materials)のうちの少なくとも１つから選択してもよい。特定の実施形態では、前記ゲート電極は、選択したチャネル材料、ゲート誘電体材料、ゲート誘電体厚さおよびチャネルドーピングのために特別に設計した仕事関数を持つ金属で作製してもよい。

ステップ３１５において、電気コンタクトがソース領域に形成される（ナノワイヤの上部に位置する）。前記電気コンタクトは、シリサイド含有構造（ＮｉＳｉ，ＣｏＳｉ_２，ＴｉＳｉ_２，…）、ゲルマニウム化物含有構造、金属含有構造、ポリシリコン、またはこれらの組合せのうちの少なくとも１つから選択される導電性材料で作製してもよい。特定の実施形態では、前記電気コンタクトは、シリサイドと金属の組合せである。

ナノワイヤが成長プロセスの際にドープされない場合、特別なドーピングステップが必要になるであろう。例えば、ドーパント元素の注入、そして、例えば、アニールによるドーパント元素の活性化が、ナノワイヤにｎ型領域またはｐ型領域を実現するために適用できる。代替として、ドーパント層とも称される、ドーパント元素を含む層を成膜可能であり、あるいは、例えば、電気化学析出法を用いてドーパント金属がナノワイヤ領域の上に選択的に成膜可能である（不図示）。そして、ドーパント元素をナノワイヤ領域の中に導入されるようにアニールステップを適用してもよく、これによりｎ型領域またはｐ型領域が得られる。

短ゲートＮＷ−ＴＦＥＴを得るための全体のプロセス順序は、例えば、図１２に示すように、そして前回のステップで説明したように、繰り返し可能であり、第２の短ゲートＮＷ−ＴＦＥＴ構造を、ソースコンタクト上で始まる既存のＮＷ−ＴＦＥＴ構造の上部に構築することができる。第１のＮＷ−ＴＦＥＴ構造がｎ型ＮＷ−ＴＦＥＴ構造である場合、第２の構造は、例えば、ｐ型ＮＷ−ＴＦＥＴ構造でもよい。

実施例１． オールシリコンの短ゲートＴＦＥＴの特性を決定するために、デバイスシミュレータＭＥＤＩＣＩを用いて行ったシミュレーション

オールシリコンの短ゲートＴＦＥＴの特性を決定するために、デバイスシミュレータ「ＭＥＤＩＣＩ」を用いてシミュレーションを実施する。シミュレーションに用いた短ゲートＴＦＥＴ構造は、図４に示す。短ゲートＴＦＥＴ構造は、２次元的であり、二重ゲートを有する。中心部の高さ（ゲート誘電体２９の間）は２０ｎｍ、ゲート誘電体（ハフニウム酸化物）の高さは４ｎｍである。チャネル領域の長さは、一実施形態において１００ｎｍであり、他の実施形態において１０００ｎｍである。

短ゲートＴＦＥＴ構造において、電気的性能について考慮される最も重要な寸法は、短ゲートの長さＬ_ｇａｔｅ＝３０ｎｍ（短ゲート）、フルゲート（チャネルの完全被覆）、チャネル領域の長さであり、これは本例の上記実施形態では１００ｎｍまたは１０００ｎｍである。ゲート−ソースのオーバーラップは、本例では、５ｎｍである。

さらに、重要なパラメータは、ソース領域およびドレイン領域のドーピングである。ソース領域のドーピングは、本例ではｐ型ドーピングであり、ドーピングレベルは１０^２０／ｃｃである。ドレイン領域のドーピングは、本例ではｎ型ドーピングであり、ドーピングレベルは１０^２０／ｃｃである。チャネル領域のドーピングは、低濃度ドープである限り、あまり重大ではない。本シミュレーション例で用いたチャネル領域のドーピングレベルは、ｐ型で、１０^１５／ｃｃである。

図５は、フルゲートまたは部分ゲート（ゲート長さ＝３０ｎｍ）を有する１００ｎｍと１０００ｎｍのチャネルを備えたオールシリコンＴＦＥＴについて、ドレイン電圧Ｖ_ＤＳ＝１Ｖを印加した後、シミュレーションを行った出力特性を示す。図面は、ドレイン電流Ｉ_ＤＳを、ゲート電圧Ｖ_ＧＳ（−０．５Ｖから１Ｖまで変化）の関数として示す。

オフ電流は極めて低い。しかしながら、フルゲートを持つ構成については、両極性挙動の始まりが既に観測できている。オン電流は、１００ｎｍチャネルを持つ２つの構成について同じであり、これは、より短いゲートを有することによる性能劣化が無いことを意味している。１０００ｎｍチャネルのオン電流は、短ゲート構成についてより小さく、ゲートが総チャネル長さと比べて短すぎる場合、オン電流およびＴＦＥＴの性能に影響を及ぼすことを示している。

実施例２． オールゲルマニウムの短ゲートＴＦＥＴの特性を決定するために、デバイスシミュレータＭＥＤＩＣＩを用いて行ったシミュレーション

オールゲルマニウムの短ゲートＴＦＥＴの特性を決定するために、デバイスシミュレータ「ＭＥＤＩＣＩ」を用いてシミュレーションを実施する。シミュレーションに用いた短ゲートＴＦＥＴ構造は、図４に示す。短ゲートＴＦＥＴ構造は、２次元的であり、二重ゲートを有する。中心部の高さ（ゲート誘電体２９の間）は２０ｎｍ、ゲート誘電体（ハフニウム酸化物）の高さは４ｎｍである。チャネル領域の長さは１００ｎｍであり、短ゲートの長さは９５ｎｍ（＝ソースとのオーバーラップ５ｎｍ、ゲートとドレイン電極との間の１０ｎｍギャップ）、これに対して、フルゲート（１００ｎｍ＋２×５ｎｍ（ゲート／ソースおよびゲート／ドレインのオーバーラップ）または完全被覆）である。

短ゲートＴＦＥＴ構造において、電気的性能について考慮される最も重要な寸法は、短ゲートの長さＬ_ｇａｔｅ＝９５ｎｍ（短ゲート）、フルゲートＬ_ｇａｔｅ＝１１０ｎｍ（チャネルの完全被覆）、チャネル領域の長さである。

さらに、重要なパラメータは、ソース領域およびドレイン領域のドーピングである。ソース領域のドーピングは、本例ではｐ型ドーピングであり、ドーピングレベルは１０^２０／ｃｃである。ドレイン領域のドーピングは、本例ではｎ型ドーピングであり、ドーピングレベルは１０^２０／ｃｃである。チャネル領域のドーピングは、低濃度ドープである限り、あまり重大ではない。本シミュレーション例で用いたチャネル領域のドーピングレベルは、ｎ型で、１０^１３／ｃｃである。チャネル領域のドーピングは、低濃度ドープである限り、あまり重大ではない。

図６は、フルゲートまたは部分ゲート（ゲート長さ＝９５ｎｍ）を有する１００ｎｍチャネルを備えたオールゲルマニウムＴＦＥＴについて、ドレイン電圧Ｖ_ＤＳ＝１Ｖを印加した後、シミュレーションを行った出力特性を示す。図面は、ドレイン電流Ｉ_ＤＳを、ゲート電圧Ｖ_ＧＳ（−０．５Ｖから１Ｖまで変化）の関数として示す。

オフ電流は、フルゲートを備えた構成より、短ゲートを備えた構成では４桁小さい。従って、短ゲートＴＦＥＴは、両極性挙動を著しく低減している。オン電流は、２つの構成について同じであり、これは、より短いゲートを有することによる性能劣化が無いことを意味している。

（先行技術）ゲートはチャネル領域と重なり合って、ＴＦＥＴ構造のソース領域およびドレイン領域との小さなオーバーラップを含む、従来のＴＦＥＴ構造の断面を示す。 図２Ａは、ゲートは、ドレインと整列したり、ドレインを覆ったりせず、ソースの一部およびチャネルの一部と重なり合うだけである、本発明の実施形態に係るＴＦＥＴ構造の断面を示す。図２Ｂは、本発明の実施形態に係るＴＦＥＴ構造（図２Ａに示す）が、ｎ−ｉ−ｎ抵抗器と直列接続されたｐｎトンネルダイオードによって近似できることを示す。 （先行技術）ゲートはチャネル領域全体と重なり合って、ＴＦＥＴ構造のソース領域およびドレイン領域との小さなオーバーラップを含む、従来のＴＦＥＴ構造のより詳細な断面を示す。 ゲートは、ドレインと整列したり、ドレインを覆ったりせず、ソースの一部および、図示した実施形態では、チャネルの一部と重なり合うだけである、本発明の実施形態に係るＴＦＥＴ構造のより詳細な断面を示す。 本発明の実施形態に係るフルゲートまたは部分ゲート（ゲート長さ＝３０ｎｍ）を有する１００ｎｍと１０００ｎｍのチャネルを備えたオールシリコンＴＦＥＴについて、ドレイン電圧Ｖ_ＤＳ＝１Ｖを印加した後、シミュレーションを行った出力特性を示す。図面は、ドレイン電流Ｉ_ＤＳを、ゲート電圧Ｖ_ＧＳ（−０．５Ｖから１Ｖまで変化）の関数として示す。 本発明の実施形態に係るフルゲートまたは部分ゲート（ゲート長さ＝９５ｎｍ、ゲート−ソースのオーバーラップが５ｎｍ）を有する１００ｎｍチャネルを備えたオールゲルマニウムＴＦＥＴについて、ドレイン電圧Ｖ_ＤＳ＝１Ｖを印加した後、シミュレーションを行った出力特性を示す。図面は、ドレイン電流Ｉ_ＤＳを、ゲート電圧Ｖ_ＧＳ（−０．５Ｖから１Ｖまで変化）の関数として示す。 ２つのチャネル領域と２つのドレインセクションを有し、ゲートは、ソースセクションと重なり合うだけで、チャネル領域とは重なっていない本発明の実施形態のＴＦＥＴ構造の代替の断面を示す。 図８Ａは、本発明の実施形態に係る二重ゲートＴＦＥＴ構造の断面と、対比して、本発明の実施形態に係る（プレーナ技術による）単一ゲートＴＦＥＴ構造（図８Ｂ）の断面を示す。 図９Ａは、チャネル領域の一部だけを覆う第２（短）ゲート構造をチャネルの残部に有する、本発明の実施形態に係る（二重）短ゲートＴＦＥＴ構造（ｎ型ＴＦＥＴとして機能する）の断面を示す。図９Ｂは、本発明の実施形態に係る、図９Ａの相補型構造（ｐ型ＴＦＥＴとして機能する）を示す。 図１０Ａは、ＮＷ−ＴＦＥＴ構造の断面を示す。図１０Ｂは、本発明の実施形態に係る短ゲートＮＷ−ＴＦＥＴの断面を示す。 短ゲートＴＦＥＴを製造するための本発明の実施形態に係るプロセス方法のフローチャートである。 短ゲートＮＷ−ＴＦＥＴを製造するための本発明の実施形態に係るプロセス方法のフローチャートである。

Claims (22)

1. ・ソース−チャネル−ドレイン構造と、
   ・ゲート電極とを備えたトンネル電界効果トランジスタであって、
   該ソース−チャネル−ドレイン構造は、少なくとも１つのドープしたソース領域と、少なくとも１つのドープしたドレイン領域と、少なくとも１つのソース領域と少なくとも１つのドレイン領域の間に位置しており、ソース領域とのソース−チャネル界面、およびドレイン領域とのドレイン−チャネル界面を形成する少なくとも１つのチャネル領域とを備え、
   該ゲート電極は、少なくとも１つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びており、ゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在して、ドレイン領域でのゲート電極による被覆が無いようにした、トンネル電界効果トランジスタ。
2. ソース−チャネル−ドレイン構造の１つのソース領域の少なくとも一部を、その長手方向に沿って覆うゲート誘電体をさらに備え、
   該ゲート誘電体は、ソース−チャネル−ドレイン構造とゲート電極との間に存在しており、
   該ゲート電極は、前記ゲート誘電体を越えて延びていないようにした、請求項１記載のトンネル電界効果トランジスタ。
3. 前記ソース−チャネル−ドレイン構造は、プレーナ構造であり、
   前記ゲート電極は、プレーナ型ソース−チャネル−ドレイン構造の上部に位置している単一ゲート構造である請求項１または２記載のトンネル電界効果トランジスタ。
4. 前記ソース−チャネル−ドレイン構造は、水平構造であり、
   前記ゲート電極は、前記水平ソース−チャネル−ドレイン構造の側壁に位置している二重ゲート構造である請求項１〜３のいずれかに記載のトンネル電界効果トランジスタ。
5. 前記ソース−チャネル−ドレイン構造は、水平構造であり、
   前記ＴＦＥＴは、三重ゲートＦＥＴであり、
   前記ゲート電極は、三重ゲートＦＥＴのソース−チャネル−ドレイン構造の側壁および上部に位置している三重ゲート構造である請求項１〜４のいずれかに記載のトンネル電界効果トランジスタ。
6. 前記ソース−チャネル−ドレイン構造は、水平構造または垂直構造であり、
   前記ゲート電極は、前記水平または垂直ソース−チャネル−ドレイン構造の周囲にある全周ゲート構造である請求項１〜５のいずれかに記載のトンネル電界効果トランジスタ。
7. 前記ＴＦＥＴは、ナノワイヤＴＦＥＴであり、
   前記ナノワイヤは、少なくともＴＦＥＴのチャネルを形成しており、
   ゲート電極は、全周ゲート構造である請求項１〜６のいずれかに記載のトンネル電界効果トランジスタ。
8. 前記トンネル電界効果トランジスタは、ソース−チャネル−ドレイン構造にヘテロセクションを含むナノワイヤＴＦＥＴであり、
   前記ヘテロセクションは、ＴＦＥＴのソース−チャネル−ドレイン構造の全体的な半導体材料と異なる半導体材料で作製されている請求項１〜７のいずれかに記載のトンネル電界効果トランジスタ。
9. 前記ヘテロセクションの長さは、１ｎｍ〜５０ｎｍの範囲である請求項８記載のトンネル電界効果トランジスタ。
10. ヘテロセクションのドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲である請求項８または９記載のトンネル電界効果トランジスタ。
11. チャネル領域の残部に、第２の短ゲート構造をさらに含む請求項１〜１０のいずれかに記載のトンネル電界効果トランジスタ。
12. 前記少なくとも１つのソース領域は、第１のドーパントでドープされた半導体材料で作製され、
    前記少なくとも１つのドレイン領域は、第２のドーパントでドープされた半導体材料で作製され、
    ソース領域およびドレイン領域の前記ドーピングレベルは、１０^１８／ｃｃ〜１０^２１／ｃｃの範囲である請求項１〜１１のいずれかに記載のトンネル電界効果トランジスタ。
13. 前記少なくとも１つのチャネル領域は、アンドープから１０^１６／ｃｃまでの範囲のドーピングレベルでドープされた半導体材料で作製されている請求項１〜１２のいずれかに記載のトンネル電界効果トランジスタ。
14. ＴＦＥＴにおけるチャネル領域の長さ（Ｌ_{ｃｈａｎｎｅｌ}）は、５ｎｍ〜５０μｍの範囲である請求項１〜１３のいずれかに記載のトンネル電界効果トランジスタ。
15. ゲート電極の長さ（Ｌ_ｇａｔｅ）は、１ｎｍ〜５０μｍである請求項１〜１４のいずれかに記載のトンネル電界効果トランジスタ。
16. ゲート電極で覆われていないチャネル領域の長さ（Ｌ_{ｎｏ ｏｖｅｒｌａｐ}）は、１ｎｍからチャネル領域の全長までの範囲である請求項１〜１５のいずれかに記載のトンネル電界効果トランジスタ。
17. 下記ステップを含む、トンネル電界効果トランジスタを製造する方法。
    ・基板上に、半導体材料からなるソース−チャネル−ドレイン構造を設けるステップであって、前記構造は、少なくとも１つのドレイン領域、少なくとも１つのチャネル領域、および少なくとも１つのソース領域を有し、ソース−チャネル界面およびドレイン−チャネル界面が存在する。
    ・前記少なくとも１つのドレイン領域、少なくとも１つのチャネル領域、および少なくとも１つのソース領域を、所望のドーピングレベルで所望のドーパントタイプに選択的にドーピングを施すステップ。
    ・ソース−チャネル−ドレイン構造の上に、ゲート電極を設けるステップであって、前記ゲート電極は、少なくとも１つのソース領域の少なくとも一部を覆い、少なくともソース−チャネル界面まで延びており、チャネルに向いたゲート電極の端部とドレイン−チャネル界面の平面との間に有限な距離が存在して、ドレイン領域でのゲート電極による被覆が無いようにしている。
18. ソースコンタクトおよびドレインコンタクトを設けるステップをさらに含む請求項１７記載の方法。
19. トンネル電界効果トランジスタは、短ゲートＮＷ−ＴＦＥＴ半導体デバイスであり、
    ソース−チャネル−ドレイン構造は、半導体材料からなるナノワイヤ構造を成長させることによって設けるようにした請求項１７または１８記載の方法。
20. 前記ゲート電極は、少なくとも１つのソース領域の一部を覆い、ソース−チャネル領域の界面まで覆っている請求項１７〜１９のいずれかに記載の方法。
21. ソース−チャネル−ドレイン構造に、ヘテロセクションを設けるステップをさらに含み、ヘテロセクションは、トンネル電界効果トランジスタのソース−チャネル−ドレイン構造の全体的な半導体材料とは異なる半導体材料で作製されている請求項１９または２０記載の方法。
22. 請求項１〜１６のいずれかに記載のトンネル電界効果トランジスタを形成するための請求項１７〜２１のいずれかに記載の方法の使用。

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