JP2008532061A - 画素アドレッシング回路及び当該回路の制御方法 - Google Patents

Abstract

本発明は、画素アドレッシング回路及び上記回路の制御方法に関する。画素アドレッシング回路（１）は、供給電圧（Ｖｃｃ）の電極に対してあるダイオード（Ｄ）と直列に接続された２つの作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）と、それぞれがグリッドを含み、データ信号（Ｖｄａ，Ｖｄｂ）と関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）のグリッドとの間にそれぞれ接続された２つのスイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）を含む。スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のグリッドは、異なるアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）で同じものを供給する制御回路（２）の２つの異なる出力に接続される。アドレッシング回路（１）の制御方法は、例えば作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）の１つをダイオード制御アドレッシング位相に変え、その他の作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）を修復位相に変えるような、関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）をそれぞれブロック状態及び導通状態にすることができるアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）でスイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のグリッドを供給することに本質がある。

Description

本発明は、１画素毎に第１及び第２制御回路をそれぞれ含む画素アドレッシング回路であって、
−アモルファスシリコンから作られ、それぞれがゲートを含み、それぞれが供給電圧の電極に対して有機発光ダイオードと直列に接続された第１及び第２作動トランジスタと、
−それぞれがゲートを含み、それぞれが第１及び第２データ信号と前記関連した第１及び第２作動トランジスタのゲートとの間に接続された第１及び第２スイッチングトランジスタと、
−それぞれが前記第１及び第２作動トランジスタのゲートとその供給電圧電極の１つとの間に接続された第１及び第２キャパシタと、を含み、
前記アドレッシング回路は、同時に、個別に、交互に前記第１及び第２作動トランジスタのオフ及びオンを切り替えるように前記第１及び第２スイッチングトランジスタを制御するアドレッシング回路に関する。

本発明は、上記アドレッシング回路の制御方法にも関する。

有機発光ディスプレイ（ＯＬＥＤ）は、有機発光ダイオードの発光特性を用いる平面モニタである。電圧でアドレスされる液晶ディスプレイ（ＬＣＤ）とは異なり、ＯＬＥＤダイオードは、電流でアドレスされる。ＯＬＥＤモニタをＬＣＤモニタに用いられるものと同じ従来のアドレッシング構造で動作させるためには、電圧−電流変換回路が用いられなければならない。

図１に示されるように、従来の画素制御構造は、例えばＭＯＳＦＥＴ型の２つのトランジスタＴ１，Ｔ２、キャパシタＣ及びＯＬＥＤダイオードＤから構成される。トランジスタＴ１は、アナログ電圧制御電流発生器として動作する作動トランジスタである。作動トランジスタＴ１は、供給電圧Ｖｃｃの電極に対してダイオードＤと直列に接続される。ダイオードＤに流れる電流へのゲートに印加された作動電圧Ｖｇ１を変換する。キャパシタＣは、作動トランジスタＴ１のゲートと固定電位、例えばグラウンド、供給電圧Ｖｄｃ又はその他の電位との間に接続される。

トランジスタＴ２は、画素が選択されたか否かを画定するように設計され、２値のデジタル的な方法、すなわちオンポジション及びオフポジションで動作するスイッチングトランジスタである。スイッチングトランジスタＴ２は、そのゲートに印加され、トランジスタＴ２にそのオンポジションからオフポジション及びその逆に切り替えさせるアドレッシング電圧Ｖｇ２によって制御される。画素ダイオードＤのアドレッシングを可能にするスイッチングトランジスタＴ２は、データ信号Ｖｄと作動トランジスタＴ１のゲートとの間に接続される。スイッチングトランジスタＴ２がオンのときには、データ信号Ｖｄは、このように、これらの電圧信号をダイオードＤの照度を制御するように設計された電流へ変換する作動トランジスタＴ１のゲートに送信される。

トランジスタＴ１及びＴ２は、好ましくは、薄膜トランジスタ（ＴＦＴ）型のアモルファスシリコンＮＭＯＳトランジスタである。しかしながら、作動トランジスタＴ１が画素アドレッシング時間の９５％以上の間に電流発生器として動作するので、トランジスタＴ１の製造のためにアモルファスシリコンを利用することは、ダイオードＤのアドレッシングの間にこのトランジスタの劣化を引き起こす可能性がある。

作動トランジスタＴ１の劣化は、本質的には、その閾値電圧Ｖｔのドリフトをもたらす。いくつかの要因がこのドリフトの発生にある。第１は、作動トランジスタＴ１が動作しているときのアモルファスシリコンの中への水素の拡散が原因であり、より大きい第２は、作動トランジスタＴ１のゲート絶縁膜、この場合には窒化膜の中へのキャリアの導入が原因である。これらのキャリアは、実際には窒化膜に蓄積され、作動トランジスタＴ１の閾値電圧Ｖｔを変更するメモリ効果の役割を果たす。

この劣化を改善するために、文献US 2004/0001037は、変更されたアドレッシングシステムを用いて標準的な画素制御構造の作動トランジスタの閾値電圧を低減することができる回路を提案する。特に、ＯＬＥＤと直列の作動トランジスタのドレインに印加された電圧は、作動トランジスタのゲートに印加された電圧に従って変化する。

しかしながら、上記回路が作動トランジスタの閾値電圧のドリフトを低減できるとしても、作動トランジスタを修復する、すなわちその寿命を延ばし、その動作を最適化することはできない。

論文”Polarity-Balanced Driving to Reduce VTH Shift in a-Si for Active-Array OLEDs” by You B-H and al. (2004 Sid International Symposium Digest of Technical Papers, Seattle, May 25-27, 2004)は、そのトランジスタの動作を改善することができるアドレッシング回路について述べている。回路は、偶数及び奇数アドレッシングモードで動作する２つの作動トランジスタ及び４つのスイッチングトランジスタを含む。

しかしながら、トランジスタ及び回路の動作の数は、明確で異なるトランジスタのアドレッシングモードを課す。このことは、アドレッシング回路の最適でない動作をもたらし、トランジスタの劣化が依然として観測される。

本発明の目的は、これらの欠点を改善することであり、トランジスタの信頼性及び時間内のアドレッシング回路の動作を最適化することができる画素アドレッシング回路を提供することを含む。

本発明の目的は、添付の特許請求の範囲、とりわけ第１及び第２スイッチングトランジスタのゲートが異なるアドレッシング電圧を供給する制御回路の別個の出力に接続されるという事実によって達成される。

さらに、本発明の目的は、実施が単純で容易な上記アドレッシング回路の制御方法を提供することである。

特に、その方法は、１若しくは複数のデータフレームの中で第１及び第２スイッチングトランジスタのゲートに対するアドレッシング電圧の印加を含み、その電圧は、それぞれ、作動トランジスタの１つをダイオードのアドレッシング制御位相に切り替えさせ、その他の作動トランジスタを修復位相に切り替えさせるように関連した作動トランジスタのオフ及びオンを切り替え、それらが１若しくは複数の次のデータフレームの中で交互に行われることを特徴とする。

他の利点及び特徴は、非限定的な例示目的でのみ与えられた以下の本発明の特定の実施例及び添付の図面からより明らかになるであろう。

図２では、画素のアドレッシング回路１は、従来技術に係る構造によって構成される第１制御回路ａを含む。第１作動トランジスタＴ１は、このように供給電圧Ｖｃｃの電極に対して有機発光ダイオードＤと直列に接続される。作動電圧Ｖｇ１ａは、第１作動トランジスタＴ１ａのゲートに印加される。図２の特定の実施例では、第１制御回路は、第１作動トランジスタＴ１ａのゲートと固定電位、例えばグラウンドとの間に接続された第１キャパシタＣａも含む。オンポジションとオフポジションとの間のアドレッシング電圧Ｖｇ２ａによって制御される第１スイッチングトランジスタＴ２ａは、第１データ信号Ｖｄａと第１作動トランジスタＴ１ａのゲートとの間に接続される。

アドレッシング回路１は、第１制御回路ａと同一の構造であり、供給電圧Ｖｃｃの電極に対してダイオードＤと直列に接続された第２作動トランジスタＴ１ｂを含む第２制御回路ｂを含む。第２キャパシタＣｂは、第２作動トランジスタＴ１ｂのゲートと固定電位、例えばグラウンドとの間に接続される。作動電圧Ｖｇ１ｂは、第２作動トランジスタＴ１ｂのゲートに印加される。第２制御回路ｂは、トランジスタゲートに印加されたアドレッシング電圧Ｖｇ２ｂによって制御され、第２データ信号Ｖｄｂと第２作動トランジスタＴ１ｂのゲートとの間に接続された第２スイッチングトランジスタＴ２ｂも含む。

スイッチングトランジスタＴ２ａ及びＴ２ｂのデータ信号Ｖｄａ及びＶｄｂ並びにアドレッシング電圧Ｖｇ２ａ及びＶｇ２ｂは、ダイオードＤの制御並びに作動トランジスタＴ１ａ及びＴ１ｂの交互の修復の両方を実行する制御回路２（図２）によって供給される。

図２の特定の実施例では、第１及び第２スイッチングトランジスタＴ２ａ，Ｔ２ｂは、制御回路２の２つの別個の出力に接続される。その結果、この回路は、これらのトランジスタにそれぞれ異なるアドレッシング電圧Ｖｇ２ａ，Ｖｇ２ｂを供給することができる。

さらに、示されていない代替的な実施例では、第１及び第２スイッチングトランジスタＴ２ａ，Ｔ２ｂは同一のデータ信号Ｖｄａ，Ｖｄｂ（Ｖｄａ＝Ｖｄｂ）によって供給されても良い。その結果、上記構成は、アドレッシング回路１に伝達される信号の数を制限することができる。

作動トランジスタＴ１ａのゲート上で観察される閾値電圧の劣化を修復するためには、修復位相にある間に、このトランジスタをオフに切り替えることができる電圧がこのゲートに一時的に印加される。この電圧は、このトランジスタのソースドレインの電圧よりも低くなければならない。負の電圧は、例えば作動電圧Ｔ１ａのゲートに印加される。このことは、窒化膜の中に導入されたキャリアの除去を引き起こす。

作動トランジスタＴ１ａが修復位相にある間は、ダイオードＤは、アドレッシング位相にあって、電流発生器として動作する第２作動トランジスタＴ１ｂによって制御される。このために、そのゲート上の正の作動信号Ｖｇ１を受信する。それ故に、制御回路の１つ（ａ又はｂ）がダイオードＤのアドレッシング制御に割り当てられる間は、その他の制御回路（ｂ又はａ）は、その作動トランジスタを修復し、ダイオードＤのアドレッシング制御に応答しない。

それ故に、ダイオードＤが第１作動トランジスタＴ１ａを用いてアドレス制御されるときには、第２作動トランジスタＴ１ｂが修復される。その結果、オフに切り替わり、１０^-10Ａより小さい極めて微弱な電流のみがそのチャネルに流れる。その結果、トランジスタの電極の電圧は、第１作動トランジスタＴ１ａ又はダイオードＤの正しい動作のいずれにも影響しない。反対に、ダイオードＤが第２作動トランジスタＴ１ｂを用いてアドレス制御されるときには、第１作動トランジスタＴ１ａが修復され、その電極の電圧は、第２作動トランジスタＴ１ｂ又はダイオードＤの正しい動作のいずれにも影響しない。

図２の好ましい実施例では、作動トランジスタＴ１ａ及びＴ１ｂのゲートは、それぞれ第１及び第２スイッチングトランジスタＴ２ａ及びＴ２ｂを用いて電圧Ｖｄａ及びＶｄｂに接続される。例えば、データ信号Ｖｄａ及びＶｄｂのフレームＮの中では、制御回路２は、ダイオードＤを制御するように作られた正のデータ電圧Ｖｄａを第１制御回路ａのスイッチングトランジスタＴ２ａのドレインに、作動トランジスタＴ１ｂのゲートの修復のために作られた負のデータ電圧Ｖｄｂを第２制御回路ｂの第２スイッチングトランジスタＴ２ｂに同時に印加する。

後続のフレーム、すなわち次のフレームＮ＋１では、制御回路２は、作動トランジスタＴ１ａが修復位相に切り替わるように、負のデータ信号Ｖｄａ及び正のデータ信号Ｖｄｂを供給するが、一方、予め修復された第２作動トランジスタＴ２ｂがダイオードＤのアドレッシング制御位相に切り替わる。

それ故に、アドレッシング回路１の動作寿命を修復するために、単一のダイオードＤに関連した２つの同一の制御回路ａ及びｂを備えた上記アドレッシング回路１は、ダイオードＤのアドレッシング制御及びこのダイオードＤの作動トランジスタＴ１ａ，Ｔ１ｂの修復を同時に、個別に、交互に行うことができる。

図３及び４では、複数の行及び列に並べられる複数の画素４から構成された配列３は、画素４の配置の特定の実施例を示す。図３及び４に示された特定の実施例では、各画素４は、図２に従うアドレッシング回路１によってアドレスされ、各画素４の制御回路２は、例えば配列３の左に配置された配列３の行の第１アドレッシング回路５ａ及び例えば配列３の右に配置された配列３の行の第２アドレッシング回路５ｂを含む。

制御回路２は、例えば配列３の上端に配置された配列３の列の第１アドレッシング回路６ａ及び例えば配列３の下端に配置された配列３の列の第２アドレッシング回路６ｂも含む。

図３及び４では、回路５ａ及び６ａは、各画素４のスイッチングトランジスタＴ２ａのゲート及びドレインにそれぞれ接続され、各画素４のアドレッシング電圧Ｖｇ２ａ及びデータ信号Ｖｄａをそれぞれ供給する。同様に、回路５ｂ及び６ｂは、各画素４のスイッチングトランジスタＴ２ｂのゲート及びドレインにそれぞれ接続され、各画素４のアドレッシング電圧Ｖｇ２ｂ及びデータ信号Ｖｄｂをそれぞれ供給する。

図３及び４は、２つの連続的な動作フレームの中の配列３の状態を図示する。行のアドレッシング回路５ａ及び列のアドレッシング回路６ａは、画素４（図３）のダイオードを代替的にアドレッシング制御し、画素４（図４）のダイオードＤの作動トランジスタＴ１ａを修復するために設計される。同時に、行のアドレッシング回路５ｂ及び列のアドレッシング回路６ｂは、画素４（図３）のダイオードＤの作動トランジスタＴ１ｂを代替的に修復し、画素４（図４）のダイオードをアドレッシングして制御するために設計される。

配列３の行の２つのアドレッシング回路５ａ及び５ｂ並びに配列３の列の２つのアドレッシング回路６ａ及び６ｂは、配列３をバイアスするためのより大きな許容範囲を持つことができる解決方法を示す。さらに、既存のアドレッシング回路に追加のトランジスタを接続することは容易であるので、アドレッシング回路１の特定の構造は、配列３のような配置を促進する。

図２に従うアドレッシング回路１の動作は、図５〜１０に関してより詳細に述べられるであろう。上述のように、上記アドレッシング回路１の動作は、近接していてもしていなくても良いが、それぞれ１つの同一のフレームの中及び交互に２つの連続的なフレームの中でアドレッシング回路１の作動トランジスタＴ１ａ及びＴ１ｂのゲートと反対の極性の信号を同時に印加することに本質がある。

例えば、図５〜１０に示されるように、はじめに、第１制御回路は、フレームＮの中でダイオードＤをアドレッシング制御するために設計されるのに対して、第２制御回路ｂは、作動トランジスタＴ１ｂのゲートを修復するために同時に設計される。図５及び６に示されるように、時間ｔ０で、第１スイッチングトランジスタＴ２ａのゲートに印加された電圧Ｖｇ２ａは正で、例えば約１５Ｖであり、スイッチングトランジスタＴ２ａのドレインに印加されるデータ信号Ｖｄａは約１０Ｖである。同時に、図８〜１０に示されるように、第１作動トランジスタＴ１ａのゲートに印加された作動電圧Ｖｇ１ａ（図７）は約１０Ｖであるのに対して、第２スイッチングトランジスタＴ２ｂのゲート上の電圧Ｖｇ２ｂ及びデータ信号Ｖｄｂは０Ｖである。第２作動トランジスタＴ１ｂのゲートに印加された作動電圧Ｖｇ１ｂも０Ｖに等しい。

フレームＮの先頭に対応する時間ｔ１に、制御回路２は、フレームの所定の継続期間である時間ｔ２までスイッチングトランジスタＴ２ａをオンに切り替える（図５）例えば約３５Ｖの電圧を印加する。次に、１５Ｖ〜３０Ｖで振動することができるデータ信号Ｖｄａ（図６）は、次にダイオードＤを制御し始める作動トランジスタＴ１ａのゲートに送信される（Ｖｇ１ａ，図７）。実際には、図７に示されるように、時間ｔ１から時間ｔ２（図６）に進む期間のデータ信号Ｖｄａの値に対応して、第１作動トランジスタＴ１ａのゲート上の電圧Ｖｇ１ａは、時間ｔ１で３０Ｖになる。

アドレッシング電圧Ｖｇ２ａが約１５Ｖ（図５）の電圧に落ちるときには、作動トランジスタＴ１ａのゲートに接続されたキャパシタＣａのおかげで、時間ｔ２でオフポジションに戻るスイッチングトランジスタＴ２ａは、第１作動トランジスタＴ１ａ（図７）のゲートに印加された電圧Ｖｇ１ａへのいかなる影響もない。それ故に、電圧Ｖｇ１ａは、フレームＮの終端及びフレームＮ＋１の先頭に対応する時間ｔ４まで３０Ｖを維持する。従って、作動トランジスタＴ１ａは、フレームＮの継続期間（ｔ１〜ｔ４）を通してダイオードＤのアドレッシング制御位相を維持する。

図８に示されるように、第２スイッチングトランジスタＴ２ｂのゲートに印加された電圧Ｖｇ２ｂは、時間ｔ４の僅かに前の時間ｔ３で０Ｖに戻る前に、時間ｔ１で１０Ｖになり、次に時間ｔ２で−１０Ｖになる。

同時に、図９に示されるように、第２制御回路２は、時間ｔ１〜時間ｔ３のフレームＮの先頭から即座に負のデータ信号Ｖｄｂ、例えば−１０ＶをトランジスタＴ２ｂのドレインに印加する。図１０に示されるように、次に、第２作動トランジスタＴ１ｂのゲートに印加された電圧Ｖｇ１ｂは、このように第２作動トランジスタＴ１ｂの修復位相に対応するフレームＮの継続期間（ｔ１〜ｔ４）全体を通して−１０Ｖになり、この期間を通してオフを維持する。

フレームＮの終端の僅かに前の時間ｔ３では、２つのスイッチングトランジスタＴ２ａ及びＴ２ｂのゲートに印加された電圧Ｖｇ２ａ（図５）及びＶｇ２ｂ（図８）は、次のフレームを準備するために同時に０Ｖに切り替わる。図６及び８では、第１制御回路のデータ信号Ｖｄａは１０Ｖを維持するのに対して、第２制御回路ｂのデータ信号Ｖｄｂは、約１５Ｖになる（図８）。スイッチングトランジスタＴ２ａ及びＴ２ｂが両方ともオフであるので、これらの変更は、電圧Ｖｇ１ａ及びＶｇ１ｂへのいかなる影響もない。

時間ｔ４では、フレームＮ＋１が始まる。図５及び６に示されるように、次に、制御回路２は約−１０Ｖのデータ信号Ｖｄａを供給し、第１スイッチングトランジスタＴ２ａのゲートに印加された電圧Ｖｇ２ａは時間ｔ５までに１０Ｖになる。次に、トランジスタＴ２ａはオンになり、第１作動トランジスタＴ１ａのゲートに信号Ｖｄａの負の電圧を送信する。図７に示されるように、第１作動トランジスタＴ１ａのゲートに印加された電圧Ｖｇ１ａは、このようにすぐに−１０Ｖの値を取る。電圧Ｖｇ２ａが約−１０Ｖ（図５）の値になる時間ｔ５で、第１スイッチングトランジスタＴ２ａがオフに切り替わるにもかかわらず、キャパシタＣａを用いて、フレームＮ＋１の終端、すなわち時間ｔ６までこの値が維持される。

同時に、図８〜１０に示されるように、時間ｔ４では、例えば約３５Ｖの電圧Ｖｇ２ｂを印加することによって第２スイッチングトランジスタＴ２ｂがオンに切り替わるのに対して、データ信号Ｖｄｂは正となり、例えば１５Ｖ〜３０Ｖで振動することができる。トランジスタＴ２ｂは、このように、このフレームＮ＋１の先頭でオンになり、作動トランジスタＴ１ｂのゲートに印加された電圧Ｖｇ１ｂは正となり、約３０Ｖとなる。キャパシタＣｂの存在によって、この値はフレームＮ＋１の終端、時間ｔ６まで維持される。電圧Ｖｇ２ｂが約１５Ｖ（図８）の値となる時間ｔ５でオフポジションに戻る可能性のあるスイッチングトランジスタＴ２ｂは、実際には第２作動トランジスタＴ１ｂのゲートに印加された電圧Ｖｇ１ｂへのいかなる影響もない。

従って、より一般的には、フレームＮの先頭では、アドレッシング信号Ｖｇ２ｂは第１スイッチングトランジスタＴ２ａをオンに切り替え、このトランジスタを電流発生器として動作させることができるデータ信号Ｖｄａを作動トランジスタＴ１ａのゲートに送信する。電圧Ｖｇ１ｂは、フレームの継続期間を通してほぼ一定の値を維持し、ダイオードＤの発光を制御する。このフレームの中で作動トランジスタＴ１ｂのゲートに印加された電圧Ｖｇ２ｂは、このトランジスタをオフに切り替え、作動トランジスタＴ１ｂのゲートを修復できるようにする。

近接していてもしていなくても良いが、次のフレームＮ＋１では、電圧Ｖｇ２ａが約１０Ｖになり、電圧Ｖｇ２ｂが約３５Ｖになるので、スイッチングトランジスタＴ２ａ及びＴ２ｂはオンに切り替わるのに対して、データ信号Ｖｄｂは作動トランジスタＴ１ｂをオンに切り替え、データ信号Ｖｄａは作動トランジスタＴ１ａをオフに切り替える。次に、第１制御回路ａは、第１作動トランジスタＴ１ａの修復位相に順番に切り替わるのに対して、第２制御回路ｂは、ダイオードＤのアドレッシング制御位相に順番に切り替わる。

１又は複数のフレームの中で、このように動作が続き、各制御回路は、作動トランジスタの修復及びダイオードのアドレッシング制御に交互に割り当てられる。それ故に、動作は極めて単純であり、２つの同一の制御回路を含むアドレッシング回路を用いることによってより容易になる。

本発明は、上述の異なる実施例に限定されるものではない。電圧値は上記に限定されるものではなく、動作は作動トランジスタＴ１ａ及びＴ１ｂ並びにスイッチングトランジスタＴ２ａ及びＴ２ｂの種類及び大きさに対応するその他の値と同一である。電圧の極性は、アドレッシング回路１の一般的な原理が維持される限り、すなわちダイオードの修復位相及びアドレッシング制御位相が各制御回路によって同時に、個別に、交互に行われる限りは変更されても良い。

配列３に配置された画素４の場合には、図３及び４に示されるように、モニタの輝度に従って時間とともにオフへの切り替え電圧の値を変更するために、いくつかの画素４にフォトダイオードを配置することによってフィードバックシステムが設けられても良い。

アナログ回路では、アモルファスシリコントランジスタの修復を可能にするこの種類のアドレッシング回路は、電流発生器として連続的に又はほとんど連続的に動作するこの種類のトランジスタを用いるいかなる応用に想定されても良い。主な応用は、例えば医療画像、マイクロ流体等である。

より一般的には、アモルファスシリコントランジスタに観察されるのと同様の理由で動作するこの種においては、時間内にドリフトする閾値電圧を有するいかなる種類のトランジスタを適用することもできる。

従来技術に係る画素制御回路の従来の構造を図示する。 本発明に係る画素制御回路の特定の実施例を図示する。 各画素が図２に従うアドレッシング回路によって制御されるデータフレームＮの列及び行から構成された画素配列を図示する。 各画素が図２に従うアドレッシング回路によって制御されるデータフレームＮ＋１の列及び行から構成された画素配列を図示する。 ２つの連続的なデータフレームＮ及びＮ＋１の中の時間に対する図２に従うアドレッシング回路の異なる点でのトランジスタの動作を図示する。 ２つの連続的なデータフレームＮ及びＮ＋１の中の時間に対する図２に従うアドレッシング回路の異なる点でのトランジスタの動作を図示する。 ２つの連続的なデータフレームＮ及びＮ＋１の中の時間に対する図２に従うアドレッシング回路の異なる点でのトランジスタの動作を図示する。 ２つの連続的なデータフレームＮ及びＮ＋１の中の時間に対する図２に従うアドレッシング回路の異なる点でのトランジスタの動作を図示する。 ２つの連続的なデータフレームＮ及びＮ＋１の中の時間に対する図２に従うアドレッシング回路の異なる点でのトランジスタの動作を図示する。 ２つの連続的なデータフレームＮ及びＮ＋１の中の時間に対する図２に従うアドレッシング回路の異なる点でのトランジスタの動作を図示する。

Claims (10)

1. １画素（４）毎に第１（ａ）及び第２（ｂ）制御回路をそれぞれ含む画素（４）のアドレッシング回路（１）であって、
   アモルファスシリコンから作られ、それぞれがゲートを含み、それぞれが供給電圧の電極に対して有機発光ダイオード（Ｄ）と直列に接続された第１（Ｔ１ａ）及び第２（Ｔ１ｂ）作動トランジスタと、
   それぞれがゲートを含み、それぞれが第１（Ｖｄａ）及び第２（Ｖｄｂ）データ信号と関連した第１（Ｔ１ａ）及び第２作動トランジスタ（Ｔ１ｂ）のゲートとの間に接続された第１（Ｔ２ａ）及び第２（Ｔ２ｂ）スイッチングトランジスタと、
   それぞれが前記第１（Ｔ１ａ）及び第２（Ｔ１ｂ）作動トランジスタのゲートとその供給電圧電極の１つとの間に接続された第１（Ｃａ）及び第２（Ｃｂ）キャパシタと、を含み、
   前記アドレッシング回路（１）は、同時に、個別に、交互に前記第１（Ｔ１ａ）及び第２（Ｔ１ｂ）作動トランジスタのオフ及びオンを切り替えるように前記第１（Ｔ２ａ）及び第２（Ｔ２ｂ）スイッチングトランジスタを制御し、
   前記第１及び第２スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のゲートは、異なるアドレッシング電圧（Ｖｇ２ａ、Ｖｇ２ｂ）を供給する制御回路（２）の２つの別個の出力に接続されることを特徴とするアドレッシング回路。
2. 前記画素（４）が行及び列の配列（３）を形成するように設けられ、
   前記制御回路（２）は、
   前記配列（３）の両側に設けられ、それぞれが前記第１スイッチングトランジスタ（Ｔ２ａ）の前記第１データ信号（Ｖｄａ）及び前記第２スイッチングトランジスタ（Ｔ２ｂ）の前記第２データ信号（Ｖｄｂ）に接続された第１（５ａ）及び第２（５ｂ）行アドレッシング回路と、
   前記配列（３）の両側に設けられ、それぞれが前記第１スイッチングトランジスタ（Ｔ２ａ）のゲート及び前記第２スイッチングトランジスタ（Ｔ２ｂ）のゲートに接続された第１（６ａ）及び第２（６ｂ）列アドレッシング回路と、を含むことを特徴とする請求項１に記載のアドレッシング回路。
3. 前記第１（Ｔ２ａ）及び第２（Ｔ２ｂ）スイッチングトランジスタは、同一のデータ信号（Ｖｄａ，Ｖｄｂ）によって供給されることを特徴とする請求項１又は２に記載のアドレッシング回路。
4. １又は複数のデータフレーム（Ｎ）の中で前記第１（Ｔ２ａ）及び第２（Ｔ２ｂ）スイッチングトランジスタのゲートに対するアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）の印加を含み、
   前記電圧は、前記作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）の１つが前記ダイオード（Ｄ）のアドレッシング制御位相に切り替わり、その他の作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）が修復位相に切り替わるように前記関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）のそれぞれのオフ及びオンを切り替えることができ、
   それらが１又は複数の後続のデータフレーム（Ｎ＋１）の中で交互に行われることを特徴とする請求項１乃至３の何れか１項に記載のアドレッシング回路（１）の制御方法。
5. フレームの先頭に対応する第１所定期間の間に、前記関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）をオンにすることができる前記スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のゲートに印加されたアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）は、前記関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）をオフにすることができる前記スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のゲートに印加された前記アドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）より大きな第１の正の値を取ることを特徴とする請求項４に記載の方法。
6. 前記関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）をオンにすることができる前記スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のゲートに印加されたアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）は約３５Ｖであり、前記関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）をオフにすることができる前記スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のゲートに印加された前記アドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）は約１０Ｖであることを特徴とする請求項５に記載の方法。
7. 前記関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）をオンにすることができる前記スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のゲートに印加されたアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）は、第２所定期間の間に第２の正の値を取ることを特徴とする請求項５又は６に記載の方法。
8. 前記関連した作動トランジスタ（Ｔ１ａ，Ｔ１ｂ）をオフにすることができる前記スイッチングトランジスタ（Ｔ２ａ，Ｔ２ｂ）のゲートに印加されたアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）は、前記第２所定期間の間に負の値を同時に取ることを特徴とする請求項７に記載の方法。
9. 前記第２の正の値は約１５Ｖであり、前記負の値は約−１０Ｖであることを特徴とする請求項８に記載の方法。
10. 前記第１（Ｔ２ａ）及び第２（Ｔ２ｂ）スイッチングトランジスタのゲートに印加されたアドレッシング電圧（Ｖｇ２ａ，Ｖｇ２ｂ）は、フレームの終端に対応する第３所定期間の間は同時にゼロに等しいことを特徴とする請求項４乃至９の何れか１項に記載の方法。

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