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JP2008537332A - Method for forming a semiconductor package without a substrate - Google Patents

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JP2008537332A
JP2008537332A JP2008506455A JP2008506455A JP2008537332A JP 2008537332 A JP2008537332 A JP 2008537332A JP 2008506455 A JP2008506455 A JP 2008506455A JP 2008506455 A JP2008506455 A JP 2008506455A JP 2008537332 A JP2008537332 A JP 2008537332A
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die
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solder
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チェ ヨン、チェン
ビー チウ、コン
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NXP USA Inc
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Abstract

基板無し半導体パッケージ（１０）を形成する方法に関する。この方法は、ベースプレート（１２）上にキャリア（１６）を形成する工程と、集積回路（ＩＣ）ダイ（３２）をキャリア（１６）に取り付ける工程とを含む。次いで、ＩＣダイ（３２）がキャリア（１６）に電気的に接続される。ＩＣダイ（３２）、電気接続（３６）、およびキャリア（１６）を封入するように成形作業が実行される。その後、ベースプレート（１２）が除去される。The present invention relates to a method of forming a substrate-less semiconductor package (10). The method includes forming a carrier (16) on a base plate (12) and attaching an integrated circuit (IC) die (32) to the carrier (16). The IC die (32) is then electrically connected to the carrier (16). A molding operation is performed to encapsulate the IC die (32), electrical connection (36), and carrier (16). Thereafter, the base plate (12) is removed.

Description

本発明は半導体デバイスのパッケージングに関する。より詳細には、本発明は基板無し半導体パッケージを形成する方法に関する。   The present invention relates to packaging of semiconductor devices. More particularly, the present invention relates to a method for forming a substrateless semiconductor package.

リードフレームおよび基板は、従来、ダイ相互接続の媒体として用いられている。しかしながら、追加の材料コストおよび加工コストとは別に、例えば、プラスチック成形材料に対するリードフレームおよび基板の付着が不充分であることによるパッケージの剥離またはクラッキングや、リードフレームおよび基板の間の熱膨張率（ＣＴＥ）の差など、リードフレームおよび基板の使用に関連した他の多くの欠点が存在する。ダイ相互接続にリードフレームおよび基板を用いることから生じる問題により、得られる半導体パッケージの信頼度は損なわれ、集積回路（ＩＣ）ダイのパッケージングのコストが追加される。このため、信頼できる半導体パッケージを形成する安価な方法を有することが所望される。   Lead frames and substrates are conventionally used as die interconnection media. However, apart from the additional material and processing costs, for example, package stripping or cracking due to insufficient adhesion of the lead frame and substrate to the plastic molding material and the coefficient of thermal expansion between the lead frame and substrate ( There are many other disadvantages associated with the use of leadframes and substrates, such as CTE) differences. Problems arising from the use of leadframes and substrates for die interconnections reduce the reliability of the resulting semiconductor package and add to the cost of integrated circuit (IC) die packaging. For this reason, it is desirable to have an inexpensive method of forming a reliable semiconductor package.

したがって、本発明は、信頼できる半導体パッケージを製造する安価な方法を提供することを目的とする。   Accordingly, an object of the present invention is to provide an inexpensive method for manufacturing a reliable semiconductor package.

上述のおよび他の目的ならびに利点を達成するために、本発明は、半導体パッケージを形成する方法を提供する。この方法は、複数のキャビティを有するベースプレートを提供する工程と、はんだ材料を用いてベースプレート上にキャリアを形成する工程とを含む。はんだ材料は複数のキャビティを充填することによって、複数のはんだ柱を形成する。次に、キャリア上に集積回路（ＩＣ）ダイが配置され、キャリアに電気的に接続される。最後に、ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業が実行される。その後、ベースプレートは除去される。   To achieve the foregoing and other objectives and advantages, the present invention provides a method of forming a semiconductor package. The method includes providing a base plate having a plurality of cavities and forming a carrier on the base plate using a solder material. The solder material forms a plurality of solder pillars by filling a plurality of cavities. Next, an integrated circuit (IC) die is placed on the carrier and electrically connected to the carrier. Finally, a molding operation is performed to encapsulate the IC die, electrical connections, and at least a portion of the carrier. Thereafter, the base plate is removed.

さらに、本発明は複数の半導体パッケージを形成する方法を提供する。この方法は、複数のキャビティを有するベースプレートを提供する工程と、はんだ材料を用いてベースプレート上にキャリアを形成する工程とを含む。はんだ材料は複数のキャビティを充填することによって、複数の柱を形成する。キャリア上に集積回路（ＩＣ）ダイが配置され、複数の柱のそれぞれと電気的に接続される。ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業が実行される。次いで、成形されたキャリアが複数のＩＣダイのうちの隣接するＩＣダイを分離するようにシンギュレートされることによって、複数の半導体パッケージが形成される。シンギュレーションの前または後に、ベースプレートが除去されてよい。   Furthermore, the present invention provides a method of forming a plurality of semiconductor packages. The method includes providing a base plate having a plurality of cavities and forming a carrier on the base plate using a solder material. The solder material forms a plurality of pillars by filling a plurality of cavities. An integrated circuit (IC) die is disposed on the carrier and is electrically connected to each of the plurality of pillars. A molding operation is performed to encapsulate the IC die, electrical connections, and at least a portion of the carrier. The molded carrier is then singulated to separate adjacent IC dies of the plurality of IC dies, thereby forming a plurality of semiconductor packages. The base plate may be removed before or after singulation.

ここで図１を参照する。図１には、複数の基板無し半導体パッケージを形成するために用いられるベースプレート１２を示す。ベースプレート１２は複数のキャビティ１４を備える。この特定の例では、キャビティ１４はベースプレート１２上に、２×３配列のキャビティ１４を形成するようにグループ化されている。各グループのキャビティ１４は、さらに６×６行列に配置されている。しかしながら、当業者には、ベースプレート１２におけるキャビティ１４の配置または数によって本発明が限定されないことが理解される。即ち、行列は６×６より大きくても小さくてもよく、行列の数は２×３以外であってもよい。例えば、下述の図１１におけるベースプレート１０２を参照されたい。   Reference is now made to FIG. FIG. 1 shows a base plate 12 used to form a plurality of substrateless semiconductor packages. The base plate 12 includes a plurality of cavities 14. In this particular example, cavities 14 are grouped to form a 2 × 3 array of cavities 14 on base plate 12. The cavities 14 of each group are further arranged in a 6 × 6 matrix. However, those skilled in the art will appreciate that the present invention is not limited by the arrangement or number of cavities 14 in the base plate 12. That is, the matrix may be larger or smaller than 6 × 6, and the number of matrices may be other than 2 × 3. For example, see base plate 102 in FIG. 11 below.

図２〜４，７〜１０は、本発明の実施形態による基板無し半導体パッケージを形成する方法を示す、拡大断面図である。図２，３には、図１のベースプレート１２上における、はんだ材料１６からなるキャリア１８の形成を示す。   2-4, 7-10 are enlarged cross-sectional views illustrating a method of forming a substrateless semiconductor package according to an embodiment of the present invention. 2 and 3 show the formation of the carrier 18 made of the solder material 16 on the base plate 12 of FIG.

ここで図２を参照すると、ベースプレート１２の上にステンシル２０が配置されており、スキージ２２を用いて、ペースト形態のはんだ材料１６をステンシル２０を通じて塗布し、キャリア１８を形成する。例えば、はんだ材料１６の塊がステンシル２０上に置かれ、次いで、スキージ２２によって、はんだ材料１６がベースプレート１２のキャビティ１４を充填するように、ステンシル２０を横切って塗布される。本発明の一実施形態では、ステンシル２０とベースプレート１２のキャビティ１４とがはんだ材料１６によって完全に充填されることを確実にするために、キャリア１８は、２パスで印刷される。代替案として、エアーディスペンサまたは容積制御ディスペンサなどのディスペンサシステムを用いて、はんだ材料１６を分配することが可能である。はんだ材料１６は、共晶はんだ、高鉛はんだ、または鉛フリーはんだであってよい。ベースプレート１２は、ベースプレート１２をはんだ材料１６から容易に分離可能とするためにベースプレート１２の上にコーティングを付着させる必要がないように、好適には、例えば、黒鉛、ステンレス鋼、またはアルミニウムなど、はんだ材料１６から容易に分離可能な材料から製造される。これに代えて、コーティングされたプレートまたは非付着性のプレートを使用可能である。所望の場合、ステンシル２０を介してベースプレート１２にはんだ材料１６を塗布した後、キャリア１８に剛性および伝導性を付加するために、はんだ材料１８の上に銅、金、銀などの金属めっき、または同様のめっきを形成可能である。この特定の例では、ベースプレート１２の厚さ、即ち、高さは、約０．５６ミリメートル（ｍｍ）であり、キャビティ１４の各々の深さは約０．４０ｍｍ、幅は約０．０７５ｍｍである。しかしながら、キャビティ１４の寸法、ベースプレート１２の厚さもしくは高さ、またはベースプレート１２が製造される材料によって本発明が限定されないことが理解される。この特定の例では、ステンシル２０の厚さは約０．０７６ｍｍ（約３ミル）であり、アルミニウムから製造されている。しかしながら、当業者には、印刷処理において用いられるステンシル２０の厚さによって本発明が限定されないことが理解される。むしろ、ステンシル２０の厚さは、ＩＣダイとベースプレート１２との間に必要な分離の程度に依存する（下述の図７のスタンドオフＨSTANDOFFを参照）。例えば、より小さな分離の程度が必要な場合、厚さが約０．０５１ｍｍ（約２ミル）のステンシルが用いられてもよい。反対に、より大きな分離が必要な場合、厚さが約０．１０２ｍｍ（約４ミル）のステンシルが用いられてもよい。はんだ材料１６が充分に冷却されて凝固するとき、ステンシル２０は除去される。 Referring now to FIG. 2, a stencil 20 is disposed on the base plate 12, and a squeegee 22 is used to apply a solder material 16 in paste form through the stencil 20 to form a carrier 18. For example, a mass of solder material 16 is placed on the stencil 20 and then applied by the squeegee 22 across the stencil 20 so that the solder material 16 fills the cavities 14 of the base plate 12. In one embodiment of the invention, the carrier 18 is printed in two passes to ensure that the stencil 20 and the cavity 14 of the base plate 12 are completely filled with the solder material 16. Alternatively, the solder material 16 can be dispensed using a dispenser system such as an air dispenser or a volume control dispenser. The solder material 16 may be eutectic solder, high lead solder, or lead free solder. The base plate 12 is preferably a solder such as, for example, graphite, stainless steel, or aluminum so that a coating need not be deposited on the base plate 12 to allow the base plate 12 to be easily separated from the solder material 16. Manufactured from a material that is easily separable from material 16. Alternatively, a coated plate or a non-stick plate can be used. If desired, after applying solder material 16 to base plate 12 via stencil 20, metal plating such as copper, gold, silver, etc. on solder material 18 to add rigidity and conductivity to carrier 18, or Similar plating can be formed. In this particular example, the thickness, or height, of the base plate 12 is about 0.56 millimeters (mm), the depth of each cavity 14 is about 0.40 mm, and the width is about 0.075 mm. . However, it is understood that the present invention is not limited by the dimensions of the cavity 14, the thickness or height of the base plate 12, or the material from which the base plate 12 is made. In this particular example, stencil 20 is about 0.076 mm (about 3 mils) thick and is made of aluminum. However, those skilled in the art will appreciate that the present invention is not limited by the thickness of the stencil 20 used in the printing process. Rather, the thickness of the stencil 20 depends on the degree of separation required between the IC die and the base plate 12 (see standoff H STANDOFF in FIG. 7 below). For example, if a smaller degree of separation is required, a stencil with a thickness of about 0.051 mm (about 2 mils) may be used. Conversely, if greater separation is required, a stencil having a thickness of about 0.102 mm (about 4 mils) may be used. When the solder material 16 is sufficiently cooled and solidified, the stencil 20 is removed.

図３には、ステンシル２０が除去された後、ベースプレート１２上に形成されたキャリア１８を示す。図３に見られるように、キャリア１８は、ベースプレート１２のキャビティ１４に形成された複数のはんだ柱２４を備える。次に、第１のリフロー処理が行われる。第１のリフロー処理では、キャリア１８およびベースプレート１２にリフローオーブンを通過させる。オーブンの熱によって、キャリア１６、即ち、個々のはんだ柱２４が融解する。   FIG. 3 shows the carrier 18 formed on the base plate 12 after the stencil 20 has been removed. As seen in FIG. 3, the carrier 18 includes a plurality of solder columns 24 formed in the cavity 14 of the base plate 12. Next, a first reflow process is performed. In the first reflow process, the carrier 18 and the base plate 12 are passed through a reflow oven. The heat of the oven melts the carrier 16, that is, the individual solder columns 24.

図４には、第１のリフロー処理後のベースプレート１２およびキャリア１８を示す。見られるように、ベースプレート１２の上面２８を越えて伸びているキャリア１８の部分は、冷却されるとき、ほぼ同じ高さの複数のはんだバンプ２６を形成する。   FIG. 4 shows the base plate 12 and the carrier 18 after the first reflow process. As can be seen, the portion of the carrier 18 that extends beyond the top surface 28 of the base plate 12 forms a plurality of solder bumps 26 that are approximately the same height when cooled.

ここで、図５，６を参照する。図５には、はんだ柱２４、即ち、図４のキャリア１８のうちの部分５の、拡大断面図を示し、図６には、従来のはんだボール３０の拡大断面図を示す。図５に示すはんだ柱２４は、はんだバンプ２６を備える。はんだバンプ２６は、ベースプレート１２の上面２８を越えて伸びるはんだ柱２４の一部である。はんだバンプ２６は、印刷処理において用いられるステンシル２０の厚さによって変化する傾斜角θBUMPを有する。一実施形態では、はんだバンプ２６の傾斜角θBUMPは、厚さ約０．０７６ｍｍ（約３ミル）のステンシルが用いられるとき１１．３°であり、厚さ約０．１０２ｍｍ（約４ミル）のステンシルが用いられるとき１４．９°である。はんだバンプ２６は、より厚いステンシルが用いられる場合、より丸みをおびるが、しかしながら、傾斜角θBALLが約４５°である図６の従来のはんだボール３０と比較されるとき、はんだバンプ２６は比較的平坦である。はんだバンプ２６が比較的平坦であるので、本発明では、ワイヤボンディングに備えてキャリア１８を平坦化するように鋳造する追加の工程は必要ない。これは、鋳造する工程を除去することによってアセンブリコストを減少させるのみならず、例えば、鋳造したはんだボール間の平坦性の欠如や、鋳造処理によってはんだボールに生じる損傷など、鋳造処理に関連した問題も回避される点で有利である。 Reference is now made to FIGS. 5 shows an enlarged cross-sectional view of the solder column 24, that is, the portion 5 of the carrier 18 of FIG. 4, and FIG. 6 shows an enlarged cross-sectional view of a conventional solder ball 30. As shown in FIG. The solder column 24 shown in FIG. 5 includes solder bumps 26. The solder bumps 26 are part of the solder pillars 24 that extend beyond the upper surface 28 of the base plate 12. The solder bump 26 has an inclination angle θ BUMP that varies depending on the thickness of the stencil 20 used in the printing process. In one embodiment, the tilt angle θ BUMP of the solder bump 26 is 11.3 ° when a stencil with a thickness of about 0.076 mm (about 3 mils) is used, and a thickness of about 0.102 mm (about 4 mils). Is 14.9 ° when a stencil of 5 is used. The solder bump 26 is more rounded when a thicker stencil is used, however, when compared to the conventional solder ball 30 of FIG. 6 where the tilt angle θ BALL is about 45 °, the solder bump 26 is a comparison. Flat. Because the solder bumps 26 are relatively flat, the present invention does not require an additional step of casting the carrier 18 to flatten in preparation for wire bonding. This not only reduces assembly costs by eliminating the casting process, but also issues related to the casting process, such as lack of flatness between the cast solder balls and damage caused to the solder balls by the casting process. Is advantageous in that it is also avoided.

ここで図７を参照すると、複数の集積回路（ＩＣ）ダイ３２はキャリア１８に取り付けられ、キャリア１８に電気的に接続されている。ＩＣダイ３２は、当業者には周知のように、ダイの背面に配置された接着剤もしくは接着材料によって、または接着テープによってなど、様々な手法によってキャリア１８に取り付けられてよい。この実施形態では、ＩＣダイ３２は、ラミネーションなどによって、例えば、硬質の伝導性エポキシテープ、非伝導性テープ、またはシリコン（Ｓｉ）テープ接着剤など、接着テープ３４に取り付けられている。キャリア１８の上に配置されて、加熱され易い接着テープ３４は、ＩＣダイ３２をキャリア１８に取り付ける。この特定の例においては、硬質の接着テープ３４およびベースプレート１２の対向する表面間では、スタンドオフＨSTANDOFFは約０．０７５ｍｍに維持される。しかしながら、ハンドオフＨSTANDOFFが印刷処理において用いられるステンシル２０の厚さに依存することが理解される。即ち、より薄いステンシルが用いられるとき、スタンドオフＨSTANDOFFはより大きく、反対に、より厚いステンシルが用いられるとき、より小さい。例えば、印刷処理において用いられるステンシル２０の厚さが約０．１０２ｍｍ（約４ミル）であるとき、スタンドオフＨSTANDOFFは約０．１０ｍｍに維持される。ＩＣダイ３２は、デジタル・シグナル・プロセッサ（ＤＳＰ）などのプロセッサ、メモリアドレスジェネレータなど特殊機能回路、または他のタイプの機能を実行する回路であってよい。ＩＣダイ３２はＣＭＯＳなど特定の技術に限定されておらず、任意の特定のウエハ技術によるものでもない。さらに、当業者には理解されるように、本発明は様々なダイ寸法に適応することが可能である。代表的な例のメモリダイの寸法は、約１５ｍｍ×１５ｍｍである。図７〜１０には取り付けられているダイを３つしか示さないが、キャリア１８の寸法、ＩＣダイ３２の寸法、および得られる基板無し半導体パッケージに必要な機能に応じて、より多いダイまたはより少ないダイがキャリア１８に取り付けられてよいことが理解される。ＩＣパッケージ内には、並行して配置され互いに相互接続された、同じ平坦なはんだ柱表面上に接合された、複数のダイが存在してもよい。この特定の例では、ＩＣダイ３２は、複数のワイヤ３６によってキャリア１８に電気的に接続されている。ワイヤ３６は、ＩＣダイ３２上のボンディングパッドを複数のはんだバンプ２６のそれぞれに接続する。電気接続を形成するために、既知のワイヤボンディング処理が用いられる。しかしながら、本発明がワイヤボンド型の接続に限定されないことが理解される。代替実施形態では、ＩＣダイ３２は、例えば、フリップチップバンプによってキャリア１８に電気的に接続される（図１２〜１５を参照）。ワイヤ３６は、金（Ａｕ）その他、当技術分野において周知である、市販の電気的に伝導性の材料から製造されてよい。図７に見られるように、キャリア１８はダイ相互接続の媒体として機能する。このため、リードフレームまたは基板を用意する必要はない。したがって、例えば、パッケージ剥離またはクラッキングなどリードフレームおよび基板の使用に伴う問題を、本発明によって回避することが可能である。 Referring now to FIG. 7, a plurality of integrated circuit (IC) dies 32 are attached to the carrier 18 and electrically connected to the carrier 18. The IC die 32 may be attached to the carrier 18 by a variety of techniques, such as by an adhesive or adhesive material disposed on the back of the die, or by adhesive tape, as is well known to those skilled in the art. In this embodiment, the IC die 32 is attached to the adhesive tape 34 by lamination or the like, for example, a hard conductive epoxy tape, non-conductive tape, or silicon (Si) tape adhesive. An adhesive tape 34 disposed on the carrier 18 and easily heated attaches the IC die 32 to the carrier 18. In this particular example, the standoff H STANDOFF is maintained at about 0.075 mm between the hard adhesive tape 34 and the opposing surfaces of the base plate 12. However, it is understood that the handoff H STANDOFF depends on the thickness of the stencil 20 used in the printing process. That is, the standoff H STANDOFF is larger when thinner stencils are used, and conversely smaller when thicker stencils are used. For example, when the thickness of the stencil 20 used in the printing process is about 0.102 mm (about 4 mils), the standoff H STANDOFF is maintained at about 0.10 mm . The IC die 32 may be a processor such as a digital signal processor (DSP), a special function circuit such as a memory address generator, or a circuit that performs other types of functions. The IC die 32 is not limited to a specific technology such as CMOS, nor is it based on any specific wafer technology. Further, as will be appreciated by those skilled in the art, the present invention can be adapted to various die sizes. The dimensions of a typical example memory die are approximately 15 mm × 15 mm. 7-10 only show three attached dies, depending on the dimensions of the carrier 18, the dimensions of the IC die 32, and the functionality required for the resulting substrateless semiconductor package, It will be appreciated that fewer dies may be attached to the carrier 18. Within an IC package, there may be multiple dies that are bonded in parallel and interconnected to each other on the same flat solder column surface. In this particular example, IC die 32 is electrically connected to carrier 18 by a plurality of wires 36. A wire 36 connects a bonding pad on the IC die 32 to each of the plurality of solder bumps 26. Known wire bonding processes are used to make electrical connections. However, it is understood that the present invention is not limited to wire bond type connections. In an alternative embodiment, IC die 32 is electrically connected to carrier 18 by, for example, flip chip bumps (see FIGS. 12-15). The wire 36 may be made from gold (Au) or other commercially available electrically conductive material well known in the art. As can be seen in FIG. 7, carrier 18 functions as a die interconnect medium. For this reason, it is not necessary to prepare a lead frame or a substrate. Thus, problems associated with the use of lead frames and substrates such as, for example, package stripping or cracking can be avoided by the present invention.

ここで図８を参照すると、ＩＣダイ３２、ワイヤボンドされたワイヤ３６、およびキャリア１８のはんだバンプ２６は、成形材料３８に封入されている。封入を実行するために、例えば、射出成形処理などの成形作業が用いられてもよい。成形材料３８は、硬質の接着テープ３４とはんだバンプ２６との間の空間４０を充填することが可能であるように、好適には、微細フィラー成形コンパウンドであり、ＩＣダイ３２、ワイヤボンドされたワイヤ３６、およびキャリア１８のはんだバンプ２６は１工程の成形作業で封入されることによって、伴う処理工程の数を減少させる。成形材料３８が充分に冷却されて凝固すると、ベースプレート１２は除去される。   Referring now to FIG. 8, the IC die 32, the wire bonded wire 36, and the solder bump 26 of the carrier 18 are encapsulated in a molding material 38. For example, a molding operation such as an injection molding process may be used to perform the encapsulation. The molding material 38 is preferably a fine filler molding compound, IC die 32, wire bonded, so that the space 40 between the hard adhesive tape 34 and the solder bumps 26 can be filled. The wires 36 and the solder bumps 26 of the carrier 18 are encapsulated in a single molding operation, thereby reducing the number of processing steps involved. When the molding material 38 is sufficiently cooled and solidified, the base plate 12 is removed.

図９には、ベースプレート１２の除去後、かつ、シンギュレーション動作前の、３つの基板無し半導体パッケージ１０を示す。見られるように、ベースプレート１２が除去された後、はんだ柱２４が露出される。本発明のさらなる実施形態では、キャリア１８に対し第２のリフロー処理が実行される。   FIG. 9 shows three substrate-less semiconductor packages 10 after the base plate 12 is removed and before the singulation operation. As can be seen, after the base plate 12 is removed, the solder posts 24 are exposed. In a further embodiment of the invention, a second reflow process is performed on the carrier 18.

図１０を参照する。図１０には、複数の基板無し半導体パッケージ１０を示す。図１０には、第２のリフロー処理後の基板無し半導体パッケージ１０を示す。図９のはんだ柱２４は、第２のリフロー処理中に融解される。冷却されたとき、はんだ柱は複数のはんだ小滴４２を形成する。はんだ小滴４２は、好適には、コントロールド・コラプス・チップ・キャリア・コネクション（Ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃａｒｒｉｅｒ ｃｏｎｎｅｃｔｉｏｎ；Ｃ５）型の相互接続と同種である。したがって、従来のパッケージング処理と異なり、本発明には、基板無し半導体パッケージ１０に個別のＣ５はんだボールを取り付ける追加の処理工程は必要ない。また、本発明は、例えば、Ｃ５はんだボールの直径が一貫しないこと、Ｃ５はんだボールの欠損、Ｃ５はんだボールの橋絡、およびＣ５はんだボールがパッド汚染によりパッドに付着しないことなど、別々に形成されたＣ５はんだボールの取り付けに関連した問題を回避する。これに加えて、印刷の充填から貼り付けまでの各印刷作業のサイクルタイムは、典型的なはんだボール配置処理のサイクルタイムより短い。   Please refer to FIG. FIG. 10 shows a plurality of substrate-less semiconductor packages 10. FIG. 10 shows the substrateless semiconductor package 10 after the second reflow process. The solder column 24 of FIG. 9 is melted during the second reflow process. When cooled, the solder column forms a plurality of solder droplets 42. The solder droplets 42 are preferably of the same type as a controlled collapse chip carrier connection (C5) type interconnect. Thus, unlike conventional packaging processes, the present invention does not require an additional processing step of attaching individual C5 solder balls to the substrateless semiconductor package 10. In addition, the present invention is formed separately, for example, such that the diameter of the C5 solder ball is not consistent, the defect of the C5 solder ball, the bridging of the C5 solder ball, and the C5 solder ball does not adhere to the pad due to pad contamination. Avoid problems associated with mounting C5 solder balls. In addition, the cycle time of each printing operation from filling to pasting of printing is shorter than the cycle time of a typical solder ball arrangement process.

次いで、隣接した複数のＩＣダイ３２は、例えば、個々の基板無し半導体パッケージ１０を形成するためのソー・シンギュレーションなど、シンギュレート作業によって垂線Ａ−ＡおよびＢ−Ｂに沿って分離されてよい。シンギュレートする工程は、好適には、第２のリフロー処理の後に実行される。しかしながら、当業者には、第２のリフロー処理の前にシンギュレートする工程が実行可能であることや、さらにはベースプレート１２を除去する前にもシンギュレーションが実行可能であることが理解される。   A plurality of adjacent IC dies 32 may then be separated along normal lines AA and BB by a singulation operation, such as saw singulation to form individual substrateless semiconductor packages 10, for example. . The step of singulating is preferably performed after the second reflow process. However, those skilled in the art will appreciate that the step of singling can be performed prior to the second reflow process, and even singulation can be performed prior to removing the base plate 12.

図１１〜１５には、本発明の別の実施形態による複数の基板無し半導体パッケージ１００を形成する方法を示す。
ここで図１１を参照する。図１１には、基板無し半導体パッケージ１００を形成するために用いられるベースプレート１０２の平面図を示す。ベースプレート１０２は複数のキャビティ１０４を備える。この特定の例では、キャビティ１０４はベースプレート１０２上に、２×３配列のキャビティ１０４を形成するようにグループ化されている。各グループのキャビティ１０４は、さらに複数のダイ支持領域１０６のそれぞれの周囲に配置されている。この特定の例では、ベースプレート１０２の高さ、即ち、厚さは、約０．５６ｍｍであり、キャビティ１０４の各々の深さは約０．４０ｍｍである。しかしながら、ベースプレート１０２の寸法またはキャビティ１０４の寸法によって本発明が限定されないことが理解される。上述のように、当業者には、キャビティ１０４の配置、形状、または数によって本発明が限定されないことが理解される。ベースプレート１０２は黒鉛またはアルミニウムボートから構成されてよい。これは再利用可能である。 11-15 illustrate a method of forming a plurality of substrateless semiconductor packages 100 according to another embodiment of the present invention.
Reference is now made to FIG. FIG. 11 shows a plan view of the base plate 102 used for forming the substrate-less semiconductor package 100. The base plate 102 includes a plurality of cavities 104. In this particular example, cavities 104 are grouped to form a 2 × 3 array of cavities 104 on base plate 102. Each group of cavities 104 is further disposed around each of a plurality of die support regions 106. In this particular example, the height, or thickness, of the base plate 102 is about 0.56 mm and the depth of each of the cavities 104 is about 0.40 mm. However, it is understood that the present invention is not limited by the dimensions of the base plate 102 or the cavities 104. As described above, those skilled in the art will appreciate that the present invention is not limited by the arrangement, shape, or number of cavities 104. Base plate 102 may be composed of graphite or aluminum boats. This is reusable.

図２〜４に関して上述において説明したように、ベースプレート１０２の上にステンシルが配置され、複数のキャリア１１０が形成される。ベースプレート１０２においては、２×３配列のグループのキャビティ１０４が存在するので、６つのキャリア１１０が形成される。ここで図１２を参照する。図１２には、キャビティ１０４に形成された複数のはんだ柱１１４を有するベースプレート１０２の断面図を示す。はんだ柱１１４のグループによって、キャリア１１０が形成される。この実施形態では、はんだ柱１１４はフリップチップダイ取り付け処理を行うように、Ｌ字形である。Ｌ字形の柱１１４は、図２〜４に関して説明したようなステンシル作業を用いて容易に形成される。フリップチップバンプ１１２を有する複数のＩＣダイ１０８は、はんだ柱１１４と接触しているフリップチップバンプ１１２によって複数のキャリア１１０のそれぞれに取り付けられる。   As described above with respect to FIGS. 2-4, a stencil is disposed on the base plate 102 to form a plurality of carriers 110. In the base plate 102, since there are cavities 104 in a 2 × 3 array group, six carriers 110 are formed. Reference is now made to FIG. FIG. 12 shows a cross-sectional view of the base plate 102 having a plurality of solder pillars 114 formed in the cavity 104. A carrier 110 is formed by the group of solder pillars 114. In this embodiment, the solder post 114 is L-shaped so as to perform a flip chip die attach process. The L-shaped column 114 is easily formed using a stencil operation as described with respect to FIGS. A plurality of IC dies 108 having flip chip bumps 112 are attached to each of the plurality of carriers 110 by flip chip bumps 112 in contact with solder pillars 114.

ＩＣダイ１０８は、デジタル・シグナル・プロセッサ（ＤＳＰ）などのプロセッサ、メモリアドレスジェネレータなど特殊機能回路、または他のタイプの機能を実行する回路であってよい。ＩＣダイ１０８はＣＭＯＳなど特定の技術に限定されておらず、任意の特定のウエハ技術によるものでもない。さらに、当業者には理解されるように、本発明は様々なダイ寸法に適応することが可能である。図１２〜１５には各々ダイを３つしか示さないが、キャリア１１０の寸法、ＩＣダイ１０８の寸法、および得られる基板無し半導体パッケージ１００に必要な機能に応じて、より多いダイまたはより少ないダイがキャリア１１０に取り付けられてよいことが理解される。ＩＣダイ１０８は、第１のリフロー処理に続き、キャリア１１０上のＩＣダイ１０８の集団配置によってキャリア１１０に取り付けられ電気的に接続されてよい。第１のリフロー処理中、フリップチップバンプ１１２を適所に固定するために、キャリア１１０上にホールまたはディンプル（図示せず）が提供されてよい。フリップチップバンプ１１２は、コントロールド・コラプス・チップ・コネクション（Ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ；Ｃ４）型の相互接続を形成する。なお、キャリア１１０がそのような機能を提供するので、ダイ相互接続の媒体としてリードフレームまたは基板を用意する必要はない。したがって、処理工程の数およびアセンブリコストは低減され、リードフレームおよび基板の使用に伴う問題を回避することが可能である。   IC die 108 may be a processor such as a digital signal processor (DSP), special function circuitry such as a memory address generator, or circuitry that performs other types of functions. The IC die 108 is not limited to a specific technology such as CMOS, nor is it based on any specific wafer technology. Further, as will be appreciated by those skilled in the art, the present invention can be adapted to various die sizes. 12-15 each show only three dies, more or fewer dies depending on the dimensions of the carrier 110, the dimensions of the IC die 108, and the functionality required for the resulting substrateless semiconductor package 100. It can be appreciated that may be attached to the carrier 110. The IC die 108 may be attached and electrically connected to the carrier 110 by a collective arrangement of the IC dies 108 on the carrier 110 following the first reflow process. Holes or dimples (not shown) may be provided on the carrier 110 to secure the flip chip bump 112 in place during the first reflow process. The flip chip bumps 112 form a controlled collapse chip connection (C4) type interconnect. Note that since the carrier 110 provides such a function, it is not necessary to prepare a lead frame or substrate as a die interconnection medium. Thus, the number of processing steps and assembly costs are reduced, and problems associated with the use of lead frames and substrates can be avoided.

ここで図１３を参照すると、ＩＣダイ１０８、フリップチップバンプ１１２、およびキャリア１１０は、射出成形作業によってなど、成形材料１１６に封入されている。成形材料１１６は、ＩＣダイ１０８、フリップチップバンプ１１２、およびキャリア１１０が１工程の成形作業で封入され、必要な処理工程の数をさらに減少させるように、好適には、微細フィラー成形材料である。成形材料１１６が充分に冷却されて凝固すると、ベースプレート１０２は除去される。   Referring now to FIG. 13, the IC die 108, flip chip bump 112, and carrier 110 are encapsulated in a molding material 116, such as by an injection molding operation. The molding material 116 is preferably a fine filler molding material so that the IC die 108, flip chip bump 112, and carrier 110 are encapsulated in a one-step molding operation, further reducing the number of processing steps required. . When the molding material 116 is sufficiently cooled and solidified, the base plate 102 is removed.

図１４には、ベースプレート１０２の除去後の基板無し半導体パッケージ１００を示す。見られるように、ベースプレート１０２が除去されると、はんだ柱１１４が露出される。本発明のさらなる実施形態では、図１４の基板無し半導体パッケージ１００に対し、第２のリフロー処理が実行されてよい。   FIG. 14 shows the substrateless semiconductor package 100 after the base plate 102 is removed. As can be seen, when the base plate 102 is removed, the solder posts 114 are exposed. In a further embodiment of the present invention, a second reflow process may be performed on the substrateless semiconductor package 100 of FIG.

図１５には、第２のリフロー処理後の基板無し半導体パッケージ１００を示す。リフローオーブンの熱によって、はんだ柱１１４が融解する。冷却されたとき、はんだ柱１１４は複数のはんだ小滴１１８を形成する。コントロールド・コラプス・チップ・キャリア・コネクション（Ｃ５）型の相互接続が、はんだ小滴１１８から形成されてよい。したがって、従来のパッケージング処理と異なり、本発明には、高価なＣ５はんだボールを取り付ける追加の処理工程は必要ない。これはアセンブリコストを低減し、Ｃ５はんだボールの使用に関連した問題を回避する。   FIG. 15 shows the substrate-less semiconductor package 100 after the second reflow process. The solder column 114 is melted by the heat of the reflow oven. When cooled, the solder column 114 forms a plurality of solder droplets 118. A controlled collapse chip carrier connection (C5) type interconnection may be formed from the solder droplets 118. Thus, unlike conventional packaging processes, the present invention does not require additional processing steps to attach expensive C5 solder balls. This reduces assembly costs and avoids problems associated with the use of C5 solder balls.

次いで、隣接した複数のＩＣダイ１０８は、例えば、個々の基板無し半導体パッケージ１００を形成するためのソー・シンギュレーションなど、シンギュレート作業によって垂線Ｃ−ＣおよびＤ−Ｄに沿って分離されてよい。シンギュレートする工程は、好適には、第２のリフロー処理の後に実行される。しかしながら、シンギュレートする工程は、図１４の基板無し半導体パッケージ１００からベースプレート１０２が取り除かれた後、かつ、第２のリフロー処理の前に、実行可能である。この特定の例では、封入されたＩＣダイ１０８の高さ、即ち、厚さは、約０．８０ｍｍであり、基板無し半導体パッケージ１００の各々の高さ、即ち、厚さＨPACKAGE は、約１．２ｍｍである。しかしながら、封入されたＩＣダイ１０８の寸法または基板無し半導体パッケージ１００の寸法によって本発明が限定されないことが理解される。 A plurality of adjacent IC dies 108 may then be separated along normal lines CC and DD by a singulation operation, such as saw singulation to form individual substrateless semiconductor packages 100, for example. . The step of singulating is preferably performed after the second reflow process. However, the singulating step can be performed after the base plate 102 is removed from the substrate-less semiconductor package 100 of FIG. 14 and before the second reflow process. In this particular example, the height, or thickness, of the encapsulated IC die 108 is about 0.80 mm, and the height, or thickness H PACKAGE , of each of the substrateless semiconductor packages 100 is about 1 .2 mm. However, it is understood that the present invention is not limited by the dimensions of the encapsulated IC die 108 or the dimensions of the substrateless semiconductor package 100.

図１３〜１５のＩＣダイ１０８は完全に封入されているが、本発明の他の実施形態では、ＩＣダイの頂部は封入されたパッケージの頂部と同一平面上にあってもよい。基板無し半導体パッケージ１００はリードなしのボールグリッドアレイ（ＢＧＡ）型パッケージであってもよく、フリップチップのクアッド・フラット・ノーリード（Ｑｕａｄ Ｆｌａｔ Ｎｏ−Ｌｅａｄ；ＱＦＮ）型パッケージであってもよい。   Although the IC die 108 of FIGS. 13-15 is fully encapsulated, in other embodiments of the invention, the top of the IC die may be coplanar with the top of the encapsulated package. The substrateless semiconductor package 100 may be a leadless ball grid array (BGA) type package or a flip chip quad flat no-lead (QFN) type package.

上述の説明から明らかなように、本発明は、ダイ相互接続においてリードフレームおよび基板の使用を除くことによって、またＣ５はんだボールの取り付け、鋳造、およびアンダーフィル処理など従来の処理工程を除去することによって、信頼できる半導体パッケージを形成する安価な方法を提供する。本発明は現行の半導体アセンブリ設備を用いて実装可能であるので、追加の資本投資の必要はない。これに加えて、本発明によって形成される半導体パッケージのプロファイルは、厚さが約２．５ｍｍの従来のフリップチップパッケージと比較して、約１．２ｍｍまで低いなど、比較的低い。さらに、本発明は、従来のＣ５はんだボール取り付け処理に依らず、Ｃ５型の相互接続を形成可能な複数のはんだ小滴を有するキャリアを印刷することによって、高い生産性を達成する。   As is apparent from the above description, the present invention eliminates the use of lead frames and substrates in die interconnects and eliminates conventional processing steps such as C5 solder ball attachment, casting, and underfill processing. Provides an inexpensive method of forming a reliable semiconductor package. Since the present invention can be implemented using existing semiconductor assembly equipment, there is no need for additional capital investment. In addition, the profile of the semiconductor package formed by the present invention is relatively low, such as as low as about 1.2 mm compared to a conventional flip chip package with a thickness of about 2.5 mm. Furthermore, the present invention achieves high productivity by printing a carrier having a plurality of solder droplets capable of forming a C5 type interconnect without relying on the conventional C5 solder ball mounting process.

本発明の実施形態による複数の基板無し半導体パッケージを形成するためのベースプレートの拡大平面図。FIG. 3 is an enlarged plan view of a base plate for forming a plurality of substrateless semiconductor packages according to an embodiment of the present invention. 本発明の実施形態による図１のベースプレート上のキャリアの形成を示す拡大断面図。FIG. 2 is an enlarged cross-sectional view illustrating the formation of a carrier on the base plate of FIG. 1 according to an embodiment of the present invention. 本発明の実施形態による図１のベースプレート上のキャリアの形成を示す拡大断面図。FIG. 2 is an enlarged cross-sectional view illustrating the formation of a carrier on the base plate of FIG. 1 according to an embodiment of the present invention. 本発明の実施形態によるベースプレートおよび複数のはんだバンプを有するキャリアの拡大断面図。FIG. 3 is an enlarged cross-sectional view of a carrier having a base plate and a plurality of solder bumps according to an embodiment of the invention. 図４のキャリアのはんだ柱の拡大図。The enlarged view of the solder pillar of the carrier of FIG. 従来のはんだボールの拡大断面図。The expanded sectional view of the conventional solder ball. 図４のキャリアに取り付けられ電気的に接続された複数の半導体集積回路（ＩＣ）ダイの拡大断面図。FIG. 5 is an enlarged cross-sectional view of a plurality of semiconductor integrated circuit (IC) dies attached to and electrically connected to the carrier of FIG. 4. 成形材料に封入された図７のＩＣダイの拡大断面図。FIG. 8 is an enlarged cross-sectional view of the IC die of FIG. 7 enclosed in a molding material. 本発明の実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。FIG. 4 is an enlarged cross-sectional view of a plurality of substrate-less semiconductor packages formed according to an embodiment of the present invention. 本発明により形成された複数の基板無し半導体パッケージの拡大断面図。FIG. 3 is an enlarged cross-sectional view of a plurality of substrateless semiconductor packages formed according to the present invention. 本発明の別の実施形態による複数の基板無し半導体パッケージを形成するためのベースプレートの拡大平面図。FIG. 6 is an enlarged plan view of a base plate for forming a plurality of substrate-less semiconductor packages according to another embodiment of the present invention. 図１１のベースプレート上に印刷されたキャリアに取り付けられ電気的に接続された複数のＩＣダイの拡大断面図。FIG. 12 is an enlarged cross-sectional view of a plurality of IC dies attached to and electrically connected to a carrier printed on the base plate of FIG. 11. 成形材料に封入された図１２のＩＣダイの拡大断面図。FIG. 13 is an enlarged cross-sectional view of the IC die of FIG. 12 enclosed in a molding material. 本発明の実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。FIG. 4 is an enlarged cross-sectional view of a plurality of substrate-less semiconductor packages formed according to an embodiment of the present invention. 本発明のさらなる実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。FIG. 4 is an enlarged cross-sectional view of a plurality of substrateless semiconductor packages formed according to further embodiments of the present invention.

Claims (20)

半導体パッケージを形成する方法であって、
複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数の柱を形成することと、
キャリア上に集積回路（ＩＣ）ダイを配置するダイ配置工程と、
ＩＣダイおよびキャリアを電気的に接続する電気接続工程と、
ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業を実行する成形工程と、からなる方法。 A method of forming a semiconductor package, comprising:
A base plate providing step for providing a base plate having a plurality of cavities;
Forming a carrier on the base plate using a solder material; forming a plurality of pillars by filling the plurality of cavities with the solder material; and
A die placement step of placing an integrated circuit (IC) die on the carrier;
An electrical connection step of electrically connecting the IC die and the carrier;
A molding step of performing a molding operation so as to enclose an IC die, electrical connection and at least a portion of the carrier. 成形工程の実行後にベースプレートを除去する工程と、柱の先端は露出されることと、を含む請求項１に記載の方法。   The method of claim 1, comprising removing the base plate after performing the forming step and exposing the tip of the column. はんだ材料はベースプレート上に２パスで印刷される請求項１に記載の方法。   The method of claim 1, wherein the solder material is printed in two passes on the base plate. はんだ材料は、共晶はんだ、高鉛はんだ、および鉛フリーはんだのうちの１つである請求項３に記載の方法。   4. The method of claim 3, wherein the solder material is one of eutectic solder, high lead solder, and lead free solder. はんだ材料はステンシルを用いてベースプレート上に印刷される請求項３に記載の方法。   The method of claim 3, wherein the solder material is printed on the base plate using a stencil. ステンシルの厚さは約０．１０２ｍｍ（約４ミル）未満である請求項５に記載の方法。   The method of claim 5, wherein the thickness of the stencil is less than about 4 mils. ベースプレートは、はんだ材料から分離可能な材料から製造されている請求項１に記載の方法。   The method of claim 1, wherein the base plate is made from a material that is separable from the solder material. ベースプレートの材料は、黒鉛、アルミニウム、およびステンレス鋼のうちの１つである請求項７に記載の方法。   The method according to claim 7, wherein the material of the base plate is one of graphite, aluminum, and stainless steel. ベースプレートの厚さは約１ミリメートル（ｍｍ）未満である請求項８に記載の方法。   The method of claim 8, wherein the thickness of the base plate is less than about 1 millimeter (mm). 複数のキャビティの各々の深さは約０．４０ｍｍである請求項９に記載の方法。   The method of claim 9, wherein the depth of each of the plurality of cavities is about 0.40 mm. 複数のはんだ小滴を形成するように複数の柱をリフローする工程を含む請求項１に記載の方法。   The method of claim 1 including reflowing the plurality of columns to form a plurality of solder droplets. 複数のはんだ小滴からコントロールド・コラプス・チップ・キャリア・コネクション（Ｃ５）型の相互接続が形成される請求項１１に記載の方法。   The method of claim 11, wherein a controlled collapse chip carrier connection (C5) type interconnect is formed from a plurality of solder droplets. ＩＣダイとキャリアとの間の電気接続はワイヤボンディングによる請求項１に記載の方法。   The method of claim 1, wherein the electrical connection between the IC die and the carrier is by wire bonding. ＩＣダイは接着テープを用いてキャリアに取り付けられている請求項１に記載の方法。   The method of claim 1, wherein the IC die is attached to the carrier using an adhesive tape. 接着テープおよびベースプレートの対向する表面間のスタンドオフは約０．０７５ｍｍに維持される請求項１４に記載の方法。   The method of claim 14, wherein the standoff between the opposing surfaces of the adhesive tape and the base plate is maintained at about 0.075 mm. ＩＣダイとキャリアとの間の電気接続はフリップチップボンディングによる請求項１に記載の方法。   The method of claim 1, wherein the electrical connection between the IC die and the carrier is by flip chip bonding. 半導体パッケージを形成する方法であって、
複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数のはんだ柱を形成することと、
キャリア上に集積回路（ＩＣ）ダイを取り付けるダイ取付工程と、
ＩＣダイを囲む複数のはんだ柱のそれぞれとＩＣダイのボンディングパッドとをワイヤボンディングするワイヤボンド工程と、
ＩＣダイ、電気接続、およびキャリアの一部を封入するように成形作業を実行する成形工程と、からなる方法。 A method of forming a semiconductor package, comprising:
A base plate providing step for providing a base plate having a plurality of cavities;
Forming a carrier on the base plate using a solder material; forming a plurality of solder pillars by filling the plurality of cavities with the solder material; and
A die attachment process for attaching an integrated circuit (IC) die on the carrier;
A wire bonding step of wire bonding each of a plurality of solder pillars surrounding the IC die and bonding pads of the IC die;
A molding step of performing a molding operation so as to enclose an IC die, an electrical connection, and a portion of the carrier. 柱の先端が露出されるように成形工程の実行後にベースプレートを除去する工程を含む請求項１７に記載の方法。   The method of claim 17, comprising removing the base plate after performing the molding process such that the column tips are exposed. 複数の半導体パッケージを形成する方法であって、
複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数の柱を形成することと、
キャリア上に集積回路（ＩＣ）ダイを配置するダイ配置工程と、
ＩＣダイを複数の柱のそれぞれと電気的に接続する電気接続工程と、
ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業を実行する成形工程と、
複数のＩＣダイのうちの隣接するＩＣダイを分離するようにシンギュレート作業を実行することによって、複数の半導体パッケージを形成するシンギュレート工程と、からなる方法。 A method of forming a plurality of semiconductor packages,
A base plate providing step for providing a base plate having a plurality of cavities;
Forming a carrier on the base plate using a solder material; forming a plurality of pillars by filling the plurality of cavities with the solder material; and
A die placement step of placing an integrated circuit (IC) die on the carrier;
An electrical connection step of electrically connecting the IC die to each of the plurality of pillars;
A molding step of performing a molding operation to encapsulate the IC die, electrical connection, and at least a portion of the carrier;
A singulating step of forming a plurality of semiconductor packages by performing a singulation operation so as to separate adjacent IC dies of the plurality of IC dies. 柱の先端を露出するようにベースプレートを除去する工程を含む請求項１９に記載の方法。   20. The method of claim 19, comprising removing the base plate to expose the column tips.
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