JP2009124052A

JP2009124052A - Dc-dc converter

Info

Publication number: JP2009124052A
Application number: JP2007298570A
Authority: JP
Inventors: Hisato Kato; 久登加藤; Norihito Tokura; 規仁戸倉; Shigeki Takahashi; 茂樹高橋
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-11-16
Filing date: 2007-11-16
Publication date: 2009-06-04

Abstract

PROBLEM TO BE SOLVED: To provide a DC-DC converter capable of reducing a parasitic inductance and thereby reducing switching loss. SOLUTION: A gate driver circuit 10, a power MOSFET 20a, an MOS transistor 20b, a diode 30a, a power smoothing coil 40a and a power smoothing capacitor 40b are arranged close to one another in one identical semiconductor chip 60 which is formed, for example, from single crystal silicon Si, and these constituents are electrically connected via a wiring layer formed to the semiconductor chip 60. COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、直流電源が生成する直流電圧の電圧値を昇圧または降圧する同期整流型のＤＣ−ＤＣコンバータに関する。 The present invention relates to a synchronous rectification type DC-DC converter that steps up or steps down a voltage value of a DC voltage generated by a DC power supply.

従来、この種のＤＣ−ＤＣコンバータとして、例えば特許文献１に記載の技術が知られている。この文献に記載の技術では、ハイサイドのスイッチング用パワーＭＯＳＦＥＴをＰチャネル型の縦型ＭＯＳＦＥＴで構成するとともに、ローサイドの同期整流用のパワーＭＯＳＦＥＴをＮチャネル型の縦型ＭＯＳＦＥＴで構成する。そして、ハイサイドの縦型ＭＯＳＦＥＴが作製された半導体チップ及びローサイドの縦型ＭＯＳＦＥＴが作製された半導体チップを同一のダイパッドに搭載し、このダイパッドを通じてこれら両半導体チップを電気的に接続している。これにより、ハイサイドの縦型ＭＯＳＦＥＴとローサイドの縦型ＭＯＳＦＥＴとをボンディングワイヤで接続する場合に比較して、寄生インダクタンスを低減することができるようになるため、当該ＤＣ−ＤＣコンバータのスイッチング損失の低減を図ることができるようになる。
特開２００６−１５６７４８号公報 Conventionally, as this type of DC-DC converter, for example, a technique described in Patent Document 1 is known. In the technique described in this document, the high-side switching power MOSFET is configured by a P-channel type vertical MOSFET, and the low-side synchronous rectification power MOSFET is configured by an N-channel type vertical MOSFET. Then, the semiconductor chip on which the high-side vertical MOSFET is manufactured and the semiconductor chip on which the low-side vertical MOSFET is manufactured are mounted on the same die pad, and these two semiconductor chips are electrically connected through this die pad. As a result, the parasitic inductance can be reduced as compared with the case where the high-side vertical MOSFET and the low-side vertical MOSFET are connected by the bonding wire, so that the switching loss of the DC-DC converter can be reduced. Reduction can be achieved.
JP 2006-156748 A

しかしながら、上記従来技術は、基本的に、複数のベアチップを１つのパッケージ内に封入するとともにボンディングワイヤにてこれら複数のベアチップ間の電気的な接続を行う、いわゆるＭＣＭ（ＭｕｌｔｉＣｈｉｐＭｏｄｕｌｅ）構造が採用されている。そのため、例えば所定直流電圧を生成する直流電源と上記ハイサイドの縦型ＭＯＳＦＥＴとの間を電気的に接続するボンディングワイヤ等、上記ハイサイドの縦型ＭＯＳＦＥＴとローサイドの縦型ＭＯＳＦＥＴとの間以外の構成要素間を電気的に接続するボンディングワイヤに含まれる寄生インダクタンスを低減することは難しい。したがって、ＤＣ−ＤＣコンバータ内に含まれる寄生インダクタンスの低減、ひいては、スイッチング損失の低減を図るには限界があり、依然として改善の余地がある。 However, the above prior art basically employs a so-called MCM (Multi Chip Module) structure in which a plurality of bare chips are encapsulated in one package and an electrical connection is made between the plurality of bare chips with bonding wires. Has been. Therefore, for example, a bonding wire that electrically connects a DC power source that generates a predetermined DC voltage and the high-side vertical MOSFET, or the like other than between the high-side vertical MOSFET and the low-side vertical MOSFET. It is difficult to reduce the parasitic inductance included in the bonding wire that electrically connects the components. Therefore, there is a limit in reducing the parasitic inductance included in the DC-DC converter, and hence the switching loss, and there is still room for improvement.

本発明は、上記実情に鑑みてなされたものであって、その目的は、寄生インダクタンスの低減を図ることができ、ひいては、スイッチング損失の低減を図ることのできるＤＣ−ＤＣコンバータを提供することになる。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a DC-DC converter capable of reducing parasitic inductance and, in turn, reducing switching loss. Become.

こうした目的を達成するため、請求項１に記載の発明では、所定の第１電圧値の直流電圧を生成する直流電源と、スイッチング用のパワー素子及び整流用の整流部が前記直流電源に順次直列接続されることで、これらパワー素子及び整流部が前記直流電源の高電位側及び低電位側にそれぞれ配置される第１直列回路と、前記パワー素子に電気的に接続されて該パワー素子のスイッチングを行うゲートドライバ回路と、出力平滑用のコイル及び出力平滑用のコンデンサが前記パワー素子と前記整流部との接続部に順次直列に接続される第２直列回路であって前記整流部に並列に接続される第２直列回路とを備え、前記ゲートドライバ回路による前記パワー素子のスイッチングを通じて、前記直流電源が生成する前記第１電圧値の直流電圧を、該第１電圧値とは異なる第２電圧値の直流電圧に変換する同期整流型のＤＣ−ＤＣコンバータとして、前記ゲートドライバ回路及び前記第１直列回路は、同一のチップ内に近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。 In order to achieve such an object, according to the first aspect of the present invention, a DC power source that generates a DC voltage having a predetermined first voltage value, a switching power element, and a rectifier for rectification are sequentially serially connected to the DC power source. By being connected, the power element and the rectifying unit are respectively connected to the high-potential side and the low-potential side of the DC power supply, and the power element is electrically connected to the switching of the power element. And a gate driver circuit, an output smoothing coil, and an output smoothing capacitor are sequentially connected in series to the connecting portion between the power element and the rectifying unit, and in parallel with the rectifying unit. A second series circuit connected thereto, and the DC voltage of the first voltage value generated by the DC power supply through the switching of the power element by the gate driver circuit, As a synchronous rectification type DC-DC converter for converting to a DC voltage having a second voltage value different from the one voltage value, the gate driver circuit and the first series circuit are arranged close to each other in the same chip, The wiring layers formed on the chip are electrically connected.

ＤＣ−ＤＣコンバータとしてのこのような構成では、まず、スイッチング用のパワー素子及び整流用の整流部によって構成される第１直列回路に対し、第１電圧値の直流電圧が直流電源から供給される。ここで、ゲートドライバ回路を通じて高電位側のパワー素子がオンされると、「直流電源→パワー素子→出力平滑用のコイル（第２直列回路）」といった電流経路をたどって電流が流れ、出力平滑用のコイルに磁界エネルギーが蓄えられる。そして、出力平滑用のコイルと出力平滑用のコンデンサとの接続部における電圧の電圧値は、出力平滑用のコイルの両端にかかる電圧値分だけ第１電圧値よりも低い電圧値となる。 In such a configuration as a DC-DC converter, first, a DC voltage having a first voltage value is supplied from a DC power source to a first series circuit configured by a switching power element and a rectifying rectifier. . Here, when the power element on the high potential side is turned on through the gate driver circuit, a current flows through a current path such as “DC power source → power element → coil for output smoothing (second series circuit)”, and output smoothing Magnetic field energy is stored in the coil. The voltage value of the voltage at the connection portion between the output smoothing coil and the output smoothing capacitor is lower than the first voltage value by the voltage value applied to both ends of the output smoothing coil.

一方、ゲートドライバ回路を通じて高電位側のパワー素子がオフされると、基本的に、直流電源からの電流の供給が途絶えるとともに、「・・・→（整流部）→出力平滑用のコイル（第２直列回路）→出力平滑用のコンデンサ（第２直列回路）→整流部→（出力平滑用のコイル）→・・・」といった閉回路が構成されることになる。そして、出力平滑用のコイルは、蓄えられた磁界エネルギーを電気エネルギーとして放電することで、上記パワー素子がオンされていた時と同様の電流を上記閉回路に流そうとする。したがって、出力平滑用のコイルと出力平滑用のコンデンサとの接続部における電圧の電圧値は、上記電圧値が維持される。そして、直流電源にて生成される直流電圧の第１電圧値は、ゲートドライバ回路を通じたパワー素子のオンオフ割合（デューティ比）、換言すれば、出力平滑用のコイルに蓄える磁界エネルギーに応じて定まる第２電圧値に変換されるようになる。 On the other hand, when the power element on the high potential side is turned off through the gate driver circuit, the supply of current from the DC power supply is basically interrupted, and “... → (rectifier unit) → output smoothing coil (first (2 series circuit) → output smoothing capacitor (second series circuit) → rectifier unit → (output smoothing coil) →. Then, the output smoothing coil discharges the stored magnetic field energy as electric energy, so that the same current as that when the power element is turned on flows in the closed circuit. Therefore, the voltage value of the voltage at the connection portion between the output smoothing coil and the output smoothing capacitor is maintained as described above. The first voltage value of the DC voltage generated by the DC power supply is determined according to the on / off ratio (duty ratio) of the power element through the gate driver circuit, in other words, the magnetic field energy stored in the output smoothing coil. It is converted to the second voltage value.

上記構成によれば、ゲートドライバ回路、第１直列回路を構成するパワー素子、及び、第１直列回路を構成する整流部は、同一のチップ内に近接配置されることから、パワー素子と整流部とを電気的に接続する配線層の長さはより短縮されるようになる。したがって、これらパワー素子と整流部との間の寄生インダクタンスを低減することができるようになる。また、パワー素子や整流部等のように同一のチップ内に近接配置されるわけではないものの、直流電源とパワー素子とを電気的に接続する経路を短縮することはできる。そのため、直流電源とパワー素子との間の寄生インダクタンスを低減することができるようにもなる。このように、ＤＣ−ＤＣコンバータとしての上記構成によれば、当該ＤＣ−ＤＣコンバータに含まれる寄生インダクタンスの低減を図ることができるようになり、ひいては、スイッチング損失の低減を図ることができるようになる。 According to the above configuration, since the gate driver circuit, the power element configuring the first series circuit, and the rectifying unit configuring the first series circuit are arranged close to each other in the same chip, the power element and the rectifying unit The length of the wiring layer that electrically connects the two is shortened. Therefore, the parasitic inductance between these power elements and the rectifying unit can be reduced. In addition, although the power element and the rectifying unit are not arranged close to each other in the same chip, the path for electrically connecting the DC power source and the power element can be shortened. Therefore, the parasitic inductance between the DC power supply and the power element can be reduced. As described above, according to the above-described configuration as the DC-DC converter, it is possible to reduce the parasitic inductance included in the DC-DC converter, and consequently, it is possible to reduce the switching loss. Become.

上記請求項１に記載の構成において、例えば請求項２に記載の発明では、前記ゲートドライバ回路及び前記第１直列回路に加え、前記第２直列回路を構成する前記出力平滑用のコイルも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。これにより、パワー素子と第２直列回路を構成する出力平滑用のコイルとを電気的に接続する配線層の長さをより短縮することができるようになり、これらパワー素子と第２直列回路との間の寄生インダクタンスを低減することができるようになる。ひいては、スイッチング損失の低減を図ることができるようになる。 In the configuration according to claim 1, for example, in the invention according to claim 2, in addition to the gate driver circuit and the first series circuit, the output smoothing coil constituting the second series circuit is also the same. It is arranged in the vicinity of the chip and is electrically connected by a wiring layer formed on the chip. As a result, the length of the wiring layer that electrically connects the power element and the output smoothing coil constituting the second series circuit can be further reduced, and the power element and the second series circuit can be reduced. The parasitic inductance between the two can be reduced. As a result, switching loss can be reduced.

また、上記請求項２に記載の構成において、例えば請求項３に記載の発明では、前記ゲートドライバ回路及び前記第１直列回路に加え、前記第２直列回路を構成する前記出力平滑用のコンデンサも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。これにより、第１直列回路を構成するパワー素子と第２直列回路を構成する出力平滑用のコイルとを電気的に接続する配線層の長さはもとより、第２直列回路を構成する出力平滑用のコイルと第２直列回路を構成する出力平滑用のコンデンサとを電気的に接続する配線層の長さも、より短縮されるようになる。そのため、これら第２直列回路を構成する出力平滑用のコイルと同じく第２直列回路を構成する出力平滑用のコンデンサとの間の寄生インダクタンスを低減することができるようになる。そしてひいては、スイッチング損失の低減を図ることができるようになる。 Further, in the configuration according to claim 2, for example, in the invention according to claim 3, in addition to the gate driver circuit and the first series circuit, the output smoothing capacitor constituting the second series circuit is also provided. In addition, they are arranged close to each other in the same chip and are electrically connected by a wiring layer formed on the chip. Thereby, not only the length of the wiring layer that electrically connects the power element constituting the first series circuit and the output smoothing coil constituting the second series circuit, but also the output smoothing constituting the second series circuit. The length of the wiring layer that electrically connects the coil and the output smoothing capacitor constituting the second series circuit is also shortened. Therefore, the parasitic inductance between the output smoothing coil constituting the second series circuit and the output smoothing capacitor constituting the second series circuit can be reduced. As a result, switching loss can be reduced.

こうした請求項１〜３のいずれかに記載の構成においては、例えば請求項４に記載の発明のように、前記整流部はダイオードにて構成されていることとしてもよい。あるいは、例えば請求項５に記載の発明のように、前記整流部は、ＭＯＳトランジスタにて構成された同期整流部であり、前記ゲートドライバ回路は、前記ＭＯＳトランジスタに電気的に接続されて、該ＭＯＳトランジスタのスイッチングを行うこととしてもよい。またあるいは、例えば請求項６に記載の発明のように、前記整流部は、ＭＯＳトランジスタ及びダイオードの並列回路にて構成された同期整流部であり、前記ゲートドライバ回路は、前記ＭＯＳトランジスタに電気的に接続されて、該ＭＯＳトランジスタのスイッチングを行うこととしてもよい。 In the configuration according to any one of the first to third aspects, the rectifying unit may be configured by a diode, for example, as in the invention according to the fourth aspect. Alternatively, for example, as in the invention according to claim 5, the rectifier is a synchronous rectifier configured by a MOS transistor, and the gate driver circuit is electrically connected to the MOS transistor, The MOS transistor may be switched. Alternatively, for example, as in the invention described in claim 6, the rectifier is a synchronous rectifier configured by a parallel circuit of a MOS transistor and a diode, and the gate driver circuit is electrically connected to the MOS transistor. And the MOS transistor may be switched.

ちなみに、上記請求項５あるいは請求項６に記載の構成では、上記請求項４に記載の構成よりも次の点で優れている。すなわち、ゲートドライバ回路を通じて高電位側のパワー素子がオフとされるとともに低電位側のＭＯＳトランジスタ素子がオンとされたとき、直流電源からの電流の供給が途絶えるとともに、「・・・→ＭＯＳトランジスタ素子（同期整流部）→出力平滑用のコイル（第２直列回路）→出力平滑用のコンデンサ（第２直列回路）→ＭＯＳトランジスタ素子→（出力平滑用のコイル）→・・・」といった閉回路が構成され、この閉回路中を電流が流れることになる。ＭＯＳトランジスタ素子を電流が流れる際のオン抵抗値は、上記請求項４に記載のダイオードと比較して非常に小さくなる。そのため、スイッチング損失をより小さくすることができるようになる。 Incidentally, the configuration according to claim 5 or 6 is superior to the configuration according to claim 4 in the following points. That is, when the power element on the high potential side is turned off through the gate driver circuit and the MOS transistor element on the low potential side is turned on, the supply of current from the DC power supply is interrupted and “... → MOS transistor Closed circuit such as “element (synchronous rectification unit) → output smoothing coil (second series circuit) → output smoothing capacitor (second series circuit) → MOS transistor element → (output smoothing coil) →. The current flows in the closed circuit. The on-resistance value when a current flows through the MOS transistor element is very small as compared with the diode according to the fourth aspect. As a result, the switching loss can be further reduced.

また、こうした請求項５あるいは６に記載の構成においては、ゲートドライバ回路によってＭＯＳトランジスタ素子がオフからオンにされたとき、ＭＯＳトランジスタ素子内部のチャネルが形成されるまでにある程度の時間が必要となり、そうしたチャネルが形成されるまでの間、ＭＯＳトランジスタ素子が構造的に内蔵するボディダイオードを介して電流が流れることになる。ただし、そうしたボディダイオードは、少数キャリアで動作するＰＮ接合ダイオードであるため、逆回復時間が比較的長い。そのため、そうした逆回復時間の間、想定されただけの電流が出力平滑用のコイルに流れないことが生じるおそれがある。 Further, in the configuration according to claim 5 or 6, when the MOS transistor element is turned on from off by the gate driver circuit, a certain amount of time is required until the channel inside the MOS transistor element is formed, Until such a channel is formed, a current flows through a body diode structurally incorporated in the MOS transistor element. However, since such a body diode is a PN junction diode operating with minority carriers, the reverse recovery time is relatively long. For this reason, during the reverse recovery time, there is a possibility that only an assumed current does not flow through the output smoothing coil.

その点、例えば請求項７に記載の発明のように、前記同期整流部を構成するＭＯＳトランジスタは、前記チップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵していることが望ましい。ショットキーダイオードは、ボディダイオードとは異なり、多数キャリアにて動作する。そのため、ボディダイオードよりも逆回復時間が短いため、想定された量の電流が出力平滑用のコイルに流れない時間をより短くすることができるようになる。しかも、このショットキーダイオードは、ＭＯＳトランジスタ素子に内蔵されているため、ショットキーダイオードを独立して新たに備える必要がなくなる。 In that respect, for example, as in the invention according to claim 7, the MOS transistor constituting the synchronous rectification unit is configured by embedding a metal in a trench formed from the front surface side to the back surface side of the chip. It is desirable to incorporate a Schottky diode. Unlike a body diode, a Schottky diode operates with a majority carrier. Therefore, since the reverse recovery time is shorter than that of the body diode, it is possible to further shorten the time during which an assumed amount of current does not flow through the output smoothing coil. In addition, since the Schottky diode is built in the MOS transistor element, it is not necessary to newly provide the Schottky diode independently.

なお、こうした構成において、例えば請求項８に記載の発明のように、前記出力平滑用のコンデンサは、前記チップの表面側から裏面側に向けて形成された複数のトレンチの内部に絶縁体が埋め込まれて構成されるコンデンサであることが望ましい。これにより、チップ面積を小さくすることができるようになる。 In such a configuration, as in the invention described in claim 8, for example, the output smoothing capacitor has an insulator embedded in a plurality of trenches formed from the front surface side to the back surface side of the chip. It is desirable that the capacitor be configured. As a result, the chip area can be reduced.

また、上記請求項１〜８のいずれかに記載の構成において、例えば請求項９に記載の発明のように、前記チップは、埋め込み絶縁膜を内部に有するＳＯＩ構造のチップであり、前記チップの前記ゲートドライバ回路が形成される部分と前記チップの前記パワー素子が形成される部分とは、トレンチが形成されることで電気的に分離されていることとしても、チップ面積を小さくすることができるようになる。 Moreover, in the configuration according to any one of the first to eighth aspects, the chip is an SOI structure chip having a buried insulating film therein, for example, as in the invention according to the ninth aspect, Even if the portion where the gate driver circuit is formed and the portion where the power element of the chip is formed are electrically separated by forming a trench, the chip area can be reduced. It becomes like this.

（第１の実施の形態）
以下、本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態について、図１を参照しつつ説明する。なお、図１は、本実施の形態のＤＣ−ＤＣコンバータの等価回路の一例を示す模式図である。また、本実施の形態のＤＣ−ＤＣコンバータは、所定の第１電圧値の直流電圧をこの第１電圧値よりも低い第２電圧値の直流電圧に降圧変換する同期整流型のＤＣ−ＤＣコンバータ、いわゆるバックコンバータとして具体化されている。 (First embodiment)
Hereinafter, a first embodiment of a DC-DC converter according to the present invention will be described with reference to FIG. FIG. 1 is a schematic diagram illustrating an example of an equivalent circuit of the DC-DC converter according to the present embodiment. The DC-DC converter according to the present embodiment is a synchronous rectification type DC-DC converter that step-down converts a DC voltage having a predetermined first voltage value to a DC voltage having a second voltage value lower than the first voltage value. It is embodied as a so-called buck converter.

図１に示すように、ＤＣ−ＤＣコンバータ１は、基本的に、所定の第１電圧値Ｖ１の直流電圧を生成する直流電源Ｖｄｄ、スイッチングを行うゲートドライバ回路１０、第１直列回路２０、第２直列回路４０及び第２電圧値Ｖ２の直流電圧を出力する出力端子５０等々を備えている。ここで、第１直列回路２０は、スイッチング用のパワーＭＯＳＦＥＴ（パワー素子）２０ａ及び同期整流用の同期整流部３０を有しており、第２直列回路４０は、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂを有している。 As shown in FIG. 1, the DC-DC converter 1 basically includes a DC power source Vdd that generates a DC voltage having a predetermined first voltage value V1, a gate driver circuit 10 that performs switching, a first series circuit 20, 2 series circuit 40, an output terminal 50 for outputting a DC voltage of the second voltage value V2, and the like. Here, the first series circuit 20 includes a switching power MOSFET (power element) 20a and a synchronous rectification unit 30 for synchronous rectification, and the second series circuit 40 includes an output smoothing coil 40a and an output smoothing. Capacitor 40b.

詳しくは、ゲートドライバ回路１０は、図示しない論理回路によって構成され、直流電源Ｖｄｄ及びグランドＧＮＤにそれぞれ電気的に接続されている。ゲートドライバ回路１０は、当該ゲートドライバ回路１０が駆動するための電源の供給を上記直流電源Ｖｄｄから受けている。また、ゲートドライバ回路１０は、例えばＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｉｆｆｕｓｅｄＭＯＳ）からなるパワーＭＯＳＦＥＴ２０ａ（本実施の形態ではＰチャンネル型）のゲートＧ、及び、同じくＬＤＭＯＳからなるＭＯＳトランジスタ２０ｂのゲートＧにそれぞれ電気的に接続されており、これらパワーＭＯＳＦＥＴ２０ａ及びＭＯＳトランジスタ２０ｂのオンオフのスイッチングを行う。なお、ゲートドライバ回路１０によるスイッチングについては後述する。 Specifically, the gate driver circuit 10 is configured by a logic circuit (not shown), and is electrically connected to the DC power supply Vdd and the ground GND. The gate driver circuit 10 receives supply of power for driving the gate driver circuit 10 from the DC power supply Vdd. The gate driver circuit 10 is electrically connected to a gate G of a power MOSFET 20a (P-channel type in the present embodiment) made of, for example, LDMOS (Laterally Diffused MOS) and a gate G of a MOS transistor 20b also made of LDMOS. The power MOSFET 20a and the MOS transistor 20b are switched on and off. The switching by the gate driver circuit 10 will be described later.

第１直列回路２０は、スイッチング用のパワーＭＯＳＦＥＴ２０ａ及び同期整流部３０（正確にはＭＯＳトランジスタ２０ｂ）が上記直流電源Ｖｄｄに順次直列接続されることで、これらパワーＭＯＳＦＥＴ２０ａ及びＭＯＳトランジスタ２０ｂが直流電源Ｖｄｄの高電位側及び低電位側にそれぞれ配置されている。なお、上記同期整流部３０は、ＭＯＳトランジスタ２０ｂとダイオード３０ａとの並列回路にて構成されている。ＭＯＳトランジスタ２０ｂは、そのドレインＤが上記パワーＭＯＳＦＥＴ２０ａのドレインＤと電気的に接続されており、そのソースＳがグランドＧＮＤに電気的に接続されている。また、ダイオード３０ａは、いわゆるフリーホイールダイオードとして機能するダイオードであり、その一端はパワーＭＯＳＦＥＴ２０ａのドレインＤに電気的に接続されており、その他端はグランドＧＮＤに電気的に接続されている。 The first series circuit 20 includes a switching power MOSFET 20a and a synchronous rectification unit 30 (more precisely, a MOS transistor 20b) sequentially connected in series to the DC power supply Vdd, so that the power MOSFET 20a and the MOS transistor 20b are connected to the DC power supply Vdd. Are arranged on the high potential side and the low potential side, respectively. The synchronous rectification unit 30 is composed of a parallel circuit of a MOS transistor 20b and a diode 30a. The MOS transistor 20b has a drain D electrically connected to the drain D of the power MOSFET 20a, and a source S electrically connected to the ground GND. The diode 30a is a diode that functions as a so-called freewheel diode, and one end thereof is electrically connected to the drain D of the power MOSFET 20a, and the other end is electrically connected to the ground GND.

第２直列回路４０は、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂが、パワーＭＯＳＦＥＴ２０ａとＭＯＳトランジスタ２０ｂとの接続部に順次直列に接続されている。そして、第２直列回路４０は、図１に示されるように、ダイオード３０ａと並列に接続されている。 In the second series circuit 40, an output smoothing coil 40a and an output smoothing capacitor 40b are sequentially connected in series to a connection portion between the power MOSFET 20a and the MOS transistor 20b. The second series circuit 40 is connected in parallel with the diode 30a as shown in FIG.

なお、図１中に実線で示すインダクタンスＬ１、及び、破線で示すインダクタンスＬ２〜Ｌ７は、当該ＤＣ−ＤＣコンバータ１に寄生する寄生インダクタンスをそれぞれ示している。すなわち、直流電源Ｖｄｄとゲートドライバ回路１０との間には寄生インダクタンスＬ１が存在し、直流電源ＶｄｄとパワーＭＯＳＦＥＴ２０ａとの間には寄生インダクタンスＬ２が存在する。また、パワーＭＯＳＦＥＴ２０ａとＭＯＳトランジスタ２０ｂとの間には、寄生インダクタンスＬ３が存在し、これらパワーＭＯＳＦＥＴ２０ａとＭＯＳトランジスタ２０ｂとの間には、寄生インダクタンスＬ４が存在する。そして、平滑用コンデンサ４０ｂとグランドＧＮＤとの間には寄生インダクタンスＬ５が存在する。さらに、ゲートドライバ回路１０とグランドＧＮＤとの間には、寄生インダクタンスＬ６が存在し、ＭＯＳトランジスタ２０ｂとグランドＧＮＤとの間には、寄生インダクタンスＬ７が存在する。こうした寄生インダクタンスＬ１〜Ｌ７についても後述する。 In FIG. 1, an inductance L 1 indicated by a solid line and inductances L 2 to L 7 indicated by a broken line indicate parasitic inductances parasitic on the DC-DC converter 1. That is, a parasitic inductance L1 exists between the DC power supply Vdd and the gate driver circuit 10, and a parasitic inductance L2 exists between the DC power supply Vdd and the power MOSFET 20a. In addition, a parasitic inductance L3 exists between the power MOSFET 20a and the MOS transistor 20b, and a parasitic inductance L4 exists between the power MOSFET 20a and the MOS transistor 20b. A parasitic inductance L5 exists between the smoothing capacitor 40b and the ground GND. Furthermore, a parasitic inductance L6 exists between the gate driver circuit 10 and the ground GND, and a parasitic inductance L7 exists between the MOS transistor 20b and the ground GND. Such parasitic inductances L1 to L7 will also be described later.

以上のようにして構成されたＤＣ−ＤＣコンバータ１が直流電源Ｖｄｄの第１電圧値Ｖ１を該第１電圧値Ｖ１よりも低い第２電圧値Ｖ２に降圧変換するに際しては、まず、高電位側のパワーＭＯＳＦＥＴ２０ａをゲートドライバ回路１０を通じてオンとする。パワーＭＯＳＦＥＴ２０ａがオンとされると、該パワーＭＯＳＦＥＴ２０ａのゲートＧ直下にチャネルが形成され、電流Ｉｏｎは「直流電源Ｖｄｄ→寄生インダクタンスＬ１→（寄生インダクタンスＬ２）→パワーＭＯＳＦＥＴ２０ａ→（寄生インダクタンスＬ３）→（寄生インダクタンスＬ４）→出力平滑用コイル４０ａ」といった電流経路をたどって流れる。そして、出力平滑用コイル４０ａに磁界エネルギーが蓄えられ、出力平滑用コイル４０ａと出力平滑用コンデンサ４０ｂとの接続部における電圧値、すなわち、出力端子５０における出力電圧値Ｖｏｕｔは、出力平滑用コイル４０ａの両端にかかる電圧値分だけ第１電圧値Ｖ１よりも低い電圧値となる。ちなみに、このとき、低電位側のＭＯＳトランジスタ２０ｂはオンとされないため、このＭＯＳトランジスタ２０ｂには電流は流れない。 When the DC-DC converter 1 configured as described above steps down the first voltage value V1 of the DC power supply Vdd to the second voltage value V2 lower than the first voltage value V1, first, the high potential side The power MOSFET 20a is turned on through the gate driver circuit 10. When the power MOSFET 20a is turned on, a channel is formed immediately below the gate G of the power MOSFET 20a, and the current Ion is “DC power supply Vdd → parasitic inductance L1 → (parasitic inductance L2) → power MOSFET 20a → (parasitic inductance L3) → ( It follows a current path such as “parasitic inductance L4) → output smoothing coil 40a”. The magnetic field energy is stored in the output smoothing coil 40a, and the voltage value at the connection portion between the output smoothing coil 40a and the output smoothing capacitor 40b, that is, the output voltage value Vout at the output terminal 50 is the output smoothing coil 40a. The voltage value is lower than the first voltage value V1 by the voltage value applied to both ends. Incidentally, at this time, since the low potential side MOS transistor 20b is not turned on, no current flows through the MOS transistor 20b.

次に、こうした状態において、高電位側のパワーＭＯＳＦＥＴ２０ａをゲートドライバ回路１０を通じてオフとする。パワーＭＯＳＦＥＴ２０ａがオフとされると、該パワーＭＯＳＦＥＴ２０ａのゲートＧ直下にはチャネルが形成されなくなるため、直流電源Ｖｄｄからの電流の供給が途絶えるとともに、「・・・→ダイオード３０ａ→出力平滑用コイル４０ａ→出力平滑用コンデンサ４０ｂ→（寄生インダクタＬ５）→ダイオード３０ａ→・・・」といった閉回路が構成されることになる。 Next, in such a state, the power MOSFET 20 a on the high potential side is turned off through the gate driver circuit 10. When the power MOSFET 20a is turned off, a channel is not formed immediately below the gate G of the power MOSFET 20a. Therefore, the supply of current from the DC power supply Vdd is interrupted, and “... → diode 30a → output smoothing coil 40a. → Output smoothing capacitor 40b → (parasitic inductor L5) → diode 30a →.

そして、出力平滑用コイル４０ａは、蓄えられた磁界エネルギーを電気エネルギーとして放電することで、パワーＭＯＳＦＥＴ２０ａがオンされていた時と同様の電流Ｉｏｎを上記閉回路に流そうとする。したがって、出力端子５０における出力電圧値Ｖｏｕｔは、上記電圧値が維持される。そして、直流電源Ｖｄｄにて生成される直流電圧の第１電圧値Ｖ１は、ゲートドライバ回路１０を通じたパワーＭＯＳＦＥＴ２０ａのオンオフ割合（デューティ比）、換言すれば、出力平滑用コイル４０aに蓄える磁界エネルギーに応じて定まる第２電圧値Ｖ２に変換されるようになる。ちなみに、ゲートドライバ回路１０は、高電位側のパワーＭＯＳＦＥＴ２０ａをオフとすると、低電位側のＭＯＳトランジスタ２０ｂは直ちにオンされるのではなく、ＭＯＳトランジスタ２０ｂのゲート直下にチャネルが形成されるまでにある程度の時間が必要であるため、上記閉回路に電流が流れるものの、ＭＯＳトランジスタ２０ｂのゲート直下にチャネルが形成されると、該ＭＯＳトランジスタ２０ｂのオン抵抗の方がダイオード３０ａよりも小さいため、「・・・→ＭＯＳトランジスタ２０ｂ→（寄生インダクタンスＬ４）→出力平滑用コイル４０ａ→出力平滑用コンデンサ４０ｂ→（寄生インダクタＬ５）→ＭＯＳトランジスタ２０ｂ→・・・」といった閉回路が構成され、電流Ｉｏｆｆが流れることになる。 Then, the output smoothing coil 40a discharges the stored magnetic field energy as electric energy, so that the same current Ion as that when the power MOSFET 20a is turned on flows in the closed circuit. Therefore, the output voltage value Vout at the output terminal 50 is maintained at the voltage value. The first voltage value V1 of the DC voltage generated by the DC power supply Vdd is the ON / OFF ratio (duty ratio) of the power MOSFET 20a through the gate driver circuit 10, in other words, the magnetic field energy stored in the output smoothing coil 40a. It is converted to a second voltage value V2 determined accordingly. Incidentally, in the gate driver circuit 10, when the high-potential-side power MOSFET 20a is turned off, the low-potential-side MOS transistor 20b is not immediately turned on, but to some extent until a channel is formed immediately below the gate of the MOS transistor 20b. However, when a channel is formed immediately below the gate of the MOS transistor 20b, the on-resistance of the MOS transistor 20b is smaller than that of the diode 30a. .. → MOS transistor 20b → (parasitic inductance L4) → output smoothing coil 40a → output smoothing capacitor 40b → (parasitic inductor L5) → MOS transistor 20b →... It will be.

こうして直流電源Ｖｄｄにて生成される上記第１電圧値Ｖ１は、ゲートドライバ回路１０を通じたパワーＭＯＳＦＥＴ２０ａ及びＭＯＳトランジスタ２０ｂのスイッチングを通じたオンオフ割合（デューティ比）、換言すれば、出力平滑用のコイルに蓄える磁界エネルギーに応じて定まる第２電圧値Ｖ２に降圧変換されることになる。なお、こうしたスイッチング操作については公知であるため、ここでのこれ以上の説明を割愛する。 The first voltage value V1 generated by the DC power supply Vdd in this way is an on / off ratio (duty ratio) through switching of the power MOSFET 20a and the MOS transistor 20b through the gate driver circuit 10, in other words, in the output smoothing coil. Step-down conversion is performed to the second voltage value V2 determined according to the stored magnetic field energy. In addition, since such switching operation is well-known, further description here is omitted.

ところで、課題の欄にも記載したように、こうした構成要素（ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ、ダイオード３０ａ、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂ）を複数のベアチップにおのおの形成するとともに、これら複数のベアチップを１つのパッケージ内に封入し、ボンディングワイヤにてこれら複数のベアチップ間の電気的な接続を行う、いわゆるＭＣＭ構造を採用したとしても、これら構成要素間を電気的に接続するボンディングワイヤに含まれる寄生インダクタンスＬ１〜Ｌ７は依然として大きい。そのため、ＤＣ−ＤＣコンバータ内に含まれる寄生インダクタンスの低減、ひいては、スイッチング損失の低減を図るには限界があり、依然として改善の余地が残されている。 By the way, as described in the problem section, these components (the gate driver circuit 10, the power MOSFET 20a, the MOS transistor 20b, the diode 30a, the output smoothing coil 40a, and the output smoothing capacitor 40b) are formed in a plurality of bare chips. In addition, even if a so-called MCM structure is employed in which a plurality of bare chips are enclosed in a single package and electrical connection is made between the plurality of bare chips with bonding wires, the components are electrically connected. The parasitic inductances L1 to L7 included in the connecting bonding wires are still large. Therefore, there is a limit in reducing the parasitic inductance included in the DC-DC converter, and in turn reducing the switching loss, and there is still room for improvement.

そこで、本実施の形態では、図１に破線にて示すように、ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ、ダイオード３０ａ、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂを、例えば単結晶シリコンＳｉからなる同一の半導体チップ６０内に近接配置するとともに、この半導体チップ６０に形成された配線層を通じてこれら構成要素を電気的に接続することとした。 Therefore, in the present embodiment, as indicated by a broken line in FIG. 1, the gate driver circuit 10, the power MOSFET 20a, the MOS transistor 20b, the diode 30a, the output smoothing coil 40a, and the output smoothing capacitor 40b are made of, for example, single crystal silicon. The components are arranged close to each other in the same semiconductor chip 60 made of Si, and these components are electrically connected through a wiring layer formed on the semiconductor chip 60.

これら構成要素が近接配置されることから、構成要素間を電気的に接続する配線層の長さはより短縮されるようになる。したがって、パワーＭＯＳＦＥＴ２０ａとＭＯＳトランジスタ２０ｂとの間の寄生インダクタンスＬ３、パワーＭＯＳＦＥＴ２０ａとダイオード３０ａとの間の寄生インダクタンスＬ４、及び、平滑用コンデンサ４０ｂとグランドＧＮＤとの寄生インダクタンスＬ５をそれぞれ低減することができるようになる。また、同一の半導体チップ６０内に近接配置されるわけではないものの、直流電源ＶｄｄとパワーＭＯＳＦＥＴ２０ａとを電気的に接続する電流経路を短縮することはできるため、直流電源ＶｄｄとパワーＭＯＳＦＥＴ２０ａとの間の寄生インダクタンスＬ２を低減することができるようにもなる。 Since these components are arranged close to each other, the length of the wiring layer that electrically connects the components is further reduced. Therefore, the parasitic inductance L3 between the power MOSFET 20a and the MOS transistor 20b, the parasitic inductance L4 between the power MOSFET 20a and the diode 30a, and the parasitic inductance L5 between the smoothing capacitor 40b and the ground GND can be reduced. It becomes like this. In addition, although not arranged close to each other in the same semiconductor chip 60, the current path for electrically connecting the DC power supply Vdd and the power MOSFET 20a can be shortened, so that the connection between the DC power supply Vdd and the power MOSFET 20a can be shortened. It is also possible to reduce the parasitic inductance L2.

ちなみに、寄生インダクタンスＬ２はゲートドライバ回路１０によるパワーＭＯＳＦＥＴ２０ａのスイッチング損失に大きく影響を与えることが発明者らによって確認されている。すなわち、既述したように、本実施の形態のＤＣ−ＤＣコンバータ１では、パワーＭＯＳＦＥＴ２０ａとしてＰチャネル型のＬＤＭＯＳを採用しており、図１に示したように、ゲートドライバ回路１０及びパワーＭＯＳＦＥＴ２０ａは、共通の直流電源Ｖｄｄに電気的に接続されている。通常、パワーＭＯＳＦＥＴ２０ａは、そのソースＳとゲートＧとの間の電位差に基づいてスイッチングが行われるため、ゲートドライバ回路１０とパワーＭＯＳＦＥＴ２０ａのソースＳとの間に存在する寄生インダクタンスＬ２が大きいと、ゲートドライバ回路１０によるパワーＭＯＳＦＥＴ２０ａのスイッチング損失が大きくなってしまう。 Incidentally, the inventors have confirmed that the parasitic inductance L2 greatly affects the switching loss of the power MOSFET 20a by the gate driver circuit 10. That is, as described above, in the DC-DC converter 1 of the present embodiment, a P-channel type LDMOS is adopted as the power MOSFET 20a. As shown in FIG. 1, the gate driver circuit 10 and the power MOSFET 20a are Are electrically connected to a common DC power source Vdd. Normally, the power MOSFET 20a is switched based on the potential difference between the source S and the gate G. Therefore, if the parasitic inductance L2 existing between the gate driver circuit 10 and the source S of the power MOSFET 20a is large, the gate The switching loss of the power MOSFET 20a due to the driver circuit 10 becomes large.

そうしたパワーＭＯＳＦＥＴ２０ａのスイッチング損失の寄生インダクタンスＬ２への依存性について、図２及び図３を参照しつつさらに説明する。なお、図２は、パワーＭＯＳＦＥＴ２０ａのスイッチング損失の寄生インダクタンスＬ２への依存性を解析するための回路の一例を示した図である。図３は、こうした解析用回路を用いたシミュレーションを通じて取得された、寄生インダクタンスとスイッチング損失との関係を示した図である。 The dependency of the switching loss of the power MOSFET 20a on the parasitic inductance L2 will be further described with reference to FIGS. FIG. 2 is a diagram showing an example of a circuit for analyzing the dependency of the switching loss of the power MOSFET 20a on the parasitic inductance L2. FIG. 3 is a diagram showing the relationship between the parasitic inductance and the switching loss obtained through simulation using such an analysis circuit.

図２に示されるように、解析用回路１０１では、ハイサイドのＰチャンネル型のパワーＭＯＳＦＥＴ２０ａ（図１参照）に相当するパワーＭＯＳＦＥＴとして、ローサイドのｎチャンネル型のＬＤＭＯＳ１２０ｂが採用されている。これに伴い、先の図１に示した寄生インダクタンスＬ２は解析用回路１０１を構成するインダクタンスＬｓに相当し、ドライバ回路１０及びパワーＭＯＳＦＥＴ２０ａのソースＳが共通の直流電源Ｖｄｄに電気的に接続されていること（図１参照）は、ドライバ回路及びＬＤＭＯＳ１２０ｂのソースが共通のグランドに接続されていることに相当する。なお、解析用回路１０１では、寄生インダクタンスＬ２の大きさがスイッチング損失に与える影響を解析するための回路であるため、寄生インダクタンスＬ３に相当するインダクタンスＬｄの大きさを「２３ｎＨ」に固定し、インダクタンスＬｓの大きさを変化させるシミュレーションを実行している。 As shown in FIG. 2, the analysis circuit 101 employs a low-side n-channel LDMOS 120b as a power MOSFET corresponding to the high-side P-channel power MOSFET 20a (see FIG. 1). Accordingly, the parasitic inductance L2 shown in FIG. 1 corresponds to the inductance Ls constituting the analysis circuit 101, and the driver circuit 10 and the source S of the power MOSFET 20a are electrically connected to the common DC power supply Vdd. (Refer to FIG. 1) corresponds to the source of the driver circuit and the LDMOS 120b being connected to a common ground. Note that the analysis circuit 101 is a circuit for analyzing the influence of the parasitic inductance L2 on the switching loss, and therefore the magnitude of the inductance Ld corresponding to the parasitic inductance L3 is fixed to “23 nH”. A simulation for changing the magnitude of Ls is executed.

こうした解析用回路１０１を用いたシミュレーション結果を図３に示す。この図３においては、ＬＤＭＯＳ１２０ｂのゲートＧのシート抵抗値が例えば「２５［Ω／□］」である場合（従来技術に相当）のデータを「△」にて示し、ＬＤＭＯＳ１２０ｂのゲートＧのシート抵抗値が例えば「１［Ω／□］」である場合（本実施の形態に相当）のデータを「○」にて示している。なお、ＬＤＭＯＳ１２０ｂのゲートＧのシート抵抗を「１［Ω／□］」に低下することのできる理由については後述する。 A simulation result using such an analysis circuit 101 is shown in FIG. In FIG. 3, data when the sheet resistance value of the gate G of the LDMOS 120b is, for example, “25 [Ω / □]” (corresponding to the prior art) is indicated by “Δ”, and the sheet resistance of the gate G of the LDMOS 120b For example, the data when the value is “1 [Ω / □]” (corresponding to the present embodiment) is indicated by “◯”. The reason why the sheet resistance of the gate G of the LDMOS 120b can be reduced to “1 [Ω / □]” will be described later.

図３に示されるように、ＬＤＭＯＳ１２０ｂのゲートの抵抗値が例えば「２５［Ω／□］」であり、且つ、ドライバ回路及びＬＤＭＯＳ１２０ｂのソースが共通のグランドＧＮＤに電気的に接続されない（シグナルグランド及びパワーグランドが共通ではない）場合においては、インダクタンスＬｓの大きさが「１→１０→３０→５０→１００［ｎＨ］」のように順次大きくなると、ＬＤＭＯＳ１２０ｂのスイッチング損失もこれに伴って「７７．９→８７．１→１９１→１６１→２４８［ｎＪ／ｐｕｌｓｅ］」と概ね順次大きくなっている。 3, the resistance value of the gate of the LDMOS 120b is, for example, “25 [Ω / □]”, and the driver circuit and the source of the LDMOS 120b are not electrically connected to the common ground GND (signal ground and In the case where the power ground is not common), when the magnitude of the inductance Ls increases sequentially as “1 → 10 → 30 → 50 → 100 [nH]”, the switching loss of the LDMOS 120b is accompanied by “77. 9 → 87.1 → 191 → 161 → 248 [nJ / pulse] ”.

同様に、ＬＤＭＯＳ１２０ｂのゲートＧの抵抗値が例えば「１［Ω／□］」であり、且つ、シグナルグランド及びパワーグランドを共通にする場合においては、インダクタンスＬｓの大きさが「１→１０→３０→５０→１００［ｎＨ］」のように順次大きくなると、ＬＤＭＯＳ１２０ｂのスイッチング損失もこれに伴って「４０．６→６７．３→８８．８→１２２→２２６［ｎＪ／ｐｕｌｓｅ］」のように順次大きくなる。 Similarly, when the resistance value of the gate G of the LDMOS 120b is, for example, “1 [Ω / □]” and the signal ground and the power ground are shared, the magnitude of the inductance Ls is “1 → 10 → 30”. When the size sequentially increases as “→ 50 → 100 [nH]”, the switching loss of the LDMOS 120b is also sequentially increased as “40.6 → 67.3 → 88.8 → 122 → 226 [nJ / pulse]”. growing.

このように、インダクタンスＬｓが大きいほど、あるいは、ＬＤＭＯＳ１２０ｂのゲートの抵抗値が大きいほど、ＬＤＭＯＳ１２０ｂのスイッチング損失が大きくなるため、インダクタンスＬｓの大きさを小さくする、あるいは、ＬＤＭＯＳ１２０ｂのゲートの抵抗値を小さくすることで、ＬＤＭＯＳ１２０ｂのスイッチング損失を小さくすることができることがわかる。そして実際には、従来技術では、インダクタンスＬｓの大きさがおよそ「１０ｎＨ〜１００ｎＨ」となるところ、本実施の形態では、インダクタンスＬｓの大きさはおよそ「数ｎＨ」となり、極めて低減されるようになる。 Thus, the larger the inductance Ls or the larger the resistance value of the gate of the LDMOS 120b, the larger the switching loss of the LDMOS 120b. Therefore, the size of the inductance Ls is reduced or the resistance value of the gate of the LDMOS 120b is reduced. It can be seen that the switching loss of the LDMOS 120b can be reduced. Actually, in the conventional technique, the magnitude of the inductance Ls is about “10 nH to 100 nH”. In the present embodiment, the magnitude of the inductance Ls is about “several nH”, which is extremely reduced. Become.

また、本実施の形態のＤＣ−ＤＣコンバータ１では、パワーＭＯＳＦＥＴ２０ａのゲートＧをシリサイドにて形成することとした。これにより、シリサイドを用いない場合（従来技術に相当）においてはゲートＧのシート抵抗値がおよそ「２５Ω／□」であるところ、シリサイドにて形成されたゲートＧのシート抵抗値はおよそ「１Ω／□」となり、ゲートＧのシート抵抗値を低減することができるようになる。これにより、上記ゲートドライバ回路１０を通じて高い周波数でスイッチングする際のスイッチング損失を、「８７．１［ｎＪ／ｐｕｌｓｅ］」から「４０．６［ｎＪ／ｐｕｌｓｅ］」へ、およそ「５４％」低減することができるようになる。 In the DC-DC converter 1 of the present embodiment, the gate G of the power MOSFET 20a is formed of silicide. Thus, when silicide is not used (corresponding to the prior art), the sheet resistance value of the gate G is approximately “25Ω / □”, but the sheet resistance value of the gate G formed of silicide is approximately “1Ω / square”. □ ”, and the sheet resistance value of the gate G can be reduced. As a result, the switching loss when switching at a high frequency through the gate driver circuit 10 is reduced by approximately “54%” from “87.1 [nJ / pulse]” to “40.6 [nJ / pulse]”. Will be able to.

このように、上記ＤＣ−ＤＣコンバータ１によれば、当該ＤＣ−ＤＣコンバータ１に含まれる寄生インダクタンスＬ１〜Ｌ７並びにパワーＭＯＳトランジスタ２０ａのゲートＧのシート抵抗を低減することができるようになり、ひいては、スイッチング損失の低減を図ることができるようになる。 As described above, according to the DC-DC converter 1, the sheet resistances of the parasitic inductances L1 to L7 and the gate G of the power MOS transistor 20a included in the DC-DC converter 1 can be reduced. Thus, the switching loss can be reduced.

（第２の実施の形態）
次に、本発明に係るＤＣ−ＤＣコンバータの第２の実施の形態について、図４を参照しつつ説明する。なお、この図４において、先の図１に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。 (Second Embodiment)
Next, a second embodiment of the DC-DC converter according to the present invention will be described with reference to FIG. In FIG. 4, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant descriptions of these elements are omitted.

本実施の形態のＤＣ−ＤＣコンバータも、先の図１に示した第１の実施の形態に準じた構成となっている。ただし、本実施の形態では、第１の実施の形態とは異なり、ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ、ダイオード３０ａ、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂを、例えばＳＯＩ構造を有する同一のＳＯＩチップ６０ａ内に近接配置するとともに、このＳＯＩチップ６０ａに形成された配線層を通じて上記構成要素を電気的に接続するようにしている。さらに、ＳＯＩチップ６０ａのゲートドライバ回路１０が形成される部分とＳＯＩチップ６０ａのパワーＭＯＳＦＥＴ２０ａが形成される部分との間にトレンチを形成し、電気的に分離するようにしている。 The DC-DC converter of the present embodiment also has a configuration according to the first embodiment shown in FIG. However, in the present embodiment, unlike the first embodiment, the gate driver circuit 10, the power MOSFET 20a, the MOS transistor 20b, the diode 30a, the output smoothing coil 40a, and the output smoothing capacitor 40b have, for example, an SOI structure. The components are arranged close to each other in the same SOI chip 60a, and the above components are electrically connected through a wiring layer formed on the SOI chip 60a. Further, a trench is formed between the portion of the SOI chip 60a where the gate driver circuit 10 is formed and the portion of the SOI chip 60a where the power MOSFET 20a is formed so as to be electrically isolated.

詳しくは、そうしたＳＯＩチップ６０ａのうちのゲートドライバ回路１０及びパワーＭＯＳＦＥＴ２０ａが形成された部分の側面断面構造を図４に模式的に示す。この図４に示されるように、ＳＯＩチップ６０ａは、例えば単結晶シリコンＳｉ等からなる半導体層６１、例えば酸化シリコンＳｉＯ２からなる埋め込み絶縁膜６２及び例えば単結晶シリコンＳｉ等からなる半導体基板（図示略）が積層されたＳＯＩ基板の半導体層に、上記ＤＣ−ＤＣコンバータ２の各構成要素が作り込まれ、各小片にダイシングされて作製されている。 Specifically, FIG. 4 schematically shows a side sectional structure of a portion of the SOI chip 60a where the gate driver circuit 10 and the power MOSFET 20a are formed. As shown in FIG. 4, an SOI chip 60a includes a semiconductor layer 61 made of, for example, single crystal silicon Si, a buried insulating film 62 made of, for example, silicon oxide SiO2, and a semiconductor substrate made of, for example, single crystal silicon Si (not shown). Each component of the DC-DC converter 2 is fabricated in a semiconductor layer of an SOI substrate on which the above structure is stacked, and is diced into individual pieces.

ＤＣ−ＤＣコンバータ２を構成するゲートドライバ回路１０及びパワーＭＯＳＦＥＴ２０ａは、埋め込み絶縁膜６２上の半導体層６１に形成されている。また、ゲートドライバ回路１０とパワーＭＯＳＦＥＴ２０ａとの間には、半導体層６１上表面から埋め込み絶縁膜６２に至るトレンチＴが所定の幅Ｗにて形成されており、このトレンチＴには、例えば酸化シリコンＳｉＯ２等が埋め込まれている。なお、こうしたＳＯＩ構造及びトレンチ分離については公知であるので、ここでのこれ以上の説明を割愛する。 The gate driver circuit 10 and the power MOSFET 20 a constituting the DC-DC converter 2 are formed in the semiconductor layer 61 on the buried insulating film 62. A trench T extending from the upper surface of the semiconductor layer 61 to the buried insulating film 62 is formed with a predetermined width W between the gate driver circuit 10 and the power MOSFET 20a. SiO2 or the like is embedded. Since such SOI structure and trench isolation are well known, further explanation is omitted here.

ＤＣ−ＤＣコンバータ２としてのこのような構造によれば、特にゲートドライバ回路１０とパワーＭＯＳＦＥＴ２０ａとの間に発生することの多い電位干渉を抑制することができるようになる。そのため、上記トレンチ分離を採用しない場合にあっては上記所定の幅ｗを「数１０μｍ」程度としなければ上記電位干渉を抑制することができず影響を受けてしまうところ、上記所定の幅ｗを「数μｍ」程度とすることでも十分に上記電位干渉を抑制することができるようになる。すなわち、ゲートドライバ回路１０及びパワーＭＯＳＦＥＴ２０ａを、ＳＯＩチップ６０ａ内にてより近接した位置に配置することができるようになるため、配線による寄生インダクタンスをさらに低減することができるようになる。 According to such a structure as the DC-DC converter 2, it is possible to suppress potential interference that often occurs particularly between the gate driver circuit 10 and the power MOSFET 20a. Therefore, in the case where the trench isolation is not adopted, the potential interference cannot be suppressed unless the predetermined width w is set to about “several tens of μm”. The potential interference can be sufficiently suppressed by setting it to about “several μm”. That is, since the gate driver circuit 10 and the power MOSFET 20a can be arranged at closer positions in the SOI chip 60a, the parasitic inductance due to the wiring can be further reduced.

（第３の実施の形態）
次に、本発明に係るＤＣ−ＤＣコンバータの第３の実施の形態について、図５を参照しつつ説明する。なお、この図５において、先の図１及び図４に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。 (Third embodiment)
Next, a third embodiment of the DC-DC converter according to the present invention will be described with reference to FIG. In FIG. 5, the same elements as those shown in FIGS. 1 and 4 are denoted by the same reference numerals, and redundant descriptions of these elements are omitted.

本実施の形態のＤＣ−ＤＣコンバータも、先の図４に示した第２の実施の形態に準じた構成となっている。ただし、本実施の形態では、同期整流用のＭＯＳトランジスタは、ＳＯＩチップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵するようにしている。 The DC-DC converter of the present embodiment also has a configuration according to the second embodiment shown in FIG. However, in the present embodiment, the synchronous rectification MOS transistor incorporates a Schottky diode configured by embedding metal in a trench formed from the front surface side to the back surface side of the SOI chip. ing.

詳しくは、そうした同期整流用のＭＯＳトランジスタの側面断面構造を図５に示す。この図５に示されるように、ＳＯＩチップ６０ａは、例えば単結晶シリコンＳｉ等からなる基本的に低濃度Ｎ導電型の半導体層６１、例えば酸化シリコンＳｉＯ２からなる埋め込み絶縁膜６２及び例えば単結晶シリコンＳｉ等からなる半導体基板（図示略）が積層されたＳＯＩ基板の半導体層６１に、上記ＤＣ−ＤＣコンバータ３を構成するＭＯＳトランジスタ２１が作りこまれている。 Specifically, FIG. 5 shows a side cross-sectional structure of such a synchronous rectification MOS transistor. As shown in FIG. 5, the SOI chip 60a includes a low-concentration N conductivity type semiconductor layer 61 made of, for example, single-crystal silicon Si, for example, a buried insulating film 62 made of, for example, silicon oxide SiO2, and, for example, single-crystal silicon. A MOS transistor 21 constituting the DC-DC converter 3 is formed in a semiconductor layer 61 of an SOI substrate on which semiconductor substrates (not shown) made of Si or the like are stacked.

図５に示すように、例えばアルミニウム（Ａｌ）等の金属にてドレイン配線及びソース配線が半導体層６１の上表面の所定の位置に形成され、そうしたドレイン配線とソース配線との間に、例えば多結晶シリコン（Ｐｏｌｙ−Ｓｉ）にてゲートが形成されている。なお、このゲートは、ＬＯＣＯＳ酸化膜にてドレイン配線と絶縁分離されている。 As shown in FIG. 5, for example, a drain wiring and a source wiring are formed at predetermined positions on the upper surface of the semiconductor layer 61 with a metal such as aluminum (Al). A gate is formed of crystalline silicon (Poly-Si). This gate is insulated from the drain wiring by a LOCOS oxide film.

また、図５に示されるように、半導体層６１のソース配線及びゲート直下の部分には、ゲートに電圧が印加されることでチャネルとなる、低濃度Ｐ導電型領域（ボディ領域）が形成されているとともに、半導体層６１のドレイン配線直下の部分には、該ドレイン配線とコンタクトを取るための高濃度Ｎ導電型領域が形成されている。また、図５に示されるように、上記ボディ領域内には、ソース配線とコンタクトを取るため及びボディ領域の電位を固定するための高濃度Ｐ導電型領域と、このボディ領域にチャネルが形成されたときに電流を流すための高濃度Ｎ導電型領域とが形成されている。なお、こうしたいわゆるＬＤＭＯＳ構造については公知であるため、ここでのこれ以上の説明を割愛する。 Further, as shown in FIG. 5, a low concentration P conductivity type region (body region) that forms a channel by applying a voltage to the gate is formed in a portion of the semiconductor layer 61 immediately below the source wiring and the gate. In addition, a high-concentration N conductivity type region for making contact with the drain wiring is formed in a portion of the semiconductor layer 61 immediately below the drain wiring. Further, as shown in FIG. 5, in the body region, a high concentration P conductivity type region for making contact with the source wiring and fixing the potential of the body region, and a channel are formed in the body region. A high-concentration N-conductivity type region is formed to allow a current to flow. Since such a so-called LDMOS structure is well known, further explanation is omitted here.

ところで、先の図１に示されるように、直流電源Ｖｄｄにて生成される第１電圧値Ｖ１の電圧を第２電圧値Ｖ２の電圧に降圧変換するに際し、ゲートドライバ回路１０によってＭＯＳトランジスタ２０ｂがオフからオンにされたとき、ＭＯＳトランジスタ２０ｂ内部のチャネルが形成されるまでにある程度の時間が必要となり、そうしたチャネルが形成されるまでの間、ＭＯＳトランジスタ２０ｂが構造的に内蔵するボディダイオードを介して電流が流れることになる。ただし、そうしたボディダイオードは、少数キャリアで動作するＰＮ接合ダイオードであるため、逆回復時間が比較的長い。そのため、そうした逆回復時間の間、想定されただけの電流が出力平滑用コイル４０ａに流れないことが生じるおそれがある。 By the way, as shown in FIG. 1, when the voltage of the first voltage value V1 generated by the DC power supply Vdd is stepped down to the voltage of the second voltage value V2, the gate driver circuit 10 causes the MOS transistor 20b to When the channel is turned from off to on, a certain amount of time is required until the channel inside the MOS transistor 20b is formed. Until such a channel is formed, the MOS transistor 20b has a built-in body diode built in structurally. Current will flow. However, since such a body diode is a PN junction diode operating with minority carriers, the reverse recovery time is relatively long. For this reason, during the reverse recovery time, there is a possibility that only an assumed current does not flow through the output smoothing coil 40a.

そこで、本実施の形態では、図５に示されるように、上記ボディ領域に形成された高濃度Ｐ導電型領域に隣接した位置であり、且つ、上記半導体層６１の上記ソース配線直下の部分に、半導体層６１の上表面から裏面側に向けてトレンチＴ１を所定の幅及び深さにて形成している。ちなみに、ボディ領域は、通常、半導体層６１の深層に至るほどその濃度が低くなるため、トレンチＴ１を形成する深さは、そうした濃度が所定の濃度を下回る深さに到達するような深さに設定されている。そして、図５に示されるように、例えばアルミニウム（Ａｌ）等の金属をトレンチＴ１の内部に埋め込むとともに、この埋め込まれた金属を上記ソース配線と一体にする。このようにして、トレンチ型のショットキーダイオード７０を形成する。 Therefore, in the present embodiment, as shown in FIG. 5, the position is adjacent to the high-concentration P-conductivity type region formed in the body region, and in the portion immediately below the source wiring of the semiconductor layer 61. The trench T1 is formed with a predetermined width and depth from the upper surface to the back side of the semiconductor layer 61. Incidentally, since the concentration of the body region usually decreases as it reaches the deeper layer of the semiconductor layer 61, the depth at which the trench T1 is formed is such that the concentration reaches a depth lower than the predetermined concentration. Is set. Then, as shown in FIG. 5, for example, a metal such as aluminum (Al) is embedded in the trench T1, and the embedded metal is integrated with the source wiring. In this manner, a trench type Schottky diode 70 is formed.

ショットキーダイオード７０は、ボディダイオードとは異なり、多数キャリアにて動作する。そのため、ＤＣ−ＤＣコンバータ３としての上記構造によれば、ボディダイオードよりも逆回復時間が短くなり、想定された量の電流が出力平滑用コイル４０ａに流れない時間をより短縮することができるようになり、しかも、このショットキーダイオード７０は、ＭＯＳトランジスタ２１に内蔵されているため、ショットキーダイオード７０を独立して新たに備える必要がなくなる。 Unlike the body diode, the Schottky diode 70 operates with majority carriers. Therefore, according to the above structure as the DC-DC converter 3, the reverse recovery time is shorter than that of the body diode, and the time during which an assumed amount of current does not flow through the output smoothing coil 40a can be further shortened. In addition, since the Schottky diode 70 is built in the MOS transistor 21, it is not necessary to newly provide the Schottky diode 70 independently.

また、直流電源Ｖｄｄにて生成される第１電圧値Ｖ１の電圧を第２電圧値Ｖ２の電圧に降圧変換するに際し、ゲートドライバ回路１０によってＭＯＳトランジスタ２１がオンからオフにされると（ＭＯＳトランジスタ２１のターンオフ時）、ＭＯＳトランジスタ２１のドレイン−ソース間にサージ電圧が生じる。そして、寄生インダクタンスＬ３の大きさは、こうしたサージ電圧の大きさに大きく影響することが発明者らによって確認されている。 Further, when the voltage of the first voltage value V1 generated by the DC power supply Vdd is stepped down to the voltage of the second voltage value V2, when the MOS transistor 21 is turned off from the ON state by the gate driver circuit 10 (MOS transistor When the transistor 21 is turned off), a surge voltage is generated between the drain and source of the MOS transistor 21. The inventors have confirmed that the magnitude of the parasitic inductance L3 greatly affects the magnitude of the surge voltage.

以下、図６〜図８を参照しつつ、サージ電圧の寄生インダクタンスＬ３への依存性についてさらに説明する。なお、図６は、サージ電圧の寄生インダクタンスＬ３への依存性を解析するための解析用回路の一例を示した図である。 Hereinafter, the dependency of the surge voltage on the parasitic inductance L3 will be further described with reference to FIGS. FIG. 6 is a diagram illustrating an example of an analysis circuit for analyzing the dependency of the surge voltage on the parasitic inductance L3.

図６に示されるように、解析用回路１０２は、先の図２に示した解析用回路１０１に準じた構成となっている。すなわち、解析用回路１０２でも、ハイサイドのＰチャンネル型のＭＯＳトランジスタ２１（図４参照）に相当するパワーＭＯＳＦＥＴとして、ローサイドのｎチャンネル型のＬＤＭＯＳ１２０ａが採用されている。そして、これに伴い、先の図１に示した寄生インダクタンスＬ３は解析用回路１０２を構成するインダクタンスＬｄに相当し、同じく図１に示した寄生インダクタンスＬ２は解析用回路１０２を構成するインダクタンスＬｓに相当し、ドライバ回路１０及びＭＯＳトランジスタ２１のソースＳが共通の直流電源Ｖｄｄに電気的に接続されていること（図１参照）はドライバ回路及びＬＤＭＯＳ１２０ａのソースが共通のグランドに接続されていることに相当する。ただし、解析用回路１０２では、インダクタンスＬｄの大きさがサージ電圧の大きさに与える影響を解析するための回路であるため、寄生インダクタンスＬ２に相当するインダクタンスＬｓの大きさを「１ｎＨ」に固定し、インダクタンスＬｄの大きさを変化させるシミュレーションを実行している。 As shown in FIG. 6, the analysis circuit 102 has a configuration according to the analysis circuit 101 shown in FIG. That is, the analysis circuit 102 also employs a low-side n-channel LDMOS 120a as a power MOSFET corresponding to the high-side P-channel MOS transistor 21 (see FIG. 4). Accordingly, the parasitic inductance L3 shown in FIG. 1 corresponds to the inductance Ld constituting the analysis circuit 102, and the parasitic inductance L2 shown in FIG. 1 is changed to the inductance Ls constituting the analysis circuit 102. Correspondingly, the source S of the driver circuit 10 and the MOS transistor 21 is electrically connected to a common DC power supply Vdd (see FIG. 1). The source of the driver circuit and the LDMOS 120a is connected to a common ground. It corresponds to. However, since the analyzing circuit 102 is a circuit for analyzing the influence of the magnitude of the inductance Ld on the magnitude of the surge voltage, the magnitude of the inductance Ls corresponding to the parasitic inductance L2 is fixed to “1 nH”. A simulation for changing the magnitude of the inductance Ld is executed.

図７は、そうしたサージ電圧が発生したときの、トランジスタのドレイン−ソース間における電圧値の推移及びドレイン電流値の推移を併せて示した図である。なお、この図７は、サージ電圧の定義を明らかにするための図であり、インダクタンスＬｄの大きさが「２３［ｎＨ］」であるとき（従来技術に相当）の、トランジスタに印加される電圧値及びトランジスタに流れる電流値の推移を示している。図７に実線にて示すように、例えば「２．３７［μ秒］」において、トランジスタのゲート−ドレイン間に所定電圧が印加されてトランジスタがオフとなると、例えば「２．３８［μ秒］」において、トランジスタのドレイン−ソース間の電圧が急峻に立ち上がり、およそ「２５［Ｖ］」程度に上昇し、その後、即座に、およそ「１２［Ｖ］」程度に立ち下がる。そして、およそ「１５［Ｖ］」程度に再び上昇し、例えば「２．４０［μ秒］」以降、安定して推移するようになる。このようなサージ電圧が発生するに伴って、図７に破線にて示すように、トランジスタに流れるドレイン電流は推移する。すなわち、ドレイン−ソース間の電圧が急峻に立ち上がるおよそ「２．３８［μ秒］」までは、およそ「０．７［Ａ］」のドレイン電流が安定して流れるものの、ドレイン−ソース間の電圧の急峻な立ち上がり及びその後の立ち下がりに伴い、ドレイン電流も一旦逆流しその後流れなくなる。そして、「２．４０［μ秒］」以降、ドレイン電流はほぼ「０［Ａ］」に安定する（完全に流れなくなる）。ここで、図７に矢指するように、ドレイン−ソース間電圧のピークであるおよそ「２５［Ｖ］」から、安定して推移するときのドレイン−ソース間電圧であるおよそ「１５［Ｖ］」を差し引いた、およそ「１０［Ｖ］」が、インダクタンスＬｄが「２３［ｎＨ］」に対するサージ電圧となる。 FIG. 7 is a diagram showing the transition of the voltage value and the transition of the drain current value between the drain and the source of the transistor when such a surge voltage is generated. FIG. 7 is a diagram for clarifying the definition of the surge voltage, and the voltage applied to the transistor when the inductance Ld is “23 [nH]” (corresponding to the prior art). The transition of the value and the current value flowing through the transistor is shown. As indicated by a solid line in FIG. 7, for example, when a predetermined voltage is applied between the gate and the drain of the transistor in “2.37 [μsec]” and the transistor is turned off, for example, “2.38 [μsec]”. ”, The drain-source voltage of the transistor rises steeply, rises to about“ 25 [V] ”, and then immediately falls to about“ 12 [V] ”. Then, the voltage rises again to about “15 [V]”, and for example, after “2.40 [μsec]”, it changes stably. As such a surge voltage is generated, the drain current flowing through the transistor changes as indicated by a broken line in FIG. That is, although the drain current of about “0.7 [A]” flows stably until about “2.38 [μsec]” where the drain-source voltage rises sharply, the drain-source voltage With the steep rise and the subsequent fall, the drain current once flows backward and then stops flowing. Then, after “2.40 [μsec]”, the drain current is almost stabilized at “0 [A]” (no longer flows completely). Here, as indicated by an arrow in FIG. 7, the drain-source voltage is approximately “15 [V]” which is a stable transition from the drain-source voltage peak of approximately “25 [V]”. About “10 [V]” obtained by subtracting is the surge voltage for the inductance Ld of “23 [nH]”.

図８に、インダクタンスＬｄとそうしたサージ電圧との関係を示す。この図８に示すように、インダクタンスＬｄが「１→１０→２３→５０［ｎＨ］」のように順次大きくなると、サージ電圧が「１．７４→６．０６→９．８３→１５．４［Ｖ］」のように順次大きくなる。このように、インダクタンスＬｄが大きいほど、ＬＤＭＯＳ１２０ａに印加するサージ電圧が大きくなるため、インダクタンスＬｄの大きさを小さくすることで、ＬＤＭＯＳ１２０ａのサージ電圧を小さくすることができることがわかる。 FIG. 8 shows the relationship between the inductance Ld and such a surge voltage. As shown in FIG. 8, when the inductance Ld increases sequentially as “1 → 10 → 23 → 50 [nH]”, the surge voltage becomes “1.74 → 6.06 → 9.83 → 15.4 [ V] "and so on. Thus, it can be seen that the surge voltage applied to the LDMOS 120a increases as the inductance Ld increases, so that the surge voltage of the LDMOS 120a can be reduced by reducing the magnitude of the inductance Ld.

そして実際には、従来技術では、インダクタンスＬｄの大きさがおよそ「９．８３［Ｖ］」となるところ、本実施の形態では、そうしたインダクタンスＬｄの大きさはおよそ「１．７４［Ｖ］」となり、大きく低減されるようになる。なお、インダクタンスＬｄの大きさが大きくなるとＬＤＭＯＳ１２０ａに印加されるサージ電圧が大きくなることは既述した通りであるが、さらに、サージ電圧が大きくなることに起因して、ＬＤＭＯＳ１２０ａがブレークダウンしてしまうことが懸念される。そうした大きなサージ電圧が印加してもＬＤＭＯＳ１２０ａにブレークダウンが生じないようにするにはＬＤＭＯＳ１２０ａの耐圧を大きくする必要があり、耐圧を大きくするためにはＬＤＭＯＳ１２０ａの体格を大きくせざるを得ない。しかしながら、本実施の形態では、インダクタンスＬｄの大きさが非常に小さくなるため、ＬＤＭＯＳ１２０ａの耐圧をそれほど大きくする必要がなくなり、ひいては、ＬＤＭＯＳ１２０ａの体格の小型化を図ることができるようになる。 Actually, in the related art, the magnitude of the inductance Ld is approximately “9.83 [V]”. In the present embodiment, the magnitude of the inductance Ld is approximately “1.74 [V]”. Thus, it is greatly reduced. As described above, the surge voltage applied to the LDMOS 120a increases as the inductance Ld increases. However, the LDMOS 120a breaks down due to the increase in the surge voltage. There is concern. In order to prevent breakdown of the LDMOS 120a even when such a large surge voltage is applied, it is necessary to increase the breakdown voltage of the LDMOS 120a. In order to increase the breakdown voltage, the size of the LDMOS 120a must be increased. However, in this embodiment, since the magnitude of the inductance Ld becomes very small, it is not necessary to increase the breakdown voltage of the LDMOS 120a so that the size of the LDMOS 120a can be reduced.

（第４の実施の形態）
次に、本発明に係るＤＣ−ＤＣコンバータの第４の実施の形態について、図９を参照しつつ説明する。なお、この図９において、先の図１〜図８に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。 (Fourth embodiment)
Next, a fourth embodiment of the DC-DC converter according to the present invention will be described with reference to FIG. In FIG. 9, the same elements as those shown in FIGS. 1 to 8 are denoted by the same reference numerals, and overlapping descriptions of these elements are omitted.

本実施の形態のＤＣ−ＤＣコンバータも、先の図１に示した第１の実施の形態に準じた構成となっている。ただし、本実施の形態では、出力平滑用のコンデンサ４０ｂは、半導体チップ６０の表面側から裏面側に向けて形成された複数のトレンチＴ２の内部に容量絶縁膜が埋め込まれて構成されるようにしている。 The DC-DC converter of the present embodiment also has a configuration according to the first embodiment shown in FIG. However, in the present embodiment, the output smoothing capacitor 40b is configured such that a capacitive insulating film is embedded in a plurality of trenches T2 formed from the front surface side to the back surface side of the semiconductor chip 60. ing.

詳しくは、図９に示されるように、例えば低濃度Ｎ導電型の半導体チップ６０の上表面から裏面側に向けて複数のトレンチＴ２が所定の幅及び深さ並びに間隔にて形成されている。こうして形成された複数のトレンチＴ２の内部に、容量絶縁膜が埋め込まれ、トレンチキャパシタが形成される。これにより、平滑用コンデンサ４０ｂが半導体チップ６０上に占める面積を縮小することができるようになるため、チップ面積を小さくすることができるようになる。 Specifically, as shown in FIG. 9, for example, a plurality of trenches T 2 are formed at a predetermined width, depth, and interval from the upper surface to the rear surface side of the low-concentration N conductivity type semiconductor chip 60. A capacitive insulating film is embedded in the plurality of trenches T2 formed in this way, and a trench capacitor is formed. As a result, the area occupied by the smoothing capacitor 40b on the semiconductor chip 60 can be reduced, so that the chip area can be reduced.

（他の実施の形態）
なお、本発明に係るＤＣ−ＤＣコンバータは、上記第１〜第４の実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。 (Other embodiments)
The DC-DC converter according to the present invention is not limited to the configurations exemplified in the first to fourth embodiments, and various modifications can be made without departing from the spirit of the present invention. It is possible to implement. In other words, for example, the following embodiment can be implemented by appropriately changing the above embodiment.

上記第１の実施の形態では、パワーＭＯＳＦＥＴ２０ａのゲートＧをシリサイドにて形成することとしたがこれに限らない。他に例えば、配線で使用する金属（例えばアルミニウム（Ａｌ）など）をいわゆる裏打ちをすることで、パワーＭＯＳＦＥＴ２０ａのゲートＧに転用しこれを形成してもよい。これにより、パワーＭＯＳＦＥＴ２０ａのゲートＧのシート抵抗値の低減をさらに図ることができるようになる。 In the first embodiment, the gate G of the power MOSFET 20a is formed of silicide, but the present invention is not limited to this. In addition, for example, a metal used for wiring (for example, aluminum (Al) or the like) may be used for the gate G of the power MOSFET 20a by forming a so-called backing. As a result, the sheet resistance value of the gate G of the power MOSFET 20a can be further reduced.

上記第３の実施の形態では、先の図５に示したように、ＤＣ−ＤＣコンバータ３は、同期整流用のＭＯＳトランジスタ２１を、ＳＯＩチップ６０ａの表面側から裏面側に向けて形成されたトレンチＴ１の内部に金属が埋め込まれて構成されるショットキーダイオード７０を内蔵するようにしていたが、これに限らない。先の図５に対応する図として図１０に示すように、ＤＣ−ＤＣコンバータ３ａを構成する同期整流用のＭＯＳトランジスタ２１を、通常の半導体チップ６０の表面側から裏面側に向けて形成されたトレンチＴ１の内部に金属が埋め込まれて構成されるショットキーダイオード７０を内蔵するようにしてもよい。要は、ＤＣ−ＤＣコンバータはＳＯＩ構造を有するＳＯＩチップに作りこまなくとも、バルク半導体チップに作りこむこととしてもよい。 In the third embodiment, as shown in FIG. 5, the DC-DC converter 3 has the MOS transistor 21 for synchronous rectification formed from the front side to the back side of the SOI chip 60a. Although the Schottky diode 70 constituted by embedding metal in the trench T1 is built in, it is not limited to this. As shown in FIG. 10 corresponding to the previous FIG. 5, the synchronous rectification MOS transistor 21 constituting the DC-DC converter 3a is formed from the front surface side to the back surface side of the normal semiconductor chip 60. You may make it incorporate the Schottky diode 70 comprised by burying a metal inside the trench T1. In short, the DC-DC converter may be built into a bulk semiconductor chip without being built into an SOI chip having an SOI structure.

上記第３の実施の形態（変形例を含む）では、先の図５に示したように、ＤＣ−ＤＣコンバータ３は、ＭＯＳトランジスタ２１が内蔵するトレンチ型のショットキーダイオード７０として、半導体層６１のソース配線直下の部分にトレンチＴ１を形成し、その内部に金属を埋め込むとともに、この埋め込まれた金属をソース配線と一体に形成していたが、この構造に限らない。他に例えば、図１１（ａ）及び（ｂ）に示す構造を有する、ＰＮ接合ダイオードと組み合わされたショットキーダイオード７０ａ及び７０ｂを内蔵することとしてもよい。 In the third embodiment (including the modification), as shown in FIG. 5, the DC-DC converter 3 includes the semiconductor layer 61 as the trench Schottky diode 70 built in the MOS transistor 21. A trench T1 is formed immediately below the source wiring, and a metal is embedded in the trench T1, and the embedded metal is formed integrally with the source wiring. However, the present invention is not limited to this structure. In addition, for example, Schottky diodes 70a and 70b having a structure shown in FIGS. 11A and 11B combined with a PN junction diode may be incorporated.

詳しくは、図１１（ａ）に示す構造を有するショットキーダイオード７０ａを作製するにあたって、まず、例えば低濃度Ｎ導電型を有する半導体層６１のソース配線（図示略）直下の部分に、所定の幅及び所定の深さにてトレンチＴ１を形成し、このトレンチＴ１先端部近傍に高濃度Ｐ導電型領域を形成する。この高濃度Ｐ導電型領域が形成された後に、トレンチＴ１内部に例えばアルミニウム（Ａｌ）などの金属を埋め込み、図示しないソース配線と一体に形成する。これにより、トレンチＴ１先端部近傍の高濃度Ｐ型導電体領域及び低濃度Ｎ型半導体層６１によりＰＮ接合ダイオードが構成され、トレンチＴ１内部に埋め込まれた金属及び低濃度Ｎ導電型半導体層６１によりショットキーダイオードが構成されるようになる。このように、ＭＯＳトランジスタ２１が内蔵するトレンチ型のショットキーダイオードとして、ＰＮ接合ダイオードと並列に組み合わされたショットキーダイオード７０ａを採用することとしてもよい。これによっても、上記第３の実施の形態に準じた効果を得ることができるようになる。 In detail, in manufacturing the Schottky diode 70a having the structure shown in FIG. 11A, first, for example, a predetermined width is provided in a portion immediately below the source wiring (not shown) of the semiconductor layer 61 having a low concentration N conductivity type. Then, a trench T1 is formed at a predetermined depth, and a high-concentration P conductivity type region is formed in the vicinity of the tip of the trench T1. After this high-concentration P conductivity type region is formed, a metal such as aluminum (Al) is buried in the trench T1 and formed integrally with a source wiring (not shown). Thus, a PN junction diode is formed by the high concentration P-type conductor region and the low concentration N-type semiconductor layer 61 in the vicinity of the tip of the trench T1, and the metal and the low concentration N-conductivity semiconductor layer 61 embedded in the trench T1. A Schottky diode is formed. As described above, the Schottky diode 70a combined in parallel with the PN junction diode may be employed as the trench Schottky diode built in the MOS transistor 21. This also makes it possible to obtain an effect according to the third embodiment.

一方、図１１（ｂ）に示す構造を有するショットキーダイオード７０ｂを作製するにあたって、まず、例えば低濃度Ｎ導電型を有する半導体層６１のソース配線（図示略）直下の部分に、高濃度Ｐ導電型領域を形成する。この高濃度Ｐ導電型領域を形成のち、高濃度Ｐ導電型領域を貫通する所定の幅及び所定の深さにてトレンチＴ１を形成する。そして、例えばアルミニウム（Ａｌ）などの金属をトレンチＴ１に埋め込み、図示しないソース配線と一体に形成する。これにより、トレンチＴ１基端部近傍の高濃度Ｐ導電型領域及び低濃度Ｎ型半導体層６１によりＰＮ接合ダイオードが構成され、トレンチＴ１内部に埋め込まれた金属及び低濃度Ｎ導電型半導体層６１によりショットキーダイオードが構成されるようになる。このように、ＭＯＳトランジスタ２１が内蔵するトレンチ型のショットキーダイオードとして、ＰＮ接合ダイオードと並列に組み合わされたショットキーダイオード７０ｂを採用することとしてもよい。これによっても、上記第３の実施の形態に準じた効果を得ることができるようになる。 On the other hand, in manufacturing the Schottky diode 70b having the structure shown in FIG. 11B, first, for example, a high concentration P conductivity is formed in a portion immediately below the source wiring (not shown) of the semiconductor layer 61 having a low concentration N conductivity type. A mold region is formed. After forming the high concentration P conductivity type region, the trench T1 is formed with a predetermined width and a predetermined depth penetrating the high concentration P conductivity type region. Then, for example, a metal such as aluminum (Al) is buried in the trench T1 and formed integrally with a source wiring (not shown). As a result, a PN junction diode is formed by the high-concentration P-conductivity type region and the low-concentration N-type semiconductor layer 61 near the base end of the trench T1, and the metal and the low-concentration N-conductivity semiconductor layer 61 embedded in the trench T1. A Schottky diode is formed. As described above, the Schottky diode 70b combined in parallel with the PN junction diode may be employed as the trench Schottky diode built in the MOS transistor 21. This also makes it possible to obtain an effect according to the third embodiment.

なお、ショットキーダイオード７０、７０ａ、７０ｂについては、ＭＯＳトランジスタ２０ｂに内蔵する構造としなくともよい。すなわち、ショットキーダイオードをＭＯＳトランジスタ２０ｂとは独立して設けることとしても、所期の目的を達成することはできる。 Note that the Schottky diodes 70, 70a, and 70b need not be built in the MOS transistor 20b. That is, even if the Schottky diode is provided independently of the MOS transistor 20b, the intended purpose can be achieved.

上記各実施の形態（変形例を含む）では、先の図１に示したように、ＭＯＳトランジスタ２０ｂ及びダイオード３０ａの並列回路にて同期整流部３０を構成していたが、こうした構成に限らない。他に例えば、ＭＯＳトランジスタ２０ｂを割愛しダイオード３０ａのみで同期整流部を構成することとしてもよく、あるいは、ＭＯＳトランジスタ２０ｂのみで同期整流部を構成することとしてもよい。これによっても、所期の目的を達成することはできる。 In each of the above embodiments (including modifications), the synchronous rectification unit 30 is configured by the parallel circuit of the MOS transistor 20b and the diode 30a as shown in FIG. 1, but the configuration is not limited thereto. . Alternatively, for example, the MOS transistor 20b may be omitted and the synchronous rectification unit may be configured by only the diode 30a, or the synchronous rectification unit may be configured by only the MOS transistor 20b. This also achieves the intended purpose.

上記各実施の形態（変形例を含む）では、先の図１に破線にて示したように、ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ、ダイオード３０ａ、出力平滑用コイル４０ａ及び出力平滑用コンデンサ４０ｂを、同一の半導体チップ６０内に近接配置するとともに、この半導体チップ６０に形成された配線層を通じてこれら構成要素を電気的に接続することとしたが、これに限らない。平滑用コンデンサ４０ｂあるいは出力平滑用コイル４０ａについては、半導体チップ６０内に近接配置し、配線層を通じてこれらを電気的に接続しなくてもよい。すなわち、平滑用コンデンサ４０ｂを除き、ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ、ダイオード３０ａ及び出力平滑用コイル４０ａを、同一の半導体チップ６０内に近接配置する、あるいは、出力平滑用コイル４０ａ及び平滑用コンデンサ４０ｂ（第２直列回路４０）を除き、ゲートドライバ回路１０、パワーＭＯＳＦＥＴ２０ａ、ＭＯＳトランジスタ２０ｂ及びダイオード３０ａを、同一の半導体チップ６０内に近接配置することとしてもよい。これによっても、寄生インダクタンスＬ２〜Ｌ４、Ｌ６及びＬ７の大きさを低減することができ、ひいては、スイッチング損失の低減を図ることはできる。 In each of the above embodiments (including modifications), as indicated by the broken line in FIG. 1, the gate driver circuit 10, the power MOSFET 20a, the MOS transistor 20b, the diode 30a, the output smoothing coil 40a, and the output smoothing coil The capacitor 40b is disposed in the vicinity of the same semiconductor chip 60, and these components are electrically connected through a wiring layer formed on the semiconductor chip 60. However, the present invention is not limited to this. The smoothing capacitor 40b or the output smoothing coil 40a may be disposed close to the semiconductor chip 60 and not electrically connected through the wiring layer. That is, except for the smoothing capacitor 40b, the gate driver circuit 10, the power MOSFET 20a, the MOS transistor 20b, the diode 30a, and the output smoothing coil 40a are arranged close to each other in the same semiconductor chip 60, or the output smoothing coil 40a and Except for the smoothing capacitor 40b (second series circuit 40), the gate driver circuit 10, the power MOSFET 20a, the MOS transistor 20b, and the diode 30a may be disposed in the same semiconductor chip 60 in close proximity. Also by this, the magnitudes of the parasitic inductances L2 to L4, L6 and L7 can be reduced, and as a result, the switching loss can be reduced.

上記各実施の形態（変形例を含む）では、同期整流型のＤＣ−ＤＣコンバータを、所定の第１電圧値Ｖ１の直流電圧をこの第１電圧値Ｖ１よりも低い第２電圧値Ｖ２の直流電圧に降圧変換する、いわゆるバックコンバータとして具体化していたが、これに限らない。他に例えば、所定の第１電圧値Ｖ１の直流電圧をこの第１電圧値Ｖ１よりも高い第３電圧値Ｖ３の直流電圧値に昇圧変換する、いわゆるブーストコンバータとして具体化しても、同様に有効である。 In each of the above-described embodiments (including modifications), the synchronous rectification type DC-DC converter uses a DC voltage having a predetermined first voltage value V1 and a DC voltage having a second voltage value V2 lower than the first voltage value V1. Although it has been embodied as a so-called buck converter that performs step-down conversion into voltage, the present invention is not limited to this. In addition, for example, the present invention is similarly effective when embodied as a so-called boost converter that boosts and converts a DC voltage having a predetermined first voltage value V1 into a DC voltage value having a third voltage value V3 higher than the first voltage value V1. It is.

本発明に係るＤＣ−ＤＣコンバータの第１の実施の形態について、その等価回路の一例を示す模式図。The schematic diagram which shows an example of the equivalent circuit about 1st Embodiment of the DC-DC converter which concerns on this invention. パワーＭＯＳＦＥＴ２０ａのスイッチング損失の、寄生インダクタンスＬ２への依存性を解析するための回路である解析用回路の一例を示した図。The figure which showed an example of the circuit for an analysis which is a circuit for analyzing the dependence of the switching loss of power MOSFET20a on the parasitic inductance L2. 寄生インダクタンスＬ２に相当するインダクタンスＬｓと、パワーＭＯＳＦＥＴ２０ａに相当するＬＤＭＯＳ１２０ｂのスイッチング損失との関係を示す図。The figure which shows the relationship between the inductance Ls equivalent to the parasitic inductance L2, and the switching loss of LDMOS120b corresponded to power MOSFET20a. 本発明に係るＤＣ−ＤＣコンバータの第２の実施の形態について、ＳＯＩチップのうちのゲートドライバ回路及びパワーＭＯＳＦＥＴが形成された部分を模式的に示す側面断面図。The side sectional view showing typically the part in which the gate driver circuit and power MOSFET of the SOI chip were formed about the 2nd embodiment of the DC-DC converter concerning the present invention. 本発明に係るＤＣ−ＤＣコンバータの第３の実施の形態について、ショットキーダイオードを内蔵する、同期整流用のＭＯＳトランジスタの側面断面図。The side sectional view of the MOS transistor for synchronous rectification which contains the Schottky diode about the 3rd embodiment of the DC-DC converter concerning the present invention. サージ電圧の、寄生インダクタンスＬ３への依存性を解析するための解析用回路の一例を示した図である。It is the figure which showed an example of the circuit for an analysis for analyzing the dependence of the surge voltage on the parasitic inductance L3. サージ電圧が発生したときの、トランジスタのドレイン−ソース間における電圧値及び電流値の推移を併せて示す図。The figure which shows collectively the transition of the voltage value and electric current value between the drain-source of a transistor when a surge voltage generate | occur | produces. 寄生インダクタンスＬ３に相当するインダクタンスＬｄと、パワーＭＯＳＦＥＴ２０ａに相当するＬＤＭＯＳ１２０ａのドレイン−ソース間に発生するサージ電圧との関係を示す図。The figure which shows the relationship between the inductance Ld equivalent to the parasitic inductance L3, and the surge voltage which generate | occur | produces between the drain-source of LDMOS120a equivalent to power MOSFET20a. 本発明に係るＤＣ−ＤＣコンバータの第４の実施の形態について、平滑用コンデンサの側面断面図。Side surface sectional drawing of the capacitor | condenser for smoothing about 4th Embodiment of the DC-DC converter which concerns on this invention. 第３の実施の形態の変形例について、ショットキーダイオードを内蔵する、同期整流用のＭＯＳトランジスタの側面断面図。Side surface sectional drawing of the MOS transistor for synchronous rectifications which contains the Schottky diode about the modification of 3rd Embodiment. （ａ）及び（ｂ）は、第３の実施の形態の他の変形例を示す側面断面図。(A) And (b) is side surface sectional drawing which shows the other modification of 3rd Embodiment.

Explanation of symbols

１、２、３、３ａ…、ＤＣ−ＤＣコンバータ、１０…ゲートドライバ回路、２０…第１直列回路、２０ａ…パワーＭＯＳＦＥＴ、２０ｂ…ＭＯＳトランジスタ、３０…同期整流部、３０ａ…ダイオード、４０…第２直列回路、４０ａ…平滑用コイル、４０ｂ…平滑用コンデンサ、５０…出力端子、６０…半導体チップ、６０ａ…ＳＯＩチップ、６１…半導体層、６２…埋め込み絶縁膜、７０、７０ａ、７０ｂ…ショットキーダイオード、Ｔ、Ｔ１、Ｔ２…トレンチ、Ｌ１〜Ｌ７…寄生インダクタンス、Ｖｄｄ…直流電源、ＧＮＤ…グランド。 1, 2, 3, 3a ..., DC-DC converter, 10 ... gate driver circuit, 20 ... first series circuit, 20a ... power MOSFET, 20b ... MOS transistor, 30 ... synchronous rectifier, 30a ... diode, 40 ... first 2 series circuit, 40a ... smoothing coil, 40b ... smoothing capacitor, 50 ... output terminal, 60 ... semiconductor chip, 60a ... SOI chip, 61 ... semiconductor layer, 62 ... buried insulating film, 70, 70a, 70b ... Schottky Diode, T, T1, T2 ... trench, L1 to L7 ... parasitic inductance, Vdd ... DC power supply, GND ... ground.

Claims

A DC power source for generating a DC voltage having a predetermined first voltage value;
A power element for switching and a rectifying unit for rectification are sequentially connected in series to the DC power supply, so that the power series and the rectifying unit are arranged on the high potential side and the low potential side of the DC power supply, respectively. Circuit,
A gate driver circuit electrically connected to the power element for switching the power element;
A second series circuit in which an output smoothing coil and an output smoothing capacitor are sequentially connected in series to a connection portion between the power element and the rectifying unit, and are connected in parallel to the rectifying unit. And
A synchronous rectification type converter that converts a DC voltage of the first voltage value generated by the DC power source into a DC voltage of a second voltage value different from the first voltage value through switching of the power element by the gate driver circuit. A DC-DC converter,
The gate driver circuit and the first series circuit are arranged close to each other in the same chip and are electrically connected by a wiring layer formed on the chip.

In addition to the gate driver circuit and the first series circuit, the output smoothing coil constituting the second series circuit is also arranged in the same chip in close proximity, and is electrically connected by a wiring layer formed on the chip. The DC-DC converter according to claim 1, wherein the DC-DC converters are connected to each other.

In addition to the gate driver circuit and the first series circuit, the output smoothing capacitor that constitutes the second series circuit is also arranged close to the same chip, and is electrically connected by a wiring layer formed on the chip. The DC-DC converter according to claim 2, wherein the DC-DC converters are connected to each other.

The DC-DC converter according to any one of claims 1 to 3, wherein the rectifying unit is configured by a diode.

The rectification unit is a synchronous rectification unit composed of MOS transistors,
The DC-DC converter according to claim 1, wherein the gate driver circuit is electrically connected to the MOS transistor to perform switching of the MOS transistor.

The rectification unit is a synchronous rectification unit configured by a parallel circuit of a MOS transistor and a diode,
The DC-DC converter according to claim 1, wherein the gate driver circuit is electrically connected to the MOS transistor to perform switching of the MOS transistor.

The MOS transistor constituting the synchronous rectification unit includes a Schottky diode configured by embedding a metal in a trench formed from the front side to the back side of the chip. The DC-DC converter according to claim 5 or 6.

8. The output smoothing capacitor is a capacitor configured by embedding an insulator in a plurality of trenches formed from the front side to the back side of the chip. The DC-DC converter as described in any one of these.

The chip is an SOI structure chip having a buried insulating film therein,
The portion of the chip where the gate driver circuit is formed and the portion of the chip where the power element is formed are electrically separated by forming a trench. The DC-DC converter according to any one of 8.