JP2009296271A - ラッチ回路およびａ／ｄ変換器 - Google Patents

Abstract

【課題】帯域を確保することができ、後段回路の面積、電力を削減でき、ひいては高精度、高速動作を実現することが可能なラッチ回路およびＡ／Ｄ変換器を提供する。
【解決手段】ラッチ回路１３０−１〜１３０−５は、複数の異なる入力差動電圧信号を差電流に変換して出力する複数の入力トランジスタ対を有し、各差電流信号の正極・負極が交互に合成されるように、上記各トランジスタＮＴ１３１〜ＮＴ１３３、ＮＴ１３４〜ＮＴ１３６の第１端子（ドレイン端）が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む。
【選択図】図７

Description

本発明は、ラッチ回路およびＡ／Ｄ変換器に関するものである。

Ａ／Ｄ変換器は、比較演算回路において入力されるアナログ信号を、複数の基準電位と比較し、その基準電位の分解能に応じてデジタルコードへの変換を行う。
この比較演算回路は、基準電位の数に応じた回路アレイが必要となり、分解能が細かくなるほどその回路数も増大する。

Ａ／Ｄ変換器には、グレー・バイナリー変換方式を採用したものが提案されている（たとえば特許文献１参照）。
この特許文献１に開示されたＡ／Ｄ変換装置は、バブルエラー対策のための多数決回路といったエキストラ回路が高速動作時には必要となる。
そのため、高分解能・高速動作を必要とするアプリケーション用途のＡ／Ｄ変換器は面積・電力が大きくなることが問題となる。

そこで、回路数を削減でき、面積・電力を低減できる既存のＡ／Ｄ変換器の方式として、フォールディング方式が知られている（たとえば、特許文献２参照）。
このフォールディング方式は、アナログ信号を折り返すことにより、回路数を削減でき、面積・電力を低減できることが知られている。
また、フォールディング方式は、いわゆるフラッシュ方式とほぼ同様な回路構成であり、高速動作に向いているため、高速かつ高分解能を必要とするアプリケーションに適している。

図１は、一般的なフォールディング方式のＡ／Ｄ変換器の要部構成を模式的に示す図である。

このＡ／Ｄ変換器１は、基準電位比較演算器部（前置増幅器部、以下、プリアンプ部）２、折り返しアンプ部３、ラッチ部４を有する。

プリアンプ部２は、アナログ信号ＡＩＮの入力に対して並列に配置された複数のプリアンプ２−１〜２−５、２ａ−１〜２ａ−５を有する。

各プリアンプ２−１〜２−５、２ａ−１〜２ａ−５は、アナログ信号ＡＩＮとそれぞれ異なる基準電位ＲＥＦ１〜ＲＥＦ５，ＲＥＦ１ａ〜ＲＥＦ５ａを比較し、その結果を差動出力信号ＶＩＰ１，ＶＩＮ１〜ＶＩＮ１ａ〜ＶＩＰ５ａ，ＶＩＮ５ａとして出力する。

折り返しアンプ部３は、複数の折り返しアンプ３−１，３−２を有する。

折り返しアンプ３−１は、複数のプリアンプ２−１〜２−５の差動出力信号ＶＩＰ１，ＶＩＮ１〜ＶＩＰ５，ＶＩＮ５を受けて、これらの信号を交互に折り返して重ね合わせた折り返し差動出力波形Ｓ３−１を生成する。

折り返しアンプ３−２は、複数のプリアンプ２−１ａ〜２−５ａの差動出力信号ＶＩＰ１ａ，ＶＩＮ１ａ〜ＶＩＰ５ａ，ＶＩＮ５ａを受けて、これらの信号を交互に折り返して重ね合わせた折り返し差動出力波形Ｓ３−２を生成する。

図２は、折り返しアンプの構成例を示す回路図である。
折り返しアンプ３−１，３−２は同様の構成を有しており、図２は、折り返しアンプ３−１に対応した構成を示している。

折り返しアンプ３−１は、差動対回路３１〜３５、負荷抵抗素子Ｒ１，Ｒ２、およびノードＮＤ３１，ＮＤ３２を有している。

差動対回路３１は、ソース同士が接続されたｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１，ＮＴ１２、およびそのソース同士の接続点と基準電位ＶＳＳとの間に接続されたテール電流源としてのＮＭＯＳトランジスタＮＴ１３を有している。
ＮＭＯＳトランジスタＮＴ１１のゲートにプリアンプ２−１による一方の差動出力信号ＶＩＰ１が供給され、ＮＭＯＳトランジスタＮＴ１２のゲートに他方の差動出力信号ＶＩＮ１が供給される。そして、ＮＭＯＳトランジスタＮＴ１３のゲートにバイアス電圧ＶＢＩＡＤが供給される。

差動対回路３２は、ソース同士が接続されたＮＭＯＳトランジスタＮＴ２１，ＮＴ２２、およびそのソース同士の接続点と基準電位ＶＳＳとの間に接続されたテール電流源としてのＮＭＯＳトランジスタＮＴ２３を有している。
ＮＭＯＳトランジスタＮＴ２１のゲートにプリアンプ２−２による一方の差動出力信号ＶＩＰ２が供給され、ＮＭＯＳトランジスタＮＴ２２のゲートに他方の差動出力信号ＶＩＮ２が供給される。そして、ＮＭＯＳトランジスタＮＴ２３のゲートにバイアス電圧ＶＢＩＡＤが供給される。

差動対回路３３は、ソース同士が接続されたＮＭＯＳトランジスタＮＴ３１，ＮＴ３２、およびそのソース同士の接続点と基準電位ＶＳＳとの間に接続されたテール電流源としてのＮＭＯＳトランジスタＮＴ３３を有している。
ＮＭＯＳトランジスタＮＴ３１のゲートにプリアンプ２−３による一方の差動出力信号ＶＩＰ３が供給され、ＮＭＯＳトランジスタＮＴ３２のゲートに他方の差動出力信号ＶＩＮ３が供給される。そして、ＮＭＯＳトランジスタＮＴ３３のゲートにバイアス電圧ＶＢＩＡＤが供給される。

差動対回路３４は、ソース同士が接続されたＮＭＯＳトランジスタＮＴ５１，ＮＴ５２、およびそのソース同士の接続点と基準電位ＶＳＳとの間に接続されたテール電流源としてのＮＭＯＳトランジスタＮＴ５３を有している。
ＮＭＯＳトランジスタＮＴ５１のゲートにプリアンプ２−４による一方の差動出力信号ＶＩＰ４が供給され、ＮＭＯＳトランジスタＮＴ４２のゲートに他方の差動出力信号ＶＩＮ４が供給される。そして、ＮＭＯＤトランジスタＮＴ４３のゲートにバイアス電圧ＶＢＩＡＤが供給される。

差動対回路３５は、ソース同士が接続されたＮＭＯＳトランジスタＮＴ５１，ＮＴ５２、およびそのソース同士の接続点と基準電位ＶＳＳとの間に接続されたテール電流源としてのＮＭＯＳトランジスタＮＴ５３を有している。
ＮＭＯＳトランジスタＮＴ５１のゲートにプリアンプ２−５による一方の差動出力信号ＶＩＰ５が供給され、ＮＭＯＳトランジスタＮＴ５２のゲートに他方の差動出力信号ＶＩＮ５が供給される。そして、ＮＭＯＳトランジスタＮＴ５３のゲートにバイアス電圧ＶＢＩＡＤが供給される。

差動対回路３１の正極用ＮＭＯＳトランジスタＮＴ１１のドレイン、次に差動対回路３２の負極用のＮＭＯＳトランジスタＮＴ２２のドレイン、次に差動対回路３３の正極用ＮＭＯＳトランジスタＮＴ３１のドレイン、次の差動対回路３４の負極用ＮＭＯＳトランジスタＮＴ４２のドレイン、および次に差動対回路３５の正極用ＮＭＯＳトランジスタＮＴ５１のドレインが、ノードＮＤ３１に共通に接続されている。

差動対回路３１の負極用ＮＭＯＳトランジスタＮＴ１２のドレイン、次に差動対回路３２の正極用のＮＭＯＳトランジスタＮＴ２１のドレイン、次に差動対回路３３の負極用ＮＭＯＳトランジスタＮＴ３２のドレイン、次の差動対回路３４の正極用ＮＭＯＳトランジスタＮＴ４１のドレイン、および次に差動対回路３５の負極用ＮＭＯＳトランジスタＮＴ５２のドレインが、ノードＮＤ３２に共通に接続されている。

電源電位ＶＤＤとノードＮＤ３１との間に抵抗素子Ｒ１が接続され、ノードＮＤ３１と抵抗素子Ｒ１の一端との接続点が折り返し信号ＶＯＮの出力ノードＴＶＯＮに接続されている。
電源電位ＶＤＤとノードＮＤ３２との間に抵抗素子Ｒ２が接続され、ノードＮＤ３２と抵抗素子Ｒ２の一端との接続点が折り返し信号ＶＯＰの出力ノードＴＶＯＰに接続されている。

このような構成を有するフォールディング方式のＡ／Ｄ変換器１は、アナログ信号を折り返すための折り返しアンプ３−１，３−２を有する。
折り返しアンプ３−１，３−２においては、上述したように、差動出力の正極・負極を交互に接続し、負荷抵抗Ｒ１，Ｒ２にて出力電圧ＶＯＰ，ＶＯＮを発生させる。

図３は、折り返しアンプの各差動対回路への差電圧入力信号（プリアンプからの差動出力信号）と、折り返し差電圧出力の関係を示す図である。

図３に示すように、フォールディング方式のＡ／Ｄ変換器１においては、折り返しアンプ３−１，３−２の各差動対回路３１〜３５は、複数のプリアンプからの差動出力信号を受け、その信号を交互に折り返して重ね合わせた折り返し差動出力波形を生成する。
特開平１１−８８１７４号公報 特公平７-６１０１８号公報 特許第３８３６１４４号

ところが、上述した折り返しアンプ３−１，３−２は、折り返す分、出力ノードＴＶＯＰおよびＴＶＯＮには、ノードＮＤ３１，ＮＤ３２を通して差動対の入力トランジスタのドレイン端が複数接続される。
そのため、出力ノードにみえる容量成分が増えてしまい、その容量と負荷抵抗素子Ｒ１，Ｒ２によって帯域が制限されてしまう。よって、高速動作のためには面積・電力が増大してしまう。

特に、フォールディング方式の場合、フラッシュ方式とは異なり、大振幅応答が信号帯域に大きく影響してくるため、帯域を稼ぐことが困難である。
以下にその理由について説明する。

図４は、フラッシュ方式のＡ／Ｄ変換器の機能ブロックおよび応答波形を模式的に示す図である。
図４においては、説明のために適切な部分を切り取っており、また、理解を容易にするために、図１と同一機能を部分は同一符号をもって表している。
また、図４中には、入力信号および各回路の出力波形を差動表記にて記載してある。

プリアンプ２−１〜２−３は、入力アナログ信号ＡＩＮと基準電位ＲＥＦ１、ＲＥＦ２、ＲＥＦ３との比較を行い、図中のような差動信号ＶＯ１、ＶＯ２、ＶＯ３を出力する。

図４中の破線はＤＣ応答を、実線はトランジェント応答を示している。
入力信号ＡＩＮが基準電位ＲＥＦと交差するとき、差信号成分が正負反転するような信号を出力する。

後段のラッチ４−１〜４−３は、クロック信号の立ち上り時に、入力差動信号が負であれば０、正であれば１と判別を行い、デジタルコードにて出力する。
ここで、入力信号がある速度でＲＥＦ１からＲＥＦ３まで遷移するとき、ラッチ出力ＶＯ６は０から１に反転する必要がある。
入力信号のある速度とは、Ａ／Ｄ変換器に求められる最大入力信号帯域である。
このとき、プリアンプ２−３の出力ＶＯ３が、大振幅応答≧小振幅応答と応答が遷移する際のセトリングが問われることになる。
よって、通常のフラッシュ方式における帯域の設計は、主に大振幅から小振幅へ遷移する応答にフォーカスして行われる。

図５は、一般的なフォールディング方式のＡ／Ｄ変換器の入出力応答を模式的に示す図である。

図５に示すように、フォールディング方式であれば、複数のプリアンプ２−１〜２−３の出力を折り返しアンプ３−１が受け、１本の折り返し波形ＶＯ１０を出力する（特許文献３参照）。
この折り返し形Ａ／Ｄ変換器は、特許文献３に開示されているように、プリアンプからの差動出力信号が互いに重なり合わないシフトされた遷移部をもつようにして構成されている。
これにより、折り返しアンプにその信号を入力させることが、Ａ／Ｄ変換器の満足な精度および直線性にとって重要である。
この条件を満たすためには、折り返アンプに接続されている複数のプリアンプすべてが十分にセトリングしている必要がある。

したがって、前述のフォールディング方式と同様に、入力信号がある速度で基準電位ＲＥＦ１から基準電位ＲＥＦ３まで遷移するときを考えると、プリアンプ２−３の出力ＶＯ９は大振幅応答≧小振幅応答と応答が遷移する際のセトリングが問われる。
プリアンプ２−１の出力ＶＯ７およびプリアンプ２−２の出力ＶＯ８は大振幅応答≧小振幅応答≧大振幅応答と応答が遷移する際のセトリングが問われることになる。

よって、フォールディング方式における帯域の設計は、大振幅から小振幅、そして大振幅へ遷移する応答にフォーカスして行われる。
これが、フォールディング方式が帯域を稼ぐことが困難である理由である。
このため、フォールディング方式では折り返し信号を生成するための帯域が問題となり、面積・電力が増大してしまう。

本発明は、帯域を確保することができ、後段回路の面積、電力を削減でき、ひいては高精度、高速動作を実現することが可能なラッチ回路およびＡ／Ｄ変換器を提供することにある。

本発明の第１の観点のラッチ回路は、複数の異なる入力差動電圧信号を差電流に変換して出力する複数の入力トランジスタ対を有し、各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第１端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む。

本発明の第２の観点のＡ／Ｄ変換器は、入力アナログ信号とそれぞれ異なる基準電圧とを比較して異なる差動電圧信号を出力する複数の基準電位比較演算器と、上記複数の基準電位比較演算器から出力される複数の異なる差動電圧信号のうち、所定の複数の異なる差動電圧を受けて、差電流に変換して出力する複数のラッチ回路と、を有し、上記各ラッチ回路は、上記複数の異なる入力差動電圧信号を出力する差電流に変換して出力する複数の入力トランジスタ対を有し、各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第１端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む。

好適には、上記ラッチ回路は、上記複数の入力トランジスタ対の一方側の複数の入力トランジスタを有する第１入力回路と、上記複数の入力トランジスタ対の他方側の複数の入力トランジスタを有する第２入力回路と、上記接続ノードと、電源に接続される第１出力ノードと、電源に接続される第２出力ノードと、接続ノードと基準電位との間に接続された電流源素子と、を含み、上記第１入力回路は、上記一方側の複数の入力トランジスタの第１端子が共通に接続され、当該接続点が上記第１出力ノードに接続され、上記一方側の複数の入力トランジスタの第２端子が共通に接続され、当該接続点が上記接続ノードに接続され、上記一方側の複数の入力トランジスタの制御端子には複数の異なる入力差動電圧信号のうち正極、負極の信号が交互に供給され、上記第２入力回路は、上記他方側の複数の入力トランジスタの第１端子が共通に接続され、当該接続点が上記第２出力ノードに接続され、上記他方側の複数の入力トランジスタの第２端子が共通に接続され、当該接続点が上記接続ノードに接続され、上記他方側の複数の入力トランジスタの制御端子には上記第１入力回路に供給される複数の異なる入力差動電圧信号と対をなす負極、正極の信号が交互に供給される。

好適には、上記ラッチ回路は、上記電流源素子を形成する第１スイッチと、上記第１出力ノードと電源との間に接続された第２スイッチと、上記第２出力ノードと電源との間に接続された第３スイッチと、を含み、上記第１スイッチと、上記第２スイッチおよび第３スイッチは、相補的にオンオフされる。

好適には、上記各ラッチ回路の後段に信号振幅をロジックレベルに変換する第２ラッチ回路が配置されている。

本発明によれば、帯域を確保することができ、後段回路の面積、電力を削減でき、ひいては高精度、高速動作を実現することができる。

以下、本発明の実施形態を添付図面に関連付けて説明する。

図６は、本発明の実施形態に係るラッチ回路を採用したフォールディング方式のＡ／Ｄ変換器の構成例を示す図である。
図６は、４ビットのＡ／Ｄ変換器を例として示している。

本Ａ／Ｄ変換器１００は、図６に示すように、基準電位生成部１１０、プリアンプ部１２０、第１ラッチ部１３０、多数決回路部１４０、第２ラッチ回路部１５０、Ｄ型フリップフロップ（ＦＦ）部１６０、エンコーダ１７０、および上位ビット変換器１８０を有する。
また、Ａ／Ｄ変換器１００は、インバータＩＮＶ１〜ＩＮＶ５を有する。
なお、以下の説明では、ラッチ回路は単にラッチという。

基準電位生成部１１０は、たとえば電源電位ＶＤＤと基準電位ＶＳＳとの間に直列に接続された図示しない抵抗ラダーにより構成される。
基準電位生成部１１０は、複数（本実施形態では１５）の基準電位ＲＦ１０１〜ＲＦ１０１５を生成し、プリアンプ部１２０の対応するプリアンプに供給する。

プリアンプ部１２０は、アナログ信号ＡＩＮ１００の入力に対して並列に配置され、アナログ信号ＡＩＮ１００とそれぞれ異なる基準電位と比較する基準電位比較演算器としての複数のプリアンプ１２０−１〜１２０−１５を有する。

プリアンプ１２０−１は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０１を比較し、その結果を差動出力信号ＶＩＰ１０１，ＶＩＮ１０１としてラッチ部１３０に出力する。

プリアンプ１２０−２は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０２を比較し、その結果を差動出力信号ＶＩＰ１０２，ＶＩＮ１０２としてラッチ部１３０に出力する。

プリアンプ１２０−３は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０３を比較し、その結果を差動出力信号ＶＩＰ１０３，ＶＩＮ１０３としてラッチ回路部１３０に出力する。

プリアンプ１２０−４は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０４を比較し、その結果を差動出力信号ＶＩＰ１０４，ＶＩＮ１０４としてラッチ部１３０に出力する。

プリアンプ１２０−５は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０５を比較し、その結果を差動出力信号ＶＩＰ１０５，ＶＩＮ１０５としてラッチ部１３０に出力する。

プリアンプ１２０−６は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０６を比較し、その結果を差動出力信号ＶＩＰ１０６，ＶＩＮ１０６としてラッチ部１３０に出力する。

プリアンプ１２０−７は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０７を比較し、その結果を差動出力信号ＶＩＰ１０７，ＶＩＮ１０７としてラッチ部１３０に出力する。

プリアンプ１２０−８は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０８を比較し、その結果を差動出力信号ＶＩＰ１０８，ＶＩＮ１０８としてラッチ部１３０に出力する。

プリアンプ１２０−９は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０９を比較し、その結果を差動出力信号ＶＩＰ１０９，ＶＩＮ１０９としてラッチ部１３０に出力する。

プリアンプ１２０−１０は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０１０を比較し、その結果を差動出力信号ＶＩＰ１０１０，ＶＩＮ１０１０としてラッチ部１３０に出力する。

プリアンプ１２０−１１は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０１１を比較し、その結果を差動出力信号ＶＩＰ１０１１，ＶＩＮ１０１１としてラッチ部１３０に出力する。

プリアンプ１２０−１２は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０１２を比較し、その結果を差動出力信号ＶＩＰ１０１２，ＶＩＮ１０１２としてラッチ部１３０に出力する。

プリアンプ１２０−１３は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０１３を比較し、その結果を差動出力信号ＶＩＰ１０１３，ＶＩＮ１０１３としてラッチ部１３０に出力する。

プリアンプ１２０−１４は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０１４を比較し、その結果を差動出力信号ＶＩＰ１０１４，ＶＩＮ１０１４としてラッチ部１３０に出力する。

プリアンプ１２０−１５は、アナログ信号ＡＩＮ１００と基準電位生成部１１０で生成された基準電位ＲＥＦ１０１５を比較し、その結果を差動出力信号ＶＩＰ１０１５，ＶＩＮ１０１５としてラッチ部１３０に出力する。

第１ラッチ部１３０は、複数の折り返しラッチ１３０−１〜１３０−５を有する。
各折り返しラッチ１３０−１〜１３０−５は、複数の異なる入力差動電圧信号を差電流に変換して出力する複数の入力トランジスタ対を有し、各差電流信号の正極・負極が交互に合成されるように、トランジスタの第１端子、たとえば（ドレイン端）が接続されている。
そして、各折り返しラッチ回路１３０−１〜１３０−５は、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する。

折り返しラッチ１３０−１は、プリアンプ１２０−１の差動出力信号ＶＩＰ１０１，ＶＩＮ１０１、プリアンプ１２０−６の差動出力信号ＶＩＰ１０６，ＶＩＮ１０６、およびプリアンプ１２０−１１の差動出力信号ＶＩＰ１０１１、ＶＩＮ１０１１を受ける。
折り返しラッチ１３０−１は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号ＶＯＮ１３１，ＶＯＰ１３１を生成し、多数決回路部１４０に出力する。

折り返しラッチ１３０−２は、プリアンプ１２０−２の差動出力信号ＶＩＰ１０２，ＶＩＮ１０２、プリアンプ１２０−７の差動出力信号ＶＩＰ１０７，ＶＩＮ１０７、およびプリアンプ１２０−１２の差動出力信号ＶＩＰ１０１２、ＶＩＮ１０１２を受ける。
折り返しラッチ１３０−２は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号ＶＯＮ１３２，ＶＯＰ１３２を生成し、多数決回路部１４０に出力する。

折り返しラッチ１３０−３は、プリアンプ１２０−３の差動出力信号ＶＩＰ１０３，ＶＩＮ１０３、プリアンプ１２０−８の差動出力信号ＶＩＰ１０８，ＶＩＮ１０８、およびプリアンプ１２０−１３の差動出力信号ＶＩＰ１０１３、ＶＩＮ１０１３を受ける。
折り返しラッチ１３０−３は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号ＶＯＮ１３３，ＶＯＰ１３３を生成し、多数決回路部１４０に出力する。

折り返しラッチ１３０−４は、プリアンプ１２０−４の差動出力信号ＶＩＰ１０４，ＶＩＮ１０４、プリアンプ１２０−９の差動出力信号ＶＩＰ１０９，ＶＩＮ１０９、およびプリアンプ１２０−１４の差動出力信号ＶＩＰ１０１４、ＶＩＮ１０１４を受ける。
折り返しラッチ１３０−４は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号ＶＯＮ１３４，ＶＯＰ１３４を生成し、多数決回路部１４０に出力する。

折り返しラッチ１３０−５は、プリアンプ１２０−５の差動出力信号ＶＩＰ１０５，ＶＩＮ１０５、プリアンプ１２０−１０の差動出力信号ＶＩＰ１０１０，ＶＩＮ１０１０、およびプリアンプ１２０−１５の差動出力信号ＶＩＰ１０１５、ＶＩＮ１０１５を受ける。
折り返しラッチ１３０−５は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号ＶＯＮ１３５，ＶＯＰ１３５を生成し、多数決回路部１４０に出力する。

図７は、本実施形態に係る第１ラッチ部の折り返しラッチの構成例を示す回路図である。
折り返しラッチ１３０−１〜１３０−５は同様の構成を有しており、図７は、第１ラッチに対応した構成を示している。

折り返しラッチ１３０（−１）は、第１入力回路１３１、第２入力回路１３２、第１スイッチ１３３、第２スイッチ１３４、第３スイッチ１３５、第１出力ノードＮＤ１３１、第２出力ノードＮＤ１３２、および接続ノードＮＤ１３３を有する。

第１入力回路１３１は、ＮＭＯＳトランジスタＮＴ１３１，ＮＴ１３２，ＮＴ１３３、およびノードＮＤ１３４，ＮＤ１３５を有している。

ＮＭＯＳトランジスタＮＴ１３１，ＮＴ１３２，ＮＴ１３３のドレイン（第１端子）がノードＮＤ１３４に共通に接続され、これらのソース（第２端子）がノードＮＤ１３５に共通に接続されている。
ノードＮＤ１３４が出力ノードＮＤ１３１に接続され、ノードＮＤ１３５が接続ノードＮＤ１３３に接続されている。
ＮＭＯＳトランジスタＮＴ１３１のゲート（制御端子）にプリアンプ１２０−１による正極側（一方）の差動出力信号ＶＩＰ１０１が供給される。
ＮＭＯＳトランジスタＮＴ１３２のゲートにプリアンプ１２０−６による負極側（他方）の差動出力信号ＶＩＮ１０６が供給される。
ＮＭＯＳトランジスタＮＴ１３３のゲートにプリアンプ１２０−１１による正極側（一方）の差動出力信号ＶＩＰ１０１１が供給される。

第２入力回路１３２は、ＮＭＯＳトランジスタＮＴ１３４，ＮＴ１３５，ＮＴ１３６、およびノードＮＤ１３６，ＮＤ１３７を有している。

ＮＭＯＳトランジスタＮＴ１３４，ＮＴ１３５，ＮＴ１３６のドレイン（第１端子）がノードＮＤ１３６に共通に接続され、これらのソース（第２端子）がノードＮＤ１３７に共通に接続されている。
ノードＮＤ１３６が出力ノードＮＤ１３２に接続され、ノードＮＤ１３７が接続ノードＮＤ１３３に接続されている。
ＮＭＯＳトランジスタＮＴ１３４のゲート（制御端子）にプリアンプ１２０−１による負極側（他方）の差動出力信号ＶＩＮ１０１が供給される。
ＮＭＯＳトランジスタＮＴ１３５のゲートにプリアンプ１２０−６による正極側（一方）の差動出力信号ＶＩＰ１０６が供給される。
ＮＭＯＳトランジスタＮＴ１３６のゲートにプリアンプ１２０−１１による負極側（他方）の差動出力信号ＶＩＮ１０１１が供給される。

第１スイッチ１３３は、基準電位ＶＳＳとノードＮＤ１３３との間に接続され、クロックＶＣＫのレベルに応じてオン、オフされる。
本実施形態では、第１スイッチ１３３は、電流源素子としてのＮＭＯＳトランジスタＮＴ１３７により形成されている。
ＮＭＯＳトランジスタＮＴ１３７のドレインが接続ノードＮＤ１３３を通して、第１入力回路１３１のノードＮＤ１３５、および第２入力回路１３２のノードＮＤ１３７に接続されている。
ＮＭＯＳトランジスタＮＴ１３７のソースは基準電位ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタＮＴ１３７のゲートがクロックＶＣＫの供給ラインに接続されている。
この第１スイッチ１３３を形成するＮＭＯＳトランジスタ１３７は、クロックＶＣＫがハイレベルのときに、第１入力回路１３１および第２入力回路１３２の電流源として機能する。

第２スイッチ１３４は、電源電位ＶＤＤと第１出力ノードＮＤ１３１との間に接続され、クロックＶＣＫのレベルに応じてオン、オフされる。
本実施形態では、第２スイッチ１３４は、ＰＭＯＳトランジスタＰＴ１３１により形成されている。
ＰＭＯＳトランジスタＰＴ１３１のソースが電源電位ＶＤＤに接続され、ドレインが第１出力ノードＮＤ１３１に接続されている。
ＰＭＯＳトランジスタＰＴ１３１のゲートがクロックＶＣＫの供給ラインに接続されている。
この第２スイッチ１３４を形成するＰＭＯＳトランジスタ１３１は、クロックＶＣＫがハイレベルのときに、第１入力回路１３１のプリチャージ回路として機能する。

第３スイッチ１３５は、電源電位ＶＤＤと第２出力ノードＮＤ１３２との間に接続され、クロックＶＣＫのレベルに応じてオン、オフされる。
本実施形態では、第３スイッチ１３５は、ＰＭＯＳトランジスタＰＴ１３２により形成されている。
ＰＭＯＳトランジスタＰＴ１３２のソースが電源電位ＶＤＤに接続され、ドレインが第２出力ノードＮＤ１３２に接続されている。
ＰＭＯＳトランジスタＰＴ１３２のゲートがクロックＶＣＫの供給ラインに接続されている。
この第３スイッチ１３５を形成するＰＭＯＳトランジスタ１３２は、クロックＶＣＫがハイレベルのときに、第２入力回路１３２のプリチャージ回路として機能する。

本実施形態において、第１スイッチ１３３と、第２スイッチ１３４および第３スイッチ１３５はクロックＶＣＫのレベルに応じて相補的にオン、オフされる。
クロックＶＣＫは、たとえばインバータＩＮＶ１，ＩＮＶ２を介して各ラッチ１３０−１〜１３０−５に供給される。
このような構成を有するラッチ１３０の動作については、後で詳述する。

多数決回路部１４０は、バブルエラー対策のために、第１ラッチ部１３０の各ラッチ１３０−１〜１３０−５に対応して設けられた複数の多数決回路１４０−１〜１４０−５を有する。

多数決回路１４０−１は、前段のラッチ１３０−１の出力信号、ラッチ１３０−２の出力信号、およびラッチ１３０−５の出力信号がインバータＩＮＶ３で反転された信号に基づいて多数決処理を行い、その結果を第２ラッチ部１５０に出力する。
なお具体的には、多数決回路１４０−１は、ラッチ１３０−１から折り返し差電圧信号ＶＯＮ１３１，ＶＯＰ１３１が供給され、ラッチ１３０−２から折り返し差電圧信号ＶＯＮ１３２，ＶＯＰ１３２が供給される。
そして、多数決回路１４０−１は、ラッチ１３０−５による折り返し差電圧信号ＶＯＮ１３５，ＶＯＰ１３５がインバータＩＮＶ３で反転された信号が供給される。

多数決回路１４０−２は、前段のラッチ１３０−１の出力信号、ラッチ１３０−２の出力信号、およびラッチ１３０−３の出力信号に基づいて多数決処理を行い、その結果を第２ラッチ部１５０に出力する。
なお具体的には、多数決回路１４０−２は、ラッチ１３０−１から折り返し差電圧信号ＶＯＮ１３１，ＶＯＰ１３１が供給され、ラッチ１３０−２から折り返し差電圧信号ＶＯＮ１３２，ＶＯＰ１３２が供給される。
さらに、多数決回路１４０−２は、ラッチ１３０−３による折り返し差電圧信号ＶＯＮ１３３，ＶＯＰ１３３が供給される。

多数決回路１４０−３は、前段のラッチ１３０−２の出力信号、ラッチ１３０−３の出力信号、およびラッチ１３０−４の出力信号に基づいて多数決処理を行い、その結果を第２ラッチ部１５０に出力する。
なお具体的には、多数決回路１４０−３は、ラッチ１３０−２から折り返し差電圧信号ＶＯＮ１３２，ＶＯＰ１３２が供給され、ラッチ１３０−３から折り返し差電圧信号ＶＯＮ１３３，ＶＯＰ１３３が供給される。
さらに、多数決回路１４０−３は、ラッチ１３０−４による折り返し差電圧信号ＶＯＮ１３４，ＶＯＰ１３４が供給される。

多数決回路１４０−４は、前段のラッチ１３０−３の出力信号、ラッチ１３０−４の出力信号、およびラッチ１３０−５の出力信号に基づいて多数決処理を行い、その結果を第２ラッチ部１５０に出力する。
なお具体的には、多数決回路１４０−４は、ラッチ１３０−４から折り返し差電圧信号ＶＯＮ１３４，ＶＯＰ１３４が供給され、ラッチ１３０−４から折り返し差電圧信号ＶＯＮ１３４，ＶＯＰ１３４が供給される。
さらに、多数決回路１４０−４は、ラッチ１３０−５による折り返し差電圧信号ＶＯＮ１３５，ＶＯＰ１３５が供給される。

多数決回路１４０−５は、前段のラッチ１３０−４の出力信号、ラッチ１３０−５の出力信号、およびラッチ１３０−１の出力信号がインバータＩＮＶ４で反転された信号に基づいて多数決処理を行い、その結果を第２ラッチ部１５０に出力する。
なお具体的には、多数決回路１４０−５は、ラッチ１３０−４から折り返し差電圧信号ＶＯＮ１３４，ＶＯＰ１３４が供給され、ラッチ１３０−５から折り返し差電圧信号ＶＯＮ１３５，ＶＯＰ１３５が供給される。
そして、多数決回路１４０−５は、ラッチ１３０−１による折り返し差電圧信号ＶＯＮ１３１，ＶＯＰ１３１がインバータＩＮＶ４で反転された信号が供給される。

第２ラッチ部１５０は、前段の多数決回路１４０−１〜１４０−５の各出力信号を受けて、各信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅する（変換する）ラッチ１５０−１〜１５０−５を有する。

ラッチ１５０−１は、前段の多数決回路１４０−１の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、Ｄ型ＦＦ部１６０に出力する。

ラッチ１５０−２は、前段の多数決回路１４０−２の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、Ｄ型ＦＦ部１６０に出力する。

ラッチ１５０−３は、前段の多数決回路１４０−３の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、Ｄ型ＦＦ部１６０に出力する。

ラッチ１５０−４は、前段の多数決回路１４０−４の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、Ｄ型ＦＦ部１６０に出力する。

ラッチ１５０−５は、前段の多数決回路１４０−５の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、Ｄ型ＦＦ部１６０に出力する。

図８は、本実施形態に係る第２ラッチ部のラッチの構成例を示す回路図である。
第２ラッチ１５０−１〜１５０−５は同様の構成を有しており、図８は、第２ラッチ１５０−１に対応した構成を示している。

ラッチ１５０（−１）は、インバータ１５１，１５２、スイッチ１５３、およびノードＮＤ１５１を有する。
ラッチ１５０は、インバータ１５１とインバータ１５２の入出力同士を交差結合して構成されている。

インバータ１５１は、ＰＭＯＳトランジスタＰＴ１５１、ＮＭＯＳトランジスタＮＴ１５１，ＮＴ１５２、およびノードＮＤ１５２，ＮＤ１５３を有する。

インバータ１５１において、ＰＭＯＳトランジスタＰＴ１５１のソースがノードＮＤ１５１に接続され、ドレインがＮＭＯＳトランジスタＮＴ１５１，ＮＴ１５２のドレインに接続され、これらの接続点によりインバータ１５１の出力ノードＮＤ１５３が形成されている。
ＰＭＯＳトランジスタＰＴ１５１のゲートとＮＭＯＳトランジスタＮＴ１５１のゲートが接続され、その接続点によりインバータ１５１の入力ノードＮＤ１５２が形成されている。
ＮＭＯＳトランジスタＮＴ１５１およびＮＴ１５２のソースが基準電位ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタＮＴ１５２のゲートが正極側の差電圧信号ＶＩＰが供給される。

インバータ１５２は、ＰＭＯＳトランジスタＰＴ１５２、ＮＭＯＳトランジスタＮＴ１５３，ＮＴ１５４、およびノードＮＤ１５４，ＮＤ１５５を有する。

インバータ１５２において、ＰＭＯＳトランジスタＰＴ１５２のソースがノードＮＤ１５１に接続され、ドレインがＮＭＯＳトランジスタＮＴ１５３，ＮＴ１５４のドレインに接続され、これらの接続点によりインバータ１５２の出力ノードＮＤ１５５が形成されている。
ＰＭＯＳトランジスタＰＴ１５２のゲートとＮＭＯＳトランジスタＮＴ１５３のゲートが接続され、その接続点によりインバータ１５２の出力ノードＮＤ１５３が形成されている。
ＮＭＯＳトランジスタＮＴ１５３およびＮＴ１５４のソースが基準電位ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタＮＴ１５４のゲートが負極側の差電圧信号ＶＩＰが供給される。

インバータ１５１の入力ノードＮＤ１５２とインバータ１５３の出力ノードＮＤ１５５とが接続され、インバータ１５２の入力ノードＮＤ１５４とインバータ１５１の出力ノードＮＤ１５５とが接続されている。

スイッチ１５３は、ノードＮＤ１５１と電源電位ＶＤＤとの間に接続され、クロックＶＣＫの反転クロックＸＣＬＫによりオン、オフされる。
本実施形態では、スイッチ１５３はＰＭＯＳトランジスタＰＴ１５３により構成されている。
ＰＭＯＳトランジスタＰＴ１５３のソースが電源電位ＶＤＤに接続され、ドレイン名ＧノードＮＤ１５１に接続され、ゲートが反転クロックＸＶＣＫの供給ラインに接続されている。
この反転クロックＸＶＣＫはクロックＶＣＫをインバータＩＮＶ１でレベル反転されて供給される。

このような構成を有するラッチ１５０−１において、反転クロックＸＶＣＫがローレベルで供給されると、ＰＭＯＳトランジスタＰＴ１５３がオンする。
この状態で、たとえば信号ＶＩＰがハイレベルで、信号ＶＩＮがローレベルで供給されると、インバータ１５１のＮＭＯＳトランジスタＮＴ１５２がオン状態となり、インバータ１５２のＮＭＯＳトランジスタＮＴ１５４がオフ状態となる。
その結果、インバータ１５１の出力ノードＮＤ１５３が基準電位ＶＳＳレベル、たとえば接地電位ＧＮＤとなるようにノード電位が放電される。
これにより、インバータ１５２の入力ノードＮＤ１５４が接地電位（ローレベル）となり、ＰＭＯＳトランジスタＰＴ１５２がオンし、ＮＭＯＳトランジスタＮＴ１５３はオフ状態に保持される。
その結果、差電圧信号ＶＯＰがハイレベルで出力される。一方、差電圧信号ＶＯＮがローレベルで出力される。
なお、出力ノードＮＤ１５５がハイレベルになったことに伴い、インバータ１５１のＰＭＯＳトランジスタＰＴ１５１がオフ状態に保持され、ＮＭＯＳトランジスタＮＴ１５１がオン状態に保持される。その結果、ノードＮＤ１５３はローレベルに安定して保持される。

同様に、反転クロックＸＶＣＫがローレベルで供給されると、ＰＭＯＳトランジスタＰＴ１５３がオンする。
この状態で、たとえば信号ＶＩＰがローレベルで、信号ＶＩＮがハイレベルで供給されると、インバータ１５１のＮＭＯＳトランジスタＮＴ１５２がオフ状態となり、インバータ１５２のＮＭＯＳトランジスタＮＴ１５４がオン状態となる。
その結果、インバータ１５２の出力ノードＮＤ１５５が基準電位ＶＳＳレベル、たとえば接地電位ＧＮＤとなるようにノード電位が放電される。
これにより、インバータ１５１の入力ノードＮＤ１５２が接地電位（ローレベル）となり、ＰＭＯＳトランジスタＰＴ１５１がオンし、ＮＭＯＳトランジスタＮＴ１５１はオフ状態に保持される。
その結果、差電圧信号ＶＯＮがハイレベルで出力される。一方、差電圧信号ＶＯＰがローレベルで出力される。
なお、出力ノードＮＤ１５３がハイレベルになったことに伴い、インバータ１５２のＰＭＯＳトランジスタＰＴ１５２がオフ状態に保持され、ＮＭＯＳトランジスタＮＴ１５３がオン状態に保持される。その結果、ノードＮＤ１５５はローレベルに安定して保持される。

Ｄ型ＦＦ部１６０は、ラッチ１５０−１〜１５０−５の出力を一旦保持してエンコーダ１７０に出力する。
Ｄ型ＦＦ部１６０は、排他的論理和ゲート（ＥＸＯＲ）１６０−１〜１６０−５を有する。

ＥＸＯＲ１６０−１は、ラッチ１５０−１の出力とラッチ１５０−２の出力の排他的論理和をとり、その結果をエンコーダ１７０に出力する。

ＥＸＯＲ１６０−２は、ラッチ１５０−２の出力とラッチ１５０−３の出力の排他的論理和をとり、その結果をエンコーダ１７０に出力する。

ＥＸＯＲ１６０−３は、ラッチ１５０−３の出力とラッチ１５０−４の出力の排他的論理和をとり、その結果をエンコーダ１７０に出力する。

ＥＸＯＲ１６０−４は、ラッチ１５０−４の出力とラッチ１５０−５の出力の排他的論理和をとり、その結果をエンコーダ１７０に出力する。

ＥＸＯＲ１６０−５は、ラッチ１５０−５の出力とラッチ１５０−１の出力をインバータＩＮＶ５でレベル反転された信号との排他的論理和をとり、その結果をエンコーダ１７０に出力する。

エンコーダ１７０は、ＥＸＯＲ１６０−１〜１６０−５の出力をエンコードし、下位ビットのデジタルコードを出力する。

上記ビット変換器１８０は、基準電位生成部１１０を通して複数ビットのデータを受けて上位２ビットデジタルコードに変換して出力する。

以上、本実施形態に係るＡ／Ｄ変換器１００の構成および機能について説明した。
次に、本実施形態に係るＡ／Ｄ変換器１００の特徴的な部分である第２ラッチ部１５０の折り返しラッチ１５０−１〜１５０−５の動作について考察する。
なお、図９に図７の折り返しラッチの入出力波形を示す。

クロックＶＣＫがローレベルのとき、ＮＭＯＳトランジスタＮＴ１３７はオフ、ＰＭＯＳトランジスタＰＴ１３１、ＰＴ１３２はオンとなり、出力ノードＮＤ１３１，ＮＤ１３２が電源電圧ＶＤＤに充電され、プリチャージ（Ｐｒｅｃｈａｒｇｅ）される。
クロックＶＣＫがハイレベルのとき、ＮＭＯＳトランジスタＮＴ１３７はオンし、ＰＭＯＳトランジスタＰＴ１３１，ＰＴ１３２はオフとなり、入力信号電圧の差動分の正・負を判別して、正なら正の差電圧を、負なら負の差電圧を出力する。この動作がラッチ動作となる。

一つの入力トランジスタ（たとえばトランジスタＮＴ１３１）の入力信号電圧をＶＩＰとすると、ラッチ動作時には入力トランジスタのドレイン端は電源電圧ＶＤＤに充電されており飽和領域で動作する。
したがって、入力トランジスタは下記で表されるトランスコンダクタンス（ｇｍ）と入力信号電圧ＶＩＰとで求まる電流値（ＩＤＳ）を流す（参考文献．培風館 システムＬＳＩのためのアナログ集積回路設計技術 上）。

［数１］
ｇｍ＝μ・Ｃｏｘ・Ｗ／Ｌ・（ＶＧＳ−ＶＴ）・・・（式．１）
ＩＤＳ＝ｇｍ・ＶＩＰ・・・（式．２）

ここで、μは電子移動度を、Ｃｏｘは単位面積当たりのゲート酸化膜容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶＧＳはゲート−ソース間電圧を、ＶＴは閾値電圧をそれぞれ示している。

折り返しラッチ１３０−１（〜−５）においては、第１入力回路１３１の入力トランジスタＮＴ１３１，ＮＴ１３２，ＮＴ１３３と、第２入力回路１３２の入力トランジスタＮＴ１３４，ＮＴ１３５，ＮＴ１３６により入力トランジスタ対が形成される。
具体的には、入力トランジスタＮＴ１３１と入力トランジスタＮＴ１３４、入力トランジスタＮＴ１３２と入力トランジスタＮＴ１３５、および入力トランジスタＮＴ１３３と入力トランジスタＮＴ１３６により３つの入力トランジスタ対が形成される。

ラッチ動作時には、この３つの入力トランジスタ対が前段の基準電位比較演算器であるプリアンプの電圧出力を受け、それぞれが電流Ｉ１〜３、Ｉ１’〜３’を流す。
よって出力ノードＮＤ１３１，ＮＤ１３２に発生する出力電圧ＶＯＰ，ＶＯＮは以下のように表される。

［数２］
ＶＯＮ＝ＶＤＤ−（Ｉ１＋Ｉ２＋Ｉ３）・ｄｔ／Ｃ・・・（式．３）
ＶＯＰ＝ＶＤＤ−（Ｉ１’＋Ｉ２’＋Ｉ３’）・ｄｔ／Ｃ・・・（式．４）

ここで、ＶＤＤは電源電圧を、Ｃは出力ノードの負荷容量を、ｄｔはクロックＶＣＫがハイレベルとなってからの遷移時間をそれぞれ示している。
この（式．３）と（式．４）に（式．２）を代入し、その差分を求めると次のようになる。

［数３］
ＶＯＰ−ＶＯＮ＝ｇｍ・（ΔＩ１＋ΔＩ２＋ΔＩ３）・ｄｔ／Ｃ・・・（式．５）

ただし、各入力トランジスタは同一サイズとし、ΔＩ１＝Ｉ１―Ｉ１’、ΔＩ２＝Ｉ２―Ｉ２’、ΔＩ３＝Ｉ３―Ｉ３’である。

ここで、フォールディング方式の実施例（たとえば特許文献３：特許第３８３６１４４号）と同様に、折り返し信号の遷移部が主として一つのプリアンプ出力信号の遷移部のみから得られるように、ラッチの入力信号を生成したとする。
このとき、折り返しラッチ１３０−１において、図９に示すように、遷移部２０１がたとえばＶＩＰ１０１、ＶＩＮ１０２に生じているとすると下記が成立する。

［数４］
ＶＩＰ１０６＝ＶＩＰ１０１１・・・（式．６）
ＶＩＮ１０６＝ＶＩＮ１０１１・・・（式．７）

また、入力信号は、入力トランジスタＮＴ１３１に正極の入力信号（ＶＩＰ１０１）、入力トランジスタＮＴ１３２に負極の入力信号（ＶＩＮ１０６）、入力トランジスタＮＴ１３３に正極の入力信号ＶＩＰ１０１１と正負交互に接続されて、入力トランジスタのドレイン側が接続されている。
したがって、次式が成立する。

［数５］
Ｉ２’＝Ｉ３・・・（式．８）
Ｉ２＝Ｉ３’・・・（式．９）

この２式を（式．５）に代入すると、次のようになる。

［数６］
ＶＯＰ―ＶＯＮ＝ｇｍ・ΔＩ１・ｄｔ／Ｃ・・・（式．１０）

同様に、図９に示すように、プリアンプの出力の遷移部２０２，２０３がＶＩＰ１０６、ＶＩＮ１０６のときと、ＶＩＰ１０１１、ＶＩＮ１０１１のときは、次のようになる。

［数７］
ＶＯＰ―ＶＯＮ＝−ｇｍ・ΔＩ２・ｄｔ／Ｃ・・・（式．１１）
ＶＯＰ―ＶＯＮ＝ｇｍ・ΔＩ３・ｄｔ／Ｃ・・・（式．１２）

このように、一つのプリアンプ出力の遷移のみがラッチの出力に表れる。
ここで、遷移部がＶＩＰ１０６、ＶＩＮ１０６のときは、入力差動電圧が正負反転して接続されているので（式．１１）のように符号が反転する。
以上の式より、図９に示すような折り返し信号ＶＯＰ、ＶＯＮを出力する。
この信号を、たとえば図８で示したような構成のラッチ１５０−１〜１５−５を後段に用いて、信号振幅をロジックレベルに増幅する。

また、この折り返しラッチの入力トランジスタが５つであれば５回折り返し、７つであれば７回折り返しとなる。
このように、折り返しアンプを用いずに、ラッチ動作によって折り返し波形を生成することができる。
また、この回路は負荷抵抗を有さないため折り返しＡＭＰと比較すると非常に高速な動作となる。
本実施形態により、面積・電力を増大させずに、折り返し信号を生成することが可能となる。

以上のように、本実施形態に係るＡ／Ｄ変換器１００においては、プリアンプ１２０−１〜１２０−１５の後段に、折り返しラッチ１３０−１〜１３０−５が配置されている。
また、Ａ／Ｄ変換器１００においては、バブルエラー対策のために、折り返しラッチ後段には多数決回路１４０−１〜１４０−５を有し、高速動作を実現するためにさらにラッチ１５０−１〜１５０−５を設けてセットアップ時間を確保している。

図１０は、図６のＡ／Ｄ変換器の比較例として示す、フラッシュ方式４ビットＡ／Ｄ変換器の構成例を示す図である。
このフラッシュ方式４ビットＡ／Ｄ変換器１００Ａにおいては、第１ラッチ部、多数決回路、第２ラッチ部、Ｄ型ＦＦがプリアンプの数と同等の各素子を必要としている。
これに対して、本実施形態において、上述したように、プリアンプ１２０−１〜１２０−１５の後段に、折り返しラッチ１３０−１〜１３０−５が配置されている。その結果、折り返しラッチにて信号を折り返し、一般的なフォールディング方式のＡ／Ｄ変換器と同様に、折り返した後の回路数を削減できる。
さらに、折り返しアンプを用いていないため、面積・電力を増大させずに高速・高分解能なＡ／Ｄ変換器を実現できる。
このように、本実施形態では、折り返しラッチを用いて信号を折り返すことにより、後段回路の面積・電力を削減し、高精度・高速動作のＡ／Ｄ変換器を実現することができる。

一般的なフォールディング方式のＡ／Ｄ変換器の要部構成を模式的に示す図である。 折り返しアンプの構成例を示す回路図である。 折り返しアンプの各差動対回路への差電圧入力信号（プリアンプからの差動出力信号）と、折り返し差電圧出力の関係を示す図である。 フラッシュ方式のＡ／Ｄ変換器の機能ブロックおよび応答波形を模式的に示す図である。 一般的なフォールディング方式のＡ／Ｄ変換器の入出力応答を模式的に示す図である。 本発明の実施形態に係るラッチ回路を採用したフォールディング方式のＡ／Ｄ変換器の構成例を示す図である。 本実施形態に係る第１ラッチ部の折り返しラッチの構成例を示す回路図である。 本実施形態に係る第２ラッチ部のラッチの構成例を示す回路図である。 図６の折り返しラッチの入出力波形を示す図である。 図６のＡ／Ｄ変換器の比較例として示す、フラッシュ方式４ビットＡ／Ｄ変換器の構成例を示す図である。

符号の説明

１００・・・Ａ／Ｄ変換器、１１０・・・基準電位生成部、１２０・・・プリアンプ部、１３０・・・第１ラッチ回路部、１４０・・・多数決回路部、１５０・・・第２ラッチ部、１６０・・・Ｄ型フリップフロップ部群、１７０・・・エンコーダ、１８０・・・上位ビット変換器。

Claims (7)

1. 複数の異なる入力差動電圧信号を差電流に変換して出力する複数の入力トランジスタ対を有し、
   各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第１端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む
   ラッチ回路。
2. 上記複数の入力トランジスタ対の一方側の複数の入力トランジスタを有する第１入力回路と、
   上記複数の入力トランジスタ対の他方側の複数の入力トランジスタを有する第２入力回路と、
   上記接続ノードと、
   電源に接続される第１出力ノードと、
   電源に接続される第２出力ノードと、
   接続ノードと基準電位との間に接続された電流源素子と、を含み、
   上記第１入力回路は、
   上記一方側の複数の入力トランジスタの第１端子が共通に接続され、当該接続点が上記第１出力ノードに接続され、
   上記一方側の複数の入力トランジスタの第２端子が共通に接続され、当該接続点が上記接続ノードに接続され、
   上記一方側の複数の入力トランジスタの制御端子には複数の異なる入力差動電圧信号のうち正極、負極の信号が交互に供給され、
   上記第２入力回路は、
   上記他方側の複数の入力トランジスタの第１端子が共通に接続され、当該接続点が上記第２出力ノードに接続され、
   上記他方側の複数の入力トランジスタの第２端子が共通に接続され、当該接続点が上記接続ノードに接続され、
   上記他方側の複数の入力トランジスタの制御端子には上記第１入力回路に供給される複数の異なる入力差動電圧信号と対をなす負極、正極の信号が交互に供給される
   請求項１記載のラッチ回路。
3. 上記電流源素子を形成する第１スイッチと、
   上記第１出力ノードと電源との間に接続された第２スイッチと、
   上記第２出力ノードと電源との間に接続された第３スイッチと、を含み、
   上記第１スイッチと、上記第２スイッチおよび第３スイッチは、相補的にオンオフされる
   請求項２記載のラッチ回路。
4. 入力アナログ信号とそれぞれ異なる基準電圧とを比較して異なる差動電圧信号を出力する複数の基準電位比較演算器と、
   上記複数の基準電位比較演算器から出力される複数の異なる差動電圧信号のうち、所定の複数の異なる差動電圧を受けて、差電流に変換して出力する複数のラッチ回路と、を有し、
   上記各ラッチ回路は、
   上記複数の異なる入力差動電圧信号を出力する差電流に変換して出力する複数の入力トランジスタ対を有し、
   各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第１端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む
   Ａ／Ｄ変換器。
5. 上記ラッチ回路は、
   上記複数の入力トランジスタ対の一方側の複数の入力トランジスタを有する第１入力回路と、
   上記複数の入力トランジスタ対の他方側の複数の入力トランジスタを有する第２入力回路と、
   上記接続ノードと、
   電源に接続される第１出力ノードと、
   電源に接続される第２出力ノードと、
   接続ノードと基準電位との間に接続された電流源素子と、を含み、
   上記第１入力回路は、
   上記一方側の複数の入力トランジスタの第１端子が共通に接続され、当該接続点が上記第１出力ノードに接続され、
   上記一方側の複数の入力トランジスタの第２端子が共通に接続され、当該接続点が上記接続ノードに接続され、
   上記一方側の複数の入力トランジスタの制御端子には複数の異なる入力差動電圧信号のうち正極、負極の信号が交互に供給され、
   上記第２入力回路は、
   上記他方側の複数の入力トランジスタの第１端子が共通に接続され、当該接続点が上記第２出力ノードに接続され、
   上記他方側の複数の入力トランジスタの第２端子が共通に接続され、当該接続点が上記接続ノードに接続され、
   上記他方側の複数の入力トランジスタの制御端子には上記第１入力回路に供給される複数の異なる入力差動電圧信号と対をなす負極、正極の信号が交互に供給される
   請求項４記載のＡ／Ｄ変換器。
6. 上記ラッチ回路は、
   上記電流源素子を形成する第１スイッチと、
   上記第１出力ノードと電源との間に接続された第２スイッチと、
   上記第２出力ノードと電源との間に接続された第３スイッチと、を含み、
   上記第１スイッチと、上記第２スイッチおよび第３スイッチは、相補的にオンオフされる
   請求項５記載のＡ／Ｄ変換器。
7. 上記各ラッチ回路の後段に信号振幅をロジックレベルに変換する第２ラッチ回路が配置されている
   請求項４から６のいずれか一に記載のＡ／Ｄ変換器。

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