JP2009521842A - 静止画またはビデオ撮影用画像センサ - Google Patents

Abstract

画像センサは、複数の垂直ＣＣＤと、偶数番目の垂直ＣＣＤから電荷パケットを受け取る第１のＨＣＣＤと、奇数番目の垂直ＣＣＤから電荷パケットを受け取る第２のＨＣＣＤとを有し、前記第１のＨＣＣＤからの４つの電荷パケットを加算し、前記第１のＨＣＣＤにおいて加算された前記４つの電荷パケットの第１の電荷パケットより１つまたは２つの電荷パケット分だけ空間的に後で前記第２のＨＣＣＤにおける加算プロセスが始まるように、前記第２のＨＣＣＤにおいて４つの電荷パケットを加算する。

Description

本発明は画像センサの分野に関し、具体的には、画像センサの配列全体をサンプリングしてすべての画素値を所定の方法で加算することによる、少なくとも毎秒３０フレームを撮れる画像センサに関する。

図１を参照するに、インターラインＣＣＤ（interline charge coupled device）画像センサ１０はフォトダイオード２０の配列よりなる。フォトダイオードはカラーフィルタに覆われ、光の波長の狭い帯域でしかフォトダイオードに電荷が発生しないようになっている。図２を参照するに、一般的に画像センサは、図２に示したように、２×２の副配列（sub array）としてフォトダイオード上に構成された３種類以上の異なるカラーフィルタのパターンを有する。一般的な説明として、２×２の配列が４色Ａ、Ｂ、Ｃ及びＤを有すると仮定する。デジタルカメラで使用される最も一般的なカラーフィルタのパターンはバイエルパターンであり、バイエルパターンの場合、Ａは赤、ＢとＣは緑、Ｄは青である。

図１に戻り、光生成（photo-generated）電荷の画像読み出しは、フォトダイオードの電荷の一部または全部の垂直ＣＣＤ（ＶＣＣＤ）３０への転送により始まる。プログレッシブスキャンＣＣＤの場合、すべてのフォトダイオードは電荷を同時にＶＣＣＤ３０に転送する。２フィールドインターレースＣＣＤの場合には、最初、第１のフィールド画像読み出しとして、偶数番目の行のフォトダイオードが電荷をＶＣＣＤ３０に転送し、次に、第２のフィールド画像読み出しとして、奇数番目の行のフォトダイオードが電荷をＶＣＣＤ３０に転送する。インターレースＣＣＤは２フィールド読み出しに限らない。４以上のインターレースフィールドもよく使われている。

ＶＣＣＤ３０内の電荷の読み出しは、水平ＣＣＤ（ＨＣＣＤ）４０に、一度に一行ずつ並行してすべての列（columns）を転送することにより行われる。次に、ＨＣＣＤ４０は電荷を出力アンプ５０に順次転送する。

図１は２４画素のみの配列を示している。多くの静止画撮影用デジタルカメラは数百万画素を有する画像センサを使用している。１，０００万画素の画像センサは、４０ＭＨｚのデータレートで読み出しを行うのに少なくとも１／３秒を要する。これでは、同じカメラをビデオ録画用に使用することはできない。ビデオレコーダは画像の読み出しを１／３０秒で行う必要がある。本発明が解決する問題は、１００万画素以上の画像センサを、高画質デジタルカメラと毎秒３０フレームのビデオカメラの両方で以下に使用するかということである。

先行技術は、低い解像度でビデオ画像を撮ることによりこの問題を解決している。例えば、特許文献１に記載されているように、米国特許３２００×２４００画素の画像センサを５画素おきに読み出す。この方法は、サブサンプリングと呼ばれることが多いが、間引きモードやスキップモードとも呼ばれることがある。画像を１／５にサブサンプリングすることにより、フォトダイオードの４％しか使用されないという不利益が生じる。サブサンプリングされた画像では、感度の低下やエイリアスアーティファクト（alias artifacts）が生じる。画像センサ上に結像された細い線がサンプリングされない画素上にしかないとき、その線はビデオ画像では再生されない。特許文献２、３には別のサブサンプリング方式が記載されている。

先行技術では、特許文献４または特許文献５を含め、このサブサンプリングの問題を画素を加算することにより解決しようとしている。しかし、この先行技術でも一部の画素はサンプリングされずに残ってしまう。

特許文献６は、サブサンプリングせずに画素を加算することにより、フレームレートを高くしている。しかし、２フィールドのインターレース読み出しを必要とする。プログレッシブスキャンで読み出したビデオ画像を取得することが望ましい。インターレースビデオが２つのフィールドを取得する時点は異なる。画像中の動いている物体は、各インターレースフィールドを取得したとき、違った場所に現れる。

先行技術の別の問題点は、垂直方向の画像解像度のみが低下することである。水平方向では、ＨＣＣＤはすべての画素を読み出さねばならない。画像センサが非常に大きい（８００万画素以上）場合、垂直方向においてサブサンプリングその他の方法により画像の解像度を低下させるだけでは、フレームレートを毎秒３０フレームに上げることはできない。

特許文献７は画像読み出しをさらに速くするために、垂直及び水平方向の画像解像度を低下させている。しかし、この先行技術はストライプ状カラーフィルタパターン（３×１カラーフィルタ配列）を必要とするが、このストライプ状カラーフィルタパターンは、バイエルすなわち２×２カラーフィルタ配列パターンよりも性能が劣っていると一般的に考えられている。

特許文献８は、２ｎ＋１画素の四角形中の画素グループを加算することによりサブサンプリングの問題を解決している。これは、奇数個の画素の画素副配列を加算する手段を提供するだけである。また、特許文献８は、複数の水平ＣＣＤを使用して最大解像度（full resolution）での画像読み出しをより速くすることは開示していない。本発明は、複数の水平ＣＣＤで偶数番目の画素グループを加算する手段を開示する。

特許文献９は、複数の水平ＣＣＤで画素副配列を加算する手段を提供している。しかし、その水平ＣＣＤアーキテクチャでは、１つの水平ＣＣＤ中の電荷パケットを第２の水平ＣＣＤとは独立にシフトして、加算された画素パターンがバイエルカラーフィルタパターンと厳密に一致するように画素を正しく加算する手段を提供しない。この欠点は、すべての水平ＣＣＤレジスタに共通な２つだけの水平ＣＣＤ制御ゲートを使用することに起因している。特許文献１０は、画素副配列を加算するときに、水平ＣＣＤクロックサイクルの総数を１／２に低減する手段も提供していない。そのため、本発明と比較してフレームレートは１／２に低下する。
米国特許第６，３４２，９２１号 米国特許５，６６８，５９７号 米国特許５，８２８，４０６号 米国特許第６，６６１，４５１号 米国特許出願公開第２００２／０１３５６８９Ａ１号公報 米国特許出願公開第２００１／００１０５５４Ａ１号公報 米国特許出願公開第２００３／００６７５５０Ａ１号公報 米国特許出願公開第２００４／０１５０７３３Ａ１号公報 米国特許出願公開第２００５／０２５９１７１Ａ１号公報 米国特許出願公開第２００５／０２５９１７１Ａ１号公報

先行技術の欠点を考慮して、２×２カラーフィルタパターンを有する１００万画素画像センサから毎秒３０フレームを生成することができ、画素配列を１００％サンプリングし、ビデオ画像をプログレッシブスキャン（非インターレース）で読み出し、バイエルカラーフィルタパターンに厳密に一致する新しい加算画素配列を生成し、標準のバイエルカラーフィルタパターン補間とビデオ圧縮ハードウェアを使用できる発明が望ましい。

本発明は上記の問題の少なくとも一部を解消することを目的とする。概略的には、本発明の一態様による画像センサは、
（ａ）複数の垂直電荷結合素子と、
（ｂ）偶数番目の垂直電荷結合素子から電荷パケットを受け取る第１の水平電荷結合素子と、
（ｃ）奇数番目の垂直電荷結合素子から電荷パケットを受け取る第２の水平電荷結合素子とを有し、
前記第１の水平電荷結合素子からの４つの電荷パケットを加算し、前記第１の水平電荷結合素子において加算された前記４つの電荷パケットのうちの第１の電荷パケットより１つまたは２つの電荷パケット分だけ空間的に後で前記第２の水平電荷結合素子における加算プロセスが始まるように、前記第２の水平電荷結合素子において４つの電荷パケットを加算する。

本発明の上記その他の目的は、以下の説明と図面を参照すればより明らかになるであろう。図面においては、複数の図で共通な同一要素には出来る限り同一の参照数字を使用した。

本発明の上記その他の態様、目的、特徴、有利性は、添付した図面を参照して、好ましい実施形態の詳細な説明と特許請求の範囲を読めばより明らかに理解できるであろう。

本発明は、画素配列全体をサンプリングしつつビデオのための毎秒３０フレームを生成する有利性を有する。

発明の詳細な説明

図３Ａと図３Ｂを参照するに、本発明の画像センサ１００を示している。図を明りょうにするため、画像センサ１００の画素配列の一部のみを示した。画素センサ１００は、フォトダイオード１２０の配列よりなり、フォトダイオード１２０の列（columns）の間にはＶＣＣＤ１３０がある。フォトダイオード配列の全体にわたり２×２配列の繰り返しのカラーフィルタがある。４種類のカラーフィルタＡ、Ｂ、Ｃ及びＤは相異なる３つまたは４つの色である。この色は一般的にはＡが赤、ＢとＣが緑、Ｄが青であるが、これに限らない。他によく使われる色としては、シアン、マゼンタ、黄色または白のフィルタがある。

手短に図４を参照するに、１つの画素を示した。ＶＣＣＤ１３０はインターレースされた４相型であり、１つのフォトダイオード１２０につき２つの制御ゲート電極１３２、１３４がある。

図３Ａに戻り、フォトダイオード１２０に格納された画像の最高解像度（full resolution）読み出しは、インターレースされた画像センサ１００の場合次のように行われる。最初に、ライン１と示したすべてのラインよりなるフィールド１の電荷が、フォトダイオード１２０から隣接するＶＣＣＤ１３０に転送される。ＶＣＣＤ１３０は色ＡとＣを含むラインからの電荷のみを受け取る。本技術分野で周知なように、電荷は、ＶＣＣＤ１３０に入ると、シリアルＨＣＣＤ（図示せず）に向けて並行して転送され、次に、出力アンプ（図示せず）に転送される。次に、図３Ｂにおいて、色ＡとＣからのすべての信号がＶＣＣＤ１３０に転送された後、残りのライン２のフォトダイオード１２０中の電荷がＶＣＣＤ１３０に転送される。これは色ＢとＤのみを含むフィールド２である。画像は２つのフィールドで読み出されるので、外部のシャッタを使用して光をブロックし、第１のフィールドが読み出されている間に第２のフィールドに信号が蓄積することを防止する。画像センサが３つ以上のインターレースされたフィールドに分割されていても、同様の読み出しシーケンスが行われる。

センサがデジタルカメラにインストールされ、ビデオモードで使用されるとき、外部シャッタはオープンにして画像センサ１００を連続的に動作させる。ほとんどのアプリケーションでは、ビデオは少なくとも毎秒１０フレームのフレームレートであり、最も好ましいフレームレートは毎秒３０フレームである。現在、一般的に画像センサは、５０ＭＨｚ未満のデータレート及び１つまたは２つの出力アンプで毎秒３０フレームでの最高解像度画像の読み出しが不可能であるくらい解像度が高い。本発明のソリューションは、画像センサ内の画素を加算して、ビデオレートの画像取得ができる解像度まで画素数を下げる。

本発明の好ましい実施形態では、ＣＣＤシフトレジスタ内の４×４の画素副配列を加算して、１つの色の１６画素の和を表す電荷パケットを形成する。図５は、画像センサ画素配列１００の一部を示す図である。加算されるフォトダイオード１２０だけを色Ａ、Ｂ、ＣまたはＤで示した。この加算構成は画像センサ全体の画素配列にわたり繰り返され、画像センサ中のすべての画素を含む。

加算プロセスの第１のステップを図６に示す。１つの色の電荷の４つのラインが加算される。図６は、繰り返される画像センサ１００の８つのラインを示す。第１のフォトダイオード１２０の電荷は、ライン２と７上のＶＣＣＤ１３０に転送される。これは違う色の電荷パケットを混じらせずに行われる。次に、２つのラインはそれぞれライン８と５と揃うまで（align）シフトダウンされる。次のフォトダイオード１２０の電荷がライン８と５から転送され、ライン２と７から来た同じ色の電荷と加算される。次に、加算された電荷パケットはもう２ライン分シフトダウンされ、それぞれライン６と３と揃い、電荷パケットがライン６と３からＶＣＣＤ１３０に加算される。次に、加算された電荷パケットはもう２ライン分シフトダウンされ、それぞれライン４と１と揃い、電荷パケットがライン４と１からＶＣＣＤ１３０に加算される。ここで、ＶＣＣＤ１３０は、列１３１あたり、図７に示したように、フォトダイオード１２０の電荷の４つのラインの和よりなる、２色の電荷パケットを含む。

図８は、ＶＣＣＤ１３０ゲートＶ１乃至Ｖ１６を有する、異なる形体の画像センサ画素配列１００を示す図である。１ラインあたり２つのゲートがあり、画素配列のうちの４つの列のみを示した。電荷の４ラインの加算を行う制御電圧と時間の関係を図９に示した。

加算プロセスは４つ以上のラインに容易に拡張することができる。図６に示した加算した電荷のラインをもう２行下に転送する；別の電荷のラインがもう２回加算され、合計は６ライン分の電荷となる。これは任意の偶数ライン２ｎ＋２（ｎ＝１、２、３、４、・・・）に拡張することができる。加算プロセスの開始点は、違う色の和の中心が離れるように、各列（column）の２つの色の間でオフセットされる。

ここまでは、本発明は、電荷パケットの４つのラインをいかに加算してフレームレートを４倍またはそれ以上に上げるかを開示した。１０メガ画素またはそれ以上の画素配列は、１秒当たり３０フレームを実現するために、フレームレートを少なくとも８倍上げる必要がある。画像読み出しを速くするソリューションは、ＨＣＣＤにおいても電荷パケットを加算して、最大解像度モードで動作したときの半分のクロックサイクル数で、水平電荷加算モードにおいて電荷パケットをクロックアウト（clock out）できるＨＣＣＤを使用する。

図１０を参照するに、周知の先行技術によるＨＣＣＤを示した。このＨＣＣＤは１列あたり４つの制御ゲートを利用する擬似２相ＣＣＤである。２つのゲートの各ペアＨ１、Ｈ２、Ｈ３は結線されており、２つのゲートの一方の下にはチャネルポテンシャルインプラントアジャストメント（channel potential implant adjustment）３８０がある。チャネルポテンシャルインプラントアジャストメント３８０はＨＣＣＤ中の電荷転送の方向を制御する。電荷はＶＣＣＤから一度に１ラインずつ転送され、ＨＣＣＤのＨ２ゲートの下に来る。図１０は、図１に示した色ＡとＣを含むラインからの電荷パケットを示している。この電荷パケットは、図１１のクロック信号を印加することにより、時間ステップＴ０、Ｔ１及びＴ２で、ＨＣＣＤ中を１行（row）ずつ順次進んでいく。

米国特許第６，４６２，７７９号には、ＨＣＣＤ中の２つの画素を加算して、ＨＣＣＤクロックサイクルの総数を半分に減らす方法が記載されている。これを図１２に示したこの方法はすべての画素が１色であるリニア画像センサ用に設計されている。図２の２×２カラーパターンを利用する２次元配列では、各ラインは２色以上である。このため、図１２では、色ＡとＣを含むラインをＨＣＣＤに転送し、図１３のタイミングのクロックを供給すると、色ＡとＣが加算される。そうすると、色情報と画像が崩れる。

図１４に示した本発明は、ＨＣＣＤにおいて画素を加算するとき、色がまざるのを回避する方法を提供する。本発明は、４つの色Ａ、Ｂ、Ｃ及びＤの２×２カラーフィルタパターンにより覆われたフォトダイオード４３０の配列よりなる。フォトダイオード４３０からの電荷パケットは、上記の通り、４ライン加算により、ＶＣＣＤ４２０中で垂直に転送され加算される。４ライン加算の結果を図１４に示した。第１のＨＣＣＤ４００と第２のＨＣＣＤ４１０が画素配列の下にある。第１のＨＣＣＤ４００から第２のＨＣＣＤ４１０に電荷パケットを転送するために、１列おきに転送チャネル４６０がある。各ＨＣＣＤの終わりに、後段での処理のために電荷パケットを電圧に変換する出力アンプ４４０と４５０がある。

図１５ａ乃至図１５ｄは、ＨＣＣＤにより１ラインを読み出す電荷転送シーケンスを示している。最初に、図１５ａにおいて、色ＡとＣを含む１ラインが第１のＨＣＣＤ４００に転送され、図１５ｂに示したようになる。電荷パケットは、色に対応する文字と、その電荷パケットが由来する列に対応する添字とにより示されている（label）。図１５ｃにおいて、偶数番の列からの電荷パケットのみが転送ゲート４６０を通って第２のＨＣＣＤ４１０に送られる。図１５ｄにおいて、第２のＨＣＣＤ４１０中の電荷パケットを１列だけ進め、第１のＨＣＣＤ４００中の電荷パケットと揃える。各ＨＣＣＤを読み出すのに必要なクロックサイクル数は、ＨＣＣＤ中の列数の半分である。第２のＨＣＣＤ４１０を追加することにより、読み出し時間が半分に減少する。最も重要なことは、各ＨＣＣＤが１種類の色しか含まないことである。

２つの電荷パケットは、図１６ａ乃至図１６ｄに示したように、各ＨＣＣＤ４００と４１０で水平に加算される。この加算は違う色の電荷パケットを混じらせずに行われる。特に興味深いのは、図１６ｂと図１６ｃであり、ＨＣＣＤ４１０中の電荷がＨＣＣＤ４００中の電荷より２列先に進んでいる。これにより、列１と列３の和が列４と列６の和と揃う（align）。ここで、これらの電荷パケットが、出力アンプの浮遊拡散の次の電荷パケット（のセット）と加算されると、ＨＣＣＤ４００からの４列の和１＋３＋５＋７と、ＨＣＣＤ４１０からの４列の和４＋６＋８＋１０となる。この加算プロセスにより、図１７に示したように加算画素の中心のスペーシング（spacing）がよくなる。図１８は、図１６ｂと図１６ｃに示したＨＣＣＤの列シフトが余分に行われなければ、加算画素の中心が正しく分離されないことを示している。

２つの画素の加算により、各ＨＣＣＤ４００と４１０から読み出す電荷パケットの数は１／２に減少する。このＨＣＣＤのデザインにより、全体的な速さは４倍になる。上記の４ライン加算と組み合わせると、ビデオモードの場合にフレームレートが８倍から１６倍に高くなる。これにより、数百万画素の画像センサ中のすべての画素を毎秒３０フレームのフレームレートでサンプリングすることが十分にできる。

図１９はＨＣＣＤの構造を詳細に示した図である。第１のＨＣＣＤ４００と第２のＨＣＣＤ４１０が、ｐ型ウェルまたは基板５４０中のｎ型埋設チャネルＣＣＤ５２０の上に形成されている。図１９の上部には、第１のＨＣＣＤ４００の横から見た断面Ｋ−Ｍを示した。７つのワイヤがあり、制御電圧をＨＣＣＤゲートＨ１乃至Ｈ４に供給している。別のワイヤＴＧは２つのＨＣＣＤ４００と４１０の間の転送ゲートを制御する。ゲート電極は一般的には少なくとも２つのレベルのポリシリコン材料であるが、これには限定されない。使用する製造プロセスの制限によりポリシリコンの第１または第２のレベルが使用できなければ、転送ゲートには第３のレベルのポリシリコンを使用してもよい。転送ゲート領域の埋設チャネルにインプラント（implants）を注意深く使用し、ゲート電圧を少し変更すれば、転送ゲートはまったく省略することができる。転送ゲートの構造そのものは、本発明の機能にとっては重要ではない。

第１のＨＣＣＤから第２のＨＣＣＤへの電荷の転送のために、図１９のＨＣＣＤに印加されるクロック電圧を図２０に示した。図２０の時間Ｔ１において、ゲートＨ１、Ｈ３、Ｈ４はロー（low）であり、ＶＣＣＤ４００から電荷を受け取る。ゲートＨ２とＴＧはハイ（high）であり、第１のＨＣＣＤ４００から転送ゲートＴＧを介して第２のＨＣＣＤ４１０に電荷が流れる。転送ゲートＴＧと揃っていない（aligned）列からの電荷はゲートＨ３とＨ４に残る。時間Ｔ３において、ゲートＨ３とＨ４にはゲートＨ１とＨ２とは反対のクロックが供給され、電荷を両方のＨＣＣＤを通って、各ＨＣＣＤの終わりにある出力アンプに向けて順次進める。

以下に、静止画撮影用の最大解像度モード（full resolution mode）でのＨＣＣＤの読み出しを説明する。図２１は、第１のＨＣＣＤ４００の電荷転送シーケンスを示し、図２２は、第２のＨＣＣＤ４１０の電荷転送シーケンスを示す。電荷パケットの色に対応する文字Ａ、Ｂ、ＣまたはＤにより電荷パケットを識別する。電荷パケットラベルの添字はその電荷パケットの列番号に対応する。各時間ステップのクロック電圧を図２３に示した。各ＨＣＣＤは２つの電圧ＨとＬの間で擬似２相ＣＣＤとしてクロックを供給される。転送ゲートＴＧはオフ状態（Ｌ）にされ、２つのＨＣＣＤ間の電荷の混じり（mixing）を防止する。

ビデオモードでは、第１のＨＣＣＤ４００の場合は図２４に示したように、または第２のＨＣＣＤ４１０の場合は図２５に示したように２つの電荷パケットが加算される。第１のＨＣＣＤは色Ａの画素からの電荷パケットのみを含み、第２のＨＣＣＤは色Ｃの画素からの電荷パケットのみを含む点に留意せよ。図２６はゲート電圧クロック供給シーケンスを示している。ゲートＨ１とＨ２はＨとＬのほぼ中間の電圧で一定になっている。ビデオモードでは電圧ＨとＬは、最大解像度の静止画撮影の場合に使用する電圧を同じでなくてもよい。ゲートＨ３とＨ４のみが相補的にクロック供給される。図２５から分かるように、１つのクロックサイクルで電荷パケットがＨＣＣＤ中の４つの列だけ進む。これにより、ビデオモードにおける速さが４倍になる。このクロック供給方式により２つの電荷パケットが加算される。別の２つの電荷パケットを加算して４列の合計とすることが望ましい。これは、図２７に示した各ＨＣＣＤの出力アンプ５２１で行われる。１つおきのＨＣＣＤクロックサイクルで浮遊拡散５２３をリセットするリセットゲート５２２があり、ＨＣＣＤからの２つの電荷パケットを浮遊拡散５２３に転送する。

多数のフォトダイオード電荷が加算されるので、ＶＣＣＤまたはＨＣＣＤ中の電荷が多すぎてブルーミング（blooming）を生じる可能性がある。ＶＣＣＤとＨＣＣＤは簡単にあふれてしまう。よく知られているように、垂直オーバーフロードレイン型のフォトダイオードの電荷量は、画像センサ基板に印加される電圧により一定に保たれる。この電圧を調節して、ＶＣＣＤまたはＨＣＣＤがあふれることを防止するレベルにフォトダイオードの電荷キャパシティを下げる。これは、画素を加算することなくても通常使用されている手順とまったく同じである。

図２８は、上記の通り、ビデオと高解像度静止画撮影が可能な本発明の画像センサ６００を含む電子カメラ６１０を示す図である。ビデオモードでは、すべての画素が１００パーセントサンプリングされる。

ＶＣＣＤ電荷キャパシティはＶＣＣＤゲートクロック電圧の振幅により制御される。本発明では、ＨＣＣＤ中の電荷を加算するので、ＶＣＣＤは、出力アンプで全信号を発生するために、全部の電荷パケットを含む必要はない。ＨＣＣＤが２つの電荷パケットを加算する場合、ＶＣＣＤクロック電圧の振幅を下げて、ＶＣＣＤ電荷キャパシティを１／２に下げることができる。ＶＣＣＤクロック電圧を下げる利点は、ビデオモードでの消費電力が低下することである。消費電力は電圧の２乗で変化する。よって、カメラは静止画撮影モードで動作しているとき、ＶＣＣＤクロック電圧を高くし、ビデオモードで動作しているとき、ＶＣＣＤクロック電圧を低くする。

本発明には他にも実施形態がある。図２６は、３つのＨＣＣＤクロック電圧が必要であることを示している。別の実施形態では、２つのＨＣＣＤクロック電圧のみを必要とするＨＣＣＤクロックを供給する。ＨＣＣＤのデザインとゲートレイアウトは図１９と同じである。電荷の流れと新しいクロック供給シーケンスを図２９から図３３に示した。このシーケンスのタイミング図を図３３に示した。図３３の時間Ｔ０は図２９に対応する。クロック供給シーケンスのこの時点において、１列の電荷がＶＣＣＤから２つのＨＣＣＤ４００及び４１０に転送される。各ＨＣＣＤごとに１色である。図３３の次の時間ステップＴ１は図３０に対応する。同じ色の隣接する２つの電荷パケットが各ＨＣＣＤで加算されている。画像センサのフレームレートを高くするため、２行の電荷をＶＣＣＤからデュアルＨＣＣＤに一致させる必要がある。このため、図３１に対応する図３３の次の時間ステップＴ２では、ＨＣＣＤ４１０において電荷パケットを２列シフトして、空の電荷パケットをＨＣＣＤ４００の電荷パケットの下に配置する。次に、ＨＣＣＤ４００の電荷パケットをＨＣＣＤ４００からＨＣＣＤ４１０の空の電荷パケットに転送ゲート４６０を通して転送する。図３１において、ＶＣＣＤから１ラインの電荷すべてがＨＣＣＤ４１０に入る。ＶＣＣＤの次の電荷の行をＨＣＣＤ４００内に完全に入れなければならない。図３２に対応する図３３の時間ステップＴ３において、隣接する列の相異なる２つの色をＨＣＣＤ４００で加算する。

相異なる２つの色を加算したが、フォイルカラー（foil color）画像を再構成することは可能である。例えば、カラーパターンはＡが緑、Ｂが赤、Ｃが青、Ｄが緑であるとする。これはバイエル（Bayer）カラーフィルタパターンである。ＨＣＣＤ４１０は青と緑を別々に含んでいる。ＨＣＣＤ４００は赤と緑の和であり、黄色になる。最終的に必要な赤・緑・青の画像のうち赤の成分だけが欠けている。画像処理で「黄色−緑」を計算すると赤の成分を回復できる。

Ａが緑、Ｂが青、Ｃが赤、Ｄが緑であるバイエルパターンでは、ＨＣＣＤ４１０には赤と緑が別々に含まれる結果となる。ＨＣＣＤ４００には青＋緑の和が含まれ、これはシアンである。最終的に必要な赤・緑・青の画像のうち青の成分だけが欠けている。画像処理で「シアン−緑」を計算すると青の成分を回復できる。

本発明の第２の実施形態をＶＣＣＤにおける加算パターン演算と組み合わせてもよい。第２の実施形態と使用するＶＣＣＤ加算演算では、偶数または奇数番目の和に限らずに１つ以上の画素を加算してもよい。

先行技術の画像センサを示す図である。 画像センサ用の一般的なカラーフィルタを示す図である。 最高解像度読み出しの場合の本発明の画像センサにおける電荷の流れを示す図である。 最高解像度読み出しの場合の本発明の画像センサにおける電荷の流れを示す図である。 ＶＣＣＤを含む画素の詳細を示す図である。 加算される４色の４×４画素副配列を示す図である。 電荷の４つの行を加算するプロセスを示す図である。 図６において、４つの行を加算するプロセスが完了した後の状態を示す図である。 ８ライン反復ＶＣＣＤゲート構造の詳細を示す図である。 ４行加算プロセスの場合の１６ＶＣＣＤゲートのタイミング図である。 擬似２相ＨＣＣＤの先行技術を示す図である。 図１０に示した先行技術によるタイミング図である。 先行技術の２倍速ＨＣＣＤを示す図である。 図１２に示した先行技術によるタイミング図である。 デュアル出力ＨＣＣＤを示す図である。 最高解像度画像を読み出す場合の電荷の流れを示す図である。 最高解像度画像を読み出す場合の電荷の流れを示す図である。 最高解像度画像を読み出す場合の電荷の流れを示す図である。 最高解像度画像を読み出す場合の電荷の流れを示す図である。 デュアル出力２倍速ＨＣＣＤの場合に同じ色の２つの電荷パケットを加算する場合の電荷の流れを示す図である。 デュアル出力２倍速ＨＣＣＤの場合に同じ色の２つの電荷パケットを加算する場合の電荷の流れを示す図である。 デュアル出力２倍速ＨＣＣＤの場合に同じ色の２つの電荷パケットを加算する場合の電荷の流れを示す図である。 デュアル出力２倍速ＨＣＣＤの場合に同じ色の２つの電荷パケットを加算する場合の電荷の流れを示す図である。 同じ色の列の好ましい加算を示す図である。 同じ色の列の不利な加算を示す図である。 デュアル出力２倍速ＨＣＣＤゲート電極の詳細を示す図である。 図１６ａ−１６ｄの場合のタイミング図である。 図１９に示したＨＣＣＤ４００の断面ＫＭを示す図である。 図１９に示したＨＣＣＤ４１０の断面ＲＳを示す図である。 図２１と図２２の場合のタイミング図である。 ２倍速モードで動作する図１９に示したＨＣＣＤ４００の断面ＫＭを示す図である。 ２倍速モードで動作する図１９に示したＨＣＣＤ４１０の断面ＲＳを示す図である。 図２４と図２５の場合のタイミング図である。 各ＨＣＣＤの浮遊拡散出力における電荷パケットの加算を示す図である。 本発明の画像センサを利用したカメラを示す図である。 図３２の時間ステップＴ０における電荷パケットの位置を示す図である。 図３２の時間ステップＴ１における電荷パケットの位置を示す図である。 図３２の時間ステップＴ２における電荷パケットの位置を示す図である。 図３２の時間ステップＴ３における電荷パケットの位置を示す図である。 本発明の第２の実施形態の場合のタイミング図である。

符号の説明

１０ 画像センサ（ＣＣＤ）
２０ フォトダイオード
３０ 垂直ＣＣＤ（ＶＣＣＤ）
４０ 水平ＣＣＤ（ＨＣＣＤ）
５０ 出力アンプ
１００ 画像センサ
１２０ フォトダイオード
１３０ 垂直ＣＣＤ（ＶＣＣＤ）
１３１ １列につき２色
１３２ 制御ゲート電極
１３４ 制御ゲート電極
３８０ チャネルポテンシャルインプラントアジャストメント
４００ 第１のＨＣＣＤ
４１０ 第２のＨＣＣＤ
４２０ 垂直ＣＣＤ（ＶＣＣＤ）
４３０ フォトダイオード
４４０ 出力アンプ
４５０ 出力アンプ
４６０ 転送チャネル／ゲート
５２０ ｎ型埋設チャネルＣＣＤ
５２１ 出力アンプ
５２２ リセットゲート
５２３ 浮遊拡散
５４０ ｐ型ウェルまたは基板
６００ 画像センサ
６１０ 電子カメラ

Claims (12)

1. （ａ）複数の垂直電荷結合素子と、
   （ｂ）偶数番目の垂直電荷結合素子から電荷パケットを受け取る第１の水平電荷結合素子と、
   （ｃ）奇数番目の垂直電荷結合素子から電荷パケットを受け取る第２の水平電荷結合素子とを有し、
   前記第１の水平電荷結合素子からの４つの電荷パケットを加算し、前記第１の水平電荷結合素子において加算された前記４つの電荷パケットのうちの第１の電荷パケットより１つまたは２つの電荷パケット分だけ空間的に後で前記第２の水平電荷結合素子における加算プロセスが始まるように、前記第２の水平電荷結合素子において４つの電荷パケットを加算する画像センサ。
2. 加算せずに、前記第１と第２の水平電荷結合素子からすべての電荷パケットを読み出す非加算モードをさらに有する、請求項１に記載の画像センサ。
3. 前記加算プロセスは、前記第１と第２の水平電荷結合素子の出力アンプセンスノードで行われる、請求項１に記載の画像センサ。
4. 前記加算プロセスは、前記第１と第２の水平電荷結合素子内で行われる、請求項１に記載の画像センサ。
5. （ａ）複数の垂直電荷結合素子と、
   （ｂ）偶数番目の垂直電荷結合素子から電荷パケットを受け取る第１の水平電荷結合素子と、
   （ｃ）奇数番目の垂直電荷結合素子から電荷パケットを受け取る第２の水平電荷結合素子とを有し、
   前記２つの水平電荷結合素子の間で電荷を加算せずに２つの電荷パケットが前記第１と第２の水平電荷結合素子内で加算されるように、電荷パケットの第１のラインを前記第１と第２の水平電荷結合素子に転送し、前記第１の水平電荷結合素子の加算された電荷パケットを前記第２の水平電荷結合素子に転送し、隣接する偶数番目と奇数番目の水平電荷結合素子からの電荷パケットが前記第１の水平電荷結合素子内で加算されるように、電荷パケットの第２のラインを前記垂直電荷結合素子から前記第１の水平電荷結合素子に転送する画像センサ。
6. 加算せずに、前記第１と第２の水平電荷結合素子からすべての電荷パケットを読み出す非加算モードをさらに有する、請求項５に記載の画像センサ。
7. （ａ）複数の垂直電荷結合素子と、
   （ｂ）偶数番目の垂直電荷結合素子から電荷パケットを受け取る第１の水平電荷結合素子と、
   （ｃ）奇数番目の垂直電荷結合素子から電荷パケットを受け取る第２の水平電荷結合素子とを有し、
   前記第１の水平電荷結合素子からの４つの電荷パケットを加算し、前記第１の水平電荷結合素子において加算された前記４つの電荷パケットのうちの第１の電荷パケットより１つまたは２つの電荷パケット分だけ空間的に後で前記第２の水平電荷結合素子における加算プロセスが始まるように、前記第２の水平電荷結合素子において４つの電荷パケットを加算する画像センサを有するカメラ。
8. 加算せずに、前記第１と第２の水平電荷結合素子からすべての電荷パケットを読み出す非加算モードをさらに有する、請求項７に記載のカメラ。
9. 前記加算プロセスは、前記第１と第２の水平電荷結合素子の出力アンプセンスノードで行われる、請求項７に記載のカメラ。
10. 前記加算プロセスは、前記第１と第２の水平電荷結合素子内で行われる、請求項７に記載のカメラ。
11. （ａ）複数の垂直電荷結合素子と、
    （ｂ）偶数番目の垂直電荷結合素子から電荷パケットを受け取る第１の水平電荷結合素子と、
    （ｃ）奇数番目の垂直電荷結合素子から電荷パケットを受け取る第２の水平電荷結合素子とを有し、
    前記２つの水平電荷結合素子の間で電荷を加算せずに２つの電荷パケットが前記第１と第２の水平電荷結合素子内で加算されるように、電荷パケットの第１のラインを前記第１と第２の水平電荷結合素子に転送し、前記第１の水平電荷結合素子の加算された電荷パケットを前記第２の水平電荷結合素子に転送し、隣接する偶数番目と奇数番目の水平電荷結合素子からの電荷パケットが前記第１の水平電荷結合素子内で加算されるように、電荷パケットの第２のラインを前記垂直電荷結合素子から前記第１の水平電荷結合素子に転送する画像センサを有するカメラ。
12. 加算せずに、前記第１と第２の水平電荷結合素子からすべての電荷パケットを読み出す非加算モードをさらに有する、請求項１１に記載の画像センサ。

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