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JP2010147428A - Variable resistance element and manufacturing method of the same - Google Patents

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JP2010147428A
JP2010147428A JP2008326244A JP2008326244A JP2010147428A JP 2010147428 A JP2010147428 A JP 2010147428A JP 2008326244 A JP2008326244 A JP 2008326244A JP 2008326244 A JP2008326244 A JP 2008326244A JP 2010147428 A JP2010147428 A JP 2010147428A
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Yasunari Hosoi
康成 細井
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Abstract

【課題】 所望の電気的特性を安定的に示す可変抵抗素子を提供し、またこのような可変抵抗素子の製造方法を提供する。
【解決手段】 可変抵抗素子1は、サイドウォール絶縁膜16と第1絶縁膜13の境界において、半導体基板11の基板面と直交する方向に第1バリア膜15(15a)が成膜されている。また、サイドウォール絶縁膜16の底面にも第1バリア膜15(15b)が成膜されている。これらのバリア膜は、水素等の還元種、酸素等の酸化種、またはこれら双方の拡散を防止する拡散防止性を備えた材料で構成されている。なお、開口部30の底面に第1電極17aが形成され、絶縁膜13の上面及びサイドウォール絶縁膜16の絶縁膜13側の一部上面に第2電極17bが形成され、これら両電極の上面にまたがるように可変抵抗体18が形成されている。
【選択図】 図1
PROBLEM TO BE SOLVED: To provide a variable resistance element that stably exhibits desired electrical characteristics, and to provide a method for manufacturing such a variable resistance element.
In a variable resistance element, a first barrier film (15a) is formed in a direction perpendicular to the substrate surface of a semiconductor substrate at the boundary between a sidewall insulating film and a first insulating film. . A first barrier film 15 (15b) is also formed on the bottom surface of the sidewall insulating film 16. These barrier films are made of a material having a diffusion preventing property for preventing diffusion of reducing species such as hydrogen, oxidizing species such as oxygen, or both. The first electrode 17a is formed on the bottom surface of the opening 30, and the second electrode 17b is formed on the upper surface of the insulating film 13 and a partial upper surface of the sidewall insulating film 16 on the insulating film 13 side. A variable resistor 18 is formed so as to straddle.
[Selection] Figure 1

Description

本発明は、一方の電極と他方の電極と可変抵抗体とを備え、前記可変抵抗体が前記一方の電極と前記他方の電極とに挟持された領域に存し、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子の製造方法に関する。   The present invention comprises one electrode, the other electrode, and a variable resistor, wherein the variable resistor exists in a region sandwiched between the one electrode and the other electrode, and a voltage pulse is applied between the two electrodes. The present invention relates to a method for manufacturing a variable resistance element that changes its electrical resistance when applied.

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(NVRAM:Nonvolatile Random Access Memory)として、FeRAM(Ferroelectric RAM)、MRAM(Magnetic RAM)、PRAM(Phase Change RAM)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、SRAM、DRAM、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。   In recent years, various devices such as FeRAM (Ferroelectric RAM), MRAM (Magnetic RAM), PRAM (Phase Change RAM), etc. as next-generation non-volatile random access memory (NVRAM) capable of high-speed operation instead of flash memory A structure has been proposed, and intense development competition has been conducted from the viewpoint of high performance, high reliability, low cost, and process consistency. However, each of these current memory devices has advantages and disadvantages, and it is still far from the ideal realization of a “universal memory” having the advantages of SRAM, DRAM, and flash memory.

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリRRAM(Resistive Random Access Memory)(登録商標)が提案されている。この構成を図6に示す。   In contrast to these existing technologies, a resistive non-volatile memory RRAM (Resistive Random Access Memory) (registered trademark) using a variable resistance element whose electric resistance reversibly changes by applying a voltage pulse has been proposed. This configuration is shown in FIG.

図6に示されるように、従来構成の可変抵抗素子は、下部電極103と可変抵抗体102と上部電極101とが順に積層された構造となっており、上部電極101及び下部電極103間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作(以下では「スイッチング動作」という)によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。   As shown in FIG. 6, the variable resistance element of the conventional configuration has a structure in which a lower electrode 103, a variable resistor 102, and an upper electrode 101 are sequentially stacked, and a voltage is applied between the upper electrode 101 and the lower electrode 103. By applying a pulse, the resistance value can be reversibly changed. A novel nonvolatile semiconductor memory device can be realized by reading a resistance value that changes by this reversible resistance change operation (hereinafter referred to as “switching operation”).

この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセルを行方向及び列方向にそれぞれマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、1つのメモリセルが1つの選択トランジスタTと1つの可変抵抗素子Rとから構成される(1T/1R型)メモリセルや、1つの可変抵抗素子Rのみから構成される(1R型)メモリセル等が存在する。このうち、1T/1R型メモリセルの構成例を図7に示す。   In this nonvolatile semiconductor memory device, a plurality of memory cells including variable resistance elements are arranged in a matrix in the row direction and the column direction to form a memory cell array, and data is written to each memory cell in the memory cell array. Peripheral circuits for controlling erase and read operations are arranged. As this memory cell, one memory cell is composed of one select transistor T and one variable resistance element R (1T / 1R type) or one variable because of the difference in the components. There is a (1R type) memory cell composed only of the resistance element R. Among these, FIG. 7 shows a configuration example of a 1T / 1R type memory cell.

図7は1T/1R型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタTのゲートはワード線(WL1〜WLn)に接続されており、各メモリセルの選択トランジスタTのソースはソース線(SL1〜SLn)に接続されている(nは自然数)。各メモリセル毎の可変抵抗素子Rの一方の電極は選択トランジスタTのドレインに接続されており、可変抵抗素子Rの他方の電極はビット線(BL1〜BLm)に接続されている(mは自然数)。各ワード線WL1〜WLnはそれぞれワード線デコーダ106に接続され、各ソース線SL1〜SLnはそれぞれソース線デコーダ107に接続され、各ビット線BL1〜BLmはそれぞれビット線デコーダ105に接続されている。そして、アドレス入力(図示せず)に応じてメモリセルアレイ104内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される。   FIG. 7 is an equivalent circuit diagram showing a configuration example of a memory cell array including 1T / 1R type memory cells. The gate of the selection transistor T of each memory cell is connected to the word lines (WL1 to WLn), and the source of the selection transistor T of each memory cell is connected to the source lines (SL1 to SLn) (n is a natural number). . One electrode of the variable resistance element R for each memory cell is connected to the drain of the selection transistor T, and the other electrode of the variable resistance element R is connected to the bit lines (BL1 to BLm) (m is a natural number). ). Each word line WL1 to WLn is connected to the word line decoder 106, each source line SL1 to SLn is connected to the source line decoder 107, and each bit line BL1 to BLm is connected to the bit line decoder 105. In response to an address input (not shown), specific bit lines, word lines, and source lines for writing, erasing and reading operations to specific memory cells in the memory cell array 104 are selected.

図8は、図7におけるメモリセルアレイ104を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタTと可変抵抗素子Rとでひとつのメモリセルを形成している。選択トランジスタTは、ゲート絶縁膜113、ゲート電極114、及びドレイン拡散領域115とソース拡散領域116から構成されており、素子分離領域112を形成した半導体基板111の上面に形成される。可変抵抗素子Rは、下部電極118と可変抵抗体119と上部電極120とから構成されている。   FIG. 8 is a schematic cross-sectional view of one memory cell constituting the memory cell array 104 in FIG. In this configuration, the select transistor T and the variable resistance element R form one memory cell. The selection transistor T includes a gate insulating film 113, a gate electrode 114, a drain diffusion region 115, and a source diffusion region 116, and is formed on the upper surface of the semiconductor substrate 111 on which the element isolation region 112 is formed. The variable resistance element R includes a lower electrode 118, a variable resistor 119, and an upper electrode 120.

トランジスタTのゲート電極114がワード線を構成しており、ソース線配線124はコンタクトプラグ122を介してトランジスタTのソース拡散領域116と電気的に接続している。又、ビット線配線123はコンタクトプラグ121を介して可変抵抗素子Rの上部電極120と電気的に接続している一方で、可変抵抗素子Rの下部電極118はコンタクトプラグ117を介してトランジスタTのドレイン拡散領域115と電気的に接続している。   The gate electrode 114 of the transistor T forms a word line, and the source line wiring 124 is electrically connected to the source diffusion region 116 of the transistor T through the contact plug 122. The bit line wiring 123 is electrically connected to the upper electrode 120 of the variable resistance element R through the contact plug 121, while the lower electrode 118 of the variable resistance element R is connected to the transistor T through the contact plug 117. The drain diffusion region 115 is electrically connected.

このように選択トランジスタTと可変抵抗素子Rとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Rのみに選択的に書き込み、或いは消去することができる。   As described above, the selection transistor T and the variable resistance element R are arranged in series, so that the transistor of the memory cell selected by the change in the potential of the word line is turned on, and the memory selected by the change in the potential of the bit line. Only the variable resistance element R of the cell can be selectively written or erased.

図9は、1R型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Rのみから構成されており、可変抵抗素子Rの一方の電極はワード線(WL1〜WLn)に、他方の電極はビット線(BL1〜BLm)に接続されている。各ワード線WL1〜WLnはそれぞれワード線デコーダ133に接続され、各ビット線BL1〜BLmはそれぞれビット線デコーダ132に接続されている。そして、アドレス入力(図示せず)に応じてメモリセルアレイ131内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。   FIG. 9 is an equivalent circuit diagram illustrating a configuration example of a 1R type memory cell. Each memory cell includes only the variable resistance element R, and one electrode of the variable resistance element R is connected to the word lines (WL1 to WLn) and the other electrode is connected to the bit lines (BL1 to BLm). Each word line WL1 to WLn is connected to a word line decoder 133, and each bit line BL1 to BLm is connected to a bit line decoder 132. A specific bit line and word line for writing, erasing and reading operations to specific memory cells in the memory cell array 131 are selected in accordance with an address input (not shown).

図10は図9におけるメモリセルアレイ131を構成するメモリセルの一例を示す斜視構造模式図である。図10に示されるように、上部電極配線143と下部電極配線141とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。また、各電極の交点(通常、「クロスポイント」と称される)に可変抵抗体142を配した構造となっている。図10の例では便宜上、上部電極143と可変抵抗体142を同じ形状に加工しているが、可変抵抗体142のスイッチング動作に対して電気的に寄与する部分は上部電極143と下部電極141の交差するクロスポイントの領域になる。   FIG. 10 is a schematic perspective view showing an example of a memory cell constituting the memory cell array 131 in FIG. As shown in FIG. 10, the upper electrode wiring 143 and the lower electrode wiring 141 are arranged so as to cross each other, one of which forms a bit line and the other forms a word line. In addition, the variable resistor 142 is arranged at the intersection (usually referred to as “cross point”) of each electrode. In the example of FIG. 10, for convenience, the upper electrode 143 and the variable resistor 142 are processed into the same shape. It becomes the area of crossing points.

ここで、上記図8中の可変抵抗体119或いは図10中の可変抵抗体142に利用される可変抵抗体材料としては、米国ヒューストン大のShangquing LiuやAlex Ignatiev等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献1及び非特許文献1に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。なお、特許文献1に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Pr1−xCaMnO(PCMO)膜が用いられている。 Here, as the variable resistor material used for the variable resistor 119 in FIG. 8 or the variable resistor 142 in FIG. 10, the super giant magnetoresistive effect is obtained by Shangquing Liu, Alex Ignatiev, etc. of the University of Houston, USA. A method of reversibly changing the electrical resistance by applying a voltage pulse to a known perovskite material is disclosed in the following Patent Document 1 and Non-Patent Document 1. Although this method uses a perovskite material known for its giant magnetoresistive effect, this method is extremely epoch-making in that a resistance change of several orders of magnitude appears even at room temperature without applying a magnetic field. In the element structure exemplified in Patent Document 1, a crystalline praseodymium / calcium / manganese oxide Pr 1-x Ca x MnO 3 (PCMO) film, which is a perovskite oxide, is used as a variable resistor material. Yes.

また、他の可変抵抗体材料としては、チタン酸化(TiO)膜、ニッケル酸化(NiO)膜、酸化亜鉛(ZnO)膜、酸化ニオブ(Nb)膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献2及び特許文献2などから知られている。このうち、NiOを用いたスイッチング動作の現象が非特許文献3に詳細に報告されている。 As another variable resistor material, titanium oxide (TiO 2) film, a nickel oxide (NiO) film, a zinc oxide (ZnO) film, an oxide of a transition metal element such as niobium oxide (Nb 2 O 5) film It is known from Non-Patent Document 2 and Patent Document 2 that reversible resistance change is exhibited. Among these, the phenomenon of the switching operation using NiO is reported in detail in Non-Patent Document 3.

米国特許第6204139号明細書US Pat. No. 6,204,139 特表2002−537627号公報JP 2002-537627 A 特開2007−27537号公報JP 2007-27537 A 特開平11−135736号公報Japanese Patent Laid-Open No. 11-135736 Liu,S.Q.ほか、“Electric-pulse-induced reversible Resistance change effectin magnetoresistive films”,Applied Physics Letter, Vol.76,pp.2749-2751,2000年Liu, S.Q. and others, “Electric-pulse-induced reversible resistance change effect in magnetoresistive films”, Applied Physics Letter, Vol.76, pp.2749-2751,2000 H.Pagniaほか、“Bistable Switchingin Electroformed Metal-Insulator-MetalDevices”,Phys.Stat.Sol.(a),vol.108,pp.11-65,1988年H. Pagnia et al., “Bistable Switchingin Electroformed Metal-Insulator-MetalDevices”, Phys.Stat.Sol. (A), vol.108, pp.11-65, 1988 Baek,I.G.ほか、“Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses”,IEDM 04,pp.587-590,2004年Baek, I.G., et al., “Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses”, IEDM 04, pp. 587-590, 2004

ところで、例えば図8に示すような構造のメモリセルを製造するに際し、可変抵抗素子Rを形成後、配線形成工程等の各工程において水素等の還元雰囲気下に曝される。   For example, when manufacturing a memory cell having a structure as shown in FIG. 8, after forming the variable resistance element R, it is exposed to a reducing atmosphere such as hydrogen in each process such as a wiring forming process.

例えば、メモリセルの周辺回路(ロジック回路)を構成するMOSFETの製造工程では、ゲート電極の界面準位、固定電荷、オン電流値、閾値電流等のトランジスタ特性を最終的に調整するために、金属配線構造を形成した後、パッシベーション膜を成膜する前に、400℃〜450℃の温度範囲で数%から50%の範囲の水素濃度の水素雰囲気内で数十分程度の水素アニール処理がウエハに対して施される。   For example, in the manufacturing process of a MOSFET constituting a peripheral circuit (logic circuit) of a memory cell, in order to finally adjust transistor characteristics such as an interface state of a gate electrode, a fixed charge, an on-current value, and a threshold current, a metal After forming the wiring structure and before forming a passivation film, a hydrogen annealing treatment of about several tens of minutes is performed in a hydrogen atmosphere with a hydrogen concentration in the range of several to 50% in a temperature range of 400 ° C. to 450 ° C. Is given to.

このとき、可変抵抗体が水素雰囲気下に曝されることとなり、この水素雰囲気(還元雰囲気)の影響を受けて可変抵抗体の特性(特に抵抗特性)が変動してしまうという問題がある。   At this time, the variable resistor is exposed to a hydrogen atmosphere, and there is a problem that the characteristics (particularly resistance characteristics) of the variable resistor fluctuate due to the influence of the hydrogen atmosphere (reducing atmosphere).

また、仮に水素アニール処理を施さない場合であっても、例えば、層間絶縁膜としてプラズマCVD法によるシリコン酸化膜を成膜する場合には、当該成膜工程時に水素が発生するため、この水素によって可変抵抗体の特性に対して影響が及ぼされる場合がある。   Even if hydrogen annealing is not performed, for example, when a silicon oxide film is formed as an interlayer insulating film by a plasma CVD method, hydrogen is generated during the film forming process. There may be an influence on the characteristics of the variable resistor.

さらに、コンタクトホールに埋め込まれるコンタクト電極の材料としては埋め込み被覆性に優れたW(タングステン)膜が一般的に用いられているが、W膜は通常、WFとSiHの熱反応による熱CVD法により成膜されており、該成膜時の熱反応の下で水素が生成される。このようなコンタクト電極形成工程において発生する水素によっても、可変抵抗体の特性が影響される可能性がある。 Further, a W (tungsten) film excellent in embedding coverage is generally used as a material for the contact electrode embedded in the contact hole, and the W film is usually thermal CVD by thermal reaction between WF 6 and SiH 4. The film is formed by the method, and hydrogen is generated under the thermal reaction during the film formation. The characteristics of the variable resistor may be affected by hydrogen generated in such a contact electrode formation process.

可変抵抗体を用いた不揮発性半導体記憶装置は、電気的パルスを印加することで抵抗特性を可逆的に変化させることで、各抵抗特性に対応付けられた情報の記憶を行う構成である。従って、可変抵抗体の抵抗特性は、現時点においてメモリセルに書き込まれた情報そのものを表す要素となる。しかしながら、水素が発生することで可変抵抗体の特性(抵抗特性)に対する影響が及ぼされると、読み出し時に誤って情報を読み出してしまったり、正しく書き換え処理が行えないといった問題を生じさせる。   A nonvolatile semiconductor memory device using a variable resistor is configured to store information associated with each resistance characteristic by reversibly changing the resistance characteristic by applying an electrical pulse. Therefore, the resistance characteristic of the variable resistor is an element representing the information written in the memory cell at the present time. However, when the generation of hydrogen has an influence on the characteristics (resistance characteristics) of the variable resistor, information is erroneously read at the time of reading, or a problem that correct rewriting processing cannot be performed is caused.

そこで、プロセス時に発生する水素等の還元雰囲気が可変抵抗体内に流入することを防止すべく、スタック構造のRRAMにおいて水素バリア膜を用いることで、安定した抵抗特性を示す可変抵抗素子の製造を可能にする方法が見出され、本出願人によって既に出願されている(上記特許文献3参照)。   Therefore, it is possible to manufacture variable resistance elements that exhibit stable resistance characteristics by using a hydrogen barrier film in a stack-structure RRAM in order to prevent a reducing atmosphere such as hydrogen generated during the process from flowing into the variable resistance body. Has been filed by the present applicant (see Patent Document 3 above).

ところで、上記特許文献3では、可変抵抗体を上下2つの電極間に挟むことで形成したスタック構造を示す可変抵抗素子(図8に示す構造もその一例である)に関する記述に留まっている。同様に、上記特許文献4では、FeRAMの場合において水素バリア膜を成膜することで水素によるダメージを回避する内容が記載されているが、同文献でもスタック構造を示す記憶素子のみが想定されている。   By the way, in the above-mentioned Patent Document 3, the description is limited to a variable resistance element (a structure shown in FIG. 8 is an example) showing a stack structure formed by sandwiching a variable resistor between two upper and lower electrodes. Similarly, in Patent Document 4 described above, the content of avoiding hydrogen damage by forming a hydrogen barrier film in the case of FeRAM is described, but in this document, only a memory element having a stack structure is assumed. Yes.

従来のスタック構造では、電極及び可変抵抗体の表面が加工プロセスにおいて使用されるガス・薬液等に晒されるため、常に清浄な表面を有しているとは言えない。また、下部電極及び可変抵抗体成膜後の自然酸化の影響や上層に堆積される膜の成膜プロセス雰囲気の影響により、接触抵抗が安定しないという問題がある。   In the conventional stack structure, the surface of the electrode and the variable resistor is exposed to a gas, a chemical solution, or the like used in the machining process, and thus cannot always be said to have a clean surface. Further, there is a problem that the contact resistance is not stable due to the influence of natural oxidation after the lower electrode and variable resistor are formed and the influence of the film forming process atmosphere of the film deposited on the upper layer.

そこで、本発明者は、スタック構造と比べて電極や可変抵抗体の表面が曝されない別の構造(以下、適宜「コンタクト構造」という)を示す可変抵抗素子を実現することに思いを至った。   Therefore, the present inventor has come up with the idea of realizing a variable resistance element showing another structure (hereinafter referred to as “contact structure” as appropriate) in which the surface of the electrode and the variable resistor is not exposed as compared with the stack structure.

図11は、本件発明に至る過程として想到した可変抵抗素子の概略構造図である。なお、図11に示す可変抵抗素子10は、半導体基板11、配線層12、絶縁膜13(以下、「第1絶縁膜13」という)、サイドウォール絶縁膜16、第1電極17a、第2電極17b、可変抵抗体18、バリア膜19、絶縁膜20、コンタクト電極23a及び23bを備えて構成されている。   FIG. 11 is a schematic structural diagram of a variable resistance element conceived as a process leading to the present invention. 11 includes a semiconductor substrate 11, a wiring layer 12, an insulating film 13 (hereinafter referred to as “first insulating film 13”), a sidewall insulating film 16, a first electrode 17a, and a second electrode. 17b, a variable resistor 18, a barrier film 19, an insulating film 20, and contact electrodes 23a and 23b.

すなわち、図11に示す可変抵抗素子10は、開口部30を設けた絶縁膜13内に、底面に向かうほど膜厚が拡がるように形成されたサイドウォール絶縁膜16を有し、更にそのサイドウォール絶縁膜16に挟まれた内側において第1電極17aを有する。そして、可変抵抗体18は、この第1電極17aの上面に接するとともに、サイドウォール絶縁膜16の側壁の上面にも接し、さらに、このサイドウォール絶縁膜16の第1絶縁膜13側の側壁上方及び第1絶縁膜13上方において第2電極17bの上面と接する構成となる。すなわち、可変抵抗体18は、分断した第1電極17a及び第2電極17bの双方と接触する構成となる。これによって、スタック型構造と同様、電気的パルスを印加することで抵抗値を可逆的に変化させる可変抵抗特性を示すことができる。   That is, the variable resistance element 10 shown in FIG. 11 has a sidewall insulating film 16 formed so that the film thickness increases toward the bottom surface in the insulating film 13 provided with the opening 30, and further the sidewalls. A first electrode 17 a is provided inside the insulating film 16. The variable resistor 18 is in contact with the upper surface of the first electrode 17a and is also in contact with the upper surface of the side wall of the sidewall insulating film 16, and further above the side wall of the side wall insulating film 16 on the first insulating film 13 side. In addition, the first insulating film 13 is in contact with the upper surface of the second electrode 17b. That is, the variable resistor 18 is in contact with both the divided first electrode 17a and second electrode 17b. As a result, similarly to the stack type structure, it is possible to exhibit variable resistance characteristics that reversibly change the resistance value by applying an electric pulse.

図11に示されるような可変抵抗素子10を形成するには、以下のようなプロセスを経ることで実現できる。すなわち、半導体基板11上において、配線層12を形成後、基板11の上面に絶縁膜13を成膜する。その後、配線層12の一部上面が露出するように絶縁膜13に対して開口部30を形成した後、この開口部30を完全には充填しない範囲内の膜厚条件下で再び絶縁膜を成膜する。その後、配線層12の上面が露出するように絶縁膜に対してエッチバックを行って、サイドウォール絶縁膜16を形成する。   The variable resistance element 10 as shown in FIG. 11 can be formed through the following process. That is, after forming the wiring layer 12 on the semiconductor substrate 11, the insulating film 13 is formed on the upper surface of the substrate 11. Thereafter, after forming an opening 30 in the insulating film 13 so that a part of the upper surface of the wiring layer 12 is exposed, the insulating film is formed again under a film thickness condition within a range not completely filling the opening 30. Form a film. Thereafter, the insulating film is etched back so that the upper surface of the wiring layer 12 is exposed, and the sidewall insulating film 16 is formed.

次に、第1電極17a,17bの材料となる電極膜を成膜する。このときも、開口部30内(且つ、サイドウォール絶縁膜16によって囲まれた領域)を完全には充填しない範囲内の膜厚条件下で電極膜を成膜する。これにより、サイドウォール絶縁膜16の側壁上面の一部には膜厚の薄い電極膜の領域(以下、適宜「局部薄膜領域」という)が形成される。この状況下で酸化処理を行うと、電極膜が酸化された領域に可変抵抗体18が形成される。このとき、前記局部薄膜領域において、成膜されていた電極膜の膜厚相当分が酸化されるような条件下で酸化処理を行う。これにより、局部薄膜領域に存在していた電極膜が酸化されて形成された可変抵抗体18によって、電極膜が、開口部30底面側に位置する第1電極17aと、第1絶縁膜13上面側に位置する第2電極17bとに分断されることとなる。この結果、開口部30内の、サイドウォール絶縁膜16に囲まれた領域内において、可変抵抗体18が第1電極17aと第2電極17bに挟まれる。   Next, an electrode film as a material for the first electrodes 17a and 17b is formed. Also at this time, the electrode film is formed under a film thickness condition within a range that does not completely fill the opening 30 (and the region surrounded by the sidewall insulating film 16). Thereby, a thin electrode film region (hereinafter referred to as “local thin film region” as appropriate) is formed on a part of the upper surface of the side wall of the sidewall insulating film 16. When the oxidation treatment is performed under this condition, the variable resistor 18 is formed in the region where the electrode film is oxidized. At this time, in the local thin film region, the oxidation treatment is performed under such a condition that the portion corresponding to the film thickness of the electrode film formed is oxidized. As a result, the variable resistor 18 formed by oxidizing the electrode film existing in the local thin film region causes the electrode film to be positioned on the bottom surface side of the opening 30 and the upper surface of the first insulating film 13. It will be divided into the second electrode 17b located on the side. As a result, the variable resistor 18 is sandwiched between the first electrode 17 a and the second electrode 17 b in the region surrounded by the sidewall insulating film 16 in the opening 30.

その後は、必要に応じて第2電極17bと可変抵抗体18をパターニングした後、この可変抵抗体18の上面並びに側面を覆うように全面にバリア膜19を成膜する。そして、絶縁膜20を成膜した後、通常のプロセスによってコンタクトプラグ23a、23bを形成して図11に示す構成を得る。   After that, after patterning the second electrode 17b and the variable resistor 18 as necessary, a barrier film 19 is formed on the entire surface so as to cover the upper surface and side surfaces of the variable resistor 18. Then, after the insulating film 20 is formed, contact plugs 23a and 23b are formed by a normal process to obtain the configuration shown in FIG.

通常のスタック型構造の場合、下部電極を形成後に酸化処理を行って、当該下部電極の上面から下方に向かう一部分を可変抵抗体に変化させた後、この可変抵抗体の上面に電極膜を成膜することで上部電極を形成する。従って、上部電極形成前の可変抵抗体の上面はプロセス雰囲気下に曝されており、その上面に電極膜が成膜されることで上部電極が形成されるため、可変抵抗体と上部電極の界面にはプロセス時に生じる不純物が付着してしまう。また、下部電極の一部を酸化することで可変抵抗体を形成しているため、可変抵抗体と下部電極間の電気的特性は酸化時のプロセス条件で調整される。これに対し、上部電極は可変抵抗体の上面に電極膜を成膜することで形成されるため、上部電極と可変抵抗体間の電気的特性は電極膜成膜時のプロセス条件で調整される。すなわち、上部電極、可変抵抗体、及び下部電極で構成される可変抵抗素子の電気的特性は、酸化時のプロセス条件と電極膜成膜時のプロセス条件の二つの条件に応じて決定されることとなる。このため、可変抵抗素子の電気的特性はプロセス条件の影響を受けやすく、設計時の電気的特性を満たすような素子を安定的に製造しにくいという問題を有する。   In the case of a normal stack type structure, after forming the lower electrode, an oxidation treatment is performed to change a portion from the upper surface of the lower electrode downward to a variable resistor, and then an electrode film is formed on the upper surface of the variable resistor. The upper electrode is formed by forming a film. Therefore, the upper surface of the variable resistor before the upper electrode is formed is exposed to the process atmosphere, and the upper electrode is formed by forming an electrode film on the upper surface. Therefore, the interface between the variable resistor and the upper electrode is formed. Impurities that occur during the process adhere to the surface. Moreover, since the variable resistor is formed by oxidizing a part of the lower electrode, the electrical characteristics between the variable resistor and the lower electrode are adjusted by the process conditions during oxidation. On the other hand, since the upper electrode is formed by forming an electrode film on the upper surface of the variable resistor, the electrical characteristics between the upper electrode and the variable resistor are adjusted by the process conditions at the time of electrode film formation. . That is, the electrical characteristics of the variable resistance element composed of the upper electrode, the variable resistor, and the lower electrode are determined in accordance with two conditions: a process condition during oxidation and a process condition during electrode film formation. It becomes. For this reason, the electrical characteristics of the variable resistance element are easily affected by process conditions, and it is difficult to stably manufacture an element that satisfies the electrical characteristics at the time of design.

これに対し、前述のようなプロセスを経て図11に示すような構造の可変抵抗素子10を形成した場合、可変抵抗体と電極との接触面が雰囲気下に露出するということがない。そして、一の工程内で成膜された電極膜の一部を一の酸化工程で酸化することで、前記電極膜から、第1電極17a、第2電極17b、及び可変抵抗体18を形成する。これによって、第1電極17aと可変抵抗体18の界面、及び第2電極17bと可変抵抗体18の界面は、いずれも同一のプロセス条件下で形成される。従って、酸化処理を予め定められたプロセス条件に保つことで、両界面の接触抵抗は安定し、可変抵抗素子の電気的特性を素子間で安定させることが可能となる。   On the other hand, when the variable resistance element 10 having the structure shown in FIG. 11 is formed through the process as described above, the contact surface between the variable resistor and the electrode is not exposed to the atmosphere. Then, the first electrode 17a, the second electrode 17b, and the variable resistor 18 are formed from the electrode film by oxidizing a part of the electrode film formed in one process in one oxidation process. . As a result, the interface between the first electrode 17a and the variable resistor 18 and the interface between the second electrode 17b and the variable resistor 18 are both formed under the same process conditions. Therefore, by maintaining the oxidation treatment at a predetermined process condition, the contact resistance at both interfaces is stabilized, and the electrical characteristics of the variable resistance element can be stabilized between the elements.

ところで、図11は、可変抵抗体18内に水素等の還元雰囲気を流入させないように、上記特許文献3に記載の方法を用いてバリア膜19を成膜した状態を図示している。可変抵抗体18の上面並びに側面にバリア膜19を成膜することで、可変抵抗体18の上方及び側方から還元雰囲気が流入することを防止している。   FIG. 11 illustrates a state in which the barrier film 19 is formed using the method described in Patent Document 3 so that a reducing atmosphere such as hydrogen does not flow into the variable resistor 18. By forming the barrier film 19 on the upper surface and the side surface of the variable resistor 18, the reducing atmosphere is prevented from flowing in from above and from the side of the variable resistor 18.

しかしながら、図11を見れば明らかなように、第1絶縁膜13及びサイドウォール絶縁膜16を介して矢印D1の方向から可変抵抗体18内に還元雰囲気が流入し得る。上記特許文献3や4は、コンタクト構造の可変抵抗素子をそもそも想定しないため、コンタクト構造特有の本課題を解決する手段についての開示や示唆はされていない。   However, as apparent from FIG. 11, a reducing atmosphere can flow into the variable resistor 18 from the direction of the arrow D <b> 1 through the first insulating film 13 and the sidewall insulating film 16. Since Patent Documents 3 and 4 do not originally assume a variable resistance element having a contact structure, there is no disclosure or suggestion of means for solving this problem peculiar to the contact structure.

例えば、一つの対処法としては、サイドウォール絶縁膜16と第2電極17bの間に別途バリア膜を形成することも考えられる。しかし、この方法の場合、可変抵抗体18と第2電極17bの界面にバリア膜が直接接触してしまうため、特性変動が起き、所望の電気的特性を示す可変抵抗素子を安定的に製造することが難しくなってしまう。また、実際にサイドウォール絶縁膜16と第2電極17bの間にバリア膜を成膜しようとした場合、サイドウォール絶縁膜16を形成後に、バリア膜の材料を全面にスパッタすることになるが、このとき、露出していた配線層12の上面がバリア膜で覆われてしまう。このため、後に形成される第1電極17aと配線層12の間の導通を確保するために、サイドウォール絶縁膜16に挟まれた領域内のバリア膜をエッチングして配線層12を露出させる必要がある。しかし、このエッチング工程によって、サイドウォール絶縁膜16の側壁部もエッチングされてしまい、膜厚が減少したり、エッチングダメージを受ける恐れもある。このようなサイドウォール絶縁膜16への作用は、可変抵抗素子の特性を変化させる恐れがあり、望ましくない。   For example, as one countermeasure, another barrier film may be formed between the sidewall insulating film 16 and the second electrode 17b. However, in this method, since the barrier film is in direct contact with the interface between the variable resistor 18 and the second electrode 17b, characteristic fluctuation occurs, and a variable resistance element exhibiting desired electrical characteristics is stably manufactured. It becomes difficult. In addition, when a barrier film is actually formed between the sidewall insulating film 16 and the second electrode 17b, the barrier film material is sputtered over the entire surface after the sidewall insulating film 16 is formed. At this time, the exposed upper surface of the wiring layer 12 is covered with the barrier film. Therefore, in order to ensure conduction between the first electrode 17a and the wiring layer 12 to be formed later, it is necessary to expose the wiring layer 12 by etching the barrier film in the region sandwiched between the sidewall insulating films 16. There is. However, this etching process also etches the side wall portion of the sidewall insulating film 16, which may reduce the film thickness or cause etching damage. Such an action on the sidewall insulating film 16 is not desirable because it may change the characteristics of the variable resistance element.

本発明は、上記の問題点に鑑み、所望の電気的特性を安定的に示す可変抵抗素子を提供し、またこのような可変抵抗素子の製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a variable resistance element that stably exhibits desired electrical characteristics, and to provide a method for manufacturing such a variable resistance element.

上記目的を達成するための本発明に係る可変抵抗素子は、半導体基板上において、前記基板面に垂直な方向に貫通する開口部を有して形成された第1絶縁膜と、前記開口部内において前記第1絶縁膜の側壁に接して形成された第1バリア部、並びに前記開口部の底面上において外周から内側に向かって環状に形成された第2バリア部、を備える第1バリア膜と、前記第2バリア部の上面及び前記開口部の内側に係る前記第1バリア部の側壁に接し、底面に向かうほど膜厚が拡がるように形成されたサイドウォール絶縁膜と、前記開口部の底面上において、少なくとも一部が前記第2バリア部に囲まれるように形成された第1電極と、前記第1バリア部側に位置する前記サイドウォール絶縁膜の一部上面、前記第1バリア部の上面、及び前記第1絶縁膜の上面にわたって形成された第2電極と、前記第1電極の上面、前記第2電極が形成されていない前記サイドウォール絶縁膜の一部上面、及び前記第2電極の上面にわたって形成されることで、前記第1電極と前記第2電極とを分断する可変抵抗体と、前記可変抵抗体の上面に形成された第2バリア膜と、を備え、前記第1電極と前記第2電極の間に電圧パルスが印加されることで前記両電極間の電気抵抗が変化し、前記第1バリア膜及び前記第2バリア膜は、前記可変抵抗体の還元種との還元反応、及び前記可変抵抗体の酸化種との酸化反応の少なくとも何れか一方の反応を抑制するために、前記還元種または前記酸化種またはこれらの双方の前記可変抵抗体への拡散を阻止する膜で構成されることを特徴とする。   In order to achieve the above object, a variable resistance element according to the present invention includes a first insulating film formed on a semiconductor substrate having an opening penetrating in a direction perpendicular to the substrate surface, and in the opening. A first barrier film provided with a first barrier part formed in contact with the side wall of the first insulating film, and a second barrier part formed in an annular shape from the outer periphery toward the inside on the bottom surface of the opening; A sidewall insulating film formed so as to be in contact with the upper surface of the second barrier section and the side wall of the first barrier section on the inner side of the opening and to increase in thickness toward the bottom; and on the bottom of the opening A first electrode formed so as to be at least partially surrounded by the second barrier portion, a partial upper surface of the sidewall insulating film located on the first barrier portion side, and an upper surface of the first barrier portion And the above A second electrode formed over the upper surface of the insulating film; an upper surface of the first electrode; a partial upper surface of the sidewall insulating film where the second electrode is not formed; and an upper surface of the second electrode. Thus, a variable resistor for separating the first electrode and the second electrode, and a second barrier film formed on an upper surface of the variable resistor, the first electrode and the second electrode are provided. The electrical resistance between the two electrodes is changed by applying a voltage pulse therebetween, and the first barrier film and the second barrier film are subjected to a reduction reaction with a reducing species of the variable resistor, and the variable resistance. In order to suppress at least one of the oxidation reactions with the oxidized species of the body, the reduced species or the oxidized species or both of them are made of a film that prevents diffusion to the variable resistor. Features.

本発明に係る可変抵抗素子の上記特徴によれば、まず、サイドウォール絶縁膜と第1絶縁膜の境界にバリア膜が形成されているため、サイドウォール絶縁膜の外側(第1絶縁膜側)からサイドウォール絶縁膜を介して可変抵抗体内に還元種や酸化種が拡散するのを抑制できる。また、サイドウォール絶縁膜の底面にもバリア膜が形成されているため、下方からサイドウォール絶縁膜内を介して可変抵抗体内に還元種や酸化種が拡散するのも抑制できる。   According to the characteristics of the variable resistance element according to the present invention, first, since the barrier film is formed at the boundary between the sidewall insulating film and the first insulating film, the outside of the sidewall insulating film (on the first insulating film side). Therefore, it is possible to suppress the diffusion of reducing species and oxidizing species into the variable resistor through the sidewall insulating film. Further, since the barrier film is also formed on the bottom surface of the sidewall insulating film, it is possible to suppress the diffusion of reducing species and oxidizing species into the variable resistor through the sidewall insulating film from below.

そして、従来のスタック構造とは異なり、開口部内の底面に第1電極を形成し、その第1電極の外側に第2電極を形成し、そして、第1電極の上面、第2電極が形成されていないサイドウォール絶縁膜の一部上面、及び第2電極の上面にわたって可変抵抗体が形成されることで可変抵抗素子が実現される。従って、このような構造であれば、成膜された電極膜を酸化することで電極膜の一部を可変抵抗体に変化させ、これによって電極を2つに分断することで可変抵抗素子を実現できる。すなわち、可変抵抗体と電極との界面を雰囲気下に曝露することなく可変抵抗素子を製造することができる。従って、電極と可変抵抗体の界面に不純物が付着するということがないため、従来のスタック構造よりも所望の抵抗特性を示す可変抵抗素子を製造することができる。   Unlike the conventional stack structure, the first electrode is formed on the bottom surface in the opening, the second electrode is formed outside the first electrode, and the upper surface of the first electrode and the second electrode are formed. A variable resistance element is realized by forming a variable resistor over the upper surface of a part of the sidewall insulating film that is not formed and the upper surface of the second electrode. Therefore, with such a structure, a part of the electrode film is changed into a variable resistor by oxidizing the formed electrode film, and thereby the variable resistance element is realized by dividing the electrode into two. it can. That is, the variable resistance element can be manufactured without exposing the interface between the variable resistor and the electrode to the atmosphere. Accordingly, since impurities do not adhere to the interface between the electrode and the variable resistor, it is possible to manufacture a variable resistance element that exhibits a desired resistance characteristic as compared with the conventional stack structure.

このとき、前記第1バリア膜及び前記第2バリア膜は、AlまたはTiを含む酸化物で構成するものとしても構わない。   At this time, the first barrier film and the second barrier film may be made of an oxide containing Al or Ti.

また、本発明に係る可変抵抗素子は、上記特徴に加えて、前記第2電極は、前記第1絶縁膜の一部上面に形成されており、前記第2バリア膜は、前記第2電極の上面に位置する前記可変抵抗体の上面及び外側面、前記第2電極の外側面、並びに、上面に前記第2電極が形成されていない前記第1絶縁膜の上面にわたって形成されることを別の特徴とする。   In the variable resistance element according to the present invention, in addition to the above features, the second electrode is formed on a partial upper surface of the first insulating film, and the second barrier film is formed on the second electrode. It is formed over the upper surface and the outer surface of the variable resistor located on the upper surface, the outer surface of the second electrode, and the upper surface of the first insulating film on which the second electrode is not formed. Features.

また、本発明に係る可変抵抗素子の製造方法は、上記特徴を備えた可変抵抗素子の製造方法であって、絶縁膜を成膜後、前記開口部を形成することで前記第1絶縁膜を形成する工程と、その後に、前記開口部の底面及び内側面を覆うように、前記開口部を完全には充填しない膜厚条件下で前記還元種または前記酸化種またはこれらの双方の拡散を防止する拡散防止性を備えたバリア膜を成膜する工程と、その後に、前記バリア膜の上面に、前記開口部を完全には充填しない膜厚条件下で絶縁膜を成膜した後、前記開口部の一部底面が現れるまで当該絶縁膜と前記バリア膜に対してエッチバックを行うことで、前記第1バリア膜及び前記サイドウォール絶縁膜を形成する工程と、その後に、前記サイドウォール絶縁膜に囲まれた領域を完全には充填しない膜厚条件下で、露出された前記開口部の底面、前記開口部内側に係る前記サイドウォール絶縁膜の側壁、及び前記第1絶縁膜の上面にわたって電極膜を成膜することで、前記開口部内側に係る前記サイドウォール絶縁膜の側壁の少なくとも一部に局部薄膜領域を有する電極膜を形成する工程と、その後に、酸化処理を行って、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記開口部の底面側に形成されている前記電極膜と前記局部薄膜領域より外側の領域に形成されている前記電極膜とを分断して前記第1電極及び前記第2電極を形成する工程と、その後に、少なくとも前記可変抵抗体の上面を覆うように前記拡散防止性を備えたバリア膜を成膜することで前記第2バリア膜を形成する工程と、を有することを特徴とする。   A variable resistance element manufacturing method according to the present invention is a variable resistance element manufacturing method having the above characteristics, wherein the first insulating film is formed by forming the opening after forming the insulating film. And preventing diffusion of the reducing species or the oxidizing species or both under a film thickness condition that does not completely fill the opening so as to cover the bottom surface and the inner surface of the opening. Forming a barrier film having diffusion preventing property, and then forming an insulating film on the upper surface of the barrier film under a film thickness condition that does not completely fill the opening, and then opening the opening. Etching back the insulating film and the barrier film until a partial bottom surface of the portion appears, forming the first barrier film and the sidewall insulating film, and then the sidewall insulating film The area surrounded by Forming an electrode film over the exposed bottom surface of the opening, the side wall of the sidewall insulating film on the inside of the opening, and the top surface of the first insulating film under a film thickness condition that does not fill; A step of forming an electrode film having a local thin film region on at least a part of the side wall of the sidewall insulating film on the inside of the opening, and then performing an oxidation treatment to oxidize at least the local thin film region, The local thin film region that has been oxidized and changed to the variable resistor divides the electrode film formed on the bottom surface side of the opening and the electrode film formed in a region outside the local thin film region. Forming the first electrode and the second electrode, and then forming a barrier film having anti-diffusion properties so as to cover at least the upper surface of the variable resistor. And having a step of forming a second barrier film.

また、本発明に係る可変抵抗素子の製造方法は、上記特徴に加えて、前記電極膜を形成後、前記酸化処理を行う前に前記電極膜に対してパターニング処理を行う工程を有し、前記酸化処理終了後、前記可変抵抗体の上面及び側面、前記第1電極の側面、並びに前記第1電極が形成されていない前記第1絶縁膜の上面にわたって前記拡散防止性を備えたバリア膜を成膜することで前記第2バリア膜を形成することを別の特徴とする。   The variable resistance element manufacturing method according to the present invention, in addition to the above feature, includes a step of patterning the electrode film after forming the electrode film and before performing the oxidation process, After completion of the oxidation treatment, a barrier film having the diffusion preventing property is formed over the upper surface and side surface of the variable resistor, the side surface of the first electrode, and the upper surface of the first insulating film where the first electrode is not formed. Another feature is that the second barrier film is formed by forming a film.

本発明の構成によれば、可変抵抗体と電極の界面を雰囲気下に曝露せず、且つ、可変抵抗体内に還元種や酸化種が流入することを防止できる。このため、所望の電気的特性を安定的に示す可変抵抗素子を実現することができる。   According to the configuration of the present invention, the interface between the variable resistor and the electrode is not exposed to the atmosphere, and reducing species and oxidizing species can be prevented from flowing into the variable resistor. Therefore, a variable resistance element that stably exhibits desired electrical characteristics can be realized.

以下において、本発明に係る可変抵抗素子及びその製造方法の実施形態について図1〜図5の各図を参照して説明する。   Hereinafter, embodiments of a variable resistance element and a method for manufacturing the same according to the present invention will be described with reference to FIGS.

なお、以下に示す各概略構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。また、上述した図11と同一の構成要素については同一の符号を付している。   In addition, each schematic structure drawing shown below is typically shown, and the dimensional ratio on the drawing does not necessarily coincide with the actual dimensional ratio. Further, the same components as those in FIG. 11 described above are denoted by the same reference numerals.

図1は、本発明に係る可変抵抗素子の概略構造図である。本発明に係る可変抵抗素子1は、半導体基板11、配線層12、第1絶縁膜13、バリア膜15(以下、「第1バリア膜15」という)、サイドウォール絶縁膜16、第1電極17a、第2電極17b、可変抵抗体18、バリア膜19(以下、「第2バリア膜19」という)、第2絶縁膜20、コンタクト電極23a,23bを備えて構成される。   FIG. 1 is a schematic structural diagram of a variable resistance element according to the present invention. The variable resistance element 1 according to the present invention includes a semiconductor substrate 11, a wiring layer 12, a first insulating film 13, a barrier film 15 (hereinafter referred to as “first barrier film 15”), a sidewall insulating film 16, and a first electrode 17a. The second electrode 17b, the variable resistor 18, the barrier film 19 (hereinafter referred to as “second barrier film 19”), the second insulating film 20, and the contact electrodes 23a and 23b.

すなわち、可変抵抗素子1によれば、サイドウォール絶縁膜16と第1絶縁膜13の境界において、半導体基板11の基板面と直交する方向に第1バリア膜15が成膜されている。また、サイドウォール絶縁膜16の底面にも第1バリア膜15が成膜されている。以下では、サイドウォール絶縁膜16と第1絶縁膜13の境界に形成されている第1バリア膜15を「第1バリア部15a」といい、サイドウォール絶縁膜16の底面に形成されている第1バリア膜を「第2バリア部15b」という。   That is, according to the variable resistance element 1, the first barrier film 15 is formed in the direction orthogonal to the substrate surface of the semiconductor substrate 11 at the boundary between the sidewall insulating film 16 and the first insulating film 13. A first barrier film 15 is also formed on the bottom surface of the sidewall insulating film 16. Hereinafter, the first barrier film 15 formed at the boundary between the sidewall insulating film 16 and the first insulating film 13 is referred to as a “first barrier portion 15 a”, and the first barrier film 15 formed on the bottom surface of the sidewall insulating film 16. One barrier film is referred to as a “second barrier portion 15b”.

この第1バリア膜15並びに第2バリア膜19は、いずれも水素等の還元種、酸素等の酸化種、またはこれら双方の拡散を防止する拡散防止性を備えた材料で構成されており、例えばAlOxを用いることができる。なお、これらのバリア膜としては、前記拡散防止性を備えていればAlOxに限られるものではなく、例えばAlを含む酸化物、Tiを含む酸化物で構成されていても良い。   Each of the first barrier film 15 and the second barrier film 19 is made of a material having a diffusion preventing property for preventing diffusion of reducing species such as hydrogen, oxidizing species such as oxygen, or both. AlOx can be used. These barrier films are not limited to AlOx as long as they have the above-described diffusion preventing properties, and may be composed of, for example, an oxide containing Al or an oxide containing Ti.

図11に示す可変抵抗素子10と同様、図1に示す可変抵抗素子1は、上方あるいは側方から可変抵抗体18に対して還元種や酸化種が流入するのを防止すべく、第2バリア膜19を備えている。そして、図1に示す可変抵抗素子1は、この第2バリア膜19に加えて、さらに第1バリア膜15を備える点で可変抵抗素子10と構成を異にする。   Similar to the variable resistance element 10 shown in FIG. 11, the variable resistance element 1 shown in FIG. 1 has a second barrier in order to prevent reduction species and oxidation species from flowing into the variable resistor 18 from above or from the side. A membrane 19 is provided. The variable resistance element 1 shown in FIG. 1 differs from the variable resistance element 10 in that a first barrier film 15 is further provided in addition to the second barrier film 19.

可変抵抗素子1は、第1バリア膜15(特に第1バリア部15a)を備えることで、第1絶縁膜13側から還元種や酸化種が拡散してきた場合(図1内の矢印X1)であっても、サイドウォール絶縁膜16との界面において当該拡散を遮蔽する効果を有する(図1内の矢印X2)。このため、サイドウォール絶縁膜16内を介して可変抵抗体18内に当該還元種や酸化種が流入するのを防止することができる。また、サイドウォール絶縁膜16の底面にも第1バリア膜15(第2バリア部15b)を備えることで、サイドウォール絶縁膜16の下方から還元種や酸化種が拡散してきた場合であっても、サイドウォール絶縁膜16内に流入するのを抑制する効果を有する。   The variable resistance element 1 includes the first barrier film 15 (particularly, the first barrier portion 15a), so that reduced species and oxidized species are diffused from the first insulating film 13 side (arrow X1 in FIG. 1). Even if it exists, it has the effect of shielding the diffusion at the interface with the sidewall insulating film 16 (arrow X2 in FIG. 1). For this reason, it is possible to prevent the reducing species and oxidizing species from flowing into the variable resistor 18 through the sidewall insulating film 16. Further, the first barrier film 15 (second barrier portion 15 b) is also provided on the bottom surface of the sidewall insulating film 16, so that even when reducing species or oxidized species are diffused from below the sidewall insulating film 16. , Has the effect of suppressing the flow into the sidewall insulating film 16.

図2は、図1に示す可変抵抗素子1と図11に示す可変抵抗素子10のスイッチング特性を比較したグラフであり、可変抵抗素子の抵抗値を縦軸(対数目盛)としてグラフ化したものである。   FIG. 2 is a graph comparing the switching characteristics of the variable resistance element 1 shown in FIG. 1 and the variable resistance element 10 shown in FIG. 11, and is graphed with the resistance value of the variable resistance element as a vertical axis (logarithmic scale). is there.

図2は、両可変抵抗素子1及び10に対し、それぞれ第1パルス電圧(電圧−2.6〔V〕、パルス幅35〔nsec〕。図面上では「Pulse1」と表記)と第2パルス電圧(電圧+2.0〔V〕、パルス幅35〔nsec〕。図面上では「Pulse2」と表記)を交互に印加し、各電圧印加後に測定される抵抗値(読み出し抵抗値)の測定結果の範囲をグラフ上に表示したものである。なお、読み出し処理は、0.5〔V〕の電圧を印加して測定された抵抗値を表記している。   FIG. 2 shows a first pulse voltage (voltage −2.6 [V], pulse width 35 [nsec], expressed as “Pulse1” in the drawing) and a second pulse voltage for both variable resistance elements 1 and 10. (Voltage +2.0 [V], pulse width 35 [nsec]. Indicated as “Pulse2” in the drawing) The range of the measurement result of the resistance value (readout resistance value) measured after each voltage application Is displayed on the graph. In the reading process, a resistance value measured by applying a voltage of 0.5 [V] is shown.

また、図2において、両素子1及び10の双方に対し、低抵抗状態に変化した変化後の抵抗値の推移を点線で示している(V1,V2)。これによれば、点線V2に比べて点線V1の変動は小さいことが分かる。すなわち、この図2によれば、図11に示す可変抵抗素子10に比較して、図1に示す可変抵抗素子1の方が抵抗特性が安定的であることが分かる。   In FIG. 2, the transition of the resistance value after the change to the low resistance state is indicated by dotted lines for both elements 1 and 10 (V1, V2). According to this, it can be seen that the fluctuation of the dotted line V1 is smaller than that of the dotted line V2. That is, according to FIG. 2, it can be seen that the variable resistance element 1 shown in FIG. 1 has more stable resistance characteristics than the variable resistance element 10 shown in FIG.

そして、両素子1及び10を比較した場合、まさに第1バリア膜15が存在するか否かの違いに留まる。これは、逆に言えば、この第1バリア膜15を形成することによって可変抵抗素子の抵抗特性を安定化させることができることを表すものである。   Then, when both the elements 1 and 10 are compared, only the difference in whether or not the first barrier film 15 is present remains. In other words, this means that the resistance characteristics of the variable resistance element can be stabilized by forming the first barrier film 15.

以上によれば、図1のようないわゆるコンタクト構造の可変抵抗素子に対しても、可変抵抗体18内への還元種や酸化種の流入を防止することができ、これによって安定的な抵抗特性を実現できることが分かる。   According to the above, even for a variable resistance element having a so-called contact structure as shown in FIG. 1, it is possible to prevent inflow of reducing species and oxidizing species into the variable resistor 18, thereby providing stable resistance characteristics. Can be realized.

そして、この図1に示す可変抵抗素子1は、後述するステップ#1〜#10のプロセスを経て製造することができる。この各ステップを経ることで、上述したスタック構造とは異なり、可変抵抗体と電極との界面が雰囲気下に曝露されることなく可変抵抗素子を製造することができる。従って、上記特許文献3及び4に記載の可変抵抗素子と比較して、さらに安定した抵抗特性を示す可変抵抗素子を実現することができる。   And the variable resistance element 1 shown in this FIG. 1 can be manufactured through the process of step # 1- # 10 mentioned later. Through these steps, unlike the stack structure described above, the variable resistance element can be manufactured without exposing the interface between the variable resistor and the electrode to the atmosphere. Therefore, it is possible to realize a variable resistance element that exhibits more stable resistance characteristics than the variable resistance elements described in Patent Documents 3 and 4.

以下、可変抵抗素子1の製造方法につき、図面を参照して説明する。図3及び図4は、可変抵抗素子1を製造する際の製造工程を示す概略断面図であり、工程毎に図3(a)〜(f)、図4(a)〜(e)に分けて図示している(紙面の都合上2図面に分けている)。また、図5は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップ#1〜#10は図5に示されるフローチャートの各ステップを表している。   Hereinafter, a method for manufacturing the variable resistance element 1 will be described with reference to the drawings. 3 and 4 are schematic cross-sectional views showing a manufacturing process when manufacturing the variable resistance element 1, and each process is divided into FIGS. 3 (a) to 3 (f) and FIGS. 4 (a) to 4 (e). (It is divided into two drawings for the sake of space). FIG. 5 is a flowchart showing the manufacturing process of the method of the present invention, and steps # 1 to # 10 in the following sentence represent steps of the flowchart shown in FIG.

まず、図3(a)に示すように、トランジスタ回路等(図示せず)及び配線層12を適宜形成した半導体基板11上にSiO膜等の絶縁膜(第1絶縁膜)13をCVD法にて例えば400nm程度の厚みで全面に堆積する(ステップ#1)。 First, as shown in FIG. 3 (a), a transistor circuit or the like (not shown) and an insulating film (first insulating film) of SiO 2 film or the like wiring layer 12 on the semiconductor substrate 11 which is suitably formed 13 by CVD For example, the film is deposited on the entire surface with a thickness of about 400 nm (step # 1).

次に、図3(b)に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクとして、公知のエッチング技術によって、第1絶縁膜13に所定のホール直径400nm程度で配線層12の一部上面が露出するように開口部30を形成する(ステップ#2)。   Next, as shown in FIG. 3B, the resist layer formed by a known photolithography technique is used as a mask, and a predetermined hole diameter of about 400 nm is formed in the first insulating film 13 by a known etching technique. Opening 30 is formed so that the upper surface of the part is exposed (step # 2).

次に、図3(c)に示すように、バリア膜15としてのAlOx膜を、開口部30内を完全に充填しない程度の膜厚(例えば10nm程度)でスパッタ法によって全面に堆積する(ステップ#3)。   Next, as shown in FIG. 3C, an AlOx film as the barrier film 15 is deposited on the entire surface by a sputtering method with a film thickness that does not completely fill the opening 30 (for example, about 10 nm) (step). # 3).

次に、図3(d)に示すように、サイドウォール絶縁膜を形成するためのSiO膜等の絶縁膜16を開口部30内を完全に充填しない程度の膜厚(例えば170nm程度)で全面に堆積する(ステップ#4)。 Next, as shown in FIG. 3D, the insulating film 16 such as a SiO 2 film for forming the sidewall insulating film is formed with a film thickness that does not completely fill the opening 30 (for example, about 170 nm). Deposit on the entire surface (step # 4).

次に、図3(e)に示すように、公知のエッチング技術によって、配線層12の上面の一部が露出するまで全面にエッチバックを行う(ステップ#5)。このとき、第1絶縁膜13上の絶縁膜16及びバリア膜15をエッチング除去し、第1絶縁膜13の上面を露出する。   Next, as shown in FIG. 3E, the entire surface is etched back by a known etching technique until a part of the upper surface of the wiring layer 12 is exposed (step # 5). At this time, the insulating film 16 and the barrier film 15 on the first insulating film 13 are removed by etching, and the upper surface of the first insulating film 13 is exposed.

本ステップ#5によって、開口部30内に、底面に向かうほど膜厚が拡がるように形成されたサイドウォール絶縁膜16が形成される。また、サイドウォール絶縁膜16と第1絶縁膜13の境界、並びにサイドウォール絶縁膜16の底面にバリア膜15が残存する。サイドウォール絶縁膜16と第1絶縁膜13の境界に形成されているバリア膜15が第1バリア部15a、サイドウォール絶縁膜16の底面において環状に形成されているバリア膜15が第2バリア部15bに相当する。   By this step # 5, the sidewall insulating film 16 is formed in the opening 30 so as to increase in film thickness toward the bottom surface. Further, the barrier film 15 remains on the boundary between the sidewall insulating film 16 and the first insulating film 13 and on the bottom surface of the sidewall insulating film 16. A barrier film 15 formed at the boundary between the sidewall insulating film 16 and the first insulating film 13 is a first barrier portion 15a, and a barrier film 15 formed in an annular shape on the bottom surface of the sidewall insulating film 16 is a second barrier portion. It corresponds to 15b.

次に、図3(f)に示すように、半導体基板11上に電極膜17の一例としてTiN膜をスパッタ法にて例えば60nm程度の厚みで全面に堆積する(ステップ#6)。このとき、ステップ#5において、底面に向かうほど膜厚が拡がるように形成されたサイドウォール絶縁膜16が形成されているため、電極膜17がサイドウォール絶縁膜16の側壁上面に堆積される結果、サイドウォール絶縁膜16の側壁上面の一部には膜厚の薄い電極膜の領域(以下、適宜「局部薄膜領域」という)が形成される。なお、本ステップ#6においても、開口部30が完全には充填されることのない範囲内の膜厚で電極膜17を成膜する。なお、本ステップ#6によって、配線層12が露出した開口部30の底面上に電極膜17が形成される。   Next, as shown in FIG. 3F, a TiN film as an example of the electrode film 17 is deposited on the entire surface of the semiconductor substrate 11 to a thickness of about 60 nm, for example, by sputtering (step # 6). At this time, in step # 5, the sidewall insulating film 16 formed so that the film thickness increases toward the bottom surface is formed, so that the electrode film 17 is deposited on the upper surface of the sidewall of the sidewall insulating film 16. A thin electrode film region (hereinafter referred to as “local thin film region” as appropriate) is formed on a part of the upper surface of the side wall of the sidewall insulating film 16. Also in this step # 6, the electrode film 17 is formed with a film thickness within a range in which the opening 30 is not completely filled. By this step # 6, the electrode film 17 is formed on the bottom surface of the opening 30 where the wiring layer 12 is exposed.

次に、図4(a)に示すように、公知のフォトリソグラフィ技術によって形成したレジストをマスクに、公知のエッチング技術によって、電極膜17を必要に応じてパターニングする。   Next, as shown in FIG. 4A, the electrode film 17 is patterned as necessary by a known etching technique using a resist formed by a known photolithography technique as a mask.

次に、図4(b)に示すように、例えば、酸素を含む250〜450℃の雰囲気下で熱酸化することにより、電極膜(TiN膜)17を酸化させて、可変抵抗体膜18としてのTiO膜を形成する(ステップ#7)。このとき、少なくとも前記局部薄膜領域においては、成膜されていた電極膜の膜厚相当分を酸化させる。このステップ#7によって、形成された可変抵抗体18によって、電極膜17が、開口部30の底面側に位置する第1電極17aと、第1絶縁膜13上面側に位置する第2電極17bとに分断されることとなる。この結果、開口部30内の、サイドウォール絶縁膜16に囲まれた領域内において、可変抵抗体18が第1電極17aと第2電極17bに挟まれる。なお、第1電極17aは、少なくとも一部が第2バリア部15bによって囲まれるような構成となる。 Next, as shown in FIG. 4B, for example, the electrode film (TiN film) 17 is oxidized by thermal oxidation in an atmosphere containing oxygen at 250 to 450 ° C. to form the variable resistor film 18. A TiO 2 film is formed (step # 7). At this time, at least in the local thin film region, a portion corresponding to the film thickness of the electrode film formed is oxidized. Due to the variable resistor 18 formed in this step # 7, the electrode film 17 has a first electrode 17a located on the bottom surface side of the opening 30 and a second electrode 17b located on the top surface side of the first insulating film 13. Will be divided. As a result, the variable resistor 18 is sandwiched between the first electrode 17 a and the second electrode 17 b in the region surrounded by the sidewall insulating film 16 in the opening 30. The first electrode 17a is configured to be at least partially surrounded by the second barrier portion 15b.

なお、可変抵抗素子1を実現するためには、本ステップ#7終了時においても当然に開口部30の底面に第1電極17aを残存させる必要がある。従って、本ステップ#7では、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、開口部30の底面位置(即ち配線層12の上面位置)に形成されている電極膜17を完全には酸化せず、当該領域に一部未酸化の電極膜17を残存させる。すなわち、開口部30の底面位置において、配線層12の上面と接触する部分には未酸化の電極膜17が形成されており、その上部領域には電極膜17が酸化されて形成された可変抵抗体膜18が存在することとなる。なお、本ステップ#7の一例としては、常圧(760Torr)で300℃の条件下で、40分程度の熱酸化処理を施すものとして良い。   In order to realize the variable resistance element 1, it is necessary to leave the first electrode 17a on the bottom surface of the opening 30 as a matter of course at the end of step # 7. Therefore, in this step # 7, the oxidation process is performed under predetermined conditions of the pressure condition, the temperature condition, and the processing time, thereby forming the bottom surface position of the opening 30 (that is, the upper surface position of the wiring layer 12). The electrode film 17 is not completely oxidized, and a partially unoxidized electrode film 17 remains in the region. That is, an unoxidized electrode film 17 is formed on the bottom surface of the opening 30 in contact with the upper surface of the wiring layer 12, and the variable resistor formed by oxidizing the electrode film 17 on the upper region thereof. The body membrane 18 is present. As an example of this step # 7, thermal oxidation treatment may be performed for about 40 minutes at 300 ° C. under normal pressure (760 Torr).

次に、図4(c)に示すように、第2バリア膜19としてのAlOx膜をスパッタ法にて10nm程度全面に堆積する(ステップ#8)。なお、ステップ#6終了後にパターニング処理を行っている場合には、第2バリア膜19が、第2電極17bと可変抵抗体18の上面及び側面、並びに第1絶縁膜13の上面を覆うように形成される。この第2バリア膜19は、可変抵抗体18の上方や側方からの還元種や酸化種の流入を防止する機能を奏する。   Next, as shown in FIG. 4C, an AlOx film as the second barrier film 19 is deposited on the entire surface by sputtering for about 10 nm (step # 8). When the patterning process is performed after step # 6, the second barrier film 19 covers the upper surfaces and side surfaces of the second electrode 17b and the variable resistor 18, and the upper surface of the first insulating film 13. It is formed. The second barrier film 19 has a function of preventing inflow of reducing species and oxidizing species from above and from the side of the variable resistor 18.

次に、図4(d)に示すように、第2絶縁膜20としてのSiO等の絶縁膜をCVD法にて例えば700nm程度成膜し(ステップ#9)、公知のCMP法等による平坦化技術で平坦化する)。 Next, as shown in FIG. 4D, an insulating film such as SiO 2 as the second insulating film 20 is formed by a CVD method, for example, about 700 nm (step # 9), and flattened by a known CMP method or the like. Flattening with the technology).

次に、図4(e)に示すように、公知のコンタクト技術によって配線層12に連絡するコンタクト電極23aと、第2電極17bに連絡するコンタクト電極23bを形成する(ステップ#10)。その後、上層の配線層を形成する。   Next, as shown in FIG. 4E, a contact electrode 23a that communicates with the wiring layer 12 and a contact electrode 23b that communicates with the second electrode 17b are formed by a known contact technique (step # 10). Thereafter, an upper wiring layer is formed.

なお、以上の説明では、フォトレジストを塗布、露光、及び現像する工程や、エッチング後にフォトレジストを除去する工程や、エッチング及びレジスト除去後の洗浄工程などの一般的な工程については省略して記述している。   In the above description, general steps such as a step of applying, exposing, and developing a photoresist, a step of removing the photoresist after etching, and a cleaning step after etching and removing the resist are omitted. is doing.

上記ステップ#1〜#10を経て製造された可変抵抗素子1は、特許文献3あるいは4に記載の方法のように、下部電極と可変抵抗体を形成後、上部電極としての電極膜を可変抵抗体の上面に接触するように成膜するという工程を経ることなく実現できる。すなわち、ステップ#7に係る一の酸化処理によって、一の電極膜から、第1電極17a、第2電極17b、及び可変抵抗体18が形成される。すなわち、この酸化処理の条件を調整することで、可変抵抗体18と第1電極17a間の電気的特性、並びに可変抵抗体18と第2電極17b間の電気的特性を制御することができる。また、可変抵抗体と各電極との界面が雰囲気下に曝されるということもない。これによって、所望の電気的特性を有する可変抵抗素子1を安定的に製造することが可能となる。   In the variable resistance element 1 manufactured through the above steps # 1 to # 10, as in the method described in Patent Document 3 or 4, after forming the lower electrode and the variable resistor, the electrode film as the upper electrode is changed to the variable resistance element. This can be realized without going through a process of forming a film so as to be in contact with the upper surface of the body. That is, the first electrode 17a, the second electrode 17b, and the variable resistor 18 are formed from one electrode film by one oxidation treatment according to Step # 7. That is, by adjusting the conditions for the oxidation treatment, the electrical characteristics between the variable resistor 18 and the first electrode 17a and the electrical characteristics between the variable resistor 18 and the second electrode 17b can be controlled. Further, the interface between the variable resistor and each electrode is not exposed to the atmosphere. This makes it possible to stably manufacture the variable resistance element 1 having desired electrical characteristics.

そして、前述したように、サイドウォール絶縁膜16と第1絶縁膜13の境界、並びにサイドウォール絶縁膜16の底面に第1バリア膜15が形成されているため、可変抵抗体18内への還元種や酸化種の流入を防止でき、抵抗特性を安定化させることができる。この効果は図2に見た通りである。   As described above, since the first barrier film 15 is formed on the boundary between the sidewall insulating film 16 and the first insulating film 13 and on the bottom surface of the sidewall insulating film 16, the reduction into the variable resistor 18 is performed. Inflow of seeds and oxidized species can be prevented, and resistance characteristics can be stabilized. This effect is as seen in FIG.

なお、上記ステップ#1において半導体基板11はトランジスタ回路等が適宜形成されているものとしたが、必ずしも当該回路が形成されている必要はない。   In step # 1, the semiconductor substrate 11 is appropriately formed with a transistor circuit or the like. However, the circuit does not necessarily have to be formed.

また、ステップ#6に係る電極膜17の成膜工程においては、サイドウォール絶縁膜16の側壁上面に成膜する電極膜17の膜厚(すなわち局部薄膜領域における膜厚)を、開口部30の底面(配線層12)の上面や第1絶縁膜13の上面に成膜する電極膜17の膜厚よりも十分薄くするため、コリメートスパッタ、ロングスロースパッタ、イオン化スパッタ等の指向性スパッタ成膜法を使用して成膜することが好ましい。さらに、CVD法とスパッタ法の積層膜を用いることにより可変抵抗体18の膜厚を制御しても良い。   Further, in the film forming process of the electrode film 17 according to Step # 6, the film thickness of the electrode film 17 (that is, the film thickness in the local thin film region) formed on the side wall upper surface of the sidewall insulating film 16 is set to the opening 30. Directional sputter deposition methods such as collimated sputtering, long throw sputtering, and ionization sputtering in order to make the film thickness sufficiently thinner than the electrode film 17 formed on the upper surface of the bottom surface (wiring layer 12) and the upper surface of the first insulating film 13. It is preferable to form a film using Furthermore, the film thickness of the variable resistor 18 may be controlled by using a laminated film of a CVD method and a sputtering method.

また、ステップ#7に係る酸化工程としては、ガス種にO、O、HO、NO、NO等酸素を含んだ分子を用いた熱酸化法の他、プラズマ酸化法或いはイオン注入法等を用いるものとしても構わない。 In addition, as an oxidation process according to Step # 7, in addition to a thermal oxidation method using molecules containing oxygen such as O 2 , O 3 , H 2 O, N 2 O, and NO, a plasma oxidation method or an ion An injection method or the like may be used.

なお、ステップ#6では、電極膜17の一例としてTiN膜を用いたが、Cu、Ni,V、Zn、Nb、Ti、W、Co等の遷移金属、若しくは遷移金属の窒化物で形成することも可能である。このとき、可変抵抗体膜18は、電極膜17として用いられた材料が酸化されることで形成される金属酸化物又は金属酸窒化物で構成される。   In Step # 6, a TiN film is used as an example of the electrode film 17, but it is formed of a transition metal such as Cu, Ni, V, Zn, Nb, Ti, W, Co, or a transition metal nitride. Is also possible. At this time, the variable resistor film 18 is made of a metal oxide or metal oxynitride formed by oxidizing the material used as the electrode film 17.

本発明に係る可変抵抗素子の概略構造図Schematic structure diagram of variable resistance element according to the present invention 本発明に係る可変抵抗素子の効果を説明するためのグラフThe graph for demonstrating the effect of the variable resistance element which concerns on this invention 本発明に係る可変抵抗素子を製造する際の工程断面図の一部Part of a process cross-sectional view when manufacturing a variable resistance element according to the present invention 本発明に係る可変抵抗素子を製造する際の工程断面図の別の一部Another part of process sectional drawing at the time of manufacturing the variable resistance element which concerns on this invention 本発明に係る可変抵抗素子の製造工程を順に示すフローチャートThe flowchart which shows the manufacturing process of the variable resistance element based on this invention in order. 従来構成の可変抵抗素子の概略構造図Schematic structure diagram of variable resistance element with conventional configuration 1T/1R型メモリセルの一構成例を示す等価回路図Equivalent circuit diagram showing one configuration example of 1T / 1R type memory cell 1T/1R型メモリセルの断面模式図Cross-sectional schematic diagram of a 1T / 1R type memory cell 1R型のメモリセルの一構成例を示す等価回路図Equivalent circuit diagram showing one configuration example of 1R type memory cell 1R型メモリセルの断面模式図Cross-sectional schematic diagram of 1R type memory cell 本発明の課題を説明するための可変抵抗素子の概略構造図Schematic structural diagram of a variable resistance element for explaining the problem of the present invention

符号の説明Explanation of symbols

1: 本発明に係る可変抵抗素子
10: 可変抵抗素子
11: 半導体基板
12: 配線層
13: 絶縁膜(第1絶縁膜)
15: バリア膜(第1バリア膜)
15a: 第1バリア部
15b: 第2バリア部
16: サイドウォール絶縁膜
17a: 第1電極
17b: 第2電極
18: 可変抵抗体
19: バリア膜(第2バリア膜)
20: 絶縁膜(第2絶縁膜)
23a,23b: コンタクト電極
30: 開口部
101: 上部電極
102: 可変抵抗体
103: 下部電極
104: メモリセルアレイ
106: ワード線デコーダ
107: ソース線デコーダ
111: 半導体基板
112: 素子分離領域
113: ゲート絶縁膜
114: ゲート電極
115: ドレイン拡散領域
116: ソース拡散領域
117: コンタクトプラグ
118: 下部電極
119: 可変抵抗体
120: 上部電極
121: コンタクトプラグ
123: ビット線配線
124: ソース線配線
131: メモリセルアレイ
132: ビット線デコーダ
133: ワード線デコーダ
141: 下部電極配線
142: 可変抵抗体
143: 上部電極配線
BL1〜BLm: ビット線
R: 可変抵抗素子
SL1〜SLn: ソース線
T: 選択トランジスタ
WL1〜WLn: ワード線

1: Variable resistance element according to the present invention 10: Variable resistance element 11: Semiconductor substrate 12: Wiring layer 13: Insulating film (first insulating film)
15: Barrier film (first barrier film)
15a: first barrier part 15b: second barrier part 16: sidewall insulating film 17a: first electrode 17b: second electrode 18: variable resistor 19: barrier film (second barrier film)
20: Insulating film (second insulating film)
23a, 23b: contact electrode 30: opening 101: upper electrode 102: variable resistor 103: lower electrode 104: memory cell array 106: word line decoder 107: source line decoder 111: semiconductor substrate 112: element isolation region 113: gate insulation Film 114: Gate electrode 115: Drain diffusion region 116: Source diffusion region 117: Contact plug 118: Lower electrode 119: Variable resistor 120: Upper electrode 121: Contact plug 123: Bit line wiring 124: Source line wiring 131: Memory cell array 132: Bit line decoder 133: Word line decoder 141: Lower electrode wiring 142: Variable resistor 143: Upper electrode wiring BL1 to BLm: Bit line R: Variable resistance element SL1 to SLn: Source line T: Selection Transistors WL1-WLn: Word line

Claims (5)

半導体基板上において、前記基板面に垂直な方向に貫通する開口部を有して形成された第1絶縁膜と、
前記開口部内において前記第1絶縁膜の側壁に接して形成された第1バリア部、並びに前記開口部の底面上において外周から内側に向かって環状に形成された第2バリア部、を備える第1バリア膜と、
前記第2バリア部の上面及び前記開口部の内側に係る前記第1バリア部の側壁に接し、底面に向かうほど膜厚が拡がるように形成されたサイドウォール絶縁膜と、
前記開口部の底面上に、少なくとも一部が前記第2バリア部に囲まれるように形成された第1電極と、
前記第1バリア部側に位置する前記サイドウォール絶縁膜の一部上面、前記第1バリア部の上面、及び前記第1絶縁膜の上面にわたって形成された第2電極と、
前記第1電極の上面、前記第2電極が形成されていない前記サイドウォール絶縁膜の一部上面、及び前記第2電極の上面にわたって形成されることで、前記第1電極と前記第2電極とを分断する可変抵抗体と、
前記可変抵抗体の上面に形成された第2バリア膜と、を備え、
前記第1電極と前記第2電極の間に電圧パルスが印加されることで前記両電極間の電気抵抗が変化し、
前記第1バリア膜及び前記第2バリア膜は、
前記可変抵抗体の還元種との還元反応、及び前記可変抵抗体の酸化種との酸化反応の少なくとも何れか一方の反応を抑制するために、前記還元種または前記酸化種またはこれらの双方の前記可変抵抗体への拡散を阻止する膜で構成されることを特徴とする可変抵抗素子。
A first insulating film formed on the semiconductor substrate and having an opening penetrating in a direction perpendicular to the substrate surface;
A first barrier portion formed in contact with the side wall of the first insulating film in the opening, and a second barrier portion formed in an annular shape from the outer periphery toward the inside on the bottom surface of the opening. A barrier film;
A sidewall insulating film formed so as to be in contact with the upper surface of the second barrier section and the side wall of the first barrier section on the inner side of the opening and to increase in thickness toward the bottom surface;
A first electrode formed on the bottom surface of the opening so as to be at least partially surrounded by the second barrier;
A second electrode formed over a partial upper surface of the sidewall insulating film located on the first barrier portion side, an upper surface of the first barrier portion, and an upper surface of the first insulating film;
The first electrode and the second electrode are formed over the upper surface of the first electrode, the partial upper surface of the sidewall insulating film where the second electrode is not formed, and the upper surface of the second electrode. A variable resistor that divides
A second barrier film formed on the upper surface of the variable resistor,
By applying a voltage pulse between the first electrode and the second electrode, the electrical resistance between the electrodes changes,
The first barrier film and the second barrier film are:
In order to suppress at least one of the reduction reaction of the variable resistor with the reducing species and the oxidation reaction of the variable resistor with the oxidizing species, the reducing species or the oxidizing species or both of the above A variable resistance element comprising a film that prevents diffusion to a variable resistor.
前記第1バリア膜及び前記第2バリア膜は、AlまたはTiを含む酸化物で構成されることを特徴とする請求項1に記載の可変抵抗素子。   The variable resistance element according to claim 1, wherein the first barrier film and the second barrier film are made of an oxide containing Al or Ti. 前記第2電極は、前記第1絶縁膜の一部上面に形成されており、
前記第2バリア膜は、前記第2電極の上面に位置する前記可変抵抗体の上面及び外側面、前記第2電極の外側面、並びに、上面に前記第2電極が形成されていない前記第1絶縁膜の上面にわたって形成されることを特徴とする請求項1または2に記載の可変抵抗素子。
The second electrode is formed on a partial upper surface of the first insulating film,
The second barrier film includes an upper surface and an outer surface of the variable resistor located on an upper surface of the second electrode, an outer surface of the second electrode, and the first electrode on which the second electrode is not formed. The variable resistance element according to claim 1, wherein the variable resistance element is formed over an upper surface of the insulating film.
請求項1に記載の可変抵抗素子の製造方法であって、
絶縁膜を成膜後、前記開口部を形成することで前記第1絶縁膜を形成する工程と、
その後に、前記開口部の底面及び内側面を覆うように、前記開口部を完全には充填しない膜厚条件下で前記還元種または前記酸化種またはこれらの双方の拡散を防止する拡散防止性を備えたバリア膜を成膜する工程と、
その後に、前記バリア膜の上面に、前記開口部を完全には充填しない膜厚条件下で絶縁膜を成膜した後、前記開口部の一部底面が現れるまで当該絶縁膜と前記バリア膜に対してエッチバックを行うことで、前記第1バリア膜及び前記サイドウォール絶縁膜を形成する工程と、
その後に、前記サイドウォール絶縁膜に囲まれた領域を完全には充填しない膜厚条件下で、露出された前記開口部の底面、前記開口部内側に係る前記サイドウォール絶縁膜の側壁、及び前記第1絶縁膜の上面にわたって電極膜を成膜することで、前記開口部内側に係る前記サイドウォール絶縁膜の側壁の少なくとも一部に局部薄膜領域を有する電極膜を形成する工程と、
その後に、酸化処理を行って、少なくとも前記局部薄膜領域を酸化させることで、酸化されて前記可変抵抗体に変化した前記局部薄膜領域によって前記開口部の底面側に形成されている前記電極膜と前記局部薄膜領域より外側の領域に形成されている前記電極膜とを分断して前記第1電極及び前記第2電極を形成する工程と、
その後に、少なくとも前記可変抵抗体の上面を覆うように前記拡散防止性を備えたバリア膜を成膜することで前記第2バリア膜を形成する工程と、を有することを特徴とする可変抵抗素子の製造方法。
It is a manufacturing method of the variable resistance element according to claim 1,
Forming the first insulating film by forming the opening after forming the insulating film;
Thereafter, a diffusion preventing property for preventing diffusion of the reducing species or the oxidizing species or both of them under a film thickness condition that does not completely fill the opening so as to cover the bottom surface and the inner surface of the opening. Forming a barrier film provided; and
Thereafter, an insulating film is formed on the upper surface of the barrier film under a film thickness condition that does not completely fill the opening, and then the insulating film and the barrier film are formed until a partial bottom surface of the opening appears. Performing etch back on the first barrier film and the sidewall insulating film; and
Thereafter, under a film thickness condition that does not completely fill the region surrounded by the sidewall insulating film, the exposed bottom surface of the opening, the sidewall of the sidewall insulating film on the inside of the opening, and the Forming an electrode film over the upper surface of the first insulating film, thereby forming an electrode film having a local thin film region on at least a part of the side wall of the sidewall insulating film on the inside of the opening;
Thereafter, an oxidation treatment is performed to oxidize at least the local thin film region, and the electrode film formed on the bottom surface side of the opening by the local thin film region that has been oxidized and changed into the variable resistor; Dividing the electrode film formed in a region outside the local thin film region to form the first electrode and the second electrode;
And subsequently forming the second barrier film by forming the barrier film having the diffusion preventing property so as to cover at least the upper surface of the variable resistor. Manufacturing method.
前記電極膜を形成後、前記酸化処理を行う前に前記電極膜に対してパターニング処理を行う工程を有し、
前記酸化処理終了後、前記可変抵抗体の上面及び側面、前記第1電極の側面、並びに前記第1電極が形成されていない前記第1絶縁膜の上面にわたって前記拡散防止性を備えたバリア膜を成膜することで前記第2バリア膜を形成することを特徴とする請求項4に記載の可変抵抗素子の製造方法。
After forming the electrode film, before performing the oxidation treatment, having a step of patterning the electrode film,
After completion of the oxidation treatment, a barrier film having the anti-diffusion property over the upper surface and side surface of the variable resistor, the side surface of the first electrode, and the upper surface of the first insulating film where the first electrode is not formed. The method of manufacturing a variable resistance element according to claim 4, wherein the second barrier film is formed by forming a film.
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