JP2010154270A - Ｐｌｌ回路、及び無線機 - Google Patents

Abstract

【課題】 位相誤差の小さい、発振信号の精度が高いＰＬＬ回路及び無線機を提供する。
【解決手段】 第一差動信号を生成する第一発振部と、前記第一差動信号を９０度の位相差をもつ第二差動信号を生成する第二発振部と、を有する電圧制御発振器と、前記第一及び第二差動信号に基づく第三差動信号の位相と、基準信号の位相とを比較する位相比較器と、前記位相比較器の比較結果に基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、を具備することを特徴とするＰＬＬ回路。
【選択図】 図１

Description

本発明は、ＰＬＬ回路及び無線機に関する。

無線機における直交変復調器の局部発振器に、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いる方法が知られている。一般に、直交変復調器の局部発振器では、移相器を用いることで、ＰＬＬ回路の出力信号及び該出力信号と９０度の位相差をもつ信号を生成する。

このように、９０度の位相差をもつ局部発振信号を生成する場合、移相器を用いる必要がある。移相器の精度が悪いと局部発振器の位相誤差が大きくなるという問題があった。

そこで、一対の電圧制御発振回路をクロスカップリングさせることで１つの電圧制御発振器で４相の発信信号（９０度の位相差をもつ差動信号）を出力するＱＶＣＯ（Ｑｕａｄｒａｔｕｒｅ ｖｏｌｔａｇｅ ｃｏｎＭｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）を用いたＰＬＬ回路が提案されている（例えば、非特許文献１参照。）。

非特許文献１に開示されるＰＬＬ回路は、発振器としてＱＶＣＯを用いることで、移相器を用いることなく、４相の発信信号を出力することができる。
ＩＥＥＥ Ｂｉｏｍｅｄｉｃａｌ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｃｏｎｆｅｒｅｎｃｅ， ２００７． ｐｐ． ６３−６６

しかしながら、上述した非特許文献１に記載されるＰＬＬ回路では、ＱＶＣＯから出力される４相の発振信号のうち１つを分周して、位相周波数比較器へフィードバックしていた。このように４相の出力信号のうちの１つ（ここでは、Ｑ−の発振信号とする。）を分周器へ入力すると、分周器と接続された出力端子、すなわちＱ−の発振信号を出力する出力端子Ａの負荷条件と、分周器と接続されていない残りの発振信号の出力端子Ｂ〜Ｄの負荷条件が異なってしまう。

従って、出力端子Ａから出力される発振信号と、出力端子Ｂ〜Ｄから出力される発振信号との位相差、振幅差が大きくなる。すなわち、フィードバックされる信号と、実際の出力信号との差が大きくなることから、ＰＬＬ回路から出力される発振信号が、所望の位相差とずれてしまうという問題が発生する。

そこで、本発明は上記問題点を解決するためになされたものであり、位相誤差の小さい、すなわち発振信号の精度が高いＰＬＬ回路及び無線機の提供を目的とする。

上記目的を達成するために、本発明のＰＬＬ回路は、第一差動信号を生成する第一発振部と、前記第一差動信号と９０度の位相差をもつ第二差動信号を生成する第二発振部と、を有する電圧制御発振器と、前記第一及び第二差動信号に基づく第三差動信号の位相と、基準信号の位相とを比較する位相比較器と、前記位相比較器の比較結果に基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、を具備することを特徴とする。

また、本発明の無線機は、無線信号を受信するアンテナと、前記無線信号を増幅し、増幅信号を生成する増幅器と、上述したＰＬＬ回路と、前記第一差動信号と前記増幅信号とを乗算し、第一受信信号を生成する第一ミキサ回路と、前記第二差動信号と前期増幅信号とを乗算し、第二受信信号を生成する第二ミキサ回路と、を備えることを特徴とする。

本発明によると、位相誤差の小さい、すなわち発振信号の精度が高いＰＬＬ回路及び無線機を提供することができる。

以下、本発明の実施例を、図面を参照して説明する。

図１乃至図５を用いて本発明の第１の実施例を説明する。図１本実施例に係るＰＬＬ回路１００のブロック図である。

図１に示すＰＬＬ回路１００は、位相比較器（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１１０と、チャージポンプ（ＣＰ：Ｃｈａｒｇｅ ｐｕｍｐ）１２０と、ループフィルタ（ＬＦ：ＬｏｏＰ Ｆｉｌｔｅｒ）１３０と、発振器（ＱＶＣＯ：Ｑｕａｄｒａｔｕｒｅ ｖｏｌｔａｇｅ ｃｏｎＭｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）１４０と、加算器１５０−１，１５０−２と分周器（ＤＩＶ：Ｄｉｖｉｄｅｒ）１６０と、を有している。

位相比較器１１０は、図示しない基準信号発振器（ＴＣＸＯ）が出力する基準信号（ＲＥＦ）と、分周器１６０の出力する信号とを比較し、比較結果に基づいて後段のチャージポンプ１２０を制御するパルス信号を出力する機能を有する。図１に示す例では、位相比較器１１０は、基準信号（ＲＥＦ）と分周器１６０により分周された発振器１４０の発振信号との位相差情報（進みと遅れ・絶対量）に基づいてチャージポンプ１２０を制御するパルス信号を生成する。

図２を用いて、チャージポンプ１２０の一例を説明する。チャージポンプ１２０は、電流源ＩＣ１，ＩＣ２、および各電流源ＩＣ１、ＩＣ２をオン・オフする電流制御スイッチＳＷ１，ＳＷ２を有している。

電流源ＩＣ１は、一端が電源と接続され、他端が電流源ＩＣ２，およびループフィルタ１３０に接続されており、ループフィルタ１３０に向けて電流を供給する機能を有する。また、電流源ＩＣ２は、一端が電流源ＩＣ１の他端およびループフィルタ１３０に接続され、他端がグランドに接続されており、ループフィルタ１３０から電流を吸い出す（引き出す）機能を有する。

例えば、位相比較器１１０による位相比較の結果、発振器１４０の位相が進んでいる場合、位相比較器１１０は、スイッチＳＷ１をオンとするような制御を行う。また、発振器１４０の位相が遅れている場合、位相比較器１１０は、スイッチＳＷ２がオンとなるような制御を行う。すなわち、発振器１４０の位相が進んでおり、スイッチＳＷ１がオンとなると、電流源ＩＣ１が動作し、チャージポンプ１２０全体としては制御電流を供給する動作を行う。また、発振器１４０の位相が遅れており、スイッチＳＷ２がオンとなると、電流源ＩＣ２が動作し、チャージポンプ１２０全体としては、制御電流を吸い出す（引き出す）動作を行う。

このようにチャージポンプ１２０は、位相比較器１１０の位相比較結果に基づき、発振器１４０に向けて正または負の制御電流信号を供給する（制御電流を供給する／引き出す）作用を有する。

次に、図３を用いてループフィルタ１３０の一例を示す。図３のループフィルタ１３０は、直列接続された抵抗ＲおよびキャパシタＣを備えており、チャージポンプ１２０が出力する制御電流信号を平滑化して発振器１４０の制御電圧信号を生成するローパスフィルタ（ＬＰＦ）である。

抵抗Ｒの一端はチャージポンプ１２０の出力と接続され、他端はキャパシタＣの一端と接続されている。キャパシタＣの他端はグランドと接続されている。

ループフィルタ１３０は、チャージポンプ１２０から供給された正負の制御電流を制御電圧に変換し制御電圧信号を生成する。また、ループフィルタ１３０は、チャージポンプ１２０内のスイッチングノイズ、クロックノイズや熱雑音等を除去する役割も持つ。

図４を用いて、発振器１４０の一例を説明する。図４に示す発振器１４０は、直角位相信号（Ｉ＋，Ｉ−，Ｑ＋，Ｑ−）を生成するＱＶＣＯ（Ｑｕａｄｒａｔｕｒｅ ｖｏｌｔａｇｅ ｃｏｎＭｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）と呼ばれる電圧制御発振器である。具体的には、発振器１４０は、Ｉ＋，Ｉ−信号を出力する第一発振部Ｉ−ＶＣＯおよびＱ＋，Ｑ−信号を出力する第二発振部Ｑ−ＶＣＯを有している。

第一発振部Ｉ−ＶＣＯは、第一出力端子Ｐ１，第二出力端子Ｐ２と、入力端子Ｖｃｏｎと、インダクタＬ_Ｉ１，Ｌ_Ｉ２と、可変容量Ｃ_Ｉ１，Ｃ_Ｉ２と、ｎＭＯＳトランジスタＭ_Ｉ１〜Ｍ_Ｉ４と、電流源ＩＣ_Ｉと、を備えている。

インダクタＬ_Ｉ１，Ｌ_Ｉ２と、可変容量Ｃ_Ｉ１，Ｃ_Ｉ２と、が並列に接続されている。すなわちインダクタＬ_Ｉ１は、一端が可変容量Ｃ_Ｉ１の一端と接続されており、他端がインダクタＬ_Ｉ２の一端および電源（Ｖｄｄ）に接続されている。インダクタＬ_Ｉ１，Ｌ_Ｉ２と、可変容量Ｃ_Ｉ１，Ｃ_Ｉ２とで第一共振部を構成している。可変容量Ｃ_Ｉ１の他端が、可変容量Ｃ_Ｉ２の一端および入力端子Ｖｃｏｎに接続されている。インダクタＬ_Ｉ２の他端と可変容量Ｃ_Ｉ２の他端とが接続されている。なお、入力端子Ｖｃｏｎは、ループフィルタ１３０の出力端子に接続される。

ｎＭＯＳトランジスタＭ_Ｉ１，Ｍ_Ｉ３は、各ドレイン端子がインダクタＬ_Ｉ１の一端および可変容量Ｃ_Ｉ１の一端と接続しており、各ソース端子が電流源ＩＣ_Ｉの一端と接続されている。またｎＭＯＳトランジスタＭ_Ｉ３のゲート端子は、後述する第二発振部Ｑ−ＶＣＯの第四出力端子Ｐ４と接続されている。ｎＭＯＳトランジスタＭ_Ｉ１のゲート端子は、ｎＭＯＳトランジスタＭ_Ｉ２，Ｍ_Ｉ４のドレイン端子、すなわちＩ−ＶＣＯの第二出力端子Ｐ２と接続されている。

ｎＭＯＳトランジスタＭ_Ｉ２，Ｍ_Ｉ４は、各ドレイン端子がインダクタＬ_Ｉ２の一端および可変容量Ｃ_Ｉ２の一端と接続しており、各ソース端子が電流源ＩＣ_Ｉの一端と接続されている。またｎＭＯＳトランジスタＭ_Ｉ４のゲート端子は、後述する第二発振部Ｑ−ＶＣＯの第三出力端子Ｐ３と接続されている。ｎＭＯＳトランジスタＭ_Ｉ２のゲート端子は、ｎＭＯＳトランジスタＭ_Ｉ１，Ｍ_Ｉ３のドレイン端子、すなわちＩ−ＶＣＯの第一出力端子Ｐ１と接続されている。

また、電流源ＩＣ_Ｉは、一端がｎＭＯＳトランジスタＭ_Ｉ１〜Ｍ_Ｉ４に接続されており、他端がグランドに接続されている。

発振回路Ｑ−ＶＣＯは、第三出力端子Ｐ３，第四出力端子Ｐ４と、入力端子Ｖｃｏｎと、インダクタＬ_Ｑ１，Ｌ_Ｑ２と、可変容量Ｃ_Ｑ１，Ｃ_Ｑ２と、ｎＭＯＳトランジスタＭ_Ｑ１〜Ｍ_Ｑ４と、電流源ＩＣ_Ｑと、を備えている。

インダクタＬ_Ｑ１，Ｌ_Ｑ２と、可変容量Ｃ_Ｑ１，Ｃ_Ｑ２と、が並列に接続されている。すなわちインダクタＬ_Ｑ１は、一端が可変容量Ｃ_Ｑ１の一端と接続されており、他端がインダクタＬ_Ｑ２の一端および電源に接続されている。インダクタＬ_Ｑ１，Ｌ_Ｑ２と、可変容量Ｃ_Ｑ１，Ｃ_Ｑ２とで第二共振部を構成している。可変容量Ｃ_Ｑ１の他端が、可変容量Ｃ_Ｑ２の一端および入力端子Ｖｃｏｎに接続されている。インダクタＬ_Ｑ２の他端と可変容量Ｃ_Ｑ２の他端とが接続されている。なお、入力端子Ｖｃｏｎは、ループフィルタ１３０の出力端子に接続される。

ｎＭＯＳトランジスタＭ_Ｑ１，Ｍ_Ｑ３は、各ドレイン端子がインダクタＬ_Ｑ１の一端および可変容量Ｃ_Ｑ１の一端と接続しており、各ソース端子が電流源ＩＣ_Ｑの一端と接続されている。またｎＭＯＳトランジスタＭ_Ｑ３のゲート端子は、第一発振部Ｉ−ＶＣＯの第一出力端子Ｐ１と接続されている。ｎＭＯＳトランジスタＭ_Ｑ１のゲート端子は、ｎＭＯＳトランジスタＭ_Ｑ２，Ｍ_Ｑ４のドレイン端子、すなわちＱ−ＶＣＯの第四出力端子Ｐ４と接続されている。

ｎＭＯＳトランジスタＭ_Ｑ２，Ｍ_Ｑ４は、各ドレイン端子がインダクタＬ_Ｑ２の一端および可変容量Ｃ_Ｑ２の一端と接続しており、各ソース端子が電流源ＩＣ_Ｑの一端と接続されている。またｎＭＯＳトランジスタＭ_Ｑ４のゲート端子は、第一発振部Ｉ−ＶＣＯの第二出力端子Ｐ２と接続されている。ｎＭＯＳトランジスタＭ_Ｑ２のゲート端子は、ｎＭＯＳトランジスタＭ_Ｑ１，Ｍ_Ｑ３のドレイン端子、すなわちＱ−ＶＣＯの第三出力端子Ｐ３と接続されている。

また、電流源ＩＣ_Ｑは、一端がｎＭＯＳトランジスタＭ_Ｑ１〜Ｍ_Ｑ４に接続されており、他端がグランドに接続されている。

以下、第一発振部Ｉ−ＶＣＯの各構成要素の作用について説明する。第二発振部Ｑ−ＶＣＯの各構成要素の作用は、第一発振部Ｉ−ＶＣＯとほぼ同じであるため説明を省略する。

まず、第一発振部Ｉ−ＶＣＯでは、インダクタＬ_Ｉ１，Ｌ_Ｉ２と可変容量Ｃ_Ｉ１，Ｃ_Ｉ２とが並列に接続されており、これらの並列回路は、ＬＣ共振回路（第一共振部）として動作する。第一共振部は、インダクタＬ_Ｉ１，Ｌ_Ｉ２のインダクタンスや可変容量Ｃ_Ｉ１，Ｃ_Ｉ２の容量値によって決まる共振周波数の交流信号を発振する。この交流信号は、出力端子Ｐ１，Ｐ２から出力される。出力端子Ｐ１，Ｐ２から出力される交流信号は、互いに逆相の信号となっている。

ｎＭＯＳトランジスタＭ_Ｉ１，Ｍ_Ｉ２は、インダクタＬ_Ｉ１，Ｌ_Ｉ２，可変容量Ｃ_Ｉ１，Ｃ_Ｉ２で構成される第一共振部の負性抵抗として動作する。ｎＭＯＳトランジスタＭ_Ｉ１，Ｍ_Ｉ２が、第一共振部での損失を補償することで、第一共振部の発振が継続する。

ここで、発振器１４０では、第一発振部Ｉ−ＶＣＯの出力端子Ｐ１，Ｐ２が第二発振部Ｑ−ＶＣＯのｎＭＯＳトランジスタＭ_Ｑ２，Ｍ_Ｑ４のゲート端子と接続されている。第二発振部Ｑ−ＶＣＯの出力端子Ｐ３，Ｐ４が第一発振部Ｉ−ＶＣＯのｎＭＯＳトランジスタＭ_Ｉ２，Ｍ_Ｉ４のゲート端子と接続されている。すなわち、第一発振部Ｉ−ＶＣＯのｎＭＯＳトランジスタＭ_Ｉ２，Ｍ_Ｉ４のゲート端子には、それぞれＱ−信号、Ｑ＋信号が印加される。第二発振部Ｑ−ＶＣＯのｎＭＯＳトランジスタＭ_Ｑ２，Ｍ_Ｑ４のゲート端子には、それぞれＩ＋信号、Ｉ−信号が印加される。

このように、第一、第二発振部の出力端子及びトランジスタのゲート端子とをクロスカップリングすることで、第一発振部Ｉ−ＶＣＯの出力信号と第一発振部Ｑ−ＶＣＯの出力信号との位相を９０度ずらすことができる。すなわち、第一発振部Ｉ−ＶＣＯから出力される差動の発振信号（第一差動信号）Ｉ＋、Ｉ−と、第二発振部Ｑ−ＶＣＯから出力される差動の発振信号（第二差動信号）Ｑ＋、Ｑ−との位相差が９０度となる。例えば、図５に示すようなＩ＋，Ｉ−，Ｑ＋，Ｑ−の４相信号が、出力端子Ｐ１〜Ｐ４からそれぞれ出力される。

図１に戻る。加算器１５０−１は、発振器１４０の出力端子Ｐ１，Ｐ３から出力されるＩ＋信号およびＱ＋信号を加算して、加算信号を分周器へ出力する。加算器１５０−２は、発振器１４０の出力端子Ｐ２，Ｐ４から出力されるＩ−信号およびＱ−信号を加算して、加算信号を分周器１６０へ出力する。

図５に、加算器１５０−１，１５０−２の入力信号波形および出力信号波形を示す。図５に示すように、Ｉ＋信号およびＱ＋信号を加算した加算信号と、Ｉ−信号およびＱ−信号を加算した加算信号とは互いに逆相の信号となる。以後、Ｉ＋信号およびＱ＋信号の加算結果を正相加算信号と称し、Ｉ−信号およびＱ−信号を加算した結果を逆相加算信号と称する。

分周器１６０は、加算器１５０−１，１５０−２から入力される加算信号を所定の分周比で分周して位相比較器１１０へ出力する。

次に、本実施例にかかるＰＬＬ回路の動作を説明する。発振器１４０から出力される４相の発振信号（Ｉ＋信号、Ｉ−信号、Ｑ＋信号、Ｑ−信号）は、Ｉ＋信号およびＱ＋信号が加算器１５０−１で加算され正相加算信号として、分周器１６０へと送られる。また、Ｉ−信号およびＱ−信号は、加算器１５０−２で加算され、逆相加算信号として、分周器１６０へと送られる。なお、正相加算信号と逆相加算信号とをあわせて第三差動信号と称する。

正相および逆相加算信号は、いずれも分周器１６０にて所定の分周比で分周される。この分周比は、比較対象となるＴＣＸＯ（図示せず）の周波数に基づいて決定される。分周器１６０の出力である分周信号は、位相比較器１１０へと入力される。

位相比較器１１０では、分周信号と、ＴＣＸＯ（図示せず）が出力する基準信号とが比較される。比較結果、分周信号の位相が基準信号より進んでいる、すなわち発振器１４０の発振信号の位相が所望の位相より進んでいる場合、位相比較器１１０は、チャージポンプ１２０のスイッチＳＷ１をオンするための制御信号を出力する。一方、分周信号の位相が基準信号より遅れている、すなわち発振器１４０の発振信号の位相が所望の位相より遅れている場合、位相比較器１１０は、チャージポンプ１２０のスイッチＳＷ２をオンとするための制御信号を出力する。

この制御信号によって、チャージポンプ１２０のスイッチＳＷ１またはスイッチＳＷ２のいずれかがオンとなる。スイッチＳＷ１がオンとなる（発振信号の位相が進んでいる）場合、電流源ＩＣ１が動作し、チャージポンプ１２０は、ループフィルタ１３０に制御電流を供給する。すなわち、チャージポンプ１２０は、ループフィルタ１３０に正の制御電流信号を供給する。スイッチＳＷ２がオンとなる（発振信号の位相が遅れている）場合、電流源ＩＣ２が動作し、ループフィルタ１３０から制御電流を引き出す。すなわち、チャージポンプ１２０は、ループフィルタ１３０に負の制御電流信号を供給する。

チャージポンプ１２０から供給される正または負の制御電流信号は、ループフィルタ１３０にて、平滑化され、制御電圧信号に変換されて、発振器１４０に供給される。

制御電圧信号に応じて、発振器１４０の可変容量Ｃ_Ｉ１，Ｃ_Ｉ２，Ｃ_Ｑ１，Ｃ_Ｑ２の容量値が制御される。これにより、発振器１４０の発振周波数が制御され、所望の発振信号が得られる。

以上のように第１の実施例によれば、発振器１４０から出力される４相の発振信号のうち、Ｉ＋信号およびＱ＋信号を加算し、Ｉ−信号およびＱ−信号を加算することで、発振器１４０の出力端子の負荷条件をほぼ同一とすることができ、発振信号の位相誤差、振幅誤差を小さくすることができる。

例えば、４相の発振信号のうち、いずれか１つ（例えばＩ＋信号）のみ分周器１６０にフィードバックする構成とした場合、Ｉ＋信号の出力端子に発生する寄生容量（または寄生抵抗）の値が他の出力端子に発生する寄生容量（または寄生抵抗）の値と異なってしまう。このため、Ｉ＋信号の位相・振幅値と、残りの３相の発振信号との位相・振幅値との間に差異が生じる。

一方、本実施例にかかるＰＬＬ回路１００では、４相すべての発振信号を分周器１６０にフィードバックする構成としている。そのため、発振器１４０の出力端子に発生する寄生容量（または寄生抵抗）の値を、ほぼ等しくすることができる。これにより、４相の発振信号の各位相・振幅値との間の差異を小さくできるため、発振信号を精度よく出力することができる。

次に、図６乃至図８を用いて本発明の第２の実施例を説明する。本実施例では、発振器２４０の発振信号（第一差動信号及び第二差動信号）を２乗した２乗信号（第三差動信号）を分周器へ出力している点で第１の実施例と異なる。

図６は、本実施例にかかるＰＬＬ回路２００のブロック図である。図６に示すＰＬＬ回路２００の構成および動作は、加算器１５０−１，１５０−２を有していない点及び発振器２４０の構成を除き図１に示すＰＬＬ回路１００と同様であるため、同一符号を付し、説明を省略する。

発振器２４０は、図１の発振器１４０と同様に４相の発振信号（第一差動信号（Ｉ＋，Ｉ−）、第二差動信号（Ｑ＋，Ｑ−））を出力するとともに、Ｉ＋信号またはＩ−信号の２乗信号Ｉｃ、Ｑ＋信号またはＱ−の２乗信号Ｑｃを出力する。

以下、図７を用いて発振器２４０の詳細について説明する。図７に示す発振器２４０は、電流源ＣＩ_Ｉの一端に第五出力端子Ｐ５を、電流源ＣＩ_Ｑの一端に第六出力端子Ｐ６を設けている点を除き、図４に示す発振器１４０と同じ構成であるため、詳細な説明は省略する。

発振器２４０は、第一発振部Ｉ−ＶＣＯの第五出力端子Ｐ５および第二発振部Ｑ−ＶＣＯの出力端子Ｐ６を設けることで、発振信号の２倍の周波数をもつ２次高調波信号、すなわち２乗信号Ｉｃ，Ｑｃを得る。

図８に、各出力端子から出力される信号の波形を示す。第一出力端子Ｐ１から出力されるＩ＋信号を正弦波とすると、第二出力端子Ｐ２からはＩ＋信号と逆相の信号（Ｉ−信号）が出力される。また、第五出力端子Ｐ５からは、Ｉ＋信号の２倍の周波数の信号、すなわちＩ＋信号の２次高調波（２乗信号Ｉｃ）が出力される。なお、２乗信号Ｉｃは、Ｉ−信号の２次高調波信号でもある。

第三出力端子Ｐ３からは、Ｉ＋信号と９０度位相がずれたＱ＋信号が出力される。第四出力端子Ｐ４からは、Ｑ＋信号と逆相の信号（Ｑ−信号）が出力される。また、第五出力端子Ｐ６からは、Ｑ＋信号の２倍の周波数の信号、すなわちＱ＋信号の２次高調波（２乗信号Ｑｃ）が出力される。なお、２乗信号Ｑｃは、Ｑ−信号の２次高調波信号でもある。

第五出力端子Ｐ５から出力される２乗信号Ｉｃは、第六出力端子Ｐ６から出力される２乗信号Ｑｃと逆相の信号となる。従って、２乗信号Ｉｃおよび２乗信号Ｑｃを第三差動信号と称する。

本実施例では、発振器２４０の第一発振部Ｉ−ＶＣＯ，第二発振部Ｑ−ＶＣＯの電流源ＩＣ_Ｉ，ＩＣ_Ｑの各一端に出力端子を設け、２乗信号Ｉｃ，Ｑｃを分周器１６０へ入力する。なお、分周器１６０へ入力する信号の周波数が、図１のＰＬＬ回路１００と異なるが、この場合は、分周器１６０の分周比を調整することで、図１のＰＬＬ回路１００の分周信号と同じ周波数（位相）の分周信号が得られる。

本実施例では、第一及び第二発振部が有するトランジスタＭＩ１〜ＭＩ４，ＭＱ１〜ＭＱ４のソース端子から２乗信号を取り出す場合について示しているが、インダクタＬＩ１，ＬＩ２の接続点から２乗信号Ｉｃを、インダクタＬＱ１，ＬＱ２の接続点から２乗信号Ｑｃを取り出すことができる。

以上のように第２の実施例によれば、第１の実施例と同様の効果が得られるとともに、発振器２４０に新たな出力端子を設けることで、第１の実施例で必要であった加算器を省略することが可能となり、回路面積を削減することができる。また、発振信号の出力端子と加算器を接続していないので、発振信号の出力端子に発生する寄生容量（寄生抵抗）の値を小さくすることができる。

なお、本実施例では、分周器へ出力する信号を２次高調波信号である２乗信号Ｉｃ、Ｑｃとしたが、高次高調波信号であれば２次高調波信号に限られない。第五出力端子、第六出力端子には、２次高調波信号以外にも高次高調波信号が含まれている。フィルタを用いることで高次高調波信号を取り出すことができるので、２次高調波信号の代わりに２次以外の高次高調波信号を分周器へ出力してもよいが、２次高調波信号の信号振幅は、他の高次高調波信号の信号振幅よりも大きいため、本実施例では、２次高調波信号を分周器へ出力する例を示している。

次に、図９を用いて第３の実施例について説明する。本実施例では、図１に示すＰＬＬ回路を用いた無線機３００について説明する。本実施例にかかる無線機３００は、アンテナ３１１，３１２と、バンドパスフィルタ３２１，３２２と、低雑音増幅器３３１と、パワーアンプ３３２と、ミキサ３４１〜３４４と、ローパスフィルタ３５１〜３５４とＰＬＬ回路１００とを有している。

本実施例にかかる無線機３００の受信回路について説明する。

アンテナ３１１は、無線機３００の通信相手が送信する無線信号を受信する。バンドパスフィルタ３２１は、アンテナ３１１が受信した無線信号から所望の帯域のＲＦ信号を抽出する。

低雑音増幅器３３１は、バンドパスフィルタ３２１で抽出されたＲＦ信号を増幅する。ミキサ３４１は、低雑音僧服器３３１で増幅された増幅信号と、ＰＬＬ回路１００から出力されるＩ＋信号およびＩ−信号とを乗算し、ＢＢ（ベースバンド）信号（第一受信信号）を生成する。ミキサ３４２は、低雑音僧服器３３１で増幅された増幅信号と、ＰＬＬ回路１００から出力されるＱ＋信号およびＱ−信号を乗算し、ＢＢ（ベースバンド）信号（第二受信信号）を生成する。

ローパスフィルタ３５１，３５２は、ミキサ３４１，３４２で生成されたＢＢ信号からそれぞれ所望の帯域の信号を抽出し、Ｉ−ｃｈ信号およびＱ−ｃｈ信号を生成する。このＩ−ｃｈ信号、Ｑ−ｃｈ信号に対して、それぞれＡ／Ｄ変換、復調等の信号処理が行われ、所望の送信データに変換される。この後段の信号処理については、説明を省略する。

続いて、無線機３００の送信回路について説明する。図示しないが、無線機３００の通信相手に送信する送信データは、変調、Ｄ／Ａ変換等の信号処理が行われ、Ｉ−ｃｈ信号（第一送信信号）、Ｑ−ｃｈ信号（第二送信信号）に変換される。

ローパスフィルタ３５３，３５４は、Ｉ−ｃｈ信号、Ｑ−ｃｈ信号から所望帯域の信号を抽出し、後段のミキサ３４３，３４４に抽出した信号を出力する。ミキサ３４３は、ローパスフィルタ３５３の出力信号と、ＰＬＬ回路１００から出力されるＩ＋，Ｉ−信号とを乗算し第一蒸散信号を生成する。ミキサ３４４は、ローパスフィルタ３５４の出力信号と、ＰＬＬ回路１００から出力されるＱ＋，Ｑ−信号とを乗算し第二乗算信号を生成する。

パワーアンプ３３２は、第一及び第二乗算信号を加算した加算信号を増幅し、増幅信号をバンドパスフィルタ３２２に出力する。バンドパスフィルタ３２２は、増幅信号から所望の帯域幅の信号を抽出し、抽出した信号をアンテナ３１２を介して送信する。

ＰＬＬ回路１００は、図１に示すＰＬＬ回路１００と同様の構成であるため、説明を省略する。

以上のように第３の実施例によれば、無線機のＰＬＬ回路として、図１に示すＰＬＬ回路１００を用いることで、無線機に必要な移相器を省略するとともに、無線信号を精度よく復調することが可能となる。

ＰＬＬ回路１００は、４相の発振信号（Ｉ＋，Ｉ−，Ｑ＋，Ｑ−信号）を出力することができるため、発振信号をさらに９０度移相させる必要がなく移相器を省略することができる。また、４相の発振信号の各出力端子に発生する負荷条件をほぼ均一とすることができるため、各４相の発振信号の位相誤差、振幅誤差を小さくすることができる。これにより、Ｉ−ｃｈ信号、Ｑ−ｃｈ信号の位相差を９０度に近づけることができ、無線信号の復調精度を向上させることができる。

なお、ここでは、図１のＰＬＬ回路１００をダイレクトコンバージョン方式の無線機に応用した例を示したが、スーパーヘテロダイン方式など、ダイレクトコンバージョン方式以外の無線機に応用することも可能である。

次に、図１０を用いて第４の実施例について説明する。本実施例では、図６に示すＰＬＬ回路２００を用いた無線機４００について説明する。

本実施例にかかる無線機４００は、アンテナ４１０と、バンドパスフィルタ４２０と、低雑音増幅器４３０とミキサ４４０，４５１，４５２と、ローパスフィルタ４６１，４６２とＰＬＬ回路２００とを有している。

アンテナ４１０は、無線機４００の通信相手が送信する無線信号を受信する。バンドパスフィルタ４２０は、アンテナ４１０が受信した無線信号から所望の帯域のＲＦ信号を抽出する。低雑音増幅器４３０は、バンドパスフィルタ４２０で抽出されたＲＦ信号を増幅する。

ミキサ４４０は、低雑音僧服器４３０で増幅された増幅信号と、ＰＬＬ回路２００から出力される２乗信号Ｉｃ，Ｑｃ（第三差動信号）とを乗算する。これによりミキサ４４０はＩＦ信号を生成する。

ミキサ４５１は、ＩＦ信号と、ＰＬＬ回路２００から出力されるＩ＋信号およびＩ−信号とを乗算し、ＢＢ（ベースバンド）信号（第一受信信号）を生成する。ミキサ４５２は、ＩＦ信号と、ＰＬＬ回路２００から出力されるＱ＋信号およびＱ−信号を乗算し、ＢＢ（ベースバンド）信号（第二受信信号）を生成する。

ローパスフィルタ４６１，４６２は、ミキサ４５１，４５２で生成されたＢＢ信号からそれぞれ所望の帯域の信号を抽出し、Ｉ−ｃｈ信号およびＱ−ｃｈ信号を生成する。このＩ−ｃｈ信号、Ｑ−ｃｈ信号に対して、それぞれＡ／Ｄ変換、復調等の信号処理が行われ、所望の送信データに変換される。この後段の信号処理については、説明を省略する。

ＰＬＬ回路２００は、図６に示すＰＬＬ回路２００とほぼ同様の構成であるが、分周器１６０に入力する２乗信号Ｉｃ，Ｑｃをミキサ４４０にも出力している点が異なる。図８に示すように、２乗信号Ｉｃ，Ｑｃは、Ｉ＋，Ｉ−，Ｑ＋，Ｑ−信号（ＰＬＬ回路の出力である発振信号）の２倍の周波数をもつ差動信号である。したがって、このＩｃ信号およびＱｃ信号をミキサ４４０へと出力することで、１つのＰＬＬ回路で２段階のダウンコンバージョンを実現する。

具体的に、６０ＧＨｚの無線信号を受信する場合の例を説明する。この場合、ＰＬＬ回路２００が、２０ＧＨｚの発振信号を出力すると、２乗信号Ｉｃ，Ｑｃは、４０ＧＨｚの信号となる。ミキサ４４０で４０ＧＨｚの２乗信号Ｉｃ，Ｑｃと６０ＧＨｚの無線信号とを乗算することで、２０ＧＨｚのＩＦ信号を得る。ミキサ４５１，４５２で、２０ＧＨｚのＩＦ信号と、ＰＬＬ回路２００の出力である２０ＧＨｚの発振信号（Ｉ＋，Ｉ−，Ｑ＋，Ｑ−信号）とを乗算すると１ＧＨｚのＢＢ信号が得られる。

以上のように、第４の実施例では、無線機のＰＬＬ回路として、図６に示すＰＬＬ回路１００を用いることで、第３の実施例と同様の効果が得られるとともに、２段階のダウンコンバージョンを行う無線方式において、複数の発振器が不要となり、無線機の回路規模を小さくすることができる。また、発振器が１つの無線機も知られているが、この場合、複数の異なる発振信号を得るために、分周器を用いる必要があるが、本実施例の無線機ではこれも不要となる。

なお、ここでは、図６のＰＬＬ回路２００を２段階のダウンコンバージョンを行う無線機の受信回路に応用した例を示したが、２段階のアップコンバージョンを行う送信回路に応用することも可能である。また、図１のＰＬＬ回路１００の発振器１４０から、図７に示す発振器２４０と同様にして２次高調波信号（２乗信号）を取り出すことで、図１のＰＬＬ回路を本実施例の無線機に応用することも可能である。

なお、本実施例の無線機に限らず、２段階のダウンコンバージョンを行う無線機であれば同様に、第１、第２の実施例にかかるＰＬＬ回路を本実施例と同様に応用することも可能である。

なお、本発明は上記実施例そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施例に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施例に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施例にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施例にかかるＰＬＬ回路を示すブロック図。 本発明の第１の実施例にかかるチャージポンプ１２０を示す図。 本発明の第１の実施例にかかるループフィルタ１３０を示す図。 本発明の第１の実施例にかかる発振器１４０を示す図。 本発明の第１の実施例にかかる加算器１５０−１，１５０−２の入出力信号の波形を示す図。 本発明の第２の実施例にかかるＰＬＬ回路を示すブロック図。 本発明の第２の実施例にかかる発振器２４０を示す図。 本発明の第２の実施例にかかる発振器２４０の出力信号波形を示す図。 本発明の第３の実施例にかかる無線機を示すブロック図。 本発明の第４の実施例にかかる無線機を示すブロック図。

符号の説明

１００，２００・・・ＰＬＬ回路
１１０・・・位相比較器（ＰＦＤ）
１２０・・・チャージポンプ（ＣＰ）
１３０・・・ループフィルタ（ＬＦ）
１４０，２４０・・・発振器（ＱＶＣＯ）
１５０・・・加算器
１６０・・・分周器（ＤＩＶ）
３１１，３１２，４１０・・・アンテナ
３２１，３２２，４２０・・・バンドパスフィルタ
３３１，４３０・・・低雑音増幅器
３３２・・・パワーアンプ
３４１〜３４４，４４０，４５１，４５２・・・ミキサ
３５１〜３５４，４６１，４６２・・・ローパスフィルタ

Claims (11)

1. 第一差動信号を生成する第一発振部と、前記第一差動信号と９０度の位相差をもつ第二差動信号を生成する第二発振部と、を有する電圧制御発振器と、
   前記第一及び第二差動信号に基づく第三差動信号の位相と、基準信号の位相とを比較する位相比較器と、
   前記位相比較器の比較結果に基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
   を具備することを特徴とするＰＬＬ回路。
2. 前記第三差動信号は、前記第一差動信号の２乗信号及び第二差動信号の２乗信号であることを特徴とする請求項１に記載するＰＬＬ回路。
3. 前記第三差動信号を分周する分周器をさらに備え、
   前記位相比較器は、前記分周器が分周した第三差動信号と前記基準信号とを比較することを特徴とする請求項１に記載のＰＬＬ回路。
4. 前記第一及び第二発振部は、それぞれ複数のトランジスタを有し、前記トランジスタのソース端子から前記２乗信号を生成することを特徴とする請求項２に記載するＰＬＬ回路。
5. 前記第一発振部は、
   前記第一差動信号の正相信号を出力する第一出力端子と、
   前記第一差動信号の逆相信号を出力する第二出力端子と、
   前記第一差動信号の２乗信号を出力する第五出力端子と、
   前記第一及び第二出力端子に接続され、インダクタと容量とを有し、前記第一差動信号を生成する第一共振部と、
   ドレイン端子が前記第一出力端子に接続され、ゲート端子が前記第二出力端子に接続され、ソース端子が前記第五出力端子に接続される第一ＭＯＳトランジスタと、
   ドレイン端子が前記第二出力端子に接続され、ゲート端子が前記第一出力端子に接続され、ソース端子が前記第三出力端子に接続される第二ＭＯＳトランジスタと、
   ゲート端子に前記第二差動信号の逆相信号が印加され、ソース端子が前記第五出力端子に接続される第三ＭＯＳトランジスタと、
   ゲート端子に前記第二差動信号の正相信号が印加され、ソース端子が前記第五出力端子に接続される第四ＭＯＳトランジスタと、
   を備え、
   前記第二発振部は、
   前記第二差動信号の正相信号を出力する第三出力端子と、
   前記第二差動信号の逆相信号を出力する第四出力端子と、
   前記第二差動信号の２乗信号を出力する第六出力端子と、
   前記第三および第四出力端子に接続され、インダクタと容量とを有し、前記第二差動信号を生成する第二共振部と、
   ドレイン端子が前記第三出力端子に接続され、ゲート端子が前記第四出力端子に接続され、ソース端子が前記第六出力端子に接続される第五ＭＯＳトランジスタと、
   ドレイン端子が前記第四出力端子に接続され、ゲート端子が前記第三出力端子に接続され、ソース端子が前記第六出力端子に接続される第六ＭＯＳトランジスタと、
   ゲート端子に前記第一発振信号の正相信号が印加され、ソース端子が前記第六出力端子に接続される第七ＭＯＳトランジスタと、
   ゲート端子に前記第二発振信号の逆相信号が印加され、ソース端子が前記第六出力端子に接続される第八ＭＯＳトランジスタと、
   を備えることを特徴とする請求項２に記載するＰＬＬ回路。
6. 前記第一及び第二差動信号の各正相信号を加算し、前記第一及び第二差動信号の各逆相信号を加算して、前記第三差動信号を生成する加算器をさらに有することを特徴とする請求項１に記載するＰＬＬ回路。
7. 前記第一発振部は、
   前記第一差動信号の正相信号を出力する第一出力端子と、
   前記第一差動信号の逆相信号を出力する第二出力端子と、
   前記第一及び第二出力端子に接続され、インダクタと容量とを有し、前記第一差動信号を生成する第一共振部と、
   ドレイン端子が前記第一出力端子に接続され、ゲート端子が前記第二出力端子に接続される第一ＭＯＳトランジスタと、
   ドレイン端子が前記第二出力端子に接続され、ゲート端子が前記第一出力端子に接続される第二ＭＯＳトランジスタと、
   ゲート端子に前記第二差動信号の逆相信号が印加される第三ＭＯＳトランジスタと、
   ゲート端子に前記第二差動信号の正相信号が印加される第四ＭＯＳトランジスタと、
   を備え、
   前記第二発振部は、
   前記第二差動信号の正相信号を出力する第三出力端子と、
   前記第二作動信号の逆相信号を出力する第四出力端子と、
   前記第三出力端子及び前記第四出力端子に接続され、インダクタと容量とを有し、前記第二差動信号を生成する共振部と、
   ドレイン端子が前記第三出力端子に接続され、ゲート端子が前記第四出力端子に接続される第五ＭＯＳトランジスタと、
   ドレイン端子が前記第四出力端子に接続され、ゲート端子が前記第三出力端子に接続される第六ＭＯＳトランジスタと、
   ゲート端子に前記第一差動信号の正相信号が印加される第七ＭＯＳトランジスタと、
   ゲート端子に前記第一差動信号の逆相信号が印加される第八ＭＯＳトランジスタと、
   を備えることを特徴とする請求項５に記載するＰＬＬ回路。
8. 無線信号を受信するアンテナと、
   前記無線信号を増幅し、増幅信号を生成する増幅器と、
   請求項１に記載のＰＬＬ回路と、
   前記第一差動信号と前記増幅信号とを乗算し、第一受信信号を生成する第一ミキサ回路と、
   前記第二差動信号と前記増幅信号とを乗算し、第二受信信号を生成する第二ミキサ回路と、
   を備えることを特徴とする無線機。
9. 前記ＰＬＬ回路は、前記第一差動信号の２乗信号及び前記第二差動信号の２乗信号を生成し、
   前記第一及び第二差動信号の２乗信号と、前記増幅信号とをそれぞれ乗算し、差動信号である中間周波信号を生成する第三ミキサ回路をさらに有し、
   前記第一及び第二ミキサ回路は、前記第一及び第二差動信号と、前記中間周波信号とをそれぞれ乗算し、前記第一及び第二受信信号を生成すること
   を特徴とする請求項７に記載する無線機。
10. 前記ＰＬＬ回路の前記第一および第二発振部は、それぞれ複数のトランジスタを有し、
    前記トランジスタのソース端子から前記２乗信号を生成すること
    を特徴とする請求項８に記載する無線機。
11. 前記第一発振部は、
    前記第一差動信号の正相信号を出力する第一出力端子と、
    前記第一差動信号の逆相信号を出力する第二出力端子と、
    前記２乗信号を出力する第五出力端子と、
    前記第一及び第二出力端子に接続され、インダクタと容量とを有し、前記第一差動信号を生成する第一共振部と、
    ドレイン端子が前記第一出力端子に接続され、ゲート端子が前記第二出力端子に接続され、ソース端子が前記第五出力端子に接続される第一ＭＯＳトランジスタと、
    ドレイン端子が前記第二出力端子に接続され、ゲート端子が前記第一出力端子に接続され、ソース端子が前記第三出力端子に接続される第二ＭＯＳトランジスタと、
    ゲート端子に前記第二差動信号の逆相信号が印加され、ソース端子が前記第五出力端子に接続される第三ＭＯＳトランジスタと、
    ゲート端子に前記第二差動信号の正相信号が印加され、ソース端子が前記第五出力端子に接続される第四ＭＯＳトランジスタと、
    を備え、
    前記第二発振部は、
    前記第二差動信号の正相信号を出力する第三出力端子と、
    前記第二差動信号の逆相信号を出力する第四出力端子と、
    前記２乗信号を出力する第六出力端子と、
    前記第三および第四出力端子に接続され、インダクタと容量とを有し、前記第二差動信号を生成する第二共振部と、
    ドレイン端子が前記第三出力端子に接続され、ゲート端子が前記第四出力端子に接続され、ソース端子が前記第六出力端子に接続される第五ＭＯＳトランジスタと、
    ドレイン端子が前記第四出力端子に接続され、ゲート端子が前記第三出力端子に接続され、ソース端子が前記第六出力端子に接続される第六ＭＯＳトランジスタと、
    ゲート端子に前記第一発振信号の正相信号が印加され、ソース端子が前記第六出力端子に接続される第七ＭＯＳトランジスタと、
    ゲート端子に前記第二発振信号の逆相信号が印加され、ソース端子が前記第六出力端子に接続される第八ＭＯＳトランジスタと、
    を備えることを特徴とする請求項９に記載する無線機。

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