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JP2010186969A - Semiconductor device and method of manufacturing the same - Google Patents

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JP2010186969A JP2009031839A JP2009031839A JP2010186969A JP 2010186969 A JP2010186969 A JP 2010186969A JP 2009031839 A JP2009031839 A JP 2009031839A JP 2009031839 A JP2009031839 A JP 2009031839A JP 2010186969 A JP2010186969 A JP 2010186969A
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inductor
semiconductor
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Shuhei Shinchi
修平 新池
Tomonaga Kobayashi
知永 小林
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Seiko Epson Corp
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Seiko Epson Corp
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Abstract

【課題】Ｗ−ＣＳＰにおいて、絶縁樹脂を塗布した後の半導体ウエハーの反りを防止することで薄型、小型化された半導体装置を提供する。
絶縁樹脂からのアウトガスの発生量が少ない半導体装置を提供する。
【解決手段】
半導体基板１上に形成された絶縁層１２と、この絶縁層１２上に形成されたインダクター１３と、このインダクター１３を被覆する樹脂封止層１４とを備えてなり、前記インダクター１３が形成されていない領域の絶縁層１２の少なくとも一部が除去されている。
【選択図】図１In a W-CSP, a thin and small semiconductor device is provided by preventing warping of a semiconductor wafer after applying an insulating resin.
Provided is a semiconductor device that generates less outgas from an insulating resin.
[Solution]
An insulating layer 12 formed on the semiconductor substrate 1, an inductor 13 formed on the insulating layer 12, and a resin sealing layer 14 covering the inductor 13, and the inductor 13 is formed. At least a part of the insulating layer 12 in the non-existing region is removed.
[Selection] Figure 1

Description

本発明は、半導体基板上に集積回路が形成されてパッケージングされる半導体装置とその製造方法とに関する。   The present invention relates to a semiconductor device in which an integrated circuit is formed on a semiconductor substrate and packaged, and a manufacturing method thereof.

近年、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような要望に対応するための半導体装置のパッケージ構造（封止構造）として、集積回路が形成された半導体基板（半導体チップ）の寸法とパッケージの外形寸法とをほぼ等しくすることができるチップサイズパッケージ（Chip Size Package、以下、ＣＳＰと略記する）が知られている。   In recent years, the spread of various portable electronic devices has been remarkable. In such an electronic device, there is a technical trend that strongly demands an improvement in portability and high functionality, and therefore, there is a demand for further reduction in size, weight, and thickness in a semiconductor device mounted on the electronic device. Yes. As a package structure (sealing structure) of a semiconductor device for meeting such demands, a chip size that can make the dimensions of a semiconductor substrate (semiconductor chip) on which an integrated circuit is formed and the outer dimensions of the package substantially equal. A package (Chip Size Package, hereinafter abbreviated as CSP) is known.

中でも、ウエハーレベル−チップサイズパッケージ（Wafer Level-CSP、以下、Ｗ−ＣＳＰと略記する）が注目されている。このＷ−ＣＳＰは、再配線技術を利用したものであり、ウエハー状態のままの半導体基板に集積回路を形成、パッケージングした後に、チップ化した超小型のデバイスである。   Among them, a wafer level-chip size package (Wafer Level-CSP, hereinafter abbreviated as W-CSP) is attracting attention. This W-CSP uses a rewiring technique, and is an ultra-small device that is formed into a chip after an integrated circuit is formed and packaged on a semiconductor substrate in a wafer state.

Ｗ−ＣＳＰの製造工程においては、半導体ウエハーの略全面に封止材料としての絶縁樹脂を塗布するが、半導体ウエハーと絶縁樹脂との線膨張係数は大きく異なるので、絶縁樹脂の硬化時の収縮に半導体ウエハーが引っ張られ、反りが発生する。この現象は特に半導体ウエハーを薄型化すると顕著であり、ウエハーが割れる他、搬送テーブルやダイシングテープへの貼着が行い難くなる、高精細のダイシングが行い難い等の問題があった。   In the manufacturing process of W-CSP, an insulating resin as a sealing material is applied to almost the entire surface of a semiconductor wafer. However, the linear expansion coefficients of the semiconductor wafer and the insulating resin are greatly different. The semiconductor wafer is pulled and warpage occurs. This phenomenon is particularly prominent when the semiconductor wafer is thinned, and there are problems such as cracking of the wafer, difficulty of sticking to a transfer table or dicing tape, and difficulty of high-definition dicing.

この問題を解決する方法として、半導体ウエハーからＷ−ＣＳＰを切り出す際のダイシングライン上の絶縁樹脂を除去し、各チップ間の絶縁樹脂に切れ込み部を形成することで、半導体ウエハーにかかる応力を緩和する方法が特許文献１に開示されている。   As a method to solve this problem, the insulating resin on the dicing line when cutting W-CSP from the semiconductor wafer is removed, and a cut portion is formed in the insulating resin between the chips to alleviate the stress applied to the semiconductor wafer. A method for performing this is disclosed in Japanese Patent Application Laid-Open No. H10-228707.

特開２００３−２１８１４４号公報JP 2003-218144 A

ところが、上記の方法では、ダイシング工程に先立って、半導体ウエハーに切れ込み部を形成するための新たな工程が必要となり、製造工程数が増え、製造コストが増加するという問題があった。
加えて、上記の構造では、Ｗ−ＣＳＰの総体積中における絶縁樹脂の占める割合が高く、これを密封状態で実装すると、絶縁樹脂中からアウトガスが発生し、他の電装部品に悪影響を与えるという問題があった。
本発明は、上記の課題を解決するためになされたものであって、Ｗ−ＣＳＰを製造する際の半導体ウエハーの反りを防止すると共に、絶縁樹脂からのアウトガスの発生を極力低減したＷ−ＣＳＰのパッケージ構造とその製造方法とを提供することを目的とする。 However, the above-described method requires a new process for forming a cut portion in the semiconductor wafer prior to the dicing process, which increases the number of manufacturing processes and increases the manufacturing cost.
In addition, in the above structure, the proportion of the insulating resin in the total volume of the W-CSP is high, and when this is mounted in a sealed state, outgas is generated from the insulating resin, which adversely affects other electrical components. There was a problem.
The present invention has been made in order to solve the above-described problems, and prevents the warpage of the semiconductor wafer when manufacturing the W-CSP and reduces the generation of outgas from the insulating resin as much as possible. An object of the present invention is to provide a package structure and a manufacturing method thereof.

上記の目的を達成するために、本発明の半導体装置は、半導体基板と、該半導体基板上に形成された絶縁層と、該絶縁層上に形成された配線層と、該配線層を被覆する樹脂封止層とを備え、前記配線層が形成されていない領域の前記絶縁層の少なくとも一部が除去されていることを特徴とする。   In order to achieve the above object, a semiconductor device of the present invention covers a semiconductor substrate, an insulating layer formed on the semiconductor substrate, a wiring layer formed on the insulating layer, and the wiring layer. And a resin sealing layer, wherein at least a part of the insulating layer in a region where the wiring layer is not formed is removed.

本発明に係る半導体装置では、配線層が形成されていない領域の少なくとも一部の絶縁層が除去されており、この除去部分によって絶縁層の硬化時の収縮で発生する応力を緩和して、半導体ウエハーに反りが発生するのを防止することができる。
本発明に係る半導体装置では、半導体ウエハーの各チップ間のダイシングラインではなく、半導体装置の素子形成領域内の絶縁層を除去していることで、より小さな領域内での応力緩和ができる。
また、本発明に係る半導体装置では、絶縁層の一部が除去されているために、半導体装置の総体積中における絶縁層の占める割合が従来品に比べて小さくなるので、樹脂から発生するアウトガスの総量が減り、半導体装置を密閉状態で実装した際にも他の電装部品へのアウトガスの影響を低減することができる。 In the semiconductor device according to the present invention, at least a part of the insulating layer in the region where the wiring layer is not formed is removed, and the stress generated by the shrinkage at the time of hardening of the insulating layer is relieved by this removed portion, and the semiconductor It is possible to prevent the wafer from warping.
In the semiconductor device according to the present invention, stress can be relieved in a smaller region by removing the insulating layer in the element formation region of the semiconductor device instead of the dicing line between each chip of the semiconductor wafer.
Further, in the semiconductor device according to the present invention, since a part of the insulating layer is removed, the proportion of the insulating layer in the total volume of the semiconductor device is smaller than that of the conventional product, so outgas generated from the resin Therefore, even when the semiconductor device is mounted in a sealed state, the influence of outgas on other electrical components can be reduced.

本発明の半導体装置は、絶縁層の形成パターンは前記配線層の形成パターンと略同一形状であることが好ましい。
本発明に係る半導体装置では、絶縁層の総量を最小限にすることができ、半導体ウエハーの反りとアウトガスの発生をより一層、緩和できる。 In the semiconductor device of the present invention, it is preferable that the formation pattern of the insulating layer has substantially the same shape as the formation pattern of the wiring layer.
In the semiconductor device according to the present invention, the total amount of the insulating layer can be minimized, and the warpage of the semiconductor wafer and the generation of outgas can be further alleviated.

また、本発明の半導体装置は、配線層は、複数回周回されて形成された配線からなるインダクターであることが好ましい。
本発明に係る半導体装置では、誘電率の高い絶縁樹脂量が少なくなることで、その寄生容量が減って自己共振周波数が高められる。よって、インダクターとしての特性が上がり、利用周波数領域の広いインダクターとすることができる。 In the semiconductor device of the present invention, it is preferable that the wiring layer is an inductor made of wiring formed by a plurality of turns.
In the semiconductor device according to the present invention, the amount of insulating resin having a high dielectric constant is reduced, so that the parasitic capacitance is reduced and the self-resonant frequency is increased. Therefore, the characteristics as an inductor are improved, and an inductor having a wide use frequency range can be obtained.

本発明の半導体装置の製造方法は、半導体基板上に絶縁層と配線層とが順次積層され、樹脂封止層で各々にパッケージングされてなる半導体装置を複数個、半導体ウエハー上に一括形成した後、該半導体ウエハーを前記半導体装置毎に分断し、個片化する半導体装置の製造方法であって、少なくとも一部が除去されてなる絶縁層を前記半導体ウエハー上にフォトリソグラフィーによってパターン形成する工程と、該絶縁層上に配線層を形成する工程と、該配線層を被覆する樹脂封止層を形成する工程と、を有することを特徴とする。   In the method of manufacturing a semiconductor device according to the present invention, a plurality of semiconductor devices each formed by sequentially laminating an insulating layer and a wiring layer on a semiconductor substrate and packaging each with a resin sealing layer are formed on a semiconductor wafer. Thereafter, the semiconductor wafer is divided into individual semiconductor devices, and is a method for manufacturing a semiconductor device, wherein an insulating layer from which at least a part has been removed is patterned on the semiconductor wafer by photolithography And a step of forming a wiring layer on the insulating layer, and a step of forming a resin sealing layer covering the wiring layer.

本発明に係る半導体装置の製造方法では、少なくとも一部が除去されている絶縁層を半導体ウエハー上に形成するので、絶縁層となる樹脂が硬化時に収縮して、半導体ウエハーと絶縁層との間に応力が発生しても、この除去部分によって応力を緩和して歪が発生することがない。半導体ウエハーに反りが発生しないので、各製造工程中での取り扱い性が良くなる。特に半導体ウエハーを薄型化しても反りや割れが発生することがなく、精細度のダイシングができ、小型化、薄型化された半導体装置を高い歩留りで製造できる。
また、絶縁層をフォトリソグラフィーによってパターン形成するので、従来の絶縁層形成工程におけるマスキングパターンを変更するだけでよく、製造装置および製造工程に大きな変更を加えることなく、所望の半導体装置を製造できる。
また、本発明に係る製造方法でインダクターを製造した場合には、誘電率の高い絶縁樹脂の総容積が小さくなるので、寄生容量が減る。よって、自己共振周波数が高められた利用周波数領域の広いインダクターが得られる。 In the method for manufacturing a semiconductor device according to the present invention, since the insulating layer from which at least a part has been removed is formed on the semiconductor wafer, the resin that becomes the insulating layer shrinks during curing, and the gap between the semiconductor wafer and the insulating layer is reduced. Even if stress is generated, the stress is relieved by the removed portion and no distortion is generated. Since the semiconductor wafer is not warped, the handleability in each manufacturing process is improved. In particular, even if the semiconductor wafer is thinned, warping and cracking do not occur, fine dicing can be performed, and a miniaturized and thinned semiconductor device can be manufactured with a high yield.
In addition, since the insulating layer is patterned by photolithography, it is only necessary to change the masking pattern in the conventional insulating layer forming process, and a desired semiconductor device can be manufactured without making major changes to the manufacturing apparatus and manufacturing process.
In addition, when the inductor is manufactured by the manufacturing method according to the present invention, the total volume of the insulating resin having a high dielectric constant is reduced, so that the parasitic capacitance is reduced. Therefore, an inductor having a wide use frequency range with an increased self-resonance frequency can be obtained.

本発明に係る半導体装置の第１の実施形態の概略平面図。1 is a schematic plan view of a first embodiment of a semiconductor device according to the present invention. 図１に示した第1の実施形態のＸ−Ｘ線矢視における概略断面図。The schematic sectional drawing in the XX arrow of 1st Embodiment shown in FIG. 本発明に係る半導体装置の第２の実施形態の概略平面図。The schematic plan view of 2nd Embodiment of the semiconductor device which concerns on this invention. 図３に示した第２の実施形態のＹ−Ｙ線矢視における概略断面図。The schematic sectional drawing in the YY arrow of 2nd Embodiment shown in FIG. 本発明に係る半導体装置の実装の一形態を示す概略断面図。1 is a schematic cross-sectional view illustrating one embodiment of mounting of a semiconductor device according to the present invention. 本発明に係る半導体装置の他の実施の一形態を示す概略断面図。FIG. 6 is a schematic cross-sectional view showing another embodiment of a semiconductor device according to the present invention. 本発明の半導体装置の製造方法の一例を工程順に示す模式断面図。1 is a schematic cross-sectional view illustrating an example of a method for manufacturing a semiconductor device according to the present invention in the order of steps.

（半導体装置の第１実施形態）
本発明の半導体装置１の第１実施形態について、図面を参照して説明する。図１は本実施形態に係る半導体装置１の概略平面図であり、図２は図１のＸ―Ｘ線矢視における断面図である。
本実施形態に係る半導体装置１は、図１および図２に示すように、シリコン基板（半導体基板）１１と、このシリコン基板１１の一方の面１１ａに形成された絶縁層１２と、この絶縁層１２上に形成された矩形のスパイラル状のインダクター（配線層）１３と、このインダクター１３を封止する樹脂封止層１４とを備えている。 (First Embodiment of Semiconductor Device)
A semiconductor device 1 according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a schematic plan view of a semiconductor device 1 according to the present embodiment, and FIG. 2 is a cross-sectional view taken along line XX in FIG.
As shown in FIGS. 1 and 2, the semiconductor device 1 according to the present embodiment includes a silicon substrate (semiconductor substrate) 11, an insulating layer 12 formed on one surface 11a of the silicon substrate 11, and the insulating layer. A rectangular spiral inductor (wiring layer) 13 formed on the substrate 12 and a resin sealing layer 14 for sealing the inductor 13 are provided.

絶縁層１２とインダクター１３と樹脂封止層１４とは、略同一形状にパターニングされている。すなわち、インダクター１３が形成されていない領域の絶縁層１２は除去されており、樹脂封止層１４はインダクター１３の配線部分のみを被覆しており、配線間は被覆していない。これにより、インダクター１３の配線間には溝部１５が形成されている。   The insulating layer 12, the inductor 13, and the resin sealing layer 14 are patterned in substantially the same shape. That is, the insulating layer 12 in the region where the inductor 13 is not formed is removed, and the resin sealing layer 14 covers only the wiring portion of the inductor 13 and does not cover the wiring. As a result, a groove 15 is formed between the wires of the inductor 13.

インダクター１３は、所定の幅、間隔及び巻き数でスパイラル状に形成されている。インダクター１３の始端部（インダクター１３の周回外側の端部）１３ａには入力側配線２１が一体形成されている。インダクター１３の終端部１３ｂ（インダクター１３の周回中心側に配された端部）には、絶縁層１２の厚み方向に貫通するスルーホール（貫通孔）２２が形成されている。この貫通孔２２の内部には、インダクター１３の終端部１３ｂと電気的に接続された導電部２３が設けられており、シリコン基板１１の一方の面１１ａに設けられた引き出し配線２４と電気的に接続されている。   The inductor 13 is formed in a spiral shape with a predetermined width, interval, and number of turns. An input-side wiring 21 is integrally formed at the starting end portion (end portion on the outer periphery of the inductor 13) 13 a of the inductor 13. A through hole (through hole) 22 penetrating in the thickness direction of the insulating layer 12 is formed in the terminal end portion 13 b of the inductor 13 (an end portion disposed on the circumferential center side of the inductor 13). Inside the through hole 22, a conductive portion 23 electrically connected to the terminal end portion 13 b of the inductor 13 is provided, and is electrically connected to the lead-out wiring 24 provided on the one surface 11 a of the silicon substrate 11. It is connected.

絶縁層１２および樹脂封止層１４を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）等やシリコン酸化物の無機材料等、絶縁性を有する材料であれば良い。   As a forming material for forming the insulating layer 12 and the resin sealing layer 14, polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, acrylic resin, phenol resin, BCB (benzocyclobutene), PBO (polybenzoxazole) Any material having an insulating property such as a silicon oxide inorganic material may be used.

インダクター１３の形成材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。   As a forming material of the inductor 13, gold (Au), copper (Cu), silver (Ag), titanium (Ti), tungsten (W), titanium tungsten (TiW), titanium nitride (TiN), nickel (Ni), Examples thereof include nickel vanadium (NiV), chromium (Cr), aluminum (Al), palladium (Pd), and the like.

次に上記半導体装置１の作用および効果を説明する。
本実施形態に係る半導体装置１にあっては、絶縁層１２を除去してインダクター１３の配線間に溝部１５が形成されている。これにより、絶縁層１２の形成時の収縮で発生する応力を緩和するので、半導体基板１１に歪が発生しない。
特に、溝部１５をインダクター１３のほぼ全面に亙って、各配線間に形成することで、インダクター１３領域内における小さな歪をも防ぐことができる。よって、半導体基板１１を薄くした際にも基板に反りが発生することがなく、より小型化、薄型化できる。 Next, the operation and effect of the semiconductor device 1 will be described.
In the semiconductor device 1 according to the present embodiment, the insulating layer 12 is removed and the groove 15 is formed between the wires of the inductor 13. As a result, the stress generated by the contraction during the formation of the insulating layer 12 is relieved, so that no distortion occurs in the semiconductor substrate 11.
In particular, by forming the groove 15 over almost the entire surface of the inductor 13 between the wirings, small distortion in the inductor 13 region can be prevented. Therefore, even when the semiconductor substrate 11 is thinned, the substrate is not warped and can be made smaller and thinner.

また、溝部１５を形成することで、半導体装置１の総体積中における絶縁層１２および樹脂封止層１４を構成する樹脂の占める割合が従来品に比べて小さくなるので、樹脂から発生するアウトガスの総量が減り、半導体装置１を密閉状態で実装した際にも、他の実装部品へのアウトガスの影響を低減することができる。   Moreover, since the ratio of the resin constituting the insulating layer 12 and the resin sealing layer 14 in the total volume of the semiconductor device 1 is smaller than that of the conventional product by forming the groove 15, the outgas generated from the resin is reduced. Even when the total amount is reduced and the semiconductor device 1 is mounted in a sealed state, it is possible to reduce the influence of outgas on other mounting components.

加えて、絶縁層１２および樹脂封止層１４の総体積を小さくすると、誘電率の高い絶縁樹脂量が少なくなるので、配線間の寄生容量も小さくなる。これにより、インダクターとしての特性を現すパラメーターとしてのＱ値（インダクタンスと抵抗値との比）が上がり、自己共振周波数が増加し、利用周波数領域の広いインダクターが得られる。   In addition, when the total volume of the insulating layer 12 and the resin sealing layer 14 is reduced, the amount of insulating resin having a high dielectric constant is reduced, so that the parasitic capacitance between wirings is also reduced. As a result, the Q value (ratio between the inductance and the resistance value) as a parameter that represents the characteristics of the inductor is increased, the self-resonance frequency is increased, and an inductor having a wide use frequency range can be obtained.

なお、本発明の技術範囲は上記の第１実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
本実施形態の半導体装置１においては、絶縁層１２と樹脂封止層１４とが共に、インダクター１３と略同一形状にパターニングされたものであるが、本発明の半導体装置１はこれに限定されるものではなく、シリコン基板１に反りを与えず、かつアウトガスを多量に発生しない範囲内で絶縁層１２の少なくとも一部が除去されていればよい。
また、樹脂封止層１４についても同様に、少なくともインダクター１３の表面を被覆していればよく、本発明の効果を減じない範囲内で半導体装置１の他の領域を被覆していてもよい。 The technical scope of the present invention is not limited to the first embodiment described above, and various modifications can be made without departing from the spirit of the present invention.
In the semiconductor device 1 of the present embodiment, both the insulating layer 12 and the resin sealing layer 14 are patterned in substantially the same shape as the inductor 13, but the semiconductor device 1 of the present invention is limited to this. Instead, it is sufficient that at least a part of the insulating layer 12 is removed within a range that does not warp the silicon substrate 1 and does not generate a large amount of outgas.
Similarly, the resin sealing layer 14 only needs to cover at least the surface of the inductor 13, and may cover other regions of the semiconductor device 1 within a range that does not reduce the effect of the present invention.

また、本実施形態の半導体装置１はインダクターであるが、本発明はこれに限定されるものではなく、他の回路素子、例えば櫛歯状の電極の配線からなる薄膜ＳＡＷ（Surface Acoustic Wave）フィルターなどであってもよい。
さらに、本実施形態の半導体装置１は、他の回路素子類が形成されていないベアウエハー上にインダクターを直接、形成してなるものであるが、本発明に係る半導体装置はこれに限定されるものではなく、絶縁層１２の下側面に各種の半導体素子、ＩＣ、誘導素子類等が形成されてなるものであってもよい。その場合には、この回路素子を被覆するようにパッシベーション膜が形成されている。パッシベーション膜は、厚さ０．１〜０．５μｍのＳｉＮ、ＳｉＯ２等からなる絶縁膜であり、例えばＬＰ−ＣＶＤ法等で形成できる。 Further, the semiconductor device 1 of the present embodiment is an inductor, but the present invention is not limited to this, and a thin film SAW (Surface Acoustic Wave) filter composed of other circuit elements, for example, wiring of comb-like electrodes. It may be.
Furthermore, the semiconductor device 1 of the present embodiment is formed by directly forming an inductor on a bare wafer on which other circuit elements are not formed. However, the semiconductor device according to the present invention is limited to this. Instead, various semiconductor elements, ICs, induction elements, etc. may be formed on the lower surface of the insulating layer 12. In that case, a passivation film is formed so as to cover this circuit element. The passivation film is an insulating film made of SiN, SiO 2 or the like having a thickness of 0.1 to 0.5 μm, and can be formed by, for example, an LP-CVD method.

（半導体装置の第２実施形態）
次に、本発明に係る第２実施形態について、図３および図４を参照して説明する。なお、以下に説明する実施形態において、上述した第１実施形態に係る半導体装置１と構成を共通とする箇所には同一符号を付して説明を省略する。図３は第２実施形態に係る半導体装置５０の概略平面図であり、図４は図３のＹ―Ｙ線矢視における断面図である。
本実施形態の半導体装置５０が上述の第１実施形態の半導体装置１と異なる点は、インダクター１３の終端部１３ｂをワイヤーボンディング２５によって外部端子２６に接続したところである。ワイヤーボンディング２５を用いることにより、半導体装置５０をより多様な電子部品に接続することができる。例えば、外部端子２６がセラミックス基板、ガラスエポキシ基板上に形成された場合やフレキシブル基板上に形成されている場合である。 (Second Embodiment of Semiconductor Device)
Next, a second embodiment according to the present invention will be described with reference to FIGS. Note that, in the embodiments described below, portions having the same configuration as those of the semiconductor device 1 according to the first embodiment described above are denoted by the same reference numerals and description thereof is omitted. FIG. 3 is a schematic plan view of the semiconductor device 50 according to the second embodiment, and FIG. 4 is a cross-sectional view taken along line YY in FIG.
The semiconductor device 50 of the present embodiment is different from the semiconductor device 1 of the first embodiment described above in that the terminal portion 13 b of the inductor 13 is connected to the external terminal 26 by wire bonding 25. By using the wire bonding 25, the semiconductor device 50 can be connected to more various electronic components. For example, the external terminal 26 may be formed on a ceramic substrate or a glass epoxy substrate, or may be formed on a flexible substrate.

（半導体装置の第１の実装の形態）
次に、本発明に係る半導体装置７０の実装形態の一例について図５を参照して説明する。本実施形態においても、上述の各実施形態に係る半導体装置と構成を共通とする箇所には同一符号を付けて、説明を省略する。
半導体装置７０は、シリコン基板１１上にインダクター１３が形成された集積回路であって、インダクター１３が形成された面を上側に向けて、セラミック基板６０の凹部６０ａに載置されている。セラミック基板６０上にはＡｕ配線６３が配線されており、接着剤６１によってＳＡＷフィルター６２が実装されている。この接着剤６１はＳＡＷフィルターの共振を妨げないように、接着後も柔軟性を有するものが好ましい。 (First Embodiment of Semiconductor Device)
Next, an example of a mounting form of the semiconductor device 70 according to the present invention will be described with reference to FIG. Also in the present embodiment, portions having the same configuration as those of the semiconductor devices according to the above-described embodiments are denoted by the same reference numerals and description thereof is omitted.
The semiconductor device 70 is an integrated circuit in which the inductor 13 is formed on the silicon substrate 11, and is placed on the recess 60 a of the ceramic substrate 60 with the surface on which the inductor 13 is formed facing upward. An Au wiring 63 is wired on the ceramic substrate 60, and a SAW filter 62 is mounted with an adhesive 61. The adhesive 61 preferably has flexibility even after bonding so as not to hinder the resonance of the SAW filter.

半導体装置６０の終端部１３ｂから引き出された電極６４とＳＡＷフィルター６２の接続電極６５ａの一方とは、ボンディングワイヤー２５で接続されている。ＳＡＷフィルター６２の他方の接続電極６５ｂはセラミック基板６０上のＡｕ配線６３にボンディングワイヤー２５で接続されている。これらのボンディングはそれぞれの電極間を接続できる範囲内で種々選択することができる。   The electrode 64 drawn from the terminal end 13 b of the semiconductor device 60 and one of the connection electrodes 65 a of the SAW filter 62 are connected by a bonding wire 25. The other connection electrode 65 b of the SAW filter 62 is connected to the Au wiring 63 on the ceramic substrate 60 by the bonding wire 25. These bondings can be variously selected as long as the electrodes can be connected.

セラミック基板６０は、その上面をガラス封止板６６で封止されて筐体６７として密封されている。本実施形態においては、セラミック基板６０の凹部６０ａには半導体装置７０のみを載置しているが、凹部６０ａに充分な空間がある場合には、ＳＡＷフィルター６２を半導体装置７０と共に凹部６０ａ内に収容してもよい。   The upper surface of the ceramic substrate 60 is sealed with a glass sealing plate 66 and sealed as a housing 67. In this embodiment, only the semiconductor device 70 is placed in the recess 60a of the ceramic substrate 60. However, when there is sufficient space in the recess 60a, the SAW filter 62 is placed in the recess 60a together with the semiconductor device 70. It may be accommodated.

本形態に係る半導体装置７０にあっては、インダクター１３が形成されていない領域の絶縁層１２が除去されており、かつ樹脂封止層１４もインダクター１３のみを被覆する構成となっているので、樹脂材料の存在量が小さくなり、樹脂材料から発生するアウトガスが低減される。筐体６７が密封状態になっていても、その内部のアウトガス濃度が高くなることがない。よって、ＳＡＷフィルター６２および他の配線類にアウトガスが悪影響を及ぼすことがなく、信頼性の高い電子機器を提供することができる。   In the semiconductor device 70 according to the present embodiment, the insulating layer 12 in the region where the inductor 13 is not formed is removed, and the resin sealing layer 14 is configured to cover only the inductor 13. The abundance of the resin material is reduced, and outgas generated from the resin material is reduced. Even if the housing 67 is in a sealed state, the outgas concentration inside the housing 67 does not increase. Therefore, outgas does not adversely affect the SAW filter 62 and other wirings, and a highly reliable electronic device can be provided.

（半導体装置の第２の実装の形態）
図６は本発明に係る半導体装置８０の第２の実装の一形態を示したものである。本実装の形態が図５に示したものと異なるところは、半導体装置８０の半導体基板１１上にＳＡＷフィルター６２を実装した点である。このようにすることで、より一層と小さな空間内に複数の素子を集積することができる。 (Second Embodiment of Semiconductor Device)
FIG. 6 shows one form of the second mounting of the semiconductor device 80 according to the present invention. The difference between this mounting form and that shown in FIG. 5 is that the SAW filter 62 is mounted on the semiconductor substrate 11 of the semiconductor device 80. By doing so, a plurality of elements can be integrated in a much smaller space.

（半導体装置の製造方法）
本発明に係る半導体装置１はＷ−ＣＳＰ法によって得られる。Ｗ−ＣＳＰ法は、半導体ウエハーを用意し、この表面に複数個の半導体装置をマトリックス状に区画形成した後にダイシングして、各半導体装置毎に分割するものである。 (Method for manufacturing semiconductor device)
The semiconductor device 1 according to the present invention is obtained by the W-CSP method. In the W-CSP method, a semiconductor wafer is prepared, a plurality of semiconductor devices are formed in a matrix on the surface, and then diced to divide each semiconductor device.

図７（ａ）〜（ｈ）は本発明に係る製造方法の各工程を示した概略図である。以下、図面を参照して各工程を説明する。
図７(ａ)に示したように、半導体ウエハー１００を用意する。この半導体ウエハー１００の表面に何らかの半導体回路が形成されている場合には、ＳｉＯ２またはＳｉＮ等からなるパッシベーション膜を形成する。 7 (a) to 7 (h) are schematic views showing each step of the manufacturing method according to the present invention. Hereafter, each process is demonstrated with reference to drawings.
As shown in FIG. 7A, a semiconductor wafer 100 is prepared. When any semiconductor circuit is formed on the surface of the semiconductor wafer 100, a passivation film made of SiO 2 or SiN is formed.

次に、図７（ｂ）に示したように、感光性を有する絶縁樹脂を半導体ウエハー１００の表面に塗布、プリキュアして薄膜化した後に、インダクター１３が形成される領域以外をフォトリソグラフィーによって除去して、溝部１５を有する絶縁層１２をパターニングする。絶縁樹脂の塗布にはラミネート法、スピンコート法などを利用できる。フォトリソグラフィーでは、使用する絶縁樹脂の種類および露光の種類によってネガ型、ポジ型を選択できるが、配線層と略同一形状のパターンを形成するマスクを用意し、これを露光して絶縁樹脂を硬化させた後に、現像液で洗浄することで、所望厚さで所望パターンを有する絶縁層１２を形成することができる。   Next, as shown in FIG. 7 (b), a photosensitive insulating resin is applied to the surface of the semiconductor wafer 100, and after pre-curing to thin the film, the portions other than the region where the inductor 13 is formed are removed by photolithography. Then, the insulating layer 12 having the groove 15 is patterned. A laminating method, a spin coating method, or the like can be used for applying the insulating resin. In photolithography, negative or positive type can be selected depending on the type of insulating resin used and the type of exposure. However, a mask that forms a pattern with almost the same shape as the wiring layer is prepared and exposed to cure the insulating resin. Then, the insulating layer 12 having a desired pattern with a desired thickness can be formed by washing with a developing solution.

図７（ｃ）に示したように、シード層１６を絶縁層１２上にスパッタリング等により形成した後、さらに、このシード層１６上にインダクター１３の引き出し配線２４となるＣｕ線(図示せず)を積層する。より具体的には、シード層１６も引き出し配線２４も共にスパッタリングによって形成し、シード層１６は膜厚５００ｎｍのＴｉＷ膜、引き出し配線２４は膜厚１μｍのＣｕ膜等とする。   As shown in FIG. 7C, after the seed layer 16 is formed on the insulating layer 12 by sputtering or the like, a Cu wire (not shown) that becomes the lead wiring 24 of the inductor 13 is further formed on the seed layer 16. Are stacked. More specifically, both the seed layer 16 and the lead wiring 24 are formed by sputtering, the seed layer 16 is a TiW film having a thickness of 500 nm, the lead wiring 24 is a Cu film having a thickness of 1 μm, and the like.

図７（ｄ）に示したように、レジスト１７を塗布し、パターニングする。このレジスト１７はインダクター１３を形成する際のマスクであるので、絶縁層１２が除去された領域、すなわちインダクター１３を形成しない領域に形成する。レジスト１７の膜厚は、インダクター１３の配線厚よりも大きく設定し、例えばインダクター１３の配線厚を６μｍとする場合には、１０μｍ程度とする。   As shown in FIG. 7D, a resist 17 is applied and patterned. Since this resist 17 is a mask for forming the inductor 13, it is formed in a region where the insulating layer 12 is removed, that is, a region where the inductor 13 is not formed. The film thickness of the resist 17 is set to be larger than the wiring thickness of the inductor 13. For example, when the wiring thickness of the inductor 13 is 6 μm, it is about 10 μm.

図７（ｅ）に示したように、電解めっきによりＣｕ薄膜のインダクター１３をレジストパターン間に形成する。めっきによる膜厚は、インダクターの配線厚よりも若干厚く形成しておき、後に表面をエッチングして所定厚にする。例えば７μｍの膜厚で形成した後、その表面を１μｍエッチングして、配線厚が６μｍのインダクター１３とする。   As shown in FIG. 7E, a Cu thin film inductor 13 is formed between resist patterns by electrolytic plating. The film thickness by plating is formed slightly thicker than the wiring thickness of the inductor, and the surface is later etched to a predetermined thickness. For example, after forming with a film thickness of 7 μm, the surface is etched by 1 μm to form an inductor 13 having a wiring thickness of 6 μm.

図７（ｆ）に示したように、レジスト１７を剥離する。
この後、図７（ｇ）に示したように、シード層１６と引き出し配線２４（図示せず）との不要部分をエッチングにより除去して、絶縁層１２上にのみ残す。 As shown in FIG. 7F, the resist 17 is removed.
Thereafter, as shown in FIG. 7G, unnecessary portions of the seed layer 16 and the lead-out wiring 24 (not shown) are removed by etching, leaving only on the insulating layer 12.

図７（ｈ）に示したように、封止層１４となるソルダーレジストでインダクター１３の表面を被覆する。ソルダーレジストはスピンコートによって塗布した後、プレキュアした後、露光、現像した後、キュアさせて膜厚１０μｍ程度とする。
これにより、絶縁層１２とインダクター１３と樹脂封止層１４とが、ほぼ同一形状のパターンで積層された半導体ウエハー１００が得られる。 As shown in FIG. 7 (h), the surface of the inductor 13 is covered with a solder resist that becomes the sealing layer 14. The solder resist is applied by spin coating, precured, exposed and developed, and then cured to a thickness of about 10 μm.
Thereby, the semiconductor wafer 100 in which the insulating layer 12, the inductor 13, and the resin sealing layer 14 are laminated in a pattern having substantially the same shape is obtained.

この後、各インダクター１３毎に半導体ウエハー１００をダイシングすることで、図１および図２に示した第１実施形態に係る半導体装置１とすることができる。   Thereafter, by dicing the semiconductor wafer 100 for each inductor 13, the semiconductor device 1 according to the first embodiment shown in FIGS. 1 and 2 can be obtained.

本実施形態に係る製造方法では、少なくとも一部が除去されている絶縁層１２を半導体ウエハー１００上に形成するので、樹脂が硬化時に収縮して、半導体ウエハーと絶縁層との間に応力が発生しても、除去部分である溝部１５によって応力を緩和して歪が発生することがない。半導体ウエハー１００に反りが発生しないので、絶縁層１２を形成した後工程での半導体ウエハー１００の取り扱い性が良好になる。特に半導体ウエハー１００を薄型化しても反りや割れが発生することがないので、高精細のダイシングができ、小型化、薄型化された半導体装置を高い歩留りで製造できる。   In the manufacturing method according to the present embodiment, since the insulating layer 12 from which at least a portion has been removed is formed on the semiconductor wafer 100, the resin shrinks when cured, and stress is generated between the semiconductor wafer and the insulating layer. Even if it removes, the groove | channel part 15 which is a removal part relieve | moderates stress and a distortion does not generate | occur | produce. Since warpage does not occur in the semiconductor wafer 100, the handleability of the semiconductor wafer 100 in the post-process after forming the insulating layer 12 is improved. In particular, since warping and cracking do not occur even when the semiconductor wafer 100 is thinned, high-definition dicing can be performed, and a semiconductor device that is small and thin can be manufactured with a high yield.

また、絶縁層１２をフォトリソグラフィーによって形成するので、従来の絶縁層形成工程におけるマスクパターンを変更するだけでよく、製造装置や工程に大きな変更を加えることなく、所望の半導体装置を製造できる。
加えて、本実施形態に係る製造方法でインダクターを製造した場合には、誘電率の高い絶縁樹脂の総量が少なくなるので、配線間での寄生容量が減る。よって自己共振周波数が高められた利用周波数領域の広いインダクターが得られる。 In addition, since the insulating layer 12 is formed by photolithography, it is only necessary to change the mask pattern in the conventional insulating layer forming process, and a desired semiconductor device can be manufactured without making a large change in the manufacturing apparatus or process.
In addition, when the inductor is manufactured by the manufacturing method according to the present embodiment, the total amount of insulating resin having a high dielectric constant is reduced, so that the parasitic capacitance between the wirings is reduced. Therefore, it is possible to obtain an inductor having a wide use frequency range in which the self-resonance frequency is increased.

１、５０、７０、８０…半導体装置、１１…シリコン基板、１２…絶縁層、１３…インダクター、１４…樹脂封止層、１００…半導体ウエハー   DESCRIPTION OF SYMBOLS 1, 50, 70, 80 ... Semiconductor device, 11 ... Silicon substrate, 12 ... Insulating layer, 13 ... Inductor, 14 ... Resin sealing layer, 100 ... Semiconductor wafer

Claims (4)

半導体基板と、
該半導体基板上に形成された絶縁層と、
該絶縁層上に形成された配線層と、
該配線層を被覆する樹脂封止層と、を備え、
前記配線層が形成されていない領域の前記絶縁層の少なくとも一部が除去されていることを特徴とする半導体装置。 A semiconductor substrate;
An insulating layer formed on the semiconductor substrate;
A wiring layer formed on the insulating layer;
A resin sealing layer covering the wiring layer,
At least a part of the insulating layer in a region where the wiring layer is not formed is removed. 前記絶縁層の形成パターンは前記配線層の形成パターンと略同一形状であることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the formation pattern of the insulating layer has substantially the same shape as the formation pattern of the wiring layer. 前記配線層は、複数回周回されて形成された配線からなるインダクターであることを特徴とする請求項１または請求項２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the wiring layer is an inductor made of a wiring formed by a plurality of turns. 半導体基板上に絶縁層と配線層とが順次積層され、樹脂封止層で各々にパッケージングされてなる半導体装置を複数個、半導体ウエハー上に一括形成した後、該半導体ウエハーを前記半導体装置毎に分断し、個片化する半導体装置の製造方法であって、
少なくとも一部が除去されてなる絶縁層を前記半導体ウエハー上にフォトリソグラフィーによってパターン形成する工程と、
該絶縁層上に配線層を形成する工程と、
該配線層を被覆する樹脂封止層を形成する工程と、を有することを特徴とする半導体装置の製造方法。 A plurality of semiconductor devices each having an insulating layer and a wiring layer sequentially stacked on a semiconductor substrate and packaged with a resin sealing layer are collectively formed on the semiconductor wafer, and then the semiconductor wafer is attached to each semiconductor device. A method of manufacturing a semiconductor device that is divided into individual pieces,
Forming an insulating layer from which at least a portion is removed by patterning the semiconductor wafer by photolithography;
Forming a wiring layer on the insulating layer;
And a step of forming a resin sealing layer covering the wiring layer.
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