JP2011071444A

JP2011071444A - Light-emitting element

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Publication number: JP2011071444A
Application number: JP2009223291A
Authority: JP
Inventors: Kosuke Yabaneta; 孝輔矢羽田; Naoki Nakajo; 直樹中條; Shingo Toya; 真悟戸谷; Masahisa Kamiya; 真央神谷
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2009-09-28
Filing date: 2009-09-28
Publication date: 2011-04-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a flip-chip light-emitting element improved in light extraction efficiency. <P>SOLUTION: The light-emitting element 1 includes: a sapphire substrate 10 which is formed to have a substantially square shape in a plane view and where the rate of a dimension of a thickness to a dimension of the longest side in a plane view is ≥0.26; a semiconductor lamination part 29 which is formed on the sapphire substrate 10, has n-type semiconductor layers 22, 24, a light-emission layer 25, and p-type semiconductor layers 26, 28 in order from the side of the sapphire substrate 10, and constituted of a group-III nitride semiconductor; and a mesa part 90 which is formed at the side of the p-type semiconductor layers 26, 28 and the light-emission layer 25 by removing a part of the semiconductor lamination part 29 and has an inclination surface 92 oblique to an axis perpendicular to the sapphire substrate 10. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、サファイア基板上に半導体積層部を有し、半導体積層部の一部を除去してメサ部が形成されるフリップチップ型の発光素子に関する。 The present invention relates to a flip-chip type light emitting device having a semiconductor laminated portion on a sapphire substrate and removing a part of the semiconductor laminated portion to form a mesa portion.

従来、サファイア基板に形成された窒化物半導体の同一平面側に正と負の電極が設けられ、該電極表面の露出部を除いて窒化物半導体層表面を被覆した保護膜を有するフリップチップ型光半導体素子が知られている（例えば、特許文献１参照）。この半導体素子では、半導体ウエハの同一面側に電極を形成させるため、マスクを利用して、活性層、ｐ型クラッド層、ｐ型コンタクト層を一部残しつつｎ型コンタクト層まで、部分的にエッチングさせて、サファイア基板上には島状の窒化物半導体層が形成されている。 Conventionally, a flip-chip type light having a protective film in which positive and negative electrodes are provided on the same plane side of a nitride semiconductor formed on a sapphire substrate and the nitride semiconductor layer surface is covered except for an exposed portion of the electrode surface A semiconductor element is known (see, for example, Patent Document 1). In this semiconductor device, an electrode is formed on the same surface side of a semiconductor wafer. Therefore, using a mask, the active layer, the p-type cladding layer, and the p-type contact layer are partially left to the n-type contact layer. An island-shaped nitride semiconductor layer is formed on the sapphire substrate by etching.

特開平１１−３４０５１４号公報JP 11-340514 A

特許文献１に記載されているようなフリップチップ型の半導体発光素子において、光取り出し効率の向上が期待されている。 In a flip-chip type semiconductor light emitting device as described in Patent Document 1, an improvement in light extraction efficiency is expected.

したがって、本発明の目的は、光取り出し効率を向上させたフリップチップ型の発光素子を提供することにある。 Accordingly, an object of the present invention is to provide a flip chip type light emitting device with improved light extraction efficiency.

本発明は、上記目的を達成するため、平面視にて略四角形状に形成され、厚さの寸法と、平面視における最も長い辺の寸法と、の比が０．２６以上であるサファイア基板と、前記サファイア基板上に形成され、ｎ型半導体層、発光層及びｐ型半導体層を前記サファイア基板側からこの順で有し、III族窒化物半導体からなる半導体積層部と、前記半導体積層部の一部を除去することにより前記ｐ型半導体層及び前記発光層の側方に形成され、前記サファイア基板に垂直な軸に対して傾斜した傾斜面を有するメサ部と、を備えた発光素子が提供される。 In order to achieve the above object, the present invention provides a sapphire substrate that is formed in a substantially rectangular shape in plan view, and the ratio of the thickness dimension to the longest side dimension in plan view is 0.26 or more. A semiconductor multilayer portion formed on the sapphire substrate, having an n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer in this order from the sapphire substrate side, and comprising a group III nitride semiconductor; and Provided is a light-emitting element comprising: a mesa portion formed on a side of the p-type semiconductor layer and the light-emitting layer by removing a part thereof and having an inclined surface inclined with respect to an axis perpendicular to the sapphire substrate Is done.

また、上記発光素子において、前記半導体積層部は、前記発光層及び前記ｐ型半導体層を含んで構成され平面視にて互いに平行な複数の帯状部を有し、前記メサ部の前記傾斜面は、前記帯状部の側面のうち、各帯状部同士の対向面に形成されるようにしてもよい。 Further, in the light emitting device, the semiconductor stacked portion includes a plurality of strip portions that are configured to include the light emitting layer and the p-type semiconductor layer and are parallel to each other in plan view, and the inclined surface of the mesa portion is Of the side surfaces of the belt-like portion, the belt-like portions may be formed on opposing surfaces of the belt-like portions.

また、上記発光素子において、前記メサ部の前記傾斜面は、前記帯状部における前記対向面以外の側面にも形成されるようにしてもよい。 In the light emitting element, the inclined surface of the mesa portion may be formed on a side surface other than the facing surface in the strip portion.

本発明のフリップチップ型の発光素子によれば、光取り出し効率を向上させることができる。 According to the flip chip type light emitting device of the present invention, the light extraction efficiency can be improved.

図１は、本発明の一実施形態に係る発光素子の平面図である。FIG. 1 is a plan view of a light emitting device according to an embodiment of the present invention. 図２は、図１のＡ−Ａ断面図である。FIG. 2 is a cross-sectional view taken along the line AA of FIG. 図３は、３５０μｍ角のサファイア基板の厚さと、光取り出し効率の関係を示すグラフである。FIG. 3 is a graph showing the relationship between the thickness of a 350 μm square sapphire substrate and the light extraction efficiency. 図４は、変形例を示す発光素子の平面図である。FIG. 4 is a plan view of a light emitting device showing a modification. 図５は、図４のＢ−Ｂ断面図である。5 is a cross-sectional view taken along the line BB in FIG.

［第１の実施の形態］
図１は本発明の一実施形態に係る発光素子の平面図であり、図２は図１のＡ−Ａ断面図である。 [First Embodiment]
FIG. 1 is a plan view of a light emitting device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line AA of FIG.

（発光素子１の構成）
本発明の一実施形態に係る発光素子１は、フリップチップ型であり、図１に示すように、平面視にて四角形状に形成される。図２に示すように、発光素子１は、Ｃ面（０００１）を有するサファイア基板１０と、サファイア基板１０の上に設けられる半導体積層部２９と、を備えている。半導体積層部２９は、バッファ層２０と、バッファ層２０の上に設けられるｎ側コンタクト層２２と、ｎ側コンタクト層２２の上に設けられるｎ側クラッド層２４と、ｎ側クラッド層２４の上に設けられる発光層２５と、発光層２５の上に設けられるｐ側クラッド層２６と、ｐ側クラッド層２６の上に設けられるｐ側コンタクト層２８とをサファイア基板１０側からこの順で有している。 (Configuration of Light-Emitting Element 1)
The light emitting element 1 according to an embodiment of the present invention is a flip chip type, and is formed in a quadrangular shape in plan view as shown in FIG. As shown in FIG. 2, the light emitting element 1 includes a sapphire substrate 10 having a C plane (0001), and a semiconductor stacked portion 29 provided on the sapphire substrate 10. The semiconductor stacked portion 29 includes a buffer layer 20, an n-side contact layer 22 provided on the buffer layer 20, an n-side cladding layer 24 provided on the n-side contact layer 22, and an n-side cladding layer 24. A light emitting layer 25 provided on the light emitting layer 25, a p-side cladding layer 26 provided on the light-emitting layer 25, and a p-side contact layer 28 provided on the p-side cladding layer 26 in this order from the sapphire substrate 10 side. ing.

また、発光素子１は、ｐ側コンタクト層２８の上に設けられるｐコンタクト電極３０と、ｐコンタクト電極３０上に設けられる複数のｐバッファ電極４２と、ｐ側コンタクト層２８から少なくともｎ側コンタクト層２２の一部までエッチングにより除去することにより露出したｎ側コンタクト層２２の上に設けられるｎ電極４０と、ｎ側コンタクト層２２上のｎ電極４０が配置される領域を露出させるｎ側開口５２及びｐコンタクト電極３０上のｐバッファ電極４２が配置される領域を露出させるｐ側開口５４を有するパッシベーション膜としての絶縁層５０と、絶縁層５０の内部に配置される反射層６０と、絶縁層５０の上面の一部を覆うとともにｐバッファ電極４２及びｎ電極４０の上の開口のそれぞれに設けられるｎ側バリア層７０及びｐ側バリア層７２と、各バリア層７０，７２の上にそれぞれ設けられるｎ側はんだ層８０及びｐ側はんだ層８２とを備える。 The light-emitting element 1 includes a p-contact electrode 30 provided on the p-side contact layer 28, a plurality of p-buffer electrodes 42 provided on the p-contact electrode 30, and at least an n-side contact layer from the p-side contact layer 28. An n-electrode 40 provided on the n-side contact layer 22 exposed by removing part of the film 22 by etching, and an n-side opening 52 exposing a region where the n-electrode 40 on the n-side contact layer 22 is disposed. And an insulating layer 50 as a passivation film having a p-side opening 54 exposing a region where the p buffer electrode 42 is disposed on the p contact electrode 30, a reflective layer 60 disposed inside the insulating layer 50, and an insulating layer 50, an n-side barrier layer 70 covering a part of the upper surface of 50 and provided in each of the openings above the p-buffer electrode 42 and the n-electrode 40. It comprises a p-side barrier layer 72, an n-side solder layer 80 and the p-side solder layer 82 respectively provided on each barrier layer 70, 72.

本実施形態においては、ｎ電極４０を構成する材料とｐバッファ電極４２を構成する材料とは同一である。また、ｎ電極４０及びｐバッファ電極４２を多層から形成する場合、それぞれの層構成は同一である。特に、ｎ電極４０を構成する材料及びｐバッファ電極４２を構成する材料は、ｎ側バリア層７０又はｐ側バリア層７２との間で電気的接続、及び密着性が良好な材料を用いる。更に、ｎ側バリア層７０及びｎ側はんだ層８０を構成する材料と、ｐ側バリア層７２及びｐ側はんだ層８２を構成する材料とを同一にすることができる。なお、各バリア層７０，７２と各はんだ層８０，８２とを併せて接合電極という。 In the present embodiment, the material constituting the n electrode 40 and the material constituting the p buffer electrode 42 are the same. In addition, when the n electrode 40 and the p buffer electrode 42 are formed from multiple layers, the respective layer configurations are the same. In particular, the material constituting the n-electrode 40 and the material constituting the p-buffer electrode 42 are materials having good electrical connection and adhesion with the n-side barrier layer 70 or the p-side barrier layer 72. Furthermore, the material constituting the n-side barrier layer 70 and the n-side solder layer 80 and the material constituting the p-side barrier layer 72 and the p-side solder layer 82 can be made the same. The barrier layers 70 and 72 and the solder layers 80 and 82 are collectively referred to as a bonding electrode.

サファイア基板１０は、平面視にて略四角形状に形成され、厚さの寸法と、平面視における最も長い辺の寸法と、の比が０．２６以上となっている。具体的に、サファイア基板１０は、平面視にて一辺が１０００μｍの正方形状に形成され、厚さが４００μｍとなっている。従って、本実施形態においては、上記の比は０．４である。これにより、半導体積層部２９側からサファイア基板１０へ入射する光をサファイア基板１０から効率良く取り出すことができる。 The sapphire substrate 10 is formed in a substantially rectangular shape in plan view, and the ratio of the thickness dimension to the longest side dimension in plan view is 0.26 or more. Specifically, the sapphire substrate 10 is formed in a square shape having a side of 1000 μm in a plan view and has a thickness of 400 μm. Therefore, in the present embodiment, the above ratio is 0.4. Thereby, the light incident on the sapphire substrate 10 from the semiconductor stacked portion 29 side can be efficiently extracted from the sapphire substrate 10.

サファイア基板１０上に配置される、バッファ層２０と、ｎ側コンタクト層２２と、ｎ側クラッド層２４と、発光層２５と、ｐ側クラッド層２６と、ｐ側コンタクト層２８とはそれぞれ、III族窒化物化合物半導体からなる層である。III族窒化物化合物半導体は、例えば、Ａｌ_ｘＧａ_ｙＩｎ_{１−ｘ−ｙ}Ｎ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）のI II族窒化物化合物半導体を用いることができる。 The buffer layer 20, the n-side contact layer 22, the n-side cladding layer 24, the light emitting layer 25, the p-side cladding layer 26, and the p-side contact layer 28 disposed on the sapphire substrate 10 are respectively III. It is a layer made of a group nitride compound semiconductor. The group III nitride compound semiconductor is, for example, an Al _x Ga _y In _1-xy N (where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) group II nitride compound semiconductor. Can be used.

本実施形態においては、ｐ側コンタクト層２８からｎ側コンタクト層２２の一部を除去することにより、ｐ側コンタクト層２８、ｐ側クラッド層２６、発光層２５、ｎ側クラッド層２４の側方にメサ部９０が形成される。メサ部９０は、半導体積層部２９の除去部分に形成され、サファイア基板１０に垂直な軸に対して角度θだけ傾斜した傾斜面９２を有する。また、本実施形態においては、傾斜面９２の上にも反射層６０を含む絶縁層５０が形成されている。 In the present embodiment, by removing a part of the n-side contact layer 22 from the p-side contact layer 28, the p-side contact layer 28, the p-side cladding layer 26, the light emitting layer 25, and the side of the n-side cladding layer 24. A mesa portion 90 is formed. The mesa unit 90 is formed in the removed portion of the semiconductor stacked unit 29 and has an inclined surface 92 that is inclined by an angle θ with respect to an axis perpendicular to the sapphire substrate 10. In the present embodiment, the insulating layer 50 including the reflective layer 60 is also formed on the inclined surface 92.

図１に示すように、発光素子１は、平面視にて略正方形状に形成されており、複数のｐ側のはんだ層８０が平面視にて互いに平行な帯状に形成されている。そして、半導体積層部２９は、ｐ側のはんだ層８０に対応して、互いに平行な複数の帯状部２９ａを有している。各帯状部２９ａは、平面視にて、発光素子１の一辺側からこれと垂直に他辺側へ延びており、一辺側に形成される連結部２９ｂにて互いに連結された状態となっている。尚、外側に位置する帯状部２９ａは、内側に位置する帯状部２９ａよりも短く形成され、外側に位置する帯状部２９ａの延長線上にｎ側の接合電極が配置される。 As shown in FIG. 1, the light-emitting element 1 is formed in a substantially square shape in plan view, and a plurality of p-side solder layers 80 are formed in strips parallel to each other in plan view. The semiconductor laminated portion 29 has a plurality of strip-like portions 29 a that are parallel to each other, corresponding to the p-side solder layer 80. Each planar portion 29a extends from one side of the light emitting element 1 to the other side in a plan view and is connected to each other by a connecting portion 29b formed on the one side. . The strip-shaped portion 29a located on the outer side is formed shorter than the strip-shaped portion 29a located on the inner side, and the n-side junction electrode is disposed on the extended line of the strip-shaped portion 29a located on the outer side.

各帯状部２９ａは、発光層２５及びｐ型半導体層を含んで構成されており、メサ部９０により形作られている。ここで、各帯状部２９ａの側面のうち、各帯状部２９ａ同士の対向面には、メサ部９０の傾斜面９２が形成されている。本実施形態においては、各帯状部２９ａの先端側の側面にも傾斜面９２が形成され、連結部２９ｂにおける発光素子１外縁側の側面にも傾斜面９２が形成されている。本実施形態においては、サファイア基板１０に垂直な軸に対する傾斜面９２の傾斜角θは、３０度以上４５度以下となっている。 Each belt-like portion 29 a is configured to include the light emitting layer 25 and the p-type semiconductor layer, and is formed by the mesa portion 90. Here, the inclined surface 92 of the mesa part 90 is formed in the opposing surface of each strip | belt-shaped part 29a among the side surfaces of each strip | belt-shaped part 29a. In the present embodiment, an inclined surface 92 is also formed on the side surface on the distal end side of each band-shaped portion 29a, and an inclined surface 92 is also formed on the side surface on the outer edge side of the light emitting element 1 in the connecting portion 29b. In the present embodiment, the inclination angle θ of the inclined surface 92 with respect to the axis perpendicular to the sapphire substrate 10 is not less than 30 degrees and not more than 45 degrees.

バッファ層２０は、ＡｌＮから形成される。そして、ｎ側コンタクト層２２とｎ側クラッド層２４とは、所定量のｎ型ドーパント（例えば、Ｓｉ）をそれぞれドーピングしたｎ−ＧａＮからそれぞれ形成される。また、発光層２５は、複数の井戸層及び障壁層からなり、ＩｎＧａＮ、ＧａＮ、ＡｌＧａＮ等の材料が用いられる多重量子井戸構造を有する。更に、ｐ側クラッド層２６とｐ側コンタクト層２８とは、所定量のｐ型ドーパント（例えば、Ｍｇ）をドーピングしたｐ−ＧａＮからそれぞれ形成される。 The buffer layer 20 is made of AlN. The n-side contact layer 22 and the n-side cladding layer 24 are each formed from n-GaN doped with a predetermined amount of n-type dopant (for example, Si). The light emitting layer 25 includes a plurality of well layers and a barrier layer, and has a multiple quantum well structure in which a material such as InGaN, GaN, or AlGaN is used. Further, the p-side cladding layer 26 and the p-side contact layer 28 are each formed from p-GaN doped with a predetermined amount of p-type dopant (for example, Mg).

また、本実施形態に係るｐコンタクト電極３０は酸化物半導体から形成され、例えば、ＩＴＯ（Indium Tin Oxide）から形成される。絶縁層５０は、例えば、二酸化シリコン（ＳｉＯ_２）から主として形成される。また、反射層６０は、絶縁層５０の内部に設けられ、発光層２５が発する光を反射する金属材料、例えば、Ａｌから形成される。絶縁層５０の厚さは、全体にわたって、０．１μｍ以上１．０μｍ以下であり、絶縁層５０の内部に設けられる反射層６０の厚さは、反射層６０に入射した光を適切に反射させることを目的として、０．０５μｍ以上０．５μｍ以下である。 In addition, the p-contact electrode 30 according to the present embodiment is formed from an oxide semiconductor, for example, from ITO (Indium Tin Oxide). The insulating layer 50 is mainly formed from, for example, silicon dioxide (SiO ₂ ). The reflective layer 60 is provided inside the insulating layer 50 and is made of a metal material that reflects light emitted from the light emitting layer 25, for example, Al. The thickness of the insulating layer 50 is 0.1 μm or more and 1.0 μm or less throughout, and the thickness of the reflective layer 60 provided inside the insulating layer 50 appropriately reflects the light incident on the reflective layer 60. For the purpose, it is 0.05 μm or more and 0.5 μm or less.

ｎ電極４０は、ｎ側コンタクト層２２上にメサ部９０と間隔をおいて設けられる。また、ｎ電極４０は、ｎ側バリア層７０に接触する上面において、ｎ側バリア層７０と非接触の部分である外縁部が絶縁層５０に接している。尚、図１では、ｎ側はんだ層８０が表面に露出しているので、ｎ電極４０を平面視にて直接的に視認することはできない。 The n electrode 40 is provided on the n-side contact layer 22 at a distance from the mesa portion 90. The n-electrode 40 is in contact with the insulating layer 50 at the upper surface in contact with the n-side barrier layer 70, and the outer edge portion that is not in contact with the n-side barrier layer 70. In FIG. 1, since the n-side solder layer 80 is exposed on the surface, the n-electrode 40 cannot be directly visually recognized in a plan view.

また、ｐバッファ電極４２は、点状に形成され、各帯状部２９ａの幅方向中央に、長手方向に間隔をおいて複数設けられる。各ｐバッファ電極４２は、円形を呈しているが、多角形状としてもよい。各ｐバッファ電極４２は、ｐ側バリア層７２に接触する上面において、ｐ側バリア層７２と非接触の部分である外縁部が絶縁層５０に接する。絶縁層５０は、各ｐバッファ電極４２ａの形成領域を除いてｐコンタクト電極３０及びメサ部９０を覆い、ｎ電極４０ａの形成領域を除いてｎ側コンタクト層２２を覆っている。なお、図１では、ｐ側はんだ層８２が表面に露出しているので、ｐバッファ電極４２を平面視にて直接的に視認することはできない。 Further, the p buffer electrode 42 is formed in a dot shape, and a plurality of p buffer electrodes 42 are provided at the center in the width direction of each band-like portion 29a at intervals in the longitudinal direction. Each p buffer electrode 42 has a circular shape, but may have a polygonal shape. Each p buffer electrode 42 is in contact with the insulating layer 50 at the upper surface in contact with the p side barrier layer 72, and the outer edge portion which is not in contact with the p side barrier layer 72. The insulating layer 50 covers the p-contact electrode 30 and the mesa portion 90 except for the formation region of each p-buffer electrode 42a, and covers the n-side contact layer 22 except for the formation region of the n-electrode 40a. In FIG. 1, since the p-side solder layer 82 is exposed on the surface, the p-buffer electrode 42 cannot be directly seen in plan view.

また、ｎ電極４０及びｐバッファ電極４２は、Ｎｉ又はＣｒと、Ａｕとを含む金属材料から形成される。特にｎ側コンタクト層２２がｎ型のＧａＮから形成される場合、ｎ電極４０は、ｎ側コンタクト層２２の側から接触層としてのＮｉ層とＮｉ層の上方のＡｕ層とを含んで形成することができ、又はｎ側コンタクト層２２の側から接触層としてのＣｒ層とＣｒ層の上方のＡｕ層とを含んで形成することができる。また、特にｐコンタクト電極３０が酸化物半導体から形成される場合、ｐバッファ電極４２は、ｐコンタクト電極３０の側から接触層としてのＮｉ層とＮｉ層の上方のＡｕ層とを含んで形成することができ、又はｐコンタクト電極３０の側から接触層としてのＣｒ層とＣｒ層の上方のＡｕ層とを含んで形成することができる。ｎ電極４０及びｐバッファ電極４２の表面の平坦性を良好にすること、かつ、オーミック接触を維持することを目的として、Ｎｉ層若しくはＣｒ層の厚さは、例えば、０．０１μｍ以上０．１μｍ以下であることが好ましく、Ａｕ層の厚さは０．０５μｍ以上０．５μｍ以下であることが好ましい。 The n electrode 40 and the p buffer electrode 42 are made of a metal material containing Ni or Cr and Au. In particular, when the n-side contact layer 22 is formed of n-type GaN, the n-electrode 40 is formed including the Ni layer as the contact layer and the Au layer above the Ni layer from the n-side contact layer 22 side. Alternatively, it can be formed including a Cr layer as a contact layer and an Au layer above the Cr layer from the n-side contact layer 22 side. In particular, when the p-contact electrode 30 is formed of an oxide semiconductor, the p-buffer electrode 42 is formed including a Ni layer as a contact layer and an Au layer above the Ni layer from the p-contact electrode 30 side. Alternatively, it can be formed including a Cr layer as a contact layer and an Au layer above the Cr layer from the p-contact electrode 30 side. For the purpose of improving the flatness of the surfaces of the n electrode 40 and the p buffer electrode 42 and maintaining ohmic contact, the thickness of the Ni layer or Cr layer is, for example, 0.01 μm or more and 0.1 μm. The thickness of the Au layer is preferably 0.05 μm or more and 0.5 μm or less.

また、ｎ電極４０は、接触層と、中間層と、Ａｕ層とを含んで形成することもできる。同様にしてｐバッファ電極４２は、ｐコンタクト電極３０の側から接触層と、中間層と、Ａｕ層とを含んで形成することができる。中間層は、接触層と、ｎ側コンタクト層２２若しくはｐコンタクト電極３０とのオーミック接触を維持すること等を目的として、上方のＡｕが接触層のＮｉ又はＣｒに拡散することを抑制することのできる材料、例えば、Ｔｉ、Ｐｔ等の金属材料を用いて形成することができる。中間層は、例えば、０．０１μｍ以上０．１μｍ以下の厚さを有して形成することが好ましい。 The n-electrode 40 can also be formed including a contact layer, an intermediate layer, and an Au layer. Similarly, the p buffer electrode 42 can be formed including a contact layer, an intermediate layer, and an Au layer from the p contact electrode 30 side. The intermediate layer suppresses diffusion of upper Au to Ni or Cr of the contact layer for the purpose of maintaining ohmic contact between the contact layer and the n-side contact layer 22 or the p-contact electrode 30. It can be formed using a material that can be used, for example, a metal material such as Ti or Pt. The intermediate layer is preferably formed to have a thickness of, for example, 0.01 μm or more and 0.1 μm or less.

ここで、本実施形態においては、ｐバッファ電極４２とバリア層７０との接触部分は、平面視にてｐバッファ電極４２の中央側であり、ｐバッファ電極４２と絶縁層５０との接触部分は、平面視にてｐバッファ電極４２の外縁部である。更に、バリア層７０は、絶縁層５０におけるｐコンタクト電極３０と反対側の表面に接触しており、絶縁層５０の表面の所定の領域を覆っている。このバリア層７０は、絶縁層５０との接触部分に主としてＴｉから構成される金属層を有する。 Here, in this embodiment, the contact portion between the p buffer electrode 42 and the barrier layer 70 is the center side of the p buffer electrode 42 in a plan view, and the contact portion between the p buffer electrode 42 and the insulating layer 50 is This is the outer edge of the p buffer electrode 42 in plan view. Furthermore, the barrier layer 70 is in contact with the surface of the insulating layer 50 opposite to the p-contact electrode 30 and covers a predetermined region on the surface of the insulating layer 50. The barrier layer 70 has a metal layer mainly composed of Ti at a contact portion with the insulating layer 50.

また、各はんだ層８０，８２は、共晶材料、例えば、ＡｕＳｎから形成することができる。各はんだ層８０，８２は、例えば、真空蒸着法（例えば、電子ビーム蒸着法、又は抵抗加熱蒸着法等）、スパッタ法、めっき法、スクリーン印刷法等により形成することができる。また、各はんだ層８０，８２は、ＡｕＳｎ以外の共晶材料からなる共晶はんだ又はＳｎＡｇＣｕ等の鉛フリーはんだから形成することもできる。 The solder layers 80 and 82 can be formed from a eutectic material, for example, AuSn. The solder layers 80 and 82 can be formed by, for example, vacuum deposition (for example, electron beam deposition or resistance heating deposition), sputtering, plating, screen printing, or the like. The solder layers 80 and 82 can also be formed from eutectic solder made of a eutectic material other than AuSn or lead-free solder such as SnAgCu.

具体的に、各バリア層７０，７２は、絶縁層５０とｎ電極４０及びｐバッファ電極４２に接触する第１のバリア層と、第１のバリア層上に形成され、各はんだ層８０，８２を構成する材料の拡散を抑制する第２のバリア層とを少なくとも含んで形成される。第１のバリア層は、ｎ電極４０を構成する材料及びｐバッファ電極４２を構成する材料に対してオーミック接触すると共に密着性が良好な材料から形成され、例えば、Ｔｉから主として形成される。また、第２のバリア層は、各はんだ層８０，８２を構成する材料がｎ電極４０及びｐバッファ電極４２側に拡散することを抑制することのできる材料から形成され、例えば、Ｎｉから主として形成される。 Specifically, each of the barrier layers 70 and 72 is formed on the first barrier layer in contact with the insulating layer 50, the n-electrode 40 and the p-buffer electrode 42, and each of the solder layers 80 and 82. And at least a second barrier layer that suppresses the diffusion of the material constituting the layer. The first barrier layer is formed of a material having an ohmic contact with the material forming the n-electrode 40 and the material forming the p-buffer electrode 42 and having good adhesion, and is mainly formed of Ti, for example. The second barrier layer is formed of a material capable of suppressing the material constituting each of the solder layers 80 and 82 from diffusing toward the n-electrode 40 and the p-buffer electrode 42, for example, mainly formed of Ni. Is done.

また、各バリア層７０，７２は、第１のバリア層及び第２のバリア層を１つのペア層として、複数のペア層を含むこともできる。各バリア層７０，７２が複数のペア層を含むことにより、各はんだ層８０，８２を構成する材料の拡散を更に抑制できる。そして、各バリア層７０，７２の第１のバリア層の膜厚は、例えば、１５０ｎｍ程度であり、第２のバリア層の膜厚は、例えば、１００ｎｍ若しくは１５０ｎｍ程度である。更に、各はんだ層８０，８２は、例えば、２μｍ以上２０μｍ以下の厚さを有して形成される。 Each of the barrier layers 70 and 72 can also include a plurality of pair layers, with the first barrier layer and the second barrier layer as one pair layer. Since each barrier layer 70 and 72 includes a plurality of pair layers, diffusion of the material constituting each solder layer 80 and 82 can be further suppressed. The thickness of the first barrier layer of each of the barrier layers 70 and 72 is, for example, about 150 nm, and the thickness of the second barrier layer is, for example, about 100 nm or 150 nm. Furthermore, each solder layer 80 and 82 is formed to have a thickness of 2 μm or more and 20 μm or less, for example.

以上のように構成された発光素子１は、青色領域の波長の光を発するフリップチップ型の発光ダイオード（ＬＥＤ）であり、例えば、発光素子１は、順電圧が２．９Ｖで、順電流が２０ｍＡの場合に、ピーク波長が４５５ｎｍの光を発する。また、発光素子１の平面寸法は、例えば、縦寸法及び横寸法がそれぞれ略３５０μｍである。 The light-emitting element 1 configured as described above is a flip-chip light-emitting diode (LED) that emits light having a wavelength in the blue region. For example, the light-emitting element 1 has a forward voltage of 2.9 V and a forward current. In the case of 20 mA, light having a peak wavelength of 455 nm is emitted. The planar dimension of the light emitting element 1 is, for example, approximately 350 μm in vertical dimension and lateral dimension, respectively.

なお、サファイア基板１０の上に設けられるバッファ層２０からｐ側コンタクト層２８までの各層は、例えば、有機金属化学気相成長法（Metal Organic Chemical Vapor Deposition : MOCVD）、分子線エピタキシー法（Molecular Beam Epitaxy : MBE）、ハライド気相エピタキシー法（Halide Vapor Phase Epitaxy : HVPE）等によって形成することができる。ここで、バッファ層２０がＡｌＮから形成されるものを例示したが、バッファ層２０はＧａＮから形成することもできる。また、発光層２５の量子井戸構造は、多重量子井戸構造でなく、単一量子井戸構造、歪量子井戸構造にすることもできる。 Each layer from the buffer layer 20 to the p-side contact layer 28 provided on the sapphire substrate 10 is, for example, metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (Molecular Beam). Epitaxy (MBE), Halide Vapor Phase Epitaxy (HVPE), etc. Here, the buffer layer 20 is formed of AlN, but the buffer layer 20 can also be formed of GaN. In addition, the quantum well structure of the light emitting layer 25 may be a single quantum well structure or a strained quantum well structure instead of a multiple quantum well structure.

また、サファイア基板１０の平面視における最も長い辺の寸法と、厚さの寸法の比が０．４であるものを示したが、当該比は０．２６以上であればよい。 Moreover, although the ratio of the dimension of the longest side in the planar view of the sapphire substrate 10 and the dimension of the thickness is 0.4, the ratio may be 0.26 or more.

また、絶縁層５０は、酸化チタン（ＴｉＯ_２）、アルミナ（Ａｌ_２Ｏ_３）、五酸化タンタル（Ｔａ_２Ｏ_５）等の金属酸化物、若しくはポリイミド等の電気絶縁性を有する樹脂材料から形成することもできる。そして、反射層６０は、Ａｇから形成することもでき、Ａｌ又はＡｇを主成分として含む合金から形成することもできる。また、反射層６０は、屈折率の異なる２つの材料の複数の層から形成される分布ブラッグ反射器（Distributed Bragg Reflector : DBR）であってもよい。 The insulating layer 50 is formed from a metal oxide such as titanium oxide (TiO ₂ ), alumina (Al ₂ O ₃ ), tantalum pentoxide (Ta ₂ O ₅ ), or a resin material having electrical insulation properties such as polyimide. You can also And the reflective layer 60 can also be formed from Ag, and can also be formed from the alloy which contains Al or Ag as a main component. The reflective layer 60 may be a distributed Bragg reflector (DBR) formed from a plurality of layers of two materials having different refractive indexes.

更に、発光素子１は、紫外領域、近紫外領域、又は緑色領域にピーク波長を有する光を発するＬＥＤであってもよいが、ＬＥＤが発する光のピーク波長の領域はこれらに限定されない。なお、他の変形例においては、発光素子１の平面寸法はこれに限られない。例えば、発光素子１の平面寸法を縦寸法及び横寸法がそれぞれ３５０μｍとなるよう設計することもでき、縦寸法と横寸法とが互いに異なるようにすることもできる。 Furthermore, the light emitting element 1 may be an LED that emits light having a peak wavelength in the ultraviolet region, the near ultraviolet region, or the green region, but the region of the peak wavelength of the light emitted by the LED is not limited thereto. In other modified examples, the planar dimension of the light emitting element 1 is not limited to this. For example, the planar dimension of the light emitting element 1 can be designed such that the vertical dimension and the horizontal dimension are 350 μm, respectively, and the vertical dimension and the horizontal dimension can be different from each other.

（発光素子１の製造工程）
次いで、発光素子１の製造工程について説明する。まず、サファイア基板１０を準備して、このサファイア基板１０の上に、ｎ型半導体層と、発光層と、ｐ型半導体層とを含む半導体積層構造を形成する。具体的には、サファイア基板１０の上に、バッファ層２０と、ｎ側コンタクト層２２と、ｎ側クラッド層２４と、発光層２５と、ｐ側クラッド層２６と、ｐ側コンタクト層２８とをこの順にエピタキシャル成長して半導体積層構造を形成する（半導体積層部形成工程）。 (Manufacturing process of light-emitting element 1)
Next, a manufacturing process of the light emitting element 1 will be described. First, a sapphire substrate 10 is prepared, and a semiconductor stacked structure including an n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer is formed on the sapphire substrate 10. Specifically, the buffer layer 20, the n-side contact layer 22, the n-side cladding layer 24, the light emitting layer 25, the p-side cladding layer 26, and the p-side contact layer 28 are formed on the sapphire substrate 10. A semiconductor stacked structure is formed by epitaxial growth in this order (semiconductor stacked portion forming step).

続いて、エピタキシャル成長基板の全面にｐコンタクト電極３０を形成する。本実施形態においてｐコンタクト電極３０はＩＴＯであり、例えば、真空蒸着法を用いて形成される。なお、ｐコンタクト電極３０は、スパッタリング法、ＣＶＤ法、蒸着法又はゾルゲル法等により形成することもできる。次いで、フォトリソグラフィー技術及びエッチング技術を用いて、ｐコンタクト電極３０の一部をエッチングして除去するとともに、ｐ側コンタクト層２８からｎ側コンタクト層２２の一部までエッチングする。これにより、ｎ側クラッド層２４からｐ側コンタクト層２８までの複数の化合物半導体層から構成されるメサ部９０が形成され、ｎ側コンタクト層２２の一部が露出する。このとき、例えば、レジスト形状を変えることにより、メサ部９０の傾斜面９２の角度θを変化させることができる。また、例えば、エッチングの時間を変えることにより、メサ部９０の深さを変化させることができる。 Subsequently, a p-contact electrode 30 is formed on the entire surface of the epitaxial growth substrate. In this embodiment, the p-contact electrode 30 is ITO, and is formed using, for example, a vacuum deposition method. The p-contact electrode 30 can also be formed by a sputtering method, a CVD method, a vapor deposition method, a sol-gel method, or the like. Next, a part of the p-contact electrode 30 is removed by etching using a photolithography technique and an etching technique, and etching is performed from the p-side contact layer 28 to a part of the n-side contact layer 22. As a result, a mesa portion 90 composed of a plurality of compound semiconductor layers from the n-side cladding layer 24 to the p-side contact layer 28 is formed, and a part of the n-side contact layer 22 is exposed. At this time, for example, the angle θ of the inclined surface 92 of the mesa portion 90 can be changed by changing the resist shape. Further, for example, the depth of the mesa portion 90 can be changed by changing the etching time.

そして、真空蒸着法及びフォトリソグラフィー技術を用いて、ｎ電極４０をｎ側コンタクト層２２の表面の予め定められた一部の領域に形成すると同時に、ｐバッファ電極４２をｐコンタクト電極３０の表面の予め定められた一部の領域に形成する。本実施形態において、ｎ電極４０を構成する材料と、ｐバッファ電極４２を構成する材料とは同一材料である。すなわち、ｎ電極４０を形成するｎ側コンタクト層２２の予め定められた領域と、ｐバッファ電極４２を形成するｐコンタクト電極３０の予め定められた領域とのそれぞれに開口を有するフォトレジストのマスクを形成した後、各開口に電極材料を同時に真空蒸着することにより、互いに同一材料からなるｎ電極４０及びｐバッファ電極４２を形成する。なお、ｎ電極４０及びｐバッファ電極４２を構成する材料をｎ側コンタクト層２２及びｐコンタクト電極３０上に設けた後、ｎ側コンタクト層２２とｎ電極４０との間、及びｐコンタクト電極３０とｐバッファ電極４２との間のオーミック接触と密着性とを確保すべく、所定の温度、所定の雰囲気下で、所定の時間の熱処理を施すこともできる。 Then, the n-electrode 40 is formed in a predetermined part of the surface of the n-side contact layer 22 by using the vacuum deposition method and the photolithography technique, and at the same time, the p-buffer electrode 42 is formed on the surface of the p-contact electrode 30. It is formed in a predetermined partial area. In the present embodiment, the material constituting the n-electrode 40 and the material constituting the p-buffer electrode 42 are the same material. That is, a photoresist mask having an opening in each of a predetermined region of the n-side contact layer 22 that forms the n-electrode 40 and a predetermined region of the p-contact electrode 30 that forms the p-buffer electrode 42. After the formation, an electrode material is simultaneously vacuum-deposited in each opening, thereby forming an n electrode 40 and a p buffer electrode 42 made of the same material. In addition, after providing the material which comprises the n electrode 40 and the p buffer electrode 42 on the n side contact layer 22 and the p contact electrode 30, between the n side contact layer 22 and the n electrode 40, and the p contact electrode 30, In order to ensure ohmic contact and adhesion with the p-buffer electrode 42, a heat treatment can be performed for a predetermined time at a predetermined temperature and in a predetermined atmosphere.

続いて、ｎ電極４０及びｐバッファ電極４２を覆う絶縁層５０を形成する。具体的には、ｎ側コンタクト層２２、ｎ電極４０、メサ部９０、ｐコンタクト電極３０、及びｐバッファ電極４２を覆う第１の絶縁層を、プラズマＣＶＤ法により形成する（絶縁層形成工程における第１の絶縁層形成工程）。そして、第１の絶縁層の上であってｎ電極４０及びｐバッファ電極４２の上方を除く所定の領域に、蒸着法及びフォトリソグラフィー技術を用いて反射層６０を形成する（絶縁層形成工程における反射層形成工程）。次に、反射層６０の上側と、反射層６０が形成されていない部分の上側とに、プラズマＣＶＤ法を用いて第２の絶縁層を形成する（絶縁層形成工程における第２の絶縁層形成工程）。これにより反射層６０が第２の絶縁層により被覆される。そして、第１の絶縁層と第２の絶縁層とから、本実施形態に係る絶縁層５０が構成される。 Subsequently, an insulating layer 50 covering the n electrode 40 and the p buffer electrode 42 is formed. Specifically, a first insulating layer that covers the n-side contact layer 22, the n electrode 40, the mesa unit 90, the p contact electrode 30, and the p buffer electrode 42 is formed by plasma CVD (in the insulating layer forming step). First insulating layer forming step). Then, the reflective layer 60 is formed on the first insulating layer in a predetermined region excluding above the n-electrode 40 and the p-buffer electrode 42 by using a vapor deposition method and a photolithography technique (in the insulating layer forming step). Reflection layer forming step). Next, a second insulating layer is formed on the upper side of the reflective layer 60 and on the upper side of the portion where the reflective layer 60 is not formed by using a plasma CVD method (formation of the second insulating layer in the insulating layer forming step). Process). Thereby, the reflective layer 60 is covered with the second insulating layer. The first insulating layer and the second insulating layer constitute the insulating layer 50 according to this embodiment.

続いて、絶縁層５０におけるｎ電極４０の上側部分の少なくとも一部とｐバッファ電極４２の上側部分の少なくとも一部とを、フォトリソグラフィー技術及びエッチング技術を用いて除去する。これにより、ｐバッファ電極４２の上に絶縁層５０のｐ側開口５４が形成されると共に、ｎ電極４０の上に絶縁層５０のｎ側開口５２が形成される（開口形成工程）。 Subsequently, at least a part of the upper part of the n electrode 40 and at least a part of the upper part of the p buffer electrode 42 in the insulating layer 50 are removed by using a photolithography technique and an etching technique. Thereby, the p-side opening 54 of the insulating layer 50 is formed on the p-buffer electrode 42, and the n-side opening 52 of the insulating layer 50 is formed on the n-electrode 40 (opening forming step).

次に、真空蒸着法及びフォトリソグラフィー技術を用いて、それぞれの開口５２，５４の内側に、同一材料からなる各バリア層７０，７２を同時に形成する（バリア層形成工程）。ｎ側開口５２に形成されたｎ側バリア層７０はｎ電極４０に電気的に接続すると共に、ｐ側開口５４に形成されたｐ側バリア層７２はｐバッファ電極４２に電気的に接続する。続いて、ｎ側バリア層７０の上、及びｐ側バリア層７２の上に同一材料からなる各はんだ層８０，８２を同時に形成する（はんだ層形成工程）。以上の工程を経て、発光素子１が製造される。 Next, the barrier layers 70 and 72 made of the same material are simultaneously formed inside the openings 52 and 54 by using a vacuum deposition method and a photolithography technique (barrier layer forming step). The n-side barrier layer 70 formed in the n-side opening 52 is electrically connected to the n-electrode 40, and the p-side barrier layer 72 formed in the p-side opening 54 is electrically connected to the p-buffer electrode 42. Subsequently, the solder layers 80 and 82 made of the same material are simultaneously formed on the n-side barrier layer 70 and the p-side barrier layer 72 (solder layer forming step). The light emitting element 1 is manufactured through the above steps.

なお、ｎ電極４０、及びｐバッファ電極４２はそれぞれ、スパッタリング法により形成することもできる。また、絶縁層５０は、化学気相成長法（Chemical Vapor Deposition : CVD）により形成することもできる。以上の工程を経て形成された発光素子１は、導電性材料の配線パターンが予め形成されたセラミック等から構成される基板の所定の位置に、フリップチップボンディングにより実装される。そして、基板に実装された発光素子１を、エポキシ樹脂、シリコーン樹脂又はガラス等の封止材で一体として封止することにより、発光素子１を発光装置としてパッケージ化できる。 Each of the n electrode 40 and the p buffer electrode 42 can also be formed by a sputtering method. The insulating layer 50 can also be formed by chemical vapor deposition (CVD). The light emitting element 1 formed through the above steps is mounted by flip chip bonding at a predetermined position on a substrate made of ceramic or the like in which a wiring pattern of a conductive material is formed in advance. And the light emitting element 1 mounted on the board | substrate can be packaged as a light-emitting device by sealing integrally with sealing materials, such as an epoxy resin, a silicone resin, or glass.

（第１の実施の形態の効果）
本実施の形態に係る発光素子１は、発光層２５から発せられた光は、メサ部９０の傾斜面９２にてサファイア基板１０側へ反射するので、光取り出し効率を向上させることができる。特に、傾斜面９２上に形成される絶縁層５０の内部には、反射層６０が含まれているため、発光層２５から横方向へ放射される光の殆どをサファイア基板１０側へ反射させることができる。これに加え、サファイア基板１０を比較的厚くすることにより、サファイア基板１０から素子外部へ光が取り出し易くしたことにより、素子全体として光取り出し効率を飛躍的に向上させることができる。 (Effects of the first embodiment)
In the light emitting element 1 according to the present embodiment, the light emitted from the light emitting layer 25 is reflected to the sapphire substrate 10 side by the inclined surface 92 of the mesa unit 90, so that the light extraction efficiency can be improved. Particularly, since the reflective layer 60 is included in the insulating layer 50 formed on the inclined surface 92, most of the light emitted from the light emitting layer 25 in the lateral direction is reflected to the sapphire substrate 10 side. Can do. In addition, by making the sapphire substrate 10 relatively thick, it is possible to easily extract light from the sapphire substrate 10 to the outside of the device, so that the light extraction efficiency of the entire device can be dramatically improved.

具体的には、メサ部９０の傾斜面９２の角度をサファイア基板１０に垂直な軸に対して傾斜させるとともに、サファイア基板１０につき、厚さの寸法と、平面視における最も長い辺の寸法との比が０．２６以上となるようにしたので、光取り出し効率を向上が顕著となる。 Specifically, the angle of the inclined surface 92 of the mesa unit 90 is inclined with respect to an axis perpendicular to the sapphire substrate 10, and the thickness dimension of the sapphire substrate 10 and the dimension of the longest side in plan view are Since the ratio is set to 0.26 or more, the light extraction efficiency is remarkably improved.

また、ｎ電極４０及びｐバッファ電極４２を同一材料で同時に形成するので、ｎ電極４０とｐバッファ電極４２とを異なる材料から別々に形成する場合に比べて、製造コストの削減、歩留りの向上を実現することができる。そして、ｎ電極４０及びｐバッファ電極４２を同一材料から同時に形成することから、ｎ電極４０及びｐバッファ電極４２と各バリア層７０，７２との間の密着性、電気的な接続性についてｎ電極４０及びｐバッファ電極４２のそれぞれごとに検討することを要さないので、各バリア層７０，７２を構成する材料の選択の自由度を向上させることができる。 Further, since the n electrode 40 and the p buffer electrode 42 are simultaneously formed of the same material, the manufacturing cost can be reduced and the yield can be improved as compared with the case where the n electrode 40 and the p buffer electrode 42 are separately formed from different materials. Can be realized. Since the n electrode 40 and the p buffer electrode 42 are simultaneously formed from the same material, the n electrode 40 has an adhesive property and electrical connectivity between the n electrode 40 and the p buffer electrode 42 and the barrier layers 70 and 72. Since it is not necessary to examine each of the 40 and p buffer electrodes 42, the degree of freedom in selecting the material constituting each barrier layer 70, 72 can be improved.

また、本実施の形態に係る発光素子１は、ｎ電極４０及びｐバッファ電極４２と反射層６０とが分離した状態を保持しているので、反射層６０に電流が流れることがなく、反射層６０においてエレクトロマイグレーションが発生することを防止できる。これにより、電極の機能と反射層の機能とを兼用させた電極を設ける場合に比べて、反射層の反射率の低下、及び電極のオーミック特性の低下を防止できる。 In addition, since the light emitting element 1 according to the present embodiment maintains the state where the n electrode 40 and the p buffer electrode 42 and the reflective layer 60 are separated, no current flows through the reflective layer 60 and the reflective layer The occurrence of electromigration at 60 can be prevented. Thereby, compared with the case where the electrode which combines the function of an electrode and the function of a reflective layer is provided, the fall of the reflectance of a reflective layer and the fall of the ohmic characteristic of an electrode can be prevented.

ここで、図３は、３５０μｍ角のサファイア基板の厚さと、光取り出し効率の関係を示すグラフである。データ取得にあたっては、前記実施形態と同様の構成で３５０μｍ角の試料体を作製し、サファイア基板の厚さを１０μｍ、９０μｍ、３７５μｍと変化させた。また、試料体への通電電流を３５０ｍＡ、７００ｍＡと変化させた。ここで、試料体の半導体層の各層の厚さを次のようにした。
バッファ層：２５ｎｍ
ｎ側コンタクト層：３．６ｎｍ
ｎ側クラッド層：１０ｎｍ
発光層：７０ｎｍ
ｐ側クラッド層：４０ｎｍ
ｐ側コンタクト層：８０ｎｍ
図３に示すように、通電電流によらず、３５０μｍ角にて厚さ９０μｍ以上であると光取り出し効率が向上することが理解される。すなわち、サファイア基板の厚さ寸法及び一辺の寸法の比が、０．２６以上であると光取り出し効率が向上することが理解される。 Here, FIG. 3 is a graph showing the relationship between the thickness of a 350 μm square sapphire substrate and the light extraction efficiency. For data acquisition, a 350 μm square sample body was produced with the same configuration as in the previous embodiment, and the thickness of the sapphire substrate was changed to 10 μm, 90 μm, and 375 μm. The energization current to the sample body was changed to 350 mA and 700 mA. Here, the thickness of each layer of the semiconductor layer of the sample body was set as follows.
Buffer layer: 25nm
n-side contact layer: 3.6 nm
n-side cladding layer: 10 nm
Light emitting layer: 70 nm
p-side cladding layer: 40 nm
p-side contact layer: 80 nm
As shown in FIG. 3, it is understood that the light extraction efficiency is improved when the thickness is 90 μm or more at 350 μm square regardless of the energization current. That is, it is understood that the light extraction efficiency is improved when the ratio of the thickness dimension of the sapphire substrate and the dimension of one side is 0.26 or more.

尚、前記実施形態においては、各ｐバッファ電極４２のみ点状に形成したものを示したが、例えば図４及び図５に示すように、ｎ電極４０を点状としてもよい。図４及び図５の発光素子２では、サファイア基板１０上の半導体積層部２９は、複数の帯状部２９ａがメサ部９０により形成されている。 In the above-described embodiment, only the p buffer electrodes 42 are formed in a dot shape. However, as shown in FIGS. 4 and 5, for example, the n electrode 40 may be formed in a dot shape. In the light-emitting element 2 of FIGS. 4 and 5, the semiconductor laminated portion 29 on the sapphire substrate 10 has a plurality of strip-like portions 29 a formed by mesa portions 90.

以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。 While the embodiments of the present invention have been described above, the embodiments described above do not limit the invention according to the claims. In addition, it should be noted that not all the combinations of features described in the embodiments are essential to the means for solving the problems of the invention.

１、２発光素子
１０サファイア基板
２０バッファ層
２２ｎ側コンタクト層
２４ｎ側クラッド層
２５発光層
２６ｐ側クラッド層
２８ｐ側コンタクト層
２９半導体積層部
３０ｐコンタクト電極
４０ｎ電極
４２ｐバッファ電極
５０絶縁層
５２ｎ側開口
５４ｐ側開口
６０反射層
７０ｎ側バリア層
７２ｐ側バリア層
８０ｎ側はんだ層
８２ｐ側はんだ層 DESCRIPTION OF SYMBOLS 1, 2 Light emitting element 10 Sapphire substrate 20 Buffer layer 22 N side contact layer 24 n side clad layer 25 Light emitting layer 26 p side clad layer 28 p side contact layer 29 Semiconductor laminated part 30 p contact electrode 40 n electrode 42 p buffer electrode 50 Insulating layer 52 n-side opening 54 p-side opening 60 reflective layer 70 n-side barrier layer 72 p-side barrier layer 80 n-side solder layer 82 p-side solder layer

Claims

A sapphire substrate that is formed in a substantially rectangular shape in plan view, and the ratio of the thickness dimension and the longest side dimension in plan view is 0.26 or more;
A semiconductor stacked portion formed on the sapphire substrate, having an n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer in this order from the sapphire substrate side, and made of a group III nitride semiconductor;
A mesa portion formed on a side of the p-type semiconductor layer and the light emitting layer by removing a part of the semiconductor stacked portion and having an inclined surface inclined with respect to an axis perpendicular to the sapphire substrate. Light emitting element.

The semiconductor stacked portion includes a plurality of strip portions that are configured to include the light emitting layer and the p-type semiconductor layer and are parallel to each other in plan view,
The light-emitting element according to claim 1, wherein the inclined surface of the mesa portion is formed on an opposing surface of the belt-shaped portions among the side surfaces of the belt-shaped portion.

The light emitting element according to claim 2, wherein the inclined surface of the mesa portion is also formed on a side surface of the belt-like portion other than the facing surface.