JP2011077475A - Contact forming method and method for manufacturing semiconductor device - Google Patents
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Abstract
【課題】自己組織化材料を用いて制御性の良いコンタクトを形成可能なコンタクト形成方法及び半導体装置の製造方法が提供する。
【解決手段】基板上に形成され、異なる層を電気的に接続するコンタクトの形成方法であって、第一の層上に形成された層間絶縁膜をエッチングし、前記第一の層の一部を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に導電性高分子ブロック共重合体を含む高分子膜を形成する工程と、前記高分子膜を相分離させ、前記コンタクトホール内の露出した前記第一の層上に導電性の配列構造からなるコンタクトを形成する工程と、前記コンタクト上に第二の層を形成する工程と、を備える。
【選択図】図2A contact forming method and a semiconductor device manufacturing method capable of forming a contact with good controllability using a self-organizing material are provided.
A method of forming a contact formed on a substrate and electrically connecting different layers, wherein an interlayer insulating film formed on the first layer is etched, and a part of the first layer is etched Forming a contact hole exposing the polymer, forming a polymer film containing a conductive polymer block copolymer in the contact hole, phase-separating the polymer film, and exposing the contact hole Forming a contact having a conductive arrangement structure on the first layer, and forming a second layer on the contact.
[Selection] Figure 2
Description
本発明は、半導体装置において異なる層を電気的に接続するコンタクトの形成方法及び半導体装置の製造方法に関する。 The present invention relates to a method for forming a contact for electrically connecting different layers in a semiconductor device and a method for manufacturing the semiconductor device.
デザインルールの微細化に伴い、コンタクトホールの開口、更にはコンタクトの形成が難しくなっていることは周知のとおりである。コンタクトホール形成用のレジストパターン形成においてはArF液浸露光機に複雑な照明系を設け、複雑に設計されたマスクを使用する、あるいは多重露光によるパターン形成を行っている。 As is well known, it is well known that the opening of contact holes and further the formation of contacts have become difficult as the design rules become finer. In forming a resist pattern for forming a contact hole, a complicated illumination system is provided in an ArF immersion exposure machine, and a complicatedly designed mask is used, or a pattern is formed by multiple exposure.
マスク設計にかかる時間は微細化が進むにつれて膨大となり、さらに多重露光を用いた場合には工程数が増加することから、リソグラフィ工程における時間と製造コストの大幅な増加が問題になっている。微細なレジストパターンを形成するためには、レジストの解像性能から微細化が進むにつれてレジスト膜厚が薄膜化されることが予想される。しかしながら、微細化が進んでも加工膜の膜厚は薄膜化されず、レジストのエッチング耐性の不足から多層レジストあるいはハードマスクが用いられる事になり、エッチングプロセスが複雑になり、さらにはエッチング工程にかかる時間とコストも増大している。 The time required for mask design becomes enormous as miniaturization progresses, and further, when multiple exposure is used, the number of processes increases, which causes a significant increase in time and manufacturing cost in the lithography process. In order to form a fine resist pattern, it is expected that the resist film thickness will be reduced as the miniaturization proceeds from the resolution performance of the resist. However, even if miniaturization progresses, the film thickness of the processed film is not reduced, and due to insufficient resistance to etching of the resist, a multilayer resist or a hard mask is used, which complicates the etching process and further takes an etching process. Time and cost are also increasing.
上記の問題に加えて、さらにコンタクトを埋め込みプロセスで形成するためには、微細なコンタクトホールにシード層を均一に形成することやメタル層を形成させることが難しくなっている問題があげられる。現在、層間の接続するコンタクトには金属膜が用いられているが、コンタクトホールの微細化が進みコンタクトホールのアスペクト比が向上すると、コンタクトホール内に埋め込み性良く導電性層を形成することが困難となっている。 In addition to the above problem, in order to form a contact by a filling process, it is difficult to form a seed layer uniformly in a fine contact hole or to form a metal layer. Currently, a metal film is used for the contact between the layers. However, as the contact hole becomes finer and the aspect ratio of the contact hole is improved, it is difficult to form a conductive layer in the contact hole with good embeddability. It has become.
一方、微細パターンの形成方法として、材料が自己組織的に相分離して特定の規則配列パターンを形成する現象を利用する方法が注目を集めている。例えば、特許文献1には、自己組織化材料として高分子ブロック共重合体(block copolymer)を溶媒に溶解させ、その溶液を基板表面にスピンコート法、ディップコート法、溶媒キャスト法等により塗布することが開示されている。
On the other hand, as a method for forming a fine pattern, a method that utilizes a phenomenon in which a material is phase-separated in a self-organized manner to form a specific regular array pattern has attracted attention. For example, in
特許文献1では、ある1種類のブロック共重合体膜のみが基板に形成される。この場合、ブロック共重合体の相分離によって得られるパターンを用いる技術が開示されている。
In
自己組織化材料を用いて制御性の良いコンタクトを形成可能なコンタクト形成方法及び半導体装置の製造方法を提供する。 A contact forming method and a semiconductor device manufacturing method capable of forming a contact with good controllability using a self-organizing material are provided.
本発明の一態様によるコンタクト形成方法は、基板上に形成され、異なる層を電気的に接続するコンタクトの形成方法であって、第一の層上に形成された層間絶縁膜をエッチングし、前記第一の層の一部を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に導電性高分子ブロック共重合体を含む高分子膜を形成する工程と、前記高分子膜を相分離させ、前記コンタクトホール内の露出した前記第一の層上に導電性の配列構造からなるコンタクトを形成する工程と、前記コンタクト上に第二の層を形成する工程と、を備えることを特徴とする。 A contact formation method according to an aspect of the present invention is a contact formation method for electrically connecting different layers formed on a substrate, the interlayer insulating film formed on the first layer being etched, Forming a contact hole exposing a part of the first layer; forming a polymer film containing a conductive polymer block copolymer in the contact hole; and phase-separating the polymer film. And a step of forming a contact having a conductive array structure on the exposed first layer in the contact hole, and a step of forming a second layer on the contact. .
また、本発明の一態様による半導体装置の製造方法は、半導体基板上に形成され、異なる層を電気的に接続するコンタクトの形成方法であって、第一の層上に形成された層間絶縁膜をエッチングし、前記第一の層の一部を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に導電性高分子ブロック共重合体を含む高分子膜を形成する工程と、前記高分子膜を相分離させ、前記コンタクトホール内の露出した前記第一の層上に導電性の配列構造からなるコンタクトを形成する工程と、前記コンタクト上に第二の層を形成する工程と、を備えることを特徴とする。 A method for manufacturing a semiconductor device according to one embodiment of the present invention is a method for forming a contact formed on a semiconductor substrate and electrically connecting different layers, the interlayer insulating film formed on the first layer Forming a contact hole exposing a part of the first layer, forming a polymer film containing a conductive polymer block copolymer in the contact hole, and the polymer Forming a contact made of a conductive array structure on the exposed first layer in the contact hole, and forming a second layer on the contact. It is characterized by that.
自己組織化材料を用いて制御性の良いコンタクトを形成可能なコンタクト形成方法及び半導体装置の製造方法が提供される。 A contact forming method and a semiconductor device manufacturing method capable of forming a contact with good controllability using a self-organizing material are provided.
以下、本発明の実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1及び図2は本発明の実施例1に係るコンタクトパターン形成方法を模式的に示した断面図である。図1及び図2を用いて本発明の実施例1に係るコンタクトパターン形成方法について説明する。図1(a)に示すように、半導体基板(図示せず)上に配線層1が形成されており、その配線層1の周囲及び配線層1上には層間絶縁膜2が形成されている。ここで、配線層1は例えば、Cu、Cu合金、Al、Al合金等からなる。また、層間絶縁膜2は、例えば、シリコン酸化膜等からなる。なお、本実施例では下層配線層と上層配線層とを接続するコンタクトを形成する場合について説明するが、本発明はこれに限定されず、拡散層と配線層とを接続するコンタクトを形成する場合にも適用可能である。
1 and 2 are cross-sectional views schematically showing a contact pattern forming method according to
層間絶縁膜2上には周知のリソグラフィ技術によってコンタクト開口用のレジストパターン3が形成されている。レジストパターン3の代わりにシリコン窒化膜等からなるハードマスクを用いても構わない。この時、形成されているレジストパターン3の開口の大きさは、例えば、所望のコンタクトホールサイズの1.5倍〜2倍の大きさとすることができる。
A
続いて、図1(b)に示すように、例えば、RIE(Reactive Ion Etching)等によりレジストパターン3をマスクとして層間絶縁膜2をエッチングして、配線層1の表面を露出させる。層間絶縁膜2をエッチングして配線層1の表面を露出させた後、レジストパターン3を除去してコンタクトホール4が形成される。
Subsequently, as shown in FIG. 1B, the surface of the
次いで、図1(c)に示すように、導電性高分子ブロック共重合体を含む高分子膜5をコンタクトホール4内部及び層間絶縁膜2上に形成する。この導電性高分子ブロック共重合体は、複数種のポリマー鎖が結合した構造を有する。各ポリマー鎖は、1種類のモノマーの連鎖構造を有する。この導電性高分子ブロック共重合体を適切な濃度で適切な溶媒中に溶解させると、同じ種類のポリマー鎖どうしが凝集し同種のポリマー鎖からなるブロック(相)を形成する。このとき、異種の相は互いに十分混ざり合うことなく、異種の相が規則的に配列した構造を発現する。
Next, as shown in FIG. 1C, a
導電性高分子ブロック共重合体は通常そのままの状態では相分離が十分に進行せず、規則性の低い相分離構造である場合が多い。そのため、相分離を十分に進行させ規則性のより高い構造にするため、本実施例では例えば熱処理を行う。例えば、酸化を防止するため水素還元雰囲気中にて、各ポリマー鎖のガラス転移温度以上の210℃で30時間熱処理する。これにより、コンタクトホール4内部の導電性高分子ブロック共重合体は、分子量に応じたサイズのブロック単位で相分離する。
In many cases, the conductive polymer block copolymer usually has a phase separation structure with low regularity because phase separation does not proceed sufficiently in the state as it is. Therefore, in this embodiment, for example, heat treatment is performed in order to sufficiently advance the phase separation and obtain a structure with higher regularity. For example, in order to prevent oxidation, heat treatment is performed for 30 hours at 210 ° C. above the glass transition temperature of each polymer chain in a hydrogen reduction atmosphere. Thereby, the conductive polymer block copolymer in the
導電性高分子ブロック共重合体を溶媒中に溶解させることによって微細なコンタクトホール内にも容易に高分子膜5を埋め込むことが可能である。従って、コンタクトホール4内部の高分子膜5を導電性相6と絶縁性相7とに相分離させることによって図2(a)に示すように、埋め込み性良くコンタクト構造を形成することができる。ここで、層間絶縁膜2上の高分子膜5は相分離していてもしていなくてもどちらでも構わない。
By dissolving the conductive polymer block copolymer in a solvent, it is possible to easily embed the
導電性高分子ブロック共重合体を溶解させた溶媒は、スピンコート法、ディップコート法、溶媒キャスト法等によってウェハ全面に塗布しても良いし、インクジェット方式、微細針先管を通して液滴を注入するマイクロディスペンサー方式、微小液滴を針先につけて滴下する方式など、所定の領域に選択的に塗布しても構わない。 The solvent in which the conductive polymer block copolymer is dissolved may be applied to the entire surface of the wafer by spin coating, dip coating, solvent casting, or the like, and droplets are injected through an inkjet method and a fine needle tip tube. Alternatively, it may be applied selectively to a predetermined region, such as a microdispenser method, a method of dropping a microdroplet on a needle tip, or the like.
その後、図2(b)に示すように、層間絶縁膜2上の高分子膜5を取り除き平坦化を行うことによってコンタクト構造を形成することができる。次いで、図2(c)に示すように、配線層1とコンタクトを介し電気的に接続される上層配線層8を形成する。
Thereafter, as shown in FIG. 2B, the
以上示したように、本発明の実施例1に係るコンタクトパターン形成方法を用いることによって、コンタクトホール内の所定の領域に選択的に導電性材料を容易に埋め込むことができる。また、所望のコンタクトホールサイズの1.5倍〜2倍の大きさの開口を形成するだけで良いため、制御性良く容易に開口を形成することができる。 As described above, by using the contact pattern forming method according to the first embodiment of the present invention, it is possible to easily embed a conductive material selectively in a predetermined region in the contact hole. Moreover, since it is only necessary to form an opening having a size 1.5 to 2 times the desired contact hole size, the opening can be easily formed with good controllability.
図3及び図4は本発明の実施例2に係るコンタクトパターン形成方法を模式的に示した断面図である。図3及び図4を用いて本発明の実施例2に係るコンタクトパターン形成方法について説明する。図3(a)に示すように、半導体基板(図示せず)上に配線層11が形成されており、その配線層11の周囲及び配線層11上には層間絶縁膜12が形成されている。ここで、配線層11は例えば、Cu、Cu合金、Al、Al合金等からなる。また、層間絶縁膜12は、例えば、シリコン酸化膜等からなる。なお、本実施例では下層配線層と上層配線層とを接続するコンタクトを形成する場合について説明するが、本発明はこれに限定されず、拡散層と配線層とを接続するコンタクトを形成する場合にも適用可能である。
3 and 4 are cross-sectional views schematically showing a contact pattern forming method according to
また、層間絶縁膜12の下部及び配線層11上に、例えば、シリコン窒化膜等からなるエッチングストッパー膜13を形成しても構わない。エッチングストッパー膜13は層間絶縁膜12とエッチング選択比のとれる材料で形成される。本実施例では、エッチングストッパー膜13を形成する場合について説明する。
Further, an
層間絶縁膜12上には周知のリソグラフィ技術によってコンタクト開口用のレジストパターン14が形成されている。レジストパターン14の代わりにシリコン窒化膜等からなるハードマスクを用いても構わない。この時、形成されているレジストパターン14の開口の大きさは、例えば、所望のコンタクトホールサイズの1.5倍〜2倍の大きさとすることができる。
A resist
続いて、図3(b)に示すように、例えば、RIE(Reactive Ion Etching)等によりレジストパターン14をマスクとして層間絶縁膜12及びエッチングストッパー膜13をエッチングして、配線層11の表面を露出させる。層間絶縁膜12及びエッチングストッパー膜13をエッチングして配線層12の表面を露出させた後、レジストパターン14を除去してコンタクトホール15が形成される。
Subsequently, as shown in FIG. 3B, the surface of the
層間絶縁膜12及びエッチングストッパー膜13のエッチング工程は、例えば、C4F8/Ar系のガスで層間絶縁膜12をエッチングした後、CH2F2/O2/CF4系やCH3F/O2/CF4系のガスでエッチングストッパー膜13をエッチングすることで、制御性良くコンタクトホール15を形成することができる。
The etching process of the
次いで、図3(c)に示すように、極性をもつ導電性高分子ブロック共重合体を含む高分子膜16をコンタクトホール15内部及び層間絶縁膜12上に形成する。本実施例は、極性を持つ導電性高分子ブロック共重合体を含む高分子膜16を形成する点で前記した実施例1と異なる。
Next, as shown in FIG. 3C, a
本実施例においても相分離を十分に進行させ規則性のより高い構造にするため、例えば熱処理を行う。例えば、酸化を防止するため水素還元雰囲気中にて、各ポリマー鎖のガラス転移温度以上の210℃で30時間熱処理する。これにより、コンタクトホール15内部のブロック共重合体は相分離する。
Also in the present embodiment, for example, heat treatment is performed in order to sufficiently advance the phase separation and obtain a structure with higher regularity. For example, in order to prevent oxidation, heat treatment is performed for 30 hours at 210 ° C. above the glass transition temperature of each polymer chain in a hydrogen reduction atmosphere. Thereby, the block copolymer inside the
ここで、本実施例の導電性高分子ブロック共重合体は極性を持っているため、図4(a)に示すように、極性を持つ導電性相17は配線層11の上部に選択的に形成される。この導電性高分子ブロック共重合体は、複数種のポリマー鎖が結合した構造を有する。各ポリマー鎖は、1種類のモノマーの連鎖構造を有し、少なくとも1種類のモノマーの一部に金属が含まれている。金属が含まれ、極性を有しているモノマーからなるポリマー鎖も極性を有している。この導電性高分子ブロック共重合体を適切な濃度で適切な溶媒中に溶解させると、同じ種類のポリマー鎖どうしが凝集し同種のポリマー鎖からなるブロック(相)を形成する。このとき、異種の相は互いに十分混ざり合うことなく、異種の相が規則的に配列した構造を発現し、極性を有しているモノマーからなるポリマー鎖は、配線層11上に凝集する。
Here, since the conductive polymer block copolymer of this example has polarity, the
導電性高分子ブロック共重合体を溶解させた溶媒は、スピンコート法、ディップコート法、溶媒キャスト法等によってウェハ全面に塗布しても良いし、インクジェット方式、微細針先管を通して液滴を注入するマイクロディスペンサー方式、微小液滴を針先につけて滴下する方式など、所定の領域に選択的に塗布しても構わない。 The solvent in which the conductive polymer block copolymer is dissolved may be applied to the entire surface of the wafer by spin coating, dip coating, solvent casting, or the like, and droplets are injected through an inkjet method and a fine needle tip tube. Alternatively, it may be applied selectively to a predetermined region, such as a microdispenser method, a method of dropping a microdroplet on a needle tip, or the like.
その後、図4(b)に示すように、層間絶縁膜12上の高分子膜16を取り除き平坦化を行うことによってコンタクト構造を形成することができる。次いで、図4(c)に示すように、配線層1とコンタクトを介し電気的に接続される上層配線層18を形成する。
Thereafter, as shown in FIG. 4B, a contact structure can be formed by removing the
本実施例に示した極性を有する導電性高分子ブロック共重合体を用いることによって以下のような効果が得られる。図5(a)に示すように、例えばマスクの合わせずれ等によってレジストパターン14の開口が配線層11に対してずれた場合、そのレジストパターン14をマスクとしてエッチング形成されたコンタクトホール15も配線層11に対してズレが生じる(図5(b))。
The following effects can be obtained by using the conductive polymer block copolymer having the polarity shown in this example. As shown in FIG. 5A, when the opening of the resist
このような構造に対し、図5(c)に示すように、極性をもつ導電性高分子ブロック共重合体を含む高分子膜16をコンタクトホール15内部及び層間絶縁膜12上に形成する。続いて高分子膜16を相分離させると、導電性の相は配線層11上に選択的に形成されるため、図6(a)に示すように、配線層11上に導電性相17によってコンタクトが形成される。従って、レジストパターン14の開口が配線層11に対してずれた場合であっても、コンタクト構造と配線層11との接触面積を確実に確保することができるため、製品不良の発生を抑制することができる。
With respect to such a structure, as shown in FIG. 5C, a
以上示したように、本発明の実施例2に係るコンタクトパターン形成方法を用いることによって、コンタクトホール内の所定の領域に選択的に導電性材料を容易に埋め込むことができる。また、所望のコンタクトホールサイズの1.5倍〜2倍の大きさの開口を形成するだけで良いため、制御性良く容易に開口を形成することができる。また、コンタクトホールと配線層との合わせずれが生じてもコンタクトと配線層との接触面積を確実に確保することができる。 As described above, by using the contact pattern forming method according to the second embodiment of the present invention, it is possible to easily embed a conductive material selectively in a predetermined region in the contact hole. Moreover, since it is only necessary to form an opening having a size 1.5 to 2 times the desired contact hole size, the opening can be easily formed with good controllability. In addition, even if misalignment between the contact hole and the wiring layer occurs, the contact area between the contact and the wiring layer can be reliably ensured.
1、11 配線層
2、12 層間絶縁膜
3、14 レジストパターン
4、15 コンタクトホール
5,16 高分子膜
6、17 導電性相
7 絶縁性相
8、18 上層配線層
13 エッチングストッパー膜
DESCRIPTION OF
Claims (5)
第一の層上に形成された層間絶縁膜をエッチングし、前記第一の層の一部を露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に導電性高分子ブロック共重合体を含む高分子膜を形成する工程と、
前記高分子膜を相分離させ、前記コンタクトホール内の露出した前記第一の層上に導電性の配列構造からなるコンタクトを形成する工程と、
前記コンタクト上に第二の層を形成する工程と、
を備えることを特徴とするコンタクト形成方法。 A method of forming a contact formed on a substrate and electrically connecting different layers,
Etching the interlayer insulating film formed on the first layer to form a contact hole exposing a part of the first layer;
Forming a polymer film containing a conductive polymer block copolymer in the contact hole;
Phase-separating the polymer film and forming a contact having a conductive arrangement structure on the exposed first layer in the contact hole;
Forming a second layer on the contact;
A contact forming method comprising:
第一の層上に形成された層間絶縁膜をエッチングし、前記第一の層の一部を露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に導電性高分子ブロック共重合体を含む高分子膜を形成する工程と、
前記高分子膜を相分離させ、前記コンタクトホール内の露出した前記第一の層上に導電性の配列構造からなるコンタクトを形成する工程と、
前記コンタクト上に第二の層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 A method of forming a contact formed on a semiconductor substrate and electrically connecting different layers,
Etching the interlayer insulating film formed on the first layer to form a contact hole exposing a part of the first layer;
Forming a polymer film containing a conductive polymer block copolymer in the contact hole;
Phase-separating the polymer film and forming a contact having a conductive arrangement structure on the exposed first layer in the contact hole;
Forming a second layer on the contact;
A method for manufacturing a semiconductor device, comprising:
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8673771B2 (en) | 2012-03-01 | 2014-03-18 | Kabushiki Kaisha Toshiba | Pattern forming method |
| WO2014052134A1 (en) * | 2012-09-28 | 2014-04-03 | Intel Corporation | Directed self assembly of block copolymers to form vias aligned with interconnects |
| US8722535B2 (en) | 2012-06-04 | 2014-05-13 | Kabushiki Kaisha Toshiba | Pattern forming method, mold and data processing method |
| US8808557B1 (en) | 2013-02-19 | 2014-08-19 | Kabushiki Kaisha Toshiba | Pattern forming method |
| US8951698B2 (en) | 2012-09-27 | 2015-02-10 | Kabushiki Kaisha Toshiba | Method for forming pattern and method for producing original lithography mask |
| US8980755B2 (en) | 2012-09-05 | 2015-03-17 | Kabushiki Kaisha Toshiba | Method of pattern formation |
| US9607887B1 (en) | 2015-09-09 | 2017-03-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US10847191B2 (en) | 2019-01-21 | 2020-11-24 | Toshiba Memory Corporation | Semiconductor device |
| CN115471501A (en) * | 2022-10-31 | 2022-12-13 | 长江勘测规划设计研究有限责任公司 | Method and system for online recognition of generator air gap distribution state using machine vision |
-
2009
- 2009-10-02 JP JP2009230294A patent/JP2011077475A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8673771B2 (en) | 2012-03-01 | 2014-03-18 | Kabushiki Kaisha Toshiba | Pattern forming method |
| US8722535B2 (en) | 2012-06-04 | 2014-05-13 | Kabushiki Kaisha Toshiba | Pattern forming method, mold and data processing method |
| US8980755B2 (en) | 2012-09-05 | 2015-03-17 | Kabushiki Kaisha Toshiba | Method of pattern formation |
| US8951698B2 (en) | 2012-09-27 | 2015-02-10 | Kabushiki Kaisha Toshiba | Method for forming pattern and method for producing original lithography mask |
| WO2014052134A1 (en) * | 2012-09-28 | 2014-04-03 | Intel Corporation | Directed self assembly of block copolymers to form vias aligned with interconnects |
| US9153477B2 (en) | 2012-09-28 | 2015-10-06 | Intel Corporation | Directed self assembly of block copolymers to form vias aligned with interconnects |
| US9530688B2 (en) | 2012-09-28 | 2016-12-27 | Intel Corporation | Directed self assembly of block copolymers to form vias aligned with interconnects |
| US8808557B1 (en) | 2013-02-19 | 2014-08-19 | Kabushiki Kaisha Toshiba | Pattern forming method |
| US9607887B1 (en) | 2015-09-09 | 2017-03-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US10847191B2 (en) | 2019-01-21 | 2020-11-24 | Toshiba Memory Corporation | Semiconductor device |
| CN115471501A (en) * | 2022-10-31 | 2022-12-13 | 长江勘测规划设计研究有限责任公司 | Method and system for online recognition of generator air gap distribution state using machine vision |
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Legal Events
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| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
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Effective date: 20111205 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |