JP2011097418A

JP2011097418A - Solid-state imaging device, and electronic device

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Publication number: JP2011097418A
Application number: JP2009250318A
Authority: JP
Inventors: Yorito Sakano; 頼人坂野; Takashi Abe; 高志阿部; Keiji Mabuchi; 圭司馬渕; Ryoji Suzuki; 亮司鈴木; Hiroyuki Mori; 裕之森; Yoshiharu Kudo; 義治工藤; Fumihiko Koga; 史彦古閑; Tsuyoshi Yanagida; 剛志柳田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-10-30
Filing date: 2009-10-30
Publication date: 2011-05-12
Anticipated expiration: 2029-10-30
Also published as: JP5407761B2

Abstract

【課題】撮像画像の画像品質を向上する。
【解決手段】受光面にて光を受光して信号電荷を生成する光電変換部と、前記光電変換部において生成された信号電荷を電気信号として出力する画素トランジスタとが、有効画素領域ＩＭＧとして画素領域に設けられており、有効画素領域ＩＭＧとオプティカル・ブラック領域ＯＰＢとの間に電荷排出領域ＯＦＤが設けられている。電荷排出領域ＯＦＤにおいては、電荷排出画素が設けられており、この電荷排出画素が、有効画素領域ＩＭＧから漏れてくる信号電荷を強制的に排出する。
【選択図】図２An image quality of a captured image is improved.
A photoelectric conversion unit that receives light at a light receiving surface to generate a signal charge, and a pixel transistor that outputs the signal charge generated in the photoelectric conversion unit as an electric signal are pixels as an effective pixel region IMG. The charge discharge region OFD is provided between the effective pixel region IMG and the optical black region OPB. In the charge discharge area OFD, charge discharge pixels are provided, and the charge discharge pixels forcibly discharge signal charges leaking from the effective pixel area IMG.
[Selection] Figure 2

Description

本発明は、固体撮像装置、電子機器に関する。特に、光電変換部と、その光電変換部において生成された信号電荷を電気信号として出力する画素トランジスタとが、画素領域に設けられている固体撮像装置、電子機器に関する。 The present invention relates to a solid-state imaging device and an electronic apparatus. In particular, the present invention relates to a solid-state imaging device and an electronic device in which a photoelectric conversion unit and a pixel transistor that outputs a signal charge generated in the photoelectric conversion unit as an electric signal are provided in a pixel region.

デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｃｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）型イメージセンサを含む。 Electronic devices such as digital video cameras and digital still cameras include solid-state imaging devices. For example, the solid state imaging device includes a complementary metal oxide semiconductor (CMOS) type image sensor and a charge coupled device (CCD) type image sensor.

固体撮像装置は、半導体基板の面に複数の画素が配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。 In the solid-state imaging device, a plurality of pixels are arranged on the surface of a semiconductor substrate. In each pixel, a photoelectric conversion unit is provided. The photoelectric conversion unit is, for example, a photodiode, and generates signal charges by receiving light incident on the light receiving surface via an external optical system and performing photoelectric conversion.

固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、画素トランジスタを含むように、画素が構成されている。画素トランジスタは、光電変換部で生成された信号電荷を読み出して、信号線へ電気信号として出力するように、複数のトランジスタが構成されている。 Among solid-state imaging devices, a CMOS image sensor has pixels configured to include a pixel transistor in addition to a photoelectric conversion unit. A plurality of transistors are configured so that the pixel transistor reads the signal charge generated by the photoelectric conversion unit and outputs it as an electric signal to the signal line.

固体撮像装置としては、半導体基板において回路素子や配線などが設けられた表面側から入射する光を、光電変換部が受光する「表面照射型」が知られている。「表面照射型」の場合には、回路素子や配線などが入射する光を遮光または反射するために、感度を向上させることが困難な場合がある。このため、半導体基板において回路素子や配線などが設けられた表面とは反対側の裏面側から入射する光を、光電変換部が受光する「裏面照射型」が提案されている（たとえば、特許文献１参照）。 As a solid-state imaging device, a “surface irradiation type” is known in which a photoelectric conversion unit receives light incident from the surface side where circuit elements, wirings, and the like are provided on a semiconductor substrate. In the case of the “surface irradiation type”, it may be difficult to improve sensitivity because light incident on circuit elements or wirings is shielded or reflected. For this reason, a “backside illumination type” has been proposed in which a photoelectric conversion unit receives light incident from the back side opposite to the surface on which a circuit element or wiring is provided in a semiconductor substrate (for example, Patent Documents). 1).

上記のような固体撮像装置においては、半導体基板の面に、有効画素領域とオプティカル・ブラック領域とが設けられている。有効画素領域においては、入射する光を光電変換部が受光する有効画素が配列されている。オプティカル・ブラック領域は、有効画素領域の周辺の一部に設けられており、ここでは、光電変換部へ入射する光を遮光する遮光層が設けられているオプティカル・ブラック（ＯＢ）画素が配列されている。ＯＢ画素からは、黒レベルの基準信号が出力される。そして、固体撮像装置においては、暗電流などのノイズ成分を除去するように、ＯＢ画素から出力された信号を基準として、有効画素から出力された信号を補正する処理が実施される（たとえば、特許文献２，３，４，５参照）。 In the solid-state imaging device as described above, an effective pixel region and an optical black region are provided on the surface of the semiconductor substrate. In the effective pixel region, effective pixels in which incident light is received by the photoelectric conversion unit are arranged. The optical black area is provided in a part of the periphery of the effective pixel area, and here, an optical black (OB) pixel provided with a light shielding layer that blocks light incident on the photoelectric conversion unit is arranged. ing. A black level reference signal is output from the OB pixel. In the solid-state imaging device, a process of correcting the signal output from the effective pixel is performed on the basis of the signal output from the OB pixel so as to remove noise components such as dark current (for example, patents). References 2, 3, 4, and 5).

この他に、固体撮像装置においては、光クロストークの防止のために、有効画素領域とオプティカル・ブラック領域との間に、ダミー画素領域を設けることが提案されている。このダミー画素領域においては、読出しカラム回路に接続していないダミー画素を設けて、有効画素領域から漏れてくる信号電荷を吸収する。また、有効画素領域のウェルと異なる導電型のウェルを、ダミー画素領域として設けて、バルク中の過剰電荷を強制的に排出することが提案されている（たとえば、特許文献６参照）。 In addition, in the solid-state imaging device, it has been proposed to provide a dummy pixel region between the effective pixel region and the optical black region in order to prevent optical crosstalk. In this dummy pixel region, a dummy pixel not connected to the readout column circuit is provided to absorb signal charges leaking from the effective pixel region. In addition, it has been proposed to provide a well having a conductivity type different from that of the effective pixel region as a dummy pixel region to forcibly discharge excess charges in the bulk (see, for example, Patent Document 6).

特許３７５９４３５号Japanese Patent No. 3759435 特開２００６−１４７８１６号公報JP 2006-147816 A 特開２００５−１０１９８５号公報Japanese Patent Laid-Open No. 2005-101985 特開２００９−１６４２４７号公報JP 2009-164247 A 特開２００６−２５１４７号公報JP 2006-25147 A 特開２０００−１９６０５５号公報JP 2000-196055 A

しかしながら、ダミー画素領域のみでは、バルク中での過剰電荷が、オプティカル・ブラック領域に漏れ込んで、黒レベルの基準信号が変動し、撮像画像の画像品質が低下する場合がある。 However, in the dummy pixel region alone, excessive charge in the bulk leaks into the optical black region, the black level reference signal may fluctuate, and the image quality of the captured image may deteriorate.

特に、「裏面照射型」の場合には、「表面照射型」のように、半導体基板をオーバーフロードレインとして機能させることが困難であるので、この不具合の発生が顕在化する場合がある。 In particular, in the case of the “backside illumination type”, it is difficult to cause the semiconductor substrate to function as an overflow drain as in the “frontside illumination type”, and thus the occurrence of this problem may become obvious.

また、「表面照射型」においても、負の電荷（電子）を扱うときにｐ型基板を用いた場合や、正の電荷（正孔）を扱うときにｎ型基板を用いた場合には、基板がオーバーフロードレインとして機能しないため、この不具合の発生が顕在化する場合がある。 In the “surface irradiation type”, when a p-type substrate is used when handling negative charges (electrons), or when an n-type substrate is used when handling positive charges (holes), Since the substrate does not function as an overflow drain, the occurrence of this defect may become obvious.

また、有効画素領域のウェル（たとえば、Ｐウェル）と異なる導電型のウェル（たとえば、Ｎウェル）をダミー画素領域として設ける場合には、周辺画素と、それ以外の画素との間で、プロセス的な連続性を確保することが容易ではない。このため、この部分において、画素からの信号に不連続性が生じるので、撮像画像において、ダミー画素領域の周辺部分に対応する部分にムラが生じる場合がある。 Further, when a well of a conductivity type (for example, N well) different from the well (for example, P well) in the effective pixel region is provided as a dummy pixel region, a process-like process is performed between the peripheral pixels and the other pixels. It is not easy to ensure continuous continuity. For this reason, discontinuity occurs in the signal from the pixel in this portion, and in the captured image, unevenness may occur in a portion corresponding to the peripheral portion of the dummy pixel region.

上記のように、固体撮像装置においては、撮像画像の画像品質が低下する場合がある。 As described above, in the solid-state imaging device, the image quality of the captured image may deteriorate.

したがって、本発明は、撮像画像の画像品質を向上可能な、固体撮像装置、および、電子機器を提供する。 Therefore, the present invention provides a solid-state imaging device and an electronic apparatus that can improve the image quality of a captured image.

本発明は、受光面にて光を受光して信号電荷を生成する光電変換部と、前記光電変換部において生成された信号電荷を電気信号として出力する画素トランジスタとが、画素領域に設けられている半導体基板を具備しており、前記画素領域は、前記光電変換部の受光面に入射光が入射する有効画素が配置されている有効画素領域と、前記有効画素領域の周辺に設けられており、前記光電変換部の受光面の上方に前記入射光を遮光する遮光部が設けられた遮光画素が配置されている遮光領域とを含み、前記遮光領域は、前記光電変換部において生成された信号電荷を、黒レベルの基準信号として前記画素トランジスタが出力するオプティカル・ブラック画素が、前記遮光画素として配置されているオプティカル・ブラック領域の他に、前記有効画素領域から漏れてくる前記信号電荷を排出する電荷排出画素が、前記遮光画素として配置されている電荷排出領域をさらに含み、当該電荷排出領域が前記有効画素領域と前記オプティカル・ブラック領域との間に設けられている、固体撮像装置である。 In the present invention, a photoelectric conversion unit that receives light at a light receiving surface to generate a signal charge, and a pixel transistor that outputs the signal charge generated in the photoelectric conversion unit as an electric signal are provided in a pixel region. The pixel region is provided in an effective pixel region where an effective pixel in which incident light is incident on a light-receiving surface of the photoelectric conversion unit and a periphery of the effective pixel region. A light shielding region in which a light shielding pixel provided with a light shielding portion for shielding the incident light is disposed above the light receiving surface of the photoelectric conversion unit, and the light shielding region is a signal generated in the photoelectric conversion unit. In addition to the optical black region in which the optical black pixel, in which the pixel transistor outputs charges as a black level reference signal, is disposed as the light-shielding pixel, the effective image is output. The charge discharge pixel that discharges the signal charge leaking from the region further includes a charge discharge region arranged as the light-shielding pixel, and the charge discharge region is between the effective pixel region and the optical black region. A solid-state imaging device is provided.

好適には、前記電荷排出画素と前記オプティカル・ブラック画素と前記有効画素とのそれぞれは、前記半導体基板において設けられた同じ導電型のウェルに設けられている。 Preferably, each of the charge discharging pixel, the optical black pixel, and the effective pixel is provided in a well of the same conductivity type provided in the semiconductor substrate.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、選択トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が供給されるように構成されており、前記リセットトランジスタのゲートは、リセット信号がゲートに供給されるリセット線と電気的に接続されておらず、当該リセットトランジスタがオン状態になる電位が供給されるように構成されており、前記電気信号が出力される信号線と、前記信号線が前記電気信号を出力する半導体素子との間が電気的に接続されていない。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor. In the charge discharge region, a transfer signal is supplied to a gate of the transfer transistor. The gate of the reset transistor is electrically connected to a reset line to which a reset signal is supplied to the gate. Are not connected to each other, and are configured to be supplied with a potential at which the reset transistor is turned on, and a signal line from which the electric signal is output and a semiconductor from which the signal line outputs the electric signal The element is not electrically connected.

好適には、前記転送トランジスタは、前記光電変換部のそれぞれに対して１つずつ設けられており、前記増幅トランジスタと前記選択トランジスタと前記リセットトランジスタは、前記光電変換部を複数含む組に対して、１つずつ設けられている。 Preferably, one transfer transistor is provided for each of the photoelectric conversion units, and the amplification transistor, the selection transistor, and the reset transistor are provided for a set including a plurality of the photoelectric conversion units. One by one.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、選択トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が、前記転送トランジスタのゲート、および、ドレインに相当するフローティングディフュージョンに印加されるように構成されており、前記電気信号が出力される信号線と、前記信号線が前記電気信号を出力する半導体素子との間が電気的に接続されていない。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor. In the charge discharge region, a transfer signal is supplied to a gate of the transfer transistor. A potential at which the transfer transistor is turned on without being electrically connected to the line is applied to a floating diffusion corresponding to a gate and a drain of the transfer transistor, and the electric signal Is not electrically connected to the semiconductor element from which the signal line outputs the electrical signal.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が供給されるように構成されており、前記リセットトランジスタのゲートは、リセット信号がゲートに供給されるリセット線と電気的に接続されておらず、当該リセットトランジスタがオン状態になる電位が供給されるように構成されており、前記電気信号が出力される信号線と、前記信号線が前記電気信号を出力する半導体素子との間が電気的に接続されていない。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor. In the charge discharge region, the gate of the transfer transistor is electrically connected to a transfer line to which a transfer signal is supplied to the gate. The reset transistor is electrically connected to a reset line to which a reset signal is supplied to the gate. However, a potential at which the reset transistor is turned on is supplied, and the signal line from which the electrical signal is output and the semiconductor element from which the signal line outputs the electrical signal are provided. Is not electrically connected.

好適には、前記転送トランジスタは、前記光電変換部のそれぞれに対して１つずつ設けられており、前記増幅トランジスタと前記リセットトランジスタは、前記光電変換部を複数含む組に対して、１つずつ設けられている。 Preferably, one transfer transistor is provided for each of the photoelectric conversion units, and one amplification transistor and one reset transistor are provided for each set including the plurality of photoelectric conversion units. Is provided.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が、前記転送トランジスタのゲート、および、ドレインに相当するフローティングディフュージョンに印加されるように構成されており、前記電気信号が出力される信号線と、前記信号線が前記電気信号を出力する半導体素子との間が電気的に接続されていない。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor. In the charge discharge region, the gate of the transfer transistor is electrically connected to a transfer line to which a transfer signal is supplied to the gate. The potential at which the transfer transistor is turned on is applied to the floating diffusion corresponding to the gate and drain of the transfer transistor, and the electric signal is output. The signal line and the semiconductor element from which the signal line outputs the electrical signal are not electrically connected.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、選択トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が供給されるように構成されており、前記リセットトランジスタのゲートは、リセット信号がゲートに供給されるリセット線と電気的に接続されておらず、当該リセットトランジスタがオン状態になる電位が供給されるように構成されており、選択トランジスタのゲートは、グランド、または、それ相当の低い電位が印加され、当該選択トランジスタがオン状態にならないように構成されている。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor. In the charge discharge region, a transfer signal is supplied to a gate of the transfer transistor. The gate of the reset transistor is electrically connected to a reset line to which a reset signal is supplied to the gate. Are not connected to each other and are configured to be supplied with a potential at which the reset transistor is turned on, and the selection transistor is applied with a ground or an equivalent low potential at the gate of the selection transistor. Is configured not to turn on.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、選択トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が、前記転送トランジスタのゲート、および、ドレインに相当するフローティングディフュージョンに印加されるように構成されており、選択トランジスタのゲートは、グランド、または、それ相当の低い電位が印加され、当該選択トランジスタがオン状態にならないように構成されている。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor. In the charge discharge region, a transfer signal is supplied to a gate of the transfer transistor. A potential at which the transfer transistor is turned on without being electrically connected to the line is applied to the floating diffusion corresponding to the gate and drain of the transfer transistor. The gate is configured such that a ground or an equivalent low potential is applied and the selection transistor is not turned on.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が供給されるように構成されており、前記リセットトランジスタのゲートは、リセット信号がゲートに供給されるリセット線と電気的に接続されておらず、当該リセットトランジスタがオン状態になる電位が供給されるように構成されており、前記転送トランジスタのドレインに相当するフローティングディフュージョンと、前記増幅トランジスタのゲートとの両者が電気的に分離されていると共に、グランド、または、それ相当の低い電位が当該ゲートに印加され、当該増幅トランジスタがオン状態にならないように構成されている。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor. In the charge discharge region, the gate of the transfer transistor is electrically connected to a transfer line to which a transfer signal is supplied to the gate. The reset transistor is electrically connected to a reset line to which a reset signal is supplied to the gate. However, a potential at which the reset transistor is turned on is supplied, and both the floating diffusion corresponding to the drain of the transfer transistor and the gate of the amplification transistor are electrically separated. In addition, the ground or equivalent low potential is applied. It is applied to the gate, and is configured such that the amplification transistor is not turned on.

好適には、前記画素トランジスタは、転送トランジスタと、増幅トランジスタと、リセットトランジスタとを含み、前記電荷排出領域においては、前記転送トランジスタのゲートは、転送信号がゲートに供給される転送線と電気的に接続されておらず、当該転送トランジスタがオン状態になる電位が、前記転送トランジスタのゲート、および、ドレインに相当するフローティングディフュージョンに印加されるように構成されており、前記転送トランジスタの前記フローティングディフュージョンと、前記増幅トランジスタのゲートとの両者が電気的に分離されていると共に、グランド、または、それ相当の低い電位が当該ゲートに印加され、当該増幅トランジスタがオン状態にならないように構成されている。 Preferably, the pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor. In the charge discharge region, the gate of the transfer transistor is electrically connected to a transfer line to which a transfer signal is supplied to the gate. Is connected to the floating diffusion corresponding to the gate and drain of the transfer transistor, and the floating diffusion of the transfer transistor is configured to be applied to the floating diffusion. And the gate of the amplification transistor are electrically separated from each other, and a ground or an equivalent low potential is applied to the gate so that the amplification transistor is not turned on. .

好適には、前記画素トランジスタは、転送トランジスタを少なくとも含み、当該転送トランジスタが、デプレッション型トランジスタとして設けられている。 Preferably, the pixel transistor includes at least a transfer transistor, and the transfer transistor is provided as a depletion type transistor.

好適には、本発明においては、前記半導体基板は、前記画素トランジスタが表面側に形成されており、裏面側において前記入射光が前記有効画素の受光面へ入射するように設けられている。 Preferably, in the present invention, the pixel substrate is formed on the front surface side of the semiconductor substrate, and the incident light is provided on the rear surface side so as to enter the light receiving surface of the effective pixel.

好適には、前記半導体基板は、前記画素トランジスタが表面側に形成されており、当該表面側において前記入射光が前記有効画素の受光面へ入射するように設けられており、当該半導体基板において、前記光電変換部が設けられた位置よりも裏面側に、オーバーフロードレイン領域が設けられていない。 Preferably, in the semiconductor substrate, the pixel transistor is formed on the surface side, and the incident light is provided on the surface side so as to enter the light receiving surface of the effective pixel. An overflow drain region is not provided on the back side of the position where the photoelectric conversion unit is provided.

本発明は、受光面にて光を受光して信号電荷を生成する光電変換部と、前記光電変換部において生成された信号電荷を電気信号として出力する画素トランジスタとが、画素領域に設けられている半導体基板を具備しており、前記画素領域は、前記光電変換部の受光面に入射光が入射する有効画素が配置されている有効画素領域と、前記有効画素領域の周辺に設けられており、前記光電変換部の受光面の上方に前記入射光を遮光する遮光部が設けられた遮光画素が配置されている遮光領域とを含み、前記遮光領域は、前記光電変換部において生成された信号電荷を、黒レベルの基準信号として前記画素トランジスタが出力するオプティカル・ブラック画素が、前記遮光画素として配置されているオプティカル・ブラック領域の他に、前記有効画素領域から漏れてくる前記信号電荷を排出する電荷排出画素が、前記遮光画素として配置されている電荷排出領域をさらに含み、当該電荷排出領域が前記有効画素領域と前記オプティカル・ブラック領域との間に設けられている、電子機器である。 In the present invention, a photoelectric conversion unit that receives light at a light receiving surface to generate a signal charge, and a pixel transistor that outputs the signal charge generated in the photoelectric conversion unit as an electric signal are provided in a pixel region. The pixel region is provided in an effective pixel region where an effective pixel in which incident light is incident on a light-receiving surface of the photoelectric conversion unit and a periphery of the effective pixel region. A light shielding region in which a light shielding pixel provided with a light shielding portion for shielding the incident light is disposed above the light receiving surface of the photoelectric conversion unit, and the light shielding region is a signal generated in the photoelectric conversion unit. In addition to the optical black region in which the optical black pixel, in which the pixel transistor outputs charges as a black level reference signal, is disposed as the light-shielding pixel, the effective image is output. The charge discharge pixel that discharges the signal charge leaking from the region further includes a charge discharge region arranged as the light-shielding pixel, and the charge discharge region is between the effective pixel region and the optical black region. It is an electronic device provided.

本発明においては、有効画素領域とオプティカル・ブラック領域との間に電荷排出領域が設けられている。電荷排出領域においては、電荷排出画素が設けられており、この電荷排出画素が、有効画素領域から漏れてくる信号電荷を強制的に排出する。 In the present invention, a charge discharge region is provided between the effective pixel region and the optical black region. In the charge discharge region, a charge discharge pixel is provided, and the charge discharge pixel forcibly discharges the signal charge leaking from the effective pixel region.

本発明によれば、撮像画像の画像品質を向上可能な、固体撮像装置、および、電子機器を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the solid-state imaging device and electronic device which can improve the image quality of a captured image can be provided.

図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。FIG. 1 is a configuration diagram showing a configuration of a camera 40 in Embodiment 1 according to the present invention. 図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。FIG. 2 is a block diagram illustrating an overall configuration of the solid-state imaging device 1 according to the first embodiment of the present invention. 図３は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。FIG. 3 is a diagram illustrating a main part of the solid-state imaging device according to the first embodiment of the present invention. 図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。FIG. 4 is a diagram illustrating a main part of the solid-state imaging device according to the first embodiment of the present invention. 図５は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。FIG. 5 is a diagram illustrating a main part of the solid-state imaging device according to the first embodiment of the present invention. 図６は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。FIG. 6 is a diagram illustrating a main part of the solid-state imaging device according to the first embodiment of the present invention. 図７は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。FIG. 7 is a diagram illustrating a main part of the solid-state imaging device according to the first embodiment of the present invention. 図８は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。FIG. 8 is a diagram illustrating a main part of the solid-state imaging device according to the first embodiment of the present invention. 図９は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。FIG. 9 is a diagram illustrating a main part of the solid-state imaging device according to the second embodiment of the present invention. 図１０は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。FIG. 10 is a diagram illustrating a main part of the solid-state imaging device according to the second embodiment of the present invention. 図１１は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。FIG. 11 is a diagram illustrating a main part of the solid-state imaging device according to the third embodiment of the present invention. 図１２は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。FIG. 12 is a diagram illustrating a main part of the solid-state imaging device according to the third embodiment of the present invention. 図１３は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。FIG. 13 is a diagram illustrating a main part of the solid-state imaging device according to the third embodiment of the present invention. 図１４は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。FIG. 14 is a diagram illustrating a main part of the solid-state imaging device according to the third embodiment of the present invention. 図１５は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。FIG. 15 is a diagram illustrating a main part of the solid-state imaging device according to the third embodiment of the present invention. 図１６は、本発明にかかる実施形態４において、固体撮像装置の要部を示す図である。FIG. 16 is a diagram illustrating a main part of the solid-state imaging device according to the fourth embodiment of the present invention. 図１７は、本発明にかかる実施形態４において、固体撮像装置の要部を示す図である。FIG. 17 is a diagram illustrating a main part of the solid-state imaging device according to the fourth embodiment of the present invention. 図１８は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。FIG. 18 is a diagram illustrating a main part of the solid-state imaging device according to the fifth embodiment of the present invention. 図１９は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。FIG. 19 is a diagram illustrating a main part of the solid-state imaging device according to the fifth embodiment of the present invention. 図２０は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。FIG. 20 is a diagram illustrating a main part of the solid-state imaging device according to the fifth embodiment of the present invention. 図２１は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。FIG. 21 is a diagram illustrating a main part of the solid-state imaging device according to the fifth embodiment of the present invention. 図２２は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。FIG. 22 is a diagram illustrating a main part of the solid-state imaging device according to the fifth embodiment of the present invention. 図２３は、本発明にかかる実施形態６において、固体撮像装置の要部を示す図である。FIG. 23 is a diagram illustrating a main part of the solid-state imaging device according to the sixth embodiment of the present invention. 図２４は、本発明にかかる実施形態６において、固体撮像装置の要部を示す図である。FIG. 24 is a diagram illustrating a main part of the solid-state imaging device according to the sixth embodiment of the present invention. 図２５は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。FIG. 25 is a diagram illustrating a main part of the solid-state imaging device according to the seventh embodiment of the present invention. 図２６は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。FIG. 26 is a diagram illustrating a main part of the solid-state imaging device according to the seventh embodiment of the present invention. 図２７は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。FIG. 27 is a diagram illustrating a main part of the solid-state imaging device according to the seventh embodiment of the present invention. 図２８は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。FIG. 28 is a diagram illustrating a main part of the solid-state imaging device according to the seventh embodiment of the present invention. 図２９は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。FIG. 29 is a diagram illustrating a main part of the solid-state imaging device according to the seventh embodiment of the present invention. 図３０は、本発明にかかる実施形態８において、固体撮像装置の要部を示す図である。FIG. 30 is a diagram illustrating a main part of the solid-state imaging device according to the eighth embodiment of the present invention. 図３１は、本発明にかかる実施形態８において、固体撮像装置の要部を示す図である。FIG. 31 is a diagram illustrating the main part of the solid-state imaging device according to the eighth embodiment of the present invention.

本発明の実施形態について、図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.

なお、説明は、下記の順序で行う。
１．実施形態１（４Ｔｒ型）
２．実施形態２（４Ｔｒ型）
３．実施形態３（４Ｔｒ型＋画素共有）
４．実施形態４（４Ｔｒ型＋画素共有）
５．実施形態５（３Ｔｒ型）
６．実施形態６（３Ｔｒ型）
７．実施形態７（３Ｔｒ型＋画素共有）
８．実施形態８（３Ｔｒ型＋画素共有）
９．変形例 The description will be given in the following order.
1. Embodiment 1 (4Tr type)
2. Embodiment 2 (4Tr type)
3. Embodiment 3 (4Tr type + pixel sharing)
4). Embodiment 4 (4Tr type + pixel sharing)
5. Embodiment 5 (3Tr type)
6). Embodiment 6 (3Tr type)
7). Embodiment 7 (3Tr type + pixel sharing)
8). Embodiment 8 (3Tr type + pixel sharing)
9. Modified example

＜１．実施形態１＞
（Ａ）装置構成
（Ａ−１）カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。 <1. Embodiment 1>
(A) Device Configuration (A-1) Main Configuration of Camera FIG. 1 is a configuration diagram showing the configuration of the camera 40 in Embodiment 1 according to the present invention.

図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理回路４４とを有する。各部について、順次、説明する。 As shown in FIG. 1, the camera 40 includes a solid-state imaging device 1, an optical system 42, a control unit 43, and a signal processing circuit 44. Each part will be described sequentially.

固体撮像装置１は、光学系４２を介して入射する光（被写体像）を撮像面ＰＳから受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。具体的には、信号電荷を読み出して、ローデータとして出力する。 The solid-state imaging device 1 generates signal charges by receiving light (subject image) incident through the optical system 42 from the imaging surface PS and performing photoelectric conversion. Here, the solid-state imaging device 1 is driven based on a control signal output from the control unit 43. Specifically, the signal charge is read and output as raw data.

光学系４２は、結像レンズや絞りなどの光学部材を含み、入射する被写体像による光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。 The optical system 42 includes optical members such as an imaging lens and a diaphragm, and is arranged so as to condense the light H from the incident subject image onto the imaging surface PS of the solid-state imaging device 1.

制御部４３は、各種の制御信号を固体撮像装置１と信号処理回路４４とに出力し、固体撮像装置１と信号処理回路４４とを制御して駆動させる。 The control unit 43 outputs various control signals to the solid-state imaging device 1 and the signal processing circuit 44, and controls and drives the solid-state imaging device 1 and the signal processing circuit 44.

信号処理回路４４は、固体撮像装置１から出力されたローデータについて信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。 The signal processing circuit 44 is configured to generate a digital image for the subject image by performing signal processing on the raw data output from the solid-state imaging device 1.

（Ａ−２）固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。 (A-2) Main Configuration of Solid-State Imaging Device The overall configuration of the solid-state imaging device 1 will be described.

図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。 FIG. 2 is a block diagram illustrating an overall configuration of the solid-state imaging device 1 according to the first embodiment of the present invention.

本実施形態の固体撮像装置１は、ＣＭＯＳ型イメージセンサであり、図２に示すように、基板１０１を含む。この基板１０１は、たとえば、シリコンからなる半導体基板であり、図２に示すように、基板１０１においては、画素領域ＰＡと、周辺領域ＳＡとが設けられている。 The solid-state imaging device 1 of the present embodiment is a CMOS image sensor, and includes a substrate 101 as shown in FIG. The substrate 101 is, for example, a semiconductor substrate made of silicon. As shown in FIG. 2, the substrate 101 is provided with a pixel area PA and a peripheral area SA.

画素領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに、配置されている。つまり、画素Ｐがマトリクス状に並んでいる。そして、画素領域ＰＡにおいては、その中心が、図１に示した光学系４２の光軸に対応するように配置されている。 As shown in FIG. 2, the pixel area PA has a rectangular shape, and a plurality of pixels P are arranged in each of the horizontal direction x and the vertical direction y. That is, the pixels P are arranged in a matrix. In the pixel area PA, the center is arranged so as to correspond to the optical axis of the optical system 42 shown in FIG.

画素領域ＰＡにおいて、画素Ｐは、入射光を受光して信号電荷を生成するように構成されている。そして、その生成した信号電荷が、画素トランジスタ（図示なし）によって読み出されて出力される。画素Ｐの詳細な構成については、後述する。 In the pixel area PA, the pixel P is configured to receive incident light and generate signal charges. Then, the generated signal charge is read and output by a pixel transistor (not shown). A detailed configuration of the pixel P will be described later.

本実施形態においては、画素領域ＰＡは、有効画素領域ＩＭＧと、遮光領域ＢＬとが設けられている。 In the present embodiment, the pixel area PA is provided with an effective pixel area IMG and a light shielding area BL.

画素領域ＰＡにおいて、有効画素領域ＩＭＧは、画素Ｐが、いわゆる有効画素として配置されている。つまり、有効画素領域ＩＭＧでは、画素Ｐの上方が開口しており、被写体像として入射する入射光を受光して、撮像が行われる。 In the pixel area PA, in the effective pixel area IMG, the pixel P is arranged as a so-called effective pixel. That is, in the effective pixel region IMG, the upper side of the pixel P is opened, and incident light that is incident as a subject image is received and imaging is performed.

画素領域ＰＡにおいて、遮光領域ＢＬは、図２に示すように、有効画素領域ＩＭＧの周囲に設けられている。ここでは、遮光領域ＢＬは、たとえば、有効画素領域ＩＭＧの上部および下部と、左側部分に設けられている。この遮光領域ＢＬは、画素Ｐの上方に遮光膜（図示なし）が設けられており、画素Ｐに入射光が直接的に入射しないように構成されている。 In the pixel area PA, the light shielding area BL is provided around the effective pixel area IMG as shown in FIG. Here, the light shielding regions BL are provided, for example, at the upper and lower portions and the left portion of the effective pixel region IMG. The light shielding region BL is provided with a light shielding film (not shown) above the pixel P, and is configured so that incident light does not directly enter the pixel P.

そして、この遮光領域ＢＬには、図２に示すように、オプティカル・ブラック領域ＯＰＢと、電荷排出領域ＯＦＤとが設けられている。 As shown in FIG. 2, the light-shielding region BL is provided with an optical black region OPB and a charge discharge region OFD.

遮光領域ＢＬにおいて、オプティカル・ブラック領域ＯＰＢは、画素Ｐが、いわゆるオプティカル・ブラック（ＯＢ）画素として配列されている。オプティカル・ブラック領域ＯＰＢは、有効画素領域ＩＭＧの周辺の一部に設けられており、その画素Ｐからは、黒レベルの基準信号が出力される。この画素Ｐから出力される黒レベルの基準信号は、暗電流などのノイズ成分を除去するように、有効画素から出力された信号について補正処理をする際に、用いられる。 In the light-shielding region BL, in the optical black region OPB, the pixels P are arranged as so-called optical black (OB) pixels. The optical black region OPB is provided in a part of the periphery of the effective pixel region IMG, and a black level reference signal is output from the pixel P. The black level reference signal output from the pixel P is used when correction processing is performed on the signal output from the effective pixel so as to remove noise components such as dark current.

遮光領域ＢＬにおいて、電荷排出領域ＯＦＤは、図２に示すように、有効画素領域ＩＭＧとオプティカル・ブラック領域ＯＰＢとの間に介在するように設けられている。そして、この電荷排出領域ＯＦＤにおいては、画素Ｐが、過剰電荷を強制的に排出する電荷排出画素として機能するように、配列されている。つまり、バルク中（基板１０１中）において過剰電荷がオプティカル・ブラック領域ＯＰＢへ漏れて、黒レベルの基準信号が変動することを防止している。 In the light shielding region BL, as shown in FIG. 2, the charge discharge region OFD is provided so as to be interposed between the effective pixel region IMG and the optical black region OPB. In the charge discharge area OFD, the pixels P are arranged so as to function as charge discharge pixels that forcibly discharge excess charges. In other words, it is possible to prevent excessive charges from leaking into the optical black region OPB in the bulk (in the substrate 101) and changing the black level reference signal.

周辺領域ＳＡは、図２に示すように、画素領域ＰＡの周囲に位置している。そして、この周辺領域ＳＡにおいては、周辺回路が設けられている。 As shown in FIG. 2, the peripheral area SA is located around the pixel area PA. In the peripheral area SA, peripheral circuits are provided.

具体的には、図２に示すように、垂直駆動回路１３と、カラム回路１４と、水平駆動回路１５と、外部出力回路１７と、タイミングジェネレータ（ＴＧ）１８と、シャッター駆動回路１９とが、周辺回路として設けられている。 Specifically, as shown in FIG. 2, a vertical drive circuit 13, a column circuit 14, a horizontal drive circuit 15, an external output circuit 17, a timing generator (TG) 18, and a shutter drive circuit 19 are It is provided as a peripheral circuit.

垂直駆動回路１３は、図２に示すように、周辺領域ＳＡにおいて、画素領域ＰＡの側部に設けられており、画素領域ＰＡの画素Ｐを行単位で選択して駆動させるように構成されている。 As shown in FIG. 2, the vertical drive circuit 13 is provided on the side of the pixel area PA in the peripheral area SA, and is configured to select and drive the pixels P in the pixel area PA in units of rows. Yes.

カラム回路１４は、図２に示すように、周辺領域ＳＡにおいて、画素領域ＰＡの下端部に設けられており、列単位で画素Ｐから出力される信号について信号処理を実施する。ここでは、カラム回路１４は、ＣＤＳ（ＣｏｒｒｅｌａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。 As shown in FIG. 2, the column circuit 14 is provided at the lower end of the pixel area PA in the peripheral area SA, and performs signal processing on signals output from the pixels P in units of columns. Here, the column circuit 14 includes a CDS (Correlated Double Sampling) circuit (not shown), and performs signal processing to remove fixed pattern noise.

水平駆動回路１５は、図２に示すように、カラム回路１４に電気的に接続されている。水平駆動回路１５は、たとえば、シフトレジスタを含み、カラム回路１４にて画素Ｐの列ごとに保持されている信号を、順次、外部出力回路１７へ出力させる。 The horizontal drive circuit 15 is electrically connected to the column circuit 14 as shown in FIG. The horizontal drive circuit 15 includes, for example, a shift register, and sequentially outputs a signal held in the column circuit 14 for each column of pixels P to the external output circuit 17.

外部出力回路１７は、図２に示すように、カラム回路１４に電気的に接続されており、カラム回路１４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路１７は、ＡＧＣ（ＡｕｔｏｍａｔｉｃＧａｉｎＣｏｎｔｒｏｌ）回路１７ａとＡＤＣ回路１７ｂとを含む。外部出力回路１７においては、ＡＧＣ回路１７ａが信号にゲインをかけた後に、ＡＤＣ回路１７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。 As shown in FIG. 2, the external output circuit 17 is electrically connected to the column circuit 14, performs signal processing on the signal output from the column circuit 14, and then outputs the signal to the outside. The external output circuit 17 includes an AGC (Automatic Gain Control) circuit 17a and an ADC circuit 17b. In the external output circuit 17, after the AGC circuit 17a applies a gain to the signal, the ADC circuit 17b converts the analog signal into a digital signal and outputs it to the outside.

タイミングジェネレータ１８は、図２に示すように、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９のそれぞれに電気的に接続されている。タイミングジェネレータ１８は、各種のタイミング信号を生成し、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９に出力することで、各部について駆動制御を行う。 As shown in FIG. 2, the timing generator 18 is electrically connected to each of the vertical drive circuit 13, the column circuit 14, the horizontal drive circuit 15, the external output circuit 17, and the shutter drive circuit 19. The timing generator 18 generates various timing signals and outputs them to the vertical drive circuit 13, the column circuit 14, the horizontal drive circuit 15, the external output circuit 17, and the shutter drive circuit 19, thereby performing drive control for each part.

シャッター駆動回路１９は、画素Ｐを行単位で選択して、画素Ｐにおける露光時間を調整するように構成されている。 The shutter drive circuit 19 is configured to select the pixels P in units of rows and adjust the exposure time in the pixels P.

（Ａ−３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置の詳細内容について説明する。 (A-3) Detailed Configuration of Solid-State Imaging Device Detailed contents of the solid-state imaging device according to the present embodiment will be described.

図３〜図８は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。 3-8 is a figure which shows the principal part of a solid-state imaging device in Embodiment 1 concerning this invention.

ここで、図３〜図５は、有効画素領域ＩＭＧにおける画素Ｐについて示している。図３と図４は、画素領域ＰＡの上面であって、図３は、画素Ｐ（配線を未表示）を示し、図４は、有効画素領域ＩＭＧにおける画素Ｐと配線（ハッチングした部分）との関係を示している。また、図５は、有効画素領域ＩＭＧに設けられた画素Ｐの回路構成を示している。 Here, FIGS. 3 to 5 show the pixel P in the effective pixel region IMG. 3 and 4 are top views of the pixel area PA. FIG. 3 shows the pixel P (wiring not shown), and FIG. 4 shows the pixel P and wiring (hatched portion) in the effective pixel area IMG. Shows the relationship. FIG. 5 shows a circuit configuration of the pixel P provided in the effective pixel region IMG.

これに対して、図６と図７は、有効画素領域ＩＭＧの他に、遮光領域ＢＬに設けられた、オプティカル・ブラック領域ＯＰＢと、電荷排出領域ＯＦＤとを示している。図６は、各領域の上面であって、画素Ｐと配線との関係を示している。そして、図７は、各領域の断面を示している。 On the other hand, FIGS. 6 and 7 show the optical black region OPB and the charge discharge region OFD provided in the light shielding region BL in addition to the effective pixel region IMG. FIG. 6 shows the relationship between the pixel P and the wiring on the upper surface of each region. FIG. 7 shows a cross section of each region.

そして、これと共に、図８においては、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 Along with this, FIG. 8 shows a circuit configuration of the pixel P provided in the charge discharge region OFD.

各図に示すように、固体撮像装置１は、フォトダイオード２１と、画素トランジスタＴｒとを含む。ここで、画素トランジスタＴｒは、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、フォトダイオード２１から信号電荷を読み出すように構成されている。 As shown in each drawing, the solid-state imaging device 1 includes a photodiode 21 and a pixel transistor Tr. Here, the pixel transistor Tr includes a transfer transistor 22, an amplification transistor 23, a selection transistor 24, and a reset transistor 25, and is configured to read signal charges from the photodiode 21.

本実施形態において、固体撮像装置１は、図７に示すように、基板１０１の表面側に、転送トランジスタ２２などの画素トランジスタＴｒが設けられている。そして、基板１０１の表面側に、配線層ＨＴが設けられている。そして、表面側とは反対側の裏面側を、受光面ＪＳとするように構成されている。つまり、本実施形態の固体撮像装置１は、４Ｔｒ型の「裏面照射型ＣＭＯＳイメージセンサ」である。 In the present embodiment, the solid-state imaging device 1 is provided with a pixel transistor Tr such as the transfer transistor 22 on the surface side of the substrate 101 as shown in FIG. A wiring layer HT is provided on the surface side of the substrate 101. And it is comprised so that the back surface side on the opposite side to the surface side may be made into the light-receiving surface JS. That is, the solid-state imaging device 1 of the present embodiment is a 4Tr type “backside illuminated CMOS image sensor”.

各部について順次説明する。 Each part will be described sequentially.

（１）フォトダイオード２１について
固体撮像装置１において、フォトダイオード２１は、図３等に示すように、複数の画素Ｐのそれぞれに対応するように、複数が配置されている。複数のフォトダイオード２１は、撮像面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並んで設けられている。 (1) Photodiode 21 In the solid-state imaging device 1, a plurality of photodiodes 21 are arranged so as to correspond to each of the plurality of pixels P as shown in FIG. The plurality of photodiodes 21 are provided side by side in the horizontal direction x and the vertical direction y orthogonal to the horizontal direction x on the imaging surface (xy plane).

各フォトダイオード２１は、入射光（被写体像）を受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。 Each photodiode 21 is configured to generate and accumulate signal charges by receiving incident light (subject image) and performing photoelectric conversion.

図７に示すように、フォトダイオード２１は、たとえば、シリコン半導体である基板１０１内に設けられている。具体的には、基板１０１のｐ型半導体領域１０１ｐａ，１０１ｐｂ内に設けられたｎ型電荷蓄積領域１０１ｎａ，１０１ｎｂと、基板１０１の表面側に設けられた、高濃度なｐ型半導体領域１０１ｐｃとによって構成される。本実施形態においては、これらの各フォトダイオード２１は、有効画素領域ＩＭＧ、オプティカル・ブラック領域ＯＰＢ、電荷排出領域ＯＦＤにおいて、同様に設けられている。そして、各フォトダイオード２１は、その蓄積した信号電荷が、転送トランジスタ２２によって読出しドレインＦＤへ転送されるように構成されている。 As shown in FIG. 7, the photodiode 21 is provided in a substrate 101 which is a silicon semiconductor, for example. Specifically, the n-type charge storage regions 101na and 101nb provided in the p-type semiconductor regions 101pa and 101pb of the substrate 101 and the high-concentration p-type semiconductor region 101pc provided on the surface side of the substrate 101 are used. Composed. In the present embodiment, these photodiodes 21 are similarly provided in the effective pixel region IMG, the optical black region OPB, and the charge discharge region OFD. Each photodiode 21 is configured such that the accumulated signal charge is transferred to the read drain FD by the transfer transistor 22.

（２）画素トランジスタＴｒについて
固体撮像装置１において、画素トランジスタＴｒは、図３等に示すように、撮像面（ｘｙ面）において、複数のフォトダイオード２１の間に設けられている。画素トランジスタＴｒのそれぞれは、基板１０１において画素Ｐの間を分離する領域に、活性化領域（図示なし）が形成されており、各ゲート電極が、たとえば、ポリシリコンを用いて形成されている。 (2) Pixel Transistor Tr In the solid-state imaging device 1, the pixel transistor Tr is provided between the plurality of photodiodes 21 on the imaging surface (xy plane) as shown in FIG. Each of the pixel transistors Tr has an activation region (not shown) formed in a region that separates the pixels P in the substrate 101, and each gate electrode is formed using, for example, polysilicon.

図７においては、画素トランジスタＴｒのうち、転送トランジスタ２２のみを示しているが、他のトランジスタ２３〜２５についても、転送トランジスタ２２と同様に、基板１０１の表面側に設けられている。 In FIG. 7, only the transfer transistor 22 is shown among the pixel transistors Tr, but the other transistors 23 to 25 are also provided on the surface side of the substrate 101, as with the transfer transistor 22.

（２−１）転送トランジスタ２２
画素トランジスタＴｒにおいて、転送トランジスタ２２は、図３等に示すように、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。 (2-1) Transfer transistor 22
In the pixel transistor Tr, a plurality of transfer transistors 22 are formed so as to correspond to each of the plurality of pixels P as shown in FIG.

ここでは、転送トランジスタ２２は、ゲートが基板１０１の表面にゲート絶縁膜を介して設けられている。転送トランジスタ２２において、ゲートは、基板１０１の表面に設けられた、読出しドレインＦＤ（フローティングディフュージョン）に隣接するように設けられている（図３，図７参照）。 Here, the transfer transistor 22 has a gate provided on the surface of the substrate 101 with a gate insulating film interposed therebetween. In the transfer transistor 22, the gate is provided so as to be adjacent to the read drain FD (floating diffusion) provided on the surface of the substrate 101 (see FIGS. 3 and 7).

そして、図４，図５等に示すように、有効画素領域ＩＭＧにおいては、転送トランジスタ２２は、フォトダイオード２１にて生成された信号電荷を、増幅トランジスタ２３のゲートへ電気信号として出力するように構成されている。具体的には、転送トランジスタ２２は、転送線２６からゲートに転送信号が与えられることによって、フォトダイオード２１において蓄積された信号電荷を、読み出しドレインＦＤに転送する。読み出しドレインＦＤにおいて、電荷から電圧に変換され、増幅トランジスタ２３のゲートへ入力される。 As shown in FIGS. 4 and 5, in the effective pixel region IMG, the transfer transistor 22 outputs the signal charge generated by the photodiode 21 to the gate of the amplification transistor 23 as an electric signal. It is configured. Specifically, the transfer transistor 22 transfers a signal charge accumulated in the photodiode 21 to the read drain FD when a transfer signal is given from the transfer line 26 to the gate. In the read drain FD, the charge is converted into a voltage and input to the gate of the amplification transistor 23.

また、図６にて下段部分に示すように、オプティカル・ブラック領域ＯＰＢにおいても、転送トランジスタ２２は、有効画素領域ＩＭＧと同様に構成されている。つまり、図５に示す回路構成と同様、転送トランジスタ２２は、フォトダイオード２１で生成された信号電荷を、増幅トランジスタ２３のゲートへ電気信号として出力するように構成されている。ただし、上述したように、オプティカル・ブラック領域ＯＰＢにおいては、上方に遮光膜（図示なし）が設けられており、フォトダイオード２１で生成された信号電荷は、黒レベルの基準信号として出力される。たとえば、黒レベルの基準信号は、黒レベルを調整するために、信号処理回路４４において、有効画素から出力された信号を補正する処理の際に使用される。 Further, as shown in the lower part of FIG. 6, in the optical black region OPB, the transfer transistor 22 is configured similarly to the effective pixel region IMG. That is, similar to the circuit configuration shown in FIG. 5, the transfer transistor 22 is configured to output the signal charge generated by the photodiode 21 to the gate of the amplification transistor 23 as an electrical signal. However, as described above, in the optical black region OPB, a light shielding film (not shown) is provided above, and the signal charge generated by the photodiode 21 is output as a black level reference signal. For example, the black level reference signal is used in the signal processing circuit 44 to correct the signal output from the effective pixel in order to adjust the black level.

これに対して、電荷排出領域ＯＦＤにおいては、図６の中段部分および図８に示すように、各部の電気的な接続関係が、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なっている。具体的には、転送トランジスタ２２においては、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なり、転送トランジスタ２２のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、図８に示すように、転送トランジスタ２２のゲートと転送線２６との間は、切断されており、電気的に接続されていない。 On the other hand, in the charge discharge region OFD, as shown in the middle part of FIG. 6 and FIG. 8, the electrical connection relationship of each part is different from that of the effective pixel region IMG and the optical black region OPB. Specifically, in the transfer transistor 22, unlike the effective pixel region IMG and the optical black region OPB, the gate of the transfer transistor 22 is electrically connected to the power supply potential supply line Vdd. Also, as shown in FIG. 8, the gate of the transfer transistor 22 and the transfer line 26 are disconnected and not electrically connected.

（２−２）増幅トランジスタ２３
画素トランジスタＴｒにおいて、増幅トランジスタ２３は、図３等に示すように、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。 (2-2) Amplifying transistor 23
In the pixel transistor Tr, a plurality of amplification transistors 23 are formed so as to correspond to the plurality of pixels P as shown in FIG.

ここでは、増幅トランジスタ２３は、ゲートが基板１０１の表面にゲート絶縁膜を介して設けられている。この増幅トランジスタ２３は、基板１０１の表面に設けられた、選択トランジスタ２４およびリセットトランジスタ２５の間に設けられている（図３参照）。 Here, the amplification transistor 23 has a gate provided on the surface of the substrate 101 with a gate insulating film interposed therebetween. The amplification transistor 23 is provided between the selection transistor 24 and the reset transistor 25 provided on the surface of the substrate 101 (see FIG. 3).

そして、図４，図５等に示すように、有効画素領域ＩＭＧにおいては、増幅トランジスタ２３は、読み出しドレインＦＤにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ２３は、ゲートが、読出しドレインＦＤに接続されている。また、増幅トランジスタ２３は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが選択トランジスタ２４に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源（図示なし）から定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、読出しドレインＦＤにおいて、電荷から電圧へ変換された電気信号が増幅される。 As shown in FIGS. 4 and 5 and the like, in the effective pixel region IMG, the amplification transistor 23 is configured to amplify and output an electric signal converted from a charge to a voltage in the readout drain FD. Yes. Specifically, the amplification transistor 23 has a gate connected to the read drain FD. The amplification transistor 23 has a drain connected to the power supply potential supply line Vdd and a source connected to the selection transistor 24. When the selection transistor 24 is selected to be turned on, the amplification transistor 23 is supplied with a constant current from a constant current source (not shown) and operates as a source follower. For this reason, in the amplification transistor 23, the selection signal is supplied to the selection transistor 24, whereby the electrical signal converted from the charge to the voltage is amplified in the read drain FD.

また、図６にて下段部分に示すように、オプティカル・ブラック領域ＯＰＢにおいても、増幅トランジスタ２３は、有効画素領域ＩＭＧと同様に構成されている。つまり、図５に示す回路構成と同様、増幅トランジスタ２３は、読み出しドレインＦＤにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。 Further, as shown in the lower part of FIG. 6, in the optical black region OPB, the amplification transistor 23 is configured in the same manner as the effective pixel region IMG. That is, similarly to the circuit configuration shown in FIG. 5, the amplification transistor 23 is configured to amplify and output an electrical signal converted from charge to voltage in the read drain FD.

これと同様に、電荷排出領域ＯＦＤにおいても、増幅トランジスタ２３は、図６の中段部分および図８に示すように、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同様に構成されている。 Similarly, in the charge discharge region OFD, the amplification transistor 23 is configured similarly to the effective pixel region IMG and the optical black region OPB as shown in the middle part of FIG. 6 and FIG.

（２−３）選択トランジスタ２４
画素トランジスタＴｒにおいて、選択トランジスタ２４は、図３等に示すように、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。 (2-3) Selection transistor 24
In the pixel transistor Tr, a plurality of selection transistors 24 are formed so as to correspond to each of the plurality of pixels P as shown in FIG.

ここでは、選択トランジスタ２４は、ゲートが基板１０１の表面にゲート絶縁膜を介して設けられている。この選択トランジスタ２４は、基板１０１の表面に設けられた、増幅トランジスタ２３に隣接するように設けられている（図３参照）。 Here, the selection transistor 24 has a gate provided on the surface of the substrate 101 with a gate insulating film interposed therebetween. The selection transistor 24 is provided adjacent to the amplification transistor 23 provided on the surface of the substrate 101 (see FIG. 3).

そして、図４，図５等に示すように、有効画素領域ＩＭＧにおいては、選択トランジスタ２４は、選択信号が入力された際に、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。具体的には、図５に示すように、選択トランジスタ２４は、選択信号が供給されるアドレス線２８にゲートが接続されている。そして、選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。 As shown in FIGS. 4 and 5, in the effective pixel region IMG, the selection transistor 24 sends the electrical signal output from the amplification transistor 23 to the vertical signal line 27 when the selection signal is input. It is configured to output. Specifically, as shown in FIG. 5, the selection transistor 24 has a gate connected to an address line 28 to which a selection signal is supplied. The selection transistor 24 is turned on when the selection signal is supplied, and outputs the output signal amplified by the amplification transistor 23 to the vertical signal line 27 as described above.

また、図６にて下段部分に示すように、オプティカル・ブラック領域ＯＰＢにおいても、選択トランジスタ２４は、有効画素領域ＩＭＧと同様に構成されている。つまり、選択トランジスタ２４は、選択信号が入力された際に、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。 Further, as shown in the lower part of FIG. 6, in the optical black region OPB, the selection transistor 24 is configured similarly to the effective pixel region IMG. That is, the selection transistor 24 is configured to output the electrical signal output from the amplification transistor 23 to the vertical signal line 27 when a selection signal is input.

これと同様に、電荷排出領域ＯＦＤにおいても、選択トランジスタ２４は、図６の中段部分および図８に示すように、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同様に構成されている。ただし、図８に示すように、選択トランジスタ２４に接続されている垂直信号線２７は、出力する負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。なお、負荷ＭＯＳトランジスタＭＴは、図２に示すカラム回路１４を構成する素子として設けられている。 Similarly, in the charge discharge region OFD, the selection transistor 24 is configured similarly to the effective pixel region IMG and the optical black region OPB, as shown in the middle part of FIG. 6 and FIG. However, as shown in FIG. 8, the vertical signal line 27 connected to the selection transistor 24 is not electrically connected to the output load MOS transistor MT. The load MOS transistor MT is provided as an element constituting the column circuit 14 shown in FIG.

（２−４）リセットトランジスタ２５
画素トランジスタＴｒにおいて、リセットトランジスタ２５は、図３等に示すように、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。 (2-4) Reset transistor 25
In the pixel transistor Tr, a plurality of reset transistors 25 are formed so as to correspond to each of the plurality of pixels P as shown in FIG.

ここでは、リセットトランジスタ２５は、ゲートが基板１０１の表面にゲート絶縁膜を介して設けられている。このリセットトランジスタ２５は、基板１０１の表面に設けられた、転送トランジスタ２２に隣接するように設けられている（図３参照）。 Here, the gate of the reset transistor 25 is provided on the surface of the substrate 101 via a gate insulating film. The reset transistor 25 is provided adjacent to the transfer transistor 22 provided on the surface of the substrate 101 (see FIG. 3).

そして、図４，図５等に示すように、有効画素領域ＩＭＧにおいては、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ２５は、図５に示すように、リセット信号が供給されるリセット線２９にゲートが接続されている。また、リセットトランジスタ２５は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが読出しドレインＦＤに接続されている。そして、リセットトランジスタ２５は、リセット線２９からリセット信号がゲートに供給された際に、読出しドレインＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電位にリセットする。 As shown in FIGS. 4, 5, etc., in the effective pixel region IMG, the reset transistor 25 is configured to reset the gate potential of the amplification transistor 23. Specifically, as shown in FIG. 5, the gate of the reset transistor 25 is connected to a reset line 29 to which a reset signal is supplied. The reset transistor 25 has a drain connected to the power supply potential supply line Vdd and a source connected to the read drain FD. The reset transistor 25 resets the gate potential of the amplification transistor 23 to the power supply potential via the read drain FD when a reset signal is supplied from the reset line 29 to the gate.

また、図６にて下段部分に示すように、オプティカル・ブラック領域ＯＰＢにおいても、リセットトランジスタ２５は、有効画素領域ＩＭＧと同様に構成されている。つまり、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。 Further, as shown in the lower part of FIG. 6, in the optical black region OPB, the reset transistor 25 is configured similarly to the effective pixel region IMG. That is, the reset transistor 25 is configured to reset the gate potential of the amplification transistor 23.

これに対して、電荷排出領域ＯＦＤにおいては、図６の中段部分および図８に示すように、各部の電気的な接続関係が、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なっている。具体的には、リセットトランジスタ２５においては、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なり、リセットトランジスタ２５のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、図８に示すように、リセットトランジスタ２５のゲートとリセット線２９の間は、切断されており、電気的に接続されていない。 On the other hand, in the charge discharge region OFD, as shown in the middle part of FIG. 6 and FIG. 8, the electrical connection relationship of each part is different from that of the effective pixel region IMG and the optical black region OPB. Specifically, in the reset transistor 25, unlike the effective pixel region IMG and the optical black region OPB, the gate of the reset transistor 25 is electrically connected to the power supply potential supply line Vdd. Further, as shown in FIG. 8, the gate of the reset transistor 25 and the reset line 29 are disconnected and not electrically connected.

（３）その他
図７に示すように、基板１０１の表面には、配線層ＨＴが設けられている。この配線層ＨＴにおいては、各素子に電気的に接続された配線ＨＳが絶縁層Ｓｚ内に形成されている。各配線ＨＳは、図５，図８にて示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの配線として機能するように積層して形成されている。 (3) Others As shown in FIG. 7, a wiring layer HT is provided on the surface of the substrate 101. In the wiring layer HT, a wiring HS electrically connected to each element is formed in the insulating layer Sz. Each wiring HS is formed so as to function as wiring such as the transfer line 26, the address line 28, the vertical signal line 27, and the reset line 29 shown in FIGS. 5 and 8.

この他に、基板１０１の裏面側において、有効画素領域ＩＭＧに対応する部分には、カラーフィルタやマイクロレンズ等の光学部材が画素Ｐに対応して設けられている。図示を省略しているが、カラーフィルタは、たとえば、ベイヤー配列で各色のフィルタ層が配置されている。そして、オプティカル・ブラック領域ＯＰＢと、電荷排出領域ＯＦＤとが設けられている遮光領域ＢＬにおいては、遮光膜（図示なし）が設けられている。 In addition, an optical member such as a color filter or a microlens is provided corresponding to the pixel P in a portion corresponding to the effective pixel region IMG on the back surface side of the substrate 101. Although not shown, the color filter has, for example, a filter layer of each color arranged in a Bayer array. In the light shielding region BL in which the optical black region OPB and the charge discharging region OFD are provided, a light shielding film (not shown) is provided.

（Ｂ）製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。ここでは、図７等を参照して、固体撮像装置１の製造方法について説明する。 (B) Manufacturing Method The main part of the manufacturing method for manufacturing the solid-state imaging device 1 will be described. Here, a manufacturing method of the solid-state imaging device 1 will be described with reference to FIG.

まず、基板１０１にｐ型の不純物（たとえば、ホウ素）をイオン注入することで、ｐ型半導体領域１０１ｐａ，１０１ｐｂを、基板１０１内に設ける。ここでは、有効画素領域ＩＭＧ、オプティカル・ブラック領域ＯＰＢ、電荷排出領域ＯＦＤについて、同様に、ｐ型半導体領域１０１ｐａ，１０１ｐｂを設ける。 First, p-type semiconductor regions 101pa and 101pb are provided in the substrate 101 by ion-implanting a p-type impurity (for example, boron) into the substrate 101. Here, the p-type semiconductor regions 101pa and 101pb are similarly provided for the effective pixel region IMG, the optical black region OPB, and the charge discharge region OFD.

つぎに、基板１０１にｎ型の不純物（たとえば、リン）をイオン注入することで、ｎ型電荷蓄積領域１０１ｎａ，１０１ｎｂを、基板１０１内に設ける。そして、さらに、高濃度なｐ型半導体領域１０１ｐｃを、基板１０１の表面の浅い部分に設ける。このようにすることで、フォトダイオード２１を形成する。 Next, n-type charge storage regions 101na and 101nb are provided in the substrate 101 by ion-implanting n-type impurities (for example, phosphorus) into the substrate 101. Further, a high-concentration p-type semiconductor region 101 pc is provided in a shallow portion of the surface of the substrate 101. In this way, the photodiode 21 is formed.

そして、基板１０１にｎ型の不純物（たとえば、リン）をイオン注入することで、読み出しドレイン（フローディングディフュージョン）ＦＤや、各トランジスタ２２〜２５のソース・ドレイン領域を形成する。その後、各トランジスタ２２〜２５のゲートを、たとえば、ポリシリコンを用いて形成する。 Then, an n-type impurity (for example, phosphorus) is ion-implanted into the substrate 101 to form a read drain (floating diffusion) FD and source / drain regions of the transistors 22 to 25. Thereafter, the gates of the transistors 22 to 25 are formed using, for example, polysilicon.

フォトダイオード２１および各トランジスタ２２〜２５については、有効画素領域ＩＭＧ、オプティカル・ブラック領域ＯＰＢ、電荷排出領域ＯＦＤの間において、同様になるように形成する。 The photodiode 21 and the transistors 22 to 25 are formed to be the same among the effective pixel region IMG, the optical black region OPB, and the charge discharge region OFD.

つぎに、配線層ＨＴを設ける。ここでは、図６，図８などに示したように、各部に接続する配線ＨＳが、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと、電荷排出領域ＯＦＤとの間において、互いに異なるように形成する。なお、配線層ＨＴを構成する配線ＨＳについては、たとえば、アルミニウムなどの金属材料を用いて形成する。また、配線層ＨＴを構成する絶縁層Ｓｚについては、たとえば、シリコン酸化膜を用いて形成する。 Next, the wiring layer HT is provided. Here, as shown in FIGS. 6, 8, etc., the wiring HS connected to each part is formed differently between the effective pixel region IMG, the optical black region OPB, and the charge discharging region OFD. . Note that the wiring HS constituting the wiring layer HT is formed using a metal material such as aluminum, for example. The insulating layer Sz constituting the wiring layer HT is formed using, for example, a silicon oxide film.

この後、配線層ＨＴの上面に、支持基板（図示なし）を貼り合わせる。そして、基板１０１を反転後、基板１０１について薄膜化処理を実施する。たとえば、ＣＭＰ処理を薄膜化処理として実施することで、基板１０１の一部を裏面側から除去する。そして、基板１０１の裏面側に、カラーフィルタ（図示なし）、オンチップレンズ（図示なし）等を設ける。このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサを完成させる。 Thereafter, a support substrate (not shown) is bonded to the upper surface of the wiring layer HT. Then, after the substrate 101 is inverted, the substrate 101 is thinned. For example, a part of the substrate 101 is removed from the back side by performing the CMP process as a thinning process. A color filter (not shown), an on-chip lens (not shown), and the like are provided on the back side of the substrate 101. In this way, a back-illuminated CMOS image sensor is completed.

（Ｃ）動作
上記の固体撮像装置１の動作について説明する。 (C) Operation The operation of the solid-state imaging device 1 will be described.

ここでは、電荷排出領域ＯＦＤにおける動作について説明する。 Here, the operation in the charge discharge region OFD will be described.

電荷排出領域ＯＦＤにおいては、転送トランジスタ２２のゲートと、リセットトランジスタ２５のゲートに、たとえば、電源電圧Ｖｄｄが印加される。これにより、転送トランジスタ２２と、リセットトランジスタ２５とが、オン状態になり、チャネルが形成される。このとき、選択トランジスタ２４については、たとえば、他の領域の画素Ｐと同様に、駆動を行う。このため、電荷排出領域ＯＦＤでは、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。
具体的には、上記のようにすることで、フォトダイオード２１から、読み出しドレインＦＤを経て、電源ラインＶｄｄへ過剰電荷を排出することができる。 In the charge discharge region OFD, for example, the power supply voltage Vdd is applied to the gate of the transfer transistor 22 and the gate of the reset transistor 25. As a result, the transfer transistor 22 and the reset transistor 25 are turned on to form a channel. At this time, for example, the selection transistor 24 is driven in the same manner as the pixel P in another region. For this reason, in the charge discharge region OFD, excess charge leaked in the bulk can be forcibly discharged to the outside in each pixel P.
Specifically, as described above, excess charge can be discharged from the photodiode 21 to the power supply line Vdd through the read drain FD.

上記の他に、過剰電荷を排出可能な程度の高い固定の電圧を、転送トランジスタ２２、リセットトランジスタ２５の各ゲートに与えても、同様に動作させることができる。 In addition to the above, even if a fixed voltage high enough to discharge excess charge is applied to the gates of the transfer transistor 22 and the reset transistor 25, the same operation can be performed.

また、同様に、選択トランジスタ２４のゲートに、固定の電圧を与えても、同様に動作させることができる。 Similarly, even if a fixed voltage is applied to the gate of the selection transistor 24, the same operation can be performed.

（Ｄ）まとめ
以上のように、本実施形態では、受光面にて光を受光して信号電荷を生成するフォトダイオード２１と、その生成された信号電荷を電気信号として出力する画素トランジスタＴｒとが、基板１０１の画素領域ＰＡに設けられている。画素領域ＰＡは、有効画素領域ＩＭＧを含み、この有効画素領域ＩＭＧでは、フォトダイオード２１の受光面の上方が開口しており、入射光が入射する有効画素が、画素Ｐとして配置されている。そして、この有効画素領域の周辺には、遮光領域ＢＬが設けられており、ここでは、フォトダイオード２１の受光面の上方に、入射光を遮光する遮光部が設けられた遮光画素が、画素Ｐとして配置されている。この遮光領域ＢＬは、オプティカル・ブラック領域ＯＰＢを含み、フォトダイオード２１で生成された信号電荷を、黒レベルの基準信号として画素トランジスタＴｒが出力するオプティカル・ブラック画素が、その遮光画素として配置されている。 (D) Summary As described above, in the present embodiment, the photodiode 21 that receives light at the light receiving surface and generates a signal charge, and the pixel transistor Tr that outputs the generated signal charge as an electric signal are provided. , Provided in the pixel area PA of the substrate 101. The pixel area PA includes an effective pixel area IMG. In the effective pixel area IMG, an upper part of the light receiving surface of the photodiode 21 is opened, and an effective pixel on which incident light is incident is arranged as a pixel P. A light shielding region BL is provided around the effective pixel region. Here, a light shielding pixel provided with a light shielding portion for shielding incident light above the light receiving surface of the photodiode 21 is a pixel P. Is arranged as. The light-shielding region BL includes an optical black region OPB, and an optical black pixel that is output from the pixel transistor Tr using the signal charge generated by the photodiode 21 as a black level reference signal is disposed as the light-shielding pixel. Yes.

この他に、本実施形態においては、電荷排出領域ＯＦＤが、さらに設けられている。この電荷排出領域ＯＦＤは、有効画素領域ＩＭＧとオプティカル・ブラック領域ＯＰＢとの間に設けられている。そして、電荷排出領域ＯＦＤには、有効画素領域ＩＭＧから漏れてくる信号電荷を排出する電荷排出画素が、遮光画素として配置されている。 In addition, in the present embodiment, a charge discharge region OFD is further provided. The charge discharge area OFD is provided between the effective pixel area IMG and the optical black area OPB. In the charge discharge region OFD, charge discharge pixels that discharge signal charges leaking from the effective pixel region IMG are arranged as light shielding pixels.

具体的には、電荷排出領域ＯＦＤにおいて、転送トランジスタ２２のゲートは、転送信号がゲートに供給される転送線と電気的に接続されていない。そして、転送トランジスタ２２がオン状態になる電位が、ゲートに供給されるように構成されている。これと共に、リセットトランジスタ２５のゲートは、リセット信号がゲートに供給されるリセット線２９と電気的に接続されていない。そして、リセットトランジスタ２５がオン状態になる電位が供給されるように構成されている。そして、さらに、画素トランジスタＴｒから電気信号が出力される垂直信号線２７と、その垂直信号線２７が電気信号を出力する負荷ＭＯＳトランジスタＭＴとの間が電気的に接続されていない。 Specifically, in the charge discharge region OFD, the gate of the transfer transistor 22 is not electrically connected to a transfer line to which a transfer signal is supplied to the gate. The potential at which the transfer transistor 22 is turned on is supplied to the gate. At the same time, the gate of the reset transistor 25 is not electrically connected to a reset line 29 to which a reset signal is supplied to the gate. A potential at which the reset transistor 25 is turned on is supplied. Further, the vertical signal line 27 from which the electric signal is output from the pixel transistor Tr and the load MOS transistor MT from which the vertical signal line 27 outputs the electric signal are not electrically connected.

このため、本実施形態は、バルク中の過剰電荷が、オプティカル・ブラック領域ＯＰＢに漏れ込んで、黒レベルの基準信号が変動することを防止することができる。 For this reason, the present embodiment can prevent the excess charge in the bulk from leaking into the optical black region OPB and changing the black level reference signal.

この他に、本実施形態では、電荷排出画素とオプティカル・ブラック画素と有効画素とのそれぞれが、半導体基板において設けられた同じ導電型の領域（ウェル）内に設けられている（図７参照）。 In addition to this, in the present embodiment, each of the charge discharge pixel, the optical black pixel, and the effective pixel is provided in a region (well) of the same conductivity type provided in the semiconductor substrate (see FIG. 7). .

上記したように、有効画素領域ＩＭＧのウェルと異なる導電型のウェルで電荷排出領域ＯＦＤを設ける場合には、その間でプロセス的な連続性を確保することが容易ではない。このため、この部分において、画素からの信号に不連続性が生じるので、撮像画像において、ダミー画素領域の周辺部分に対応する部分にムラが生じる場合がある。 As described above, when the charge discharge region OFD is provided by a well having a conductivity type different from that of the effective pixel region IMG, it is not easy to ensure process continuity therebetween. For this reason, discontinuity occurs in the signal from the pixel in this portion, and in the captured image, unevenness may occur in a portion corresponding to the peripheral portion of the dummy pixel region.

しかし、本実施形態では、電荷排出領域ＯＦＤが、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同じ導電型のウェルに形成されている。 However, in this embodiment, the charge discharge region OFD is formed in a well having the same conductivity type as the effective pixel region IMG and the optical black region OPB.

このため、本実施形態は、上記の不具合が発生することを防止することができる。 For this reason, this embodiment can prevent the above-mentioned problem from occurring.

したがって、本実施形態は、撮像画像の画像品質を向上させることができる。具体的には、黒レベルの基準信号が変動して、撮像画像が全体的に暗くなる不具合を防止することができる。 Therefore, this embodiment can improve the image quality of a captured image. Specifically, it is possible to prevent a problem that the black level reference signal fluctuates and the captured image becomes dark as a whole.

＜２．実施形態２＞
（Ａ）装置構成など
図９と図１０は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。 <2. Second Embodiment>
(A) Device Configuration, etc. FIGS. 9 and 10 are diagrams showing the main part of a solid-state imaging device in Embodiment 2 according to the present invention.

ここで、図９は、図６と同様に、有効画素領域ＩＭＧの他に、オプティカル・ブラック領域ＯＰＢおよび電荷排出領域ＯＦＤを示している。そして、図１０は、図８と同様に、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 Here, FIG. 9 shows the optical black region OPB and the charge discharge region OFD in addition to the effective pixel region IMG, similarly to FIG. FIG. 10 shows the circuit configuration of the pixel P provided in the charge discharge region OFD, as in FIG.

図９，図１０に示すように、本実施形態においては、電荷排出領域ＯＦＤに設けられた画素Ｐの構成が、実施形態１の場合と異なる。具体的には、画素トランジスタＴｒを構成する各部に接続される配線の接続関係が、実施形態１と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 9 and 10, in the present embodiment, the configuration of the pixel P provided in the charge discharge region OFD is different from that in the first embodiment. Specifically, the connection relationship of wirings connected to each part constituting the pixel transistor Tr is different from that of the first embodiment. Except for this point, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.

転送トランジスタ２２は、電荷排出領域ＯＦＤにおいては、図９，図１０に示すように、実施形態１の場合と同様に、各部が電気的に接続されている。つまり、図１０に示すように、転送トランジスタ２２のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、図１０に示すように、転送トランジスタ２２のゲートと転送線２６との間は、切断されており、電気的に接続されていない。 As shown in FIGS. 9 and 10, the transfer transistor 22 is electrically connected to each other in the charge discharge region OFD as in the case of the first embodiment. That is, as shown in FIG. 10, the gate of the transfer transistor 22 is electrically connected to the power supply potential supply line Vdd. Also, as shown in FIG. 10, the gate of the transfer transistor 22 and the transfer line 26 are disconnected and not electrically connected.

増幅トランジスタ２３は、電荷排出領域ＯＦＤにおいては、図９，図１０に示すように、各部との電気的な接続関係が、実施形態１の場合と異なっている。具体的には、図１０に示すように、増幅トランジスタ２３のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。 As shown in FIGS. 9 and 10, the amplification transistor 23 is different from the first embodiment in the electrical discharge relationship OFD in the charge discharge region OFD as shown in FIGS. 9 and 10. Specifically, as shown in FIG. 10, the gate of the amplification transistor 23 is electrically connected to the power supply potential supply line Vdd.

選択トランジスタ２４は、電荷排出領域ＯＦＤにおいても、図９，図１０に示すように、実施形態１の場合と同様に、各部が電気的に接続されている。ただし、図１０に示すように、選択トランジスタ２４に接続されている垂直信号線２７は、出力する負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。 As shown in FIGS. 9 and 10, the selection transistor 24 is electrically connected to each other in the charge discharge region OFD as in the case of the first embodiment. However, as shown in FIG. 10, the vertical signal line 27 connected to the selection transistor 24 is not electrically connected to the output load MOS transistor MT.

リセットトランジスタ２５は、図９，図１０に示すように、各部との電気的な接続関係が、実施形態１の場合と異なっている。具体的には、他の有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同様な接続関係になるように設けられている。 As shown in FIGS. 9 and 10, the reset transistor 25 is different from the first embodiment in the electrical connection relationship with each part. Specifically, it is provided so as to have the same connection relationship as the other effective pixel region IMG and optical black region OPB.

（Ｂ）動作
上記の固体撮像装置の電荷排出領域ＯＦＤにおける動作について説明する。 (B) Operation An operation in the charge discharge area OFD of the solid-state imaging device will be described.

電荷排出領域ＯＦＤにおいては、転送トランジスタ２２のゲートと、他の領域の画素Ｐにおいて読出しドレインＦＤとして使用する拡散層との両者に、たとえば、電源電圧Ｖｄｄを印加する。このとき、選択トランジスタ２４およびリセットトランジスタ２５については、たとえば、他の領域の画素Ｐと同様に、駆動を行う。これにより、電荷排出領域ＯＦＤでは、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。 In the charge discharge region OFD, for example, the power supply voltage Vdd is applied to both the gate of the transfer transistor 22 and the diffusion layer used as the read drain FD in the pixel P in the other region. At this time, the selection transistor 24 and the reset transistor 25 are driven, for example, similarly to the pixel P in another region. Thereby, in the charge discharge region OFD, the excess charge leaked in the bulk can be forcibly discharged to the outside in each pixel P.

上記の他に、過剰電荷を排出可能な程度の高い固定の電圧を、転送トランジスタ２２のゲートと、他の領域の画素Ｐにおいて読出しドレインＦＤとして使用する拡散層との両者に印加しても同様に動作させることができる。 In addition to the above, a fixed voltage high enough to discharge excess charge may be applied to both the gate of the transfer transistor 22 and the diffusion layer used as the read drain FD in the pixel P in another region. Can be operated.

本実施形態においては、実施形態１の場合よりも、より効率的に、過剰電荷の排出を実施することができる。
その理由は、リセットトランジスタ２５の閾値によらず読み出しドレインＦＤを電源電圧Ｖｄｄもしくは過剰電荷を排出可能な程度の高い固定の電圧を与えることができるからである。 In the present embodiment, it is possible to discharge excess charges more efficiently than in the case of the first embodiment.
This is because the read drain FD can be supplied with the power supply voltage Vdd or a fixed voltage high enough to discharge excess charges regardless of the threshold value of the reset transistor 25.

（Ｃ）まとめ
以上のように、本実施形態では、実施形態１と同様に、電荷排出領域ＯＦＤが、有効画素領域ＩＭＧとオプティカル・ブラック領域ＯＰＢとの間に設けられている。そして、電荷排出領域ＯＦＤには、有効画素領域ＩＭＧから漏れてくる信号電荷を排出する電荷排出画素が、遮光画素として配置されている。 (C) Summary As described above, in this embodiment, as in the first embodiment, the charge discharge region OFD is provided between the effective pixel region IMG and the optical black region OPB. In the charge discharge region OFD, charge discharge pixels that discharge signal charges leaking from the effective pixel region IMG are arranged as light shielding pixels.

具体的には、電荷排出領域ＯＦＤにおいて、転送トランジスタ２２のゲートは、転送信号がゲートに供給される転送線と電気的に接続されていない。そして、転送トランジスタ２２がオン状態になる電位が、転送トランジスタ２２のゲートおよび読出しドレインＦＤに供給されるように構成されている。そして、さらに、画素トランジスタＴｒから電気信号が出力される垂直信号線２７と、その垂直信号線２７が電気信号を出力する負荷ＭＯＳトランジスタＭＴとの間が電気的に接続されていない。 Specifically, in the charge discharge region OFD, the gate of the transfer transistor 22 is not electrically connected to a transfer line to which a transfer signal is supplied to the gate. The potential at which the transfer transistor 22 is turned on is supplied to the gate of the transfer transistor 22 and the read drain FD. Further, the vertical signal line 27 from which the electric signal is output from the pixel transistor Tr and the load MOS transistor MT from which the vertical signal line 27 outputs the electric signal are not electrically connected.

したがって、本実施形態は、撮像画像の画像品質を向上させることができる。 Therefore, this embodiment can improve the image quality of a captured image.

＜３．実施形態３＞
（Ａ）装置構成など
図１１〜図１５は、本発明にかかる実施形態３において、固体撮像装置の要部を示す図である。 <3. Embodiment 3>
(A) Device Configuration, etc. FIGS. 11 to 15 are diagrams showing the main part of a solid-state imaging device in Embodiment 3 according to the present invention.

ここで、図１１〜図１３は、有効画素領域ＩＭＧにおける画素Ｐについて示している。図１１と図１２は、画素領域ＰＡの上面であって、図１１は、画素Ｐ（配線を未表示）を示し、図１２は、有効画素領域ＩＭＧにおける画素Ｐと配線（ハッチングした部分）との関係を示している。また、図１３は、有効画素領域ＩＭＧに設けられた画素Ｐの回路構成を示している。 Here, FIGS. 11 to 13 show the pixel P in the effective pixel region IMG. 11 and 12 are top views of the pixel area PA, FIG. 11 shows the pixel P (wiring not shown), and FIG. 12 shows the pixel P and wiring (hatched portion) in the effective pixel area IMG. Shows the relationship. FIG. 13 shows a circuit configuration of the pixel P provided in the effective pixel region IMG.

これに対して、図１４と図１５は、電荷排出領域ＯＦＤを示している。図１４は、上面であって、画素Ｐと配線との関係を示している。そして、図１５においては、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 On the other hand, FIGS. 14 and 15 show the charge discharge region OFD. FIG. 14 is a top view and shows the relationship between the pixel P and the wiring. FIG. 15 shows a circuit configuration of the pixel P provided in the charge discharge region OFD.

図１１〜図１５に示すように、本実施形態においては、画素Ｐの構成が、実施形態１の場合と異なる。具体的には、フォトダイオード２１と転送トランジスタ２２が画素Ｐに対応して複数設けられているが、画素トランジスタＴｒを構成する他のトランジスタ２３〜２５が、その複数のフォトダイオード２１等に対して、１つずつ設けられている。つまり、複数の画素Ｐの間で、画素トランジスタＴｒを構成する他のトランジスタ２３〜２５を共有するように構成されている。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 11 to 15, in the present embodiment, the configuration of the pixel P is different from that in the first embodiment. Specifically, a plurality of photodiodes 21 and transfer transistors 22 are provided corresponding to the pixels P, but other transistors 23 to 25 constituting the pixel transistor Tr are connected to the plurality of photodiodes 21 and the like. One by one. That is, the other transistors 23 to 25 constituting the pixel transistor Tr are shared among the plurality of pixels P. Except for this point, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.

フォトダイオード２１は、図１１等に示すように、実施形態１と同様に、複数の画素Ｐのそれぞれに対応するように、複数が配置されている。 As shown in FIG. 11 and the like, a plurality of photodiodes 21 are arranged so as to correspond to each of the plurality of pixels P as in the first embodiment.

転送トランジスタ２２は、図１１等に示すように、各フォトダイオード２１のそれぞれに対応して設けられている。しかし、本実施形態においては、実施形態１の場合と異なり、図１１等に示すように、複数の転送トランジスタ２２が、１つの読出しドレインＦＤへ、フォトダイオード２１から信号電荷を読み出すように構成されている。具体的には、４つの転送トランジスタ２２が、１つの読出しドレインＦＤの周りを囲うように配置されている。 The transfer transistor 22 is provided corresponding to each photodiode 21 as shown in FIG. 11 and the like. However, in the present embodiment, unlike the first embodiment, as shown in FIG. 11 and the like, a plurality of transfer transistors 22 are configured to read signal charges from the photodiode 21 to one read drain FD. ing. Specifically, four transfer transistors 22 are arranged so as to surround one read drain FD.

そして、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とが、図１１等に示すように、その複数のフォトダイオード２１等に対して、１つずつ設けられている。たとえば、４つのフォトダイオード２１からなる１組に対して、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれが１つずつ設けられている。増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれは、図１１等に示すように、基板１０１の面（ｘｙ面）において、４つのフォトダイオード２１からなる組の下方に設けられている。また、これと共に、４つのフォトダイオード２１からなる組の下方には、ウェルタップＷＴが設けられている。 An amplification transistor 23, a selection transistor 24, and a reset transistor 25 are provided for each of the plurality of photodiodes 21 and the like, as shown in FIG. For example, one amplification transistor 23, one selection transistor 24, and one reset transistor 25 are provided for one set of four photodiodes 21. Each of the amplification transistor 23, the selection transistor 24, and the reset transistor 25 is provided below the set of four photodiodes 21 on the surface (xy surface) of the substrate 101 as shown in FIG. Along with this, a well tap WT is provided below the set of four photodiodes 21.

有効画素領域ＩＭＧにおいては、図１２，図１３に示すように、複数の転送トランジスタ２２が、１つの読出しドレインＦＤへ、フォトダイオード２１から信号電荷を読み出すように構成されている点を除き、実施形態１の場合と同様に構成されている。オプティカル・ブラック領域ＯＰＢについては、図示を省略しているが、有効画素領域ＩＭＧと同様に構成されている。 In the effective pixel region IMG, as shown in FIGS. 12 and 13, the implementation is performed except that a plurality of transfer transistors 22 are configured to read signal charges from the photodiode 21 to one read drain FD. The configuration is the same as that of the first embodiment. Although not shown, the optical black region OPB is configured in the same manner as the effective pixel region IMG.

これに対して、電荷排出領域ＯＦＤにおいても、図１４，図１５に示すように、複数の転送トランジスタ２２が、１つの読出しドレインＦＤに電気的に接続されている点を除き、実施形態１の場合と同様に構成されている。つまり、電荷排出領域ＯＦＤにおいては、各部の電気的な接続関係が、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なっている。 On the other hand, also in the charge discharge region OFD, as shown in FIGS. 14 and 15, except that the plurality of transfer transistors 22 are electrically connected to one read drain FD. The configuration is the same as in the case. That is, in the charge discharge region OFD, the electrical connection relationship of each part is different from that of the effective pixel region IMG and the optical black region OPB.

具体的には、転送トランジスタ２２に関しては、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なり、転送トランジスタ２２のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、転送トランジスタ２２のゲートと転送線２６との間は、切断されており、電気的に接続されていない。 Specifically, regarding the transfer transistor 22, unlike the effective pixel region IMG and the optical black region OPB, the gate of the transfer transistor 22 is electrically connected to the power supply potential supply line Vdd. Further, the gate of the transfer transistor 22 and the transfer line 26 are disconnected and are not electrically connected.

また、選択トランジスタ２４に接続されている垂直信号線２７が、出力先の負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。 Further, the vertical signal line 27 connected to the selection transistor 24 is not electrically connected to the output load MOS transistor MT.

さらに、リセットトランジスタ２５に関しては、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なり、リセットトランジスタ２５のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、リセットトランジスタ２５のゲートとリセット線２９の間は、切断されており、電気的に接続されていない。 Further, regarding the reset transistor 25, unlike the effective pixel region IMG and the optical black region OPB, the gate of the reset transistor 25 is electrically connected to the power supply potential supply line Vdd. The gate of the reset transistor 25 and the reset line 29 are disconnected and are not electrically connected.

上記の電荷排出領域ＯＦＤにおいては、実施形態１と同様に動作させることで、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。 In the charge discharge region OFD, the excessive charge leaked in the bulk can be forcibly discharged to the outside in each pixel P by operating in the same manner as in the first embodiment.

（Ｂ）まとめ
以上のように、本実施形態では、他の実施形態と同様に、電荷排出領域ＯＦＤが、有効画素領域ＩＭＧとオプティカル・ブラック領域ＯＰＢとの間に設けられている。そして、電荷排出領域ＯＦＤには、有効画素領域ＩＭＧから漏れてくる信号電荷を排出する電荷排出画素が、遮光画素として配置されている。 (B) Summary As described above, in this embodiment, as in the other embodiments, the charge discharge region OFD is provided between the effective pixel region IMG and the optical black region OPB. In the charge discharge region OFD, charge discharge pixels that discharge signal charges leaking from the effective pixel region IMG are arranged as light shielding pixels.

この他に、本実施形態では、転送トランジスタ２２は、フォトダイオード２１のそれぞれに対して１つずつ設けられているが、他のトランジスタ２３，２４，２５は、フォトダイオード２１が４つからなる組に対して、１つずつ設けられている。 In addition, in the present embodiment, one transfer transistor 22 is provided for each of the photodiodes 21, but the other transistors 23, 24, and 25 are a set of four photodiodes 21. One is provided for each.

このため、複数の画素共有をした微細な画素においても、バルク中の過剰電荷が、オプティカル・ブラック領域ＯＰＢに漏れ込んで、黒レベルの基準信号が変動することを防止することができる。 For this reason, even in a minute pixel sharing a plurality of pixels, it is possible to prevent the excess charge in the bulk from leaking into the optical black region OPB and changing the black level reference signal.

＜４．実施形態４＞
（Ａ）装置構成など
図１６と図１７は、本発明にかかる実施形態４において、固体撮像装置の要部を示す図である。 <4. Embodiment 4>
(A) Device Configuration, etc. FIGS. 16 and 17 are diagrams showing the main part of a solid-state imaging device in Embodiment 4 according to the present invention.

ここで、図１６は、図１４と同様に、電荷排出領域ＯＦＤを示している。そして、図１７は、図１５と同様に、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 Here, FIG. 16 shows the charge discharge region OFD as in FIG. FIG. 17 shows a circuit configuration of the pixel P provided in the charge discharge region OFD as in FIG.

図１６，図１７に示すように、本実施形態においては、電荷排出領域ＯＦＤに設けられた画素Ｐの構成が、実施形態３の場合と異なる。具体的には、画素トランジスタＴｒを構成する各部に接続される配線の接続関係が、実施形態３と異なる。この点を除き、本実施形態は、実施形態３と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 16 and 17, in the present embodiment, the configuration of the pixel P provided in the charge discharge region OFD is different from that in the third embodiment. Specifically, the connection relationship of wirings connected to each part constituting the pixel transistor Tr is different from that of the third embodiment. Except for this point, the present embodiment is the same as the third embodiment. For this reason, description is abbreviate | omitted about the overlapping part.

転送トランジスタ２２は、電荷排出領域ＯＦＤにおいては、図１６，図１７に示すように、実施形態３の場合と同様に、各部が電気的に接続されている。つまり、図１７に示すように、転送トランジスタ２２のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、図１７に示すように、転送トランジスタ２２のゲートと転送線２６との間は、切断されており、電気的に接続されていない。 As shown in FIGS. 16 and 17, the transfer transistor 22 is electrically connected to each other in the charge discharge region OFD as in the case of the third embodiment. That is, as shown in FIG. 17, the gate of the transfer transistor 22 is electrically connected to the power supply potential supply line Vdd. Further, as shown in FIG. 17, the gate of the transfer transistor 22 and the transfer line 26 are disconnected and not electrically connected.

増幅トランジスタ２３は、電荷排出領域ＯＦＤにおいては、図１６，図１７に示すように、各部との電気的な接続関係が、実施形態３の場合と異なっている。具体的には、図１７に示すように、増幅トランジスタ２３のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。 As shown in FIGS. 16 and 17, the amplification transistor 23 is different from the third embodiment in the electrical discharge relationship OFD in the charge discharge region OFD as shown in FIGS. 16 and 17. Specifically, as shown in FIG. 17, the gate of the amplification transistor 23 is electrically connected to the power supply potential supply line Vdd.

選択トランジスタ２４は、図１６，図１７に示すように、電荷排出領域ＯＦＤにおいても、実施形態３の場合と同様に、各部が電気的に接続されている。ただし、図１７に示すように、選択トランジスタ２４に接続されている垂直信号線２７は、出力する負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。 As shown in FIGS. 16 and 17, the selection transistor 24 is electrically connected to each other in the charge discharge region OFD as in the third embodiment. However, as shown in FIG. 17, the vertical signal line 27 connected to the selection transistor 24 is not electrically connected to the output load MOS transistor MT.

リセットトランジスタ２５は、図１６，図１７に示すように、各部との電気的な接続関係が、実施形態３の場合と異なっている。具体的には、他の有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同様な接続関係になるように設けられている。 As shown in FIGS. 16 and 17, the reset transistor 25 is different from the third embodiment in the electrical connection relationship with each part. Specifically, it is provided so as to have the same connection relationship as the other effective pixel region IMG and optical black region OPB.

上記の電荷排出領域ＯＦＤにおいては、実施形態２と同様に動作させることで、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。 In the charge discharge region OFD, the excessive charge leaked in the bulk can be forcibly discharged to the outside in each pixel P by operating in the same manner as in the second embodiment.

＜５．実施形態５＞
（Ａ）装置構成など
図１８〜図２２は、本発明にかかる実施形態５において、固体撮像装置の要部を示す図である。 <5. Embodiment 5>
(A) Device Configuration FIG. 18 to FIG. 22 are diagrams showing the main part of a solid-state imaging device in Embodiment 5 according to the present invention.

ここで、図１８〜図２０は、有効画素領域ＩＭＧにおける画素Ｐについて示している。図１８と図１９は、画素領域ＰＡの上面であって、図１８は、画素Ｐ（配線を未表示）を示し、図１９は、有効画素領域ＩＭＧにおける画素Ｐと配線（ハッチングした部分）との関係を示している。また、図２０は、有効画素領域ＩＭＧに設けられた画素Ｐの回路構成を示している。 Here, FIGS. 18 to 20 show the pixel P in the effective pixel region IMG. 18 and 19 are top views of the pixel area PA, FIG. 18 shows the pixel P (wiring not shown), and FIG. 19 shows the pixel P and wiring (hatched portion) in the effective pixel area IMG. Shows the relationship. FIG. 20 shows a circuit configuration of the pixel P provided in the effective pixel region IMG.

これに対して、図２１は、有効画素領域ＩＭＧの他に、遮光領域ＢＬに設けられた、オプティカル・ブラック領域ＯＰＢと、電荷排出領域ＯＦＤとを示している。図２１は、各領域の上面であって、画素Ｐと配線との関係を示している。 On the other hand, FIG. 21 shows an optical black region OPB and a charge discharge region OFD provided in the light shielding region BL in addition to the effective pixel region IMG. FIG. 21 shows the relationship between the pixel P and the wiring on the upper surface of each region.

そして、これと共に、図２２においては、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 Along with this, FIG. 22 shows a circuit configuration of the pixel P provided in the charge discharge region OFD.

各図に示すように、本実施形態においては、画素トランジスタＴｒの構成が、実施形態１と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。 As shown in each drawing, in this embodiment, the configuration of the pixel transistor Tr is different from that of the first embodiment. Except for this point, the present embodiment is the same as the first embodiment. For this reason, description is abbreviate | omitted about the overlapping part.

各図に示すように、固体撮像装置１は、実施形態１と同様に、フォトダイオード２１と、画素トランジスタＴｒとを含む。画素トランジスタＴｒは、転送トランジスタ２２と、増幅トランジスタ２３と、リセットトランジスタ２５とを含み、フォトダイオード２１から信号電荷を読み出すように構成されている。 As shown in each drawing, the solid-state imaging device 1 includes a photodiode 21 and a pixel transistor Tr, as in the first embodiment. The pixel transistor Tr includes a transfer transistor 22, an amplification transistor 23, and a reset transistor 25, and is configured to read signal charges from the photodiode 21.

しかしながら、本実施形態においては、画素トランジスタＴｒとして、選択トランジスタ２４を含まない。つまり、本実施形態の固体撮像装置１は、４Ｔｒ型ではなく、３Ｔｒ型の「裏面照射型ＣＭＯＳイメージセンサ」として構成されている。 However, in the present embodiment, the selection transistor 24 is not included as the pixel transistor Tr. That is, the solid-state imaging device 1 of the present embodiment is configured as a 3Tr type “backside illuminated CMOS image sensor”, not a 4Tr type.

画素トランジスタＴｒにおいて、転送トランジスタ２２は、図１８等に示すように、実施形態１と同様に、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。 In the pixel transistor Tr, a plurality of transfer transistors 22 are formed so as to correspond to each of the plurality of pixels P as in the first embodiment, as shown in FIG.

ここでは、転送トランジスタ２２において、ゲートは、読出しドレインＦＤ（フローティングディフュージョン）に隣接するように設けられている（図１８参照）。 Here, in the transfer transistor 22, the gate is provided so as to be adjacent to the read drain FD (floating diffusion) (see FIG. 18).

そして、図１９，図２０に示すように、有効画素領域ＩＭＧにおいては、転送トランジスタ２２は、フォトダイオード２１にて生成された信号電荷を、増幅トランジスタ２３のゲートへ電気信号として出力するように構成されている。 As shown in FIGS. 19 and 20, in the effective pixel region IMG, the transfer transistor 22 is configured to output the signal charge generated by the photodiode 21 to the gate of the amplification transistor 23 as an electric signal. Has been.

また、図２１にて下段部分に示すように、オプティカル・ブラック領域ＯＰＢにおいても、転送トランジスタ２２は、有効画素領域ＩＭＧと同様に構成されている。 Further, as shown in the lower part of FIG. 21, in the optical black region OPB, the transfer transistor 22 is configured similarly to the effective pixel region IMG.

これに対して、電荷排出領域ＯＦＤにおいては、図２１の中段部分および図２２に示すように、各部の電気的な接続関係が、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なっている。具体的には、転送トランジスタ２２においては、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なり、転送トランジスタ２２のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、図２１に示すように、転送トランジスタ２２のゲートと転送線２６との間は、切断されており、電気的に接続されていない。 On the other hand, in the charge discharge region OFD, as shown in the middle portion of FIG. 21 and FIG. 22, the electrical connection relationship of each portion is different from that of the effective pixel region IMG and the optical black region OPB. Specifically, in the transfer transistor 22, unlike the effective pixel region IMG and the optical black region OPB, the gate of the transfer transistor 22 is electrically connected to the power supply potential supply line Vdd. In addition, as shown in FIG. 21, the gate of the transfer transistor 22 and the transfer line 26 are disconnected and are not electrically connected.

画素トランジスタＴｒにおいて、増幅トランジスタ２３は、図１８等に示すように、実施形態１と同様に、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。 In the pixel transistor Tr, a plurality of amplification transistors 23 are formed so as to correspond to each of the plurality of pixels P as in the first embodiment, as shown in FIG.

ここでは、増幅トランジスタ２３は、リセットトランジスタ２５に隣接するように設けられている（図１８参照）。 Here, the amplification transistor 23 is provided adjacent to the reset transistor 25 (see FIG. 18).

そして、図１９，図２０に示すように、有効画素領域ＩＭＧにおいては、増幅トランジスタ２３は、読み出しドレインＦＤにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。 As shown in FIGS. 19 and 20, in the effective pixel region IMG, the amplification transistor 23 is configured to amplify and output an electric signal converted from a charge to a voltage in the readout drain FD. .

また、図２１にて下段部分に示すように、オプティカル・ブラック領域ＯＰＢにおいても、増幅トランジスタ２３は、有効画素領域ＩＭＧと同様に構成されている。 Further, as shown in the lower part of FIG. 21, in the optical black region OPB, the amplification transistor 23 is configured similarly to the effective pixel region IMG.

これと同様に、電荷排出領域ＯＦＤにおいても、増幅トランジスタ２３は、図２１の中段部分および図２２に示すように、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同様に構成されている。ただし、図２２に示すように、増幅トランジスタ２３に接続されている垂直信号線２７は、出力する負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。 Similarly, in the charge discharge region OFD, the amplification transistor 23 is configured similarly to the effective pixel region IMG and the optical black region OPB as shown in the middle part of FIG. 21 and FIG. However, as shown in FIG. 22, the vertical signal line 27 connected to the amplification transistor 23 is not electrically connected to the output load MOS transistor MT.

画素トランジスタＴｒにおいて、リセットトランジスタ２５は、図１８等に示すように、実施形態１と同様に、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。 In the pixel transistor Tr, a plurality of reset transistors 25 are formed so as to correspond to each of the plurality of pixels P, as in the first embodiment, as shown in FIG.

ここでは、リセットトランジスタ２５は、転送トランジスタ２２に隣接するように設けられている（図１８参照）。 Here, the reset transistor 25 is provided adjacent to the transfer transistor 22 (see FIG. 18).

そして、図１９，図２０に示すように、有効画素領域ＩＭＧにおいては、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。 As shown in FIGS. 19 and 20, in the effective pixel region IMG, the reset transistor 25 is configured to reset the gate potential of the amplification transistor 23.

また、図２１にて下段部分に示すように、オプティカル・ブラック領域ＯＰＢにおいても、リセットトランジスタ２５は、有効画素領域ＩＭＧと同様に構成されている。 Further, as shown in the lower part of FIG. 21, in the optical black region OPB, the reset transistor 25 is configured similarly to the effective pixel region IMG.

これに対して、電荷排出領域ＯＦＤにおいては、図２１の中段部分および図２２に示すように、各部の電気的な接続関係が、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なっている。具体的には、リセットトランジスタ２５においては、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なり、リセットトランジスタ２５のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、図２２に示すように、リセットトランジスタ２５のゲートとリセット線２９の間は、切断されており、電気的に接続されていない。 On the other hand, in the charge discharge region OFD, as shown in the middle portion of FIG. 21 and FIG. 22, the electrical connection relationship of each portion is different from that of the effective pixel region IMG and the optical black region OPB. Specifically, in the reset transistor 25, unlike the effective pixel region IMG and the optical black region OPB, the gate of the reset transistor 25 is electrically connected to the power supply potential supply line Vdd. Further, as shown in FIG. 22, the gate of the reset transistor 25 and the reset line 29 are disconnected and are not electrically connected.

電荷排出領域ＯＦＤにおいては、転送トランジスタ２２のゲートと、リセットトランジスタ２５のゲートに、たとえば、電源電圧Ｖｄｄを印加する。これにより、電荷排出領域ＯＦＤでは、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。 In the charge discharge region OFD, for example, the power supply voltage Vdd is applied to the gate of the transfer transistor 22 and the gate of the reset transistor 25. Thereby, in the charge discharge region OFD, the excess charge leaked in the bulk can be forcibly discharged to the outside in each pixel P.

本実施形態では、３Ｔｒ型であるので、実施形態１の場合よりも画素Ｐを微細に形成することができると共に、実施形態１と同様に、過剰電荷を効果的に排出できる。 In this embodiment, since it is a 3Tr type, the pixel P can be formed more finely than in the case of the first embodiment, and excess charge can be effectively discharged as in the first embodiment.

（Ｃ）まとめ
以上のように、本実施形態では、他の実施形態と同様に、電荷排出領域ＯＦＤが、有効画素領域ＩＭＧとオプティカル・ブラック領域ＯＰＢとの間に設けられている。そして、電荷排出領域ＯＦＤには、有効画素領域ＩＭＧから漏れてくる信号電荷を排出する電荷排出画素が、遮光画素として配置されている。 (C) Summary As described above, in this embodiment, as in the other embodiments, the charge discharge region OFD is provided between the effective pixel region IMG and the optical black region OPB. In the charge discharge region OFD, charge discharge pixels that discharge signal charges leaking from the effective pixel region IMG are arranged as light shielding pixels.

具体的には、電荷排出領域ＯＦＤにおいて、転送トランジスタ２２のゲートは、転送線２６と電気的に接続されておらず、当該転送トランジスタ２２がオン状態になる電位が供給されるように構成されている。そして、リセットトランジスタ２５のゲートは、リセット線２９と電気的に接続されておらず、リセットトランジスタ２５がオン状態になる電位が供給されるように構成されている。そして、さらに、画素トランジスタＴｒから電気信号が出力される垂直信号線２７と、その垂直信号線２７が電気信号を出力する負荷ＭＯＳトランジスタＭＴとの間が電気的に接続されていない。 Specifically, in the charge discharge region OFD, the gate of the transfer transistor 22 is not electrically connected to the transfer line 26 and is configured to be supplied with a potential at which the transfer transistor 22 is turned on. Yes. The gate of the reset transistor 25 is not electrically connected to the reset line 29 and is configured to be supplied with a potential at which the reset transistor 25 is turned on. Further, the vertical signal line 27 from which the electric signal is output from the pixel transistor Tr and the load MOS transistor MT from which the vertical signal line 27 outputs the electric signal are not electrically connected.

＜６．実施形態６＞
（Ａ）装置構成など
図２３と図２４は、本発明にかかる実施形態６において、固体撮像装置の要部を示す図である。 <6. Embodiment 6>
(A) Device Configuration, etc. FIGS. 23 and 24 are diagrams showing the main part of a solid-state imaging device in Embodiment 6 according to the present invention.

ここで、図２３は、図２１と同様に、有効画素領域ＩＭＧの他に、オプティカル・ブラック領域ＯＰＢおよび電荷排出領域ＯＦＤを示している。そして、図２４は、図２２と同様に、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 Here, FIG. 23 shows the optical black region OPB and the charge discharge region OFD in addition to the effective pixel region IMG, similarly to FIG. FIG. 24 shows the circuit configuration of the pixel P provided in the charge discharge region OFD, as in FIG.

図２３，図２４に示すように、本実施形態においては、電荷排出領域ＯＦＤに設けられた画素Ｐの構成が、実施形態５の場合と異なる。具体的には、画素トランジスタＴｒを構成する各部に接続される配線の接続関係が、実施形態５と異なる。この点を除き、本実施形態は、実施形態５と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 23 and 24, in this embodiment, the configuration of the pixel P provided in the charge discharge region OFD is different from that in the fifth embodiment. Specifically, the connection relationship of wirings connected to the respective parts constituting the pixel transistor Tr is different from that of the fifth embodiment. Except for this point, the present embodiment is the same as the fifth embodiment. For this reason, description is abbreviate | omitted about the overlapping part.

転送トランジスタ２２は、電荷排出領域ＯＦＤにおいては、図２３，図２４に示すように、実施形態５の場合と同様に、各部が電気的に接続されている。つまり、図２４に示すように、転送トランジスタ２２のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、図２４に示すように、転送トランジスタ２２のゲートと転送線２６との間は、切断されており、電気的に接続されていない。 As shown in FIGS. 23 and 24, the transfer transistor 22 is electrically connected to each other in the charge discharge region OFD as in the case of the fifth embodiment. That is, as shown in FIG. 24, the gate of the transfer transistor 22 is electrically connected to the power supply potential supply line Vdd. Also, as shown in FIG. 24, the gate of the transfer transistor 22 and the transfer line 26 are disconnected and are not electrically connected.

増幅トランジスタ２３は、電荷排出領域ＯＦＤにおいては、図２３，図２４に示すように、各部との電気的な接続関係が、実施形態５の場合と異なっている。具体的には、図２４に示すように、増幅トランジスタ２３のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。ただし、図２４に示すように、増幅トランジスタ２３に接続されている垂直信号線２７は、出力する負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。 As shown in FIGS. 23 and 24, the amplification transistor 23 is different from the case of the fifth embodiment in the charge discharge region OFD as shown in FIGS. 23 and 24. Specifically, as shown in FIG. 24, the gate of the amplification transistor 23 is electrically connected to the power supply potential supply line Vdd. However, as shown in FIG. 24, the vertical signal line 27 connected to the amplification transistor 23 is not electrically connected to the output load MOS transistor MT.

リセットトランジスタ２５は、図２３，図２４に示すように、各部との電気的な接続関係が、実施形態５の場合と異なっている。具体的には、他の有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同様な接続関係になるように設けられている。 As shown in FIGS. 23 and 24, the reset transistor 25 is different in electrical connection with each part from the case of the fifth embodiment. Specifically, it is provided so as to have the same connection relationship as the other effective pixel region IMG and optical black region OPB.

つまり、本実施形態の固体撮像装置は、４Ｔｒ型でなく、３Ｔｒ型であることを除いて、実施形態２と同様である。 That is, the solid-state imaging device of this embodiment is the same as that of Embodiment 2 except that it is not a 4Tr type but a 3Tr type.

電荷排出領域ＯＦＤにおいては、転送トランジスタ２２のゲートと、他の領域の画素Ｐにおいて読出しドレインＦＤとして使用する拡散層との両者に、たとえば、電源電圧Ｖｄｄを印加する。これにより、電荷排出領域ＯＦＤでは、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。 In the charge discharge region OFD, for example, the power supply voltage Vdd is applied to both the gate of the transfer transistor 22 and the diffusion layer used as the read drain FD in the pixel P in the other region. Thereby, in the charge discharge region OFD, the excess charge leaked in the bulk can be forcibly discharged to the outside in each pixel P.

本実施形態においては、実施形態５の場合よりも、より効率的に、過剰電荷の排出を実施することができる。 In the present embodiment, it is possible to discharge excess charges more efficiently than in the case of the fifth embodiment.

具体的には、電荷排出領域ＯＦＤにおいて、転送トランジスタ２２のゲートは、転送線２６と電気的に接続されていない。そして、転送トランジスタ２２がオン状態になる電位が、転送トランジスタのゲート、および、出力先の読出しドレインＦＤに印加されるように構成されている。そして、さらに、画素トランジスタＴｒから電気信号が出力される垂直信号線２７と、その垂直信号線２７が電気信号を出力する負荷ＭＯＳトランジスタＭＴとの間が電気的に接続されていない。 Specifically, in the charge discharge region OFD, the gate of the transfer transistor 22 is not electrically connected to the transfer line 26. The potential at which the transfer transistor 22 is turned on is applied to the gate of the transfer transistor and the output read drain FD. Further, the vertical signal line 27 from which the electric signal is output from the pixel transistor Tr and the load MOS transistor MT from which the vertical signal line 27 outputs the electric signal are not electrically connected.

＜７．実施形態７＞
（Ａ）装置構成など
図２５〜図２９は、本発明にかかる実施形態７において、固体撮像装置の要部を示す図である。 <7. Embodiment 7>
(A) Device Configuration, etc. FIGS. 25 to 29 are diagrams showing the main part of a solid-state imaging device in Embodiment 7 according to the present invention.

ここで、図２５〜図２７は、有効画素領域ＩＭＧにおける画素Ｐについて示している。図２５と図２６は、画素領域ＰＡの上面であって、図２５は、画素Ｐ（配線を未表示）を示し、図２６は、有効画素領域ＩＭＧにおける画素Ｐと配線（ハッチングした部分）との関係を示している。また、図２７は、有効画素領域ＩＭＧに設けられた画素Ｐの回路構成を示している。 Here, FIGS. 25 to 27 show the pixel P in the effective pixel region IMG. 25 and 26 are top views of the pixel area PA, FIG. 25 shows the pixel P (wiring not shown), and FIG. 26 shows the pixel P and wiring (hatched portion) in the effective pixel area IMG. Shows the relationship. FIG. 27 shows a circuit configuration of the pixel P provided in the effective pixel region IMG.

これに対して、図２８と図２９は、電荷排出領域ＯＦＤを示している。図２８は、上面であって、画素Ｐと配線との関係を示している。そして、図２９においては、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 On the other hand, FIG. 28 and FIG. 29 show the charge discharge region OFD. FIG. 28 is a top view and shows the relationship between the pixel P and the wiring. FIG. 29 shows a circuit configuration of the pixel P provided in the charge discharge region OFD.

図２５〜図２９に示すように、本実施形態においては、画素Ｐの構成が、実施形態５の場合と異なる。具体的には、フォトダイオード２１と転送トランジスタ２２が画素Ｐに対応して複数設けられているが、画素トランジスタＴｒを構成する他のトランジスタ２３，２５が、その複数のフォトダイオード２１等に対して、１つずつ設けられている。つまり、複数の画素Ｐの間で、画素トランジスタＴｒを構成する他のトランジスタ２３，２５を共有するように構成されている。この点を除き、本実施形態は、実施形態５と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 25 to 29, in this embodiment, the configuration of the pixel P is different from that in the fifth embodiment. Specifically, a plurality of photodiodes 21 and transfer transistors 22 are provided corresponding to the pixels P, but other transistors 23 and 25 constituting the pixel transistor Tr are connected to the plurality of photodiodes 21 and the like. One by one. That is, the other transistors 23 and 25 that constitute the pixel transistor Tr are shared between the plurality of pixels P. Except for this point, the present embodiment is the same as the fifth embodiment. For this reason, description is abbreviate | omitted about the overlapping part.

フォトダイオード２１は、図２５等に示すように、実施形態５と同様に、複数の画素Ｐのそれぞれに対応するように、複数が配置されている。 As shown in FIG. 25 and the like, a plurality of photodiodes 21 are arranged so as to correspond to each of the plurality of pixels P as in the fifth embodiment.

転送トランジスタ２２は、図２５等に示すように、各フォトダイオード２１のそれぞれに対応して設けられている。しかし、本実施形態においては、実施形態１の場合と異なり、図２５等に示すように、複数の転送トランジスタ２２が、１つの読出しドレインＦＤへ、フォトダイオード２１から信号電荷を読み出すように構成されている。具体的には、４つの転送トランジスタ２２が、１つの読出しドレインＦＤの周りを囲うように配置されている。 As shown in FIG. 25 and the like, the transfer transistor 22 is provided corresponding to each photodiode 21. However, in the present embodiment, unlike the first embodiment, as shown in FIG. 25 and the like, a plurality of transfer transistors 22 are configured to read signal charges from the photodiode 21 to one read drain FD. ing. Specifically, four transfer transistors 22 are arranged so as to surround one read drain FD.

そして、増幅トランジスタ２３とリセットトランジスタ２５とが、図２５等に示すように、その複数のフォトダイオード２１等に対して、１つずつ設けられている。たとえば、４つのフォトダイオード２１からなる１組に対して、増幅トランジスタ２３とリセットトランジスタ２５とのそれぞれが１つずつ設けられている。増幅トランジスタ２３とリセットトランジスタ２５とのそれぞれは、図２５等に示すように、基板１０１の面（ｘｙ面）において、４つのフォトダイオード２１からなる組の下方に設けられている。また、これと共に、４つのフォトダイオード２１からなる組の下方には、ウェルタップＷＴが設けられている。 Then, one amplification transistor 23 and one reset transistor 25 are provided for each of the plurality of photodiodes 21 and the like, as shown in FIG. For example, one amplification transistor 23 and one reset transistor 25 are provided for one set of four photodiodes 21. Each of the amplification transistor 23 and the reset transistor 25 is provided below the set of four photodiodes 21 on the surface (xy surface) of the substrate 101 as shown in FIG. 25 and the like. Along with this, a well tap WT is provided below the set of four photodiodes 21.

有効画素領域ＩＭＧにおいては、図２６，図２７に示すように、複数の転送トランジスタ２２が、１つの読出しドレインＦＤへ、フォトダイオード２１から信号電荷を読み出すように構成されている点を除き、実施形態１の場合と同様に構成されている。オプティカル・ブラック領域ＯＰＢについては、図示を省略しているが、有効画素領域ＩＭＧと同様に構成されている。 In the effective pixel region IMG, as shown in FIGS. 26 and 27, the implementation is performed except that the plurality of transfer transistors 22 are configured to read the signal charges from the photodiode 21 to one read drain FD. The configuration is the same as that of the first embodiment. Although not shown, the optical black region OPB is configured in the same manner as the effective pixel region IMG.

これに対して、電荷排出領域ＯＦＤにおいても、図２８，図２９に示すように、複数の転送トランジスタ２２が、１つの読出しドレインＦＤに電気的に接続されている点を除き、実施形態５の場合と同様に構成されている。つまり、電荷排出領域ＯＦＤにおいては、各部の電気的な接続関係が、有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと異なっている。 On the other hand, also in the charge discharge region OFD, as shown in FIGS. 28 and 29, a plurality of transfer transistors 22 are electrically connected to one read drain FD, except for the point of the fifth embodiment. The configuration is the same as in the case. That is, in the charge discharge region OFD, the electrical connection relationship of each part is different from that of the effective pixel region IMG and the optical black region OPB.

また、増幅トランジスタ２３に接続されている垂直信号線２７が、出力先の負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。 Further, the vertical signal line 27 connected to the amplification transistor 23 is not electrically connected to the output load MOS transistor MT.

つまり、本実施形態の固体撮像装置は、４Ｔｒ型でなく、３Ｔｒ型であることを除いて、実施形態３と同様である。 That is, the solid-state imaging device of this embodiment is the same as that of Embodiment 3 except that it is not a 4Tr type but a 3Tr type.

上記の電荷排出領域ＯＦＤにおいては、実施形態５と同様に動作させることで、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。 In the charge discharge region OFD, by operating in the same manner as in the fifth embodiment, excess charge leaked in the bulk can be forcibly discharged to the outside in each pixel P.

この他に、本実施形態では、転送トランジスタ２２は、フォトダイオード２１のそれぞれに対して１つずつ設けられているが、他のトランジスタ２３，２５は、フォトダイオード２１が４つからなる組に対して、１つずつ設けられている。 In addition, in this embodiment, one transfer transistor 22 is provided for each of the photodiodes 21, but the other transistors 23 and 25 are provided for a group of four photodiodes 21. One by one.

＜８．実施形態８＞
（Ａ）装置構成など
図３０と図３１は、本発明にかかる実施形態８において、固体撮像装置の要部を示す図である。 <8. Eighth Embodiment>
(A) Device Configuration, etc. FIGS. 30 and 31 are diagrams showing a main part of a solid-state imaging device according to an eighth embodiment of the present invention.

ここで、図３０は、図２８と同様に、電荷排出領域ＯＦＤを示している。そして、図３１は、図２９と同様に、電荷排出領域ＯＦＤに設けられた画素Ｐの回路構成を示している。 Here, FIG. 30 shows the charge discharge region OFD as in FIG. FIG. 31 shows a circuit configuration of the pixel P provided in the charge discharge region OFD, as in FIG.

図３０，図３１に示すように、本実施形態においては、電荷排出領域ＯＦＤに設けられた画素Ｐの構成が、実施形態７の場合と異なる。具体的には、画素トランジスタＴｒを構成する各部に接続される配線の接続関係が、実施形態７と異なる。この点を除き、本実施形態は、実施形態７と同様である。このため、重複する部分については、記載を省略する。 As shown in FIGS. 30 and 31, in this embodiment, the configuration of the pixel P provided in the charge discharge region OFD is different from that in the seventh embodiment. Specifically, the connection relationship of wirings connected to each part constituting the pixel transistor Tr is different from that of the seventh embodiment. Except for this point, the present embodiment is the same as the seventh embodiment. For this reason, description is abbreviate | omitted about the overlapping part.

転送トランジスタ２２は、電荷排出領域ＯＦＤにおいては、図３０，図３１に示すように、実施形態７の場合と同様に、各部が電気的に接続されている。つまり、図３１に示すように、転送トランジスタ２２のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。また、転送トランジスタ２２のゲートと転送線２６との間は、切断されており、電気的に接続されていない。 As shown in FIGS. 30 and 31, the transfer transistor 22 is electrically connected to each other in the charge discharge region OFD as in the case of the seventh embodiment. That is, as shown in FIG. 31, the gate of the transfer transistor 22 is electrically connected to the power supply potential supply line Vdd. Further, the gate of the transfer transistor 22 and the transfer line 26 are disconnected and are not electrically connected.

増幅トランジスタ２３は、電荷排出領域ＯＦＤにおいては、図３０，図３１に示すように、各部との電気的な接続関係が、実施形態７の場合と異なっている。具体的には、図３１に示すように、増幅トランジスタ２３のゲートが、電源電位供給線Ｖｄｄに電気的に接続されている。そして、さらに、図３１に示すように、増幅トランジスタ２３に接続されている垂直信号線２７は、出力する負荷ＭＯＳトランジスタＭＴとの間で、電気的に接続されていない。 As shown in FIGS. 30 and 31, the amplification transistor 23 is different from the case of the seventh embodiment in the charge discharge region OFD as shown in FIGS. 30 and 31. Specifically, as shown in FIG. 31, the gate of the amplification transistor 23 is electrically connected to the power supply potential supply line Vdd. Further, as shown in FIG. 31, the vertical signal line 27 connected to the amplification transistor 23 is not electrically connected to the output load MOS transistor MT.

リセットトランジスタ２５は、図３０，図３１に示すように、各部との電気的な接続関係が、実施形態７の場合と異なっている。具体的には、他の有効画素領域ＩＭＧおよびオプティカル・ブラック領域ＯＰＢと同様な接続関係になるように設けられている。 As shown in FIGS. 30 and 31, the reset transistor 25 is different in electrical connection with each part from the case of the seventh embodiment. Specifically, it is provided so as to have the same connection relationship as the other effective pixel region IMG and optical black region OPB.

上記の電荷排出領域ＯＦＤにおいては、実施形態６と同様に動作させることで、バルクにおいて漏れこんだ過剰電荷を、各画素Ｐにおいて、外部へ強制的に排出することができる。 In the charge discharge region OFD, by operating in the same manner as in the sixth embodiment, excess charge leaked in the bulk can be forcibly discharged to the outside in each pixel P.

＜９．変形例＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。 <9. Modification>
In carrying out the present invention, the present invention is not limited to the above-described embodiment, and various modifications can be employed.

（９−１．変形例１）
上記の実施形態１〜４では、電荷排出領域ＯＦＤにおける選択トランジスタ２４について、他の領域の画素Ｐと同様に駆動を行う等の動作をしてオン状態にし、過剰電荷の強制的な排出を行う場合について説明した。しかしながら、これに限定されない。 (9-1. Modification 1)
In the first to fourth embodiments described above, the selection transistor 24 in the charge discharge region OFD is turned on by performing an operation such as driving in the same manner as the pixel P in the other region, thereby forcibly discharging excess charge. Explained the case. However, it is not limited to this.

この領域の選択トランジスタ２４については、たとえば、グランド（ＧＮＤ）、または、それ相当の低い電位を、ゲートに与えるように構成しても良い。この場合には、選択トランジスタ２４が、オン状態でなく、チャネルが形成されないため、選択トランジスタ２４と垂直信号線２７とを電気的に接続させてもよい。つまり、選択トランジスタ２４と垂直信号線２７とを、切り離さなくても良い。よって、電荷排出領域ＯＦＤの有無によらず垂直信号線２７の負荷が変わらない。 The selection transistor 24 in this region may be configured so that, for example, a ground (GND) or an equivalent low potential is applied to the gate. In this case, since the selection transistor 24 is not in an on state and a channel is not formed, the selection transistor 24 and the vertical signal line 27 may be electrically connected. That is, the selection transistor 24 and the vertical signal line 27 need not be separated. Therefore, the load on the vertical signal line 27 does not change regardless of the presence or absence of the charge discharge region OFD.

したがって、電荷排出領域ＯＦＤの有無によらず垂直信号線２７の負荷を同じくすることが可能であるので、下記の利点を、さらに得ることができる。
電荷排出領域ＯＦＤ周辺での画素からの信号の不連続性を更に抑制することが出来る。 Therefore, since the load of the vertical signal line 27 can be made the same regardless of the presence or absence of the charge discharge region OFD, the following advantages can be further obtained.
It is possible to further suppress the discontinuity of signals from the pixels around the charge discharge region OFD.

（９−２．変形例２）
上記の実施形態５〜８では、電荷排出領域ＯＦＤにおいては、読出しドレインＦＤと、増幅トランジスタ２３のゲートとが電気的接続されていた。しかしながら、これに限定されない。 (9-2. Modification 2)
In the above fifth to eighth embodiments, in the charge discharge region OFD, the read drain FD and the gate of the amplification transistor 23 are electrically connected. However, it is not limited to this.

ここでは、読出しドレインＦＤと、増幅トランジスタ２３のゲートとの両者を分離すると共に、たとえば、グランド（ＧＮＤ）、または、それ相当の低い電位を、そのゲートに与えるように構成しても良い。この場合には、増幅トランジスタ２３がオン状態でなく、チャネルが形成されてないため、増幅トランジスタ２３と垂直信号線２７とを電気的に接続させることができる。つまり、増幅トランジスタ２３と垂直信号線２７とを、切り離さなくても良い。よって、有効画素領域ＩＭＧとの間で、レイアウトの差分をより少なくすることが可能になる。 Here, the read drain FD and the gate of the amplification transistor 23 may be separated from each other and, for example, a ground (GND) or an equivalent low potential may be applied to the gate. In this case, since the amplification transistor 23 is not in an on state and a channel is not formed, the amplification transistor 23 and the vertical signal line 27 can be electrically connected. That is, the amplification transistor 23 and the vertical signal line 27 do not have to be separated. Therefore, it is possible to further reduce the layout difference with respect to the effective pixel region IMG.

したがって、上記の変形例１と同様な、利点を得ることができる。 Therefore, the same advantages as those of the first modification can be obtained.

（９−３．変形例３）
上記の実施形態１〜８では、電荷排出領域ＯＦＤにおいては、転送トランジスタ２２のゲートに、電源電圧Ｖｄｄ等の印加をして、オン状態にすることで、過剰電荷の強制的な排出を行う場合について説明した。しかしながら、これに限定されない。 (9-3. Modification 3)
In the first to eighth embodiments described above, in the charge discharge region OFD, when the power supply voltage Vdd or the like is applied to the gate of the transfer transistor 22 to turn it on, the excessive charge is forcibly discharged. Explained. However, it is not limited to this.

たとえば、上記の転送トランジスタ２２を、デプレッション（ｄｅｐｌｅｔｉｏｎ）型トランジスタとして機能するように、構成しても良い。これにより、ゲート電圧を印加しないときに、チャネルが存在しドレイン電流が流れる。よって、有効画素領域ＩＭＧとの間で、レイアウトの差分をより少なくすることが可能になる。 For example, the transfer transistor 22 may be configured to function as a depletion type transistor. Thereby, when no gate voltage is applied, a channel exists and a drain current flows. Therefore, it is possible to further reduce the layout difference with respect to the effective pixel region IMG.

したがって、上記の変形例１と同様な、利点を得ることができる。
さらに、たとえば、フォトダイオードに直接、電源電圧Ｖｄｄ等の印加をして、過剰電荷の強制的な排出を行うように、構成しても良い。 Therefore, the same advantages as those of the first modification can be obtained.
Further, for example, the power supply voltage Vdd or the like may be directly applied to the photodiode to forcibly discharge excess charges.

（９−４．その他）
上記の実施形態においては、いわゆる「裏面照射型」の場合について説明したが、これに限定されない。「表面照射型」の場合においても、適用可能である。つまり、半導体基板の表面側に画素トランジスタが形成されており、当該表面側において入射光が有効画素の受光面へ入射するように構成されていても良い。特に、「表面照射型」において、負の電荷（電子）を扱うときにｐ型基板を用いた場合や、正の電荷（正孔）を扱うときにｎ型基板を用いた場合には、基板がオーバーフロードレインとして機能しない。
すなわち、この場合には、半導体基板において、フォトダイオードが設けられた位置よりも裏面側に、オーバーフロードレインとして機能する不純物領域が設けられていない。このような場合であっても、本発明を適用することで、これに起因する不具合の発生を効果的に防止することができる。 (9-4. Others)
In the above embodiment, the case of the so-called “backside illumination type” has been described, but the present invention is not limited to this. The present invention can also be applied to the “surface irradiation type”. That is, the pixel transistor may be formed on the surface side of the semiconductor substrate, and the incident light may be configured to enter the light receiving surface of the effective pixel on the surface side. In particular, in the “surface irradiation type”, when a p-type substrate is used when handling negative charges (electrons), or when an n-type substrate is used when handling positive charges (holes), the substrate Does not function as an overflow drain.
That is, in this case, no impurity region functioning as an overflow drain is provided on the back side of the semiconductor substrate from the position where the photodiode is provided. Even in such a case, by applying the present invention, it is possible to effectively prevent the occurrence of problems caused by this.

なお、上記の実施形態において、固体撮像装置１は、本発明の固体撮像装置に相当する。また、上記の実施形態において、フォトダイオード２１は、本発明の光電変換部に相当する。また、上記の実施形態において、転送トランジスタ２２は、本発明の転送トランジスタに相当する。また、上記の実施形態において、増幅トランジスタ２３は、本発明の増幅トランジスタに相当する。また、上記の実施形態において、選択トランジスタ２４は、本発明の選択トランジスタに相当する。また、上記の実施形態において、リセットトランジスタ２５は、本発明のリセットトランジスタに相当する。また、上記の実施形態において、垂直信号線２７は、本発明の信号線に相当する。また、上記の実施形態において、カメラ４０は、本発明の電子機器に相当する。また、上記の実施形態において、基板１０１は、本発明の半導体基板に相当する。また、上記の実施形態において、遮光領域ＢＬは、本発明の遮光領域に相当する。また、上記の実施形態において、読出しドレインＦＤは、本発明のフローティングディフュージョンに相当する。また、上記の実施形態において、有効画素領域ＩＭＧは、本発明の有効画素領域に相当する。また、上記の実施形態において、受光面ＪＳは、本発明の受光面に相当する。また、上記の実施形態において、電荷排出領域ＯＦＤは、本発明の電荷排出領域に相当する。また、上記の実施形態において、オプティカル・ブラック領域ＯＰＢは、本発明のオプティカル・ブラック領域に相当する。また、上記の実施形態において、画素Ｐは、本発明の画素に相当する。また、上記の実施形態において、画素領域ＰＡは、本発明の画素領域に相当する。また、上記の実施形態において、画素トランジスタＴｒは、本発明の画素トランジスタに相当する。 In the above embodiment, the solid-state imaging device 1 corresponds to the solid-state imaging device of the present invention. Moreover, in said embodiment, the photodiode 21 is corresponded to the photoelectric conversion part of this invention. In the above embodiment, the transfer transistor 22 corresponds to the transfer transistor of the present invention. In the above embodiment, the amplification transistor 23 corresponds to the amplification transistor of the present invention. In the above embodiment, the selection transistor 24 corresponds to the selection transistor of the present invention. In the above embodiment, the reset transistor 25 corresponds to the reset transistor of the present invention. In the above embodiment, the vertical signal line 27 corresponds to the signal line of the present invention. In the above embodiment, the camera 40 corresponds to the electronic apparatus of the present invention. In the above embodiment, the substrate 101 corresponds to the semiconductor substrate of the present invention. In the above embodiment, the light shielding region BL corresponds to the light shielding region of the present invention. In the above embodiment, the read drain FD corresponds to the floating diffusion of the present invention. In the above embodiment, the effective pixel region IMG corresponds to the effective pixel region of the present invention. In the above embodiment, the light receiving surface JS corresponds to the light receiving surface of the present invention. In the above-described embodiment, the charge discharge region OFD corresponds to the charge discharge region of the present invention. In the above embodiment, the optical black area OPB corresponds to the optical black area of the present invention. In the above embodiment, the pixel P corresponds to the pixel of the present invention. In the above embodiment, the pixel area PA corresponds to the pixel area of the present invention. In the above embodiment, the pixel transistor Tr corresponds to the pixel transistor of the present invention.

１：固体撮像装置、１３：垂直駆動回路、１４：カラム回路、１５：水平駆動回路、１７：外部出力回路、１７ａ：ＡＧＣ回路、１７ｂ：ＡＤＣ回路、１８：タイミングジェネレータ、１９：シャッター駆動回路、２１：フォトダイオード、２２：転送トランジスタ、２３：増幅トランジスタ、２４：選択トランジスタ、２５：リセットトランジスタ、２６：転送線、２７：垂直信号線、２８：アドレス線、２９：リセット線、４０：カメラ、４２：光学系、４３：制御部、４４：信号処理回路、１０１：基板、１０１ｎａ：ｎ型電荷蓄積領域、１０１ｐａ：ｐ型半導体領域、１０１ｐｃ：ｐ型半導体領域、ＢＬ：遮光領域、ＦＤ：読出しドレイン、Ｈ：光、ＨＳ：配線、ＨＴ：配線層、ＩＭＧ：有効画素領域、ＪＳ：受光面、ＭＴ：負荷ＭＯＳトランジスタ、ＯＦＤ：電荷排出領域、ＯＰＢ：オプティカル・ブラック領域、Ｐ：画素、ＰＡ：画素領域、ＰＳ：撮像面、ＳＡ：周辺領域、Ｓｚ：絶縁層、Ｔｒ：画素トランジスタ、Ｖｄｄ：電源電位供給線、ＷＴ：ウェルタップ、ｘ：水平方向、ｙ：垂直方向 1: solid-state imaging device, 13: vertical drive circuit, 14: column circuit, 15: horizontal drive circuit, 17: external output circuit, 17a: AGC circuit, 17b: ADC circuit, 18: timing generator, 19: shutter drive circuit, 21: photodiode, 22: transfer transistor, 23: amplification transistor, 24: selection transistor, 25: reset transistor, 26: transfer line, 27: vertical signal line, 28: address line, 29: reset line, 40: camera, 42: optical system, 43: control unit, 44: signal processing circuit, 101: substrate, 101na: n-type charge storage region, 101pa: p-type semiconductor region, 101pc: p-type semiconductor region, BL: light shielding region, FD: readout Drain, H: Light, HS: Wiring, HT: Wiring layer, IMG: Effective pixel area, JS: Light receiving surface, MT: Load M S transistor, OFD: charge discharge region, OPB: optical black region, P: pixel, PA: pixel region, PS: imaging surface, SA: peripheral region, Sz: insulating layer, Tr: pixel transistor, Vdd: power supply potential supply Line, WT: Well tap, x: Horizontal direction, y: Vertical direction

Claims

A semiconductor substrate in which a photoelectric conversion unit that receives light at a light receiving surface and generates a signal charge and a pixel transistor that outputs the signal charge generated in the photoelectric conversion unit as an electric signal is provided in a pixel region. Has
The pixel region is
An effective pixel region in which effective pixels on which incident light is incident on the light receiving surface of the photoelectric conversion unit are disposed;
A light-shielding region provided around the effective pixel region, and a light-shielding region provided with a light-shielding unit provided with a light-shielding unit that shields the incident light above the light-receiving surface of the photoelectric conversion unit,
The shading region is
In addition to the optical black region in which the optical black pixel output from the pixel transistor as a black level reference signal is generated as the signal charge generated in the photoelectric conversion unit,
The charge discharge pixel that discharges the signal charge leaking from the effective pixel region further includes a charge discharge region arranged as the light-shielding pixel, and the charge discharge region includes the effective pixel region, the optical black region, Between
Solid-state imaging device.

Each of the charge discharge pixel, the optical black pixel, and the effective pixel is provided in a well of the same conductivity type provided in the semiconductor substrate.
The solid-state imaging device according to claim 1.

The pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and is configured to be supplied with a potential at which the transfer transistor is turned on.
The gate of the reset transistor is not electrically connected to a reset line to which a reset signal is supplied to the gate, and is configured to be supplied with a potential at which the reset transistor is turned on.
The signal line from which the electric signal is output and the semiconductor element from which the signal line outputs the electric signal are not electrically connected,
The solid-state imaging device according to claim 2.

One transfer transistor is provided for each of the photoelectric conversion units,
The amplification transistor, the selection transistor, and the reset transistor are provided one by one for a set including a plurality of the photoelectric conversion units,
The solid-state imaging device according to claim 3.

The pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and the potential at which the transfer transistor is turned on corresponds to the gate and drain of the transfer transistor. Configured to be applied to the floating diffusion,
The signal line from which the electric signal is output and the semiconductor element from which the signal line outputs the electric signal are not electrically connected,
The solid-state imaging device according to claim 2.

One transfer transistor is provided for each of the photoelectric conversion units,
The amplification transistor, the selection transistor, and the reset transistor are provided one by one for a set including a plurality of the photoelectric conversion units,
The solid-state imaging device according to claim 5.

The pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and is configured to be supplied with a potential at which the transfer transistor is turned on.
The gate of the reset transistor is not electrically connected to a reset line to which a reset signal is supplied to the gate, and is configured to be supplied with a potential at which the reset transistor is turned on.
The signal line from which the electric signal is output and the semiconductor element from which the signal line outputs the electric signal are not electrically connected,
The solid-state imaging device according to claim 2.

One transfer transistor is provided for each of the photoelectric conversion units,
The amplification transistor and the reset transistor are provided one by one for a set including a plurality of the photoelectric conversion units,
The solid-state imaging device according to claim 7.

The pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and the potential at which the transfer transistor is turned on corresponds to the gate and drain of the transfer transistor. Configured to be applied to the floating diffusion,
The signal line from which the electric signal is output and the semiconductor element from which the signal line outputs the electric signal are not electrically connected,
The solid-state imaging device according to claim 2.

One transfer transistor is provided for each of the photoelectric conversion units,
The amplification transistor and the reset transistor are provided one by one for a set including a plurality of the photoelectric conversion units,
The solid-state imaging device according to claim 9.

The pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and is configured to be supplied with a potential at which the transfer transistor is turned on.
The gate of the reset transistor is not electrically connected to a reset line to which a reset signal is supplied to the gate, and is configured to be supplied with a potential at which the reset transistor is turned on.
The gate of the selection transistor is configured so that a ground or an equivalent low potential is applied and the selection transistor is not turned on.
The solid-state imaging device according to claim 2.

The pixel transistor includes a transfer transistor, an amplification transistor, a selection transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and the potential at which the transfer transistor is turned on corresponds to the gate and drain of the transfer transistor. It is configured to be applied to the floating diffusion,
The gate of the selection transistor is configured so that a ground or an equivalent low potential is applied and the selection transistor is not turned on.
The solid-state imaging device according to claim 2.

The pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and is configured to be supplied with a potential at which the transfer transistor is turned on.
The gate of the reset transistor is not electrically connected to a reset line to which a reset signal is supplied to the gate, and is configured to be supplied with a potential at which the reset transistor is turned on.
Both the floating diffusion corresponding to the drain of the transfer transistor and the gate of the amplification transistor are electrically separated, and a ground or an equivalent low potential is applied to the gate, and the amplification transistor Is configured not to turn on,
The solid-state imaging device according to claim 2.

The pixel transistor includes a transfer transistor, an amplification transistor, and a reset transistor,
In the charge discharge region,
The gate of the transfer transistor is not electrically connected to a transfer line to which a transfer signal is supplied to the gate, and the potential at which the transfer transistor is turned on corresponds to the gate and drain of the transfer transistor. Configured to be applied to the floating diffusion,
Both the floating diffusion corresponding to the drain of the transfer transistor and the gate of the amplification transistor are electrically separated, and a ground or an equivalent low potential is applied to the gate, and the amplification transistor Is configured not to turn on,
The solid-state imaging device according to claim 2.

The pixel transistor includes at least a transfer transistor, and the transfer transistor is provided as a depletion type transistor.
The solid-state imaging device according to claim 2.

The semiconductor substrate is formed such that the pixel transistor is formed on the front surface side, and the incident light is incident on the light receiving surface of the effective pixel on the back surface side.
The solid-state imaging device according to claim 1.

The semiconductor substrate is formed such that the pixel transistor is formed on the surface side, and the incident light is incident on the light receiving surface of the effective pixel on the surface side,
In the semiconductor substrate, an overflow drain region is not provided on the back side of the position where the photoelectric conversion unit is provided,
The solid-state imaging device according to claim 1.

A semiconductor substrate in which a photoelectric conversion unit that receives light at a light receiving surface and generates a signal charge and a pixel transistor that outputs the signal charge generated in the photoelectric conversion unit as an electric signal is provided in a pixel region. Has
The pixel region is
An effective pixel region in which effective pixels on which incident light is incident on the light receiving surface of the photoelectric conversion unit are disposed;
A light-shielding region provided around the effective pixel region, and a light-shielding region provided with a light-shielding unit provided with a light-shielding unit that shields the incident light above the light-receiving surface of the photoelectric conversion unit,
The shading region is
In addition to the optical black region in which the optical black pixel output from the pixel transistor as a black level reference signal is generated as the signal charge generated in the photoelectric conversion unit,
The charge discharge pixel that discharges the signal charge leaking from the effective pixel region further includes a charge discharge region arranged as the light-shielding pixel, and the charge discharge region includes the effective pixel region, the optical black region, Between
Electronics.