JP2011009658A

JP2011009658A - Thin-film transistor, manufacturing method therefor, and use thereof

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Publication number: JP2011009658A
Application number: JP2009154165A
Authority: JP
Inventors: Katsuyuki Suga; 勝行菅; Tadayoshi Miyamoto; 忠芳宮本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2009-06-29
Filing date: 2009-06-29
Publication date: 2011-01-13

Abstract

【課題】ドーピング処理の条件の厳密な管理および新たな製造工程を追加することなく、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現する。
【解決手段】基板２５上に形成された薄膜トランジスタにおいて、島状の半導体層２１は、略平坦な上面を有する中央部２１ａと、基板２５に対して０度より大きく、且つ９０度以下の傾斜角を有する端部２１ｂとを有し、島状の半導体層２１の中央部２１ａに含まれる半導体は、端部２１ｂに含まれる半導体よりも結晶粒径が大きい、或いは島状の半導体層２１の中央部２１ａは多結晶半導体を含み、且つ端部２１ｂは非晶質半導体を含む。
【選択図】図１A thin film transistor having good Vg-Id characteristics is realized without strictly managing the conditions of doping treatment and adding a new manufacturing process.
In a thin film transistor formed on a substrate 25, an island-shaped semiconductor layer 21 has a central portion 21a having a substantially flat upper surface and an inclination angle greater than 0 degree and less than 90 degrees with respect to the substrate 25. The semiconductor included in the central portion 21a of the island-shaped semiconductor layer 21 has a crystal grain size larger than that of the semiconductor included in the end 21b, or the center of the island-shaped semiconductor layer 21. The portion 21a includes a polycrystalline semiconductor, and the end portion 21b includes an amorphous semiconductor.
[Selection] Figure 1

Description

本発明は薄膜トランジスタおよび薄膜トランジスタの製造方法、並びにその利用に関する。 The present invention relates to a thin film transistor, a method for manufacturing the thin film transistor, and use thereof.

薄膜トランジスタ（ｔｈｉｎｆｉｌｍｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は、アクティブマトリックス型液晶表示装置において、画素毎に設けられるスイッチング素子として表示領域に用いられるとともに、駆動回路にも用いられている。 A thin film transistor (TFT) is used as a switching element provided for each pixel in a display region and also in a driver circuit in an active matrix liquid crystal display device.

近年、薄膜トランジスタの製造には、半導体膜として非晶質シリコン（ａ−Ｓｉ）や多結晶シリコン（Ｐｏｌｙ−Ｓｉ）が広く用いられている。その中でも多結晶シリコンは、非晶質シリコンと比較して電子移動度が大きいため、薄膜トランジスタの高速動作が可能である。また、各種の周辺駆動回路をガラス基板上に集積する、いわゆるモノリシック化が可能となるため、広く用いられるようになっている。 In recent years, amorphous silicon (a-Si) and polycrystalline silicon (Poly-Si) are widely used as semiconductor films in the manufacture of thin film transistors. Among these, since polycrystalline silicon has a higher electron mobility than amorphous silicon, a thin film transistor can operate at high speed. Further, since various peripheral drive circuits can be integrated on a glass substrate, so-called monolithic can be realized, and therefore, they are widely used.

多結晶シリコン等の多結晶半導体膜を形成する方法としては、比較的安価なガラス基板を用いて、非晶質シリコン（ａ−Ｓｉ）を結晶化することができることから、近年、非晶質シリコンにレーザ光を照射して結晶化するレーザアニール法が注目されている。 As a method for forming a polycrystalline semiconductor film such as polycrystalline silicon, amorphous silicon (a-Si) can be crystallized using a relatively inexpensive glass substrate. A laser annealing method in which crystallization is performed by irradiating with laser light has attracted attention.

従来の薄膜トランジスタの製造方法においては、エキシマレーザを用いて波長３０８ｎｍのレーザ光を非晶質シリコン膜に照射することによって多結晶シリコン膜が形成される。その後、薄膜トランジスタにおけるしきい値電圧を制御するために、基板全面にイオン注入装置などを用いて、アクセプターあるいはドナーとなる不純物がドーピングされる。例えば、しきい値電圧を正の方向に上げるためにはボロン（Ｂ）を、負の方向に下げるためにはリン（Ｐ）がドーピングされる。このとき、基板表面から中央付近に不純物の濃度分布のピークがくるように、不純物の注入条件が設定される。そのため、多結晶シリコン膜の底部では、不純物濃度が低くなる。 In a conventional method for manufacturing a thin film transistor, a polycrystalline silicon film is formed by irradiating an amorphous silicon film with laser light having a wavelength of 308 nm using an excimer laser. Thereafter, in order to control the threshold voltage of the thin film transistor, an impurity serving as an acceptor or a donor is doped on the entire surface of the substrate using an ion implantation apparatus or the like. For example, boron (B) is doped to increase the threshold voltage in the positive direction, and phosphorus (P) is doped to decrease the threshold voltage in the negative direction. At this time, the impurity implantation conditions are set so that the impurity concentration distribution peaks near the center from the substrate surface. Therefore, the impurity concentration is low at the bottom of the polycrystalline silicon film.

その後、フォトリソグラフィによって、トランジスタの形状に島状のシリコン層が形成される。このとき、島状のシリコン層の端部におけるゲート電極の段切れ等を防ぐため、島状のシリコン層の端部はテーパ状にエッチングされる。 Thereafter, an island-shaped silicon layer is formed in the shape of the transistor by photolithography. At this time, the end portion of the island-shaped silicon layer is etched in a tapered shape in order to prevent the gate electrode from being disconnected at the end portion of the island-shaped silicon layer.

しかし、このようなテーパ状の端部にすると、島状のシリコン層の端部における不純物濃度は、中央部の不純物濃度よりも低くなる。その結果、島状のシリコン層の端部と中央部との間でしきい値電圧の差が生じ、端部には、中央部よりも低いしきい値電圧を有する寄生トランジスタが形成される。この寄生トランジスタは、本来のトランジスタ領域よりもしきい値電圧が低いため、本来のトランジスタ領域よりも先に電流が流れてしまう。その結果、図４のようにしきい値電圧近傍（ショルダー部分）にコブのある特性異常が生じる。 However, with such a tapered end portion, the impurity concentration at the end portion of the island-like silicon layer is lower than the impurity concentration at the central portion. As a result, a difference in threshold voltage occurs between the end portion and the central portion of the island-like silicon layer, and a parasitic transistor having a threshold voltage lower than that of the central portion is formed at the end portion. Since this parasitic transistor has a lower threshold voltage than the original transistor region, a current flows before the original transistor region. As a result, as shown in FIG. 4, a characteristic abnormality with a bump near the threshold voltage (shoulder portion) occurs.

このような寄生トランジスタは、薄膜トランジスタのゲートに電圧が印加されない状態でも電流が流れるという問題を引き起こす（リーク電流またはオフ電流という）。駆動回路に備えられている薄膜トランジスタにリーク電流が発生すると、駆動回路の動作が妨げられたり、消費電力が増大したりしてしまう。 Such a parasitic transistor causes a problem that current flows even when no voltage is applied to the gate of the thin film transistor (referred to as leakage current or off-current). When a leakage current is generated in the thin film transistor provided in the drive circuit, the operation of the drive circuit is hindered or power consumption is increased.

このようなトランジスタの特性異常を低減するために、多結晶シリコン層の端部におけるテーパ長を短くする対策が提案されている。また、多結晶シリコン層の端部におけるトラップ密度を低減することによって、多結晶シリコン層の端部および中央部におけるしきい値電圧の差を小さくするといった対策も提案されている。 In order to reduce such a characteristic abnormality of the transistor, a countermeasure for shortening the taper length at the end of the polycrystalline silicon layer has been proposed. In addition, a countermeasure has been proposed in which a difference in threshold voltage between the end and the center of the polycrystalline silicon layer is reduced by reducing the trap density at the end of the polycrystalline silicon layer.

しかしながら、テーパ長を小さくすると、多結晶シリコン層の上部に設けられるゲート絶縁膜や配線等の段差被覆性が低下し、歩留りが低くなる。また、トラップ密度を低減しようとすると、多結晶シリコン層とゲート絶縁膜との界面を良好な状態にする必要があるが、一般的に、レーザアニール法によって形成された多結晶シリコン層の表面には凹凸が生じてしまうため、多結晶シリコン層の端部とゲート絶縁膜との間に良好な界面を得ることはプロセス上困難である。 However, if the taper length is reduced, the step coverage of the gate insulating film and wiring provided on the upper part of the polycrystalline silicon layer is lowered, and the yield is lowered. Further, in order to reduce the trap density, the interface between the polycrystalline silicon layer and the gate insulating film needs to be in a good state, but generally, the surface of the polycrystalline silicon layer formed by laser annealing is used. Since unevenness occurs, it is difficult to obtain a good interface between the end portion of the polycrystalline silicon layer and the gate insulating film.

そこで、この問題を解決する方法として、特許文献１には多結晶シリコン膜に不純物をドーピングした後、フォトリソグラフィにより島状のシリコン層を形成し、その時のレジスト膜をマスクとして、シリコン層のテーパ部に再度ドーピングを行う方法が開示されている。この方法では、島状のシリコン層のテーパ部における不純物濃度を中央部における不純物濃度よりも高くすることができる。これにより、寄生トランジスタのしきい値電圧が高くなり、トランジスタにおけるＶｇ−Ｉｄ特性の異常が改善される。 Therefore, as a method for solving this problem, Patent Document 1 discloses that after an impurity is doped into a polycrystalline silicon film, an island-like silicon layer is formed by photolithography, and the resist film at that time is used as a mask to taper the silicon layer. A method of doping the part again is disclosed. In this method, the impurity concentration in the tapered portion of the island-like silicon layer can be made higher than the impurity concentration in the central portion. As a result, the threshold voltage of the parasitic transistor increases, and the abnormality of the Vg-Id characteristic in the transistor is improved.

特開２００６−１６５３６８号公報（２００６年６月２２日公開）JP 2006-165368 A (published June 22, 2006)

しかしながら、特許文献１に記載の方法のように、トランジスタにおけるＶｇ−Ｉｄ特性の異常を改善するために再度ドーピングを行う場合は、不純物の注入プロファイルを厳密に制御する必要がある。しかしながら、ドーピング装置の精度、ドーピング処理のバラツキ等の要因から不純物の注入プロファイルを厳密に制御することは難しいという問題を生じる。さらに、シリコン層のテーパ部に再度ドーピングを行うので、製造工程が増える。その結果、薄膜トランジスタの製造コストが増大するという問題を生じる。 However, when doping is performed again in order to improve abnormality of the Vg-Id characteristics in the transistor as in the method described in Patent Document 1, it is necessary to strictly control the impurity implantation profile. However, there arises a problem that it is difficult to strictly control the impurity implantation profile due to factors such as the accuracy of the doping apparatus and variations in the doping process. Furthermore, since the taper portion of the silicon layer is doped again, the number of manufacturing steps is increased. As a result, there arises a problem that the manufacturing cost of the thin film transistor increases.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ドーピング処理の条件の厳密な管理および新たな製造工程を追加することなく、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタおよび薄膜トランジスタの製造方法、並びにその利用を実現することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a thin film transistor having good Vg-Id characteristics without adding strict control of doping process conditions and a new manufacturing process. It is to realize a method of manufacturing a thin film transistor and use thereof.

上記の課題を解決するために、本発明にかかる薄膜トランジスタは、基板上に形成され、かつ、チャネル領域、ソース領域およびドレイン領域を有する島状の半導体層を備える薄膜トランジスタであって、上記島状の半導体層は、略平坦な上面を有する中央部と、上記基板に対して０度より大きく、且つ９０度以下の傾斜角を有する端部とを有し、上記島状の半導体層の上記中央部に含まれる半導体は、上記端部に含まれる半導体よりも結晶粒径が大きいことを特徴としている。 In order to solve the above problems, a thin film transistor according to the present invention is a thin film transistor that is formed on a substrate and includes an island-shaped semiconductor layer having a channel region, a source region, and a drain region. The semiconductor layer has a central portion having a substantially flat upper surface and an end portion having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate, and the central portion of the island-shaped semiconductor layer. The semiconductor contained in has a crystal grain size larger than that of the semiconductor contained in the end portion.

上記構成によれば、半導体層の端部の結晶粒径が半導体層の中央部の結晶粒径より小さいので、半導体層の端部のしきい値電圧が半導体層の中央部のしきい値電圧よりも高くなり、半導体層の端部がしきい値電圧の低い寄生トランジスタとして働かない。その結果として、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現できるという効果を奏する。さらに、上記島状の半導体層の端部は、基板に対して０度より大きく、且つ９０度以下の傾斜角を有するので、ゲート電極の段切れや短絡を発生させることなくゲート絶縁膜を薄くすることができるという効果を奏する。 According to the above configuration, since the crystal grain size at the end of the semiconductor layer is smaller than the crystal grain size at the center of the semiconductor layer, the threshold voltage at the end of the semiconductor layer is the threshold voltage at the center of the semiconductor layer. The edge of the semiconductor layer does not work as a parasitic transistor with a low threshold voltage. As a result, there is an effect that a thin film transistor having favorable Vg-Id characteristics can be realized. In addition, since the end portion of the island-shaped semiconductor layer has an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate, the gate insulating film can be thinned without causing a step break or short circuit of the gate electrode. There is an effect that can be done.

本発明にかかる薄膜トランジスタは、基板上に形成され、かつ、チャネル領域、ソース領域およびドレイン領域を有する島状の半導体層を備える薄膜トランジスタであって、上記島状の半導体層は、略平坦な上面を有する中央部と、上記基板に対して０度より大きく、且つ９０度以下の傾斜角を有する端部とを有し、上記島状の半導体層の上記中央部に含まれる半導体は、上記端部に含まれる半導体よりも結晶粒径が大きく、上記島状の半導体層の上記中央部は、薄膜トランジスタの上記ソース領域から上記ドレイン領域に向かうチャネル長方向に対して略平行方向に成長したラテラル結晶半導体を含むことを特徴としている。 A thin film transistor according to the present invention is a thin film transistor formed on a substrate and including an island-shaped semiconductor layer having a channel region, a source region, and a drain region, and the island-shaped semiconductor layer has a substantially flat upper surface. And a semiconductor included in the central portion of the island-shaped semiconductor layer has an end portion having a central portion and an end portion having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate. A lateral crystal semiconductor having a crystal grain size larger than that of the semiconductor contained in the semiconductor layer and grown in a direction substantially parallel to a channel length direction from the source region to the drain region of the thin film transistor. It is characterized by including.

上記構成によれば、島状の半導体層の中央部はラテラル結晶半導体を含むので、島状の半導体層の端部よりもしきい値電圧がより低くなり、半導体層の端部がしきい値電圧の低い寄生トランジスタとして働かない。その結果として、より良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現できる。 According to the above configuration, since the central portion of the island-shaped semiconductor layer includes a lateral crystal semiconductor, the threshold voltage is lower than the end portion of the island-shaped semiconductor layer, and the end portion of the semiconductor layer is the threshold voltage. Does not work as a low parasitic transistor. As a result, a thin film transistor having better Vg-Id characteristics can be realized.

本発明にかかる薄膜トランジスタでは、基板上に形成され、かつ、チャネル領域、ソース領域およびドレイン領域を有する島状の半導体層を備える薄膜トランジスタであって、上記島状の半導体層は、略平坦な上面を有する中央部と、上記基板に対して０度より大きく、且つ９０度以下の傾斜角を有する端部とを有し、上記島状の半導体層の上記中央部は多結晶半導体を含み、且つ上記端部は非晶質半導体を含むことを特徴としている。 The thin film transistor according to the present invention is a thin film transistor including an island-shaped semiconductor layer formed on a substrate and having a channel region, a source region, and a drain region, and the island-shaped semiconductor layer has a substantially flat upper surface. A central portion having an end portion having an inclination angle greater than 0 degrees and 90 degrees or less with respect to the substrate, the central portion of the island-shaped semiconductor layer includes a polycrystalline semiconductor, and The end portion is characterized by containing an amorphous semiconductor.

上記構成によれば、島状の半導体層の端部は非晶質半導体を含むので、多結晶半導体を含む島状の半導体層の中央部よりもしきい値電圧が高くなり、半導体層の端部がしきい値電圧の低い寄生トランジスタとして働かない。その結果として、より良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現できるという効果を奏する。さらに、上記島状の半導体層の端部は、基板に対して０度より大きく、且つ９０度以下の傾斜角を有するので、ゲート電極の段切れや短絡を発生させることなくゲート絶縁膜を薄くすることができるという効果を奏する。 According to the above configuration, since the end portion of the island-shaped semiconductor layer includes an amorphous semiconductor, the threshold voltage is higher than the central portion of the island-shaped semiconductor layer including the polycrystalline semiconductor, and the end portion of the semiconductor layer Does not work as a parasitic transistor with a low threshold voltage. As a result, there is an effect that a thin film transistor having better Vg-Id characteristics can be realized. In addition, since the end portion of the island-shaped semiconductor layer has an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate, the gate insulating film can be thinned without causing a step break or short circuit of the gate electrode. There is an effect that can be done.

また、上記島状の半導体層の上記中央部は、薄膜トランジスタの上記ソース領域から上記ドレイン領域に向かうチャネル長方向に対して略平行方向に成長したラテラル結晶半導体を含むことが好ましい。 The central portion of the island-shaped semiconductor layer preferably includes a lateral crystal semiconductor grown in a direction substantially parallel to a channel length direction from the source region to the drain region of the thin film transistor.

上記構成によれば、島状の半導体層の中央部はラテラル結晶半導体を含むので、非晶質半導体を含む島状の半導体層の端部よりもしきい値電圧がより低くなり、半導体層の端部がしきい値電圧の低い寄生トランジスタとして働かない。その結果として、より良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現できる。 According to the above configuration, since the central portion of the island-shaped semiconductor layer includes the lateral crystal semiconductor, the threshold voltage is lower than the end portion of the island-shaped semiconductor layer including the amorphous semiconductor, and the end of the semiconductor layer The part does not work as a parasitic transistor with a low threshold voltage. As a result, a thin film transistor having better Vg-Id characteristics can be realized.

さらに、半導体層の中央部は、ソース領域からドレイン領域に向かうチャネル長方向に対して略平行方向に成長したラテラル結晶半導体を含んでいるので、薄膜トランジスタにおける電子の移動方向に結晶粒界が存在しない。このため、電子の移動度を高くすることができる。薄膜トランジスタにおける電子の移動方向に結晶粒界が存在しないため、電子の移動度が高くなる。また、ラテラル結晶半導体はしきい値電圧が低いので、消費電力を抑えることができる。さらに、ラテラル結晶半導体を含む中央部では、電子の移動度や閾値の変動が少ないため、広いプロセスマージンを確保することができる。従って、消費電力が低く、高速駆動が可能であり、且つ広いプロセスマージンを確保した薄膜トランジスタを実現することができる。 Further, since the central portion of the semiconductor layer includes a lateral crystal semiconductor grown in a direction substantially parallel to the channel length direction from the source region to the drain region, there is no crystal grain boundary in the direction of electron movement in the thin film transistor. . For this reason, the mobility of electrons can be increased. Since there is no crystal grain boundary in the direction of electron movement in the thin film transistor, the electron mobility is increased. Further, since the lateral crystal semiconductor has a low threshold voltage, power consumption can be suppressed. In addition, in the central portion including the lateral crystal semiconductor, there is little fluctuation in electron mobility and threshold value, so that a wide process margin can be ensured. Accordingly, a thin film transistor with low power consumption, capable of high-speed driving, and a wide process margin can be realized.

本発明にかかる薄膜トランジスタでは、上記半導体層は、シリコン層であることが好ましい。 In the thin film transistor according to the present invention, the semiconductor layer is preferably a silicon layer.

上記構成によれば、シリコン膜を用いた薄膜トランジスタを実現することができる。 According to the above configuration, a thin film transistor using a silicon film can be realized.

本発明にかかる薄膜トランジスタの製造方法は、基板上に形成され、かつ、チャネル領域、ソース領域およびドレイン領域を有する島状の半導体層を備える薄膜トランジスタの製造方法であって、
上記基板上に形成された非晶質半導体膜をエッチングして、略平坦な上面を有する中央部と、上記基板に対して９０度以下の傾斜角を有する端部とを有する上記島状の半導体層を形成するエッチング工程と、
形成された上記島状の半導体層に対して、４７０ｎｍ〜７２０ｎｍの波長を有するレーザ光を照射して、上記島状の半導体層を結晶化する結晶化工程とを含むことを特徴としている。 A method of manufacturing a thin film transistor according to the present invention is a method of manufacturing a thin film transistor including an island-shaped semiconductor layer formed on a substrate and having a channel region, a source region, and a drain region,
The amorphous semiconductor film formed on the substrate is etched so that the island-shaped semiconductor has a central portion having a substantially flat upper surface and an end portion having an inclination angle of 90 degrees or less with respect to the substrate. An etching step to form a layer;
A crystallization step of crystallizing the island-shaped semiconductor layer by irradiating the formed island-shaped semiconductor layer with laser light having a wavelength of 470 nm to 720 nm.

上記構成によれば、半導体層の端部の結晶粒径を半導体層の中央部の結晶粒径より小さくする、或いは上記島状の半導体層の上記中央部は多結晶半導体を含み、且つ上記端部は非晶質半導体を含む構成とすることができる。 According to the above configuration, the crystal grain size at the end of the semiconductor layer is made smaller than the crystal grain size at the center of the semiconductor layer, or the center of the island-shaped semiconductor layer contains a polycrystalline semiconductor and the end The portion can include an amorphous semiconductor.

半導体層の端部の結晶粒径が半導体層の中央部の結晶粒径より小さいと、半導体層の端部のしきい値電圧が半導体層の中央部のしきい値電圧よりも高くなり、半導体層の端部がしきい値電圧の低い寄生トランジスタとして働かない。 When the crystal grain size at the end of the semiconductor layer is smaller than the crystal grain size at the center of the semiconductor layer, the threshold voltage at the end of the semiconductor layer becomes higher than the threshold voltage at the center of the semiconductor layer. The edge of the layer does not work as a parasitic transistor with a low threshold voltage.

また、上記島状の半導体層の上記中央部は多結晶半導体を含み、且つ上記端部は非晶質半導体を含む構成とすると、半導体層の端部のしきい値電圧が半導体層の中央部のしきい値電圧よりも高くなり、半導体層の端部がしきい値電圧の低い寄生トランジスタとして働かない。 Further, when the central portion of the island-shaped semiconductor layer includes a polycrystalline semiconductor and the end portion includes an amorphous semiconductor, the threshold voltage of the end portion of the semiconductor layer is set to the central portion of the semiconductor layer. The end of the semiconductor layer does not work as a parasitic transistor with a low threshold voltage.

その結果として、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを製造することができるという効果を奏する。さらに、エッチング工程において、半導体層の端部は、基板に対して０度より大きく、且つ９０度以下の傾斜角を有するようにエッチングされるので、ゲート電極の段切れや短絡を発生させることなくゲート絶縁膜を薄くした薄膜トランジスタを製造することができるという効果を奏する。 As a result, there is an effect that a thin film transistor having good Vg-Id characteristics can be manufactured. Further, in the etching process, the end portion of the semiconductor layer is etched so as to have an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate, so that the gate electrode is not disconnected or short-circuited. There is an effect that a thin film transistor having a thin gate insulating film can be manufactured.

本発明にかかる薄膜トランジスタの製造方法では、上記結晶化工程は、ソース領域からドレイン領域に向かうチャネル長方向に対して略平行方向にレーザ光を走査することが好ましい。 In the method for manufacturing a thin film transistor according to the present invention, it is preferable that the crystallization step scans laser light in a direction substantially parallel to a channel length direction from the source region to the drain region.

上記構成によれば、結晶をレーザ光の走査方向に成長させることができる。そのため、結晶の成長方向に依存した、異なる特性を有するトランジスタを製造することができる。 According to the above configuration, the crystal can be grown in the scanning direction of the laser beam. Therefore, transistors having different characteristics depending on the crystal growth direction can be manufactured.

本発明にかかる薄膜トランジスタの製造方法では、上記結晶化工程は、連続振動するレーザ光を照射する工程であることが好ましい。 In the method for manufacturing a thin film transistor according to the present invention, the crystallization step is preferably a step of irradiating laser light that continuously vibrates.

上記構成によれば、半導体層の中央部にレーザ光の走査方向に長く伸びたラテラル結晶半導体を形成することができる。一方、半導体層の端部は、中央部よりも膜厚が薄いため、レーザ光の吸収が十分ではない。そのため、半導体層の端部は、非晶質半導体のまま結晶化されないか、もしくは粒状結晶が形成される。上述したように、半導体層の端部に含まれる粒状結晶半導体は、半導体層の中央部に含まれるラテラル結晶半導体よりも結晶粒径が小さいので、半導体層の端部のしきい値電圧を中央部よりも高くすることができる。その結果として、より良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを製造することができる。 According to the above configuration, a lateral crystal semiconductor extending long in the laser beam scanning direction can be formed at the center of the semiconductor layer. On the other hand, the end portion of the semiconductor layer is thinner than the central portion, so that the laser beam is not sufficiently absorbed. Therefore, the end portion of the semiconductor layer is not crystallized as an amorphous semiconductor, or a granular crystal is formed. As described above, since the granular crystal semiconductor included in the end portion of the semiconductor layer has a crystal grain size smaller than that of the lateral crystal semiconductor included in the center portion of the semiconductor layer, the threshold voltage at the end portion of the semiconductor layer is set to the center. It can be higher than the part. As a result, a thin film transistor having better Vg-Id characteristics can be manufactured.

さらに、半導体層の中央部は、ソース領域からドレイン領域に向かう半導体チャネル長方向に対して略平行方向に成長したラテラル結晶半導体を含んでいるので、薄膜トランジスタにおける電子の移動方向に結晶粒界が存在しない。そのため、電子の移動度が高くなる。半導体層の中央部は、ソース領域からドレイン領域に向かうチャネル長方向に対して略平行方向に成長したラテラル結晶半導体を含んでいるので、薄膜トランジスタにおける電子の移動方向に結晶粒界が存在しない。このため、電子の移動度を高くすることができる。また、ラテラル結晶半導体はしきい値電圧が低いので、消費電力を抑えることができる。さらに、ラテラル結晶半導体を含む中央部では、電子の移動度や閾値の変動が少ないため、広いプロセスマージンを確保することができる。従って、消費電力が低く、高速駆動が可能であり、且つ広いプロセスマージンを確保した薄膜トランジスタを製造することができる。 Furthermore, since the central portion of the semiconductor layer includes a lateral crystal semiconductor grown in a direction substantially parallel to the semiconductor channel length direction from the source region to the drain region, there is a grain boundary in the direction of electron movement in the thin film transistor. do not do. As a result, the mobility of electrons increases. Since the central portion of the semiconductor layer includes a lateral crystal semiconductor grown in a direction substantially parallel to the channel length direction from the source region to the drain region, there is no crystal grain boundary in the electron movement direction in the thin film transistor. For this reason, the mobility of electrons can be increased. Further, since the lateral crystal semiconductor has a low threshold voltage, power consumption can be suppressed. In addition, in the central portion including the lateral crystal semiconductor, there is little fluctuation in electron mobility and threshold value, so that a wide process margin can be ensured. Accordingly, a thin film transistor with low power consumption, capable of high-speed driving, and a wide process margin can be manufactured.

本発明にかかる薄膜トランジスタの製造方法では、上記半導体層は、シリコン層であることが好ましい。 In the method for manufacturing a thin film transistor according to the present invention, the semiconductor layer is preferably a silicon layer.

上記構成によれば、シリコン膜を用いた薄膜トランジスタを製造することができる。 According to the above configuration, a thin film transistor using a silicon film can be manufactured.

本発明にかかる薄膜トランジスタは、上述した製造方法によって製造されたことを特徴としている。 The thin film transistor according to the present invention is manufactured by the manufacturing method described above.

上記構成によれば、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現することができる。 According to the above configuration, a thin film transistor having favorable Vg-Id characteristics can be realized.

本発明にかかる表示装置は、本発明にかかる薄膜トランジスタを備えていることを特徴としている。 A display device according to the present invention includes the thin film transistor according to the present invention.

本発明にかかる表示装置は、本発明にかかる薄膜トランジスタを備えているので、より高性能な電子回路を基板上に形成することが可能となる。その結果、より高性能な電子回路を備えた周辺装置一体型の表示装置を実現することができるという効果を奏する。 Since the display device according to the present invention includes the thin film transistor according to the present invention, a higher-performance electronic circuit can be formed on the substrate. As a result, it is possible to realize a peripheral device integrated display device including a higher performance electronic circuit.

本発明にかかる表示装置は、液晶ディスプレイまたは有機ＥＬディスプレイであることが好ましい。 The display device according to the present invention is preferably a liquid crystal display or an organic EL display.

上記構成によれば、より高性能な電子回路を備えた周辺装置一体型の液晶ディスプレイまたは有機ＥＬディスプレイを実現することができる。 According to the above configuration, it is possible to realize a peripheral device-integrated liquid crystal display or organic EL display including a higher-performance electronic circuit.

本発明にかかる薄膜トランジスタは、上記島状の半導体層は、略平坦な上面を有する中央部と、上記基板に対して０度より大きく、且つ９０度以下の傾斜角を有する端部とを有し、上記島状の半導体層の上記中央部に含まれる半導体は、上記端部に含まれる半導体よりも結晶粒径が大きい構成である。 In the thin film transistor according to the present invention, the island-shaped semiconductor layer has a central portion having a substantially flat upper surface and an end portion having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate. The semiconductor included in the central portion of the island-shaped semiconductor layer has a larger crystal grain size than the semiconductor included in the end portion.

上記構成によれば、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現することができるという効果を奏する。 According to the above configuration, there is an effect that a thin film transistor having good Vg-Id characteristics can be realized.

本発明にかかる薄膜トランジスタは、上記島状の半導体層は、略平坦な上面を有する中央部と、上記基板に対して０度より大きく、且つ９０度以下の傾斜角を有する端部とを有し、上記島状の半導体層の上記中央部は多結晶半導体を含み、且つ上記端部は非晶質半導体を含む構成である。 In the thin film transistor according to the present invention, the island-shaped semiconductor layer has a central portion having a substantially flat upper surface and an end portion having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate. The central portion of the island-shaped semiconductor layer includes a polycrystalline semiconductor, and the end portion includes an amorphous semiconductor.

本発明にかかる薄膜トランジスタの製造方法は、上記基板上に形成された非晶質半導体膜をエッチングして、略平坦な上面を有する中央部と、上記基板に対して９０度以下の傾斜角を有する端部とを有する上記島状の半導体層を形成するエッチング工程と、形成された上記島状の半導体層に対して、４７０ｎｍ〜７２０ｎｍの波長を有するレーザ光を照射して、上記島状の半導体層を結晶化する結晶化工程とを含む構成である。 The thin film transistor manufacturing method according to the present invention includes etching a non-crystalline semiconductor film formed on the substrate to have a central portion having a substantially flat upper surface and an inclination angle of 90 degrees or less with respect to the substrate. An etching process for forming the island-shaped semiconductor layer having an end; and the island-shaped semiconductor layer is irradiated with laser light having a wavelength of 470 nm to 720 nm to form the island-shaped semiconductor layer. And a crystallization step of crystallizing the layer.

上記構成によれば、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを製造することができるという効果を奏する。 According to the above configuration, there is an effect that a thin film transistor having favorable Vg-Id characteristics can be manufactured.

本発明にかかる表示装置は、本発明にかかる薄膜トランジスタを備えているので、より高性能な電子回路を備えた周辺装置一体型の表示装置を実現することができるという効果を奏する。 Since the display device according to the present invention includes the thin film transistor according to the present invention, there is an effect that a peripheral device integrated display device including a higher performance electronic circuit can be realized.

本発明の実施形態である薄膜トランジスタ２００の構成を模式的に示す図であり、（ａ）はその平面図であり、（ｂ）はその側面図である。It is a figure which shows typically the structure of the thin-film transistor 200 which is embodiment of this invention, (a) is the top view, (b) is the side view. 本発明の実施形態である薄膜トランジスタ２００に備えられている島状の半導体層２１の構成の一例を模式的に示す図であり、（ａ）はその平面図であり、（ｂ）は（ａ）におけるＸ−Ｙ断面図である。It is a figure which shows typically an example of a structure of the island-shaped semiconductor layer 21 with which the thin-film transistor 200 which is embodiment of this invention is equipped, (a) is the top view, (b) is (a). It is XY sectional drawing in. 波長５３２ｎｍの連続発振レーザ光を照射したときの、トランジスタのしきい値電圧とレーザ強度の関係を示すグラフである。It is a graph which shows the relationship between the threshold voltage of a transistor, and laser intensity when irradiated with the continuous wave laser beam of wavelength 532nm. 従来の薄膜トランジスタにおけるＶｇ−Ｉｄ特性を示すグラフである。It is a graph which shows the Vg-Id characteristic in the conventional thin-film transistor. 本発明の実施形態である薄膜トランジスタにおけるＶｇ−Ｉｄ特性を示すグラフである。It is a graph which shows the Vg-Id characteristic in the thin-film transistor which is embodiment of this invention. 本発明の実施形態である薄膜トランジスタの製造方法の一例を模式的に示す図である。It is a figure which shows typically an example of the manufacturing method of the thin-film transistor which is embodiment of this invention. レーザ光の吸収特性と半導体層の膜厚との関係を示すグラフである。It is a graph which shows the relationship between the absorption characteristic of a laser beam, and the film thickness of a semiconductor layer. レーザ光のエネルギーと形成される結晶粒径との関係を示すグラフである。It is a graph which shows the relationship between the energy of a laser beam, and the crystal grain diameter formed. 図８のグラフから求めた膜厚４０ｎｍの部分におけるレーザ光の吸収の割合を示すグラフである。It is a graph which shows the ratio of absorption of the laser beam in the part with a film thickness of 40 nm calculated | required from the graph of FIG. 本発明の実施形態におけるレーザ光の照射方法の一例を模式的に示す図であり、（ａ）はパルス発振レーザを照射する方法を模式的に示す図であり、（ｂ）は連続発振レーザを照射する方法を模式的に示す図である。It is a figure which shows typically an example of the irradiation method of the laser beam in embodiment of this invention, (a) is a figure which shows typically the method of irradiating a pulsed laser, (b) is a continuous wave laser It is a figure which shows the method to irradiate typically.

本発明の実施の形態について説明すれば以下の通りであるが、本発明はこれに限定されるものではない。 An embodiment of the present invention will be described as follows, but the present invention is not limited to this.

なお、本明細書中において範囲を示す「Ａ〜Ｂ」は、「Ａ以上、Ｂ以下」であることを示す。 In the present specification, “A to B” indicating a range indicates “A or more and B or less”.

〔１．薄膜トランジスタ〕
本発明の実施形態である薄膜トランジスタ２００の構成の一例を、図１および図２に基づき説明する。図１は、本発明の実施形態である薄膜トランジスタ２００の構成を模式的に示す図であり、（ａ）はその平面図であり、（ｂ）はその側面図である。図２は、本発明の実施形態である薄膜トランジスタ２００に備えられている島状の半導体層２１の構成の一例を模式的に示す図であり、（ａ）はその平面図であり、（ｂ）は（ａ）におけるＸ−Ｙ断面図である。図２の（ｂ）において、破線で囲った領域は、寄生トランジスタ領域を表している。 [1. Thin film transistor)
An example of the configuration of a thin film transistor 200 according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram schematically showing a configuration of a thin film transistor 200 according to an embodiment of the present invention, in which (a) is a plan view thereof and (b) is a side view thereof. FIG. 2 is a diagram schematically showing an example of the configuration of the island-shaped semiconductor layer 21 provided in the thin film transistor 200 according to the embodiment of the present invention, (a) is a plan view thereof, (b) FIG. 4 is an XY sectional view in (a). In FIG. 2B, a region surrounded by a broken line represents a parasitic transistor region.

基板２５上には、ベースコート膜２６が堆積され、その上に、チャネル領域、ソース領域およびドレイン領域を有する島状の半導体層２１が形成されている。半導体層２１上には、半導体層２１のゲート絶縁膜２７が、さらにその上部にゲート電極２２が形成されている。さらに、半導体層２１のソース領域およびドレイン領域には、不純物がドーピングされ、その上には、半導体層２１のソース領域およびドレイン領域上に開口されたコンタクトホールをもつ層間絶縁膜２８が形成されている。層間絶縁膜２８上には、コンタクトホールを介して半導体層２１に接続されたソース電極２３およびドレイン電極２４が形成されている。 A base coat film 26 is deposited on the substrate 25, and an island-shaped semiconductor layer 21 having a channel region, a source region, and a drain region is formed thereon. On the semiconductor layer 21, a gate insulating film 27 of the semiconductor layer 21 is formed, and a gate electrode 22 is further formed thereon. Further, the source region and drain region of the semiconductor layer 21 are doped with impurities, and an interlayer insulating film 28 having contact holes opened on the source region and drain region of the semiconductor layer 21 is formed thereon. Yes. A source electrode 23 and a drain electrode 24 connected to the semiconductor layer 21 through contact holes are formed on the interlayer insulating film 28.

また、島状の半導体層２１は、略平坦な上面を有する中央部２１ａと、基板２５に対して０度より大きく、且つ９０度以下の傾斜角を有する端部２１ｂとを有している。尚、本明細書において、端部２１ｂには、中央部２１ａの周辺部分の全てが含まれる。例えば、図２の（ｂ）でいえば、符号２１ｂで示された領域が意図される。 The island-shaped semiconductor layer 21 includes a central portion 21a having a substantially flat upper surface and an end portion 21b having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate 25. In the present specification, the end portion 21b includes the entire peripheral portion of the central portion 21a. For example, in FIG. 2B, the region indicated by reference numeral 21b is intended.

一実施形態において、島状の半導体層２１の中央部２１ａに含まれる半導体と端部２１ｂとに含まれる半導体とでは、結晶粒径が異なっており、中央部２１ａに含まれる半導体は、端部２１ｂとに含まれる半導体よりも結晶粒径が大きい構成となっている。尚、本明細書において、半導体の結晶粒径は、例えば、走査型電子顕微鏡（ＳＥＭ）や透過型電子顕微鏡（ＴＥＭ）を用いて測定することができる。 In one embodiment, the semiconductor included in the central portion 21a of the island-shaped semiconductor layer 21 and the semiconductor included in the end portion 21b have different crystal grain sizes, and the semiconductor included in the central portion 21a has an end portion. The crystal grain size is larger than that of the semiconductor included in 21b. In this specification, the crystal grain size of a semiconductor can be measured using, for example, a scanning electron microscope (SEM) or a transmission electron microscope (TEM).

また、他の一実施形態において、半導体層２１の中央部２１ａは多結晶半導体を含み、且つ端部２１ｂは非晶質半導体を含む。尚、上記「多結晶半導体」には、「粒状結晶半導体」および「ラテラル結晶半導体」が含まれる。 In another embodiment, the central portion 21a of the semiconductor layer 21 includes a polycrystalline semiconductor, and the end portion 21b includes an amorphous semiconductor. The “polycrystalline semiconductor” includes “granular crystal semiconductor” and “lateral crystal semiconductor”.

ここで、結晶粒径としきい値電圧との関係について図３を参照しながら説明する。図３は、波長５３２ｎｍの連続発振レーザ光を照射したときの、トランジスタのしきい値電圧とレーザ強度の関係を示すグラフである。図３の縦軸は、しきい値電圧を表し、横軸は非晶質半導体に照射されるレーザ光の強度を表す。図３に示すように、非晶質半導体に照射されるレーザ光の強度が増加するにつれて、形成される粒状結晶の結晶粒径は大きくなる。そして、レーザ光の強度がある一定値を超えると、ラテラル結晶が形成されるようになる。図３に示すように、粒状結晶よりもラテラル結晶の方が結晶粒径が大きく、しきい値電圧も低い。また、粒状結晶の中でも、結晶粒径が大きい程、しきい値電圧が低いことがわかる。 Here, the relationship between the crystal grain size and the threshold voltage will be described with reference to FIG. FIG. 3 is a graph showing the relationship between the threshold voltage of a transistor and the laser intensity when irradiated with a continuous wave laser beam having a wavelength of 532 nm. The vertical axis in FIG. 3 represents the threshold voltage, and the horizontal axis represents the intensity of the laser light applied to the amorphous semiconductor. As shown in FIG. 3, as the intensity of the laser beam irradiated to the amorphous semiconductor increases, the crystal grain size of the formed granular crystal increases. When the intensity of the laser light exceeds a certain value, a lateral crystal is formed. As shown in FIG. 3, the lateral crystal has a larger crystal grain size and a lower threshold voltage than the granular crystal. Moreover, it turns out that a threshold voltage is so low that a crystal grain size is large also in a granular crystal.

半導体層２１において、中央部２１ａに含まれる半導体は、端部２１ｂとに含まれる半導体よりも結晶粒径が大きければ、中央部２１ａの半導体におけるしきい値電圧が半導体層２１の端部２１ｂの寄生トランジスタ領域におけるしきい値電圧よりも低くなる。また、半導体層２１の中央部２１ａは多結晶半導体を含み、且つ端部２１ｂは非晶質半導体を含む構成であれば、中央部２１ａの半導体におけるしきい値電圧が半導体層２１の端部２１ｂの寄生トランジスタ領域におけるしきい値電圧よりも低くなる。その結果として、図５に示すような特性異常のない良好なＶｇ−Ｉｄ特性を実現することができる。 In the semiconductor layer 21, if the semiconductor contained in the central portion 21 a has a crystal grain size larger than that of the semiconductor contained in the end portion 21 b, the threshold voltage of the semiconductor in the central portion 21 a has a threshold voltage of the end portion 21 b of the semiconductor layer 21. It becomes lower than the threshold voltage in the parasitic transistor region. Further, if the central portion 21a of the semiconductor layer 21 includes a polycrystalline semiconductor and the end portion 21b includes an amorphous semiconductor, the threshold voltage in the semiconductor of the central portion 21a is equal to the end portion 21b of the semiconductor layer 21. Lower than the threshold voltage in the parasitic transistor region. As a result, a good Vg-Id characteristic without characteristic abnormality as shown in FIG. 5 can be realized.

半導体層２１の中央部２１ａに含まれる半導体は、端部２１ｂに含まれる半導体よりも結晶粒径が大きい多結晶半導体であれば、粒状結晶であってもラテラル結晶であってもよいが、中央部２１ａのしきい値をより低くする観点から、半導体層２１の中央部２１ａはラテラル結晶半導体を含むことが好ましい。 The semiconductor included in the central portion 21a of the semiconductor layer 21 may be a granular crystal or a lateral crystal as long as it is a polycrystalline semiconductor having a larger crystal grain size than the semiconductor included in the end portion 21b. From the viewpoint of lowering the threshold value of the portion 21a, the central portion 21a of the semiconductor layer 21 preferably includes a lateral crystal semiconductor.

また、半導体層２１の中央部２１ａにラテラル結晶半導体が含まれる場合、上記ラテラル結晶の成長方向は特に限定されるものではなく、目的に応じて適宜選択することができる。例えば、ラテラル結晶の成長方向が、半導体層２１のソース領域からドレイン領域に向かう半導体チャネル長方向（以下、「ソースドレイン方向」ともいう）に対して略平行方向である場合、薄膜トランジスタにおける電子の移動方向に結晶粒界が存在しないため、電子の移動度が高くなる。また、ラテラル結晶半導体はしきい値電圧が低いので、消費電力を抑えることができる。さらに、ラテラル結晶半導体を含む中央部では、電子の移動度や閾値の変動が少ないため、広いプロセスマージンを確保することができる。このため、高速駆動が可能であり、且つ広いプロセスマージンを確保した薄膜トランジスタを実現可能となる。 In addition, when a lateral crystal semiconductor is included in the central portion 21a of the semiconductor layer 21, the growth direction of the lateral crystal is not particularly limited and can be appropriately selected according to the purpose. For example, when the lateral crystal growth direction is substantially parallel to the semiconductor channel length direction (hereinafter also referred to as “source / drain direction”) from the source region to the drain region of the semiconductor layer 21, the movement of electrons in the thin film transistor Since there is no crystal grain boundary in the direction, the mobility of electrons increases. Further, since the lateral crystal semiconductor has a low threshold voltage, power consumption can be suppressed. In addition, in the central portion including the lateral crystal semiconductor, there is little fluctuation in electron mobility and threshold value, so that a wide process margin can be ensured. Therefore, it is possible to realize a thin film transistor that can be driven at a high speed and has a wide process margin.

また、例えば、ラテラル結晶の成長方向が、半導体層２１のソースドレイン方向に対して略垂直方向である場合、電子の移動が結晶粒界によって妨げられるため、電子の移動度が低くなる。このため、オフリーク電流を低減できる薄膜トランジスタを実現可能である。 Further, for example, when the lateral crystal growth direction is substantially perpendicular to the source / drain direction of the semiconductor layer 21, the electron mobility is hindered by the crystal grain boundary, so that the electron mobility becomes low. Therefore, a thin film transistor that can reduce off-leakage current can be realized.

上述したように、ラテラル結晶の成長方向によって、得られる薄膜トランジスタの特性に差が生じることを考慮すると、ラテラル結晶の成長方向をある一定方向に揃えることが好ましい。 As described above, in consideration of the difference in characteristics of the obtained thin film transistor depending on the growth direction of the lateral crystal, it is preferable to align the growth direction of the lateral crystal in a certain direction.

島状の半導体層２１の上部に設けられるゲート絶縁膜２７や電極、配線等との段差被覆性（ステップカバレッジ）を確保する観点から、半導体層２１の端部２１ｂは、通常、基板２５に対して０度より大きく、且つ９０度以下の傾斜角を有している。 From the viewpoint of securing step coverage with the gate insulating film 27, electrodes, wirings, and the like provided on the island-shaped semiconductor layer 21, the end portion 21 b of the semiconductor layer 21 is usually connected to the substrate 25. The inclination angle is greater than 0 degree and 90 degrees or less.

基板２５としては、例えばガラス基板等の絶縁性基板を用いることができるが、本発明はこれに限定されない。基板２５としては、上記ガラス以外にも、石英、プラスチック、シリコンウェハー、金属、セラミック等からなるものを用いることができる。 For example, an insulating substrate such as a glass substrate can be used as the substrate 25, but the present invention is not limited to this. As the substrate 25, in addition to the above glass, a substrate made of quartz, plastic, silicon wafer, metal, ceramic or the like can be used.

半導体層２１としては、特に限定されるものではなく、例えば、シリコン、シリコンゲルマニウム（ＳｉＧｅ）合金等を用いることができる。中でも、電子移動度が大きいことから、半導体層として多結晶シリコンを用いることが好ましい。 The semiconductor layer 21 is not particularly limited, and for example, silicon, silicon germanium (SiGe) alloy, or the like can be used. Among them, it is preferable to use polycrystalline silicon as the semiconductor layer because of its high electron mobility.

ベースコート膜２６としては、例えば、シリコン（Ｓｉ）を含むＳｉＯ_２膜、ＳｉＮ膜、ＳｉＮＯ膜等の無機絶縁膜を用いることができる。基板２５からの不純物イオンの拡散を効果的に抑制するという観点から、ＳｉＮ膜、ＳｉＮＯ膜等の窒素を含む無機絶縁膜であることが好ましい。また、ベースコート膜２６は、単層であってもよいし、複数の膜が積層された積層構造であってもよい。尚、半導体層２１をシリコン層とした場合には、半導体層２１との界面における界面準位を低減するという観点から、ベースコート膜２６はＳｉＯ_２膜であることが好ましい。ベースコート膜２６の膜厚は、通常５０〜３００ｎｍである。 As the base coat film 26, for example, an inorganic insulating film such as a SiO ₂ film containing Si (Si), a SiN film, or a SiNO film can be used. From the viewpoint of effectively suppressing diffusion of impurity ions from the substrate 25, an inorganic insulating film containing nitrogen such as a SiN film or a SiNO film is preferable. Further, the base coat film 26 may be a single layer or a laminated structure in which a plurality of films are laminated. When the semiconductor layer 21 is a silicon layer, the base coat film 26 is preferably a SiO ₂ film from the viewpoint of reducing the interface state at the interface with the semiconductor layer 21. The film thickness of the base coat film 26 is usually 50 to 300 nm.

ゲート絶縁膜２７としては、例えば、シリコン（Ｓｉ）を含むＳｉＯ_２膜等の無機絶縁膜を用いることができる。ゲート絶縁膜２７の膜厚は、通常３０〜１５０ｎｍである。 As the gate insulating film 27, for example, an inorganic insulating film such as a SiO ₂ film containing silicon (Si) can be used. The film thickness of the gate insulating film 27 is usually 30 to 150 nm.

半導体層２１には、トランジスタのしきい値制御用の不純物（ホウ素等）がイオン注入装置等を用いて、全面に添加されている。これは、半導体層のパターニング前に行っても、アイランドにパターニングした後に行っても良い。また、半導体層２１のソースドレイン領域では、Ｐチャネル型の薄膜トランジスタである場合は、ホウ素（Ｂ）等のIII族元素がイオン注入装置等を用いて添加される。また、Ｎチャネル型の薄膜トランジスタである場合は、リン（Ｐ）等のＶ族元素が用いられる。 An impurity (boron or the like) for controlling the threshold value of the transistor is added to the entire surface of the semiconductor layer 21 using an ion implantation apparatus or the like. This may be performed before patterning the semiconductor layer or after patterning the island. In the source / drain region of the semiconductor layer 21, in the case of a p-channel thin film transistor, a group III element such as boron (B) is added using an ion implantation apparatus or the like. In the case of an N-channel thin film transistor, a group V element such as phosphorus (P) is used.

層間絶縁膜２８としては、例えば、ＳｉＯ_２膜、ＳｉＮ膜、ＳｉＮＯ膜等の無機絶縁膜を用いることができるが、本発明はこれに限定されない。 For example, an inorganic insulating film such as a SiO ₂ film, a SiN film, or a SiNO film can be used as the interlayer insulating film 28, but the present invention is not limited to this.

また、金属配線としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の低抵抗金属、これら低抵抗金属を主成分とする合金材料、化合物材料を用いることができるが、本発明はこれに限定されない。 In addition, as the metal wiring, for example, a low resistance metal such as aluminum (Al), copper (Cu), silver (Ag), an alloy material or a compound material mainly composed of these low resistance metals can be used. The present invention is not limited to this.

〔２．薄膜トランジスタの製造方法〕
本発明にかかる薄膜トランジスタの製造方法は、上述した薄膜トランジスタの製造方法であって、基板上に形成された非晶質半導体膜をエッチングして、略平坦な上面を有する中央部と、上記基板に対して９０度以下の傾斜角を有する端部とを有する島状の半導体層を形成するエッチング工程と、形成された上記島状の半導体層に対して、４７０ｎｍ〜７２０ｎｍの波長を有するレーザ光を照射して、上記島状の半導体層を結晶化する結晶化工程とを含む。 [2. Thin film transistor manufacturing method]
A thin film transistor manufacturing method according to the present invention is a thin film transistor manufacturing method described above, in which an amorphous semiconductor film formed on a substrate is etched to form a central portion having a substantially flat upper surface and the substrate. Etching process for forming an island-shaped semiconductor layer having an end portion having an inclination angle of 90 degrees or less, and irradiation of the formed island-shaped semiconductor layer with laser light having a wavelength of 470 nm to 720 nm And a crystallization step of crystallizing the island-shaped semiconductor layer.

本発明の実施形態である薄膜トランジスタの製造方法の一例を、図６の（ａ）〜（ｄ）に基づき説明する。図６は、本発明の実施形態である薄膜トランジスタの製造方法の一例を模式的に示す図である。図６の内、右には平面図を示し、左にはその側面図を示す。 An example of a method for manufacturing a thin film transistor according to an embodiment of the present invention will be described with reference to FIGS. FIG. 6 is a diagram schematically showing an example of a method for manufacturing a thin film transistor according to an embodiment of the present invention. 6 shows a plan view on the right and a side view on the left.

まず、図６の（ａ）に示す第１工程（以下、「成膜工程」という）を行う。当該成膜工程は、ガラス基板などの基板３５上にベースコート膜３６を成膜し、さらにその上にトランジスタの動作層となる非晶質半導体膜４０を成膜する工程である。 First, a first step (hereinafter referred to as “film formation step”) shown in FIG. The film forming step is a step of forming a base coat film 36 on a substrate 35 such as a glass substrate, and further forming an amorphous semiconductor film 40 serving as an operation layer of a transistor thereon.

ベースコート膜３６としては、例えば、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法またはスパッタ法等の公知の方法によって成膜することができるが、本発明はこれに限定されない。ベースコート膜３６の材質や膜厚については、前出の「１．薄膜トランジスタ」の項で説明したとおりである。 The base coat film 36 can be formed by a known method such as a plasma CVD (Chemical Vapor Deposition) method or a sputtering method, but the present invention is not limited to this. The material and film thickness of the base coat film 36 are as described in the above section “1. Thin film transistor”.

また、非晶質半導体膜４０としては、プラズマＣＶＤ法等の公知の方法によって成膜することができるが、本発明はこれに限定されない。また、非晶質半導体膜４０の膜厚は、通常３０〜１００ｎｍである。非晶質半導体膜４０としては、特に限定されるものではなく、例えば、シリコン、シリコンゲルマニウム（ＳｉＧｅ）合金等を用いることができる。中でも、電子移動度が大きいことから、非晶質半導体膜４０としてシリコンを用いることが好ましい。 The amorphous semiconductor film 40 can be formed by a known method such as a plasma CVD method, but the present invention is not limited to this. The film thickness of the amorphous semiconductor film 40 is usually 30 to 100 nm. The amorphous semiconductor film 40 is not particularly limited, and for example, silicon, silicon germanium (SiGe) alloy, or the like can be used. In particular, silicon is preferably used for the amorphous semiconductor film 40 because of its high electron mobility.

次いで、図６の（ｂ）に示す第２工程（以下、「エッチング工程」という）を行う。当該エッチング工程では、上記成膜工程（ａ）で得られた基板において、フォトリソグラフィによって非晶質半導体膜４０をエッチングし、島状の半導体層３１をパターニングする工程である。 Next, a second step (hereinafter referred to as “etching step”) shown in FIG. In the etching step, the amorphous semiconductor film 40 is etched by photolithography on the substrate obtained in the film formation step (a), and the island-shaped semiconductor layer 31 is patterned.

非晶質半導体膜４０は、略平坦な上面を有する中央部３１ａと、基板３５に対して０度より大きく、且つ９０度以下の傾斜角を有する端部３１ｂとを備えている島状に形成される。本明細書では、島状に形成された非晶質半導体膜４０を、以下「半導体層３１」と称する。半導体層３１の端部３１ｂが有する傾斜角、半導体層３１のチャネル幅、および半導体層３１の端部３１ｂのチャネル幅方向における最大の長さについては、前出の「１．薄膜トランジスタ」の項で説明したとおりである。 The amorphous semiconductor film 40 is formed in an island shape having a central portion 31a having a substantially flat upper surface and an end portion 31b having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate 35. Is done. In this specification, the amorphous semiconductor film 40 formed in an island shape is hereinafter referred to as “semiconductor layer 31”. The inclination angle of the end portion 31b of the semiconductor layer 31, the channel width of the semiconductor layer 31, and the maximum length of the end portion 31b of the semiconductor layer 31 in the channel width direction are described in the section “1. Thin film transistor” above. As explained.

次いで、図６の（ｃ）に示す第３工程（以下、「結晶化工程」という）を行う。当該結晶化工程では、上記エッチング工程（ｂ）において形成された半導体層３１にレーザ光４１を照射し、非晶質半導体膜を結晶化する工程である。図中に示す矢印は、レーザ光４１を走査する方向を表す。 Next, a third step (hereinafter referred to as “crystallization step”) shown in FIG. In the crystallization step, the semiconductor layer 31 formed in the etching step (b) is irradiated with laser light 41 to crystallize the amorphous semiconductor film. The arrow shown in the figure represents the direction in which the laser beam 41 is scanned.

非晶質半導体膜を結晶化する方法としては、一般にレーザアニール法が用いられる。当該レーザアニール法を用いれば、輻射加熱或いは伝導加熱を利用する高温熱処理法と比較して処理時間を大幅に短縮できる。また、半導体層３１を選択的、且つ局所的に加熱して、基板３５に殆ど熱的損傷を与えない。 A laser annealing method is generally used as a method for crystallizing the amorphous semiconductor film. When the laser annealing method is used, the processing time can be greatly shortened as compared with a high temperature heat treatment method using radiation heating or conduction heating. Further, the semiconductor layer 31 is selectively and locally heated so that the substrate 35 is hardly thermally damaged.

また、上記レーザアニール法に適用されるレーザ発振装置としては、例えば、固体レーザ発振装置、気体レーザ発振装置等を挙げることができる。 Examples of the laser oscillation apparatus applied to the laser annealing method include a solid laser oscillation apparatus and a gas laser oscillation apparatus.

上記固体レーザ発振装置としては、例えば、ＹＡＧレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、チタンサファイアレーザ等を挙げることができる。 Examples of the solid-state laser oscillation device include a YAG laser, a YVO ₄ laser, a YLF laser, a YAlO ₃ laser, a glass laser, a ruby laser, an alexandrite laser, and a titanium sapphire laser.

また、上記気体レーザ発振装置としては、例えば、エキシマレーザ、Ａｒレーザ、Ｋｒレーザ等を挙げることができる。また、上記気体レーザ発振装置においてレーザ作用をする活性種としては、例えば、３価のイオン（Ｃｒ^３＋、Ｎｄ^３＋、Ｙｂ^３＋、Ｔｍ^３＋、Ｈｏ^３＋、Ｅｒ^３＋、Ｔｉ^３＋）を使用することができる。 Examples of the gas laser oscillation device include an excimer laser, an Ar laser, a Kr laser, and the like. In addition, as the active species having a laser action in the gas laser oscillation device, for example, trivalent ions (Cr ³⁺ , Nd ³⁺ , Yb ³⁺ , Tm ³⁺ , Ho ³⁺ , Er ³⁺ , Ti ³⁺ ) are used. it can.

その他に、半導体レーザやディスクレーザ、ファイバーレーザ等を使用することもできる。 In addition, a semiconductor laser, a disk laser, a fiber laser, or the like can be used.

また、レーザの発振方式は、連続発振型でもよいし、パルス発振型でもよい。パルス発振型の場合は、出力エネルギーが比較的高いため、ビームスポットの幅を広くして量産性を上げることができる。一方、一般的に連続発振レーザは、パルス発振レーザに比べてその最大出力エネルギーが小さいため、ビームスポットのサイズが小さく、幅が数１０μｍ程度から数ｍｍ程度である。 The laser oscillation method may be a continuous oscillation type or a pulse oscillation type. In the case of the pulse oscillation type, since the output energy is relatively high, the beam spot can be widened to increase mass productivity. On the other hand, since a continuous wave laser generally has a smaller maximum output energy than a pulsed laser, the size of a beam spot is small, and the width is about several tens of μm to several mm.

また、照射されるレーザ光の波長は、４７０ｎｍ〜７２０ｎｍであることが好ましい。レーザ光の波長が上記範囲であれば、島状に形成された半導体層の中央部に含まれる半導体と端部に含まれる半導体との間に結晶性の差が生じる。具体的には、島状に形成された半導体層の端部に含まれる半導体の結晶粒径を、中央部に含まれる半導体の結晶粒径よりも十分小さくすることができる。その結果、半導体層の中央部のしきい値電圧を低くし、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを製造することができる。 Moreover, it is preferable that the wavelength of the irradiated laser beam is 470 nm to 720 nm. When the wavelength of the laser beam is in the above range, a difference in crystallinity occurs between the semiconductor included in the central portion of the semiconductor layer formed in an island shape and the semiconductor included in the end portion. Specifically, the crystal grain size of the semiconductor contained in the end portion of the semiconductor layer formed in an island shape can be made sufficiently smaller than the crystal grain size of the semiconductor contained in the central portion. As a result, the threshold voltage at the center of the semiconductor layer can be lowered, and a thin film transistor having favorable Vg-Id characteristics can be manufactured.

さらに、照射されるレーザ光のエネルギーは、レーザの波長、パルス幅、パルス形状によって適宜設定することができる。 Furthermore, the energy of the irradiated laser beam can be appropriately set according to the wavelength, pulse width, and pulse shape of the laser.

ここで、レーザ光の吸収特性と半導体層の膜厚との関係について、図７〜図９に基づいて説明する。図７〜図９では、具体的には、０．７ｍｍの厚みのガラス基板上に、５０ｎｍの厚みの窒化シリコン（ＳｉＮ）、２００ｎｍの厚みの酸化シリコン（ＳｉＯ_２）、５０ｎｍの厚みの非晶質シリコンの順に成膜して形成された基板のサンプルに対して、エキシマレーザを用いてレーザ光を照射している。 Here, the relationship between the laser light absorption characteristics and the thickness of the semiconductor layer will be described with reference to FIGS. In FIG. 7 to FIG. 9, specifically, on a glass substrate having a thickness of 0.7 mm, silicon nitride (SiN) having a thickness of 50 nm, silicon oxide (SiO ₂ ) having a thickness of 200 nm, and amorphous having a thickness of 50 nm. A sample of a substrate formed by sequentially forming high-quality silicon is irradiated with laser light using an excimer laser.

図７は、レーザ光の吸収特性と半導体層の膜厚との関係を示すグラフである。図７の縦軸はレーザ光の吸光度を表し、横軸は、レーザ光の波長（ｎｍ）を表す。 FIG. 7 is a graph showing the relationship between the absorption characteristics of laser light and the film thickness of the semiconductor layer. The vertical axis in FIG. 7 represents the absorbance of the laser beam, and the horizontal axis represents the wavelength (nm) of the laser beam.

多結晶シリコン薄膜トランジスタの量産に一般的に用いられているレーザアニール装置では、波長３０８ｎｍのエキシマレーザが採用されている。しかし、図７に示すように、３０８ｎｍの波長レーザ光を照射した場合、島状の半導体層の端部の膜厚が４０ｎｍの部分（中央部分の膜厚の８０％の厚みの部分）と、島状の半導体層の中央部とでは、膜厚の差に起因するレーザ光の吸収特性には、ほとんど差が無いことが判る。これは、一般に用いられているレーザアニール装置では、島状の半導体層の中央部の結晶性と端部の結晶性との間に差ができにくいことと一致する。 An excimer laser having a wavelength of 308 nm is employed in a laser annealing apparatus generally used for mass production of polycrystalline silicon thin film transistors. However, as shown in FIG. 7, when irradiated with a laser beam having a wavelength of 308 nm, the end portion of the island-shaped semiconductor layer has a thickness of 40 nm (a portion having a thickness of 80% of the thickness of the central portion), It can be seen that there is almost no difference in the absorption characteristics of the laser light due to the difference in film thickness between the central portion of the island-shaped semiconductor layers. This is consistent with the fact that in a generally used laser annealing apparatus, it is difficult to make a difference between the crystallinity of the central portion and the end portion of the island-like semiconductor layer.

図８は、レーザ光のエネルギーと形成される結晶粒径との関係を示すグラフである。図８の縦軸は結晶粒径（μｍ）を表し、横軸は、レーザ光のエネルギー（ｍＪ／ｃｍ^２）を表す。図８に示すように、照射されるレーザ光のエネルギーが５７０ｍＪ／ｃｍ^２の場合に、形成される結晶粒径が最大となることが判る。さらに、結晶粒径が最大となるレーザ光のエネルギーに対してエネルギーが約８０％低下した点（４７０ｍＪ／ｃｍ^２、図中の矢印が示す点）において、形成される結晶粒径が大きく変化することが判る。 FIG. 8 is a graph showing the relationship between the energy of laser light and the crystal grain size formed. The vertical axis in FIG. 8 represents the crystal grain size (μm), and the horizontal axis represents the energy (mJ / cm ² ) of the laser beam. As shown in FIG. 8, it can be seen that when the energy of the irradiated laser beam is 570 mJ / cm ² , the formed crystal grain size becomes the maximum. Furthermore, the crystal grain size to be formed greatly changes at a point where the energy is reduced by about 80% with respect to the energy of the laser beam that maximizes the crystal grain size (470 mJ / cm ² , the point indicated by the arrow in the figure). I understand that.

また、島状の半導体層の端部に吸収されるレーザ光の強度が、島状の半導体層の中央部に吸収されるレーザ光の強度に対して８０％以下になるように設定すれば、端部に形成される多結晶シリコンの結晶粒径を、中央部に比べて十分小さくすることができることがわかる。 Further, if the intensity of the laser beam absorbed in the end portion of the island-shaped semiconductor layer is set to be 80% or less with respect to the intensity of the laser beam absorbed in the center portion of the island-shaped semiconductor layer, It can be seen that the crystal grain size of the polycrystalline silicon formed at the end can be made sufficiently smaller than that at the center.

図９は、図７のグラフから求めた膜厚４０ｎｍの部分におけるレーザ光の吸収の割合を示すグラフである。図９の縦軸は膜厚５０ｎｍにおける吸光度に対する膜厚４０ｎｍにおける吸光度の百分率（％）を表し、横軸は、レーザ光の波長（ｎｍ）を表している。具体的には、膜厚５０ｎｍの部分におけるレーザ光の吸収の割合を１００％とし、図７から膜厚４０ｎｍの部分におけるレーザ光の吸収の割合を求めている。 FIG. 9 is a graph showing the absorption ratio of laser light in the 40 nm-thickness portion obtained from the graph of FIG. The vertical axis in FIG. 9 represents the percentage (%) of the absorbance at 40 nm with respect to the absorbance at 50 nm, and the horizontal axis represents the wavelength (nm) of the laser beam. Specifically, the ratio of laser light absorption in a portion with a thickness of 50 nm is assumed to be 100%, and the ratio of laser light absorption in a portion with a thickness of 40 nm is obtained from FIG.

図９に示すように、島状の半導体層の端部の膜厚が、中央部分の膜厚に対して８０％となる部分において吸収されるレーザ光の強度が、照射されるレーザ光の強度に対して８０％より小さくなるようなレーザ光の波長領域は、４７０ｎｍ〜７２０ｎｍ（図中の矢印が示す領域）であることが判る。 As shown in FIG. 9, the intensity of the laser beam absorbed in the portion where the thickness of the end portion of the island-shaped semiconductor layer is 80% of the thickness of the central portion is the intensity of the irradiated laser beam. It can be seen that the wavelength region of the laser beam that is smaller than 80% is 470 nm to 720 nm (the region indicated by the arrow in the figure).

上述した波長領域（４７０ｎｍ〜７２０ｎｍ）を有するレーザ装置としては、例えば、ＹＡＧレーザ、ＹＶＯ_４レーザ等を挙げることができる。 Examples of the laser device having the wavelength region (470 nm to 720 nm) described above include a YAG laser and a YVO ₄ laser.

本発明の第１の実施形態においては、パルス発振固体レーザから出射された、波長５３２ｎｍのパルス発振レーザ光を、線状にビーム成形して照射している。また、本発明の第２の実施形態においては、ＣＷ（ＣｏｎｔｉｎｕｏｕｓＷａｖｅ）固体レーザから出射された、波長５３２ｎｍの連続発振レーザ光を線状にビーム成形して照射している。 In the first embodiment of the present invention, pulsed laser light having a wavelength of 532 nm emitted from a pulsed solid state laser is linearly shaped and irradiated. In the second embodiment of the present invention, continuous wave laser light having a wavelength of 532 nm emitted from a CW (Continuous Wave) solid-state laser is linearly shaped and irradiated.

ここで、本発明の実施形態におけるレーザ光の照射方法の一例を図１０に基づいて説明する。図１０は、本発明の実施形態におけるレーザ光の照射方法の一例を模式的に示す図であり、（ａ）はパルス発振レーザを照射する方法を模式的に示す図であり、右は平面図であり、左は側面図である。（ｂ）は連続発振レーザを照射する方法を模式的に示す図であり、右は平面図であり、左は側面図である。図中に示す太い矢印は、レーザ光の走査方向を表し、細い矢印は、結晶の成長方向を表している。 Here, an example of the laser beam irradiation method in the embodiment of the present invention will be described with reference to FIG. FIG. 10 is a diagram schematically illustrating an example of a laser beam irradiation method according to an embodiment of the present invention. FIG. 10A is a diagram schematically illustrating a method of irradiating a pulsed laser, and the right side is a plan view. The left is a side view. (B) is a figure which shows typically the method of irradiating a continuous wave laser, the right is a top view, and the left is a side view. Thick arrows shown in the figure indicate the scanning direction of the laser beam, and thin arrows indicate the crystal growth direction.

パルス発振のレーザ光の照射によって非晶質半導体膜５０の結晶化を行う場合には、図１０の（ａ）に示すように、１回のレーザ光の照射によって結晶化される領域の面積が、９０％程度オーバーラップするように、一定ピッチで、一定方向にレーザ光５１を走査させて結晶化を行うことが好ましい。 In the case where the amorphous semiconductor film 50 is crystallized by irradiation with pulsed laser light, the area of the region to be crystallized by one laser light irradiation is as shown in FIG. It is preferable to perform crystallization by scanning the laser beam 51 in a fixed direction at a fixed pitch so that the overlap is about 90%.

一方、連続発振レーザ光の照射によって非晶質半導体膜５０の結晶化を行う場合には、図１０の（ｂ）に示すように、基板上に連続的に照射されるレーザビームを走査することによって、非晶質膜を連続的に溶融させるために、走査速度が１００ｍｍ／ｓｅｃ〜２０００ｍｍ／ｓｅｃで結晶化を行うことが望ましい。 On the other hand, when the amorphous semiconductor film 50 is crystallized by irradiation with continuous wave laser light, as shown in FIG. 10B, a laser beam continuously irradiated onto the substrate is scanned. Therefore, in order to continuously melt the amorphous film, it is desirable to perform crystallization at a scanning speed of 100 mm / sec to 2000 mm / sec.

パルス発振のレーザ光を照射する場合、非晶質半導体の溶融時間は、１回のレーザ光の照射につき数百ナノ秒程度と短い。このため、図１０の（ａ）に示すように、非晶質半導体膜表面にパルス発振のレーザ光を連続的に照射しながら移動させると、結晶は基板の底部から島状の半導体層の表面に向かって成長し、図３の写真に示すような、結晶粒径が１μｍ以下の粒状結晶が形成される。島状の半導体層の中央部に粒状結晶が形成されると、粒状結晶の結晶粒界における電子の移動が妨げられる。その結果として、パルス発振のレーザ光の照射によって結晶化された半導体層における電子の移動度は小さくなる。また、前述した図３に示すように、レーザ光の強度が変化すると、形成される粒状結晶の結晶粒径が大きく変化するため、結晶化条件のプロセスマージンが狭い。 In the case of irradiation with pulsed laser light, the melting time of the amorphous semiconductor is as short as several hundred nanoseconds for each laser light irradiation. For this reason, as shown in FIG. 10A, when the surface of the amorphous semiconductor film is moved while being continuously irradiated with pulsed laser light, the crystal is formed from the bottom of the substrate to the surface of the island-shaped semiconductor layer. As shown in the photograph of FIG. 3, a granular crystal having a crystal grain size of 1 μm or less is formed. When a granular crystal is formed in the center of the island-shaped semiconductor layer, movement of electrons at the grain boundary of the granular crystal is hindered. As a result, the mobility of electrons in the semiconductor layer crystallized by irradiation with pulsed laser light is reduced. In addition, as shown in FIG. 3 described above, when the intensity of the laser beam changes, the crystal grain size of the granular crystal to be formed changes greatly, so that the process margin of the crystallization conditions is narrow.

一方、連続発振のレーザ光を照射した場合も、パルス発振のレーザ光を照射した場合と同様に、レーザ光の強度の増加に伴って、形成される結晶粒径が大きくなる。しかし、パルス発振のレーザ光を照射して結晶化を行った場合には、形成される粒状結晶の結晶粒径が最大値に達した後、結晶粒径が急速に減少する。これに対して、連続発振レーザ光を照射して結晶化を行った場合には、レーザ光の強度がある一定値（図３の場合は１１Ｗ）を超えると、レーザ光の進行方向に結晶が長く伸長した「ラテラル結晶」が形成される。 On the other hand, when the continuous wave laser beam is irradiated, the crystal grain size to be formed increases as the intensity of the laser beam increases as in the case of the pulsed laser beam irradiation. However, when crystallization is performed by irradiating pulsed laser light, the crystal grain size rapidly decreases after the crystal grain size of the formed granular crystal reaches the maximum value. In contrast, when crystallization is performed by irradiating a continuous wave laser beam, if the intensity of the laser beam exceeds a certain value (11 W in the case of FIG. 3), a crystal is formed in the traveling direction of the laser beam. A long lateral “lateral crystal” is formed.

図１０の（ｂ）に示すように、非晶質半導体膜表面に連続発振のレーザ光を連続的に照射しながら移動させると、基板の底部からではなく、レーザビームの進行方向、つまり基板に平行方向に結晶が成長し、図３の写真に示すような細長い結晶が形成される。そのため、ラテラル結晶の成長方向がソースドレイン方向に略平行なるようにラテラル結晶を形成すると、電子の移動方向に結晶粒界が存在しないため、高い移動度を有する薄膜トランジスタを実現することができる。また、図３に示すように、レーザ光の強度が変化したとしても、ラテラル結晶が得られる領域では、電子の移動度やしきい値電圧の変動が少ない。このため、結晶化条件のプロセスマージンを広く確保することができる。 As shown in FIG. 10B, when the surface of the amorphous semiconductor film is moved while being continuously irradiated with continuous-wave laser light, it is not from the bottom of the substrate, but in the traveling direction of the laser beam, that is, the substrate. Crystals grow in the parallel direction to form elongated crystals as shown in the photograph of FIG. Therefore, when the lateral crystal is formed so that the growth direction of the lateral crystal is substantially parallel to the source / drain direction, a thin film transistor having high mobility can be realized because there is no crystal grain boundary in the electron movement direction. Further, as shown in FIG. 3, even if the intensity of the laser beam is changed, in the region where the lateral crystal is obtained, the mobility of the electrons and the threshold voltage are less changed. Therefore, a wide process margin for crystallization conditions can be secured.

上述したように、連続発振レーザ光を照射して、島状の半導体層の中央部においてラテラル成長結晶が形成される条件において非晶質半導体の結晶化処理を行えば、広いプロセスマージンにおいて、高い電子移動度を有する薄膜トランジスタを形成することが可能となるため好ましい。 As described above, if the amorphous semiconductor is crystallized under the condition that a laterally grown crystal is formed in the central portion of the island-shaped semiconductor layer by irradiating continuous wave laser light, it is high in a wide process margin. This is preferable because a thin film transistor having electron mobility can be formed.

尚、上述したレーザビームの照射条件、例えば、波長、レーザ強度、ビームプロファイル等は、上述した条件に限定されるものではなく、材料の性質や厚さ、レーザ光の走査速度などを考慮して適宜調整することができる。 The above-mentioned laser beam irradiation conditions, such as wavelength, laser intensity, and beam profile, are not limited to the above-mentioned conditions, and take into consideration the properties and thickness of the material, the scanning speed of the laser beam, and the like. It can be adjusted appropriately.

次いで、図６の（ｄ）に示す第４工程を行う。当該第４工程は、上記結晶化工程（ｃ）において結晶化された島状の半導体層３１が形成された基板３５に、ゲート絶縁膜３７、ゲート電極３２の順に形成し、さらに、ソース領域およびドレイン領域に不純物をドーピング（チャネルドーピング）する。その上に、層間絶縁膜３８を成膜し、層間絶縁膜３８にコンタクトホールを形成した後に、コンタクトホールを介して、ソース領域およびドレイン領域における半導体層３１に、ソース電極３３およびドレイン電極３４をそれぞれ電気的に接続する工程である。このようにして、薄膜トランジスタ３００が完成する。 Next, the fourth step shown in FIG. In the fourth step, a gate insulating film 37 and a gate electrode 32 are formed in this order on the substrate 35 on which the island-shaped semiconductor layer 31 crystallized in the crystallization step (c) is formed. Impurities are doped (channel doping) in the drain region. An interlayer insulating film 38 is formed thereon, contact holes are formed in the interlayer insulating film 38, and then the source electrode 33 and the drain electrode 34 are formed on the semiconductor layer 31 in the source region and the drain region through the contact holes. It is a process of electrically connecting each. In this way, the thin film transistor 300 is completed.

ゲート絶縁膜３７は、例えば、プラズマＣＶＤ法またはスパッタ法等の公知の方法によって成膜することができるが、本発明はこれに限定されない。ゲート絶縁膜３７の材質および膜厚については、前出の「１．薄膜トランジスタ」の項で説明したとおりである。 The gate insulating film 37 can be formed by a known method such as a plasma CVD method or a sputtering method, but the present invention is not limited to this. The material and film thickness of the gate insulating film 37 are as described in the above section “1. Thin film transistor”.

層間絶縁膜３８は、例えば、プラズマＣＶＤ法等の公知の方法によって成膜することができるが、本発明はこれに限定されない。層間絶縁膜３８の材質および膜厚については、前出の「１．薄膜トランジスタ」の項で説明したとおりである。 The interlayer insulating film 38 can be formed by a known method such as a plasma CVD method, but the present invention is not limited to this. The material and film thickness of the interlayer insulating film 38 are as described in the above section “1. Thin film transistor”.

不純物は、例えば、イオン注入法、イオンドーピング法等の公知の方法によってドーピングすることができるが、本発明はこれに限定されない。また、半導体層３１のソースドレイン領域では、Ｐチャネル型の薄膜トランジスタである場合は、ホウ素（Ｂ）等のIII族元素がイオン注入装置等を用いて添加される。また、Ｎチャネル型の薄膜トランジスタである場合は、リン（Ｐ）等のＶ族元素が用いられる。 The impurity can be doped by a known method such as an ion implantation method or an ion doping method, but the present invention is not limited to this. In the case of a p-channel thin film transistor, a group III element such as boron (B) is added to the source / drain region of the semiconductor layer 31 using an ion implantation apparatus or the like. In the case of an N-channel thin film transistor, a group V element such as phosphorus (P) is used.

また、ゲート電極３２、ソース電極３３、およびドレイン電極３４の材質については、前出の「１．薄膜トランジスタ」の項で説明したとおりである。 The materials of the gate electrode 32, the source electrode 33, and the drain electrode 34 are as described in the above-mentioned section “1. Thin film transistor”.

〔３．表示装置〕
本発明にかかる表示装置は、上述した薄膜トランジスタを備えている。尚、かかる薄膜トランジスタについては、前出の「１．薄膜トランジスタ」の項で説明したとおりであるのでここでは省略する。 [3. Display device)
A display device according to the present invention includes the above-described thin film transistor. Such a thin film transistor is the same as that described in the above section “1. Thin film transistor”, and is omitted here.

本発明にかかる表示装置は、上述した薄膜トランジスタを少なくとも一つ備えているため、より高性能な回路を単一の基板上に集積することが可能となる。その結果として、より高性能な周辺機器一体型の表示装置を実現することが可能となる。 Since the display device according to the present invention includes at least one of the above-described thin film transistors, higher performance circuits can be integrated on a single substrate. As a result, it is possible to realize a display device integrated with peripheral devices with higher performance.

一実施形態において、本実施形態の表示装置は、表示装置の表示領域において、画素毎に設けられるスイッチング素子として本発明に係る薄膜トランジスタを用いることができる。上述したようなスイッチング素子を備える表示装置の製造方法は、特に限定されるものではなく、従来公知の方法によって製造することができる。 In one embodiment, the display device of this embodiment can use the thin film transistor according to the present invention as a switching element provided for each pixel in the display region of the display device. The manufacturing method of the display device including the switching element as described above is not particularly limited, and can be manufactured by a conventionally known method.

また、他の一実施形態において、本実施形態の表示装置は、本発明に係る薄膜トランジスタによって構成されたＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔｒａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、表示装置における駆動回路に備えることができる。上記ＣＯＭＳを備える表示装置の製造方法は、特に限定されるものではなく従来公知の方法によって製造することができる。 In another embodiment, the display device of this embodiment can include a complementary metal oxide semiconductor (CMOS) formed of a thin film transistor according to the present invention in a driver circuit of the display device. The manufacturing method of the display device provided with the COMS is not particularly limited and can be manufactured by a conventionally known method.

また、本発明に係る表示装置に備えられる薄膜トンラジスタは、Ｎチャネル型薄膜トランジスタであってもＰチャネル型薄膜トランジスタであってもよい。 The thin film transistor provided in the display device according to the present invention may be an N-channel thin film transistor or a P-channel thin film transistor.

このような表示装置としては、特に限定されるものではなく、例えば、液晶ディスプレイ、有機ＥＬディスプレイ、電子ペーパー等を挙げることができる。 Such a display device is not particularly limited, and examples thereof include a liquid crystal display, an organic EL display, and electronic paper.

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.

〔実施例１〕
実施例１の薄膜トランジスタは、前出の「２．薄膜トランジスタの製造方法」の項で説明した方法に従って作成した。具体的には、まず、厚みが０．７ｍｍのガラス基板上に、ベースコート膜として、窒化シリコン膜（厚み１００ｎｍ）および酸化シリコン膜（厚み２００ｎｍ）の順に、従来公知のプラズマＣＶＤ法を用いて成膜した。 [Example 1]
The thin film transistor of Example 1 was prepared according to the method described in the above section “2. Thin film transistor manufacturing method”. Specifically, first, a silicon nitride film (thickness 100 nm) and a silicon oxide film (thickness 200 nm) are sequentially formed on a glass substrate having a thickness of 0.7 mm as a base coat film by using a conventionally known plasma CVD method. Filmed.

次いで、トランジスタの動作層となる非晶質シリコン膜を、５０ｎｍの厚みになるように従来公知のプラズマＣＶＤ法を用いて成膜した。 Next, an amorphous silicon film serving as an operation layer of the transistor was formed using a conventionally known plasma CVD method so as to have a thickness of 50 nm.

次いで、成膜した非晶質シリコン膜を、フォトリソグラフィによってエッチングし、トランジスタの島状のシリコン層を形成した。このとき、島状のシリコン層の端部は、基板に対して４５度の傾斜角を有するように形成した。 Next, the formed amorphous silicon film was etched by photolithography to form an island-shaped silicon layer of the transistor. At this time, the end portion of the island-shaped silicon layer was formed to have an inclination angle of 45 degrees with respect to the substrate.

次いで、パターニングした島状のシリコン層のソースドレイン方向に平行にレーザ光を走査し、非晶質シリコン膜を結晶化した。このとき、エキシマレーザを用いて、パルス発振レーザ光を線状にビーム成形して照射した。レーザ光の照射方法としては、１回のレーザ光の照射によって結晶化される領域の面積が、９０％程度オーバーラップするようにレーザ光を走査させて結晶化を行った。 Next, laser light was scanned in parallel to the source / drain direction of the patterned island-shaped silicon layer to crystallize the amorphous silicon film. At this time, pulsed laser light was linearly shaped and irradiated using an excimer laser. As the laser beam irradiation method, crystallization was performed by scanning the laser beam so that the area of the region to be crystallized by one laser beam irradiation overlaps by about 90%.

次いで、結晶化された島状のシリコン層が形成された基板に、ゲート絶縁膜（厚み８０ｎｍ）、ゲート電極（厚み２００ｎｍ）の順に形成し、さらに、ソース領域およびドレイン領域に不純物（具体的にはリン（Ｐ））を従来公知のイオンドーピング法によってドーピングした。その上に、層間絶縁膜を成膜し、層間絶縁膜にコンタクトホールを形成してソース電極およびドレイン電極を接続して、実施例１の薄膜トランジスタを完成した。 Next, a gate insulating film (thickness: 80 nm) and a gate electrode (thickness: 200 nm) are formed in this order on the substrate on which the crystallized island-shaped silicon layer is formed, and impurities (specifically, in the source region and the drain region) Was doped with phosphorus (P) by a conventionally known ion doping method. An interlayer insulating film was formed thereon, contact holes were formed in the interlayer insulating film, and source and drain electrodes were connected to complete the thin film transistor of Example 1.

〔実施例２〕
実施例２の薄膜トランジスタは、非晶質シリコン層の結晶化の際に、ＣＷ（ＣｏｎｔｉｎｕｏｕｓＷａｖｅ）固体レーザから出射された、波長５３２ｎｍの連続発振レーザ光を線状にビーム成形して照射し、結晶化された島状のシリコン層全体に不純物をドーピングし、その上にゲート絶縁膜を成膜した以外は、実施例１と同様の方法で作成した。実施例２のレーザ光の照射方法としては、基板面にレーザを照射しながら、ステージを４００ｍｍ／ｓｅｃの速度で一定方向に走査させて結晶化を行った。 [Example 2]
The thin film transistor of Example 2 is formed by linearly beam-forming and irradiating a continuous wave laser beam having a wavelength of 532 nm emitted from a CW (Continuous Wave) solid-state laser when crystallizing an amorphous silicon layer. It was created in the same manner as in Example 1 except that the entire island-shaped silicon layer was doped with impurities and a gate insulating film was formed thereon. As a method of irradiating laser light in Example 2, crystallization was performed by scanning the stage in a constant direction at a speed of 400 mm / sec while irradiating the surface of the substrate with laser.

〔比較例１〕
比較例１の薄膜トランジスタは、特許文献１に記載される従来公知の薄膜トランジスタの製造方法に従って作成した。具体的には、まず、厚みが０．７ｍｍのガラス基板上に、ベースコート膜として、窒化シリコン膜（厚み１００ｎｍ）および酸化シリコン膜（厚み２００ｎｍ）の順に、従来公知のプラズマＣＶＤ法を用いて成膜した。次いで、トランジスタの動作層となる非晶質シリコン膜を、５０ｎｍの厚みになるように従来公知のプラズマＣＶＤ法を用いて成膜した。 [Comparative Example 1]
The thin film transistor of Comparative Example 1 was prepared according to a conventionally known thin film transistor manufacturing method described in Patent Document 1. Specifically, first, a silicon nitride film (thickness 100 nm) and a silicon oxide film (thickness 200 nm) are sequentially formed on a glass substrate having a thickness of 0.7 mm as a base coat film by using a conventionally known plasma CVD method. Filmed. Next, an amorphous silicon film serving as an operation layer of the transistor was formed using a conventionally known plasma CVD method so as to have a thickness of 50 nm.

次いで、エキシマレーザを用いて波長３０８ｎｍレーザ光を照射し、非晶質シリコン膜の結晶化を行った。 Next, laser light with a wavelength of 308 nm was irradiated using an excimer laser to crystallize the amorphous silicon film.

次いで、基板全面にしきい値制御用の不純物（具体的にはホウ素（Ｂ））を従来公知のイオンドーピング法によってドーピングした。このとき、不純物の分布は、表面から中央部近辺に濃度のピークがくるように設定した。 Next, an impurity for threshold control (specifically, boron (B)) was doped on the entire surface of the substrate by a conventionally known ion doping method. At this time, the distribution of impurities was set so that the concentration peak came from the surface to the vicinity of the center.

次いで、フォトリソグラフィによってトランジスタの島状のシリコン層を形成した。このとき、島状のシリコン層の端部は、基板に対して６０度の傾斜角を有するように形成した。 Next, an island-shaped silicon layer of the transistor was formed by photolithography. At this time, the end portion of the island-shaped silicon layer was formed to have an inclination angle of 60 degrees with respect to the substrate.

次いで、結晶化された島状のシリコン層が形成された基板に、ゲート絶縁膜（厚み８０ｎｍ）、ゲート電極（厚み２００ｎｍ）の順に形成し、さらに、ソース領域およびドレイン領域に不純物（具体的にはリン（Ｐ））を従来公知のイオンドーピング法によってドーピングした。その上に、層間絶縁膜を成膜し、層間絶縁膜にコンタクトホールを形成してソース電極およびドレイン電極を接続して、比較例１の薄膜トランジスタを完成した。 Next, a gate insulating film (thickness: 80 nm) and a gate electrode (thickness: 200 nm) are formed in this order on the substrate on which the crystallized island-shaped silicon layer is formed, and impurities (specifically, in the source region and the drain region) Was doped with phosphorus (P) by a conventionally known ion doping method. An interlayer insulating film was formed thereon, contact holes were formed in the interlayer insulating film, and a source electrode and a drain electrode were connected to complete the thin film transistor of Comparative Example 1.

（薄膜トランジスタの特性）
比較例１の薄膜トランジスタでは、島状のシリコン層のすべての領域において同じ結晶性を有している。さらに、島状のシリコン層の端部の不純物濃度が中央部と比較して低くなっているため、端部がしきい値電圧の低い寄生トランジスタとして働く。その結果として、Ｖｇ−Ｉｄ特性に異常が生じる。 (Characteristics of thin film transistors)
The thin film transistor of Comparative Example 1 has the same crystallinity in all regions of the island-shaped silicon layer. Furthermore, since the impurity concentration at the end of the island-like silicon layer is lower than that at the center, the end serves as a parasitic transistor having a low threshold voltage. As a result, abnormality occurs in the Vg-Id characteristic.

一方、実施例１の薄膜トランジスタでは、端部の結晶粒径が中央部の結晶粒径よりも小さくなっている。このため、端部のしきい値電圧は、中央部のしきい値電圧よりも高くなり、不純物濃度差と相殺して特性異常が改善された。その結果として、実施例１の薄膜トランジスタは、コブの無い良好なＶｇ−Ｉｄ特性を有していた。 On the other hand, in the thin film transistor of Example 1, the crystal grain size at the end is smaller than the crystal grain size at the center. For this reason, the threshold voltage at the end portion is higher than the threshold voltage at the central portion, canceling out the impurity concentration difference and improving the characteristic abnormality. As a result, the thin film transistor of Example 1 had good Vg-Id characteristics without bumps.

また、実施例２の薄膜トランジスタでは、島状のシリコン層の中央部には、結晶性に優れたラテラル成長結晶が形成されていた。一方、島状のシリコン層の端部は、結晶性の劣る粒状結晶となっていた。その結果として、実施例２の薄膜トランジスタは、コブの無い良好なＶｇ−Ｉｄ特性を有していた。 In the thin film transistor of Example 2, a laterally grown crystal having excellent crystallinity was formed at the center of the island-shaped silicon layer. On the other hand, the end portion of the island-like silicon layer was a granular crystal having poor crystallinity. As a result, the thin film transistor of Example 2 had good Vg-Id characteristics without bumps.

さらに、実施例２の薄膜トランジスタにおいては、島状のシリコン層の中央部には結晶性に優れたラテラル結晶が形成されているため、島状のシリコン層の中央部が粒状結晶から形成されている実施例１の薄膜トランジスタと比較して、高いトランジスタ性能を得ることができた。 Furthermore, in the thin film transistor of Example 2, since a lateral crystal having excellent crystallinity is formed at the center of the island-shaped silicon layer, the center of the island-shaped silicon layer is formed from a granular crystal. Compared with the thin film transistor of Example 1, high transistor performance could be obtained.

本発明によれば、良好なＶｇ−Ｉｄ特性を有する薄膜トランジスタを実現することができる。そのため、本発明にかかる薄膜トランジスタは、ＣＭＯＳ回路、アクティブマトリクス基板、アクティブマトリクス型液晶表示装置などの種々の装置に広く適用できる。したがって、本発明にかかる発明は、薄膜トランジスタを用いる各種電子機器産業において幅広く利用することが可能である。 According to the present invention, a thin film transistor having good Vg-Id characteristics can be realized. Therefore, the thin film transistor according to the present invention can be widely applied to various devices such as a CMOS circuit, an active matrix substrate, and an active matrix liquid crystal display device. Therefore, the invention according to the present invention can be widely used in various electronic equipment industries using thin film transistors.

２１半導体層
２１ａ中央部
２１ｂ端部
２２ゲート電極
２３ソース電極
２４ドレイン電極
２５基板
３１半導体層
３１ａ中央部
３１ｂ端部
３２ゲート電極
３３ソース電極
３４ドレイン電極
３５基板 21 Semiconductor layer 21a Central part 21b End part 22 Gate electrode 23 Source electrode 24 Drain electrode 25 Substrate 31 Semiconductor layer 31a Central part 31b End part 32 Gate electrode 33 Source electrode 34 Drain electrode 35 Substrate

Claims

A thin film transistor including an island-shaped semiconductor layer formed on a substrate and having a channel region, a source region, and a drain region,
The island-shaped semiconductor layer has a central portion having a substantially flat upper surface, and an end portion having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate,
A thin film transistor, wherein a semiconductor included in the central portion of the island-shaped semiconductor layer has a crystal grain size larger than that of a semiconductor included in the end portion.

A thin film transistor including an island-shaped semiconductor layer formed on a substrate and having a channel region, a source region, and a drain region,
The island-shaped semiconductor layer has a central portion having a substantially flat upper surface, and an end portion having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate,
The semiconductor included in the central portion of the island-shaped semiconductor layer has a larger crystal grain size than the semiconductor included in the end portion,
The thin film transistor, wherein the central portion of the island-shaped semiconductor layer includes a lateral crystal semiconductor grown in a direction substantially parallel to a channel length direction from the source region to the drain region of the thin film transistor.

A thin film transistor including an island-shaped semiconductor layer formed on a substrate and having a channel region, a source region, and a drain region,
The island-shaped semiconductor layer has a central portion having a substantially flat upper surface, and an end portion having an inclination angle greater than 0 degree and 90 degrees or less with respect to the substrate,
The thin film transistor, wherein the central portion of the island-shaped semiconductor layer includes a polycrystalline semiconductor and the end portion includes an amorphous semiconductor.

4. The central part of the island-shaped semiconductor layer includes a lateral crystal semiconductor grown in a direction substantially parallel to a channel length direction from the source region to the drain region of the thin film transistor. Thin film transistor.

5. The thin film transistor according to claim 1, wherein the semiconductor layer is a silicon layer.

A method of manufacturing a thin film transistor including an island-shaped semiconductor layer formed on a substrate and having a channel region, a source region, and a drain region,
The amorphous semiconductor film formed on the substrate is etched so that the island-shaped semiconductor has a central portion having a substantially flat upper surface and an end portion having an inclination angle of 90 degrees or less with respect to the substrate. An etching step to form a layer;
And a crystallization step of crystallizing the island-shaped semiconductor layer by irradiating the formed island-shaped semiconductor layer with laser light having a wavelength of 470 nm to 720 nm. Production method.

7. The method of manufacturing a thin film transistor according to claim 6, wherein in the crystallization step, laser light is scanned in a direction substantially parallel to a semiconductor channel length direction from the source region to the drain region.

8. The method of manufacturing a thin film transistor according to claim 6, wherein the crystallization step is a step of irradiating laser light that continuously vibrates.

The method of manufacturing a thin film transistor according to claim 6, wherein the semiconductor layer is a silicon layer.

A display device comprising the thin film transistor according to claim 1.

The display device according to claim 10, wherein the display device is a liquid crystal display or an organic EL display.