JP2011204985A

JP2011204985A - Method of manufacturing semiconductor device

Info

Publication number: JP2011204985A
Application number: JP2010072333A
Authority: JP
Inventors: Nobuyoshi Kosaka; 宜吉小坂
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-03-26
Filing date: 2010-03-26
Publication date: 2011-10-13

Abstract

【課題】ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保する。
【解決手段】半導体基板１０の上に、エッチングストッパー膜１７、第１の層間絶縁膜１８及び第２の層間絶縁膜１９を順次形成する。次に、第１，第２の層間絶縁膜１８，１９を貫通し、且つ、エッチングストッパー膜１７を露出する第１のホール２３を形成する。次に、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜１９における第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成する。次に、第１の変質層２５を除去して、第２のホール２７を形成する。次に、エッチングストッパー膜１７における第２のホール２７に露出する部分を除去して、第１のコンタクトホール２９を形成する。次に、第１のコンタクトホール２９に、第１のコンタクトプラグ３２Ａを形成する。
【選択図】図３A contact width between a gate electrode and a first contact plug is sufficiently secured.
An etching stopper film, a first interlayer insulating film, and a second interlayer insulating film are sequentially formed on a semiconductor substrate. Next, a first hole 23 that penetrates the first and second interlayer insulating films 18 and 19 and exposes the etching stopper film 17 is formed. Next, the exposed portion of the second interlayer insulating film 19 exposed to the side wall of the first hole 23 is altered by plasma treatment using plasma containing oxygen gas to form the first altered layer 25. Next, the first altered layer 25 is removed to form a second hole 27. Next, a portion exposed to the second hole 27 in the etching stopper film 17 is removed, and a first contact hole 29 is formed. Next, the first contact plug 32 </ b> A is formed in the first contact hole 29.
[Selection] Figure 3

Description

本発明は、半導体装置の製造方法に関し、特に、ゲート電極及びソース・ドレイン領域と接続するコンタクトプラグを有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a contact plug connected to a gate electrode and source / drain regions.

ＶＬＳＩの集積度の向上に伴い、微細加工技術に対する要求は、益々厳しくなってきている。例えば、リソグラフィにより、レジストに開口部を形成し、開口部が形成されたレジストパターンをマスクとして、エッチングにより、コンタクトホールを形成する場合、コンタクトホールの底面の底面幅を、レジストパターンの開口部の開口幅よりも小さくすることが要求されている。 As the integration degree of VLSI increases, the demand for microfabrication technology has become increasingly severe. For example, in the case where an opening is formed in a resist by lithography, and a contact hole is formed by etching using the resist pattern in which the opening is formed as a mask, the bottom width of the bottom surface of the contact hole is set to the width of the opening of the resist pattern. It is required to be smaller than the opening width.

そこで、コンタクトホールの底面の底面幅を、レジストパターンの開口部の開口幅よりも小さくする技術として、特許文献１に記載の技術が提案されている。特許文献１に記載の技術では、多層レジストプロセスにより、コンタクトホールを形成する。 Therefore, a technique described in Patent Document 1 has been proposed as a technique for making the bottom surface width of the bottom surface of the contact hole smaller than the opening width of the opening of the resist pattern. In the technique described in Patent Document 1, contact holes are formed by a multilayer resist process.

以下に、従来の半導体装置の製造方法について、図１０(a) 〜(c) 及び図１１(a) 〜(b) を参照しながら説明する。図１０(a) 〜図１１(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 A conventional method for manufacturing a semiconductor device will be described below with reference to FIGS. 10 (a) to 10 (c) and FIGS. 11 (a) to 11 (b). FIG. 10A to FIG. 11B are cross-sectional views in the gate length direction showing the conventional method of manufacturing a semiconductor device in the order of steps.

まず、図１０(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた活性領域１００ａ，１００ｂを形成する。その後、活性領域１００ａ，１００ｂの上に、ゲート絶縁膜１０２ａ，１０２ｂ及びゲート電極１０３ａ，１０３ｂを順次形成する。その後、ゲート電極１０３ａ，１０３ｂの側面の上に、内側サイドウォール１０４ａ，１０４ｂ及び外側サイドウォール１０５ａ，１０５ｂを有するサイドウォール１０５Ａ，１０５Ｂを形成する。その後、活性領域１００ａ，１００ｂにおけるサイドウォール１０５Ａ，１０５Ｂの外側方下に、ソース・ドレイン領域１０６ａ，１０６ｂを形成する。 First, as shown in FIG. 10A, an element isolation region 101 is formed on the semiconductor substrate 100. Thereby, active regions 100 a and 100 b surrounded by the element isolation region 101 are formed in the semiconductor substrate 100. Thereafter, gate insulating films 102a and 102b and gate electrodes 103a and 103b are sequentially formed on the active regions 100a and 100b. Thereafter, sidewalls 105A and 105B having inner sidewalls 104a and 104b and outer sidewalls 105a and 105b are formed on the side surfaces of the gate electrodes 103a and 103b. Thereafter, source / drain regions 106a and 106b are formed on the outer sides of the sidewalls 105A and 105B in the active regions 100a and 100b.

次に、図１０(b) に示すように、半導体基板１００上の全面に、エッチングストッパー膜１０７を形成する。その後、エッチングストッパー膜１０７の上に、層間絶縁膜１０８を形成する。 Next, as shown in FIG. 10B, an etching stopper film 107 is formed on the entire surface of the semiconductor substrate 100. Thereafter, an interlayer insulating film 108 is formed on the etching stopper film 107.

次に、図１０(c) に示すように、層間絶縁膜１０８の上に、下層レジスト１０９Ａ、中間層レジスト１０９Ｂ及び上層レジストを形成する。その後、リソグラフィにより、上層レジストに、第１の開口部１１０及び第２の開口部１１１を形成する。これにより、第１，第２の開口部１１０，１１１が形成された上層レジストパターン１０９ｃを形成する。このようにして、層間絶縁膜１０８の上に、下層レジスト１０９Ａ、中間層レジスト１０９Ｂ及び上層レジストパターン１０９ｃが順次積層されてなる多層構造のレジストパターン１０９を形成する。 Next, as shown in FIG. 10C, a lower layer resist 109A, an intermediate layer resist 109B, and an upper layer resist are formed on the interlayer insulating film. Thereafter, the first opening 110 and the second opening 111 are formed in the upper resist by lithography. Thereby, an upper resist pattern 109c in which the first and second openings 110 and 111 are formed is formed. In this manner, a resist pattern 109 having a multilayer structure in which the lower layer resist 109A, the intermediate layer resist 109B, and the upper layer resist pattern 109c are sequentially stacked is formed on the interlayer insulating film.

次に、図１１(a) に示すように、上層レジストパターン１０９ｃをマスクとして、中間層レジスト１０９Ｂ、下層レジスト１０９Ａ及び層間絶縁膜１０８に対して、エッチングを順次行う。これにより、層間絶縁膜１０８を貫通し、且つ、エッチングストッパー膜１０７を露出する第１，第２のホールを形成する。 Next, as shown in FIG. 11A, the intermediate layer resist 109B, the lower layer resist 109A, and the interlayer insulating film 108 are sequentially etched using the upper layer resist pattern 109c as a mask. Thus, first and second holes that penetrate the interlayer insulating film 108 and expose the etching stopper film 107 are formed.

その後、アッシング処理又は洗浄処理により、下層レジスト１０９Ａを除去する。 Thereafter, the lower layer resist 109A is removed by ashing or cleaning.

その後、エッチングにより、第１，第２のホールに露出するエッチングストッパー膜１０７を除去する。これにより、層間絶縁膜１０８及びエッチングストッパー膜１０７を貫通し、且つ、ゲート電極１０３ａの上面及びソース・ドレイン領域１０６ａの表面を露出する第１のコンタクトホール１１２を形成する。それと共に、層間絶縁膜１０８及びエッチングストッパー膜１０７を貫通し、且つ、ソース・ドレイン領域１０６ｂの表面を露出する第２のコンタクトホール１１３を形成する。 Thereafter, the etching stopper film 107 exposed in the first and second holes is removed by etching. As a result, a first contact hole 112 that penetrates the interlayer insulating film 108 and the etching stopper film 107 and exposes the upper surface of the gate electrode 103a and the surface of the source / drain region 106a is formed. At the same time, a second contact hole 113 that penetrates the interlayer insulating film 108 and the etching stopper film 107 and exposes the surface of the source / drain region 106b is formed.

次に、図１１(b) に示すように、第１，第２のコンタクトホール１１２，１１３内に、バリアメタル膜１１４ａ，１１４ｂを介して、金属膜１１５ａ，１１５ｂが埋め込まれてなる第１，第２のコンタクトプラグ１１５Ａ，１１５Ｂを形成する。 Next, as shown in FIG. 11B, the first and second contact holes 112 and 113 are filled with metal films 115a and 115b via barrier metal films 114a and 114b, respectively. Second contact plugs 115A and 115B are formed.

以上のようにして、従来の半導体装置を製造する。 As described above, a conventional semiconductor device is manufactured.

特開２００９−７６５５５号公報JP 2009-76555 A

しかしながら、従来の半導体装置では、以下に示す問題がある。この問題について、図１２及び図１３を参照しながら説明する。図１２及び図１３は、従来の半導体装置の構成を示す図である。図１２及び図１３の各々において、上側に、平面図を示し、下側に、断面図を示す。ここで、便宜上、平面図は矩形で示しているが、実際にはパターンのコーナー部は加工により丸みを帯びている。具体的には、図１２及び図１３に示す断面図は、それぞれ、平面図に示すXII-XII線及びXIII-XIII線のそれぞれにおける断面図である。なお、図１２〜図１３において、ゲート電極及び第１，第２のコンタクトプラグ等は、その配置関係（特にゲート電極と第１のコンタクトプラグの重なりや、ゲート電極と第２のコンタクトプラグの離間している位置関係）を示すためのものであり、各々の寸法や大小関係等は、実際と異なる。また、便宜上、図１２において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。同様に、図１３において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。 However, the conventional semiconductor device has the following problems. This problem will be described with reference to FIGS. 12 and 13 are diagrams showing the configuration of a conventional semiconductor device. In each of FIGS. 12 and 13, a plan view is shown on the upper side, and a cross-sectional view is shown on the lower side. Here, for convenience, the plan view is shown as a rectangle, but the corner portion of the pattern is actually rounded by processing. Specifically, the cross-sectional views shown in FIGS. 12 and 13 are cross-sectional views taken along lines XII-XII and XIII-XIII, respectively, shown in plan views. In FIGS. 12 to 13, the gate electrode and the first and second contact plugs are arranged in relation to each other (particularly, the overlap between the gate electrode and the first contact plug, the separation between the gate electrode and the second contact plug). Positional relationship), and each dimension, size relationship, and the like are different from actual ones. For convenience, in FIG. 12, the planar shape of the first contact plug is shown as a rectangular shape having the same width at the left end and the width at the right end. However, the sectional shape of the first contact plug is a tapered shape. Strictly speaking, the width at the left end is different from the width at the right end. Similarly, in FIG. 13, the planar shape of the first contact plug is shown as a rectangular shape having the same width at the left end and the width at the right end, but the cross-sectional shape of the first contact plug is a tapered shape. Strictly speaking, the width at the left end is different from the width at the right end.

例えば４５ｎｍ以細のデザインルールの場合、第２のコンタクトプラグの底面の底面幅（図１２，１３：Ｙ参照）は、例えば６０ｎｍであることが望ましい。底面幅は、ゲート長方向の幅である。第１のコンタクトプラグの仮想幅（図１３：Ｚ参照）は、例えば７０ｎｍであることが望ましい。仮想幅は、ゲート幅方向の幅である。 For example, in the case of a design rule of 45 nm or less, the bottom surface width (see Y in FIGS. 12 and 13) of the second contact plug is desirably 60 nm, for example. The bottom surface width is the width in the gate length direction. The virtual width (see Z in FIG. 13) of the first contact plug is desirably 70 nm, for example. The virtual width is a width in the gate width direction.

ゲート長方向のリソグラフィの解像限界は、８０ｎｍである。このため、第２のコンタクトプラグの底面の底面幅を、所望の幅、即ち、６０ｎｍにするには、図１１(a) に示す工程において、第２のコンタクトホール１１３の形状を、テーパー形状とし、第２のコンタクトホール１１３の底面の底面幅を、８０ｎｍから２０ｎｍだけ縮小して６０ｎｍにする必要がある。 The resolution limit of lithography in the gate length direction is 80 nm. Therefore, in order to set the bottom surface width of the bottom surface of the second contact plug to a desired width, that is, 60 nm, the shape of the second contact hole 113 is tapered in the step shown in FIG. The bottom surface width of the second contact hole 113 needs to be reduced from 80 nm to 20 nm to 60 nm.

そこで、仮に、エッチング条件を、第２のコンタクトホールの底面の底面幅を、２０ｎｍだけ縮小するエッチング条件とし、エッチングにより、第１，第２のコンタクトホールを形成した場合、第１のコンタクトホールの仮想幅が、第２のコンタクトホールの底面の底面幅と同様に、２０ｎｍだけ縮小される。 Accordingly, if the etching conditions are such that the bottom surface width of the bottom surface of the second contact hole is reduced by 20 nm, and the first and second contact holes are formed by etching, The virtual width is reduced by 20 nm, similar to the bottom width of the bottom surface of the second contact hole.

ゲート幅方向のリソグラフィの解像限界は、８５ｎｍである。このため、第１のコンタクトホールの仮想幅が、８５ｎｍから２０ｎｍだけ縮小されて６５ｎｍになり、所望の幅、即ち、７０ｎｍにすることができない。 The resolution limit of lithography in the gate width direction is 85 nm. For this reason, the virtual width of the first contact hole is reduced from 85 nm to 20 nm to 65 nm, and the desired width, that is, 70 nm cannot be achieved.

このため、接触幅（図１２，図１３：Ｘ参照）が小さくなり、充分な接触幅を確保することができず、ゲート電極と第１のコンタクトプラグとの接触不良を招く。接触幅は、ゲート電極２００ａ，２００ｂと第１のコンタクトプラグ２０１ａ，２０１ｂとが接触するゲート幅方向の幅である。 For this reason, the contact width (see FIGS. 12 and 13: X) is reduced, and a sufficient contact width cannot be ensured, resulting in poor contact between the gate electrode and the first contact plug. The contact width is a width in the gate width direction in which the gate electrodes 200a and 200b and the first contact plugs 201a and 201b are in contact with each other.

このように、半導体装置の微細化に伴い、第２のコンタクトホールの底面の底面幅を、比較的小さい幅にすることが求められる一方、半導体装置が微細化されることがあっても、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分な幅にすることが求められる。ここで、「充分な幅」とは、ゲート電極と第１のコンタクトプラグとの接触不良を招かない幅をいう。 As described above, as the semiconductor device is miniaturized, the bottom surface width of the bottom surface of the second contact hole is required to be relatively small. On the other hand, even if the semiconductor device is miniaturized, the gate It is required that the contact width between the electrode and the first contact plug be a sufficient width. Here, “sufficient width” refers to a width that does not cause contact failure between the gate electrode and the first contact plug.

従来では、上述の通り、第２のコンタクトホールの底面の底面幅を、所望の幅（比較的小さい幅）にした場合、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、所望の幅（充分な幅）にすることができない。その反対に、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、所望の幅（充分な幅）にした場合、第２のコンタクトホールの底面の底面幅を、所望の幅（比較的小さい幅）にすることができない。 Conventionally, as described above, when the bottom surface width of the second contact hole is set to a desired width (relatively small width), the contact width between the gate electrode and the first contact plug is set to a desired value. It cannot be made wide (sufficient width). On the contrary, when the contact width between the gate electrode and the first contact plug is set to a desired width (sufficient width), the bottom width of the bottom surface of the second contact hole is set to the desired width (relatively). It cannot be made smaller.

なお、第１のコンタクトプラグの仮想幅を、６５ｎｍから７０ｎｍ（即ち、所望の幅）に拡げる為に、図１０(c) に示す工程において、第１の開口部１１０のゲート幅方向の開口幅を、８５ｎｍ（リソグラフィの解像限界）から９０ｎｍに拡げる手段が考えられる。しかしながら、第１の開口部のゲート幅方向の開口幅を拡げると、ゲート幅方向に隣り合う第１の開口部同士が接触する虞がある。例えば、図１２及び図１３に示すように、第１のコンタクトプラグ２０１ｂと対応する第１の開口部と、第１のコンタクトプラグ２０１ａと対応する第１の開口部とが接触する虞がある。 In order to increase the virtual width of the first contact plug from 65 nm to 70 nm (that is, a desired width), the opening width of the first opening 110 in the gate width direction in the step shown in FIG. Can be considered to extend from 85 nm (lithographic resolution limit) to 90 nm. However, if the opening width in the gate width direction of the first opening is increased, the first openings adjacent in the gate width direction may come into contact with each other. For example, as shown in FIGS. 12 and 13, there is a possibility that the first opening corresponding to the first contact plug 201b and the first opening corresponding to the first contact plug 201a come into contact with each other.

前記に鑑み、本発明の目的は、ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保することである。 In view of the above, an object of the present invention is to ensure a sufficient contact width between the gate electrode and the first contact plug.

前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における活性領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、ゲート電極の側面の上にサイドウォールを形成する工程（ｂ）と、活性領域におけるサイドウォールの外側方下に、ソース・ドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に、エッチングストッパー膜、第１の層間絶縁膜及び第２の層間絶縁膜を順次形成する工程（ｄ）と、第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、且つ、エッチングストッパー膜を露出する第１のホールを形成する工程（ｅ）と、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成する工程（ｆ）と、第１の変質層を除去して、第２のホールを形成する工程（ｇ）と、エッチングストッパー膜における第２のホールに露出する部分を除去して、第１のコンタクトホールを形成する工程（ｈ）と、第１のコンタクトホールに、第１のコンタクトプラグを形成する工程（ｉ）とを備えることを特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step (a) of sequentially forming a gate insulating film and a gate electrode on an active region in a semiconductor substrate, and a step on the side surface of the gate electrode. (B) forming a sidewall on the semiconductor substrate, (c) forming a source / drain region on the outside of the sidewall in the active region, and after the step (c), on the semiconductor substrate, A step (d) of sequentially forming an etching stopper film, a first interlayer insulating film, and a second interlayer insulating film; and penetrating the first interlayer insulating film and the second interlayer insulating film; By the step (e) of forming the exposed first hole and the plasma treatment using the plasma containing oxygen gas, the portion exposed to the side wall of the first hole in the second interlayer insulating film is altered, and the first Forming the altered layer (f), removing the first altered layer to form the second hole (g), and removing the portion of the etching stopper film exposed to the second hole. And a step (h) of forming a first contact hole and a step (i) of forming a first contact plug in the first contact hole.

本発明に係る半導体装置の製造方法によると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成した後、第１の変質層を除去して、第２のホールを形成する。これにより、第２のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）を、第１のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）よりも、第１の変質層の変質深さの２倍分だけ大きくすることができる。このため、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分に確保することができるので、ゲート電極と第１のコンタクトプラグとの接触不良を抑制することができる。 According to the method for manufacturing a semiconductor device of the present invention, the portion exposed to the side wall of the first hole in the second interlayer insulating film is altered by plasma treatment using plasma containing oxygen gas, and the first alteration is performed. After forming the layer, the first altered layer is removed to form a second hole. Thus, the opening width of the portion formed in the second interlayer insulating film in the second hole (hereinafter referred to as “upper opening width”) is the portion formed in the second interlayer insulating film in the first hole. The opening width of the first deteriorated layer (hereinafter referred to as “upper opening width”) can be increased by twice the altered depth of the first affected layer. For this reason, a sufficient contact width between the gate electrode and the first contact plug can be ensured, so that contact failure between the gate electrode and the first contact plug can be suppressed.

本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２の層間絶縁膜の上に、第１の開口部を有するレジストパターンを形成する工程（ｅ１）と、エッチングにより、レジストパターンをマスクとして、第１の開口部と対応する第１のホールを形成する工程（ｅ２）とを含み、工程（ｆ）は、プラズマ処理により、レジストパターンを除去する工程を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the step (e) includes a step (e1) of forming a resist pattern having a first opening on the second interlayer insulating film, and a resist pattern by etching. And a step (e2) of forming a first hole corresponding to the first opening by using as a mask, and step (f) preferably includes a step of removing the resist pattern by plasma treatment.

本発明に係る半導体装置の製造方法において、工程（ｇ）において、フッ化水素酸液を用いた洗浄処理により、第１の変質層を除去することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step (g), it is preferable to remove the first deteriorated layer by a cleaning process using a hydrofluoric acid solution.

本発明に係る半導体装置の製造方法において、第１のコンタクトホールは、ゲート電極の上面及びソース・ドレイン領域の表面を露出するコンタクトホールであり、第１のコンタクトプラグは、ゲート電極及びソース・ドレイン領域と接続するシェアードコンタクトであることが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the first contact hole is a contact hole exposing the upper surface of the gate electrode and the surface of the source / drain region, and the first contact plug is formed of the gate electrode and the source / drain. A shared contact connected to the region is preferable.

本発明に係る半導体装置の製造方法において、工程（ｅ）は、第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、且つ、エッチングストッパー膜を露出する第３のホールを形成する工程を含み、工程（ｆ）は、プラズマ処理により、第２の層間絶縁膜における第３のホールの側壁に露出する部分を変質して、第２の変質層を形成する工程を含み、工程（ｇ）は、第２の変質層を除去して、第４のホールを形成する工程を含み、工程（ｈ）は、エッチングストッパー膜における第４のホールに露出する部分を除去して、第２のコンタクトホールを形成する工程を含み、工程（ｉ）は、第２のコンタクトホールに、第２のコンタクトプラグを形成する工程を含み、第２のコンタクトホールは、ソース・ドレイン領域の表面を露出するコンタクトホールであり、第２のコンタクトプラグは、ソース・ドレイン領域と接続するノーマルコンタクトであることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the step (e) includes a step of forming a third hole that penetrates the first interlayer insulating film and the second interlayer insulating film and exposes the etching stopper film. And the step (f) includes a step of altering a portion exposed to the sidewall of the third hole in the second interlayer insulating film by plasma treatment to form a second altered layer, and the step (g) ) Includes the step of removing the second deteriorated layer to form a fourth hole, and the step (h) includes removing the portion of the etching stopper film exposed to the fourth hole to obtain the second hole. A step of forming a contact hole, and step (i) includes a step of forming a second contact plug in the second contact hole, and the second contact hole exposes a surface of the source / drain region. Contact Is Le, the second contact plug is preferably a normal contact connecting the source and drain regions.

このようにすると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第３のホールの側壁に露出する部分のみを変質して、第２の変質層を形成した後、第２の変質層を除去して、第４のホールを形成する。これにより、第４のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）のみを、第３のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）よりも大きくする一方、第４のホールにおける第１の層間絶縁膜に形成された部分の開口幅（以下、「下側開口幅」という）を、第３のホールにおける第１の層間絶縁膜に形成された部分の開口幅（以下、「下側開口幅」という）と同じにすることができ、第４のホールの下側開口幅が、第３のホールの下側開口幅よりも大きくなることはない。このため、第２のコンタクトプラグの底面の底面幅を、所望の幅（比較的小さい幅）にすることができる。 In this case, after the second altered layer is formed by altering only the portion exposed to the side wall of the third hole in the second interlayer insulating film by the plasma treatment using the plasma containing oxygen gas, The second altered layer is removed to form a fourth hole. Thus, only the opening width of the portion formed in the second interlayer insulating film in the fourth hole (hereinafter referred to as “upper opening width”) is formed in the second interlayer insulating film in the third hole. The opening width of the portion formed in the first interlayer insulating film in the fourth hole (hereinafter referred to as “lower opening width”) is made larger than the opening width of the portion (hereinafter referred to as “upper opening width”). Can be made the same as the opening width of the portion formed in the first interlayer insulating film in the third hole (hereinafter referred to as “lower opening width”), and the lower opening width of the fourth hole is , It does not become larger than the lower opening width of the third hole. For this reason, the bottom face width of the bottom face of the second contact plug can be set to a desired width (relatively small width).

本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２の層間絶縁膜の上に、第１の開口部及び第２の開口部を有するレジストパターンを形成する工程（ｅ１）と、エッチングにより、レジストパターンをマスクとして、第１の開口部と対応する第１のホール、及び第２の開口部と対応する第３のホールを形成する工程（ｅ２）とを含み、工程（ｆ）は、プラズマ処理により、レジストパターンを除去する工程を含み、第２のコンタクトホールの底面の底面幅は、第２の開口部の開口幅よりも小さいことが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the step (e) includes a step (e1) of forming a resist pattern having a first opening and a second opening on the second interlayer insulating film. And (e2) forming a first hole corresponding to the first opening and a third hole corresponding to the second opening by etching using the resist pattern as a mask. ) Includes a step of removing the resist pattern by plasma treatment, and the bottom surface width of the second contact hole is preferably smaller than the opening width of the second opening.

本発明に係る半導体装置の製造方法において、第２の層間絶縁膜の比誘電率は、第１の層間絶縁膜の比誘電率よりも低いことが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the relative dielectric constant of the second interlayer insulating film is preferably lower than the relative dielectric constant of the first interlayer insulating film.

本発明に係る半導体装置の製造方法において、第２の層間絶縁膜は、比誘電率が２．５以上で且つ３．５以下の低誘電率膜であることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the second interlayer insulating film is preferably a low dielectric constant film having a relative dielectric constant of 2.5 or more and 3.5 or less.

本発明に係る半導体装置の製造方法において、第２の層間絶縁膜は、比誘電率が２．２以上で且つ２．８以下の多孔質低誘電率膜であることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the second interlayer insulating film is preferably a porous low dielectric constant film having a relative dielectric constant of 2.2 or more and 2.8 or less.

本発明に係る半導体装置の製造方法において、第１の層間絶縁膜の膜厚は、ゲート絶縁膜の膜厚とゲート電極の膜厚とを合計した合計膜厚と同じ、又は合計膜厚よりも小さく、工程（ｄ）において、第２の層間絶縁膜を、エッチングストッパー膜におけるゲート電極の上に形成された部分と接して形成することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the thickness of the first interlayer insulating film is the same as the total thickness obtained by adding the thickness of the gate insulating film and the thickness of the gate electrode, or more than the total thickness. In step (d), the second interlayer insulating film is preferably formed in contact with a portion of the etching stopper film formed on the gate electrode.

本発明に係る半導体装置の製造方法によると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成した後、第１の変質層を除去して、第２のホールを形成する。これにより、第２のホールの上側開口幅を、第１のホールの上側開口幅よりも、第１の変質層の変質深さの２倍分だけ大きくすることができる。このため、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分に確保することができるので、ゲート電極と第１のコンタクトプラグとの接触不良を抑制することができる。 According to the method for manufacturing a semiconductor device of the present invention, the portion exposed to the side wall of the first hole in the second interlayer insulating film is altered by plasma treatment using plasma containing oxygen gas, and the first alteration is performed. After forming the layer, the first altered layer is removed to form a second hole. Thereby, the upper opening width of the second hole can be made larger than the upper opening width of the first hole by twice the alteration depth of the first altered layer. For this reason, a sufficient contact width between the gate electrode and the first contact plug can be ensured, so that contact failure between the gate electrode and the first contact plug can be suppressed.

(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。(a)-(b) is sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention in process order. (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。(a)-(b) is sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention in process order. (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。(a)-(b) is sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention in process order. (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。(a)-(b) is sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention in process order. (a) 〜(b) は、本発明の一実施形態のその他の例に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。(a)-(b) is sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the other example of one Embodiment of this invention in order of a process. ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜の脱離ガスの強度を示すグラフである。It is a graph which shows the intensity | strength of the desorption gas of a SiOC film | membrane and a porous SiOC film | membrane. 本発明の一実施形態に係る半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すVII-VII線における断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the structure of the semiconductor device which concerns on one Embodiment of this invention, The figure shown above is a top view, The figure shown below is sectional drawing in the VII-VII line shown to this top view . 本発明の一実施形態に係る半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すVIII-VIII線における断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the structure of the semiconductor device which concerns on one Embodiment of this invention, The figure shown above is a top view, The figure shown below is sectional drawing in the VIII-VIII line shown to this top view . 本発明の一実施形態の変形例に係る半導体装置の構成を示す平面図である。It is a top view which shows the structure of the semiconductor device which concerns on the modification of one Embodiment of this invention. (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。(a)-(c) is sectional drawing of the gate length direction which shows the manufacturing method of the conventional semiconductor device in order of a process. (a) 〜(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。(a)-(b) is sectional drawing of the gate length direction which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すXII-XII線における断面図である。It is a figure which shows the structure of the conventional semiconductor device, the figure shown above is a top view, and the figure shown below is sectional drawing in the XII-XII line | wire shown in this top view. 従来の半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すXIII-XIII線における断面図である。It is a figure which shows the structure of the conventional semiconductor device, the figure shown above is a top view, and the figure shown below is sectional drawing in the XIII-XIII line | wire shown in this top view.

（一実施形態）
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜(b) 、図２(a) 〜(b) 、図３(a) 〜(b) 及び図４(a) 〜(b) を参照しながら説明する。図１(a) 〜図４(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (One embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 (a) to 1 (b), FIGS. Explanation will be made with reference to (a) to (b). FIG. 1A to FIG. 4B are cross-sectional views in the gate length direction showing the semiconductor device manufacturing method according to the embodiment of the present invention in the order of steps.

まず、図１(a) に示すように、半導体基板１０の上部に、素子分離領域１１を形成する。これにより、半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ａ，１０ｂを形成する。 First, as shown in FIG. 1A, an element isolation region 11 is formed on an upper portion of a semiconductor substrate 10. Thereby, active regions 10 a and 10 b surrounded by the element isolation region 11 are formed in the semiconductor substrate 10.

次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上の全面に、ゲート絶縁膜用膜を形成する。又は例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、活性領域１０ａ，１０ｂの上に、ゲート絶縁膜用膜を形成する。その後、ゲート絶縁膜用膜の上に、例えばポリシリコンからなるゲート電極用膜を形成する。その後、ゲート電極用膜の上に、レジストパターンを形成した後、レジストパターンをマスクとして、ゲート電極用膜及びゲート絶縁膜用膜を順次パターニングする。これにより、活性領域１０ａ，１０ｂの上に、ゲート絶縁膜１２ａ，１２ｂ及びゲート電極１３ａ，１３ｂを順次形成する。 Next, a gate insulating film is formed on the entire surface of the semiconductor substrate 10 by, eg, CVD (Chemical Vapor Deposition). Alternatively, a gate insulating film is formed on the active regions 10a and 10b by, for example, an ISSG (In-Situ Steam Generation) oxidation method. Thereafter, a gate electrode film made of, for example, polysilicon is formed on the gate insulating film. Then, after forming a resist pattern on the gate electrode film, the gate electrode film and the gate insulating film film are sequentially patterned using the resist pattern as a mask. Thereby, gate insulating films 12a and 12b and gate electrodes 13a and 13b are sequentially formed on the active regions 10a and 10b.

次に、例えばＣＶＤ法により、半導体基板１０上の全面に、内側サイドウォール用膜及び外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、異方性エッチングを順次行う。これにより、ゲート電極１３ａ，１３ｂの側面の上に、断面形状がＬ字状の内側サイドウォール１４ａ，１４ｂ、及び外側サイドウォール１５ａ，１５ｂを有するサイドウォール１５Ａ，１５Ｂを形成する。 Next, an inner side wall film and an outer side wall film are sequentially formed on the entire surface of the semiconductor substrate 10 by, eg, CVD. Thereafter, anisotropic etching is sequentially performed on the outer sidewall film and the inner sidewall film. Thereby, the side walls 15A and 15B having the inner side walls 14a and 14b having the L-shaped cross section and the outer side walls 15a and 15b are formed on the side surfaces of the gate electrodes 13a and 13b.

次に、イオン注入により、ゲート電極１３ａ，１３ｂ及びサイドウォール１５Ａ，１５Ｂをマスクとして、活性領域１０ａ，１０ｂに、導電型不純物を注入する。これにより、活性領域１０ａ，１０ｂにおけるサイドウォール１５Ａ，１５Ｂの外側方下に、ソース・ドレイン領域１６ａ，１６ｂを自己整合的に形成する。 Next, conductive impurities are implanted into the active regions 10a and 10b by ion implantation using the gate electrodes 13a and 13b and the sidewalls 15A and 15B as masks. As a result, the source / drain regions 16a and 16b are formed in a self-aligned manner on the outer sides of the sidewalls 15A and 15B in the active regions 10a and 10b.

次に、図１(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば窒化シリコン（ＳｉＮ）からなるエッチングストッパー膜１７を形成する。 Next, as shown in FIG. 1B, an etching stopper film 17 made of, for example, silicon nitride (SiN) is formed on the entire surface of the semiconductor substrate 10 by, eg, CVD.

その後、例えばＬＰ（Low Pressure）−ＣＶＤ法により、例えばテトラエトキソオキソシランを原料として、エッチングストッパー膜１７の上に、例えば膜厚が１００ｎｍのＴＥＯＳからなる第１の層間絶縁膜１８を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜１８を平坦化する。平坦化された第１の層間絶縁膜１８は、膜厚が、ゲート絶縁膜１２ａ，１２ｂの膜厚とゲート電極１３ａ，１３ｂの膜厚とを合計した合計膜厚と同じである。このように、エッチングストッパー膜１７におけるゲート電極１３ａ，１３ｂの上に形成された部分が露出されるように、第１の層間絶縁膜１８を形成する。 Thereafter, the first interlayer insulating film 18 made of, for example, TEOS having a film thickness of 100 nm is formed on the etching stopper film 17 by using, for example, LP (Low Pressure) -CVD, for example, using tetraethoxooxosilane as a raw material. . Thereafter, the first interlayer insulating film 18 is planarized by CMP (Chemical Mechanical Polishing). The planarized first interlayer insulating film 18 has the same film thickness as the total thickness of the gate insulating films 12a and 12b and the gate electrodes 13a and 13b. In this way, the first interlayer insulating film 18 is formed so that the portions of the etching stopper film 17 formed on the gate electrodes 13a and 13b are exposed.

その後、例えばプラズマＣＶＤ法により、例えば直鎖型分子構造を有するトリメチルシラン又はテトラメチルシランを原料として、第１の層間絶縁膜１８の上に、例えば膜厚が２００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１９を形成する。ＳｉＯＣ膜は、Ｓｉ_xＯ_yＣ_zで表される酸化シリコン系の膜であり、低誘電率膜である。ＳｉＯＣ膜は、有機・無機ハイブリッド膜と称される。ＳｉＯＣ膜の比誘電率は、２．５以上で且つ３．５以下であり、ＴＥＯＳ膜の比誘電率（３．９以上で且つ４以下）よりも低い。 After that, for example, by plasma CVD, using, for example, trimethylsilane or tetramethylsilane having a linear molecular structure as a raw material, a second interlayer made of SiOC having a thickness of, for example, 200 nm is formed on the first interlayer insulating film 18. An insulating film 19 is formed. The SiOC film is a silicon oxide film represented by Si _x O _y C _z and is a low dielectric constant film. The SiOC film is called an organic / inorganic hybrid film. The relative dielectric constant of the SiOC film is 2.5 or more and 3.5 or less, which is lower than that of the TEOS film (3.9 or more and 4 or less).

次に、図２(a) に示すように、第２の層間絶縁膜１９の上に、例えば膜厚が２００ｎｍの下層レジスト２０Ａを形成する。下層レジスト２０Ａの材料としては、例えば、炭素を含み芳香環を有する材料、具体的には例えば、ノボラック系の材料を用いる。 Next, as shown in FIG. 2A, a lower layer resist 20A having a thickness of, for example, 200 nm is formed on the second interlayer insulating film 19. As a material of the lower resist 20A, for example, a material containing carbon and having an aromatic ring, specifically, for example, a novolac material is used.

その後、下層レジスト２０Ａの上に、例えば膜厚が７０ｎｍの中間層レジスト２０Ｂを形成する。中間層レジスト２０Ｂの材料としては、例えば、シリコンを含む材料、具体的には例えば、シロキサン系の材料を用いる。 Thereafter, an intermediate layer resist 20B having a film thickness of, for example, 70 nm is formed on the lower layer resist 20A. As the material of the intermediate layer resist 20B, for example, a material containing silicon, specifically, for example, a siloxane-based material is used.

その後、中間層レジスト２０Ｂの上に、例えば膜厚が１５０ｎｍの上層レジストを形成する。上層レジストは、例えば、アクリル系ポリマーをベースとした化学増幅型レジストである。 Thereafter, an upper resist having a film thickness of, for example, 150 nm is formed on the intermediate resist 20B. The upper layer resist is, for example, a chemically amplified resist based on an acrylic polymer.

次に、リソグラフィにより、上層レジストに、ゲート電極及びソース・ドレイン領域と接続するシェアードコンタクト形成用（以下、ＳＣ形成用とする）第１の開口部２１、及びソース・ドレイン領域と接続するノーマルコンタクト形成用（以下、ＣＡ形成用とする）第２の開口部２２を形成する。これにより、ＳＣ用第１の開口部２１及びＣＡ用第２の開口部２２が形成された上層レジストパターン２０ｃを形成する。 Next, a first contact 21 for forming a shared contact (hereinafter referred to as SC formation) connected to the gate electrode and the source / drain region and a normal contact connected to the source / drain region are formed on the upper resist by lithography. A second opening 22 for forming (hereinafter referred to as CA forming) is formed. Thus, the upper resist pattern 20c in which the first SC opening 21 and the second CA opening 22 are formed is formed.

ここで、図示を省略するが、ＳＣ用第１の開口部２１は、その平面形状が、長方形状であり、その長辺方向の開口幅（言い換えれば、ゲート長方向の開口幅）Ｗ21は、例えば１８５ｎｍであり、その短辺方向の開口幅（言い換えれば、ゲート幅方向の開口幅）は、例えば８５ｎｍである。ＣＡ用第２の開口部２２は、その平面形状が、正方形状であり、そのゲート長方向の開口幅Ｗ22及びゲート幅方向の開口幅は、例えば８０ｎｍである。ＳＣ用第１，ＣＡ用第２の開口部２１，２２は、便宜上、矩形としているが、実際の加工後は、コーナー部は丸く形成されている。 Here, although not shown, the first opening portion 21 for SC has a rectangular planar shape, and the opening width in the long side direction (in other words, the opening width in the gate length direction) W21 is: For example, the opening width in the short side direction (in other words, the opening width in the gate width direction) is, for example, 85 nm. The second opening 22 for CA has a square planar shape, and the opening width W22 in the gate length direction and the opening width in the gate width direction are, for example, 80 nm. The SC first and second CA openings 21 and 22 are rectangular for convenience, but the corners are rounded after actual processing.

このようにして、第２の層間絶縁膜１９の上に、下層レジスト２０Ａ、中間層レジスト２０Ｂ及び上層レジストパターン２０ｃが順次積層されてなる多層構造のレジストパターン２０を形成する。 In this way, a resist pattern 20 having a multilayer structure in which the lower layer resist 20A, the intermediate layer resist 20B, and the upper layer resist pattern 20c are sequentially stacked is formed on the second interlayer insulating film 19.

次に、図２(b) に示すように、上層レジストパターン２０ｃをマスクとして、中間層レジスト２０Ｂ、下層レジスト２０Ａ、第２の層間絶縁膜１９及び第１の層間絶縁膜１８に対して、エッチングを順次行う。 Next, as shown in FIG. 2B, the intermediate layer resist 20B, the lower layer resist 20A, the second interlayer insulating film 19 and the first interlayer insulating film 18 are etched using the upper layer resist pattern 20c as a mask. Are performed sequentially.

具体的には、まず、例えば２周波ＲＩＥ（Reactive Ion Etching）方式のプラズマエッチング装置を用いて、中間層レジスト２０Ｂに対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＦ₄流量＝２００ｍｌ／ｍｉｎ（標準状態）、圧力：１０Ｐａ〜１５Ｐａ、上部電極のＲＦ電力：１０００Ｗ〜１２００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：５００Ｗ〜７００Ｗ（２ＭＨｚ）、下部温度（基板温度）：２０℃、エッチング時間：９０秒である。 Specifically, for example, etching is performed on the intermediate layer resist 20B under the following etching conditions using, for example, a two-frequency RIE (Reactive Ion Etching) plasma etching apparatus. Etching conditions are, for example, CF ₄ flow rate = 200 ml / min (standard state), pressure: 10 Pa to 15 Pa, upper electrode RF power: 1000 W to 1200 W (13.56 MHz), lower electrode RF power: 500 W to 700 W (2 MHz) ), Lower temperature (substrate temperature): 20 ° C., etching time: 90 seconds.

次に、下層レジスト２０Ａに対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＯ₂／Ｏ₂／Ａｒ流量＝１００／５０／５００ｍｌ／ｍｉｎ（標準状態）、圧力：２Ｐａ〜４Ｐａ、上部電極のＲＦ電力：１３００Ｗ〜１５００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：５００Ｗ〜７００Ｗ（２ＭＨｚ）、下部温度：２０℃、エッチング時間：６０秒である。 Next, the lower layer resist 20A is etched under the following etching conditions. Etching conditions are, for example, CO ₂ / O ₂ / Ar flow rate = 100/50/500 ml / min (standard state), pressure: 2 Pa to 4 Pa, RF power of upper electrode: 1300 W to 1500 W (13.56 MHz), lower electrode RF power: 500 W to 700 W (2 MHz), lower temperature: 20 ° C., etching time: 60 seconds.

次に、第２の層間絶縁膜１９及び第１の層間絶縁膜１８に対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、Ｃ₄Ｆ₆／Ｏ₂／Ａｒ流量＝２５／２０／１０００ｍｌ／ｍｉｎ（標準状態）、圧力：４Ｐａ〜６Ｐａ、上部電極のＲＦ電力：１０００Ｗ〜１２００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：１８００Ｗ〜２０００Ｗ（２ＭＨｚ）、下部温度：２０℃、エッチング時間：９０秒である。 Next, the second interlayer insulating film 19 and the first interlayer insulating film 18 are etched under the following etching conditions. Etching conditions are, for example, C ₄ F ₆ / O ₂ / Ar flow rate = 25/20/1000 ml / min (standard state), pressure: 4 Pa to 6 Pa, RF power of upper electrode: 1000 W to 1200 W (13.56 MHz), RF power of the lower electrode: 1800 W to 2000 W (2 MHz), lower temperature: 20 ° C., etching time: 90 seconds.

これにより、図２(b) に示すように、下層レジスト２０Ａ、第２の層間絶縁膜１９及び第１の層間絶縁膜１８を貫通し、且つ、エッチングストッパー膜１７を露出するＳＣ用第１のホール２３及びＣＡ用第３のホール２４を形成する。 Thereby, as shown in FIG. 2 (b), the first SC for SC that penetrates the lower resist 20A, the second interlayer insulating film 19 and the first interlayer insulating film 18 and exposes the etching stopper film 17. A hole 23 and a third CA hole 24 are formed.

次に、図３(a) に示すように、例えば酸素ガスを含むプラズマを用いたプラズマアッシング処理により、下層レジスト２０Ａを除去する。 Next, as shown in FIG. 3A, the lower layer resist 20A is removed by plasma ashing using, for example, plasma containing oxygen gas.

具体的には、例えば平行平板電極が搭載されたＲＩＥ方式のプラズマアッシング装置を用いて、下層レジスト２０Ａに対して、次のようなプラズマアッシング条件で、プラズマアッシングを行う。プラズマアッシング条件は、例えば、Ｏ₂流量＝３００ｍｌ／ｍｉｎ（標準状態）、酸素ガス圧力：３０Ｐａ〜３５Ｐａ、被処理基板が載置された下部電極の印加電力：３００Ｗ〜４００Ｗ、アッシング時間：３０秒である。 Specifically, for example, plasma ashing is performed on the lower resist 20A under the following plasma ashing conditions using an RIE type plasma ashing device on which parallel plate electrodes are mounted. The plasma ashing conditions are, for example, O ₂ flow rate = 300 ml / min (standard state), oxygen gas pressure: 30 Pa to 35 Pa, applied power of the lower electrode on which the substrate to be processed is placed: 300 W to 400 W, ashing time: 30 seconds It is.

このとき、酸素ガスを含むプラズマにより、第２の層間絶縁膜１９における、ＳＣ用第１，ＣＡ用第３のホール２３，２４の側壁に露出する部分を変質させて、第１，第２の変質層２５，２６を形成する。第１の変質層２５の変質深さＤ25は、第２の変質層２６の変質深さＤ26の例えば約２倍程度である（Ｄ25＝Ｄ26×２）。第１，第２の変質層２５，２６は、酸素ガスを含むプラズマにより、第２の層間絶縁膜１９に衝撃を与えることによって生成された欠陥生成層であると推定される。 At this time, the portions of the second interlayer insulating film 19 exposed on the sidewalls of the SC first and CA third holes 23 and 24 are altered by the plasma containing oxygen gas, and the first and second Altered layers 25 and 26 are formed. The alteration depth D25 of the first alteration layer 25 is, for example, about twice the alteration depth D26 of the second alteration layer 26 (D25 = D26 × 2). The first and second altered layers 25 and 26 are presumed to be defect generation layers generated by bombarding the second interlayer insulating film 19 with plasma containing oxygen gas.

ここで、第２の層間絶縁膜１９が変質して第１，第２の変質層２５，２６が形成される一方、第１の層間絶縁膜１８は殆ど変質せずに変質層が形成されないのは、次のような理由によるものと考えられる。第１の層間絶縁膜１８（ＴＥＯＳ膜）と第２の層間絶縁膜１９（ＳｉＯＣ膜）とは、膜質が互いに異なるため、変質度合が互いに異なる。具体的には、第２の層間絶縁膜１９（ＳｉＯＣ膜）の変質度合は、第１の層間絶縁膜１８（ＴＥＯＳ膜）の変質度合よりも大きい。このため、図２(a) に示すように、第２の層間絶縁膜１９が変質して第１，第２の変質層２５，２６が形成される一方、第１の層間絶縁膜１８は殆ど変質せずに変質層が形成されない。 Here, the second interlayer insulating film 19 is altered to form the first and second altered layers 25 and 26, while the first interlayer insulating film 18 is hardly altered and the altered layer is not formed. The reason is considered as follows. Since the first interlayer insulating film 18 (TEOS film) and the second interlayer insulating film 19 (SiOC film) have different film qualities, they have different degrees of alteration. Specifically, the degree of alteration of the second interlayer insulating film 19 (SiOC film) is greater than the degree of alteration of the first interlayer insulating film 18 (TEOS film). Therefore, as shown in FIG. 2 (a), the second interlayer insulating film 19 is altered to form the first and second altered layers 25 and 26, while the first interlayer insulating film 18 is almost completely formed. No alteration layer is formed without alteration.

またここで、第１の変質層２５の変質深さＤ25が、第２の変質層２６の変質深さＤ26よりも深くなるのは、次のような理由によるものと考えられる。ＳＣ用第１のホール２３の開口面積は、ＣＡ用第３のホール２４の開口面積よりも大きいため、ＳＣ用第１のホール２３は、ＣＡ用第３のホール２４に比べて、酸素ガスを含むプラズマが入り込み易い。このため、ＳＣ用第１のホール２３に入り込むプラズマの量は、ＣＡ用第３のホール２４に入り込むプラズマの量よりも多いため、第１の変質層２５の変質深さＤ25が、第２の変質層２６の変質深さＤ26よりも深くなる。 Here, it is considered that the alteration depth D25 of the first alteration layer 25 becomes deeper than the alteration depth D26 of the second alteration layer 26 for the following reason. Since the opening area of the first SC hole 23 is larger than the opening area of the third CA hole 24, the first SC hole 23 contains oxygen gas compared to the third CA hole 24. The contained plasma is easy to enter. For this reason, since the amount of plasma entering the first SC hole 23 is larger than the amount of plasma entering the third CA hole 24, the alteration depth D25 of the first alteration layer 25 is equal to the second alteration depth D25. The alteration layer 26 becomes deeper than the alteration depth D26.

次に、図３(b) に示すように、例えば希釈フッ化水素酸（ＨＦ）液を用いた洗浄処理により、第１，第２の変質層２５，２６を除去する。第１，第２の変質層２５，２６のエッチング速度は、第２の層間絶縁膜１９、第１の層間絶縁膜１８及びエッチングストッパー膜１７のエッチング速度よりも速いため、第１，第２の変質層２５，２６を選択的に除去することができる。これにより、ＳＣ用第２のホール２７及びＣＡ用第４のホール２８を形成する。 Next, as shown in FIG. 3B, the first and second altered layers 25 and 26 are removed by, for example, a cleaning process using a diluted hydrofluoric acid (HF) solution. Since the etching rates of the first and second altered layers 25 and 26 are faster than the etching rates of the second interlayer insulating film 19, the first interlayer insulating film 18 and the etching stopper film 17, The altered layers 25 and 26 can be selectively removed. Thus, the second SC hole 27 and the fourth CA hole 28 are formed.

ＳＣ用第２のホール２７の上側開口幅（図３(b)：Ｗ27x参照）は、ＳＣ用第１のホール２３の上側開口幅（図２(b)：Ｗ23x参照）よりも、第１の変質層２５の変質深さＤ25の２倍分だけ大きくなる（Ｗ27x＞Ｗ23x）。同様に、ＣＡ用第４のホール２８の上側開口幅（図３(b)：Ｗ28x参照）は、ＣＡ用第３のホール２４の上側開口幅（図２(b)：Ｗ24x参照）よりも、第２の変質層２６の変質深さＤ26の２倍分だけ大きくなる（Ｗ28x＞Ｗ24x）。ここで、「上側開口幅」とは、ＳＣ用第１，ＳＣ用第２，ＣＡ用第３，ＣＡ用第４のホール２３，２７，２４，２８における、第２の層間絶縁膜１９に形成された部分の開口幅をいう。 The upper opening width of the SC second hole 27 (see FIG. 3B: W27x) is larger than the upper opening width of the SC first hole 23 (see FIG. 2B: W23x). The alteration layer 25 becomes larger by twice the alteration depth D25 (W27x> W23x). Similarly, the upper opening width of the CA fourth hole 28 (see FIG. 3B: W28x) is larger than the upper opening width of the CA third hole 24 (see FIG. 2B: W24x). It becomes larger by twice the alteration depth D26 of the second alteration layer 26 (W28x> W24x). Here, the “upper opening width” is formed in the second interlayer insulating film 19 in the first hole for SC 23, 27, 24, 28 for SC, SC second, CA third, CA fourth. The opening width of the part made.

一方、ＳＣ用第２のホール２７の下側開口幅（図３(b)：Ｗ27y参照）は、ＳＣ用第１のホール２３の下側開口幅（図２(b)：Ｗ23y参照）と同じである（Ｗ27y＝Ｗ23y）。同様に、ＣＡ用第４のホール２８の下側開口幅（図３(b)：Ｗ28y参照）は、ＣＡ用第３のホール２４の下側開口幅（図２(b)：Ｗ24y参照）と同じである（Ｗ28y＝Ｗ24y）。ここで、「下側開口幅」とは、ＳＣ用第１，ＳＣ用第２，ＣＡ用第３，ＣＡ用第４のホール２３，２７，２４，２８における、第１の層間絶縁膜１８に形成された部分の開口幅をいう。 On the other hand, the lower opening width of the second SC hole 27 (see FIG. 3B: W27y) is the same as the lower opening width of the first SC hole 23 (see FIG. 2B: W23y). (W27y = W23y). Similarly, the lower opening width of the CA fourth hole 28 (see FIG. 3B: W28y) is equal to the lower opening width of the CA third hole 24 (see FIG. 2B: W24y). It is the same (W28y = W24y). Here, the “lower opening width” refers to the first interlayer insulating film 18 in the first holes for SC 23, 27, 24, 28 for SC, SC second, CA third, CA fourth hole 23, 27, 24, 28. The opening width of the formed part is said.

次に、図４(a) に示すように、例えばエッチングにより、エッチングストッパー膜１７におけるＳＣ用第２，ＣＡ用第４のホール２７，２８に露出する部分を除去する。 Next, as shown in FIG. 4A, the portions of the etching stopper film 17 exposed to the SC second and second CA holes 27 and 28 are removed by, for example, etching.

具体的には、例えば２周波ＲＩＥ方式のプラズマエッチング装置を用いて、エッチングストッパー膜１７に対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＦ₄／ＣＨＦ₃／Ａｒ流量＝５０／１５０／１０００ｍｌ／ｍｉｎ（標準状態）、圧力：５Ｐａ〜７Ｐａ、上部電極のＲＦ電力：５００Ｗ〜７００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：３００Ｗ〜５００Ｗ（１３．５６ＭＨｚ）、下部温度：３０℃、エッチング時間：２０秒である。 Specifically, the etching stopper film 17 is etched under the following etching conditions using, for example, a two-frequency RIE plasma etching apparatus. Etching conditions are, for example, CF ₄ / CHF ₃ / Ar flow rate = 50/150/1000 ml / min (standard state), pressure: 5 Pa to 7 Pa, RF power of upper electrode: 500 W to 700 W (13.56 MHz), lower electrode RF power: 300 W to 500 W (13.56 MHz), lower temperature: 30 ° C., etching time: 20 seconds.

これにより、ゲート電極１３ａの上面及びソース・ドレイン領域１６ａの表面を露出するＳＣ用第１のコンタクトホール２９を形成する。それと共に、ソース・ドレイン領域１６ｂの表面を露出するＣＡ用第２のコンタクトホール３０を形成する。 Thereby, the first contact hole 29 for SC exposing the upper surface of the gate electrode 13a and the surface of the source / drain region 16a is formed. At the same time, a second contact hole 30 for CA exposing the surface of the source / drain region 16b is formed.

第２のコンタクトホール３０の底面幅Ｙは、上層レジストパターン（図２(a)：２０ｃ参照）に形成されたＣＡ用第２の開口部（図２(a)：２２参照）の開口幅（図２(a)：Ｗ22参照）よりも小さい。 The bottom width Y of the second contact hole 30 is the opening width (see FIG. 2 (a): 22) for the second CA opening formed in the upper resist pattern (see FIG. 2 (a): 20c). FIG. 2 (a): smaller than W22).

その後、アッシング処理又は洗浄処理により、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０に残存するポリマー（図示省略）を除去する。 Thereafter, the polymer (not shown) remaining in the SC first and second CA contact holes 29 and 30 is removed by ashing or cleaning.

次に、図４(b) に示すように、例えばＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition）法により、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の底面及び側壁の上、並びに第２の層間絶縁膜１９の上に、例えばチタン（Ｔｉ）／窒化チタン（ＴｉＮ）からなるバリアメタル膜を形成する。バリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の側壁の上に形成された部分の膜厚は、例えば１ｎｍ〜５ｎｍ程度である。バリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の底面の上に形成された部分の膜厚は、例えば１ｎｍ〜１０ｎｍ程度である。 Next, as shown in FIG. 4 (b), the first contact holes 29 and 30 for the SC and the first CA are formed by, for example, PVD (Physical Vapor Deposition), CVD or ALD (Atomic Layer Deposition). A barrier metal film made of, for example, titanium (Ti) / titanium nitride (TiN) is formed on the bottom and side walls and on the second interlayer insulating film 19. The film thickness of the portion of the barrier metal film formed on the sidewalls of the SC first and second CA contact holes 29 and 30 is, for example, about 1 nm to 5 nm. The thickness of the portion of the barrier metal film formed on the bottom surfaces of the SC first and second CA contact holes 29 and 30 is, for example, about 1 nm to 10 nm.

その後、例えばＣＶＤ法又はＡＬＤ法により、バリアメタル膜の上に、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０内を埋め込むように、例えばタングステン（Ｗ）からなる金属膜を形成する。 Thereafter, a metal film made of, for example, tungsten (W) is formed on the barrier metal film by, for example, a CVD method or an ALD method so as to fill the SC first and CA second contact holes 29 and 30. .

その後、例えばＣＭＰ法により、金属膜及びバリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０外に形成された部分を除去する。これにより、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０内に、バリアメタル膜３１ａ，３１ｂを介して、金属膜３２ａ，３２ｂが埋め込まれてなる第１，第２のコンタクトプラグ３２Ａ，３２Ｂを形成する。 Thereafter, the portions of the metal film and the barrier metal film formed outside the first SC contact holes 29 and 30 are removed by CMP, for example. As a result, the first and second contact plugs 32A, in which the metal films 32a and 32b are buried in the SC first and second CA contact holes 29 and 30 via the barrier metal films 31a and 31b, respectively. , 32B.

第１のコンタクトプラグ３２Ａは、ゲート電極１３ａ及びソース・ドレイン領域１６ａと接続するシェアードコンタクト（ＳＣ）である。第２のコンタクトプラグ３２Ｂは、ソース・ドレイン領域１６ｂと接続するノーマルコンタクト（ＣＡ）である。 The first contact plug 32A is a shared contact (SC) connected to the gate electrode 13a and the source / drain region 16a. The second contact plug 32B is a normal contact (CA) connected to the source / drain region 16b.

以上のようにして、本実施形態に係る半導体装置を製造することができる。 As described above, the semiconductor device according to this embodiment can be manufactured.

本実施形態によると、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、第２の層間絶縁膜１９におけるＳＣ用第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成した後、図３(b) に示すように、第１の変質層２５を除去して、ＳＣ用第２のホール２７を形成する。これにより、ＳＣ用第２のホール２７の上側開口幅（図３(b)：Ｗ27x参照）を、ＳＣ用第１のホール２３の上側開口幅（図２(b)：Ｗ23x参照）よりも、第１の変質層２５の変質深さＤ25の２倍分だけ大きくすることができる。このため、図４(a) に示すように、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとが接触する接触幅を、所望の幅（充分な幅）にし、接触幅を充分に確保することができるので、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとの接触不良を抑制することができる。 According to the present embodiment, as shown in FIG. 3A, the portion exposed to the side wall of the first SC hole 23 in the second interlayer insulating film 19 by the plasma ashing process using the plasma containing oxygen gas. After the first alteration layer 25 is formed, the first alteration layer 25 is removed and the second holes 27 for SC are formed as shown in FIG. 3B. Accordingly, the upper opening width of the second SC hole 27 (see FIG. 3B: W27x) is made larger than the upper opening width of the first SC hole 23 (see FIG. 2B: W23x). The first altered layer 25 can be increased by twice the altered depth D25. For this reason, as shown in FIG. 4A, the contact width between the gate electrode 13a and the first contact plug 32A is set to a desired width (sufficient width), and a sufficient contact width can be secured. Therefore, contact failure between the gate electrode 13a and the first contact plug 32A can be suppressed.

さらに、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、第２の層間絶縁膜１９におけるＣＡ用第３のホール２４の側壁に露出する部分のみを変質して、第２の変質層２６を形成した後、図３(b) に示すように、第２の変質層２６を除去して、ＣＡ用第４のホール２８を形成する。これにより、ＣＡ用第４のホール２８の上側開口幅（図３(b)：Ｗ28x参照）のみを、ＣＡ用第３のホール２４の上側開口幅（図２(b)：Ｗ24x参照）よりも大きくする一方、ＣＡ用第４のホール２８の下側開口幅（図３(b)：Ｗ28y参照）を、ＣＡ用第３のホール２４の下側開口幅（図２(b)：Ｗ24y参照）と同じにすることができ、ＣＡ用第４のホール２８の下側開口幅が、ＣＡ用第３のホール２４の下側開口幅よりも大きくなることはない。このため、図４(a) に示すように、第２のコンタクトプラグ３２Ｂの底面の底面幅Ｙを、所望の幅（比較的小さい幅）にすることができる。 Further, as shown in FIG. 3 (a), only the portion of the second interlayer insulating film 19 exposed at the side wall of the CA third hole 24 is altered by plasma ashing using plasma containing oxygen gas. Then, after forming the second deteriorated layer 26, as shown in FIG. 3B, the second deteriorated layer 26 is removed to form a fourth hole 28 for CA. Thus, only the upper opening width of the CA fourth hole 28 (see FIG. 3B: W28x) is larger than the upper opening width of the CA third hole 24 (see FIG. 2B: W24x). On the other hand, the lower opening width of the CA fourth hole 28 (see FIG. 3 (b): W28y) is reduced to the lower opening width of the CA third hole 24 (see FIG. 2 (b): W24y). The lower opening width of the CA fourth hole 28 does not become larger than the lower opening width of the CA third hole 24. Therefore, as shown in FIG. 4A, the bottom surface width Y of the bottom surface of the second contact plug 32B can be set to a desired width (relatively small width).

従って、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとが接触する接触幅を充分に確保すると共に、第２のコンタクトプラグ３２Ｂの底面の底面幅Ｙを所望の幅にすることができる。 Therefore, it is possible to secure a sufficient contact width between the gate electrode 13a and the first contact plug 32A and to make the bottom width Y of the bottom surface of the second contact plug 32B a desired width.

なお、本実施形態では、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、下層レジスト２０Ａを除去し、この際に、第１，第２の変質層２５，２６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、酸素ガスを含むプラズマを用いたドライエッチングにより、ＳＣ用第１，ＣＡ用第３のホールを形成し、この際に、第１，第２の変質層を形成してもよい。即ち、酸素ガスを含むプラズマを用いたプラズマ処理により、第１，第２の変質層を形成すればよい。 In the present embodiment, as shown in FIG. 3A, the lower layer resist 20A is removed by plasma ashing using plasma containing oxygen gas. At this time, the first and second altered layers 25 are removed. , 26 has been described as a specific example, but the present invention is not limited to this. For example, the SC first and third CA holes may be formed by dry etching using plasma containing oxygen gas, and the first and second altered layers may be formed at this time. That is, the first and second deteriorated layers may be formed by plasma treatment using plasma containing oxygen gas.

また、本実施形態では、第１の層間絶縁膜１８の膜厚が、ゲート絶縁膜１２ａ，１２ｂの膜厚とゲート電極１３ａ，１３ｂの膜厚とを合計した合計膜厚と同じ場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の層間絶縁膜の膜厚が、合計膜厚よりも小さい場合でもよい。 Further, in the present embodiment, a case where the film thickness of the first interlayer insulating film 18 is the same as the total film thickness obtained by adding the film thicknesses of the gate insulating films 12a and 12b and the gate electrodes 13a and 13b is a specific example. However, the present invention is not limited to this. For example, the film thickness of the first interlayer insulating film may be smaller than the total film thickness.

このように、第１の層間絶縁膜の膜厚を、合計膜厚と同じ、又は合計膜厚よりも小さくすることが好ましい。即ち、エッチングストッパー膜におけるゲート電極の上に形成された部分が露出されるように、第１の層間絶縁膜を形成し、第２の層間絶縁膜を、該部分と接して形成することが好ましい。 Thus, it is preferable that the film thickness of the first interlayer insulating film is the same as or smaller than the total film thickness. That is, it is preferable that the first interlayer insulating film is formed so that a portion formed on the gate electrode in the etching stopper film is exposed, and the second interlayer insulating film is formed in contact with the portion. .

その他に例えば、第１の層間絶縁膜の膜厚が、合計膜厚よりも大きい場合でもよい。但し、この場合、本実施形態における図１(a) 〜(b) 、図２(a) 〜(b) 及び図３(a) 〜(b) に示す工程と同様の工程を順次行い、図５(a) に示す構成を得た後、図５(b) に示すように、エッチングにより、ＳＣ用第２，ＣＡ用第４のホール２７，２８に露出する第１の層間絶縁膜１８及びエッチングストッパー膜１７を除去して、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０を形成する。その後、本実施形態における図４(b) に示す工程と同様の工程を行う。 In addition, for example, the film thickness of the first interlayer insulating film may be larger than the total film thickness. In this case, however, the same steps as those shown in FIGS. 1A to 1B, 2A to 2B, and 3A to 3B in this embodiment are sequentially performed. After obtaining the structure shown in FIG. 5 (a), as shown in FIG. 5 (b), the first interlayer insulating film 18 exposed to the SC second and fourth CA holes 27 and 28 are etched and etched. The etching stopper film 17 is removed, and SC first and second CA contact holes 29 and 30 are formed. Thereafter, a process similar to the process shown in FIG. 4B in this embodiment is performed.

また、本実施形態では、レジストパターンとして、下層レジスト２０Ａ、中間層レジスト２０Ｂ及び上層レジストパターン２０ｃが順次積層されてなる積層構造のレジストパターン２０を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、単層構造のレジストパターンを用いてもよい。 In the present embodiment, the case where the resist pattern 20 having a stacked structure in which the lower layer resist 20A, the intermediate layer resist 20B, and the upper layer resist pattern 20c are sequentially stacked is used as the resist pattern has been described as a specific example. The invention is not limited to this. For example, a single layer structure resist pattern may be used.

＜一実施形態の変形例＞
以下に、本発明の一実施形態の変形例に係る半導体装置の製造方法について説明する。本変形例では、一実施形態と相違する点について主に説明し、一実施形態と共通する点については説明を適宜省略する。 <Modification of one embodiment>
A method for manufacturing a semiconductor device according to a modification of the embodiment of the present invention will be described below. In the present modification, points that are different from the embodiment will be mainly described, and descriptions of points that are common to the embodiment will be omitted as appropriate.

本変形例と一実施形態との相違点は、以下に示す点である。 The difference between this modification and one embodiment is as follows.

一実施形態では、第２の層間絶縁膜１９として、比誘電率が、例えば２．５以上で且つ３．５以下のＳｉＯＣからなる低誘電率膜を用いる。低誘電率膜は、微視的に見て、概ね一様な原子密度の分布を持つ。 In one embodiment, a low dielectric constant film made of SiOC having a relative dielectric constant of, for example, 2.5 or more and 3.5 or less is used as the second interlayer insulating film 19. The low dielectric constant film has a substantially uniform atomic density distribution when viewed microscopically.

これに対し、本変形例では、第２の層間絶縁膜として、比誘電率が、例えば２．２以上で且つ２．８以下のＳｉＯＣからなる多孔質低誘電率膜を用いる。ここで、多孔質低誘電率膜とは、膜中に複数の空孔を含む膜をいう。 On the other hand, in the present modification, a porous low dielectric constant film made of SiOC having a relative dielectric constant of, for example, 2.2 or more and 2.8 or less is used as the second interlayer insulating film. Here, the porous low dielectric constant film refers to a film including a plurality of pores in the film.

ＳｉＯＣからなる多孔質低誘電率膜は、次のようにして形成される。まず、トリメチルシラン又はテトラメチルシランと、ポロジェンとを混在させた材料を原料として、プラズマＣＶＤ法により、ポロジェンからなる複数の粒子を含むＳｉＯＣ膜を形成する。ポロジェンは、例えば、Ｓｉ−Ｏ結合を含み環状分子構造を持つ有機化合物、具体的には例えば、環状型シロキサンである。その後、例えば、紫外線照射により、ＳｉＯＣ膜に含まれる複数の粒子を脱離させて、複数の空孔を含むＳｉＯＣからなる多孔質低誘電率膜を形成する。多孔質低誘電率膜は、膜中に比誘電率が真空に近い空孔を複数含むため、その比誘電率は、低誘電率膜の比誘電率よりも低い。 The porous low dielectric constant film made of SiOC is formed as follows. First, an SiOC film including a plurality of particles of porogen is formed by a plasma CVD method using a material in which trimethylsilane or tetramethylsilane and porogen are mixed as a raw material. The porogen is, for example, an organic compound containing a Si—O bond and having a cyclic molecular structure, specifically, for example, a cyclic siloxane. Thereafter, for example, a plurality of particles contained in the SiOC film are detached by ultraviolet irradiation to form a porous low dielectric constant film made of SiOC containing a plurality of pores. Since the porous low dielectric constant film includes a plurality of pores whose relative dielectric constant is close to vacuum, the relative dielectric constant is lower than that of the low dielectric constant film.

このように、本変形例では、第２の層間絶縁膜として、多孔質低誘電率膜を用いる点以外は、一実施形態と同様である。 Thus, the present modification is the same as the embodiment except that a porous low dielectric constant film is used as the second interlayer insulating film.

ここで、低誘電率膜と多孔質低誘電率膜との変質度合の差異について、以下に説明する。 Here, the difference in the degree of alteration between the low dielectric constant film and the porous low dielectric constant film will be described below.

多孔質低誘電率膜の変質度合は、低誘電率膜の変質度合よりも大きい。これは、次のような理由によるものと考えられる。多孔質低誘電率膜は、複数の空孔を含むため、ＳＣ用第１，ＣＡ用第３のホール（図２(b)：２３，２４参照）の側壁には、空孔が曝露されている。このため、酸素ガスを含むプラズマを用いたプラズマ処理時に、曝露された空孔に、プラズマが入り込む。このため、多孔質低誘電率膜に入り込むプラズマの量は、低誘電率膜に入り込むプラズマの量よりも多いため、多孔質低誘電率膜の変質度合は、低誘電率膜の変質度合よりも大きい。 The degree of alteration of the porous low dielectric constant film is larger than the degree of alteration of the low dielectric constant film. This is considered due to the following reasons. Since the porous low dielectric constant film includes a plurality of vacancies, the vacancies are exposed to the side walls of the first and third CA holes (see FIGS. 2B: 23 and 24). Yes. For this reason, at the time of plasma processing using plasma containing oxygen gas, the plasma enters the exposed holes. For this reason, since the amount of plasma entering the porous low dielectric constant film is larger than the amount of plasma entering the low dielectric constant film, the degree of alteration of the porous low dielectric constant film is greater than the degree of alteration of the low dielectric constant film. large.

ＳｉＯＣからなる多孔質低誘電率膜（以下、「多孔質ＳｉＯＣ膜」という）を変質させることができるのは、次のような理由によるものと考えられる。酸素ガスを含むプラズマにより、多孔質ＳｉＯＣ膜に衝撃を与えることによって、トリメチルシラン又はテトラメチルシランを起源とするＳｉ−ＣＨ₃結合、及びポロジェンを起源とするＳｉ−Ｏ結合を切断する。このように、多孔質ＳｉＯＣ膜に、分子構造的なダメージを与えて、ダメージを受けた部分を変質させる。 The reason why the porous low dielectric constant film made of SiOC (hereinafter referred to as “porous SiOC film”) can be altered is considered to be as follows. By impacting the porous SiOC film with plasma containing oxygen gas, the Si—CH ₃ bond originating from trimethylsilane or tetramethylsilane and the Si—O bond originating from porogen are cut. In this way, the porous SiOC film is damaged in molecular structure, and the damaged part is altered.

低誘電率膜と多孔質低誘電率膜との変質度合の差異は、以下のような結果からも示唆される。低誘電率膜と多孔質低誘電率膜との変質度合の差異について、図６を参照しながら説明する。図６は、ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜の脱離ガスの強度を示すグラフである。 The difference in the degree of alteration between the low dielectric constant film and the porous low dielectric constant film is also suggested from the following results. The difference in the degree of alteration between the low dielectric constant film and the porous low dielectric constant film will be described with reference to FIG. FIG. 6 is a graph showing the strength of desorbed gas from the SiOC film and the porous SiOC film.

図６において、縦軸は、脱離ガスの強度を示す。脱離ガスの強度は、昇温脱離ガス分析法（ＴＤＳ：Thermal Desorption Spectroscopy：法）により得た。具体的には、真空中で、試料（具体的には、ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜）にランプ光を照射し、光吸収により試料が昇温した際に、試料から脱離する脱離ガスの成分を質量分析計で検出し、検出された結果から脱離ガスの強度を得た。 In FIG. 6, the vertical axis represents the strength of the desorbed gas. The intensity of the desorption gas was obtained by a temperature desorption gas analysis method (TDS: Thermal Desorption Spectroscopy). Specifically, a desorption gas desorbed from the sample when the sample (specifically, the SiOC film and the porous SiOC film) is irradiated with lamp light in vacuum and the temperature of the sample is increased by light absorption. These components were detected with a mass spectrometer, and the intensity of the desorbed gas was obtained from the detected results.

図６に示すように、多孔質ＳｉＯＣ膜の脱離ガスの強度は、ＳｉＯＣ膜の脱離ガスの強度よりも大きい。具体的には例えば、多孔質ＳｉＯＣ膜の脱離ガスの強度は、ＳｉＯＣ膜の脱離ガスの強度の約２倍である。 As shown in FIG. 6, the strength of the desorbed gas from the porous SiOC film is greater than the strength of the desorbed gas from the SiOC film. Specifically, for example, the strength of the desorbed gas of the porous SiOC film is about twice the strength of the desorbed gas of the SiOC film.

図６の結果から判るように、多孔質ＳｉＯＣ膜から脱離する脱離ガスの量は、ＳｉＯＣ膜から脱離する脱離ガスの量よりも多く、多孔質ＳｉＯＣ膜の吸湿性は、ＳｉＯＣ膜の吸湿性よりも高い。このため、多孔質ＳｉＯＣ膜は、ＳｉＯＣ膜よりも、ダメージを受け易く、多孔質ＳｉＯＣ膜が変質してなる変質層の変質深さは、ＳｉＯＣ膜が変質してなる変質層の変質深さよりも深い。具体的には例えば、図６の結果から、多孔質ＳｉＯＣ膜が変質してなる変質層の変質深さは、ＳｉＯＣ膜が変質してなる変質層の変質深さの約２倍であることが推定される。 As can be seen from the results of FIG. 6, the amount of desorbed gas desorbed from the porous SiOC film is larger than the amount of desorbed gas desorbed from the SiOC film, and the hygroscopicity of the porous SiOC film is Higher than hygroscopic. For this reason, the porous SiOC film is more susceptible to damage than the SiOC film, and the altered depth of the altered layer resulting from alteration of the porous SiOC film is greater than the altered depth of the altered layer resulting from alteration of the SiOC film. deep. Specifically, for example, from the result of FIG. 6, the altered depth of the altered layer obtained by altering the porous SiOC film is approximately twice the altered depth of the altered layer obtained by altering the SiOC film. Presumed.

本変形例によると、第２の層間絶縁膜として、多孔質低誘電率膜を用いるため、酸素を含むプラズマを用いたプラズマ処理時に、第２の層間絶縁膜が変質してなる第１，第２の変質層の変質深さを、深くすることができる。 According to this modification, since the porous low dielectric constant film is used as the second interlayer insulating film, the first and first layers in which the second interlayer insulating film is altered during plasma processing using plasma containing oxygen are used. The alteration depth of the second alteration layer can be increased.

−接触幅の比較−
以下に、ゲート電極と第１のコンタクトプラグとが接触する接触幅について、図７〜図９を参照しながら説明する。図７及び図８は、本発明の一実施形態に係る半導体装置の構成を示す図である。図９は、本発明の一実施形態の変形例に係る半導体装置の構成を示す平面図である。図７及び図８の各々において、上側に、平面図を示し、下側に、断面図を示す。具体的には、図７及び図８に示す断面図は、それぞれ、平面図に示すVII-VII線及びVIII-VIII線のそれぞれにおける断面図である。なお、図７及び図８に示す平面図、並びに図９において、簡略的に図示する為に、ゲート電極、第１，第２のコンタクトプラグのみを図示する。また、第１，第２のコンタクトプラグは、その平面形状が、実際には、角部が丸みを帯びた形状になるが、簡略的に図示する為に、その平面形状を、矩形状として図示する。また、図７〜図９において、ゲート電極及び第１，第２のコンタクトプラグ等は、その配置関係（特にゲート電極と第１のコンタクトプラグの重なりや、ゲート電極と第２のコンタクトプラグの離間している位置関係）を示すためのものであり、各々の寸法や大小関係等は、実際と異なる。また、簡略的に図示する為に、図７において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で図示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。同様に、図８〜図９において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で図示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。 -Comparison of contact width-
Hereinafter, the contact width between the gate electrode and the first contact plug will be described with reference to FIGS. 7 and 8 are diagrams showing a configuration of a semiconductor device according to an embodiment of the present invention. FIG. 9 is a plan view showing a configuration of a semiconductor device according to a modification of one embodiment of the present invention. In each of FIGS. 7 and 8, a plan view is shown on the upper side, and a cross-sectional view is shown on the lower side. Specifically, the cross-sectional views shown in FIGS. 7 and 8 are cross-sectional views taken along lines VII-VII and VIII-VIII, respectively, shown in the plan views. 7 and FIG. 8 and FIG. 9, only the gate electrode and the first and second contact plugs are shown for the sake of simplicity. Also, the planar shape of the first and second contact plugs is actually rounded at the corners, but for the sake of simplicity, the planar shape is illustrated as a rectangular shape. To do. 7-9, the gate electrode and the first and second contact plugs are arranged in relation to each other (particularly, the overlap between the gate electrode and the first contact plug and the separation between the gate electrode and the second contact plug). Positional relationship), and each dimension, size relationship, and the like are different from actual ones. For the sake of simplicity, the planar shape of the first contact plug is shown in FIG. 7 as a rectangular shape having the same width at the left end and the width at the right end. Since the cross-sectional shape is a tapered shape, strictly speaking, the width at the left end is different from the width at the right end. Similarly, in FIGS. 8 to 9, the planar shape of the first contact plug is shown as a rectangular shape having the same width at the left end and the width at the right end, but the cross-sectional shape of the first contact plug is tapered. Strictly speaking, because of the shape, the width at the left end is different from the width at the right end.

例えば４５ｎｍ以細のデザインルールの場合、接触幅は、１５ｎｍ以上であることが望ましい。 For example, in the case of a design rule of 45 nm or less, the contact width is desirably 15 nm or more.

しかしながら、前述の図１２及び図１３に示すように、従来の場合、接触幅Ｘは、１４ｎｍ程度であり、充分な幅を確保することができない。 However, as shown in FIGS. 12 and 13 described above, in the conventional case, the contact width X is about 14 nm, and a sufficient width cannot be ensured.

これに対し、図７及び図８に示すように、一実施形態の場合、Ｘ線小角散乱（ＳＡＸＳ：Small Angle X-Ray Scattering）測定により、接触幅Ｘは、１６ｎｍ程度であり、充分な幅を確保することができる。一実施形態の場合、従来に比べて、２ｎｍ程度だけ、接触幅を大きくすることができる。ここで、「ＳＡＸＳ」測定とは、試料にＸ線を照射し、散乱するＸ線のうち、散乱角が小さいＸ線を測定することにより、試料の構造情報が得られる測定である。接触幅Ｘは、ゲート電極５０ａ，５０ｂと第１のコンタクトプラグ５１ａ，５１ｂとが接触するゲート幅方向の幅である。 On the other hand, as shown in FIGS. 7 and 8, in the case of one embodiment, the contact width X is about 16 nm by a small angle X-ray scattering (SAXS) measurement. Can be secured. In the case of one embodiment, the contact width can be increased by about 2 nm compared to the conventional case. Here, the “SAXS” measurement is a measurement in which structural information of a sample is obtained by irradiating the sample with X-rays and measuring X-rays having a small scattering angle among scattered X-rays. The contact width X is a width in the gate width direction in which the gate electrodes 50a and 50b and the first contact plugs 51a and 51b are in contact with each other.

図９に示すように、変形例の場合、ＳＡＸＳ測定により、接触幅Ｘは、２０ｎｍ程度であり、充分な幅を確保することができる。変形例の場合、従来に比べて、６ｎｍ程度だけ、接触幅を大きくすることができる。接触幅Ｘは、ゲート電極５０ａ，５０ｂと第１のコンタクトプラグ６１ａ，６１ｂとが接触するゲート幅方向の幅である。 As shown in FIG. 9, in the case of a modification, the contact width X is about 20 nm by SAXS measurement, and a sufficient width can be secured. In the case of the modification, the contact width can be increased by about 6 nm compared to the conventional case. The contact width X is a width in the gate width direction at which the gate electrodes 50a and 50b and the first contact plugs 61a and 61b are in contact with each other.

従って、必要とされる接触幅に応じて、第２の層間絶縁膜として、低誘電率膜又は多孔質低誘電率膜を選択して用いることにより、接触幅を所望の幅にすることができる。 Therefore, the contact width can be set to a desired width by selecting and using a low dielectric constant film or a porous low dielectric constant film as the second interlayer insulating film according to the required contact width. .

また、図７及び図８に示すように、底面幅Ｙは、例えば６０ｎｍである。同様に、図９に示すように、底面幅Ｙは、例えば６０ｎｍである。底面幅Ｙは、第２のコンタクトプラグ５２ａ，５２ｂ，６２ａ，６２ｂの底面のゲート長方向の幅である。 Moreover, as shown in FIG.7 and FIG.8, the bottom face width Y is 60 nm, for example. Similarly, as shown in FIG. 9, the bottom surface width Y is, for example, 60 nm. The bottom surface width Y is the width in the gate length direction of the bottom surface of the second contact plugs 52a, 52b, 62a, 62b.

図７及び図８に示す接触幅Ｘ（Ｘ＝１６ｎｍ）と、図９に示す接触幅Ｘ（Ｘ＝２０ｎｍ）とは、互いに異なるものの、図７及び図８に示す底面幅Ｙ（Ｙ＝６０ｎｍ）と、図９に示す底面幅Ｙ（Ｙ＝６０ｎｍ）とは、互いに同じである。このように、第２の層間絶縁膜として、多孔質低誘電率膜を用いた場合、低誘電率膜を用いた場合に比べて、４ｎｍ程度だけ、接触幅Ｘを大きくすることができる。一方、第２の層間絶縁膜として、低誘電率膜を用いた場合、及び多孔質低誘電率膜を用いた場合の何れであっても、底面幅Ｙを所望の幅（比較的小さい幅）にすることができる。 Although the contact width X (X = 16 nm) shown in FIGS. 7 and 8 and the contact width X (X = 20 nm) shown in FIG. 9 are different from each other, the bottom width Y (Y = 60 nm) shown in FIGS. ) And the bottom width Y (Y = 60 nm) shown in FIG. 9 are the same. Thus, when the porous low dielectric constant film is used as the second interlayer insulating film, the contact width X can be increased by about 4 nm as compared with the case where the low dielectric constant film is used. On the other hand, whether the low dielectric constant film is used as the second interlayer insulating film or the porous low dielectric constant film is used, the bottom width Y is set to a desired width (relatively small width). Can be.

以上説明したように、本発明は、ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保することができ、ゲート電極及びソース・ドレイン領域と接続する第１のコンタクトプラグを有する半導体装置の製造方法に有用である。 As described above, the present invention has a first contact plug that can secure a sufficient contact width between the gate electrode and the first contact plug and connects the gate electrode and the source / drain regions. This is useful for a method of manufacturing a semiconductor device.

１０半導体基板
１０ａ，１０ｂ活性領域
１１素子分離領域
１２ａ，１２ｂゲート絶縁膜
１３ａ，１３ｂゲート電極
１４ａ，１４ｂ内側サイドウォール
１５ａ，１５ｂ外側サイドウォール
１５Ａ，１５Ｂサイドウォール
１６ａ，１６ｂソース・ドレイン領域
１７エッチングストッパー膜
１８第１の層間絶縁膜
１９第２の層間絶縁膜
２０Ａ下層レジスト
２０Ｂ中間層レジスト
２０ｃ上層レジストパターン
２０レジストパターン
２１ＳＣ用第１の開口部
２２ＣＡ用第２の開口部
２３ＳＣ用第１のホール
２４ＣＡ用第３のホール
２５第１の変質層
２６第２の変質層
２７ＳＣ用第２のホール
２８ＣＡ用第４のホール
２９ＳＣ用第１のコンタクトホール
３０ＣＡ用第２のコンタクトホール
３１ａ，３１ｂバリアメタル膜
３２ａ，３２ｂ金属膜
３２Ａ第１のコンタクトプラグ（ＳＣ，シェアードコンタクト）
３２Ｂ第２のコンタクトプラグ（ＣＡ，ノーマルコンタクト）
５０ａ，５０ｂ，ゲート電極
５１ａ，５１ｂ，６１ａ，６１ｂ第１のコンタクトプラグ
５２ａ，５２ｂ，６２ａ，６２ｂ第２のコンタクトプラグ DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 10a, 10b Active region 11 Element isolation region 12a, 12b Gate insulating film 13a, 13b Gate electrode 14a, 14b Inner side wall 15a, 15b Outer side wall 15A, 15B Side wall 16a, 16b Source / drain region 17 Etching stopper Film 18 First interlayer insulating film 19 Second interlayer insulating film 20A Lower layer resist 20B Intermediate layer resist 20c Upper layer resist pattern 20 Resist pattern 21 SC first opening 22 CA second opening 23 SC first Hole 24 CA third hole 25 first deteriorated layer 26 second deteriorated layer 27 second hole 28 for SC fourth hole 29 for CA first contact hole 30 for SC second contact for CA Holes 31a and 31b Barrier metal films 32a and 32b Metal film 32A First contact plug (SC, shared contact)
32B Second contact plug (CA, normal contact)
50a, 50b, gate electrodes 51a, 51b, 61a, 61b first contact plugs 52a, 52b, 62a, 62b second contact plugs

Claims

A step (a) of sequentially forming a gate insulating film and a gate electrode on an active region in a semiconductor substrate;
Forming a sidewall on a side surface of the gate electrode;
Forming a source / drain region below the sidewall in the active region (c);
A step (d) of sequentially forming an etching stopper film, a first interlayer insulating film, and a second interlayer insulating film on the semiconductor substrate after the step (c);
Forming a first hole penetrating the first interlayer insulating film and the second interlayer insulating film and exposing the etching stopper film;
A step (f) of forming a first deteriorated layer by altering a portion of the second interlayer insulating film exposed to the sidewall of the first hole by plasma treatment using a plasma containing oxygen gas;
Removing the first altered layer to form a second hole (g);
Removing a portion of the etching stopper film exposed to the second hole to form a first contact hole (h);
And a step (i) of forming a first contact plug in the first contact hole.

The step (e)
Forming a resist pattern having a first opening on the second interlayer insulating film (e1);
Forming the first hole corresponding to the first opening by etching using the resist pattern as a mask (e2),
The method of manufacturing a semiconductor device according to claim 1, wherein the step (f) includes a step of removing the resist pattern by the plasma treatment.

3. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (g), the first deteriorated layer is removed by a cleaning process using a hydrofluoric acid solution.

The first contact hole is a contact hole exposing an upper surface of the gate electrode and a surface of the source / drain region,
4. The method of manufacturing a semiconductor device according to claim 1, wherein the first contact plug is a shared contact connected to the gate electrode and the source / drain region. 5.

The step (e) includes a step of forming a third hole that penetrates the first interlayer insulating film and the second interlayer insulating film and exposes the etching stopper film,
The step (f) includes a step of altering a portion of the second interlayer insulating film exposed to the sidewall of the third hole by the plasma treatment to form a second altered layer,
The step (g) includes a step of removing the second deteriorated layer to form a fourth hole,
The step (h) includes a step of forming a second contact hole by removing a portion exposed to the fourth hole in the etching stopper film,
The step (i) includes a step of forming a second contact plug in the second contact hole,
The second contact hole is a contact hole exposing a surface of the source / drain region,
5. The method of manufacturing a semiconductor device according to claim 4, wherein the second contact plug is a normal contact connected to the source / drain region.

The step (e)
Forming a resist pattern having a first opening and a second opening on the second interlayer insulating film (e1);
And (e2) forming the first hole corresponding to the first opening and the third hole corresponding to the second opening by etching using the resist pattern as a mask. ,
The step (f) includes a step of removing the resist pattern by the plasma treatment,
6. The method of manufacturing a semiconductor device according to claim 5, wherein a bottom surface width of a bottom surface of the second contact hole is smaller than an opening width of the second opening.

7. The semiconductor device manufacture according to claim 1, wherein a relative dielectric constant of the second interlayer insulating film is lower than a relative dielectric constant of the first interlayer insulating film. Method.

8. The method of manufacturing a semiconductor device according to claim 7, wherein the second interlayer insulating film is a low dielectric constant film having a relative dielectric constant of 2.5 or more and 3.5 or less.

8. The method of manufacturing a semiconductor device according to claim 7, wherein the second interlayer insulating film is a porous low dielectric constant film having a relative dielectric constant of 2.2 or more and 2.8 or less.

The film thickness of the first interlayer insulating film is the same as the total film thickness obtained by adding the film thickness of the gate insulating film and the film thickness of the gate electrode, or smaller than the total film thickness,
10. The step (d), wherein the second interlayer insulating film is formed in contact with a portion of the etching stopper film formed on the gate electrode. 2. A method for manufacturing a semiconductor device according to item 1.