JP2012060016A - 半導体装置の評価方法、評価装置、及びシミュレーション方法 - Google Patents

Abstract

【課題】ＲＴＮに関する絶縁膜の品質判定、製造工程の良否判定、回路設計などをより高精度に実施すること。
【解決手段】本発明に係る半導体装置の評価方法は、ゲート絶縁膜を有するＭＩＳ型ＦＥＴを備える半導体装置の評価方法であって、複数のＭＩＳ型ＦＥＴのＲＴＮを測定し、ＲＴＮの測定結果に基づいて、ゲート絶縁膜中のトラップの位置、トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータの相関関係を求めるものである。
【選択図】図１

Description

本発明は、半導体装置の評価方法、評価装置、及びシミュレーション方法に関し、特に、ＭＩＳ型ＦＥＴを備えた半導体装置の評価方法、評価装置、及びシミュレーション方法に関する。

ＭＩＳ（Metal-Insulator-Semiconductor）型電界効果トランジスタ（ＦＥＴ：Field-Effect Transistor）では、ゲート絶縁膜中に存在するトラップあるいはゲート絶縁膜と半導体基板との界面に存在する界面準位に電荷が捕獲されることにより、閾値電圧や電流などの特性の変動が生じる。絶縁膜中のトラップや界面準位の評価手法としては、閾値電圧シフトの測定による手法、チャージポンピング法などの手法が知られている。また、実測された容量−電圧（Ｃ−Ｖ）特性と、理論的に計算された理想Ｃ−Ｖ特性とを比較することにより、界面準位の密度、エネルギー分布を推定することができる。

特許文献１には、光照射を用いた界面トラップ評価法が開示されている。具体的には、ＭＩＳ型ＦＥＴの界面トラップに電荷が捕獲された状態とした後、エネルギーＥの単色光を時間ｔだけ照射する。これにより、捕獲された電荷が励起し、消失する。このときのＭＩＳ型ＦＥＴの閾値電圧変化の時定数及びそのエネルギーＥに対する依存性から、トラップ準位密度のエネルギー分布及びトラップ準位密度を求めている。

特許文献２に開示された電荷トラップ密度評価方法では、ゲートに印加するパルス電圧のパルス時間ｔを変化させながらトラップに電荷を注入する。これにより、注入前後での閾値電圧Ｖｔｈのシフト量ΔＶｔｈを求め、さらに、シフト量ΔＶｔｈの時間微分ｄＶｔｈ／ｄｔのパルス時間依存性を求める。次に、このパルス時間依存性をパルス時間ｔ＝０に外挿し、シフト量ΔＶｔｈの基礎率を求める。そして、この基礎率を理論式に当てはめることにより、電荷トラップ密度を算出する。

非特許文献１に開示された絶縁膜中のトラップ分布評価手法では、ゲート電圧値及びそのパルス時間ｔを変化させて閾値電圧シフト量を測定する。また、絶縁膜・半導体界面からトラップまでのトンネル障壁距離とトンネリング時間との関係を理論計算し、各ゲート電圧値及びパルス時間ｔの組において電荷が注入されるトラップの膜厚方向における位置及びトラップのエネルギーを算出する。これを上記の閾値電圧シフト量測定結果と照らし合わせることにより、絶縁膜中の膜厚方向における位置及びエネルギーに対するトラップ密度の分布を求めることができる。なお、膜厚方向とはゲート絶縁膜・半導体界面に対し垂直な方向を意味する。

チャージポンピング法では、ゲートにパルス電圧を印加することより、界面準位や絶縁膜中のトラップに電荷を捕獲し、ゲート電圧の非印加時に再放出される電荷を基板電流として検出する。これにより、界面準位密度やトラップ密度を求め、さらに印加パルス電圧を種々変えながら測定することにより界面準位やトラップのエネルギー分布を求める。

ところで、ゲート絶縁膜中の単一のトラップに対して電荷の捕獲・放出が繰り返されることにより、ＭＩＳ型ＦＥＴの閾値電圧や電流などの特性値が時間とともに離散的に変化する現象が知られている。この現象はランダムテレグラフノイズ（ＲＴＮ）と呼ばれている。面積（ゲート長Ｌ×ゲート幅Ｗ）の小さなＭＩＳ型ＦＥＴでは、ゲート絶縁膜中の１つ１つのトラップの影響が大きくなる。そのため、ＲＴＮは面積の小さなＦＥＴにおいて特に顕著になる。同一の製造方法により作成された同一のサイズのＭＩＳ型ＦＥＴであっても、ＲＴＮの特性変動の振幅は個々のＭＩＳ型ＦＥＴによって大きく異なる。つまり、ＭＩＳ型ＦＥＴの微細化に伴い、ＲＴＮによる特性変動の評価が重要になってきた。

上述のＣ−Ｖ測定、特許文献１、２、非特許文献１に開示された方法では、いずれもトラップの面密度に対してＭＩＳ型ＦＥＴの面積が十分大きく、１個の素子に多数のトラップが含まれている。このような素子では、個々のトラップにおける閾値電圧シフト量が平均化されるため、トラップ密度を概ね正確に求めることができる。しかしながら、最近の回路設計で多用される面積の小さな素子では、１個の素子に含まれるトラップの個数は少なく、個々のトラップにおける閾値電圧シフト量は平均化されない。そのため、これらの方法により面積の小さな素子における正確なトラップ密度を求めることができなかった。従って、ＲＴＮによる特性変動の振幅の分布を推定することもできなかった。

他方、非特許文献２及び３に開示された手法によれば、ＲＴＮの捕獲時定数と放出時定数との比のゲート電圧に対する依存性に基づいて、ゲート絶縁膜中の膜厚方向におけるトラップ位置及びトラップエネルギーを導出できる。なお、ＲＴＮの捕獲時定数は、トラップが電荷を放出してから次にトラップが電荷を捕獲するまでの平均時間をいう。また、放出時定数は、トラップが電荷を捕獲してから次にトラップが電荷を放出するまでの平均時間をいう。特許文献３に開示された方法によれば、ゲート絶縁膜・半導体界面と平行な面内におけるトラップの位置を導出できる。

また、特許文献４には、ＤＲＡＭ回路において発生する、データ保持時間がＲＴＮ的に変動することによるリテンション不良をスクリーニングするための検査方法が開示されている。

特開平３−１３２０５２号公報 特開２００３−７７９１号公報 特開平８-２８８３４８号公報 特開２００６-２５２６４８号公報

R. Degraeve、外７名、IEEE 2008 International Electron Device Meeting、２００８年、ｐ．７７５−７７８ Zeynep Celik-Butler、外２名、IEEE Transactions on Electron Devices、２０００年３月、Ｖｏｌ．４７、Ｎｏ．３、ｐ．６４６−６４８ Seungwon Yang、外２名、Japanese Journal of Applied Physics、２００８年、Ｖｏｌ．４７、Ｎｏ．４、ｐ．２６０６−２６０９

しかしながら、非特許文献２及び３に開示された方法により抽出されたトラップ位置、トラップエネルギー、ＲＴＮ時定数、ＲＴＮ振幅などのＲＴＮに関するパラメータは、測定したＭＩＳ型ＦＥＴのトラップのみが偶然そのような値を有しているおそれがある。つまり、ＲＴＮに関する統計的に有意な判定結果が得られない。従って、ＲＴＮに関する絶縁膜の品質判定、製造工程の良否判定、回路設計などを高精度に実施することができなかった。

本発明に係る半導体装置の評価方法は、
ゲート絶縁膜を有するＭＩＳ型ＦＥＴを備える半導体装置の評価方法であって、
複数のＭＩＳ型ＦＥＴのＲＴＮを測定し、
前記ＲＴＮの測定結果に基づいて、前記ゲート絶縁膜中のトラップの位置、当該トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータの相関関係を求めるものである。

本発明に係る半導体装置の評価装置は、
ゲート絶縁膜を有するＭＩＳ型ＦＥＴを備える半導体装置の評価装置であって、
ＭＩＳ型ＦＥＴのＲＴＮを測定するＲＴＮ測定部と、
前記ＲＴＮの測定結果に基づいて、前記ゲート絶縁膜中のトラップの位置、当該トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータの相関関係を求めるパラメータ抽出部と、を備えるものである。

本発明に係る半導体装置のシミュレーション方法は、
ゲート絶縁膜を有するＭＩＳ型ＦＥＴを備える半導体装置のシミュレーション方法であって、
複数のＭＩＳ型ＦＥＴのＲＴＮを測定し、
前記ＲＴＮの測定結果に基づいて、前記ゲート絶縁膜中のトラップの位置、当該トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータのそれぞれについて相関関係を考慮した確率密度分布関数を求め、
前記確率密度分布関数を用いて、シミュレーション対象である前記ＭＩＳ型ＦＥＴにＲＴＮを模擬的に発生させる、ものである。

本発明では、ＲＴＮの測定結果に基づいて、ゲート絶縁膜中のトラップの位置、当該トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータの相関関係を求める。そのため、ＲＴＮに関する絶縁膜の品質判定、製造工程の良否判定、回路設計などをより高精度に実施することができる。

本発明によれば、ＲＴＮに関する絶縁膜の品質判定、製造工程の良否判定、回路設計などをより高精度に実施することができる。

本発明の第１の実施形態に係る半導体装置の評価方法のフローチャートである。 本発明の第１の実施形態に係る半導体装置の評価方法の模式図である。 本発明の第２の実施形態に係る半導体評価装置の構成図である。 本発明の第３の実施形態に係る半導体装置シミュレーション方法を用いた最大ＲＴＮ振幅の頻度分布のシミュレーションのフローチャートである。 本発明の第３の実施形態に係る半導体装置シミュレーション方法を用いたＲＴＮによる回路の誤動作確率のシミュレーションのフローチャートである。 本発明の第３の実施形態に係る半導体装置シミュレーション方法におけるＦＥＴのＲＴＮ特性を決定する部分のフローチャートである。 実施例１における、１個のトラップが寄与するＲＴＮが発生しているＦＥＴのドレイン電流Ｉｄの測定結果である。 実施例１における、１個のトラップが寄与するＲＴＮが発生しているＦＥＴのドレイン電流Ｉｄのヒストグラムの例である。 実施例１における、複数のトラップが寄与するＲＴＮが発生しているＦＥＴのドレイン電流Ｉｄの測定結果である。 実施例１における、複数のトラップが寄与するＲＴＮが発生しているＦＥＴのドレイン電流Ｉｄのヒストグラムの例である。 実施例１における、タイプＩのトラップによるＲＴＮの捕獲時定数τｃと放出時定数τｅとの抽出結果のゲート電圧依存性の一例、及びパラメータＶｇ０とτ０の定義である。 実施例１における、タイプＩのトラップによるＲＴＮの時定数比τｃ／τｅのゲート電圧依存性の片対数プロットの一例である。 実施例１における、絶縁膜内にタイプＩのトラップを有するＭＩＳ構造のバンドダイヤグラムの模式図である（ゲート電圧印加時）。 実施例１における、絶縁膜内にタイプＩのトラップを有するＭＩＳ構造のバンドダイヤグラムの模式図である（ゲート電圧非印加時）。 実施例１における、タイプＩＩのトラップによるＲＴＮの捕獲時定数τｃと放出時定数τｅの抽出結果のゲート電圧依存性の一例である。 実施例１における、タイプＩＩのトラップによるＲＴＮの時定数比τｃ／τｅのゲート電圧依存性の片対数プロットの一例である。 実施例１における、絶縁膜内にタイプＩＩのトラップを有するＭＩＳ構造のバンドダイヤグラムの模式図である（ゲート電圧印加時）。 実施例１における、絶縁膜内にタイプＩＩのトラップを有するＭＩＳ構造のバンドダイヤグラムの模式図である（ゲート電圧非印加時）。 実施例１における、規格化されたトラップ位置ＸＴ／ＴＯＸの分布を示すヒストグラムである。 実施例１における、トラップエネルギーＥＴ０−ＥＣの分布を示すヒストグラムである。 実施例１における、規格化されたトラップ位置ＸＴ／ＴＯＸとトラップエネルギーＥＴ０−ＥＣの抽出結果をマッピングした相関プロットである。 実施例１における、規格化されたトラップ位置ＸＴ／ＴＯＸと時定数τ０の抽出結果をマッピングした相関プロットである。 実施例１における、規格化されたトラップ位置ＸＴ／ＴＯＸとＲＴＮ振幅ΔＶｔｈの抽出結果をマッピングした相関プロットである。 実施例１における、時定数τ０とＲＴＮ振幅ΔＶｔｈの抽出結果をマッピングした相関プロットである。 実施例１における、ＳＲＡＭセル読み出し動作の誤動作確率のシミュレーション結果と、誤動作確率の実験結果との比較である。 実施例１における、異なる製造方法で作成されたＦＥＴそれぞれについて、規格化されたトラップ位置ＸＴ／ＴＯＸとＲＴＮ振幅ΔＶｔｈの抽出結果をマッピングした相関プロットである。 実施例２における、最大ＲＴＮ振幅の累積確率分布の模式図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置の評価方法について説明する。図１は、本実施形態に係る半導体装置の評価方法のフローチャートである。本実施形態に係る評価手順は、まず、測定の対象とするＭＩＳ型ＦＥＴ（以下、単にＦＥＴと呼ぶ）を測定器に接続する（ステップＳ１）。

次に、当該ＦＥＴのＲＴＮを測定する（ステップＳ２）。例えば、ＦＥＴのソース・ドレイン・ゲート・基板の各電極に所定のバイアス電圧を印加し、ドレイン電流を所定の時間間隔（サンプリングレート）で測定する。あるいは、ＦＥＴのドレイン電極に所定のバイアス電流を印加し、ゲート−ソース間の電圧を所定の時間間隔で測定してもよい。ＲＴＮ測定は、印加するバイアス電圧や温度などを適宜変更しながら、複数の測定条件で実施する必要がある。

次に、ステップＳ２における当該ＦＥＴのＲＴＮ測定の結果に基づいて、ＲＴＮ振幅、ＲＴＮ時定数（捕獲時定数及び放出時定数）、ゲート絶縁膜中のトラップ位置、トラップエネルギーなどのＲＴＮに関するパラメータ（以下、ＲＴＮパラメータと呼ぶ）を抽出する（ステップＳ３）。

ステップＳ２においてドレイン電流の測定を行った場合、ステップＳ３で抽出するＲＴＮ振幅の値としては、ドレイン電流Ｉｄの離散的変動幅ΔＩｄを用いることができる。または、ΔＩｄをＩｄで割ったΔＩｄ／Ｉｄや、ΔＩｄを別途測定した相互コンダクタンスｇｍで割ったΔＶｔｈ（＝ΔＩｄ／ｇｍ）などを用いてもよい。一方、ステップＳ２においてゲート−ソース間電圧の測定を行った場合、ステップＳ３で抽出するＲＴＮ振幅の値としては、ゲート−ソース間電圧の離散的変動幅などを用いることができる。ステップＳ３におけるトラップの位置の抽出においては、三次元空間の３つの方向のうち、少なくとも膜厚方向おける位置座標を抽出する。絶縁膜・半導体基板界面と平行な二次元面内における位置座標のうち一方または両方をさらに抽出してもよい。ステップＳ３におけるトラップ位置及びトラップエネルギーの抽出手法としては、詳細には後述するように、例えば非特許文献２や３に記載された捕獲時定数τｃ・放出時定数τｅとの比τｃ／τｅのゲート電圧依存性に基づく手法を用いることができる。

次に、測定対象とする全てのＦＥＴを評価し終えたかどうかを判定する（ステップＳ４）。全てのＦＥＴの評価が完了していない場合（ステップＳ４ＮＯ）、ステップＳ１に戻り、次の測定の対象であるＦＥＴについて、上記ステップＳ１〜Ｓ３までを繰り返す。全てのＦＥＴの評価が完了している場合（ステップＳ４ＹＥＳ）、ステップＳ４において抽出したトラップ位置、トラップエネルギーから、トラップ位置の分布、トラップエネルギーの分布、ＲＴＮ時定数の分布、ＲＴＮ振幅分布のヒストグラム、あるいはトラップ位置‐ＲＴＮ振幅平面などの平面上にトラップの分布をマッピングした相関プロットを作図する（ステップＳ５）。

次に、得られたＲＴＮパラメータの各分布を近似する数式を導出する（ステップＳ６）。なお、ステップＳ５とＳ６のいずれか一方を行わないフローであってもよい。

なお、ステップＳ２におけるＲＴＮ測定は、１個のＦＥＴ毎に順に行なってもよいし、２個以上のＦＥＴを同時並列測定してもよい。また、測定対象である全てのＦＥＴのＲＴＮ測定（ステップＳ２）を完了してから、ＲＴＮパラメータの抽出（ステップＳ３）を行なってもよい。また、あらかじめステップＳ５におけるヒストグラムや相関プロットを作図しておき、ＦＥＴを１つ評価し終える毎にそれらを更新してもよい。

測定対象のＦＥＴとしては、面積（ゲート長Ｌ×ゲート幅Ｗ）の小さなＦＥＴを用いる。特に、ゲート長、ゲート幅とも、安定的に製造可能な最小寸法に近い大きさのものを用いるのが望ましい。また、ゲート長もしくはゲート幅の異なる複数種類の寸法のＦＥＴをそれぞれ多数個ずつ測定してもよい。ＲＴＮパラメータ同士の相関を捉えるためには、同一の製造工程で作成された同一寸法のＦＥＴを少なくとも１０個以上測定することが必要である。各ＲＴＮパラメータの分布を統計的に精度よく評価するためには同一寸法のＦＥＴを１０００個以上測定するのが望ましい。

図２は、本実施形態に係る半導体装置の評価方法の模式図である。１番目のＦＥＴ（ＦＥＴ−１）はゲート絶縁膜中にＲＴＮを起こすトラップを有しており、このＦＥＴ−１に対するＲＴＮの測定に基づいて、そのトラップの位置ＸＴ１、エネルギーＥＴ０＿１、時定数τ１、ＲＴＮ振幅ΔＩｄ１が組となって抽出される。ここで、エネルギーＥＴ０は、ゲート絶縁膜に電界が印加されていない状態におけるトラップエネルギーＥＴである。また、時定数τは、捕獲時定数τｃと、放出時定数τｅとを含む。さらに、捕獲時定数τｃと、放出時定数τｅとはゲート電圧により変化するため、抽出する時定数としては、時定数比τｃ／τｅ＝１となる場合の時定数τ０（＝τｃ＝τｅ）を用いるのが好ましい。

同様に、Ｎ個のＦＥＴについてＲＴＮを測定する。これにより、ＦＥＴ−２におけるトラップの位置ＸＴ２、エネルギーＥＴ０＿２、時定数τ２、ＲＴＮ振幅ΔＩｄ２の組、ＦＥＴ−３におけるトラップの位置ＸＴ３、エネルギーＥＴ０＿３、時定数τ３、ＲＴＮ振幅ΔＩｄ３の組、・・・、ＦＥＴ−Ｎにおけるトラップの位置ＸＴＮ、エネルギーＥＴ０＿Ｎ、時定数τＮ、ＲＴＮ振幅ΔＩｄＮの組が抽出される。以上のＮ個のトラップの抽出結果を組み合わせ、位置ＸＴの分布、エネルギーＥＴ０の分布、時定数τの分布、振幅ΔＩｄの分布をそれぞれ求めることができる。

さらに、例えば横軸に位置ＸＴ、縦軸にエネルギーＥＴ０をとった平面上に位置ＸＴとエネルギーＥＴ０の組をマッピングし、位置ＸＴとエネルギーＥＴ０の分布の間の相関の強さなどを確認することができる。位置ＸＴと振幅ΔＩｄの組や、位置ＸＴと時定数τの組、エネルギーＥＴ０と振幅ΔＩｄの組、エネルギーＥＴ０と時定数τの組、振幅ΔＩｄと時定数τの組についても、同様にマッピングを行って相関の強さなどを確認することができる。

なお、１個のＦＥＴに含まれるＲＴＮを発生させるトラップの個数は１個とは限らず、複数存在する場合もある。複数のトラップによるＲＴＮが発生しているＦＥＴでは、電流値が３つ以上の離散的な値の間を行き来する。そのようなＦＥＴでは、ＦＥＴ内の全てのトラップについて位置、エネルギー、時定数、振幅の抽出を行うことが望ましい。しかし、多数の離散値の間を行き来するＲＴＮ測定データから個々のトラップの寄与を切り分ける処理は容易ではない。そのため、複数のトラップのうち一つだけ、もしくは一部だけを選択して抽出を行ってもよい。一方、明瞭なＲＴＮが１個も観測されないＦＥＴもある。このようなＦＥＴに対しては、当然ながらトラップ位置などの抽出処理は行わない。

ＲＴＮの時定数は個々の電荷トラップによって大きく異なっており、少なくともマイクロ秒オーダーから数時間のオーダーまで何桁にもわたって分布している。これらを全て捉えるためには、ＲＴＮ測定を可能な限り高速なサンプリングレートで、かつ長い時間にわたって行うのが理想的である。しかし、データ量が極めて大きくなるため、測定器の内部メモリ容量の上限を超える、あるいは、抽出処理の負荷が大きくなるなどの点から、必ずしも現実的ではない。そこで、高速なサンプリングレートでの短時間の測定と、低速なサンプリングレートでの長時間の測定とを組み合わせてＲＴＮ測定を行うことが好ましい。これにより、広い時定数範囲のＲＴＮを効率的に捉えることができる。ここで、それぞれの測定のサンプリングレートには１０倍、もしくはそれ以上の差をつけるのが望ましい。

本実施の形態によれば、ＲＴＮ測定結果から抽出可能な複数種類のＲＴＮパラメータをそれぞれ単独の分布として評価するだけでなく、ＲＴＮパラメータ同士の相関を把握することができる。特に、面積の大きなＦＥＴの測定からは予測不可能な微細なＦＥＴにおけるＲＴＮパラメータ同士の相関を把握することができる。例えば、トラップ位置−トラップエネルギー平面やトラップ位置‐ＲＴＮ振幅平面などの平面上にトラップの分布をマッピングする。これにより、それぞれの分布の間の相関の強さなどを確認することができる。さらに、それぞれの統計的な分布を分布関数で記述する場合に、相互の関連性を数式的に取り入れた分布関数で表現することが可能となる。このような統計的に有意な分布評価を、製造工程の良否判定や回路設計などに利用することが可能となる。

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置の評価装置について説明する。図３は本実施形態に係る評価装置の構成図である。本実施形態に係る評価装置は、ＦＥＴ接続部１、ＲＴＮ測定部２、ＲＴＮパラメータ抽出部３、表示部４、記憶部５から構成される。

ＦＥＴ接続部１は例えば可動ステージを備えたプローバである。ＦＥＴ接続部１には、測定対象であるＦＥＴが搭載される。図３に示すように、ＦＥＴ接続部１は、ＦＥＴのドレイン・ゲート・ソース・基板の４つの各電極をＲＴＮ測定部２の測定端子と電気的に接続する機構を有している。さらに、測定対象であるＦＥＴを切り替える機構を有している。

ＲＴＮ測定部２は、ＦＥＴ接続部１に搭載されたＦＥＴのドレイン・ゲート・ソース・基板の各電極に接続される端子と、各端子に接続された４つの電圧源２１と、ドレイン端子に直列接続された電流計からなる。各電圧源によって所定のバイアス電圧を各端子に印加し、電流計によって所定のサンプリングレートで電流値を測定する。各端子に印加するバイアス電圧を種々変化させて測定を行う。

ＲＴＮパラメータ抽出部３は例えば電子計算機であり、ＲＴＮ測定部２により取得された測定データに基づき、ＲＴＮ振幅、捕獲時定数及び放出時定数を抽出し、さらに、ゲート絶縁膜中のトラップの位置、トラップのエネルギーを抽出する。トラップ位置及びトラップエネルギーの抽出手法としては、例えば非特許文献２や３に記載された捕獲・放出時定数比のゲート電圧依存性に基づく手法を用いることができる。

測定対象のＦＥＴを１個測定し終えたら、ＦＥＴ接続部１は切り替え機構によって次の測定対象のＦＥＴをＲＴＮ測定部２の測定端子に接続する。そして、ＲＴＮ測定及びＲＴＮパラメータの抽出を行なう。以下同様に、一連の操作を繰り返し、多数のＦＥＴについてＲＴＮパラメータを抽出する。なお、２個以上のＦＥＴを同時並列測定できる構成としてもよい。

表示部４は、例えばディスプレイやプリンタなどである。表示部４は、各ＲＴＮパラメータの分布のヒストグラムやＲＴＮパラメータ同士の相関プロットを表示する。あるいは、分布を近似する数式や数式に含まれるパラメータの値などを表示する。

記憶部５は、例えば電子計算機に内蔵されたメモリ、ハードディスク、リムーバブルな記憶媒体などである。記憶部５は、抽出されたＲＴＮパラメータのリスト、ヒストグラム及び相関プロットの描画データ、分布の近似式や式に含まれるパラメータの値などを記憶する。

図３に示したＲＴＮ測定部２の構成は、ＲＴＮ測定においてドレイン電流を測定する場合の構成である。ドレイン端子以外の端子の電流を測定する場合、測定対象の端子に電流計を接続する。また、ＦＥＴに所定のバイアス電流を印加してゲート−ソース間などの電圧を測定する場合、バイアス電流を印加する端子に電流源を、電圧を測定する端子間に電圧計を接続する。

本実施の形態に係る評価装置を用いることにより、ＲＴＮ測定結果から抽出可能な複数種類のＲＴＮパラメータをそれぞれ単独の分布として評価するだけでなく、相互の関連性を把握することができる。即ち、第１の実施の形態と同様の効果を得ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置のシミュレーション方法について説明する。このシミュレーション方法は、第１の実施の形態に係る半導体装置の評価方法により得られた結果を半導体装置のシミュレーションに適用したものである。このようなシミュレーションは、例えばコンピュータ上でＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis)を用いて行うことができる。

まず、多数のＦＥＴに対するＲＴＮ測定結果から抽出された各ＲＴＮパラメータの統計的な分布について近似式を求める。この各近似式を対応する各分布の確率密度分布関数とする。続いて、これら確率密度分布関数に従って、ＲＴＮを確率的に発生させるモンテカルロシミュレーションを行う。これにより、所定のバイアス条件におけるＲＴＮによる特性変動の発生頻度やＲＴＮ振幅分布をシミュレーション上で再現することができる。さらに、このＲＴＮを確率的に発生させたモンテカルロシミュレーションを、回路の動作マージンや遅延時間などを計算するシミュレーションに適用すれば、ＲＴＮによる回路の誤動作確率を推定することができる。

図４は、本実施形態に係る半導体装置シミュレーション方法を用いた最大ＲＴＮ振幅の頻度分布のシミュレーションのフローチャートである。ここで、最大ＲＴＮ振幅とは、複数のトラップが寄与してそれぞれのトラップによるＲＴＮの振幅の重畳が起こる場合も含めた、特性値のｐｅａｋ−ｔｏ−ｐｅａｋの変位幅を意味する。まず、多数のＦＥＴに対するＲＴＮ測定に基づき、各ＲＴＮパラメータ（トラップ位置、トラップエネルギー、時定数、ＲＴＮ振幅など）の確率密度分布関数を導出する（ステップＳ１００）。

次に、１個のＦＥＴ内に含まれるトラップの個数と、それぞれのＲＴＮパラメータ（トラップ位置、トラップエネルギー、時定数、ＲＴＮ振幅など）を、Ｓ１００で導出された確率密度分布関数に従って確率的に決定する（ステップＳ１０１）。
次に、時刻ｔにおける当該ＦＥＴの特性値をＳ１０１で決定した時定数と振幅に基づいて確率的に決定する（ステップＳ１０２）。

次に、所定の時間ステップ数の計算が完了したかどうかを判定する（ステップＳ１０３）。完了していなければ（ステップＳ１０３ＮＯ）、時間ステップを１ステップ進め、以降、所定の時間ステップ数が完了するまでＳ１０２を繰り返し実行する。所定の時間ステップ数の計算が完了したら（ステップＳ１０３ＹＥＳ）、所定時間内に発生した特性値の頻度分布を導出する（ステップＳ１０４）。

次に、当該ＦＥＴにおいて所定時間内に発生した最大ＲＴＮ振幅を導出する（ステップＳ１０５）。次に、所定の個数のＦＥＴのシミュレーションが完了したかどうか判定する（ステップＳ１０６）。完了していなければ（ステップＳ１０６ＮＯ）、次のＦＥＴに対しステップＳ１０１〜Ｓ１０５の処理を行い、全てのＦＥＴについてこの一連の操作を繰り返す。全てのＦＥＴに対してシミュレーションが完了したら（ステップＳ１０６ＹＥＳ）、ステップＳ１０５で得られた各ＦＥＴの最大ＲＴＮ振幅を集計し、最大ＲＴＮ振幅の頻度分布を導出する（ステップＳ１０７）。

図５は、本実施形態に係る半導体装置シミュレーション方法を用いたＲＴＮによる回路の誤動作確率のシミュレーションのフローチャートである。まず、ステップＳ１５０〜Ｓ１５２は、図４のステップＳ１００〜Ｓ１０２と同様に行う。ここで、ステップＳ１５１及びＳ１５２におけるＲＴＮを考慮した特性値の決定は、回路を構成するＦＥＴのうち１個のＦＥＴのみに対し行ってもよく、また、２個以上のＦＥＴに対しそれぞれ行ってもよい。

次に、ステップＳ１５２で決定された時刻ｔにおけるＦＥＴの特性値を用いて回路の動作を計算し、回路が正常に動作するかどうかを判定する（ステップＳ１５３）。
次に、所定の時間ステップ数の計算が完了したかどうかを判定する（ステップＳ１５４）。完了していなければ（ステップＳ１５４ＮＯ）、時間ステップを１ステップ進め、以降、所定の時間ステップ数が完了するまでステップＳ１５２及びＳ１５３を繰り返し実行する。所定の時間ステップ数の計算が完了したら（ステップＳ１５４ＹＥＳ）、所定時間内において当該回路が誤動作を起こす確率の導出、もしくは所定時間内に当該回路が誤動作を１回以上起こしたかどうかの判定を行う（ステップＳ１５５）。

次に、所定の回数の回路動作のシミュレーションを完了したかどうか判定する（ステップＳ１５６）。完了していなければ（ステップＳ１５６ＮＯ）、ステップＳ１０１〜Ｓ１０５の処理を繰り返す。所定の回数の回路動作のシミュレーションを完了したら（ステップＳ１５６ＹＥＳ）、ステップＳ１５５で得られた各回路における誤動作率もしくは誤動作発生の有無を集計し、多数の回路における誤動作発生確率を導出する（ステップＳ１５７）。

この誤動作発生確率シミュレーション結果に基づいて、誤動作発生確率が所定値以下となるよう回路の動作電圧や回路への入力信号のタイミング、回路を構成するＦＥＴのサイズなどを適宜設定することにより、誤動作確率の低い半導体集積回路を形成できる。

これらのシミュレーションにおいて、多数のＦＥＴの測定によって導出されたトラップ位置、トラップエネルギー、時定数、ＲＴＮ振幅それぞれの分布の間の相関を取り込むことによって、再現精度・予測精度を向上することができる。例えば、以下のような手順で行う。

まず、ＦＥＴ内部に含まれるＲＴＮを起こすトラップの個数ｎの分布を記述する確率密度分布関数ｆ１（ｎ）を決定する。次に、絶縁膜中のトラップ位置ＸＴの分布を記述する確率密度分布関数ｆ２（ＸＴ）を決定する。次に、トラップエネルギーＥＴ０の分布を記述する確率密度分布関数ｆ３（ＥＴ０；ＸＴ）を決定する。ここで、ｆ３（ＥＴ０；ＸＴ）はＸＴをパラメータとして含む関数であり、ＸＴの値によりＥＴ０の分布形状が変化する。次に、時定数τの分布を記述する確率密度分布関数ｆ４（τ；ＸＴ，ＥＴ０）を決定する。ここで、ｆ４（τ；ＸＴ，ＥＴ０）はＸＴ及びＥＴ０をパラメータとして含む関数であり、ＸＴ及びＥＴ０の値によりτの分布形状が変化する。次に、振幅ΔＩｄの分布を記述する確率密度分布関数ｆ５（ΔＩｄ；ＸＴ，ＥＴ０，τ）を決定する。ここで、ｆ５（ΔＩｄ；ＸＴ，ＥＴ０，τ）はＸＴ、ＥＴ０及びτをパラメータとして含む関数であり、ＸＴ、ＥＴ０及びτの値によりΔＩｄの分布形状が変化する。以上のｆ２からｆ５の各関数は、多数のＦＥＴの測定によって導出された分布の相互の関係を反映するように決定する。

以上のｆ１からｆ５の各関数を用い、モンテカルロシミュレーションにおいてＦＥＴのＲＴＮパラメータを確率的に決定する。図６は、図５のステップＳ１０１もしくは図６のステップＳ１５１におけるＦＥＴのＲＴＮパラメータを決定する部分の詳細を表すフローである。

まず、乱数を発生させｆ１（ｎ）にしたがってＦＥＴ内部に含まれるトラップの個数ｎを決定する（ステップＳ２０１）。
次に、トラップの個数ｎ＞０であるか否かを判別する（ステップＳ２０２）。トラップの個数ｎ＝０であれば（ステップＳ２０２ＮＯ）、当該ＦＥＴにはＲＴＮが発生しないものとして終了する。個数ｎ＞０であれば（ステップＳ２０２ＹＥＳ）、１番目のトラップから順に位置、エネルギー、時定数、振幅を決定するステップに進む。

具体的には、まず、乱数を発生させｆ２（ＸＴ）にしたがってトラップの位置ＸＴを決定する（ステップＳ２０３）。次に、乱数を発生させＸＴ及びｆ３（ＥＴ０；ＸＴ）にしたがってトラップのエネルギーＥＴ０を決定する（ステップＳ２０４）。次に、乱数を発生させＸＴ、ＥＴ０及びｆ４（τ；ＸＴ，ＥＴ０）にしたがって時定数τを決定する（ステップＳ２０５）。次に、乱数を発生させＸＴ、ＥＴ０、τ及びｆ５（ΔＩｄ；ＸＴ，ＥＴ０，τ）にしたがって振幅ΔＩｄを決定する（ステップＳ２０６）。

次に、ｎ個のトラップ全てについて位置などの決定を完了したかどうかを判定する（ステップＳ２０７）。ｎ個全てを完了していない場合（ステップＳ２０７ＮＯ）、ステップＳ２０３に戻り、次のトラップについてステップＳ２０３〜Ｓ２０６の操作を行う。同様に、ｎ個全てのトラップについてステップＳ２０３〜Ｓ２０６の操作を行う。ｎ個全てを完了したら（ステップＳ２０７ＹＥＳ）、終了する。

なお、各確率密度分布関数の間の依存関係の順序は上記のとおりでなくともよい。また、必ずしもトラップ位置、トラップエネルギー、時定数、ＲＴＮ振幅の４者全ての相関関係を取り入れる必要はない。また、これら４者以外の何らかのパラメータとの相関関係が取り入れられていてもよい。

ゲート長Ｌ、ゲート幅Ｗのサイズが種々異なるＦＥＴのシミュレーションを行う場合、各サイズについて多数のＦＥＴのＲＴＮ測定から得られたＲＴＮ振幅の分布関数を用いればよい。なお、一般に、１個のＦＥＴに含まれるトラップの平均個数はＦＥＴの面積（Ｌ×Ｗ）に概ね比例する。一方、１個のトラップが起こすＲＴＮ振幅の平均値はＦＥＴの面積に概ね反比例する。よって、測定を行っていない面積のＦＥＴであっても、実際に測定を行ったＦＥＴの面積との比を用いて、ＲＴＮ特性をシミュレーションすることも可能である。具体的には、トラップ個数には面積比を、ＲＴＮ振幅分布には面積比の逆比をかけた確率密度分布関数を得ることができる。

本発明の第１の実施形態に係る半導体装置の評価方法の実施例を以下に示す。
図７ＡはＦＥＴに一定のゲート電圧Ｖｇ及びドレイン電圧Ｖｄを印加し、ドレイン電流Ｉｄを測定した結果の一例である。このＦＥＴではＲＴＮが発生しており、時間とともに電流値が離散的な２つの値の間を行き来している。この測定データから、以下のようにＲＴＮ振幅ΔＶｔｈと捕獲時定数τｃ及び放出時定数τｅを抽出する。

まず、離散的な２つのＩｄの値を抽出し、その変動幅ΔＩｄを求める。図７ＢはＩｄの値の分布をヒストグラムにしたものである。例えばこのヒストグラムのピーク位置（図中、矢印で示した位置）を検出することにより変動幅ΔＩｄを抽出できる。そして、別途行っておいたＩｄとＶｇとの測定結果から求めた相互コンダクタンスｇｍ＝∂Ｉｄ／∂Ｖｇを用い、ΔＶｔｈ＝ΔＩｄ／ｇｍを算出する。

また、抽出された２つの電流値の中間の値を閾値として設定し、Ｉｄが閾値より高いときをｈｉｇｈ状態、閾値より低いときをｌｏｗ状態と定義し、測定の各時刻において状態がｈｉｇｈであるかｌｏｗであるかの判別を行う。ここで、ｈｉｇｈ状態はトラップが電荷を放出しておりＦＥＴの閾値電圧が低下している状態、ｌｏｗ状態はトラップが電荷を捕獲しておりＦＥＴの閾値電圧が上昇している状態である。電荷の捕獲が起こるとｈｉｇｈからｌｏｗへ、放出が起こるとｌｏｗからｈｉｇｈへの遷移が起こる。ｈｉｇｈ状態、ｌｏｗ状態それぞれの継続時間と、ｈｉｇｈからｌｏｗへ遷移する回数を求め、以下の式から捕獲時定数τｃ及び放出時定数τｅを計算する。
τｃ＝（ｈｉｇｈ状態の継続時間総和）／（遷移回数） （１ａ）
τｅ＝（ｌｏｗ状態の継続時間総和）／（遷移回数） （１ｂ）

図８Ａは別のＦＥＴに対するＩｄの測定結果の例である。このＦＥＴでは電流値が離散的な４つの値の間を行き来するＲＴＮが発生している。図８ＢはＩｄの値のヒストグラムである。このヒストグラムのピーク位置を検出することにより同様に４つの離散的Ｉｄ値を検出できる。図８Ｂに示すように、Ｉｄが各離散値をとる状態をそれぞれ状態１から状態４とする。このＦＥＴでは２個のトラップがそれぞれ電荷の捕獲・放出を行うことでこれら４つの状態が生じていると考えられる。状態１と３との間、状態２と４との間の遷移は第１のトラップの、状態１と２との間、状態３と４との間の遷移は第２のトラップの電荷捕獲・放出に伴うものである。

複数のトラップが寄与するＲＴＮでは、それぞれのトラップは異なる位置に存在し、それぞれ異なるエネルギー、時定数、ＲＴＮ振幅を有する。複数のトラップのそれぞれの時定数を抽出するには、多数ある状態のうちどの状態からどの状態への遷移がそれぞれ何回発生しているかを正確に捉える必要がある。そのため、１つのトラップのみが寄与する２つの状態しか有さないＲＴＮの場合と比べ、複雑な処理を必要とする。複数のトラップが寄与するＲＴＮに対しては、以下の第１〜第３の処理を取り得る。

第１の処理では、複数のトラップが寄与するＦＥＴはトラップ評価の対象から除外し、処理が容易である１つのトラップのみが寄与するＦＥＴだけに評価の対象を絞る。
第２の処理では、複数のトラップのうち振幅が最大のＲＴＮを起こすものに絞って評価する。図８Ａ、８Ｂの例では、第１のトラップのみを評価する。状態２と３の電流値の中間の値に閾値を設定し、状態１と２をまとめてｌｏｗ状態、状態３と４をまとめてｈｉｇｈ状態として扱う。これにより、図７Ａ、７Ｂの例と同様に、第１のトラップの時定数を計算することができる。
第３の処理では、各状態の継続時間と各状態間の遷移回数を求め、複数のトラップ全ての時定数及び振幅を評価することである。これは以下の方法で行うことができる。

図８ＢのヒストグラムのＩｄが小さいほうから１番目のピークと２番目のピークの電流値の中間の値に第１の閾値を、以下２、３番目のピークの中間と３、４番目のピークの中間にそれぞれ第２、第３の閾値を設定し、サンプリングの各時刻においてＩｄの値が第１の閾値より小さければ状態１、第１の閾値と第２の閾値の間にあれば状態２、第２の閾値と第３の閾値の間にあれば状態３、第３の閾値より大きければ状態４にあると定義する。

４つの状態それぞれの継続時間と、状態４から状態３、状態４から状態２、状態３から状態１、状態２から状態１への遷移回数をそれぞれ求める。
第１のトラップの時定数は、式（１ａ）、（１ｂ）において「ｈｉｇｈ状態の継続時間総和」を「状態４と状態３の継続時間の総和」、「ｌｏｗ状態の継続時間総和」を「状態２と状態１の継続時間の総和」、「遷移回数」を「状態４から状態２の遷移回数と状態３から１の遷移回数の和」で置き換えることにより計算できる。
第２のトラップの時定数は、式（１ａ）、（１ｂ）において「ｈｉｇｈ状態の継続時間総和」を「状態４と状態２の継続時間の総和」、「ｌｏｗ状態の継続時間総和」を「状態３と状態１の継続時間の総和」、「遷移回数」を「状態４から状態３の遷移回数と状態２から状態１の遷移回数の和」で置き換えることにより計算できる。

ただし、例えば状態１と状態３の間の遷移と、状態２と状態４の間の遷移がどちらも同一のトラップの電荷捕獲・放出によるものであるかどうか容易には判別できない場合もある。よって以下のような方法を取ることもできる。

まず、４つの状態についてそれぞれの継続時間を求めるところまでは上記と同様である。図８Ａ、８Ｂの例では、４つの状態のうち継続時間総和が最も長いのは状態４である。そのため、状態４を基準の状態として定め、状態４から状態３、状態４から状態２、状態４から状態１の遷移回数をそれぞれ求める。そして、状態４をｈｉｇｈ状態、状態２をｌｏｗ状態とし、状態４から状態２への遷移回数を遷移回数として扱うことにより、式（１ａ）、（１ｂ）から第１のトラップの時定数が計算できる。また、状態４をｈｉｇｈ状態、状態３をｌｏｗ状態とし、状態４から状態３への遷移回数を遷移回数として扱うことにより、式（１ａ）、（１ｂ）から第２のトラップの時定数が計算できる。なお、状態４から状態１への遷移はほとんど発生しない。そのため、この遷移はトラップ１つだけの電荷捕獲・放出による遷移ではないと判定し、計算対象から除外する。

また、状態４と状態２の電流値の変動幅ΔＩｄ_２−４と、状態４と状態３の電流値の変動幅ΔＩｄ_３−４とを求め、それぞれをｇｍで除算して第１と第２のトラップそれぞれについてＲＴＮ振幅ΔＶｔｈを算出する。

このようなあるゲート電圧Ｖｇにおけるドレイン電流Ｉｄの測定結果に基づく時定数の抽出を、ゲート電圧Ｖｇを変化させて実施する。図９Ａは同一のＦＥＴに対しゲート電圧Ｖｇを変化させてドレイン電流Ｉｄの測定を行い、捕獲時定数τｃと放出時定数τｅを抽出した結果をプロットしたものである。捕獲時定数τｃ及び放出時定数τｅはそれぞれゲート電圧Ｖｇに対し変化する。ここで、捕獲時定数τｃと放出時定数τｅとが一致するときのゲート電圧ＶｇをＶｇ０、そのときの捕獲時定数τｃ及び放出時定数τｅの値をτ０と定義する。Ｖｇ０は内挿によって求める。測定したゲート電圧Ｖｇの範囲内で捕獲時定数τｃと放出時定数τｅの逆転が発生しないときは、外挿によりＶｇ０とτ０を求める。

図９Ｂは時定数比τｃ／τｅのゲート電圧依存性を片対数プロットしたものである。時定数比τｃ／τｅは片対数グラフ上でゲート電圧Ｖｇに対し直線的な関係となる。多くのトラップは、図９Ｂのようにゲート電圧Ｖｇが高くなるにつれ、時定数比τｃ／τｅが減少するような傾きを持つ。ここで、そのようなトラップをタイプＩのトラップと呼ぶ。タイプＩのトラップでは、トラップと半導体基板との間で電荷の捕獲・放出が行われていると考えられる。

図１０Ａは絶縁膜中にタイプＩのトラップを含むＭＩＳ構造のエネルギーバンドダイヤグラムを模式的に示した図である。厚さＴＯＸの絶縁膜中に、半導体基板／絶縁膜界面からの距離ＸＴの位置に、エネルギーＥＴのトラップが存在するものとする。図１０Ａの半導体基板には、伝導帯端のエネルギーＥＣ、価電子帯端のエネルギーＥＶ、フェルミ準位ＥＦが示されている。図１０Ａのゲート電極には、ゲート電極の仕事関数ＥＧが示されている。ゲート電圧Ｖｇが変化するとゲート絶縁膜にかかる電界が変化し、それとともにトラップエネルギーＥＴも変化する。ゲート電圧Ｖｇによる時定数比τｃ／τｅの変化はＥＴ−ＥＦの変化と対応している。強反転状態では、図９Ｂの直線の傾きＭ１と距離ＸＴとの間には次式（２）が成立する。ここでｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。
ＸＴ／ＴＯＸ＝−（ｋＴ／ｑ）×ｌｎＭ１ （２）

つまり、図９Ｂの直線の傾きＭ１から絶縁膜厚ＴＯＸで規格化されたトラップ位置ＸＴ／ＴＯＸを抽出できる。別の方法によって絶縁膜厚ＴＯＸの値も既知であれば、トラップ位置ＸＴそのものの値も求めることができる。

Ｖｇ０はトラップエネルギーＥＴがフェルミ準位ＥＦと一致する（ＥＴ−ＥＦ＝０となる）ときのゲート電圧Ｖｇにほぼ対応している。図１０Ｂのように、ゲート絶縁膜に電界が印加されていない状態におけるトラップエネルギーＥＴをＥＴ０と定義すると、ＥＴ０は次式（３）により概算できる。
ＥＴ０−ＥＦ＝（Ｖｇ０＋Ｖ０）／（ＸＴ／ＴＯＸ） （３）
ここで、Ｖ０＝−ＶＦＢ−Φｓであり、ＶＦＢはフラットバンド電圧、Φｓは強反転状態における半導体基板の表面電位である。強反転状態では、半導体基板・絶縁膜界面におけるフェルミ準位ＥＦはＮ型ＦＥＴの場合、ＥＣに、Ｐ型ＦＥＴの場合、ＥＶにほぼ一致する。したがって、Ｎ型及びＰ型ＦＥＴそれぞれについての式（３）は、次式（３ａ）、（３ｂ）により表すことができる。
ＥＴ０−ＥＣ＝（Ｖｇ０＋Ｖ０）／（ＸＴ／ＴＯＸ）；（Ｎ型ＦＥＴ） （３ａ）
ＥＴ０−ＥＶ＝（Ｖｇ０＋Ｖ０）／（ＸＴ／ＴＯＸ）；（Ｐ型ＦＥＴ） （３ｂ）

図１１Ａは、図９とは異なるＦＥＴに対し捕獲時定数τｃと放出時定数τｅのゲート電圧依存性を抽出した結果をプロットしたものである。また、図１１Ｂは、時定数比τｃ／τｅのゲート電圧依存性を片対数プロットしたものである。このように、ゲート電圧Ｖｇが高くなるにつれて、時定数比τｃ／τｅが増加するような傾きを持つトラップも存在する。このようなトラップをタイプＩＩのトラップと呼ぶ。タイプＩＩのトラップでは、トラップとゲート電極との間で電荷の捕獲・放出が行われていると考えられる。

図１２Ａは、絶縁膜中にタイプＩＩのトラップを含むＭＩＳ構造のエネルギーバンドダイヤグラムを模式的に示した図である。図１２Ａの半導体基板には、伝導帯端のエネルギーＥＣ、価電子帯端のエネルギーＥＶ、フェルミ準位ＥＦが示されている。図１２Ａのゲート電極には、ゲート電極の仕事関数ＥＧが示されている。タイプＩＩのトラップでは、ゲート電圧Ｖｇによる時定数比τｃ／τｅの変化はＥＴ−ＥＧの変化と対応する。ここで、式（２）と同様に、図１１Ｂの直線の傾きＭ２と距離ＴＯＸ−ＸＴとの間には次式（４）が成立する。
（ＴＯＸ−ＸＴ）／ＴＯＸ＝（ｋＴ／ｑ）×ｌｎＭ２ （４）
よって、式（４）からトラップ位置ＸＴを抽出できる。図１２Ｂは、図１０Ｂと同様に、ゲート絶縁膜に電界が印加されていない状態での模式的なバンドダイヤグラムである。タイプＩＩのトラップのＥＴ０は、次式（５）により概算できる。
ＥＴ０−ＥＧ＝（Ｖｇ０＋Ｖ０）／［（ＴＯＸ−ＸＴ）／ＴＯＸ］ （５）

なお、式（２）、（３）、（３ａ）、（３ｂ）、（４）、（５）は、半導体基板は強反転状態であって、ゲート電圧Ｖｇの変化に対し表面電位が変化しないとの仮定のもとで導出されている。弱反転状態では表面電位が変化し、また強反転状態であっても表面電位はわずかに変化するため、より正確にはこれらの影響を考慮した非特許文献３に掲載された式などを用いるのが望ましい。つまり、式（２）、（３ａ）、（３ｂ）、（４）、（５）から算出されるＸＴ、ＥＴ０は概算値である。本実施例では、Ｖ０＝０．０２Ｖとし、式（２）、（３ａ）、（４）、（５）を用い、Ｎ型ＦＥＴにおいてＲＴＮを起こすトラップの位置ＸＴ／ＴＯＸ及びエネルギーＥＴ０の概算値を抽出した。

同一サイズ（ゲート長Ｌ＝５４ｎｍ、ゲート幅Ｗ＝１２６ｎｍ）及び同一製造工程で作成された多数の微細Ｎ型ＦＥＴを対象とし、ドレイン電流ＩｄのＲＴＮ測定を実施した。全ての被測定ＦＥＴに対し、１０，０００サンプリング／秒から１，０００，０００サンプリング／秒の範囲で複数のサンプリングレートを組み合わせ、いずれのレートの測定でもサンプリング点数は一定の６４，０００点（すなわち、測定の継続時間はサンプリングレートに比例して増減する）として測定した。ドレイン電圧Ｖｄは０．０５Ｖで固定し、ゲート電圧Ｖｇを０．４Ｖ〜１．２Ｖの範囲で０．１Ｖ刻みで変化させて測定した。以上の多数のＦＥＴの測定結果から、ＲＴＮを起こすトラップおよそ５０個について上述の一連の操作を行い、上述の４つのＲＴＮパラメータ、トラップ位置ＸＴ／ＴＯＸ、トラップエネルギーＥＴ０−ＥＣ、時定数τ０、ＲＴＮ振幅ΔＶｔｈを抽出した。

図１３はトラップ位置ＸＴ／ＴＯＸのヒストグラムである。図１４はトラップエネルギーＥＴ０−ＥＣのヒストグラムである。いずれも、タイプＩ、タイプＩＩのトラップをまとめてヒストグラム化した。ヒストグラムを作図することによってトラップの分布を視覚的に捉えることができる。時定数やＲＴＮ振幅についても同様にヒストグラムを作図することができる。

図１５は、横軸がトラップ位置ＸＴ／ＴＯＸ、縦軸がトラップエネルギーＥＴ０−ＥＣの平面上にトラップの分布をマッピングした相関プロットである。図中の点線は、測定で用いた下限及び上限のゲート電圧Ｖｇにおける等電位線である。本実施例の測定条件においてはこれら２本の等電位線で挟まれた領域内とその少し外側の領域に存在するトラップのみを抽出できる。

また、図１６は横軸がトラップ位置ＸＴ／ＴＯＸ、縦軸が時定数τ０の平面上にトラップの分布をマッピングした相関プロットである。図１７は横軸がトラップ位置ＸＴ／ＴＯＸ、縦軸がＲＴＮ振幅ΔＶｔｈの平面上にトラップの分布をマッピングした相関プロットである。このようなマッピングを行うことにより、トラップ位置・トラップエネルギー・時定数・ＲＴＮ振幅の分布の相互の関連性を知ることができる。例えば、図１６からは、時定数τ０とトラップ位置ＸＴ／ＴＯＸの間に明確な相関が見られないことが分かる。また、図１７からは、ＲＴＮ振幅の大きなトラップは主に位置ＸＴ／ＴＯＸ＝０．５よりも半導体基板に近い側に分布していることが分かる。図１８は横軸が時定数τ０、縦軸がＲＴＮ振幅ΔＶｔｈの平面上にトラップの分布をマッピングした相関プロットである。図１８からは、時定数とＲＴＮ振幅の間には相関がないことが読み取れる。

以上のトラップ位置ＸＴ／ＴＯＸ、トラップエネルギーＥＴ０−ＥＣ、時定数τ０、ＲＴＮ振幅ΔＶｔｈの分布と、それらＲＴＮパラメータ間の相関関係を近似する近似式を求めた。ＳＲＡＭセルの読み出し動作のシミュレーションにおいて、これら近似関数を確率密度分布関数として用いて、ＳＲＡＭセルを構成するＦＥＴにＲＴＮを模擬的に発生させる。これにより、誤動作、すなわちセルに記憶されている値とは異なる値が読み出される事象が発生する確率を計算した。また、トラップ位置ＸＴ／ＴＯＸ、トラップエネルギーＥＴ０−ＥＣ、時定数τ０、ＲＴＮ振幅ΔＶｔｈの分布が全て独立であるとみなし、パラメータ間の相関を考慮せずに確率密度分布関数を導出した場合についても同様のシミュレーションを行った。

図１９に誤動作確率の計算結果と、実験による誤動作確率の測定結果を示す。パラメータ間の分布の相関を考慮しない場合と比べ、相関を考慮した確率密度分布関数を用いたシミュレーションでは実際の誤動作確率を高精度に予測することができている。なお、このケースでは相関を考慮したシミュレーションのほうが相関を考慮しないシミュレーションと比べ誤動作確率が小さくなっているが、この大小関係は逆になる場合もありうる。

誤動作確率のシミュレーションを行った結果、誤動作確率があらかじめ定められた許容値（例えば１ｐｐｍ）を上回っている場合、回路を構成するＦＥＴのゲート長もしくはゲート幅を大きくするなどの設計変更や、動作電源電圧を高めるなどの措置によって、誤動作確率が許容値以下に収まるよう変更を行えばよい。また、誤動作確率が許容値よりも十分下回っていれば、許容値を上回らない範囲内で、回路を構成するＦＥＴのゲート長やゲート幅を小さくすることで回路面積を縮小したり、電源電圧を下げて消費電力を低減したり、回路に入力信号が入るタイミングを早めて動作速度を高速化したりなどの変更を施すことも可能である。

さらに、製造工程が部分的に異なる、第１の製造工程で作成された多数のＦＥＴと、第２の製造工程で作成された多数のＦＥＴに対し、ドレイン電流ＩｄのＲＴＮ測定を実施し、トラップ分布の評価を行った。図２０はそれぞれの製造工程におけるトラップ位置ＸＴ／ＴＯＸ及びＲＴＮ振幅ΔＶｔｈの相関プロットである。第１の製造工程で作成されたＦＥＴと比べ、第２の製造工程で作成されたＦＥＴではＲＴＮ振幅が小さくなっている。したがって、第２の製造工程を用いれば、第１の製造工程と比較してＲＴＮによる回路の誤動作の発生確率を抑制できることが期待される。このように、本発明によるトラップ分布の評価に基づいてＦＥＴの製造工程にフィードバックをかけることにより、製品の信頼性を向上させることができる。

また、図示していないが、同一の製造工程の第１のロット及び第２のロットで作成されたＦＥＴに対しトラップ分布の評価を行ったところ、第１のロットの方が、振幅ΔＶｔｈが小さな分布となった。この場合、第２のロットで製造された回路は第１のロットと比べ出荷後に誤動作を起こす確率が高い。第２のロットで作成された回路に対しては、出荷前の検査においてより厳しい条件を課すことによって、誤動作を起こし得る製品が市場に出荷されてしまう可能性を低くすることができる。一方、第１のロットで作成された回路に対しては、緩い条件で検査を行うことによって、歩留まり向上させることができる。このように、トラップ分布の評価結果に基づいて出荷前検査の基準を設定することも可能である。

同一製造工程で作成された、ゲート幅Ｗの異なる複数種類のＦＥＴ（Ｗ＝Ｗ１、Ｗ２、Ｗ３であり、Ｗ１＜Ｗ２＜Ｗ３）をそれぞれ多数測定し、ＲＴＮ振幅分布の評価を行う。あるいは、１種類のゲート幅ＷのＦＥＴのみを多数測定して特性の確率密度分布を求め、トラップ個数の分布についてはゲート幅Ｗの比をかけ、ＲＴＮ振幅の分布についてはＷの逆比をかけた確率密度分布関数を用いてゲート幅Ｗの異なる複数種類のＦＥＴの振幅分布をシミュレーションしてもよい。

図２１に示すように、それぞれのゲート幅Ｗについて、最大ＲＴＮ振幅の累積確率分布を求めることができる。この評価により、各ゲート幅Ｗにおいて所定の振幅値よりも大きな最大ＲＴＮ振幅が発生する確率が所定の確率よりも高くなるかどうかを判定することができる。所定の振幅値とは例えば回路が誤動作を起こす確率がある値以上となる振幅値であり、所定の確率とは例えば要求される回路の歩留まりを実現するために満たすべき確率である。

ゲート幅Ｗ＝Ｗ１のＦＥＴにおいては最大振幅が所定の振幅値以下となる累積確率分布が所定の値を下回っており、すなわち所定の振幅値よりも大きな振幅のＲＴＮが発生する確率が所定の確率よりも大きい。一方、ゲート幅Ｗ＝Ｗ２又はゲート幅Ｗ＝Ｗ３のＦＥＴにおいては所定の振幅値より大きな振幅のＲＴＮが発生する確率は所定の確率よりも小さい。

したがって、ゲート幅Ｗ＝Ｗ１のＦＥＴを用いて回路を設計すると回路が誤動作を起こす確率が所定の確率を越え、要求される歩留まりを実現できない。一方、ゲート幅Ｗ＝Ｗ２より大きなＦＥＴを用いて回路を設計すれば要求される歩留まりを実現できる。ゲート長Ｌの異なる複数種類のトランジスタに対しても同様の評価を行うことができる。このようにして、多数のＦＥＴのＲＴＮの評価を通じ、回路設計に用いるＦＥＴの最小サイズを決定することができる。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１ ＦＥＴ接続部
２ ＲＴＮ測定部
３ ＲＴＮパラメータ抽出部
４ 表示部
５ 記憶部
２１ 電圧源
２２ 電流計

Claims (15)

1. ゲート絶縁膜を有するＭＩＳ型ＦＥＴを備える半導体装置の評価方法であって、
   複数のＭＩＳ型ＦＥＴに対してＲＴＮを測定し、
   前記ＲＴＮの測定結果に基づいて、前記ゲート絶縁膜中のトラップの位置、当該トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータの相関関係を求める、半導体装置の評価方法。
2. 前記ＲＴＮの測定において、
   各ＭＩＳ型ＦＥＴに対し、第１のサンプリングレートと、前記第１のサンプリングレートより高速の第２のサンプリングレートとにより測定し、
   前記第１のサンプリングレートによる測定時間よりも前記第２のサンプリングレートによる測定時間の方が短いことを特徴とする請求項１に記載の半導体装置の評価方法。
3. 前記複数のＭＩＳ型ＦＥＴは、同一寸法であって、かつ、同一プロセスにより製造された１０個以上のＭＩＳ型ＦＥＴを含むことを特徴とする請求項１又は２に記載の半導体装置の評価方法。
4. 前記トラップの捕獲時定数と放出時定数との比のゲート電圧に対する依存性から、前記トラップの位置及びエネルギーの少なくとも一方を、求めることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の評価方法。
5. ゲート絶縁膜を有するＭＩＳ型ＦＥＴを備える半導体装置の評価装置であって、
   ＭＩＳ型ＦＥＴのＲＴＮを測定するＲＴＮ測定部と、
   前記ＲＴＮの測定結果に基づいて、前記ゲート絶縁膜中のトラップの位置、当該トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータの相関関係を求めるパラメータ抽出部と、を備える半導体装置の評価装置。
6. 前記ＲＴＮ測定部は、
   各前記ＭＩＳ型ＦＥＴに対し、第１のサンプリングレートと、前記第１のサンプリングレートより高速の第２のサンプリングレートとにより測定し、
   前記第１のサンプリングレートによる測定時間よりも前記第２のサンプリングレートによる測定時間の方が短いことを特徴とする請求項５に記載の半導体装置の評価装置。
7. パラメータ抽出部は、
   前記トラップの捕獲時定数と放出時定数との比のゲート電圧に対する依存性から、前記トラップの位置及びエネルギーの少なくとも一方を、求めることを特徴とする請求項５又は６に記載の半導体装置の評価装置。
8. ゲート絶縁膜を有するＭＩＳ型ＦＥＴを備える半導体装置のシミュレーション方法であって、
   複数のＭＩＳ型ＦＥＴのＲＴＮを測定し、
   前記ＲＴＮの測定結果に基づいて、前記ゲート絶縁膜中のトラップの位置、当該トラップのエネルギー、ＲＴＮの時定数、及びＲＴＮ振幅のうち少なくとも２つパラメータを抽出し、当該２つのパラメータのそれぞれについて相関関係を考慮した確率密度分布関数を求め、
   前記確率密度分布関数を用いて、シミュレーション対象である前記ＭＩＳ型ＦＥＴにＲＴＮを模擬的に発生させる、半導体装置のシミュレーション方法。
9. 模擬的に発生させた前記ＲＴＮに基づいて、シミュレーション対象であるＭＩＳ型ＦＥＴを含んだ回路における誤動作確率推定を行い、
   前記誤動作確率推定における誤動作確率が、所定値以下となるように前記ＭＩＳ型ＦＥＴのサイズを決定することを特徴とする請求項８に記載の半導体装置のシミュレーション方法。
10. 模擬的に発生させた前記ＲＴＮに基づいて、シミュレーション対象であるＭＩＳ型ＦＥＴにおいて推定されるＲＴＮ振幅の確率密度分布を求め、
    当該推定されるＲＴＮ振幅が基準値を超える確率が、所定値以下となるように前記ＭＩＳ型ＦＥＴのサイズを決定することを特徴とする請求項８に記載の半導体装置のシミュレーション方法。
11. 前記ＭＩＳ型ＦＥＴにＲＴＮを模擬的に発生させる際、
    モンテカルロ法を用いることを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置のシミュレーション方法。
12. 前記ＲＴＮの測定において、
    各ＭＩＳ型ＦＥＴに対し、第１のサンプリングレートと、前記第１のサンプリングレートより高速の第２のサンプリングレートとにより測定し、
    前記第１のサンプリングレートによる測定時間よりも前記第２のサンプリングレートによる測定時間の方が短いことを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置のシミュレーション方法。
13. 前記複数のＭＩＳ型ＦＥＴは、同一寸法であって、かつ、同一プロセスにより製造された１０個以上のＭＩＳ型ＦＥＴを含むことを特徴とする請求項８〜１２のいずれか一項に記載の半導体装置のシミュレーション方法。
14. 前記トラップの捕獲時定数と放出時定数との比のゲート電圧に対する依存性から、前記トラップの位置及びエネルギーの少なくとも一方を、求めることを特徴とする請求項８〜１３のいずれか一項に記載の半導体装置のシミュレーション方法。
15. 前記複数のＭＩＳ型ＦＥＴと、前記シミュレーション対象であるＭＩＳ型ＦＥＴとが、同一寸法であることを特徴とする請求項８〜１４のいずれか一項に記載の半導体装置のシミュレーション方法。

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