JP2012028643A

JP2012028643A - Semiconductor device

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Publication number: JP2012028643A
Application number: JP2010167399A
Authority: JP
Inventors: Hitoshi Ikumatsu; 均生松
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2010-07-26
Filing date: 2010-07-26
Publication date: 2012-02-09
Anticipated expiration: 2030-07-26
Also published as: JP5645526B2

Abstract

PROBLEM TO BE SOLVED: To suppress capacitance between a source and a drain.SOLUTION: A semiconductor device comprises: a source electrode 22, a gate electrode 26, and a drain electrode 24 that are each formed on a semiconductor layer 20; a plurality of teeth 32 that are formed at least between the gate electrode and the drain electrode on an insulating film formed on the semiconductor layer 20 and extend in the direction perpendicular to the length of the gate electrode; and a field plate 30 that is composed of a common part 34 connecting the plurality of teeth and has comb-like ends. The field plate is formed across the gate electrode from an area between the gate electrode and the drain electrode. The plurality of teeth protrude toward the drain electrode.

Description

本発明は、半導体装置に関し、特にフィールドプレートを有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a field plate.

高電圧動作する半導体装置では、ゲート電極とドレイン電極との間の絶縁膜上にフィールドプレートを設ける技術が知られている（例えば特許文献１）。フィールドプレートの電位を所定電位（例えばグランド電位）とすることにより、ゲート電極とドレイン電極との間のフィールドプレート下付近の電界強度を緩和させることができる。したがって、電界強度が大きな領域上にフィールドプレートを設けることにより、ゲート電極とドレイン電極との間の電界強度を均一化させることができ、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。また、電界強度を均一化させることで、電流コラプスの抑制もできる。さらに、フィールドプレートをゲート電極の一部を覆うように配置し、ソース電極と同電位とすることで、ゲート・ソース間のフィードバック容量の低減効果が図れる。 In a semiconductor device that operates at a high voltage, a technique is known in which a field plate is provided on an insulating film between a gate electrode and a drain electrode (for example, Patent Document 1). By setting the potential of the field plate to a predetermined potential (for example, ground potential), the electric field strength near the field plate between the gate electrode and the drain electrode can be relaxed. Therefore, by providing a field plate over a region where the electric field strength is large, the electric field strength between the gate electrode and the drain electrode can be made uniform, and the source-drain breakdown voltage or the gate-drain breakdown voltage can be improved. Can do. Further, current collapse can be suppressed by making the electric field strength uniform. Furthermore, by arranging the field plate so as to cover a part of the gate electrode and setting it to the same potential as the source electrode, it is possible to reduce the feedback capacitance between the gate and the source.

特表２００７−５３７５９３号公報Special table 2007-537593

しかしながら、フィールドプレートを設けると、ソース−ドレイン間の容量が増加してしまう。これにより、例えば高周波動作における利得が低下してしまう。本発明は、ソース−ドレイン間の容量を抑制することを目的とする。 However, when the field plate is provided, the capacitance between the source and the drain increases. Thereby, for example, the gain in high-frequency operation is reduced. An object of the present invention is to suppress the capacitance between the source and the drain.

本発明は、半導体層上にそれぞれ形成されたソース電極、ゲート電極およびドレイン電極と、前記半導体層上に形成された絶縁膜上の少なくとも前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ゲート電極の長手方向に交差する方向に延伸する複数の歯と、前記複数の歯を接続する共通部分からなり、フィールドプレートの先端がくし状の前記フィールドプレートと、を具備し、前記フィールドプレートは、前記ゲート電極および前記ドレイン電極の間から前記ゲート電極上を跨って形成され、前記複数の歯は、前記ドレイン電極方向に突出してなることを特徴とする半導体装置である。本発明によれば、ソース−ドレイン間の容量を抑制することができる。 The present invention includes a source electrode, a gate electrode, and a drain electrode respectively formed on a semiconductor layer, and at least between the gate electrode and the drain electrode on an insulating film formed on the semiconductor layer, and The field plate comprises a plurality of teeth extending in a direction intersecting the longitudinal direction of the gate electrode and a common portion connecting the plurality of teeth, and the field plate has a comb-shaped tip. The semiconductor device is formed across the gate electrode from between the gate electrode and the drain electrode, and the plurality of teeth protrude in the direction of the drain electrode. According to the present invention, the capacitance between the source and the drain can be suppressed.

上記構成において前記共通部分が前記ゲート電極上に跨っている構成とすることができる。 In the above structure, the common portion may be configured to straddle the gate electrode.

上記構成において、前記複数の歯が前記共通部分に接続する位置は、前記ゲート電極と前記ドレインとの間の前記絶縁膜の平坦な上面より前記ソース電極側である構成とすることができる。 In the above structure, a position where the plurality of teeth are connected to the common portion may be on the source electrode side from a flat upper surface of the insulating film between the gate electrode and the drain.

上記構成において、前記複数の歯の前記ゲート電極の長手方向の幅は前記絶縁膜の厚さの２倍以上である構成とすることができる。 The said structure WHEREIN: The width | variety of the longitudinal direction of the said gate electrode of these teeth can be set as the structure more than twice the thickness of the said insulating film.

上記構成において、前記複数の歯の間隔は、前記絶縁膜の厚さの１０倍以下である構成とすることができる。 The said structure WHEREIN: The space | interval of these teeth can be set as the structure which is 10 times or less of the thickness of the said insulating film.

本発明によれば、ソース−ドレイン間の容量を抑制することができる。 According to the present invention, the capacitance between the source and the drain can be suppressed.

図１（ａ）から図１（ｃ）は、実施例１に係る半導体装置を示す図である。FIG. 1A to FIG. 1C are diagrams illustrating a semiconductor device according to the first embodiment. 図２は、比較例に係る半導体装置の断面図である。FIG. 2 is a cross-sectional view of a semiconductor device according to a comparative example. 図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造工程を示す断面図である。FIG. 3A to FIG. 3C are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the first embodiment. 図４（ａ）から図４（ｃ）は、実施例２に係る半導体装置を示す図である。FIG. 4A to FIG. 4C are diagrams illustrating the semiconductor device according to the second embodiment. 図５（ａ）から図５（ｃ）は、実施例３に係る半導体装置を示す図である。FIG. 5A to FIG. 5C are diagrams illustrating the semiconductor device according to the third embodiment. 図６は、実施例３に係る半導体装置の別の例を示す平面図である。FIG. 6 is a plan view illustrating another example of the semiconductor device according to the third embodiment.

以下、図面を参照し、本発明の実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

実施例１は、ＨＥＭＴ（High Electron Mobility Transistor）の例である。図１（ａ）から図１（ｃ）は、実施例１に係る半導体装置を示す図である。図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ断面図である。図１（ｂ）および図１（ｃ）のように、基板１０上に、バッファ層１２、電子走行層１４、電子供給層１６およびキャップ層１８が順次形成され半導体層２０を形成している。基板１０は、例えばＳｉＣ、サファイアまたはＳｉ基板である。バッファ層１２は、例えば膜厚が３００ｎｍのＡｌＮ層である。電子走行層１４は、例えば膜厚が１０００ｎｍのＧａＮ層である。電子供給層１６は、例えば膜厚が２０ｎｍのｎ型ＡｌＧａＮ層である。キャップ層１８は、例えば膜厚が５ｎｍのｎ型ＧａＮ層である。なお、図１（ｂ）および図１（ｃ）においては、半導体層２０に基板１０を含めているが、基板１０がＳｉＣまたはサファイアのように絶縁体の場合は、半導体層はバッファ層１２からキャップ層１８となる。 Example 1 is an example of a HEMT (High Electron Mobility Transistor). FIG. 1A to FIG. 1C are diagrams illustrating a semiconductor device according to the first embodiment. 1A is a plan view, FIG. 1B is a cross-sectional view taken along line AA in FIG. 1A, and FIG. 1C is a cross-sectional view taken along line BB in FIG. As shown in FIGS. 1B and 1C, the buffer layer 12, the electron transit layer 14, the electron supply layer 16, and the cap layer 18 are sequentially formed on the substrate 10 to form the semiconductor layer 20. The substrate 10 is, for example, a SiC, sapphire, or Si substrate. The buffer layer 12 is an AlN layer having a thickness of 300 nm, for example. The electron transit layer 14 is a GaN layer having a thickness of 1000 nm, for example. The electron supply layer 16 is, for example, an n-type AlGaN layer having a thickness of 20 nm. The cap layer 18 is an n-type GaN layer having a thickness of 5 nm, for example. In FIG. 1B and FIG. 1C, the semiconductor layer 20 includes the substrate 10, but when the substrate 10 is an insulator such as SiC or sapphire, the semiconductor layer is separated from the buffer layer 12. Cap layer 18 is formed.

図１（ａ）から図１（ｃ）のように、半導体層２０上にソース電極２２、ドレイン電極２４およびゲート電極２６がそれぞれ形成されている。ソース電極２２およびドレイン電極２４は、例えば半導体層２０側からＴａ層およびＡｌ層から形成されている。ゲート電極２６は、例えば半導体層２０側からＮｉ層およびＡｕ層から形成されている。ゲート電極２６の長手方向をＸ方向、ゲート電極２６からドレイン電極２４の方向をＹ方向とする。ソース電極２２およびドレイン電極２４間の半導体層２０上にゲート電極２６を覆うように絶縁膜２８が形成されている。絶縁膜２８は、例えば窒化シリコン膜である。ソース電極２２上からゲート電極２６とドレイン電極２４との間の絶縁膜２８上に渡るフィールドプレート３０が形成されている。フィールドプレート３０は、例えば膜厚が１〜３μｍのＡｕ層である。電子走行層１４の電子供給層１６との界面には２ＤＥＧ（２次元電子ガス）が形成される（図示なし）。ソース電極２２から２ＤＥＧ１５を通りドレイン電極２４に至る電子の流れをゲート電極２６を用い制御することにより、ＦＥＴ（Field Effect Transistor）として機能する。 As shown in FIGS. 1A to 1C, a source electrode 22, a drain electrode 24, and a gate electrode 26 are formed on the semiconductor layer 20, respectively. The source electrode 22 and the drain electrode 24 are formed of, for example, a Ta layer and an Al layer from the semiconductor layer 20 side. The gate electrode 26 is formed of, for example, a Ni layer and an Au layer from the semiconductor layer 20 side. The longitudinal direction of the gate electrode 26 is the X direction, and the direction from the gate electrode 26 to the drain electrode 24 is the Y direction. An insulating film 28 is formed on the semiconductor layer 20 between the source electrode 22 and the drain electrode 24 so as to cover the gate electrode 26. The insulating film 28 is, for example, a silicon nitride film. A field plate 30 is formed from the source electrode 22 to the insulating film 28 between the gate electrode 26 and the drain electrode 24. The field plate 30 is an Au layer having a thickness of 1 to 3 μm, for example. 2DEG (two-dimensional electron gas) is formed at the interface between the electron transit layer 14 and the electron supply layer 16 (not shown). By controlling the flow of electrons from the source electrode 22 through the 2DEG 15 to the drain electrode 24 using the gate electrode 26, it functions as a field effect transistor (FET).

フィールドプレート３０は、半導体層２０上に形成された絶縁膜２８上の少なくともゲート電極２６とドレイン電極２４との間に形成され、ソース電極２２と電気的に接続されている。フィールドプレート３０は、ドレイン電極２４側にゲート電極２６の長手方向（Ｘ方向）に交差する方向（例えば、ゲート電極２６からドレイン電極２４方向：Ｙ方向）に延伸する複数の歯３２と、複数の歯３２を接続する共通部分３４と、からなり、フィールドプレート３０の先端はくし状である。また、フィールドプレート３０は、ゲート電極２６およびドレイン電極２４の間からゲート電極２６上を跨って形成され、複数の歯３２は、ドレイン電極２４方向に突出している。複数の歯３２は、例えば矩形である。 The field plate 30 is formed at least between the gate electrode 26 and the drain electrode 24 on the insulating film 28 formed on the semiconductor layer 20, and is electrically connected to the source electrode 22. The field plate 30 has a plurality of teeth 32 extending in the direction intersecting the longitudinal direction (X direction) of the gate electrode 26 on the drain electrode 24 side (for example, the gate electrode 26 to the drain electrode 24 direction: Y direction), and a plurality of teeth 32 The tip of the field plate 30 has a comb shape. The field plate 30 is formed across the gate electrode 26 from between the gate electrode 26 and the drain electrode 24, and the plurality of teeth 32 protrude in the direction of the drain electrode 24. The plurality of teeth 32 are rectangular, for example.

次に、比較例と比較し実施例１の効果について説明する。図２は、比較例に係る半導体装置の断面図である。比較例においては、フィールドプレート３０はくし歯状ではなく、ゲート電極２６の長手方向のどの断面も図２となっている。比較例においては、フィールドプレート３０とドレイン電極２４との間、およびフィールドプレート３０と半導体層２０との間の容量が大きい。フィールドプレート３０は、ソース電極２２に電気的に接続されているため、ソース−ドレイン容量が大きくなる。よって、高周波におけるＨＥＭＴの利得が低下する。 Next, the effect of Example 1 is demonstrated compared with a comparative example. FIG. 2 is a cross-sectional view of a semiconductor device according to a comparative example. In the comparative example, the field plate 30 is not comb-shaped, and any cross section in the longitudinal direction of the gate electrode 26 is shown in FIG. In the comparative example, the capacitance between the field plate 30 and the drain electrode 24 and between the field plate 30 and the semiconductor layer 20 is large. Since the field plate 30 is electrically connected to the source electrode 22, the source-drain capacitance is increased. Therefore, the HEMT gain at high frequencies is reduced.

実施例１においては、歯３２の幅ＷＳおよび複数の歯３２間の間隔ＷＬをゲート電極２６とドレイン電極２４との間の電界強度を均一化させる効果を有するように設定する。これにより、比較例に比べ、フィールドプレート３０とドレイン電極２４との間、およびフィールドプレート３０と半導体層２０との間の容量を小さくできる。よって、ソース−ドレイン容量を小さくできる。 In the first embodiment, the width WS of the teeth 32 and the interval WL between the plurality of teeth 32 are set so as to have the effect of uniforming the electric field strength between the gate electrode 26 and the drain electrode 24. Thereby, compared with a comparative example, the capacity | capacitance between the field plate 30 and the drain electrode 24 and between the field plate 30 and the semiconductor layer 20 can be made small. Therefore, the source-drain capacitance can be reduced.

複数の歯３２の幅ＷＳの好ましい範囲について説明する。フィールドプレート３０の効果を奏するためには、歯３２から絶縁膜２８を介し半導体層２０の上面に電界が加わることが好ましい。例えば、歯３２の端部から歯３２の内側に４５°の範囲に特に強い電界が加わるとする。このとき、歯３２のゲート電極２６の長手方向（Ｘ方向）の幅が絶縁膜２８の厚さの２倍より小さい場合、半導体層２０表面には特に強い電界は加わらない。よって、歯３２のゲート電極２６の長手方向（Ｘ方向）の幅ＷＳが絶縁膜２８の厚さの２倍以上が好ましい。より好ましくは、３倍以上であり、さらに好ましくは４倍以上である。また、特に強い電界をチャネル（実施例１では２ＤＥＧ）に加える場合、歯３２のＸ方向の幅は、フィールドプレート３０とチャネルとの距離の２倍以上が好ましい。例えば、歯３２のＸ方向の幅は、フィールドプレート３０から電子走行層１４の上面までの距離の２倍以上が好ましい。 A preferable range of the width WS of the plurality of teeth 32 will be described. In order to achieve the effect of the field plate 30, it is preferable that an electric field is applied from the teeth 32 to the upper surface of the semiconductor layer 20 via the insulating film 28. For example, it is assumed that a particularly strong electric field is applied in the range of 45 ° from the end of the tooth 32 to the inside of the tooth 32. At this time, when the width of the gate electrode 26 in the longitudinal direction (X direction) of the teeth 32 is smaller than twice the thickness of the insulating film 28, no particularly strong electric field is applied to the surface of the semiconductor layer 20. Therefore, the width WS of the teeth 32 in the longitudinal direction (X direction) of the gate electrode 26 is preferably at least twice the thickness of the insulating film 28. More preferably, it is 3 times or more, and further preferably 4 times or more. When a particularly strong electric field is applied to the channel (2DEG in the first embodiment), the width of the tooth 32 in the X direction is preferably at least twice the distance between the field plate 30 and the channel. For example, the width of the teeth 32 in the X direction is preferably at least twice the distance from the field plate 30 to the upper surface of the electron transit layer 14.

複数の歯３２の間隔ＷＬの好ましい範囲について説明する。フィールドプレート３０の効果を奏するためには、複数の歯３２の間の領域にも絶縁膜２８を介し半導体層２０に電界が加わることが好ましい。発明者の実験によると、歯３２の端部から絶縁膜２８の膜厚の５倍程度までは、半導体層２０の上面にフィールドプレート３０の効果を奏するような電界が加わる。よって、歯３２の間隔ＷＬが絶縁膜２８の厚さの１０倍以下が好ましい。より好ましくは、８倍以下であり、さらに好ましくは６倍以下である。また、特に電界をチャネルに加える場合、歯３２の間隔ＷＬは、フィールドプレート３０とチャネルとの距離の１０倍以下が好ましい。例えば、歯３２の間隔ＷＬは、フィールドプレート３０から電子走行層１４の上面までの距離の１０倍以下が好ましい。 A preferable range of the interval WL between the plurality of teeth 32 will be described. In order to achieve the effect of the field plate 30, it is preferable that an electric field is applied to the semiconductor layer 20 through the insulating film 28 also in the region between the plurality of teeth 32. According to the inventor's experiment, an electric field that exerts the effect of the field plate 30 is applied to the upper surface of the semiconductor layer 20 from the end of the tooth 32 to about five times the film thickness of the insulating film 28. Therefore, the interval WL between the teeth 32 is preferably 10 times or less the thickness of the insulating film 28. More preferably, it is 8 times or less, and more preferably 6 times or less. In particular, when an electric field is applied to the channel, the interval WL between the teeth 32 is preferably 10 times or less the distance between the field plate 30 and the channel. For example, the interval WL between the teeth 32 is preferably not more than 10 times the distance from the field plate 30 to the upper surface of the electron transit layer 14.

フィールドプレート３０のシールド効果を高めるため、絶縁膜２８がゲート電極２６を覆い、フィールドプレート３０は、ゲート電極２６およびドレイン電極２４の間からゲート電極２６上に渡り形成されていることが好ましい。 In order to enhance the shielding effect of the field plate 30, the insulating film 28 preferably covers the gate electrode 26, and the field plate 30 is preferably formed over the gate electrode 26 from between the gate electrode 26 and the drain electrode 24.

図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造工程を示す断面図である。図３（ａ）のように、半導体層２０上に例えば蒸着法およびリフトオフ法を用いゲート電極２６を形成する。半導体層２０上にゲート電極２６を覆うように例えばＣＶＤ（Chemical Vapor Deposition）法を用い絶縁膜２８を形成する。絶縁膜２８の所定領域を除去し、蒸着法およびリフトオフ法を用いソース電極２２およびドレイン電極２４を形成する。図３（ｂ）のように、開口を有するフォトレジスト４０を形成する。図３（ｃ）のように、フォトレジスト４０をマスクに例えばめっき法を用いフィールドプレート３０およびドレイン電極２４上の配線２４ａを形成する。以上により、実施例１に係る半導体装置が完成する。 FIG. 3A to FIG. 3C are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the first embodiment. As shown in FIG. 3A, the gate electrode 26 is formed on the semiconductor layer 20 by using, for example, a vapor deposition method and a lift-off method. An insulating film 28 is formed on the semiconductor layer 20 so as to cover the gate electrode 26 by using, for example, a CVD (Chemical Vapor Deposition) method. A predetermined region of the insulating film 28 is removed, and the source electrode 22 and the drain electrode 24 are formed using a vapor deposition method and a lift-off method. As shown in FIG. 3B, a photoresist 40 having an opening is formed. As shown in FIG. 3C, the wiring 24a on the field plate 30 and the drain electrode 24 is formed by using, for example, a plating method using the photoresist 40 as a mask. Thus, the semiconductor device according to Example 1 is completed.

図４（ａ）から図４（ｃ）は、実施例２に係る半導体装置を示す図である。図４（ａ）は平面図、図４（ｂ）は図４（ａ）のＡ−Ａ断面図、図４（ｃ）は図４（ａ）のＢ−Ｂ断面図である。図４（ａ）から図４（ｃ）のように、複数の歯３２が共通部分３４に接続する位置３３は、絶縁膜２８がゲート電極２６を覆う領域にある。このため、複数の歯３２が共通部分３４に接続する位置３３の絶縁膜２８の上面５２は、ゲート電極２６とドレイン電極２４との間の絶縁膜２８の平坦な上面５０より高い（少なくとも上面５２は、上面５０よりソース電極２２側に形成されていればよい）。その他の構成は、実施例１の図１（ａ）から図１（ｃ）と同じであり、説明を省略する。 FIG. 4A to FIG. 4C are diagrams illustrating the semiconductor device according to the second embodiment. 4A is a plan view, FIG. 4B is a cross-sectional view taken along line AA in FIG. 4A, and FIG. 4C is a cross-sectional view taken along line BB in FIG. As shown in FIGS. 4A to 4C, the position 33 where the plurality of teeth 32 are connected to the common portion 34 is in a region where the insulating film 28 covers the gate electrode 26. Therefore, the upper surface 52 of the insulating film 28 at the position 33 where the plurality of teeth 32 are connected to the common portion 34 is higher than the flat upper surface 50 of the insulating film 28 between the gate electrode 26 and the drain electrode 24 (at least the upper surface 52). May be formed closer to the source electrode 22 than the upper surface 50). Other configurations are the same as those of the first embodiment shown in FIGS. 1A to 1C, and a description thereof will be omitted.

上面５０上にフィールドプレート３０が形成されると、フィールドプレート３０と半導体層２０との容量が大きくなる。このため、上面５０上のフィールドプレート３０は複数の歯３２で構成されていることが好ましい。よって、複数の歯３２が共通部分３４に接続する位置３３は、ゲート電極２６とドレイン電極２４との間の絶縁膜２８の平坦な上面５０よりソース電極２２側であることが好ましい。複数の歯３２が共通部分３４に接続する位置３３は、ゲート電極２６上方にあってもよく、ゲート電極２６よりソース電極２２側にあってもよい。 When the field plate 30 is formed on the upper surface 50, the capacitance between the field plate 30 and the semiconductor layer 20 increases. For this reason, the field plate 30 on the upper surface 50 is preferably composed of a plurality of teeth 32. Therefore, the position 33 where the plurality of teeth 32 are connected to the common portion 34 is preferably closer to the source electrode 22 than the flat upper surface 50 of the insulating film 28 between the gate electrode 26 and the drain electrode 24. The position 33 where the plurality of teeth 32 are connected to the common portion 34 may be above the gate electrode 26 or may be closer to the source electrode 22 than the gate electrode 26.

図５（ａ）から図５（ｃ）は、実施例３に係る半導体装置を示す図である。図４（ａ）は平面図、図５（ｂ）は図５（ａ）のＡ−Ａ断面図、図５（ｃ）は図５（ａ）のＢ−Ｂ断面図である。図５（ａ）から図５（ｃ）のように、ゲート電極２６のソース電極２２側の領域では、フィールドプレート３０は活性領域（ソース電極２２からドレイン電極２４に電子等のキャリアが流れる領域）の一部を覆っていてもよい。 FIG. 5A to FIG. 5C are diagrams illustrating the semiconductor device according to the third embodiment. 4A is a plan view, FIG. 5B is a cross-sectional view taken along the line AA in FIG. 5A, and FIG. 5C is a cross-sectional view taken along the line BB in FIG. As shown in FIGS. 5A to 5C, in the region on the source electrode 22 side of the gate electrode 26, the field plate 30 is an active region (a region where carriers such as electrons flow from the source electrode 22 to the drain electrode 24). You may cover a part of.

図６は、実施例３に係る半導体装置の別の例を示す平面図である。ゲート電極２６のソース電極２２側の領域では、フィールドプレート３０が形成されていなくてもよい。この場合、フィールドプレート３０は、活性領域外でソース電極２２と電気的に接続される。 FIG. 6 is a plan view illustrating another example of the semiconductor device according to the third embodiment. In the region on the source electrode 22 side of the gate electrode 26, the field plate 30 may not be formed. In this case, the field plate 30 is electrically connected to the source electrode 22 outside the active region.

実施例３のように、フィールドプレート３０は、少なくともゲート電極２６とドレイン電極２４との間に形成されていればよい。実施例１から３のように、フィールドプレート３０は、ゲート電極２６およびドレイン電極２４の間からゲート電極２６上を跨って形成されていることが好ましく。共通部分３４がゲート電極２６上に跨っていることが好ましい。 As in the third embodiment, the field plate 30 may be formed at least between the gate electrode 26 and the drain electrode 24. As in the first to third embodiments, the field plate 30 is preferably formed across the gate electrode 26 from between the gate electrode 26 and the drain electrode 24. It is preferable that the common portion 34 extends over the gate electrode 26.

実施例１から３において、半導体層２０として窒化物半導体の例を説明したが、半導体層２０はＧａＡｓ系半導体等他の半導体でもよい。窒化物半導体とは、窒素を含む半導体であり、例えばＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮまたはＡｌＩｎＧａＮ等である。ＧａＡｓ系半導体とは、ＧａＡｓを含む半導体であり、例えばＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓまたは、ＡｌＩｎＧａＡｓ等である。 In Examples 1 to 3, the example of the nitride semiconductor has been described as the semiconductor layer 20, but the semiconductor layer 20 may be another semiconductor such as a GaAs-based semiconductor. The nitride semiconductor is a semiconductor containing nitrogen, such as InN, AlN, InGaN, InAlN, or AlInGaN. The GaAs-based semiconductor is a semiconductor containing GaAs, such as GaAs, AlAs, InAs, AlGaAs, InGaAs, or AlInGaAs.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

２０半導体層
２２ソース電極
２４ドレイン電極
２６ゲート電極
２８絶縁膜
３０フィールドプレート
３２歯
３４共通部分 20 Semiconductor layer 22 Source electrode 24 Drain electrode 26 Gate electrode 28 Insulating film 30 Field plate 32 Teeth 34 Common part

Claims

A source electrode, a gate electrode and a drain electrode respectively formed on the semiconductor layer;
A plurality of teeth formed between at least the gate electrode and the drain electrode on the insulating film formed on the semiconductor layer and extending in a direction crossing a longitudinal direction of the gate electrode; and the plurality of teeth And the field plate having a comb-like tip at the tip of the field plate,
The field plate is formed across the gate electrode from between the gate electrode and the drain electrode, and the plurality of teeth protrude in the direction of the drain electrode.

2. The semiconductor device according to claim 1, wherein the common portion extends over the gate electrode.

3. The semiconductor device according to claim 2, wherein a position where the plurality of teeth are connected to the common portion is closer to the source electrode than a flat upper surface of the insulating film between the gate electrode and the drain. .

4. The semiconductor device according to claim 1, wherein a width of the plurality of teeth in the longitudinal direction of the gate electrode is twice or more a thickness of the insulating film.

5. The semiconductor device according to claim 1, wherein an interval between the plurality of teeth is 10 times or less of a thickness of the insulating film.