JP2012169470A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られる、高性能のＩｎＮ系ＦＥＴを提供すること。
【解決手段】チャネル層としてＩｎＮ系半導体を含む電界効果トランジスタである半導体装置であって、ＩｎＮ系半導体でなるチャネル層２の表面（ｃ面）に、段差を形成して窒化物半導体の六方晶結晶のａ面もしくはｍ面でなる側壁面２ａを形成し、この側壁面２ａにゲート電極６が配置され、ゲート電極６を挟むようにソース電極３とドレイン電極４がｃ面上に形成されている。
【選択図】図２

Description

本発明は半導体装置に関し、特に、ＩｎＮ（窒化インジウム）系半導体を用いた電界効果トランジスタおよびその製造方法に関する。

窒化物半導体を用いた電界効果トランジスタ（Field Effect Transistor: FET）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。このような電界効果トランジスタとしては、ヘテロ構造ＦＥＴ（Hetero structure Field Effect Transistor: HFET）を含む。しかし、窒化物半導体を用いたＦＥＴに関して、現在行われているほとんどの研究開発は、チャネル層を構成する半導体（チャネル層半導体）としてＧａＮ（あるいはＧａ組成の大きいＡｌＧａＮ）を用いたＧａＮ（窒化ガリウム）系ＨＦＥＴに関するものである。これに比べて、チャネル層半導体としてＩｎＮ系半導体を用いたＩｎＮ系ＦＥＴに関しては、トランジスタ動作の実現や特性の実証などの研究結果がほとんど報告されていない。チャネル層半導体としてＩｎＮ系半導体（ＩｎＧａＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮなどを含む。）を用いたＩｎＮ系ＦＥＴは、ＧａＮ系ＦＥＴに比べて電子移動度および最大電子速度が高い。したがって、ＩｎＮ系ＦＥＴは、ＧａＮ系ＦＥＴに比べて、より高速動作が期待されている。

図７は、ｃ面（(０００１)面）に垂直な方向に成長したＩｎＮ系半導体でなるチャネル層１０１を用いて作製されたＩｎＮ系ＦＥＴ１００の参考例の構成を模式的に示したものである。このＩｎＮ系ＦＥＴ１００は、チャネル層１０１上に、ソース電極１０２およびドレイン電極１０３が形成され、ソース電極１０２とドレイン電極１０３との間には絶縁膜１０４が堆積され、絶縁膜１０４上にゲート電極１０５が形成されている。このようなＩｎＮ系ＦＥＴ１００は、理論的にはＧａＮ系ＦＥＴを凌ぐ高速動作が期待されている（例えば、非特許文献１参照）。しかし、ＩｎＮ系ＦＥＴの製造方法やトランジスタ動作はほとんど報告されていない。その理由の一つとして、ＩｎＮ結晶の表面に高濃度の表面電荷（〜１０^１３ｃｍ^−２）が蓄積されることを挙げることができる（例えば、非特許文献２参照）。図７に示す破線ｓｃ１は、チャネル層１０１の表面に蓄積した表面電荷を模式的に示している。このような表面電荷ｓｃ１が蓄積すると、トランジスタ動作に必須となるピンチオフ特性（ゲート電極１０５に正電圧を印加することによってドレイン電流をゼロにすることができる特性）が得られない。この問題を解決するためには、ＩｎＮ結晶でなるチャネル層１０１の表面に存在する表面電荷ｓｃ１の蓄積量を大幅に低減することが必要である。

本来であれば、仮に高濃度の表面電荷蓄積（電子蓄積）が存在したとしても、図７において、ゲート電極１０５に負の電圧を印加することによって、ピンチオフ特性が得られるはずである。しかし、実験的には、ＩｎＮ結晶においては、ゲート電圧を印加しても実際にはピンチオフ特性は得られない。

一方、ＩｎＮ結晶表面における表面電荷の蓄積は、極性面であるｃ面（(０００１)面）においては不可避であるとしても、非極性面であるａ面（(１１−２０)面）およびｍ面（(１−１００)面）においては消失あるいは大幅に低減することが、理論的に予想されている（参考文献３）。

S. K. O’ Leary et al., J. of Appl. Phys. 83, 826 (1998). H. Lu et. al., Appl. Phys. Lett. 82, 1736 (2003). D. Segev and C. G. Van de Walle, Europhys. Lett. 76, 305 (2006).

しかしながら、非極性面が露出するように非極性面に垂直な方向に、高品質のＩｎＮ結晶を成長させることは一般に困難であり、現在、実験的に得られているいずれのＩｎＮ表面においても、表面電荷蓄積の低減が観測されるには至っていない。したがって、満足なトランジスタ動作を示すＩｎＮ系ＦＥＴも実現されていない。

このような状況のもと、チャネル層半導体として用いるＩｎＮ系半導体において、表面電荷蓄積を大幅に低減することによって、この表面電荷蓄積によって阻害されているピンチオフ特性を実現し、ＩｎＮ系半導体の優れた電子輸送特性（高い電子移動度および高い飽和電子速度）が活用可能となる高性能のＩｎＮ系ＦＥＴを実現することが強く望まれていた。

本発明の目的は、窒化物半導体を用いたＦＥＴ（ＨＦＥＴを含む）において、窒化物半導体チャネル層として、ＧａＮに比べて電子移動度および飽和電子速度が高く、したがって、より高速動作が期待できる、ＩｎＮ系半導体（ＩｎＮ、および、一般にＩｎ組成の大きいＩｎＧａＮ、ＩｎＡｌＮ、あるいはＩｎＡｌＧａＮを含む）を用いた、ＩｎＮ系ＦＥＴにおいて、ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られる、高性能のＩｎＮ系ＦＥＴを提供することにある。

上述した課題を解決し、目的を達成するために、本発明の特徴は、チャネル層としてＩｎＮ系半導体を含む電界効果トランジスタである半導体装置であって、チャネル層の表面に、窒化物半導体の六方晶結晶のａ面もしくはｍ面でなるゲート形成用表面領域を有し、ゲート形成用表面領域にゲート電極が配置されていることを要旨とする。

本発明は、上記構成において、チャネル層の主面がｃ面であり、ゲート形成用表面領域は、主面に垂直に形成された段差の側壁面であり、ゲート電極を挟むようにソース電極とドレイン電極がｃ面上に形成されていることを特徴とする。

本発明は、上記構成において、ソース電極およびドレイン電極が形成されたｃ面は、側壁面を挟んで互いに高さ位置が異なることを特徴とする。

本発明は、上記構成において、側壁面は、主面に形成された溝の側壁面であり、ソース電極が形成されたｃ面とドレイン電極が形成されたｃ面の高さ位置が同じであることを特徴とする。

本発明は、上記構成において、ゲート形成用表面領域とゲート電極との間には、１００ｎｍ以下のゲート絶縁膜が介在されていることを特徴とする。

本発明は、上記構成において、チャネル層がＩｎＮ系半導体層の表面に窒化物半導体障壁層がヘテロ接合されてなることを特徴とする。

本発明の他の特徴は、半導体装置の製造方法であって、窒化物半導体の六方晶結晶のｃ面を主面とする、ＩｎＮ系半導体基体の表面に垂直な、六方晶結晶のａ面もしくはｍ面に相当する側壁面を有する段差を形成する工程と、側壁面にゲート電極を形成し、側壁面を挟む位置のｃ面上にソース電極およびドレイン電極を形成する工程と、を備えることを要旨とする。

本発明は、上記構成において、ＩｎＮ系半導体基体に段差を形成する行程の後に、ＩｎＮ系半導体基体上に窒化物半導体障壁層を形成する行程を備えることを特徴とする。

本発明は、上記構成において、段差が、水酸化カリウム溶液を用いたウェット・エッチングで加工されることを特徴とする。

本発明によれば、表面電荷蓄積が大幅に低減されることにより、ピンチオフ特性が実現され、ＩｎＮ系半導体の優れた電子輸送特性（高い電子移動度および高い飽和電子速度）が活用可能な電界効果トランジスタあるいはヘテロ構造電界効果トランジスタを実現できる。

六方晶結晶の面方位を模式的に示す図である。 本発明の第１の実施の形態に係る半導体装置である電界効果トランジスタの構成を説明する図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置であるヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を説明する図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置である電界効果トランジスタを説明する図である。 ＩｎＮ系半導体を用いた電界効果トランジスタの参考例を示す図である。

以下に、本発明の各実施の形態に係る半導体装置およびその製造方法の詳細を図面に基づいて説明する。但し、図面は模式的なものであり、各部材の寸法や寸法の比率などは現実のものと異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

窒化物半導体を用いた電界効果トランジスタは、六方晶構造の窒化物半導体結晶を用いて作製される。図１は、窒化物半導体の六方晶構造の結晶の面方位を模式的に示したものである。窒化物半導体としてＩｎＮ結晶で考えると、ｃ面（(０００１)面）においては、III族原子（Ｉｎ）とＶ族原子（Ｎ）が交互に積層されている結果、この面は極性面となる。これに対して、ａ面（(１１−２０)面）およびｍ面（(１−１００)面）においては、III族原子（Ｉｎ）とＶ族原子（Ｎ）が同一面上に存在する結果、これらの面は非極性面となる。ここで、図１に示すように、ａ面（(１１−２０)面）およびｍ面（(１−１００)面）は、ｃ面（(０００１)面）と垂直をなす。

ＩｎＮ結晶の成長においても、他の窒化物半導体結晶の成長と同様に、極性面であるｃ面（(０００１)面）方向（ｃ軸方向）に結晶成長が行われる。また、非極性面であるａ面（(１１−２０)面）およびｍ面（(１−１００)面）方向の窒化物半導体の結晶成長は、ｃ面（(０００１)面）方向の結晶成長に比べて、高品質の結晶を得るのが一般に困難である。この状況は、もともと高品質の結晶成長がＧａＮ系窒化物半導体よりも大幅に困難であるＩｎＮ系窒化物半導体の結晶成長に関しては、一層顕著であるのが現状である。したがって、ＩｎＮ系半導体を用いて電界効果トランジスタ（ＦＥＴ）を実現する場合には、ｃ軸方向への結晶成長によって得られるｃ面を主面とするＩｎＮ系半導体にＦＥＴ構造を作製することが、必要な結晶品質を得るために必須である。

（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体装置としての電界効果トランジスタ１の構成を模式的に示す図である。本実施の形態では、ＩｎＮ系半導体でなるチャネル層２として、六方晶窒化物半導体結晶のc面（(０００１)面）が（ｃ軸に沿った方向）に成長されたものを用いる。この電界効果トランジスタ１を形成する素子領域内では、チャネル層２にｃ面に垂直な方向の段差が形成されている。したがって、図２に示すように、チャネル層２には、高低２段（上段および下段）のｃ面表面が形成され、それぞれのｃ面上に、ソース電極３およびドレイン電極４が形成されている。ｃ面（(０００１)面）に垂直な、ゲート形成用表面領域としての側壁面（段差面）２ａは、ＩｎＮ系半導体のａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）によって構成されている。これらａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）上を含む素子表面領域に、絶縁膜（ゲート絶縁膜）５が形成されている。この絶縁膜５を介して、側壁面２ａに対向するようにゲート電極６が形成されている。

上述したように、ｃ面（（０００１）面）は極性面であり、図２に示すように、表面電荷ｓｃ１が蓄積が存在する。ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面）は非極性面であるため、ｃ面（（０００１）面）に比べて表面電荷ｓｃ２が大幅に低減されている。なお、図２に示す太い破線ｓｃ１は大きな表面電荷を示し、細い破線ｓｃ２は大幅に低減された表面電荷の様子を模式的に示している。

このように、ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面）の表面電荷ｓｃ２が小さい結果、この非極性面表面（側壁面２ａ）あるいは絶縁膜５／チャネル層２界面のポテンシャル位置が固定されることはなくなる（表面電位のピンニングの解除）。したがって、図２に示すように、ゲート動作に関与する結晶表面を、非極性面であるａ面（（１１−２０）面）あるいはｍ面（（１−１００）面）とすることによって、ゲート動作が可能となり、ピンチオフ特性が得られ、ＩｎＮ系チャネル層半導体の優れた電子輸送特性が活用された、高性能のＩｎＮ系ＦＥＴが実現できる。

図２に示すように、ｃ面（（０００１）面）に垂直な段差の側壁面２ａを形成するａ面（（１１−２０）面）あるいはｍ面（（１−１００）面）のＩｎＮ結晶表面は、ｃ面（（０００１）面）を結晶表面とするチャネル層２に対して、水酸化カリウム（ＫＯＨ）溶液を用いたウェット・エッチングを行うことによって化学的安定面として形成することが可能である。

一方、窒化物半導体に対して一般的に用いられている、ドライ・エッチングを行うことでこのような段差形状を形成する場合においては、表面欠陥に由来する電子が生成されるため、表面電荷蓄積の大幅な減少は実現されない。したがって、本実施の形態に係る電界効果トランジスタ１における側壁面２ａのように、表面電荷が大幅に低減された、非極性面であるａ面（（１１−２０）面）あるいはｍ面（（１−１００）面）を形成するためには、水酸化カリウム（ＫＯＨ）溶液を用いたウェット・エッチングを少なくとも部分的に用いることが効果的である。

上記の電界効果トランジスタ１おけるチャネル層２を構成するＩｎＮ系チャネル層半導体としては、ＩｎＮ、および、Ｉｎ組成が０．５以上のＩｎＧａＮ、ＩｎＡｌＮ、あるいはＩｎＡｌＧａＮを用いることが可能である。また、絶縁膜５としては、Ｓｉ０_２、Ｓｉ_３Ｎ_４、ＡｌＮ、Ａｌ_２Ｏ_３、Ｚｒ０_２、ＨｆＯ_２、その他、各種の絶縁材料膜を用いることが可能である。絶縁膜５は、ゲート耐圧を増大するためのものであり、膜厚が大きいほどその効果が高いが、膜厚が増大すると素子の利得が低下するので、１００ｎｍを超える層厚は不要である。また、絶縁膜５を用いない、すなわち、層厚を０ｎｍとした構造を用いることも可能である。

上述のように、チャネル層２の構成材料として、ＧａＮに比べて電子移動度および飽和電子速度が高く、より高速動作が期待できる、ＩｎＮ系半導体を用いた電界効果トランジスタ１では、ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られ、ＩｎＮ系半導体の優れた電子輸送特性（高い電子移動度および高い飽和電子速度）が活用可能となる。

次に、図３−１から図３−３を用いて、本実施の形態に係る電界効果トランジスタ１の製造方法について説明する。

まず、図３−１に示すように、ｃ面（（０００１）面）を主面とするサファイア基板１０の上に、層厚２μｍのＧａＮ層１１を成長させる。その後、ＧａＮ層１１の上に、層厚８００ｎｍのＩｎＮでなるチャネル層２を成長させる。チャネル層２の表面は、ｃ面（（０００１）面）であり、極性面であるため、大きな表面電荷ｓｃ１を有する。ここで、チャネル層２およびＧａＮ層１１の成長は、ＭＢＥ（Molecular
Beam
Epitaxy）法、あるいはＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法、あるいはこれらの組み合わせの結晶成長法によって行う。なお、このチャネル層２には、チャネル層２における背景電子濃度の低減のために、原子濃度〜５×１０^１８ｃｍ^−３程度のドーピング（Ｐ型ドーピング）を行ってもよい。

次に、チャネル層２における非素子領域へ、Ｇａイオン等を打ち込んで非素子領域の電気絶縁性を高める素子分離プロセスを施す。なお、素子分離方法としては、Ｇａイオン等を打ち込みに限定されるものではない。

次に、図３−２に示すように、素子領域のほぼ中央を通って半分に区画される位置に、ｃ面（(０００１)面）に垂直な側壁面２ａが形成されるように、水酸化カリウム（ＫＯＨ）溶液を用いたウェット・エッチングによって、高低差２００ｎｍの段差を形成する。段差の底面（下面）は、上面と平行なｃ面（(０００１)面）となる。段差の上面および底面に直角な側壁面２ａは、非極性面であるａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）となる。ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面）は非極性面であるため、ｃ面（（０００１）面）に比べて表面電荷ｓｃ２（細い破線参照）が大幅に低減されている。なお、段差（側壁面２ａ）の形成は、ドライ・エッチングと、水酸化カリウム（ＫＯＨ）溶液を用いたウェット・エッチングとを組み合わせることによって行ってもよい。このようにして形成した側壁面２ａは、上述のように非極性面であるａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）であり、化学的に安定な面である。この側壁面２ａの表面電荷ｓｃ２の蓄積としては、電子濃度が３×１０^１２ｃｍ^−２程度となり、ｃ面（(０００１)面）表面における表面電荷ｓｃ１の値（５×１０^１３ｃｍ^−２）の１／１０以下となる。

その後、図３−３に示すように、Ａｌ_２Ｏ_３をＡＬＤ（Atomic Layer Deposition）法によって、層厚が２０ｎｍとなるように堆積させた後、パターニングして絶縁膜（ゲート絶縁膜）５を形成した。そして、通常の窒化物半導体ＦＥＴの作製プロセスと同様の方法を用いて、ソース電極３、ドレイン電極４、およびゲート電極６を形成して、ＩｎＮ系ＦＥＴ構造の電界効果トランジスタ１を作製した。この電界効果トランジスタ１では、ピンチオフ特性が得られることが確認され、高性能のＩｎＮ系ＦＥＴが実現された。

ここで、本実施の形態の電界効果トランジスタ１が、サファイア基板１０の他、ＳｉＣ（シリコンカーバイド）基板あるいはＳｉ（シリコン）基板、あるいは、これらの基板上に形成されたＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ等のテンプレート基板、もしくはＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ等の基板等、いかなる基板上に形成されている場合も、図２に示される本実施の形態の特徴を有する限り、すべて本発明の適用範囲内である。また、ＩｎＮ系ＦＥＴ構造のいかなる部分に、電子濃度の設計のために、ＳｉあるいはＭｇ等の不純物ドーピングが施されている場合であっても、図２に示した本実施の形態に係る電界効果トランジスタ１の構造の特徴を有する限り、すべて本発明の適用範囲内である。

（第２の実施の形態）
次に、本発明の第２の実施の形態に係る電界効果トランジスタ１Ａについて図４を用いて説明する。なお、本実施の形態に係る電界効果トランジスタ１Ａにおいて、上記した第１の実施の形態に係る電界効果トランジスタ１と同一部分には、同一の符号を付して説明を省略する。

本実施の形態に係る電界効果トランジスタ１Ａは、上記した第１の実施の形態に係る電界効果トランジスタ１において、チャネル層２上に窒化物半導体障壁層７を備えた構造である。この電界効果トランジスタ１Ａは、ＩｎＮ系チャネル層半導体を含むヘテロ構造（窒化物半導体障壁層半導体／ＩｎＮ系チャネル層半導体）となっている。本実施の形態の電界効果トランジスタ１Ａの作用は、上述の第１の実施の形態に係る電界効果トランジスタ１と略同様である。なお、本実施の形態に係る電界効果トランジスタ１Ａは、上記の第１の実施の形態に係る電界効果トランジスタ１と比較すると、窒化物半導体障壁層７を備えるために、素子構造が複雑となる。しかし、デバイス動作にとって最も重要な、ゲート電極の下方に存在するチャネル電子に関しては、第１の実施の形態に係る電界効果トランジスタ１では、絶縁膜５／チャネル層２の界面にチャネル電子が存在するのに対して、本実施の形態に係る電界効果トランジスタ１Ａでは、一般により高品質な界面が形成される半導体ヘテロ構造の界面、すなわち、窒化物半導体障壁層７／チャネル層２ヘテロ界面にチャネル電子が存在する。その結果、本実施の形態に係る電界効果トランジスタ１Ａにおいては、より高いチャネル電子の速度が得られやすい、というデバイス動作上、有利な点を有する。

本実施の形態に係る電界効果トランジスタ１Ａにおけるチャネル層２を形成するＩｎＮ系半導体としては、ＩｎＮ、および、Ｉｎ組成が０．５以上のＩｎＧａＮ、ＩｎＡｌＮ、あるいはＩｎＡｌＧａＮを用いることが可能であり、窒化物半導体障壁層７を構成する半導体としては、チャネル層２を形成するＩｎＮ系半導体よりもバンドギャップが大きく、障壁層として機能する任意の窒化物半導体が可能である。すわなち、窒化物半導体障壁層７／チャネル層２の積層構造として、ＩｎＮ／ＧａＮ、ＩｎＮ／ＩｎＧａＮ、ＩｎＮ／ＡｌＮ、ＩｎＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＧａＮ、ＩｎＧａＮ／ＩｎＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＮ、ＩｎＡｌＮ／ＡｌＧａＮ、ＩｎＡｌＮ／ＡｌＮ、ＩｎＡｌＧａＮ／ＡｌＧａＮ、ＩｎＡｌＧａＮ／ＡｌＮ等を用いることが可能である。

また、本実施の形態に係る電界効果トランジスタ１Ａにおける絶縁膜５としては、Ｓｉ０_２、Ｓｉ_３Ｎ_４、ＡｌＮ、Ａｌ_２Ｏ_３、Ｚｒ０_２、ＨｆＯ_２、その他、各種の絶縁材料膜を用いることが可能である。絶縁膜５は、ゲート耐圧を増大するためのものであり、膜厚が大きいほどその効果が高いが、膜厚が増大すると素子の利得が低下するので、１００ｎｍを超える層厚は不要である。また、絶縁膜５を用いない、すなわち、層厚を０ｎｍとした構造を用いることも可能である。

次に、図５−１から図５−４を用いて、本実施の形態に係る電界効果トランジスタ１Ａの製造方法について説明する。

まず、図５−１に示すように、ｃ面（（０００１）面）を主面とするサファイア基板１０の上に、層厚２μｍのＧａＮ層１１を成長させる。その後、ＧａＮ層１１の上に、層厚８００ｎｍのＩｎＮでなるチャネル層２を成長させる。チャネル層２の表面は、ｃ面（（０００１）面）であり、極性面であるため、大きな表面電荷ｓｃ１を有する。ここで、チャネル層２およびＧａＮ層１１の成長は、ＭＢＥ（Molecular
Beam
Epitaxy）法、あるいはＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法、あるいはこれらの組み合わせの結晶成長法によって行う。なお、このチャネル層２には、チャネル層２における背景電子濃度の低減のために、原子濃度〜５×１０^１８ｃｍ^−３程度のドーピング（Ｐ型ドーピング）を行ってもよい。

次に、図５−２に示すように、素子領域のほぼ中央を通って半分に区画される位置に、ｃ面（(０００１)面）に垂直な側壁面２ａが形成されるように、水酸化カリウム（ＫＯＨ）溶液を用いたウェット・エッチングによって、高低差２００ｎｍの段差を形成する。段差の底面（下面）は、上面と平行なｃ面（(０００１)面）となる。段差の上面および底面に直角な側壁面２ａは、非極性面であるａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）となる。ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面）は非極性面であるため、ｃ面（（０００１）面）に比べて表面電荷ｓｃ２（細い破線参照）が大幅に低減されている。なお、段差（側壁面２ａ）の形成は、ドライ・エッチングと、水酸化カリウム（ＫＯＨ）溶液を用いたウェット・エッチングとを組み合わせることによって行ってもよい。このようにして形成した側壁面２ａは、上述のように非極性面であるａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）であり、化学的に安定な面であり、表面電荷蓄積として電子濃度が３×１０^１２ｃｍ^−２程度となり、ｃ面（(０００１)面）表面における表面電荷蓄積の値（５×１０^１３ｃｍ^−２）の１／１０以下と大幅に低減する。

次に、図５−３に示すように、上記のエッチング行程によって形成された段差面を有するチャネル層２上に、ＭＢＥ法あるいはＭＯＶＰＥ法による結晶成長法によって、ＧａＮを層厚５ｎｍに成長させて窒化物半導体障壁層７形成する。この結果、チャネル層２表面がすべてＧａＮでなる窒化物半導体障壁層７で覆われた、段差構造を有するＧａＮ/ＩｎＮヘテロ構造が形成される。

その後、非素子領域へのＧａイオン等の打ち込みにより、非素子領域を高絶縁化する（素子分離プロセス）。

ＧａＮ／ＩｎＮヘテロ構造に埋め込まれた、非極性面であるａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）のＩｎＮ面は化学的安定化面であり、ＧａＮ／ＩｎＮヘテロ界面における電荷蓄積としての表面電荷ｓｃ２電子濃度が３×１０^１２ｃｍ^−２程度となり、ｃ面（(０００１)面）表面における表面電荷ｓｃ１の値（５×１０^１３ｃｍ^−２）の１／１０以下と大幅に低減する。

その後、図５−４に示すように、Ａｌ_２Ｏ_３をＡＬＤ（Atomic Layer Deposition）法によって、層厚が２０ｎｍとなるように堆積させた後、パターニングして絶縁膜（ゲート絶縁膜）５を形成した。そして、通常の窒化物半導体ＦＥＴの作製プロセスと同様の方法を用いて、ソース電極３、ドレイン電極４、およびゲート電極６を形成して、ヘテロ構造を有するＩｎＮ系ＦＥＴ構造の電界効果トランジスタ１を作製した。この電界効果トランジスタ１では、ピンチオフ特性が得られることが確認され、高性能のＩｎＮ系ＦＥＴが実現された。

本実施の形態に係る電界効果トランジスタ１Ａでは、ＦＥＴの高速動作の指標である遮断周波数（f_T）が、第１の実施の形態に係る電界効果トランジスタ１と比較して、２０％増大した。

なお、本実施の形態では、ソース電極３およびドレイン電極４の形成されている、ｃ面（(０００１)面）が露出するチャネル層２上にも窒化物半導体障壁層７が積層されているが、ｃ面（(０００１)面）領域に窒化物半導体障壁層７が積層されている必要はなく、上述の製造方法と異なる製造方法によって、チャネル層２のｃ面（(０００１)面）上にソース電極３およびドレイン電極４が形成されていてもよい。

本実施の形態に係る電界効果トランジスタ１Ａにおいては、サファイア基板１０の他、ＳｉＣ（シリコンカーバイド）基板上あるいはＳｉ（シリコン）基板、あるいは、これらの基板上に形成されたＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ等のテンプレート基板、もしくはＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ等の基板等、いかなる基板上に形成されている場合も、図４に示される本実施の形態の特徴を有する限り、すべて本発明の適用範囲内である。また、ヘテロ構造ＩｎＮ系ＦＥＴのいかなる部分に、電子濃度の設計のために、ＳｉあるいはＭｇ等の不純物ドーピングが施されている場合であっても、図４に示した本実施の形態２に係る電界効果トランジスタ１Ａの構造の特徴を有する限り、すべて本発明の適用範囲内である。

上述の第１の実施の形態および第２の実施の形態に係る電界効果トランジスタ１、１Ａは、ＩｎＮ系半導体のａ面（(１１−２０)面）あるいはｍ面（(１−１００)面）に対応するようにゲート電極６を形成したことで、ゲート電極６が対向するチャネル層結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られることが可能となった。したがって、電界効果トランジスタ１、１Ａによれば、ＩｎＮ系半導体の優れた電子輸送特性（高い電子移動度および高い飽和電子速度）が活用可能となる。

（その他の実施の形態）
以上、第１および第２の実施の形態について説明したが、これらの実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

例えば、上記した第１および第２の実施の形態に係る電界効果トランジスタ１、１Ａは、チャネル層２の表面にａ面（(１１−２０)面）あるいはｍ面（(１−１００)面でなる側壁面２ａを上下高さの異なる２つのｃ面（（０００１）面）の間に形成したが、図６に示す変形例のように、ゲート電極６を形成する領域のチャネル層２に溝（トレンチ）を形成し、この溝内にゲート電極６を埋め込んで形成することにより、トレンチ内壁である一対の側壁面２ａにゲート電極６が接触するように形成する構成としてよい。このような構成では、ソース電極３が形成されたｃ面とドレイン電極４が形成されたｃ面の高さ位置が同じ高さ位置となる。また、このような構造において、チャネル層２上にヘテロ構造をなすように窒化物半導体障壁層を積層する構成としてもよい。これらの構成の電界効果トランジスタも本発明の適用範囲である。

１，１Ａ…電界効果トランジスタ、２…チャネル層、２ａ…側壁面、３…ソース電極、４…ドレイン電極、５…絶縁膜、６…ゲート電極、７…窒化物半導体障壁層

Claims (9)

1. チャネル層としてＩｎＮ系半導体を含む電界効果トランジスタである半導体装置であって、
   前記チャネル層の表面に、窒化物半導体の六方晶結晶のａ面もしくはｍ面でなるゲート形成用表面領域を有し、前記ゲート形成用表面領域にゲート電極が配置されていることを特徴とする半導体装置。
2. 前記チャネル層の主面がｃ面であり、前記ゲート形成用表面領域は、前記主面に垂直に形成された段差の側壁面であり、前記ゲート電極を挟むようにソース電極とドレイン電極がｃ面上に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ソース電極およびドレイン電極が形成されたｃ面は、前記側壁面を挟んで互いに高さ位置が異なることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記側壁面は、前記主面に形成された溝の側壁面であり、前記ソース電極が形成されたｃ面とドレイン電極が形成されたｃ面の高さ位置が同じであることを特徴とする請求項１または請求項２に記載の半導体装置。
5. 前記ゲート形成用表面領域と前記ゲート電極との間には、１００ｎｍ以下のゲート絶縁膜が介在されていることを特徴とする請求項１から請求項４のいずれか一つに記載の半導体装置。
6. 前記チャネル層は、ＩｎＮ系半導体層の表面に、窒化物半導体障壁層がヘテロ接合されてなることを特徴とする請求項１から請求項５のいずれか一つに記載の半導体装置。
7. 窒化物半導体の六方晶結晶のｃ面を主面とする、ＩｎＮ系半導体基体の表面に垂直な、六方晶結晶のａ面もしくはｍ面に相当する側壁面を有する段差を形成する工程と、
   前記側壁面にゲート電極を形成し、前記側壁面を挟む位置のｃ面上にソース電極およびドレイン電極を形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
8. 前記ＩｎＮ系半導体基体に段差を形成する行程の後に、前記ＩｎＮ系半導体基体上に窒化物半導体障壁層を形成する行程を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記段差は、水酸化カリウム溶液を用いたウェット・エッチングで加工されることを特徴とする請求項７または請求項９に記載の半導体装置の製造方法。

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