JP2012114138A

JP2012114138A - Epitaxial growth method of silicon wafer

Info

Publication number: JP2012114138A
Application number: JP2010259866A
Authority: JP
Inventors: Takuya Nomura; 卓也野村; Kan Yoshitake; 貫吉武
Original assignee: Sumco Corp
Current assignee: Sumco Corp
Priority date: 2010-11-22
Filing date: 2010-11-22
Publication date: 2012-06-14

Abstract

PROBLEM TO BE SOLVED: To provide an epitaxial growth method suitable for limiting the amount of boron on the interface of a silicon wafer and an epitaxial layer.SOLUTION: A slice wafer obtained by slicing 11 a silicon single crystal is lapped or ground 11, etched chemically 12, mirror polished 13, cleaned 14 and then an epitaxial layer is formed by epitaxial growth on a silicon wafer to which stored 16 boron is adhering. In such an epitaxial growth method, a stored 16 silicon wafer is cleaned 17 with a mixture of HO-HO-NHOH; the cleaned 17 silicon wafer is carried 18 in an epitaxial growth device; vapor phase etching 19 is carried out on the wafer surface so that the etching allowance becomes 0.1-0.5 μm by feeding hydrogen chloride gas at a temperature of 1000-1200°C to the surface of a silicon wafer thus carried in 18; and then an epitaxial layer is formed 20 on the wafer surface subjected to vapor phase etching by feeding a material gas into the growth device together with a carrier gas.

Description

本発明は、シリコンエピタキシャル技術に関し、更に詳しくは、シリコンウェーハとエピタキシャル層との界面におけるボロン量を抑えるのに好適なシリコンウェーハのエピタキシャル成長方法に関するものである。 The present invention relates to a silicon epitaxial technique, and more particularly to a silicon wafer epitaxial growth method suitable for suppressing the boron content at the interface between a silicon wafer and an epitaxial layer.

高温熱処理を伴うデバイス製造プロセスにおいて、シリコンウェーハはデバイス特性に悪影響を及ぼす遷移金属等の不純物に汚染される。この不純物をシリコンウェーハ表面から除去するために、ウェーハ裏面に化学的気相成長法（ＣＶＤ法）により１〜２．０μｍの厚さのポリシリコン層を形成して、このポリシリコン層をＥＧ（ＥｘｔｒｉｎｓｉｃＧｅｔｔｅｒｉｎｇ）層とする裏面ゲッタリング処理等が行われる。一方、シリコンウェーハを基板とし、この基板上に任意の膜厚、抵抗率の単結晶シリコン層を形成するシリコンエピ技術が高性能デバイスを製造するために不可欠になってきている。エピタキシャルウェーハは、バイポーラトランジスタ、ＭＯＳＬＳＩ等の集積回路の製造に利用される。エピタキシャルウェーハの製造では、エピタキシャル層を所定の厚さに一様に成長させ、かつ抵抗率が均一になるように形成されることが重要となる。このシリコンエピ技術により作られるエピタキシャルウェーハにも不純物除去のためにその裏面に予めＥＧ層を形成するといった対策がなされている。 In a device manufacturing process involving high-temperature heat treatment, a silicon wafer is contaminated with impurities such as transition metals that adversely affect device characteristics. In order to remove the impurities from the surface of the silicon wafer, a polysilicon layer having a thickness of 1 to 2.0 μm is formed on the back surface of the wafer by a chemical vapor deposition method (CVD method). A back surface gettering process or the like for an extrinsic gettering layer is performed. On the other hand, a silicon epi technique in which a silicon wafer is used as a substrate and a single crystal silicon layer having an arbitrary film thickness and resistivity is formed on the substrate has become indispensable for manufacturing a high-performance device. Epitaxial wafers are used for manufacturing integrated circuits such as bipolar transistors and MOSLSIs. In manufacturing an epitaxial wafer, it is important that the epitaxial layer is uniformly grown to a predetermined thickness and the resistivity is uniform. Measures are also taken to form an EG layer in advance on the back surface of an epitaxial wafer made by this silicon epi technique in order to remove impurities.

一方、デバイス製造プロセス以外の工程における不純物による汚染も問題となる。例えば、エピタキシャルウェーハでは、エピタキシャル層を形成するエピタキシャルプロセスにおいて不純物が混入したり、或いはエピタキシャル層を形成する前の基板、即ちシリコンウェーハに付着した不純物の洗浄が十分に行われておらず、結果的に不純物が混入するといった場合がある。また、シリコン単結晶から加工されたシリコンウェーハにエピタキシャル層を積層するまでの間、保管されていたシリコンウェーハに不純物が付着することがある。エピタキシャルウェーハの製造では、シリコン単結晶からスライス、ラッピング又は研削、化学エッチング、洗浄等の工程を経てシリコンウェーハに加工するまでの工程と、この加工されたシリコンウェーハにエピタキシャル層を成長させる工程が別の工場等で行われることが一般的である。 On the other hand, contamination by impurities in steps other than the device manufacturing process is also a problem. For example, in an epitaxial wafer, impurities are mixed in an epitaxial process for forming an epitaxial layer, or impurities adhering to a substrate before forming an epitaxial layer, that is, a silicon wafer are not sufficiently cleaned. In some cases, impurities are mixed in. Further, impurities may adhere to the stored silicon wafer until the epitaxial layer is stacked on the silicon wafer processed from the silicon single crystal. In the production of an epitaxial wafer, a process from processing a silicon single crystal to a silicon wafer through processes such as slicing, lapping or grinding, chemical etching, and cleaning is separated from a process for growing an epitaxial layer on the processed silicon wafer. It is generally performed at a factory in Japan.

シリコンウェーハに付着する不純物のうち、３Ｂ族元素の中の特にボロンは、シリコンにＰ型導電性を付与し、その導電率を所定の値に調整するために積極的に活用される一方、ウェーハ表面に不純物として付着したボロンは熱処理工程中にシリコンウェーハ内部に拡散する。ボロンはシリコンウェーハを取り扱う雰囲気やウェーハの熱処理で用いられる装置又はその他の装置や、材料等から主に発生する。ボロンがウェーハ内部に拡散すると、ウェーハにおける電気的特性に大きな影響を及ぼす。 Among impurities adhering to silicon wafers, boron among the group 3B elements, in particular, is actively used to impart P-type conductivity to silicon and adjust its conductivity to a predetermined value. Boron adhering to the surface as an impurity diffuses into the silicon wafer during the heat treatment process. Boron is generated mainly from the atmosphere in which a silicon wafer is handled, the apparatus used in the heat treatment of the wafer, other apparatuses, materials, and the like. When boron diffuses inside the wafer, it greatly affects the electrical characteristics of the wafer.

エピタキシャルウェーハでは、上述のように基板の洗浄が不十分となり、シリコンウェーハ表面のボロンが十分除去されないままエピタキシャル成長を行い、シリコンウェーハとエピタキシャル層との界面にボロンが多く残存すると、シリコンウェーハとエピタキシャル層の界面における抵抗率がシリコンウェーハ、エピタキシャル層よりも極端に低く又は高くなるボロンディップと呼ばれる現象が生じる。例えば、ボロン等をドープしたＰ型のシリコンウェーハ（Ｐ型半導体）を基板とするエピタキシャルウェーハでは、図４、図９に示すように、シリコンウェーハ、エピタキシャル層よりも極端に低くなるボロンディップが生じる。一方、砒素等をドープしたＮ型のシリコンウェーハ（Ｎ型半導体）を基板とするエピタキシャルウェーハでは、図４〜図６のように、シリコンウェーハ、エピタキシャル層よりも極端に高くなるボロンディップが生じる。エピタキシャルウェーハにおいて、このボロンディップが存在すると、デバイス形成後にリーク不良、キャリア濃度のプロファイル異常、エピタキシャル層の抵抗異常といったデバイス特性不良が生じ、目的のデバイス特性が得られない場合がある。このような理由から、エピタキシャル成長を行う前のシリコンウェーハ表面に付着するボロンによる汚染を極力防止することが求められている。 In the epitaxial wafer, as described above, the substrate is not sufficiently cleaned, and epitaxial growth is performed without sufficiently removing boron on the surface of the silicon wafer, and if a large amount of boron remains at the interface between the silicon wafer and the epitaxial layer, A phenomenon called boron dip occurs in which the resistivity at the interface is extremely lower or higher than that of the silicon wafer or epitaxial layer. For example, in an epitaxial wafer using a P-type silicon wafer (P-type semiconductor) doped with boron or the like as a substrate, boron dip that is extremely lower than that of the silicon wafer or the epitaxial layer occurs as shown in FIGS. . On the other hand, in an epitaxial wafer using an N-type silicon wafer (N-type semiconductor) doped with arsenic or the like as a substrate, boron dip that is extremely higher than the silicon wafer and the epitaxial layer occurs as shown in FIGS. If this boron dip exists in an epitaxial wafer, device characteristic defects such as leakage defects, carrier concentration profile abnormalities, and epitaxial layer resistance abnormalities may occur after device formation, and target device characteristics may not be obtained. For these reasons, it is required to prevent contamination by boron adhering to the silicon wafer surface before epitaxial growth as much as possible.

シリコンウェーハ表面に付着するボロンの除去には、フッ酸が効果的であることが知られている（例えば、特許文献１参照。）。この特許文献１に係る発明では、加工後のシリコンウェーハを、クリーンルーム中で待機、保管する際、これに先立って、フッ酸又は界面活性剤を含んだフッ酸によるフッ酸処理を最終工程として洗浄処理を行っている。フッ酸洗浄を行ったウェーハ表面は撥水性になるため、ボロンの除去が十分に行われるとともに、その後のウェーハ表面にボロンが新たに付着するのを防止する効果も得られると考えられている。そのため、エピタキシャルウェーハの製造過程においても、図２に示すように、スライス１０、ラッピング又は研削１１、化学エッチング１２、鏡面研磨１３、洗浄工程１４を経て加工された後、長期保管１６されていたシリコンウェーハにエピタキシャル層を成長する際、前洗浄２７としてＳＣ１洗浄（Ｈ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液を用いた洗浄）の他にフッ酸による洗浄を併用するといった対策が検討されている。 It is known that hydrofluoric acid is effective in removing boron adhering to the silicon wafer surface (see, for example, Patent Document 1). In the invention according to Patent Document 1, when a processed silicon wafer is waited and stored in a clean room, prior to this, a hydrofluoric acid treatment with hydrofluoric acid or hydrofluoric acid containing a surfactant is washed as a final process. Processing is in progress. Since the surface of the wafer that has been cleaned with hydrofluoric acid becomes water-repellent, it is considered that boron is sufficiently removed and that an effect of preventing new adhesion of boron to the subsequent wafer surface can be obtained. Therefore, even during the manufacturing process of the epitaxial wafer, as shown in FIG. 2, the silicon which has been processed through the slicing 10, lapping or grinding 11, chemical etching 12, mirror polishing 13 and cleaning process 14 and has been stored for a long time 16 When growing an epitaxial layer on a wafer, a pre-cleaning 27 measure such as using SC1 cleaning (cleaning using a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH) and cleaning with hydrofluoric acid is considered. Has been.

その一方で、エピタキシャル成長の前洗浄として湿式洗浄を行うと、エッチングムラによりウェーハ表面に荒れやダレが発生したり、表面汚れが残る等の不具合が生じることが問題となっている。また、フッ酸で洗浄を行うとウェーハ表面が撥水性になるため、その後の乾燥が不十分になり、乾燥ムラが生じてウェーハにシミやパーティクルが残ったり、或いはエピタキシャル成長の際にエピタキシャル欠陥が発生する等の不具合が生じる。こういった、前洗浄として湿式洗浄を行うことによる不具合を解消するために、機械的加工にともなう加工歪みを除去するウェットエッチングを行った半導体基板が保管、輸送等で長期間経過した後、直前にウェット処理による前洗浄を行うことなく、基板を化学的気相成長装置にセットし、成長装置内でガスによる気相エッチング処理を行い、引き続き結晶成長を行うエピタキシャル成長方法が開示されている（例えば、特許文献２参照。）。 On the other hand, when wet cleaning is performed as a pre-epitaxial growth cleaning, there is a problem that defects such as roughening and sagging on the wafer surface due to etching unevenness and surface contamination remain. Also, cleaning with hydrofluoric acid makes the wafer surface water-repellent, resulting in insufficient drying, resulting in uneven drying, leaving spots and particles on the wafer, or causing epitaxial defects during epitaxial growth. This causes problems such as In order to eliminate such problems caused by wet cleaning as pre-cleaning, the semiconductor substrate subjected to wet etching that removes processing distortion accompanying mechanical processing has passed for a long time in storage, transportation, etc. There is disclosed an epitaxial growth method in which a substrate is set in a chemical vapor deposition apparatus without performing pre-cleaning by wet processing, a gas phase etching process using a gas is performed in the growth apparatus, and then crystal growth is performed (for example, , See Patent Document 2).

特開２００８−１１２８９２号（請求項１）JP 2008-112892 A (Claim 1) 特開平０８−８３７６９号（請求項１、段落［０００６］）JP 08-83769 (Claim 1, paragraph [0006])

しかしながら、上記特許文献２に示された発明では、ＧａＡｓ等の化合物半導体基板を対象とする方法であり、鏡面研磨を行わずに保管される。このため、基板表面の経時変化が起こりやすく、気相エッチングの際の取り代を比較的大きくせざるを得ない。一方、シリコンウェーハの基板では、このように気相エッチングの際の取り代を大きくするとシリコンウェーハ表面に面荒れを起こし、エピタキシャル成長後のエピタキシャルウェーハ表面における平坦度や平行度を大きく損なうことがある。また、気相エッチングの際の温度が適切でないことから、特に、シリコンウェーハにおけるボロンの除去を十分に行うことができない。更に、数ミクロン以上の比較的大きな異物については、気相エッチングでは除去が不可能であり、このような異物が付着したままエピタキシャル成長を行うとエピタキシャル欠陥を引き起こす原因となる。 However, the invention disclosed in Patent Document 2 is a method for a compound semiconductor substrate such as GaAs, and is stored without mirror polishing. For this reason, the substrate surface is likely to change with time, and the machining allowance in the gas phase etching must be relatively large. On the other hand, in the case of a silicon wafer substrate, when the allowance for vapor phase etching is increased in this way, the surface of the silicon wafer is roughened, and the flatness and parallelism on the epitaxial wafer surface after epitaxial growth may be greatly impaired. Further, since the temperature at the time of vapor phase etching is not appropriate, in particular, boron cannot be sufficiently removed from the silicon wafer. Furthermore, relatively large foreign matters of several microns or more cannot be removed by vapor phase etching. If epitaxial growth is performed with such foreign matters attached, it causes epitaxial defects.

本発明の目的は、特にシリコンウェーハとエピタキシャル層との界面におけるボロン量を抑えるのに好適なシリコンウェーハのエピタキシャル成長方法を提供することにある。 An object of the present invention is to provide a silicon wafer epitaxial growth method suitable for suppressing the boron content particularly at the interface between the silicon wafer and the epitaxial layer.

本発明の第１の観点は、棒状のシリコン単結晶をスライスして得られたスライスウェーハをラッピング又は研削し化学エッチングし鏡面研磨し洗浄した後保管されたボロンがウェーハに付着したシリコンウェーハ上にエピタキシャル成長する方法において、保管されたシリコンウェーハをＨ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液で洗浄し、混合液で洗浄されたシリコンウェーハをエピタキシャル成長装置内に搬入し、成長装置内に搬入したシリコンウェーハの表面に１０００〜１２００℃の温度で塩化水素ガスを流して、エッチング取り代が０．１〜０．５μｍとなるようにウェーハ表面の気相エッチングを行ってウェーハ表面に付着したボロンを除去し、引き続いて成長装置内に原料ガスをキャリアガスとともに流して気相エッチングされたウェーハ表面にエピタキシャル層を形成することを特徴とする。 According to a first aspect of the present invention, a sliced wafer obtained by slicing a rod-shaped silicon single crystal is lapped or ground, chemically etched, mirror-polished, washed, and then stored boron on the silicon wafer attached to the wafer. In a method of epitaxial growth, a stored silicon wafer is washed with a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH, and the silicon wafer washed with the mixed solution is carried into an epitaxial growth apparatus, and then into the growth apparatus. Hydrogen chloride gas was allowed to flow at a temperature of 1000 to 1200 ° C. on the surface of the silicon wafer carried in, and the wafer surface was vapor-phase etched so that the etching allowance was 0.1 to 0.5 μm, and adhered to the wafer surface. Boron is removed, and then gas phase etching is performed by flowing the source gas into the growth apparatus along with the carrier gas. And forming an epitaxial layer on the wafer surface.

本発明の第２の観点は、第１の観点に基づく発明であって、更に保管されたシリコンウェーハの抵抗率が１Ω・ｃｍ以上であることを特徴とする。 A second aspect of the present invention is an invention based on the first aspect, and is characterized in that the resistivity of the stored silicon wafer is 1 Ω · cm or more.

本発明の第１の観点の方法では、シリコンウェーハ加工後、保管されたボロンがウェーハに付着したシリコンウェーハの上面にエピタキシャル成長する方法において、エピタキシャル成長の前洗浄として、Ｈ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液による洗浄、洗浄したシリコンウェーハのエピタキシャル成長装置内への搬入、成長装置内に搬入されたシリコンウェーハの表面に１０００〜１２００℃の温度で、塩化水素ガスを流してエッチング取り代が０．１〜０．５μｍとなるようにウェーハ表面に気相エッチングを行ってウェーハ表面に付着したボロンの除去を行う。このように、従来、エピタキシャル成長後のシリコンウェーハ、即ちエピタキシャルウェーハにおけるボロン濃度を低減させるため、エピタキシャル成長の前洗浄として行っていたＨ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液とフッ酸洗浄を、Ｈ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液による、いわゆるＳＣ１洗浄のみで行い、更に上記所定の温度及び所定の取り代で塩化水素ガスによる気相エッチングを行う。これにより、製造後のエピタキシャルウェーハにおいて、基板となるシリコンウェーハとエピタキシャル層の界面のボロン量が大幅に低減できる。更に、湿式のフッ酸洗浄を行わずにＳＣ１洗浄のみで前洗浄を行うため、ウェー表面が親水性になり、乾燥ムラを生じない。この結果、乾燥ムラに起因するパーティクル発生等の不具合を解消することができる。 In the method according to the first aspect of the present invention, after processing a silicon wafer, the stored boron is epitaxially grown on the upper surface of the silicon wafer adhering to the wafer. In the method of pre-epitaxial growth, H ₂ O—H ₂ O ₂ — Cleaning with NH ₄ OH mixed liquid, carrying the cleaned silicon wafer into the epitaxial growth apparatus, flowing hydrogen chloride gas to the surface of the silicon wafer carried into the growth apparatus at a temperature of 1000 to 1200 ° C. to remove etching Is vapor-phase etched on the wafer surface to remove boron adhering to the wafer surface. Thus, conventionally, a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH and cleaning with hydrofluoric acid, which has been performed as cleaning before epitaxial growth in order to reduce the boron concentration in the silicon wafer after epitaxial growth, that is, the epitaxial wafer, is performed. Is performed only by so-called SC1 cleaning with a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH, and further, vapor phase etching with hydrogen chloride gas is performed at the predetermined temperature and a predetermined allowance. Thereby, in the manufactured epitaxial wafer, the amount of boron at the interface between the silicon wafer as the substrate and the epitaxial layer can be greatly reduced. Furthermore, since the pre-cleaning is performed only by SC1 cleaning without performing wet hydrofluoric acid cleaning, the surface of the wafer becomes hydrophilic and drying unevenness does not occur. As a result, problems such as generation of particles due to drying unevenness can be solved.

本発明実施形態のエピタキシャル成長方法の工程順を示すフローチャートである。It is a flowchart which shows the process order of the epitaxial growth method of embodiment of this invention. 従来のエピタキシャル成長方法の工程順を示すフローチャートである。It is a flowchart which shows the process order of the conventional epitaxial growth method. 本発明実施形態の方法により抵抗率が１００Ω・ｃｍのＰ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率又はキャリア濃度との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface, and a resistivity or a carrier density | concentration in the epitaxial wafer which performed the epitaxial growth to the P-type silicon wafer whose resistivity is 100 ohm * cm by the method of this invention embodiment. 従来法により抵抗率が１００Ω・ｃｍのＰ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率及びキャリア濃度との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer epitaxially grown to the P-type silicon wafer whose resistivity is 100 ohm * cm by the conventional method, and a resistivity and carrier concentration. 別の例の従来法により抵抗率が１００Ω・ｃｍのＰ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率及びキャリア濃度との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer which epitaxially grown to the P-type silicon wafer whose resistivity is 100 ohm * cm by another conventional method, and a resistivity and carrier concentration. 従来法により抵抗率が６Ω・ｃｍのＮ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer which epitaxially grew to the N type silicon wafer whose resistivity is 6 ohm * cm by the conventional method, and a resistivity. 従来法により抵抗率が１５Ω・ｃｍのＮ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer which epitaxially grown to the N type silicon wafer whose resistivity is 15 ohm * cm by the conventional method, and a resistivity. 従来法により抵抗率が０．００１Ω・ｃｍのＮ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer which epitaxially grown to the N type silicon wafer whose resistivity is 0.001 ohm * cm by the conventional method, and a resistivity. 従来法により抵抗率が１２Ω・ｃｍのＰ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer which epitaxially grown to the P-type silicon wafer whose resistivity is 12 ohm * cm by the conventional method, and a resistivity. 従来法により抵抗率が０．００６Ω・ｃｍのＰ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer which epitaxially grown to the P-type silicon wafer whose resistivity is 0.006 ohm * cm by the conventional method, and a resistivity. 従来法により抵抗率が０．０４Ω・ｃｍのＰ型シリコンウェーハにエピタキシャル成長を行ったエピタキシャルウェーハにおけるウェーハ表面からの深さと、抵抗率との関係を示す図である。It is a figure which shows the relationship between the depth from the wafer surface in the epitaxial wafer which epitaxially grew to the P-type silicon wafer whose resistivity is 0.04 ohm * cm by the conventional method, and a resistivity. 比較例２においてエピタキシャル成長を行う前のシリコンウェーハの表面性状を示す図である。It is a figure which shows the surface property of the silicon wafer before performing epitaxial growth in the comparative example 2. FIG.

次に本発明を実施するための形態を図面に基づいて説明する。 Next, an embodiment for carrying out the present invention will be described with reference to the drawings.

最初に、エピタキシャルウェーハの基板となるシリコンウェーハの加工方法について説明する。エピタキシャルウェーハの基板、即ちエピタキシャル成長が表面に施されるシリコンウェーハは、一般に、図１の工程１０〜工程１４を経ることにより加工される。 First, a method for processing a silicon wafer to be a substrate for an epitaxial wafer will be described. A substrate of an epitaxial wafer, that is, a silicon wafer on which epitaxial growth is applied, is generally processed through steps 10 to 14 in FIG.

先ず、ＣＺ法（チョクラルスキー法）等によって育成されたシリコン単結晶を、先端部及び終端部を切断してブロック状とし、更に直径を均一にするために外径を研削して円柱状のブロック体とする。特定の結晶方位を示すために、このブロック体にオリエンテーションフラットやオリエンテーションノッチを施す。このプロセスの後、図１に示すように、ブロック体は棒軸方向に対して所定角度をもってスライスされる（工程１０）。 First, a silicon single crystal grown by the CZ method (Czochralski method) or the like is cut into a block shape by cutting the front end portion and the terminal end portion, and further, the outer diameter is ground to make the diameter uniform. A block body is used. In order to show a specific crystal orientation, an orientation flat or an orientation notch is applied to the block body. After this process, as shown in FIG. 1, the block body is sliced at a predetermined angle with respect to the rod axis direction (step 10).

スライスされたウェーハは、ウェーハの周辺部の欠けやチップを防止するためにウェーハ周辺に面取り加工する。この面取りを施すことにより、例えば面取りされていないシリコンウェーハ表面上にエピタキシャル成長するときに周辺部に異常成長が起こり環状に盛り上がるクラウン現象を抑制することができる。 The sliced wafer is chamfered around the wafer in order to prevent chipping and chips at the periphery of the wafer. By applying this chamfering, for example, when the epitaxial growth is performed on the surface of the silicon wafer that is not chamfered, a crown phenomenon in which abnormal growth occurs in the peripheral portion and rises in a ring shape can be suppressed.

次いで、ラッピング（機械研磨）又は研削することにより、スライスによって生じたウェーハ表面の凹凸を除去するとともにウェーハ表面の平坦度とウェーハの平行度を高める（工程１１）。ラッピングは、アルミナ或いはシリコンカーバイド砥粒とグリセリンの混合物であるラップ液をラップ定盤とウェーハの間に流し込み加圧下で回転、摺合せによりウェーハ表裏両面を機械的に研磨する方法である。ラッピング又は研削を施したウェーハは洗浄されて次工程へと送られる。 Next, lapping (mechanical polishing) or grinding is performed to remove irregularities on the wafer surface caused by slicing and to increase the flatness of the wafer surface and the parallelism of the wafer (step 11). Lapping is a method in which a lapping solution, which is a mixture of alumina or silicon carbide abrasive grains and glycerin, is poured between a lapping platen and a wafer, and the front and back surfaces of the wafer are mechanically polished by rotation and sliding under pressure. The lapped or ground wafer is cleaned and sent to the next process.

次に、ラッピング又は研削したシリコンウェーハを化学エッチングする（工程１２）。これによりブロック切断、外径研削、スライス、ラッピング又は研削等の機械加工プロセスで生じたウェーハ表面のダメージ層、即ち加工変質層が除去される。エッチャントには、酸エッチャント又はアルカリエッチャントがある。前者はフッ酸（ＨＦ）と硝酸（ＨＮＯ₃）の混酸を、水（Ｈ₂Ｏ）、酢酸（ＣＨ₃ＣＯＯＨ）又はリン酸（Ｈ₃ＰＯ₄）で希釈したエッチャント等であり、Ｓｉは硝酸により酸化されてＳｉＯ₂を生成した後、このＳｉＯ₂がフッ酸により溶解除去される。後者はＫＯＨ又はＮａＯＨ等を水で希釈したエッチャントである。 Next, the lapped or ground silicon wafer is chemically etched (step 12). As a result, a damaged layer on the wafer surface, that is, a work-affected layer, generated by a machining process such as block cutting, outer diameter grinding, slicing, lapping, or grinding is removed. The etchant includes an acid etchant or an alkali etchant. The former is an etchant obtained by diluting a mixed acid of hydrofluoric acid (HF) and nitric acid (HNO ₃ ) with water (H ₂ O), acetic acid (CH ₃ COOH), or phosphoric acid (H ₃ PO ₄ ), and Si is nitric acid. After being oxidized to form SiO ₂ , this SiO ₂ is dissolved and removed by hydrofluoric acid. The latter is an etchant obtained by diluting KOH or NaOH with water.

次に、化学エッチングしたシリコンウェーハ表裏面における表面側のみを鏡面研磨する（工程１３）。この鏡面研磨ではシリコンウェーハ研磨機、レンズ研磨機等により行われる。研磨によりウェーハ表面を１〜１０オングストロームの深さ、好ましくは２オングストローム程度の深さまで磨滅させる。鏡面研磨した後、シリコンウェーハを無機アルカリと過酸化水素との混合液であって、シリコンに対するエッチング速度が１０オングストローム／分以下のもの、例えばＫＯＨ（１質量％）、Ｈ₂Ｏ₂（１容量％）を含む５０℃の混合溶液で洗浄し、次いで１．５％濃度のＨＦ溶液に浸漬し、更に純水で洗浄する（工程１４）。 Next, only the front side of the chemically etched silicon wafer is mirror-polished (step 13). This mirror polishing is performed by a silicon wafer polishing machine, a lens polishing machine or the like. By polishing, the surface of the wafer is abraded to a depth of 1 to 10 angstroms, preferably about 2 angstroms. After mirror polishing, the silicon wafer is a mixed solution of inorganic alkali and hydrogen peroxide, and the etching rate for silicon is 10 angstrom / min or less, for example, KOH (1% by mass), H ₂ O ₂ (1 volume) %) And then immersed in a 1.5% strength HF solution and further washed with pure water (step 14).

また、他の方法としては、上記方法と同様にスライス、ラッピング又は研削鏡面した後、ウェーハ表裏両面に鏡面研磨を行う。そして、このシリコンウェーハ表裏面における裏面側のみを化学エッチングする。このエッチング方法としては、ウェーハ裏面側を上面にしてこの裏面側の表面にエッチャントをスピンコーティングする方法、或いはウェーハ裏面側を下面にしてこの裏面側の表面に下からエッチャントシャワーを浴びせる方法等が挙げられる。このエッチャントとしてはエッチング速度が７〜１００μｍ／分であって、表面張力が少なくとも６０ｄｙｎｅ／ｃｍであって、粘性度が１．４〜４．５ｍＰａ・秒である酸エッチャント又はアルカリエッチャントが挙げられる。酸エッチャントを例示すれば、ＨＦ（５０％）：ＨＮＯ₃（７０％）：Ｈ₃ＰＯ₄（８５％）：Ｈ₂Ｏ＝２：１：１：１又は２：１：１：１．５、或いはＨＦ（５０％）：ＨＮＯ₃（７０％）：Ｈ₃ＰＯ₄（８５％）＝２：１：１等がある。更に、この裏面側のみをエッチングしたシリコンウェーハを上述の方法で同様に洗浄する。 As another method, similarly to the above method, after slicing, lapping, or grinding mirror surface, mirror polishing is performed on both front and back surfaces of the wafer. And only the back surface side in this silicon wafer front and back is chemically etched. Examples of the etching method include a method of spin-coating an etchant on the surface on the back side with the wafer back side as the top surface, or a method of taking an etchant shower from the bottom on the surface on the back side with the wafer back side on the bottom surface. It is done. Examples of the etchant include acid etchants and alkali etchants having an etching rate of 7 to 100 μm / min, a surface tension of at least 60 dyne / cm, and a viscosity of 1.4 to 4.5 mPa · sec. Examples of acid etchants are HF (50%): HNO ₃ (70%): H ₃ PO ₄ (85%): H ₂ O = 2: 1: 1: 1 or 2: 1: 1: 1.5. Or HF (50%): HNO ₃ (70%): H ₃ PO ₄ (85%) = 2: 1: 1. Further, the silicon wafer etched only on the back side is similarly cleaned by the above-described method.

このようにして得られたシリコンウェーハは、エピタキシャル成長を行うまでの間、クリーンルーム内において保管される。なお、本発明において、シリコンウェーハの加工方法は上記方法に限定されるものではなく、例えばラッピングと化学エッチングとの間に裏面軽研磨工程等の別の工程を更に含んでもよい。 The silicon wafer thus obtained is stored in a clean room until epitaxial growth is performed. In the present invention, the method for processing a silicon wafer is not limited to the above method, and may further include another process such as a backside light polishing process between lapping and chemical etching, for example.

続いて、上述の方法によって加工され、保管されていたシリコンウェーハにエピタキシャル成長を行う方法について説明する。本発明の方法が効果的なのは、不純物濃度が低く、抵抗率が好ましくは１Ω・ｃｍ以上であって、ノンドープのシリコン結晶の一般的な抵抗率である１０³Ω・ｃｍ以下の高抵抗のシリコンウェーハを基板としてエピタキシャル成長する場合である。更に好ましくは、１Ω・ｃｍ〜２００Ωｃｍである。その理由は、低抵抗のシリコンウェーハには、元々不純物が多く含まれているため、付着したボロンによる影響が小さいからである。保管されていたシリコンウェーハに、先ず、Ｈ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液を用いた、いわゆるＳＣ１洗浄による前洗浄を行う（工程１７）。従来のように、湿式洗浄を完全に省略しない理由は、ＳＣ１洗浄まで省略するとマウンドやスタッキングフォルト（ＳＦ）のようなエピタキシャル欠陥が発生したり、ヘイズのムラ等の不具合が生じるからである。また、ＳＣ１洗浄では、洗浄後のウェーハ表面は親水性になるため、フッ酸洗浄を行ったときのような乾燥ムラを引き起こすことは少ない。このため、パーティクルの発生によるエピタキシャル欠陥が生じるといった不具合を起こす原因にはなり難いからである。また、ここでの前洗浄でフッ酸洗浄を行わない理由は、図２の工程２７に示すようにフッ酸で洗浄を行うとウェーハ表面が撥水性になるため、その後の乾燥が不十分になり、乾燥ムラが生じてウェーハにシミが残ったり、パーティクルが発生したり、或いはエピタキシャル成長の際にエピタキシャル欠陥が発生する等の不具合が生じるからである。 Next, a method for performing epitaxial growth on a silicon wafer that has been processed and stored by the above-described method will be described. The method of the present invention is effective because it has a low impurity concentration, a resistivity of preferably 1 Ω · cm or more, and a high resistivity silicon of 10 ³ Ω · cm or less, which is a general resistivity of a non-doped silicon crystal. This is a case where the wafer is epitaxially grown as a substrate. More preferably, it is 1 Ω · cm to 200 Ωcm. The reason is that a low-resistance silicon wafer originally contains a large amount of impurities, so that the influence of adhered boron is small. First, pre-cleaning by so-called SC1 cleaning using a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH is performed on the stored silicon wafer (step 17). The reason why the wet cleaning is not completely omitted as in the prior art is that if the SC1 cleaning is omitted, epitaxial defects such as mounds and stacking faults (SF) occur, and defects such as uneven haze occur. Further, in the SC1 cleaning, the surface of the wafer after cleaning becomes hydrophilic, so that it is unlikely to cause drying unevenness as in the case of cleaning with hydrofluoric acid. For this reason, it is difficult to cause a problem such as an epitaxial defect due to generation of particles. Further, the reason why the hydrofluoric acid cleaning is not performed in the pre-cleaning here is that the cleaning with hydrofluoric acid makes the wafer surface water-repellent as shown in step 27 of FIG. This is because defects such as drying unevenness occur, stains remain on the wafer, particles are generated, or epitaxial defects occur during epitaxial growth.

次に、前洗浄を行ったシリコンウェーハをエピタキシャル成長装置内に搬入する（工程１８）。エピタキシャル成長を行う成長装置としては、一般的な枚葉式又はバッチ式のＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）装置が用いられる。そして、シリコンウェーハを搬入した装置内の温度を、気相エッチングを行う１０００〜１２００℃まで昇温させ、Ｈ₂ガスを装置内に流して水素ベーキングを行う（図示しない）。この温度で保持した状態で、濃度が好ましくは０．５以上２％以下の塩化水素ガスを、好ましくは０．５０〜１．０ｓｌｍ（標準リットル毎分）の流量でエッチング速度が０．３０μｍ／分以下になるように水素ガスで希釈し装置内に流して、エッチング取り代が０．１〜０．５μｍとなるようにウェーハ表面の気相エッチングを行う（工程１９）。ここで塩化水素ガスとする理由は、エピタキシャル成長を行う成長装置に使われるガス種の中で塩化水素ガスによるシリコンのエッチング速度が速いためである。また、温度を上記範囲に限定する理由は、図２の工程２９の気相エッチングのように、温度が１０００℃未満では、シリコンウェーハにおけるボロンの除去は十分に行うことができない。また、１２００℃を越えると、シリコンウェーハの表面に面荒れが生じるからである。また、塩化水素ガスの濃度を上記範囲とする理由は、塩化水素ガス濃度が高いとシリコンへのエッチング速度が速すぎて、面内均一性を悪化させる可能性があるため好ましくない。更に、エッチング取り代を上記範囲に限定する理由は、エッチング取り代が０．１μｍ未満では、ボロンの除去が不十分となり、ボロンディップを防ぐ効果が得られず、０．５μｍを越えると、エピタキシャル成長したときのエピタキシャルウェーハ表面における平坦度と平行度が損なわれる場合があるからである。このようにして、ウェーハ表面に付着したボロンを気相エッチングにより除去する。 Next, the pre-cleaned silicon wafer is carried into the epitaxial growth apparatus (step 18). As a growth apparatus for performing epitaxial growth, a general single wafer type or batch type CVD (Chemical Vapor Deposition) apparatus is used. Then, the temperature in the apparatus carrying the silicon wafer is raised to 1000 to 1200 ° C. where vapor phase etching is performed, and hydrogen baking is performed by flowing H ₂ gas into the apparatus (not shown). With this temperature maintained, a hydrogen chloride gas having a concentration of preferably 0.5 or more and 2% or less, preferably at a flow rate of 0.50 to 1.0 slm (standard liter per minute) and an etching rate of 0.30 μm / The wafer surface is diluted with hydrogen gas so as to be less than or equal to a minute, and is flown into the apparatus, and the wafer surface is subjected to vapor phase etching so that the etching allowance becomes 0.1 to 0.5 μm (step 19). The reason why hydrogen chloride gas is used here is that the etching rate of silicon by hydrogen chloride gas is fast among the gas species used in the growth apparatus for epitaxial growth. Further, the reason for limiting the temperature to the above range is that boron cannot be sufficiently removed from the silicon wafer when the temperature is lower than 1000 ° C. as in the vapor phase etching in step 29 of FIG. Further, when the temperature exceeds 1200 ° C., surface roughness occurs on the surface of the silicon wafer. The reason why the concentration of hydrogen chloride gas is in the above range is not preferable because the etching rate into silicon is too high and the in-plane uniformity may be deteriorated if the hydrogen chloride gas concentration is high. Furthermore, the reason for limiting the etching allowance to the above range is that if the etching allowance is less than 0.1 μm, the removal of boron becomes insufficient, and the effect of preventing boron dip cannot be obtained. This is because the flatness and parallelism on the surface of the epitaxial wafer may be impaired. In this way, boron adhering to the wafer surface is removed by vapor phase etching.

そして、成長装置内に原料ガスをキャリアガスとともに流し、上記方法により気相エッチングされたウェーハ表面にエピタキシャル層を形成する（工程２０）。エピタキシャル層の形成方法は、特に限定されず、例えば次のような方法で形成することができる。 Then, the source gas is flowed into the growth apparatus together with the carrier gas, and an epitaxial layer is formed on the wafer surface that has been vapor-phase etched by the above method (step 20). The formation method of an epitaxial layer is not specifically limited, For example, it can form by the following methods.

エピタキシャル層はその結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの観点から、ＣＶＤ法により形成されることが好ましい。ＣＶＤ法によるシリコンのエピタキシャル成長は、例えばＳｉＣｌ₄、ＳｉＨＣｌ₃、ＳｉＨ₂Ｃｌ₂、ＳｉＨ₄等のシリコンを含む原料ガスをＨ₂ガスとともに成長装置内に導入して、上記シリコンウェーハの表面に、原料ガスの熱分解又は還元により生成されたシリコンを析出させることで行われる。 The epitaxial layer is preferably formed by a CVD method from the viewpoints of crystallinity, mass productivity, simplicity of equipment, ease of forming various device structures, and the like. In the epitaxial growth of silicon by the CVD method, for example, a source gas containing silicon such as SiCl ₄ , SiHCl ₃ , SiH ₂ Cl ₂ , SiH ₄ or the like is introduced into the growth apparatus together with H ₂ gas, and the source material is formed on the surface of the silicon wafer. This is performed by precipitating silicon produced by thermal decomposition or reduction of gas.

具体的には、気相エッチングによる洗浄後のシリコンウェーハを１０５０〜１１５０℃、好ましくは１１００〜１１５０℃の範囲の所定温度で保持した状態でシリコンウェーハの表面にエピタキシャル層を形成し、このエピタキシャルウェーハを６００〜８５０℃、好ましくは７５０〜８００℃の範囲の所定温度まで５〜２０℃／秒、好ましくは８〜１８℃／秒の速度で降温して、上記エピタキシャルウェーハを成長装置から取出して室温まで自然冷却する。またエピタキシャル層形成後にウェーハを６００〜８５０℃の範囲の所定温度まで５〜２０℃／秒の速度で降温したのは少しでもスループットを稼ぐためである。エピタキシャル形成後は、エピタキシャルウェーハの洗浄を行う（工程２１）。 Specifically, an epitaxial layer is formed on the surface of the silicon wafer while the silicon wafer after cleaning by vapor phase etching is held at a predetermined temperature in the range of 1050 to 1150 ° C., preferably 1100 to 1150 ° C. Temperature is lowered to a predetermined temperature in the range of 600 to 850 ° C., preferably 750 to 800 ° C. at a rate of 5 to 20 ° C./second, preferably 8 to 18 ° C./second, and the epitaxial wafer is taken out of the growth apparatus to room temperature. Cool down naturally. The reason why the temperature of the wafer is lowered to a predetermined temperature in the range of 600 to 850 ° C. at a rate of 5 to 20 ° C./second after the formation of the epitaxial layer is to increase the throughput even a little. After the epitaxial formation, the epitaxial wafer is cleaned (step 21).

以上の工程によりエピタキシャル成長を行い製造されたエピタキシャルウェーハでは、エピタキシャル成長を行う前のシリコンウェーハ表面に付着するボロンの除去が十分に成されている。このため、製造後のエピタキシャルウェーハにおいて、シリコンウェーハとエピタキシャル層との界面のボロン量が十分に低減され、図４に示すようなボロンディップを生じさせず、デバイス形成後にリーク不良、キャリア濃度のプロファイル異常、エピタキシャル層の抵抗異常といったデバイス特性不良の不具合を解消することができる。 In the epitaxial wafer manufactured by performing the epitaxial growth by the above steps, boron adhering to the surface of the silicon wafer before the epitaxial growth is sufficiently removed. For this reason, in the manufactured epitaxial wafer, the amount of boron at the interface between the silicon wafer and the epitaxial layer is sufficiently reduced, and boron dip as shown in FIG. 4 does not occur. Problems with device characteristics such as abnormalities and abnormal resistance of the epitaxial layer can be solved.

また、前洗浄としてフッ酸洗浄を行っていないため、エピタキシャル層を形成する前のシリコンウェーハにおいて、乾燥ムラを生じさせることなく、パーティクルの発生を抑制することができる。 Moreover, since hydrofluoric acid cleaning is not performed as pre-cleaning, generation of particles can be suppressed without causing drying unevenness in the silicon wafer before forming the epitaxial layer.

次に本発明の実施例を比較例とともに詳しく説明する。 Next, examples of the present invention will be described in detail together with comparative examples.

＜実施例１＞
先ず、ＣＺ法により育成されたシリコン単結晶をスライスして得られたスライスウェーハに、ラッピング、化学エッチング、鏡面研磨、洗浄した後に保管されていた直径が２０ｍｍ、厚さが７５０μｍであり、抵抗率が１００Ω・ｃｍのＰ型シリコンウェーハを用意した。 <Example 1>
First, a slice wafer obtained by slicing a silicon single crystal grown by the CZ method has a diameter of 20 mm and a thickness of 750 μm that has been stored after lapping, chemical etching, mirror polishing, and cleaning, and has a resistivity. Prepared a P-type silicon wafer of 100 Ω · cm.

次に、このシリコンウェーハに、前洗浄としてＨ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液を用いたＳＣ１洗浄を行った。このＳＣ１洗浄後のシリコンウェーハを枚葉式のＣＶＤ装置に搬入し、装置内の温度を１１５０℃に保持した状態で、Ｈ₂ガスを装置内に流して水素ベーキングを行った後、シリコンウェーハの表面に２％の濃度の塩化水素ガスを１ｓｌｍの流量で流し、エッチング取り代が０．３μｍになるように気相エッチングを行った。 Next, this silicon wafer was subjected to SC1 cleaning using a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH as pre-cleaning. The silicon wafer after SC1 cleaning is carried into a single wafer type CVD apparatus, and the temperature inside the apparatus is kept at 1150 ° C., and hydrogen baking is performed by flowing H ₂ gas into the apparatus. Gas phase etching was performed so that hydrogen chloride gas having a concentration of 2% was flowed to the surface at a flow rate of 1 slm so that the etching allowance was 0.3 μm.

気相エッチング終了後、装置内の温度を１１５０℃に保持したまま、装置内への塩化水素ガスの導入を停止して、Ｈ₂のキャリアガスとともに原料ガスとしてＳｉＨＣｌ₃を装置内へ導入し、大気圧力下、成長温度１１５０℃、成長速度３．０±０．５μｍ／分の条件で、厚さ１０μｍのエピタキシャル層を上記シリコンウェーハ上に形成した。このエピタキシャルウェーハを７５０℃まで降温し、更に室温まで冷却した後に、エピタキシャルウェーハを成長装置から取出した。このようにして得られたエピタキシャルウェーハを実施例１とした。 After completion of the vapor phase etching, the introduction of hydrogen chloride gas into the apparatus is stopped while maintaining the temperature in the apparatus at 1150 ° C., and SiHCl ₃ is introduced into the apparatus as a source gas together with a carrier gas of H ₂ , Under atmospheric pressure, an epitaxial layer having a thickness of 10 μm was formed on the silicon wafer under conditions of a growth temperature of 1150 ° C. and a growth rate of 3.0 ± 0.5 μm / min. After this epitaxial wafer was cooled to 750 ° C. and further cooled to room temperature, the epitaxial wafer was taken out from the growth apparatus. The epitaxial wafer thus obtained was named Example 1.

＜比較例１＞
実施例１と同様に、先ず、スライスウェーハにラッピング、化学エッチング、鏡面研磨、洗浄した後に保管されていた抵抗率が１００Ω・ｃｍ、直径が２００ｍｍ、厚さが７５０μｍのＰ型シリコンウェーハを用意し、このシリコンウェーハに、前洗浄としてＨ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液を用いたＳＣ１洗浄を行った。続いて、塩化水素ガスによる気相エッチングを行わなかったこと、及びエピタキシャル層の厚さを１０μｍとしたこと以外は、実施例１と同様に、エピタキシャル層を形成した。このようにして得られたエピタキシャルウェーハを比較例１とした。 <Comparative Example 1>
As in Example 1, first, a p-type silicon wafer having a resistivity of 100 Ω · cm, a diameter of 200 mm, and a thickness of 750 μm stored after lapping, chemical etching, mirror polishing, and cleaning was prepared on a slice wafer. This silicon wafer was subjected to SC1 cleaning using a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH as pre-cleaning. Subsequently, an epitaxial layer was formed in the same manner as in Example 1 except that vapor phase etching with hydrogen chloride gas was not performed and the thickness of the epitaxial layer was set to 10 μm. The epitaxial wafer thus obtained was designated as Comparative Example 1.

＜比較例２＞
実施例１と同様に、先ず、スライスウェーハにラッピング、化学エッチング、鏡面研磨、洗浄した後に保管されていた抵抗率が１００Ω・ｃｍ、直径が２００ｍｍ、厚さが７５０μｍのＰ型シリコンウェーハを用意した。このシリコンウェーハに、前洗浄として、Ｈ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液を用いたＳＣ１洗浄を行った。ＳＣ１洗浄後、更にフッ酸洗浄を行ったこと、塩化水素ガスによる気相エッチングを行なわなかったこと以外は、実施例１と同様に、及び厚さ１０μｍエピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例２とした。 <Comparative example 2>
As in Example 1, first, a p-type silicon wafer having a resistivity of 100 Ω · cm, a diameter of 200 mm, and a thickness of 750 μm, which had been stored after lapping, chemical etching, mirror polishing, and cleaning was prepared on a slice wafer. . This silicon wafer was subjected to SC1 cleaning using a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH as pre-cleaning. After the SC1 cleaning, an epitaxial layer having a thickness of 10 μm was formed on the silicon wafer in the same manner as in Example 1 except that cleaning with hydrofluoric acid was further performed and gas phase etching with hydrogen chloride gas was not performed. The epitaxial wafer thus obtained was designated as Comparative Example 2.

＜比較例３＞
先ず、ＣＺ法により育成されたシリコン単結晶をスライスして得られたスライスウェーハに、ラッピング、化学エッチング、鏡面研磨、洗浄した後に保管されていた直径が２０ｍｍ、厚さが７５０μｍであり、抵抗率が１５Ω・ｃｍのＮ型シリコンウェーハを用意した。このシリコンウェーハに、前洗浄としてＨ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨの混合液を用いたＳＣ１洗浄を行った。続いて、エピタキシャル層の厚さを３μｍとしたこと以外は、比較例１と同様に、エピタキシャル層を形成した。このようにして得られたエピタキシャルウェーハを比較例３とした。 <Comparative Example 3>
First, a slice wafer obtained by slicing a silicon single crystal grown by the CZ method has a diameter of 20 mm and a thickness of 750 μm that has been stored after lapping, chemical etching, mirror polishing, and cleaning, and has a resistivity. Prepared an N-type silicon wafer of 15 Ω · cm. This silicon wafer was subjected to SC1 cleaning using a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH as pre-cleaning. Subsequently, an epitaxial layer was formed in the same manner as in Comparative Example 1 except that the thickness of the epitaxial layer was 3 μm. The epitaxial wafer thus obtained was designated as Comparative Example 3.

＜比較例４＞
抵抗率が６Ω・ｃｍのＮ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを２μｍとしたこと以外は、比較例３と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例４とした。 <Comparative example 4>
An epitaxial layer was formed on the silicon wafer in the same manner as in Comparative Example 3 except that an N-type silicon wafer having a resistivity of 6 Ω · cm was used and the thickness of the epitaxial layer was 2 μm. The epitaxial wafer thus obtained was designated as Comparative Example 4.

＜比較例５＞
抵抗率が１５Ω・ｃｍのＮ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを６μｍとしたこと以外は、比較例３と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例５とした。 <Comparative Example 5>
An epitaxial layer was formed on the silicon wafer in the same manner as in Comparative Example 3 except that an N-type silicon wafer having a resistivity of 15 Ω · cm was used and the thickness of the epitaxial layer was 6 μm. The epitaxial wafer thus obtained was designated as Comparative Example 5.

＜比較例６＞
抵抗率が９Ω・ｃｍのＮ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを６μｍとしたこと以外は、比較例３と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例６とした。 <Comparative Example 6>
An epitaxial layer was formed on the silicon wafer in the same manner as in Comparative Example 3 except that an N-type silicon wafer having a resistivity of 9 Ω · cm was used and the thickness of the epitaxial layer was 6 μm. The epitaxial wafer thus obtained was designated as Comparative Example 6.

＜比較例７＞
抵抗率が０．００１Ω・ｃｍのＮ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを７μｍとしたこと以外は、比較例３と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例７とした。 <Comparative Example 7>
An epitaxial layer was formed on the silicon wafer in the same manner as in Comparative Example 3 except that an N-type silicon wafer having a resistivity of 0.001 Ω · cm was used and the thickness of the epitaxial layer was 7 μm. The epitaxial wafer thus obtained was designated as Comparative Example 7.

＜比較例８＞
抵抗率が１２Ω・ｃｍのＰ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを２μｍとしたこと以外は、比較例１と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例８とした。 <Comparative Example 8>
An epitaxial layer was formed on a silicon wafer in the same manner as in Comparative Example 1 except that a P-type silicon wafer having a resistivity of 12 Ω · cm was used and the thickness of the epitaxial layer was 2 μm. The epitaxial wafer thus obtained was designated as Comparative Example 8.

＜比較例９＞
抵抗率が０．００６Ω・ｃｍのＰ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを６μｍとしたこと以外は、比較例１と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例９とした。 <Comparative Example 9>
An epitaxial layer was formed on the silicon wafer in the same manner as in Comparative Example 1 except that a P-type silicon wafer having a resistivity of 0.006 Ω · cm was used and the thickness of the epitaxial layer was 6 μm. The epitaxial wafer thus obtained was designated as Comparative Example 9.

＜比較例１０＞
抵抗率が０．０４Ω・ｃｍのＰ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを５μｍとしたこと以外は、比較例１と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例１０とした。 <Comparative Example 10>
An epitaxial layer was formed on the silicon wafer in the same manner as in Comparative Example 1 except that a P-type silicon wafer having a resistivity of 0.04 Ω · cm was used and the thickness of the epitaxial layer was 5 μm. The epitaxial wafer thus obtained was designated as Comparative Example 10.

＜比較例１１＞
抵抗率が１Ω・ｃｍのＰ型シリコンウェーハを用いたこと、及びエピタキシャル層の厚さを４μｍとしたこと以外は、比較例１と同様に、エピタキシャル層をシリコンウェーハ上に形成した。このようにして得られたエピタキシャルウェーハを比較例１１とした。 <Comparative Example 11>
The epitaxial layer was formed on the silicon wafer in the same manner as in Comparative Example 1 except that a P-type silicon wafer having a resistivity of 1 Ω · cm was used and the thickness of the epitaxial layer was 4 μm. The epitaxial wafer thus obtained was designated as Comparative Example 11.

＜比較試験及び評価＞
実施例１及び比較例１〜１１で得られたエピタキシャルウェーハの広がり抵抗（ＳＲ）を評価した。具体的には、ＳＲ装置（ＳＳＭ社製型式名：ＳＳＭ２０００）を用い、斜めに研磨したウェーハに測定用プローブを刺し、ウェーハ深さでの抵抗率の変化を求めるＳＲ測定により測定した。その結果を図３〜図１２に示す。 <Comparison test and evaluation>
The spreading resistance (SR) of the epitaxial wafers obtained in Example 1 and Comparative Examples 1 to 11 was evaluated. Specifically, using an SR device (model name: SSM2000, manufactured by SSM), a measurement probe was inserted into the obliquely polished wafer, and the measurement was performed by SR measurement to determine the change in resistivity at the wafer depth. The results are shown in FIGS.

図３〜図５から明らかなように、比較例１では、エピタキシャル成長を行う前のシリコンウェーハ表面に付着するボロンが十分に除去されず、エピタキシャル層と基板界面に多くのボロンが残留したため、図４においてボロンディップが見られた。これに対し、実施例１では、エピタキシャル成長を行う前のシリコンウェーハ表面に付着するボロンが十分に除去され、エピタキシャル層と基板界面のボロン量が低減されたため、図３においてボロンディップは見られなかった。

As apparent from FIGS. 3 to 5, in Comparative Example 1, boron adhering to the surface of the silicon wafer before the epitaxial growth was not sufficiently removed, and a lot of boron remained at the interface between the epitaxial layer and the substrate. Boron dip was seen. On the other hand, in Example 1, boron adhering to the surface of the silicon wafer before epitaxial growth was sufficiently removed, and the boron amount at the epitaxial layer and substrate interface was reduced. Therefore, no boron dip was seen in FIG. .

一方、前洗浄としてフッ酸洗浄を行った比較例２においても、エピタキシャル層と基板界面のボロン量は十分に低減されており、図５においてボロンディップは見られなかった。しかし、パーティクルカウンターにてエピタキシャル層を成長させる前のシリコンウェーハ表面を観測したところ、図１２に示すように、ウェーハ３０表面にフッ酸洗浄後のスピンドライヤーによる乾燥が原因と考えられるライン状のパーティクル３１の発生が見られた。 On the other hand, also in Comparative Example 2 in which hydrofluoric acid cleaning was performed as pre-cleaning, the boron amount at the epitaxial layer and substrate interface was sufficiently reduced, and no boron dip was observed in FIG. However, when the surface of the silicon wafer before the growth of the epitaxial layer was observed with a particle counter, as shown in FIG. 12, the line-like particles considered to be caused by drying with a spin dryer after cleaning with hydrofluoric acid on the surface of the wafer 30 The occurrence of 31 was observed.

また、比較例３〜１１では、比較例１と同様、フッ酸洗浄及び塩化水素による気相エッチングを行っていないが、抵抗率が１Ω・ｃｍ未満の比較例７，９，１０では、不純物の添加量がもともと多いことから、ボロンディップは見られず、シリコンウェーハ表面に付着するボロンによる影響が小さいことが判る。このことから、特にボロンの除去が十分に行える本発明のエピタキシャル成長方法は、ボロンによる影響が大きい、抵抗率が１Ω・ｃｍ以上のシリコンウェーハを基板とする成長方法に効果的であることが確認された。 In Comparative Examples 3 to 11, as in Comparative Example 1, cleaning with hydrofluoric acid and vapor phase etching with hydrogen chloride were not performed, but in Comparative Examples 7, 9, and 10 having a resistivity of less than 1 Ω · cm, impurities Since the amount of addition was originally large, no boron dip was observed, indicating that the influence of boron adhering to the silicon wafer surface was small. From this, it has been confirmed that the epitaxial growth method of the present invention that can sufficiently remove boron is particularly effective for a growth method using a silicon wafer having a resistivity of 1 Ω · cm or more, which is greatly influenced by boron. It was.

Claims

In a method of epitaxially growing boron stored on a silicon wafer attached to the wafer after lapping or grinding the sliced wafer obtained by slicing the rod-shaped silicon single crystal, chemical etching, mirror polishing and cleaning,
The stored silicon wafer is washed with a mixed solution of H ₂ O—H ₂ O ₂ —NH ₄ OH,
A silicon wafer cleaned with the mixed solution is carried into an epitaxial growth apparatus,
Gas phase etching of the wafer surface is performed so that an etching allowance is 0.1 to 0.5 μm by flowing hydrogen chloride gas at a temperature of 1000 to 1200 ° C. over the surface of the silicon wafer carried into the growth apparatus. Removing boron adhering to the wafer surface,
Subsequently, an epitaxial layer is formed on the silicon wafer, wherein an epitaxial layer is formed on the vapor-etched wafer surface by flowing a source gas together with a carrier gas into the growth apparatus.

The epitaxial growth method according to claim 1, wherein the resistivity of the stored silicon wafer is 1 Ω · cm or more.