JP2013098258A - 複合電子部品及びその製造方法 - Google Patents

Abstract

【課題】コモンモードフィルタとＥＳＤ保護素子との接続不良を防止し、静電気吸収性能を改善する。
【解決手段】複合電子部品１００は、基板１１と、基板１１上に設けられた機能層１２と、機能層１２上に設けられたバンプ電極１３ａ〜１３ｆと、磁性樹脂層１４とを備えている。機能層１２は、スパイラル導体２０，２１を含むコモンモードフィルタ層１２Ａと、複数のＥＳＤ保護素子を含むＥＳＤ保護層１２Ｂとを備えている。ＥＳＤ保護層１２Ｂは、各ギャップ電極３４Ａ〜３４Ｄの端子電極部３７及びグランド電極部３８の表面には、めっき電極からなる端子電極コンタクト３９及びグランドコンタクト４０がそれぞれ形成されている。端子電極コンタクト３９及びグランドコンタクト４０は、無機絶縁層３６を貫通して、コモンモードフィルタ層１２Ａ及び対応するバンプ電極１３ａ〜１３ｆにそれぞれ接続されている。
【選択図】図３

Description

本発明は、複合電子部品及びその製造方法に関し、特に、コモンモードフィルタと静電気放電（ＥＳＤ）保護素子とを組み合わせて構成された複合電子部品及びその製造方法に関するものである。

近年、高速な信号伝送インターフェースとしてＵＳＢやＨＤＭＩなどの規格が広く普及し、パーソナルコンピュータやデジタルハイビジョンテレビなど数多くのデジタル機器に用いられている。これらのインターフェースは、古くから一般的であったシングルエンド伝送方式とは異なり、一対の信号ラインを用いて差動信号（ディファレンシャルモード信号）を伝送する差動信号方式が採用されている。

差動伝送方式は、シングルエンド伝送方式と比べて信号ラインから発生する放射電磁界が少ないだけでなく、外来ノイズの影響を受けにくいという優れた特徴を有している。このため、信号の小振幅化が容易であり、小振幅化による立ち上がり時間及び立ち下がり時間の短縮によって、シングルエンド伝送方式よりも高速な信号伝送を行うことが可能となる。

図１４は、一般的な差動伝送回路の回路図である。

図１４に示す差動伝送回路は、一対の信号ライン１，２と、信号ライン１，２にディファレンシャルモード信号を供給する出力バッファ３と、信号ライン１，２からのディファレンシャルモード信号を受ける入力バッファ４とを備えている。かかる構成により、出力バッファ３に与えられる入力信号ＩＮは、一対の信号ライン１，２を経由して入力バッファ４へ伝えられ、出力信号ＯＵＴとして再生される。このような差動伝送回路は、上述の通り、信号ライン１，２から発生する放射電磁界が少ないという特徴を有しているが、信号ライン１，２に共通のノイズ（コモンモードノイズ）が重畳した場合には比較的大きな放射電磁界を発生させてしまう。コモンモードノイズによって発生する放射電磁界を低減するためには、図１４に示すように、信号ライン１，２にコモンモードフィルタ（コモンモードチョークコイル）５を挿入することが有効である。

コモンモードフィルタ５は、信号ライン１，２を伝わる差動成分（ディファレンシャルモード信号）に対するインピーダンスが低く、同相成分（コモンモードノイズ）に対するインピーダンスが高いという特性を有している。このため、信号ライン１，２にコモンモードフィルタ５を挿入することにより、ディファレンシャルモード信号を実質的に減衰させることなく、一対の信号ライン１，２を伝わるコモンモードノイズを遮断することができる。

ＨＤＭＩのような最新の高速デジタルインターフェースでは、高転送レートの微小信号を取り扱うため、静電気に対して非常に敏感なＩＣが使用され、静電気が大きな問題となる。このようなＩＣの静電気破壊を防止するためには、信号ラインとグランドとの間にＥＳＤ保護素子を接続することが有効であり、最近ではコモンモードフィルタとＥＳＤ保護素子とをワンパッケージに収めた複合電子部品も提案されている（特許文献１参照）。

特開２０１０−１４１６４２号公報

特許文献１に記載された従来の複合電子部品は、一対の磁性体層間にコモンモードチョークコイル部と静電気保護部とが積み重ねられた積層体からなるものである。コモンモードチョークコイル部は、非磁性体層とコイル用導体パターンを積層して内部にトランスが形成されたものである。また、静電気保護部は、絶縁樹脂層の表面にアース電極と放電電極が互いの間に間隔を有する様に形成され、アース電極と放電電極間に跨って電圧依存性抵抗材料が形成されたものである。そして、コモンモードチョークコイル部と静電気保護部との接続は、積層体の外周面にめっき形成された外部電極面を介して行われている。

しかしながら、外部電極面は半田接続時の消耗や電極面の傷等によって導通不良が生じる可能性がある。また、外部電極面の表面のスズめっき層が比較的高抵抗であることから、静電気吸収性能を劣化させるという問題もある。

本発明は上記課題を解決するためになされたものであり、本発明の目的は、コモンモードフィルタとＥＳＤ保護素子との接続不良を防止し、静電気吸収性能を改善することが可能な複合電子部品及びその製造方法を提供することにある。

上記課題を解決するため、本発明による複合電子部品は、基板と、前記基板上に設けられた機能層と、前記機能層に電気的に接続された複数の外部端子電極とを備え、前記機能層は、平面コイルパターンを含む平面コイル層と、ＥＳＤ保護素子を含むＥＳＤ保護層とを備え、前記ＥＳＤ保護層は、ギャップを介して相互に対向する端子電極部及びグランド電極部を含むギャップ電極と、前記ギャップ電極上に形成された静電気吸収層と、前記静電気吸収層を介して前記ギャップ電極を覆う無機絶縁層と、前記ギャップ電極の前記端子電極部の表面に形成されためっき電極からなる端子電極コンタクトと、前記ギャップ電極の前記グランド電極部の表面に形成されためっき電極からなるグランドコンタクトとを含み、前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が分散したコンポジットであり、前記端子電極コンタクト及び前記グランドコンタクトは、前記無機絶縁層を貫通して、前記複数の外部端子電極の中から選ばれた一つの外部端子電極にそれぞれ電気的に接続されていることを特徴とする。

本発明によれば、ＥＳＤ保護層の無機絶縁層を貫通するコンタクトを容易に形成することができる。これにより、チップの側面にめっき形成された電極面を経由してコモンモードフィルタとＥＳＤ保護素子とを接続しなくてもよく、両者の電気的接続の信頼性を向上させることができる。

また、上記課題を解決するため、本発明による複合電子部品の製造方法は、基板上に機能層を形成する工程と、前記機能層と電気的に接続された外部端子電極を形成する工程を含み、前記機能層を形成する工程は、平面コイルパターンを含む平面コイル層を形成する工程と、ＥＳＤ保護素子を含むＥＳＤ保護層を形成する工程を含み、前記ＥＳＤ保護層を形成する工程は、ギャップを介して相互に対向する端子電極部及びグランド電極部を含むギャップ電極を形成する工程と、前記ギャップ電極上に静電気吸収層を形成する工程と、前記ギャップ電極の前記端子電極部及び前記グランド電極部の表面にめっき電極からなる前記端子電極コンタクト及び前記グランドコンタクトをそれぞれ形成する工程と、前記静電気吸収層を介して前記ギャップ電極を覆う無機絶縁層を形成する工程と、前記無機絶縁層の表面を研削又は研磨により平坦化し、前記端子電極コンタクトの上端及び前記グランドコンタクトの上端をそれぞれ露出させる工程とを含むことを特徴とする。

本発明によれば、ＥＳＤ保護層の無機絶縁層に穴あけ加工を施すことなく、無機絶縁層を貫通するコンタクトを容易に形成することができる。これにより、チップの側面にめっき形成された電極面を経由してコモンモードフィルタとＥＳＤ保護素子とを接続しなくてもよく、両者の電気的接続の信頼性を向上させることができる。

本発明において、前記ＥＳＤ保護層は、前記ギャップ電極の前記グランド電極部を含むループ状のグランドパターンを備えることが好ましい。この構成によれば、グランドコンタクト（グランド外部電極）との電気的な接続経路を複数持つことができる。したがって、グランド電極部間をつなぐ経路のどこか１箇所が切断されたとしても、別の経路を通ってグランド機能を確保することが可能となる。

本発明において、前記平面コイル層は、前記基板の表面に設けられ、前記ＥＳＤ保護層は、前記平面コイル層の上層に設けられていることが好ましい。この構成によれば、平面コイル層とＥＳＤ保護層との間に無機絶縁層が介在することから、特別な層を設けることなく、ＥＳＤ保護層の静電気破壊によるコモンモードフィルタの損傷を防止することができる。そして本発明によれば、このような無機絶縁層が存在する場合であっても、チップの側面にめっき形成された電極面を経由してコモンモードフィルタとＥＳＤ保護素子とを接続しなくてもよく、両者の電気的接続の信頼性を向上させることができる。

本発明において、前記スパイラル導体は、互いに磁気結合する第１及び第２のスパイラル導体を含み、前記ギャップ電極は、第１乃至第４のギャップ電極を含み、前記端子電極コンタクトは、第１乃至第４の端子電極コンタクトを含み、前記第１の端子電極コンタクトは、前記第１のスパイラル導体の内周端に電気的に接続されており、前記第２の端子電極コンタクトは、前記第１のスパイラル導体の外周端に電気的に接続されており、前記第３の端子電極コンタクトは、前記第２のスパイラル導体の内周端に電気的に接続されており、前記第４の端子電極コンタクトは、前記第２のスパイラル導体の外周端に電気的に接続されていることが好ましい。

本発明において、前記外部端子電極は、第１乃至第４の外部端子電極を含み、前記第１乃至第４の端子電極コンタクトは、前記第１乃至第４の外部端子電極にそれぞれ電気的に接続されていることが好ましい。この場合において、前記外部端子電極は、第５及び第６の外部端子電極をさらに含み、前記グランドコンタクトは、第１乃至第４のグランドコンタクトを含み、前記第１及び第２のグランドコンタクトは、前記第５の外部端子電極に接続されており、前記第３及び第４のグランドコンタクトは、前記第６の外部端子電極に接続されていることが好ましい。

本発明において、前記平面コイル層は、第１及び第２のスパイラル導体の内周端にそれぞれ接続された第１及び第２の引き出し導体と、前記第１の引き出し導体を介して前記第１のスパイラル導体の内周端に接続されると共に、前記第１の外部端子電極に接続された第１の端子電極と、前記第１のスパイラル導体の外周端に接続されると共に、前記第２の外部端子電極に接続された第２の端子電極と、前記第２の引き出し導体を介して前記第２のスパイラル導体の内周端に接続されると共に、前記第３の外部端子電極に接続された第３の端子電極と、前記第２のスパイラル導体の外周端に接続されると共に、前記第４の外部端子電極に接続された第４の端子電極をさらに含み、前記第１乃至第４の端子電極コンタクトは、前記第１乃至第４の端子電極にそれぞれ接続されていることが好ましい。

本発明において、前記平面コイル層は、第１乃至第３の絶縁層をさらに含み、前記第１乃至第４の端子電極の各々は、少なくとも前記第１乃至第３の絶縁層を含む積層体を貫通するように設けられていることが好ましい。この場合において、前記第１のスパイラル導体は、前記第１の絶縁層の表面に形成されており、前記第２のスパイラル導体は、前記第２の絶縁層の表面に形成されており、前記第１及び第２の引き出し導体は、前記第３の絶縁層の表面に形成されており、前記第１のスパイラル導体の内周端は、前記第２及び第３の絶縁層を貫通する第１のコンタクトホール導体を介して前記第１の引き出し導体に接続されており、前記第２のスパイラル導体の内周端は、前記第３の絶縁層を貫通する第２のコンタクトホール導体を介して前記第２の引き出し導体に接続されていることが好ましい。

本発明において、前記平面コイル層は、前記第３の絶縁層の表面に形成された第１及び第２のグランドパターンをさらに備え、前記第１及び第２のグランドコンタクトは、前記第１のグランドパターンを介して、前記第５の外部端子電極に接続されており、前記第３及び第４のグランドコンタクトは、前記第２のグランドパターンを介して、前記第６の外部端子電極に接続されていることが好ましい。

本発明において、前記外部端子電極は、前記機能層の表面に設けられたバンプ電極であることが好ましい。この場合において、前記バンプ電極の一部は、前記スパイラル導体と平面視にて重なっていることが好ましい。肉厚なめっき電極からなるバンプ電極を外部端子電極として用いることにより、チップ部品の側面や上下面に外部電極面を形成する工程を省略することができ、外部電極を容易且つ高精度に形成することができる。また、バンプ電極の一部がスパイラル導体と平面視にて重なることにより、スパイラル導体の所望のループサイズを確保しつつ、広い電極面を有するバンプ電極を設けることができ、これにより、チップ部品の小型化を図ることができる。

本発明において、前記平面コイル層は、前記平面コイルパターンよりも前記外部端子電極寄りに設けられたグランドパターンをさらに含み、前記平面コイル層は、前記複数の外部端子電極と前記ＥＳＤ保護層との間に設けられ、前記グランドコンタクトの少なくとも一部は、前記スパイラル導体の外側であって平面視にて重ならない位置に設けられており、前記グランド電極部は、前記グランドコンタクト及び前記グランドパターンを介して前記外部端子電極に接続されていることが好ましい。この構成によれば、ギャップ電極のグランド電極部と外部端子電極との平面方向の位置が異なる場合でも、グランド電極部からめっき電極を直接立ち上げてスパイラル導体等の平面コイルパターンの上層にて外部端子電極と接続することができる。したがって、スパイラル導体の形成領域による制約を受けることなく、グランド電極部及びめっき電極を最適な位置に配置することができる。特に、外部端子電極としてバンプ電極を用い、バンプ電極の一部がスパイラル導体と平面視にて重なる場合であっても、それらの位置関係による制約を受けることなく、グランド電極部とバンプ電極とを容易に接続することができる。

本発明において、前記平面コイルパターンは円形スパイラル導体であり、前記グランドコンタクトは、前記円形スパイラル導体の円弧状のコーナー部と平面視にて重なる部分を有することが好ましい。この構成によれば、スパイラル導体の十分なループサイズを確保しつつ、グランドコンタクトを効率良くレイアウトすることができる。

本発明によれば、コモンモードフィルタとＥＳＤ保護素子との接続不良を防止し、静電気吸収性能を改善することが可能な複合電子部品及びその製造方法を提供することができる。

図１は、本発明の第１の実施形態による複合電子部品１００の外観構成を示す略斜視図である。 図２は、複合電子部品１００の構成を示す回路図である。 図３は、複合電子部品１００の層構造の一例を詳細に示す略分解斜視図である。 図４は、ギャップ電極３４Ａ〜３４Ｄを含む導体パターンの構成を示す略平面図である。 図５は、ＥＳＤ保護層１２Ｂの構成要素とスパイラル導体２０，２１との位置関係を示す略平面図である。 図６は、複合電子部品１００のギャップ電極３４Ａ付近の構造を部分的に示す略断面図である。 図７は、ＥＳＤ保護層１２Ｂにおける第１のギャップ電極３４Ａ付近の層構造の一例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。 図８は、ＥＳＤ保護素子の原理を説明するための模式図である。 図９は、複合電子部品１００の製造工程の一例を示すフローチャートである。 図１０は、複合電子部品１００の製造工程の一部を示す略断面図である。 図１１は、無機絶縁層３６を貫通する端子電極コンタクト３９及びグランドコンタクト４０の形成方法の他の例を示す略断面図である。 図１２は、本発明の第２の実施の形態による複合電子部品２００の層構造を詳細に示す略分解斜視図である。 図１３は、複合電子部品２００の構成を示す略断面図である。 図１４は、一般的な差動伝送回路の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態による複合電子部品１００の外観構成を示す略斜視図である。

図１に示すように、複合電子部品１００は、基板１１と、基板１１の一方の主面に設けられた機能層１２と、機能層１２の主面に設けられた６つのバンプ電極１３ａ〜１３ｆと、バンプ電極１３ａ〜１３ｆの形成位置を除いた機能層１２の主面に設けられた磁性樹脂層１４とを備えている。

複合電子部品１００は略直方体状の表面実装型チップ部品であり、上面１０ａ、底面１０ｂ及び４つの側面１０ｃ〜１０ｆ（外周面）を有している。なお、図１の複合電子部品１００は底面１０ｂ（実装面）が上向きの状態であり、実際の実装時には上下反転し、バンプ電極１３ａ〜１３ｆ側を下向きにして使用されるものである。

基板１１は、複合電子部品１００の機械的強度を確保すると共に、磁性体を用いた場合には、複合電子部品の閉磁路としての役割を果たすものである。基板１１の材料としては焼結フェライトを用いることが好ましいが、フォルステライト等の他のセラミック材料を用いることも可能である。特に限定されるものではないが、チップサイズが０．９×０．７×０．４（ｍｍ）であるとき、基板１１の厚さは０．２５〜０．３ｍｍ程度とすることができる。

機能層１２は、コモンモードフィルタ及びＥＳＤ保護素子を含む層であり、基板１１と磁性樹脂層１４との間に設けられている。詳細は後述するが、コモンモードフィルタは絶縁層と導体パターンとを交互に積層して形成された多層構造を有している。このように、本実施形態による複合電子部品１００はいわゆる薄膜タイプのコモンモードフィルタを含むものであって、磁性コアに導線を巻回した構造を有する巻線タイプのものとは区別されるものである。

第１〜第６のバンプ電極１３ａ〜１３ｆは、コモンモードフィルタ素子の外部端子電極であり、積層体の上面１０ａのみならず外周面からも露出面を有するように形成されている。このうち、２つのバンプ電極１３ａ，１３ｃは、基板１１、機能層１２及び磁性樹脂層１４からなる積層体の長手方向と平行な第１の側面１０ｃから露出しており、他の２つのバンプ電極１３ｂ，１３ｄは第１の側面１０ｃと対向する第２の側面１０ｄから露出している。さらに、第５のバンプ電極１３ｅは第１及び第２の側面１０ｃ，１０ｄと直交する第３の側面１０ｅから露出しており、第６のバンプ電極１３ｆは第３の側面１０ｅと対向する第４の側面１０ｆから露出している。

なお、本明細書において「バンプ電極」とは、フリップチップボンダーを用いてＣｕ，Ａｕ等の金属ボールを熱圧着することにより形成されるものとは異なり、めっき処理により形成された厚膜めっき電極を意味する。特に限定されるものではないが、バンプ電極の材料としてはＣｕを用いることが好ましい。バンプ電極の厚さは、磁性樹脂層１４の厚さと同等かそれ以上であり、０．０８〜０．１ｍｍ程度とすることができる。すなわち、バンプ電極１３ａ〜１３ｆの厚さは機能層１２内の導体パターンよりも厚く、特に、機能層１２内の導体パターンの５倍以上の厚さを有している。

磁性樹脂層１４は、複合電子部品１００の実装面（底面）を構成する層であり、基板１１と共に機能層１２を保護すると共に、コモンモードフィルタを構成するコイルの閉磁路としての役割を果たすものである。ただし、磁性樹脂層１４の機械的強度は基板１１よりも小さいため、強度面では補助的な役割を果たす程度である。磁性樹脂層１４は、バンプ電極１３ａ〜１３ｆの周囲を埋めるように設けられている。磁性樹脂層１４としては、フェライト粉を含有するエポキシ樹脂（複合フェライト）を用いることができる。特に限定されるものではないが、チップサイズが０．９×０．７×０．４（ｍｍ）であるとき、磁性樹脂層１４の厚さは０．０８〜０．１３ｍｍ程度とすることができる。

図２は、複合電子部品１００の構成を示す回路図である。

図２に示すように、複合電子部品１００は、第１及び第２のインダクタ素子１５ａ、１５ｂを含むコモンモードフィルタ１５と、ＥＳＤ保護素子１６ａ〜１６ｄとを備えており、インダクタ素子１５ａ、１５ｂの一端は第１及び第３の端子電極１７ａ，１７ｃにそれぞれ接続され、他端は第２及び第４の端子電極１７ｂ、１７ｄにそれぞれ接続されている。また、ＥＳＤ保護素子１６ａ，１６ｂの一端は第１及び第２の端子電極１７ａ，１７ｂにそれぞれ接続され、他端は共に第５の端子電極１７ｅにそれぞれ接続されている。ＥＳＤ保護素子１６ｃ，１６ｄの一端は第３及び第４の端子電極１７ｃ，１７ｄにそれぞれ接続され、他端は共に第６の端子電極１７ｆに接続されている。つまり、第５の端子電極１７ｅはＥＳＤ保護素子１６ａ，１６ｂに共通の端子電極であり、第６の端子電極１７ｆはＥＳＤ保護素子１６ｃ，１６ｄに共通の端子電極である。なお、第１〜第６の端子電極１７ａ〜１７ｆは、図１における第１〜第６のバンプ電極１３ａ〜１３ｆにそれぞれ対応している。

複合電子部品１００は一対の信号ライン上に実装されるが、このとき第１及び第３の端子電極１７ａ，１７ｃは信号ラインの入力側に接続され、第２及び第４の端子電極１７ｂ，１７ｄは信号ラインの出力側に接続される。また、第５及び第６の端子電極１７ｅ，１７ｆはグランドラインに接続される。本実施形態による複合電子部品１００は、一対のＥＳＤ保護素子が入力側と出力側の両方に設けられた対称型の回路であることから、第１及び第３の端子電極１７ａ，１７ｃを信号ラインの入力側に接続しても出力側に接続しても回路構成は同じになる。

図３は、複合電子部品１００の層構造を詳細に示す略分解斜視図である。

図３に示すように、複合電子部品１００は、基板１１と磁性樹脂層１４との間に挟まれた機能層１２を備えており、機能層１２はコモンモードフィルタ層１２ＡとＥＳＤ保護層１２Ｂによって構成されている。本実施形態においては、基板１１の表面にまずＥＳＤ保護層１２Ｂが形成され、その上にコモンモードフィルタ層１２Ａが形成されているが、後述のようにこれらが逆順で積層されていてもよい。

コモンモードフィルタ層１２Ａは、基板１１側から磁性樹脂層１４側に向かって順に積層された４つの絶縁層１９ａ〜１９ｄと、第１の絶縁層１９ａの表面に形成された第１のスパイラル導体２０と、第２の絶縁層１９ｂの表面に形成された第２のスパイラル導体２１と、第３の絶縁層１９ｃの表面に形成された第１及び第２の引き出し導体２２、２３及びグランドパターン２４、２５を備えている。

絶縁層１９ａ〜１９ｄは、各導体パターン間を絶縁分離すると共に、導体パターンが形成される下地面の平坦性を確保する役割を果たす。絶縁層１９ａ〜１９ｄの材料としては、電気的及び磁気的な絶縁性に優れ、加工性のよい樹脂を用いることが好ましく、ポリイミド樹脂やエポキシ樹脂を用いることが好ましい。導体パターンとしては、導電性及び加工性に優れたＣｕ、Ａｌ等を用いることが好ましい。導体パターンの形成は、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により行うことができる。

絶縁層１９ａ〜１９ｄの中央領域であって第１及び第２のスパイラル導体２０，２１の内側には、絶縁層１９ａ〜１９ｄを貫通する開口２６が形成されており、開口２６の内部には、磁路を形成するための磁性コア２７が設けられている。磁性コア２７の材料としては磁性粉含有樹脂（複合フェライト）を用いることが好ましい。磁性コア２７は、同じ材料で構成される磁性樹脂層１４と同時にかつ一体的に形成されることが好ましい。

第１〜第３の絶縁層１９ａ〜１９ｃの外周部であって第１〜第４のバンプ電極１３ａ〜１３ｄの下方には、第１〜第３の絶縁層１９ａ〜１９ｃを貫通する４つの貫通孔がそれぞれ形成されており、各貫通孔の内部に導体パターンの一部が埋め込まれることにより、第１〜第４の端子電極２８ａ〜２８ｄがそれぞれ形成されている。第１〜第４の端子電極２８ａ〜２８ｄの端面は積層体の外周面に露出している。

さらに、第４の絶縁層１９ｄの外周部であって第１〜第６のバンプ電極１３ａ〜１３ｆの下方には、第４の絶縁層１９ｄを貫通する６つの貫通孔がそれぞれ形成されており、各貫通孔の内部に導体パターンの一部が埋め込まれることにより、第１〜第６の端子電極２８ａ〜２８ｆがそれぞれ形成されている。第１〜第６の端子電極２８ａ〜２８ｆの端面は積層体の外周面に露出している。これらの端子電極２８ａ〜２８ｆは、バンプ電極１３ａ〜１３ｆの形成時にそれらと同時に形成することにより、バンプ電極１３ａ〜１３ｆの一部とすることができる。

第１〜第６のバンプ電極１３ａ〜１３ｆは、コモンモードフィルタ層１２Ａの対応する端子電極２８ａ〜２８ｆにそれぞれ接続されている。そのため、各端子電極２８ａ〜２８ｆは、対応するバンプ電極１３ａ〜１３ｆの一部と見ることができ、これにより、バンプ電極１３ａ〜１３ｆの側面の露出面積を拡大させることができる。

第１のスパイラル導体２０は、図２に示したインダクタ素子１５ａに対応するものである。第１のスパイラル導体２０の内周端は、絶縁層１９ｂ，１９ｃを貫通する第１のコンタクトホール導体２９及び第１の引き出し導体２２を介して第１の端子電極２８ａに接続されている。また、第１のスパイラル導体２０の外周端は、リード部２０ａを介して第２の端子電極２８ｂに接続されている。

第２のスパイラル導体２１は、図２に示したインダクタ素子１５ｂに対応するものである。第２のスパイラル導体２１の内周端は、絶縁層１９ｃを貫通する第２のコンタクトホール導体３０及び第２の引き出し導体２３を介して第３の端子電極２８ｃに接続されている。また、第２のスパイラル導体２１の外周端は、リード部２１ａを介して第４の端子電極２８ｄに接続されている。

第１及び第２のスパイラル導体２０，２１は互いに同一の平面形状を有しており、しかも平面視で同じ位置に設けられている。第１及び第２のスパイラル導体２０，２１は重なり合っていることから、両者の間には強い磁気結合が生じている。以上の構成により、コモンモードフィルタ層１２Ａ内の導体パターンはコモンモードフィルタを構成している。

第１及び第２のスパイラル導体２０，２１は共に長円形のスパイラルパターンである。円形や長円形のスパイラルパターンは高周波での減衰特性が少ないため、高周波用インダクタンスとして好ましく用いることができる。

第１〜第３の絶縁層１９ａ〜１９ｃの各コーナー部付近であって第１及び第２のスパイラル導体２０，２１の外側には、第１〜第３の絶縁層１９ａ〜１９ｃを貫通する４つの貫通孔が形成されており、各貫通孔の内部に導体パターンの一部が埋め込まれることにより、４つのグランドコンタクト３１ａ〜３１ｄがそれぞれ形成されている。

これらのグランドコンタクト３１ａ〜３１ｄは、後述するＥＳＤ保護層１２Ｂの各グランドコンタクト４０の直上に位置し、それらの下端は、ＥＳＤ保護層１２Ｂ側のグランドコンタクト４０の上端にそれぞれ接続されている。さらに、第１及び第２のグランドコンタクト３１ａ，３１ｂの上端は、グランドパターン２４を介して第５の端子電極２８ｅに接続されており、第３及び第４のグランドコンタクト３１ｃ，３１ｄの上端は、グランドパターン２５を介して第６の端子電極２８ｆに接続されている。

以上がコモンモードフィルタ層１２Ａの説明である。次にＥＳＤ保護層１２Ｂについて説明する。

ＥＳＤ保護層１２Ｂは、下地絶縁層３３と、下地絶縁層３３の表面に形成された第１〜第４のギャップ電極３４Ａ〜３４Ｄを含む電極層３４と、第１〜第４のギャップ電極３４Ａ〜３４Ｄのギャップ領域に形成された静電気吸収層３５と、ギャップ電極３４Ａ〜３４Ｄおよび静電気吸収層３５が形成された下地絶縁層３３の全面を覆う無機絶縁層３６とを備えている。

ギャップ電極の数は４つであり、コモンモードフィルタ１５の入出力端子数と一致している。すなわち、ギャップ電極は４端子回路であるコモンモードフィルタ１５の各入出力端子に設けられている。２つのギャップ電極３４Ａ、３４Ｃは基板１１の長手方向と平行な二辺のうちの一方の辺に設けられており、他の２つのギャップ電極３４Ｂ，３４Ｄは他方の辺に設けられている。

第１〜第４のギャップ電極３４Ａ〜３４Ｄのギャップ部付近の層構造は、図２に示した第１〜第４のＥＳＤ保護素子１６ａ〜１６ｄとしてそれぞれ機能する部分である。第１〜第４のギャップ電極３４Ａ〜３４Ｄの各々は、外周部側に設けられた端子電極部３７と、内側に設けられたグランド電極部３８との組み合わせからなり、端子電極部３７とグランド電極部３８はギャップを介して互いに対向する平行電極を構成している。

各ギャップ電極３４Ａ〜３４Ｄの端子電極部３７の表面には、無機絶縁層３６を貫通するめっき電極からなる端子電極コンタクト３９が形成されている。各ギャップ電極３４Ａ〜３４Ｄの端子電極部３７は、対応する端子電極コンタクト３９を介して、コモンモードフィルタ層１２Ａ側の第１〜第４の端子電極２８ａ〜２８ｄにそれぞれ接続されており、さらに第１〜第４の端子電極２８ａ〜２８ｄを介して、第１〜第４のバンプ電極１３ａ〜１３ｄにそれぞれ電気的に接続されると共に、第１のスパイラル導体２０又は第２のスパイラル導体２１に電気的に接続されている。

また、各ギャップ電極３４Ａ〜３４Ｄのグランド電極部３８の表面には、無機絶縁層３６を貫通するめっき電極からなるグランドコンタクト４０が形成されている。各ギャップ電極３４Ａ〜３４Ｄのグランド電極部３８は、対応するグランドコンタクト４０を介して、コモンモードフィルタ層１２Ａ側のグランドコンタクト３１ａ〜３１ｄに接続されており、さらにグランドコンタクト３１ａ〜３１ｄ及び第１及び第２のグランドパターン２４，２５を介して、第５又は第６のバンプ電極１３ｅ，１３ｆに電気的に接続されている。

図４は、ギャップ電極３４Ａ〜３４Ｄを含む導体パターンの構成を示す略平面図である。

図４に示すように、下地絶縁層３３の表面には、各ギャップ電極３４Ａ〜３４Ｄの端子電極部３７及びグランド電極部３８と共に配線パターン３８ａが形成されている。そして４つのグランド電極部３８は配線パターン３８ａを介して互いに電気的に接続されており、これにより、グランド電極部３８及び配線パターン３８ａは一つのループパターンを構成している。各グランド電極部３８を含むグランドパターン全体をこのようなループ状に形成した場合には、グランドコンタクト（グランド外部電極）との電気的な接続経路を複数持つことができる。したがって、例えば、バンプ電極１３ｅとグランドラインとの接続が絶たれた場合であっても、４つのグランド電極部３８は、バンプ電極１３ｆ側の経路を通ってグランド接続を確保することが可能となる。

さらに、ループパターンをなすグランド電極部３８及び配線パターン３８ａは、磁性コア２７と平面視にて重なる部分を有していない。すなわち、グランド電極部３８及び配線パターン３８ａは磁性コア２７の直下（磁路の通過領域）を避けた位置に設けられているので、渦電流の発生を防止することができ、ノイズに強いコモンモードフィルタを実現することができる。

図５は、ＥＳＤ保護層１２Ｂの構成要素とスパイラル導体２０，２１との位置関係を示す略平面図である。

図５に示すように、第１〜第４のギャップ電極３４Ａ〜３４Ｄのグランド電極部３８の大部分は、第１及び第２のスパイラル導体２０，２１の外側に配置されている。これにより、グランドコンタクト４０もまた、第１及び第２のスパイラル導体２０，２１の外側であって、第１及び第２のスパイラル導体２０，２１と平面視にて実質的に重ならないように配置されている。したがって、第１及び第２のスパイラル導体２０，２１に邪魔されることなく、グランドコンタクト３１ａ〜３１ｄを各グランドコンタクト４０の位置からコモンモードフィルタ層１２Ａの絶縁層１９ｃの上方まで真っ直ぐ引き上げることができ、第１及び第２のグランドパターン２４，２５を経由して第５又は第６のバンプ電極１３ｅ，１３ｆに接続することができる。

また、各バンプ電極１３ａ〜１３ｆは、スパイラル導体２０，２１と平面視にて重なる部分を有している。この構成によれば、スパイラル導体２０，２１の所望のループサイズを確保しつつ、広い電極面を有するバンプ電極を設けることができ、これにより、チップ部品の小型化を図ることができる。

図６は、複合電子部品１００のギャップ電極３４Ａ付近の構造を部分的に示す略断面図である。なお、他のギャップ電極３４Ｂ〜３４Ｄ付近の構造はバンプ電極１３ａと基本的に同じであるため、それらの説明は省略する。

図６に示すように、ギャップ電極３４Ａの端子電極部３７上には、無機絶縁層３６を貫通する端子電極コンタクト３９が形成されており、その上方には端子電極２８ａが設けられている。したがって、ＥＳＤ保護層１２Ｂの端子電極部３７は、端子電極コンタクト３９及び端子電極２８ａを介して、バンプ電極１３ａに接続されている。

また、ギャップ電極３４Ａのグランド電極部３８上には、無機絶縁層３６を貫通するグランドコンタクト４０が形成されており、その上方にはグランドコンタクト３１ａが設けられている。したがって、ＥＳＤ保護層１２Ｂのグランド電極部３８は、グランドコンタクト４０、グランドコンタクト３１ａ及びグランドパターン２４を介して、バンプ電極１３ｅに接続されている。

このように、本実施形態においては、ＥＳＤ保護層１２Ｂの無機絶縁層３６を貫通するめっき電極からなる端子電極コンタクト３９及びグランドコンタクト４０を用いてＥＳＤ保護層１２Ｂとコモンモードフィルタ層１２Ａとを電気的に接続しているので、従来の外部端子電極のように導通不良や静電気吸収性能の劣化が生じることがない。したがって、コモンモードフィルタ１５とＥＳＤ保護素子１６ａ〜１６ｄとの接続信頼性が高い複合電子部品を実現することができる。

図７は、ＥＳＤ保護層１２Ｂにおける第１のギャップ電極３４Ａ付近の層構造の一例を示す図であって、図７（ａ）は略平面図、図７（ｂ）は略断面図である。なお、第２〜第４のギャップ電極３４Ｂ〜３４Ｄの構成は第１のギャップ電極３４Ａと同一であるため、重複する説明を省略する。

ＥＳＤ保護層１２Ｂは、基板１１の表面に形成された下地絶縁層３３と、ギャップ電極３４Ａ〜３４Ｄを構成する一対の電極４１ａ，４１ｂと、これらの電極４１ａ，４１ｂの間に配設された静電気吸収層３５と、静電気吸収層３５の上面に形成された無機絶縁層３６とを備えている。このＥＳＤ保護層１２Ｂにおいて、静電気吸収層３５は低電圧放電タイプの静電気保護材料として機能し、静電気などの過電圧が印加された際に、この静電気吸収層３５を介して電極４１ａ，４１ｂ間で初期放電が確保されるように設計されている。

下地絶縁層３３は絶縁性材料からなり、本実施形態においては製造上の容易さから基板１１の全面を覆っているが、少なくとも電極４１ａ，４１ｂ及び静電気吸収層３５の下地となっていればよく、必ずしも全面を覆う必要はない。

下地絶縁層３３の具体例としては、例えば、第１の基板１１の表面に、ＮｉＺｎフェライトやアルミナ、シリカ、マグネシア、窒化アルミ等の誘電率が５０以下、好ましくは２０以下の低誘電率材料からなる絶縁膜を形成したものも、好適に用いることができる。なお、下地絶縁層３３の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層３３の膜厚は、適宜設定可能である。

下地絶縁層３３の表面には、一対の電極４１ａ，４１ｂが相互に離間して配設されている。一対の電極４１ａ，４１ｂは、図３における端子電極部３７及びグランド電極部３８にそれぞれ対応している。本実施形態では、一対の電極４１ａ，４１ｂは、下地絶縁層３３上の所定の位置にギャップ距離△Ｇを置いて、対向配置されている。

電極４１ａ，４１ｂを構成する素材としては、例えば、Ｎｉ、Ｃｒ、Ａｌ、Ｐｄ、Ｔｉ、Ｃｕ、Ａｇ、Ａｕ及びＰｔなどから選ばれた少なくとも一種類の金属、或いはこれらの合金等が挙げられるが、これらに特に限定されない。なお、本実施形態では、電極４１ａ，４１ｂは、平面視で矩形状に形成されているが、その形状は特に制限されず、例えば、櫛歯状、或いは、鋸状に形成されていてもよい。

電極４１ａ，４１ｂ間のギャップ距離△Ｇは、所望の放電特性を考慮して適宜設定すればよく、特に限定されないが、通常、０．１〜５０μｍ程度であり、低電圧初期放電を確保するという観点から、より好ましくは０．１〜２０μｍ程度、さらに好ましくは０．１〜１０μｍ程度である。なお、電極４１ａ，４１ｂの厚みは、適宜設定することができ、特に限定されないが、通常、０．０５〜１０μｍ程度である。

上記の電極４１ａ，４１ｂ間には、静電気吸収層３５が配設されている。本実施形態では、上述した下地絶縁層３３の表面及び電極４１ａ，４１ｂ上に、静電気吸収層３５が積層された構成となっている。この静電気吸収層３５の寸法形状及びその配設位置は、過電圧が印加された際に自身を介して電極４１ａ，４１ｂ間で初期放電が確保されるように設計されている限り、特に限定されない。

静電気吸収層３５は、絶縁性無機材料４２のマトリックス中に島状の導電性無機材料４３の集合体が平面的且つ不連続に分散した海島構造のコンポジットである。本実施形態では、静電気吸収層３５は、逐次スパッタリングを行うことにより形成されている。より具体的には、下地絶縁層３３の絶縁性表面上及び／又は電極４１ａ，４１ｂ上に、導電性無機材料４３をスパッタリングして部分的に（不完全に）成膜した後、引き続き絶縁性無機材料４２をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料４３の層とこれを覆う絶縁性無機材料４２の層との積層構造のコンポジットが形成されている。

マトリックスを構成する絶縁性無機材料４２の具体例としては、例えば、金属酸化物、金属窒化物等が挙げられるが、これらに特に限定されない。絶縁性やコスト面を考慮すると、Ａｌ_２Ｏ_３、ＴｉＯ_２、ＳｉＯ_２、ＺｎＯ、Ｉｎ_２Ｏ_３、ＮｉＯ、ＣｏＯ、ＳｎＯ_２、Ｖ_２Ｏ_５、ＣｕＯ、ＭｇＯ、ＺｒＯ_２、ＡｌＮ、ＢＮ及びＳｉＣが好ましい。これらは、１種を単独で用いても、２種以上を併用してもよい。これらの中でも、絶縁性マトリックスに高度の絶縁性を付与する観点からは、Ａｌ_２Ｏ_３やＳｉＯ_２等を用いることがより好ましい。一方、絶縁性マトリックスに半導体性を付与する観点からは、ＴｉＯ_２やＺｎＯを用いることがより好ましい。絶縁性マトリックスに半導体性を付与することで、放電開始電圧及びクランプ電圧に優れるＥＳＤ保護素子を得ることができる。絶縁性マトリックスに半導体性を付与する方法は、特に限定されないが、例えば、これらＴｉＯ_２やＺｎＯを単独で用いたり、これらを他の絶縁性無機材料４２と併用すればよい。特に、ＴｉＯ_２は、アルゴン雰囲気中でスパッタリングする際に酸素が欠損し易く、電気伝導度が高くなる傾向にあるので、絶縁性マトリックスに半導体性を付与するにはＴｉＯ_２を用いることが特に好ましい。絶縁性無機材料４２は、無機絶縁層３６と共に、上層に位置する任意の層（例えば絶縁層１９ａ）から一対の電極４１ａ，４１ｂや導電性無機材料４３を保護する保護層としても機能するものである。

絶縁性無機材料４２は、無機絶縁層３６と同一材料であることが好ましく、無機絶縁層３６と同時且つ一体的に形成されることが好ましい。絶縁性無機材料４２を無機絶縁層３６の一部として形成した場合には、製造工程を簡略化することができる。

導電性無機材料４３の具体例としては、例えば、金属、合金、金属酸化物、金属窒化物、金属炭化物、金属ホウ化物等が挙げられるが、これらに特に限定されない。導電性を考慮すると、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｐｄ及びＰｔ、或いは、これらの合金が好ましい。

電極４１ａ，４１ｂ、絶縁性無機材料４２及び導電性無機材料４３の組み合わせとしては、Ｃｕ、ＳｉＯ_２及びＡｕの組み合わせが特に好ましい。これらの材料で構成されたＥＳＤ保護素子は電気的特性に優れるだけでなく、加工性やコスト面でも極めて有利である。特に、島状の導電性無機材料４３の集合体が不連続に点在した海島構造のコンポジットを高精度且つ容易に形成することができる。

静電気吸収層３５の総厚みは、特に限定されるものではなく、適宜設定することができるが、より一層の薄膜化を達成する観点から、１０ｎｍ〜１０μｍであることが好ましく、１５ｎｍ〜１μｍであることがより好ましく、１５〜５００ｎｍであることがより好ましい。本実施形態の如く、謂わば、不連続に点在した島状の導電性無機材料４３の層と絶縁性無機材料４２のマトリックスの層とを形成する場合、導電性無機材料４３の層の厚みは、１〜１０ｎｍであることが好ましく、絶縁性無機材料４２の層の厚みは、１０ｎｍ〜１０μｍであることが好ましく、より好ましくは１０ｎｍ〜１μｍであり、より好ましくは１０〜５００ｎｍである。

静電気吸収層３５の形成方法は、上述したスパッタリング法に限定されるものではない。下地絶縁層３３の絶縁性表面上及び／又は電極４１ａ，４１ｂ上に、公知の薄膜形成方法を適用して、上述した絶縁性無機材料４２及び導電性無機材料４３を付与することにより、静電気吸収層３５を形成することができる。

本実施形態のＥＳＤ保護層１２Ｂにおいては、絶縁性無機材料４２のマトリックス中に不連続に点在した島状の導電性無機材料４３を含む静電気吸収層３５が、低電圧放電タイプの静電気保護材料として機能する。そして、かかる構成を採用することにより、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れる、高性能なＥＳＤ保護素子が実現される。しかも、低電圧放電タイプの静電気保護材料として機能する静電気吸収層３５として、少なくとも絶縁性無機材料４２と導電性無機材料４３とから構成されるコンポジットが採用されている。そのため、上記従来の有機−無機複合膜のものに比して、耐熱性が高められ、また、温度や湿度等の外部環境により特性が変動し難いものとなり、その結果、信頼性が高められる。その上さらに、スパッタリング法により静電気吸収層３５が形成可能であり、これにより、生産性及び経済性がより一層高められる。なお、本実施形態のＥＳＤ保護素子は、電極４１ａ，４１ｂ間に電圧を印加することにより静電気吸収層３５中へ電極４１ａ，４１ｂの一部が飛散した結果、静電気吸収層３５が電極４１ａ，４１ｂを構成する素材を含む構成であってもよい。

図８は、ＥＳＤ保護素子の原理を説明するための模式図である。

図８に示すように、一対の電極４１ａ，４１ｂ間に静電気による放電電圧が印加されたとき、放電電流は、矢印で示すように、絶縁性無機材料４２のマトリックス中に不連続に点在した島状の導電性無機材料４３によって構成される任意の経路を通って電極４１ａから電極４１ｂ（グランド）に向かって流れる。このとき、電流経路中のエネルギー集中が大きかった地点の導電性無機材料４３は絶縁性無機材料４２と共に破壊され、静電気の放電エネルギーは吸収される。破壊された経路は非導通となるが、図示のように、不連続に点在した島状に導電性無機材料４３によって多数の電流経路が形成されているため、多数回の静電気吸収が可能である。

以上説明したように、本実施形態による複合電子部品１００は、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性、耐熱性及び耐候性に優れた低電圧タイプのＥＳＤ保護素子を内蔵しているので、静電気保護機能を備えたコモンモードフィルタとして機能する高性能な複合電子部品を実現することができる。

また、本実施形態による複合電子部品１００は、ＥＳＤ保護層１２Ｂの無機絶縁層３６を貫通するめっき電極を用いてＥＳＤ保護素子とコモンモードフィルタとの電気的接続を確保しているので、従来の外部電極面のように、半田接続時の消耗や電極面の傷等による導通不良が生じることがない。したがって、ＥＳＤ保護素子とコモンモードフィルタとを確実に接続することができる。また外部電極面の表面が高抵抗なすずめっき層であることに起因する静電気吸収性能の劣化を回避することができる。

また、本実施形態による複合電子部品１００は、機能層１２の片側にのみ基板１１が設けられ、反対側の絶縁基板が省略され、その代わりに磁性樹脂層１４が設けられているので、薄型なチップ部品を低コストで提供することができる。また、磁性樹脂層１４と同等な肉厚を有するバンプ電極１３ａ〜１３ｆを設けたことにより、チップ部品の側面や上下面に外部電極面を形成する工程を省略することができ、外部電極を容易且つ高精度に形成することができる。さらに、本実施形態によれば、バンプ電極１３ａ〜１３ｆの一部がスパイラル導体２０，２１と平面視にて重なるように設けられていることから、スパイラル導体２０，２１の所望のループサイズを確保しつつ、広い電極面を有するバンプ電極を設けることができ、これにより、チップ部品の小型化を図ることができる。

また、本実施形態による複合電子部品１００は、各ギャップ電極３４Ａ〜３４Ｄのグランド電極部からグランドコンタクトを立ち上げて第１及び第２のスパイラル導体２０スパイラル導体２０，２１よりも上層にてバンプ電極と接続するので、ギャップ電極のグランド電極部とグランドバンプ電極との平面位置が異なる場合でも、グランド電極部をその適切な位置に配置しつつコイル形成領域を疎外しない。

次に、複合電子部品１００の製造方法について説明する。複合電子部品１００の製造では、一枚の大きな基板（磁性ウェーハ）上に多数のコモンモードフィルタ素子（コイル導体パターン）を形成した後、各素子を個別に切断することにより多数のチップ部品を製造する量産プロセスが実施される。

図９は、複合電子部品１００の製造工程の一例を示すフローチャートである。また、図１０は、複合電子部品１００の製造工程の一部であって、無機絶縁層３６を貫通する端子電極コンタクト３９及びグランドコンタクト４０の形成方法の一例を示す略断面図である。

複合電子部品１００の製造では、まず基板１１を用意し（ステップＳ１１）、基板１１上にＥＳＤ保護層１２Ｂを形成し（ステップＳ１２〜Ｓ１７）、さらにＥＳＤ保護層１２Ｂ上にコモンモードフィルタ層１２Ａを形成する（ステップＳ１８〜Ｓ２３）。

ＥＳＤ保護層１２Ｂの形成では、まず基板１１の表面に下地絶縁層３３を形成し（ステップＳ１２）、次いで下地絶縁層３３の表面にギャップ電極３４Ａ〜３４Ｄを形成する（ステップＳ１３）。上記のように、ギャップ電極３４Ａ〜３４Ｄの各々は、端子電極部３７及びグランド電極部３８を含む。さらに、下地絶縁層３３の表面には、ギャップ電極３４Ａ〜３４Ｄのグランド電極部３８同士を連結する配線パターン３８ａも形成される。

次に、第１〜第４のギャップ電極３４Ａ〜３４Ｄ上に静電気吸収層３５の導電性無機材料４３をスパッタリングにより選択的に形成する（ステップＳ１４）。選択的な形成は、導電性無機材料４３の形成領域を除いた下地面の全面にレジストマスクを形成し、次いで全面に導電性無機材料４３をスパッタリングした後、レジストマスクを除去することにより形成することができる。

次に、図１０（ａ）に示すように、ギャップ電極３４Ａ〜３４Ｄの端子電極部３７とグランド電極部３８をめっき成長させて、めっき電極からなる端子電極コンタクト３９及びグランドコンタクト４０をそれぞれ形成する（ステップＳ１５）。

次に、図１０（ｂ）に示すように、導電性無機材料４３及びめっき電極が形成された下地絶縁層３３の全面に、静電気吸収層３５及び無機絶縁層３６のための絶縁性無機材料を形成する（ステップＳ１６）。その結果、端子電極コンタクト３９及びグランドコンタクト４０は無機絶縁層３６に覆われた状態となり、無機絶縁層３６の上面は凹凸面となる。

次に、図１０（ｃ）に示すように、無機絶縁層３６の上面をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により平坦化し、端子電極コンタクト３９及びグランドコンタクト４０の上端を露出させる（ステップＳ１７）。以上により、ＥＳＤ保護層１２Ｂが完成する。

次に、ＥＳＤ保護層１２Ｂの上層にコモンモードフィルタ層１２Ａを形成する（ステップＳ１８〜Ｓ２３）。

コモンモードフィルタ層１２Ａの形成では、まず第１の絶縁層１９ａを形成する（ステップＳ１８）。第１の絶縁層１９ａは、その中央部に設けられた磁性コア用開口パターン２６と、端子電極２８ａ〜２８ｄ及びグランドコンタクト３１ａ〜３１ｄを形成するための貫通孔とを有している。

次に、第１の絶縁層１９ａの表面に第１のスパイラル導体２０を含む導体パターンを形成する（ステップＳ１８）。このとき、各貫通孔の内部に導体パターンが埋め込まれることにより、端子電極２８ａ〜２８ｄ及びグランドコンタクト３１ａ〜３１ｄが形成される。

次に、第１のスパイラル導体２０等が形成された第１の絶縁層１９ａの表面に第２の絶縁層１９ｂを形成する（ステップＳ１９）。第２の絶縁層１９ｂは、その中央部に設けられた磁性コア用開口パターン２６と、端子電極２８ａ〜２８ｄ、第１のコンタクトホール導体２９及びグランドコンタクト３１ａ〜３１ｄを形成するための貫通孔とを有している。

次に、第２の絶縁層１９ｂの表面に第２のスパイラル導体２１を含む導体パターンを形成する（ステップＳ１９）。このとき、各貫通孔の内部に導体パターンが埋め込まれることにより、端子電極２８ａ〜２８ｄ、第１のコンタクトホール導体２９及びグランドコンタクト３１ａ〜３１ｄが形成される。

次に、第２のスパイラル導体２１等の導体パターンが形成された第２の絶縁層１９ｂの表面に第３の絶縁層１９ｃを形成する（ステップＳ２０）。第３の絶縁層１９ｃは、その中央部に設けられた磁性コア用開口パターン２６と、端子電極２８ａ〜２８ｄ、第１及び第２のコンタクトホール導体２９，３０及びグランドコンタクト３１ａ〜３１ｄを形成するための貫通孔とを有している。

次に、第３の絶縁層１９ｃの表面に第１及び第２の引き出し導体２２，２３及び第１及び第２のグランドパターン２４，２５を含む導体パターンを形成する（ステップＳ２０）。このとき、各貫通孔の内部に導体パターンが埋め込まれることにより、端子電極２８ａ〜２８ｄ、第１及び第２のコンタクトホール導体２９，３０及びグランドコンタクト３１ａ〜３１ｄが形成される。

次に、第１及び第２の引き出し導体２２，２３等の導体パターンが形成された第３の絶縁層１９ｃの表面に第４の絶縁層１９ｄを形成する（ステップＳ２１）。第４の絶縁層１９ｄは、その中央部に設けられた磁性コア用開口パターン２６と、第１乃至第６の端子電極２８ａ〜２８ｆを形成するための貫通孔とを有している。

次に、絶縁層１９ｄ上にバンプ電極１３ａ〜１３ｆを形成する（ステップＳ２２）。バンプ電極１３ａ〜１３ｆの形成方法は、まず絶縁層１９ｄの全面にＣｕ等の下地導電膜をスパッタリングにより形成し、その後、シートレジストを貼り付ける。下地導電膜は無電解めっきや蒸着法で形成してもよい。このとき、絶縁層１９ｄの開口パターンの内部にも下地導電膜が入り込む。次に、シートレジストを露光及び現像することにより、バンプ電極１３ａ〜１３ｆを形成すべき位置にあるシートレジストを選択的に除去し、絶縁層１９ｄ上のバンプ電極形成領域を露出させる。

次に、バンプ電極形成領域にバンプ電極１３ａ〜１３ｆを電気めっきにより形成する。このとき、端子電極２８ａ〜２８ｄを形成するための絶縁層１９ｄの貫通孔の内部でも下地導電膜がめっき成長し、バンプ電極材料が埋め込まれる。その後、シートレジストを除去し、全面をエッチングして不要な下地導電膜を除去することにより、略柱状のバンプ電極１３ａ〜１３ｆが形成される。

次に、バンプ電極１３ａ〜１３ｆが形成されたコモンモードフィルタ層１２Ａに複合フェライトのペーストを充填し、硬化させて、磁性樹脂層１４を形成する（ステップＳ２３）。このとき、各絶縁層１９ａ〜１９ｄの各々に設けられた磁性コア用開口パターン２６の内部にも複合フェライトが充填されることにより、第１及び第２のスパイラル導体２０，２１のループ内を貫通する磁性コア２７が形成される。さらに、磁性樹脂層１４を確実に形成するため多量のペーストが充填され、これによりバンプ電極１３ａ〜１３ｆは樹脂内に埋没された状態となる。そのため、バンプ電極１３ａ〜１３ｆの上面が露出するまで磁性樹脂層１４を研磨して所定の厚さにすると共に表面を平滑化する。さらに、基板１１についても所定の厚さとなるように研磨する。

さらに、チップ部品のバレル研磨を行ってエッジを除去した後、電気めっきを行い、機能層１２の側面に露出するバンプ電極１３ａ〜１３ｆ及び端子電極２８ａ〜２８ｆの表面を平滑化する。このように、チップ部品の外表面をバレル研磨することによりチップ欠け等の破損が生じにくいコイル部品を製造することができる。また、チップ部品の外周面に露出するバンプ電極１３ａ〜１３ｆの表面をめっき処理するため、バンプ電極１３ａ〜１３ｆの表面を平滑面とすることができる。

以上説明したように、本実施形態による複合電子部品１００の製造方法は、各ギャップ電極３４Ａ〜３４Ｄの端子電極部３７及びグランド電極部３８の表面にめっき電極を形成した後、無機絶縁層３６で覆い、さらにめっき電極の上面が露出するまで無機絶縁層３６の表面を研磨して平坦化することにより、無機絶縁層３６を貫通する端子電極コンタクト３９及びグランドコンタクト４０を形成している。無機絶縁層３６は静電気吸収時の破壊がコモンモードフィルタ層１２Ａに影響を与えることがないよう、ある程度の厚さを有するため、穴あけ加工が難しい。しかし、本実施形態によれば、無機絶縁層３６に穴あけ加工を施す必要はなく、無機絶縁層３６を貫通するコンタクトを容易に形成することができる。これにより、チップの側面にめっき形成された電極面を経由してコモンモードフィルタとＥＳＤ保護素子とを接続しなくてもよく、両者の電気的接続の信頼性を向上させることができる。

図１１は、無機絶縁層３６を貫通する端子電極コンタクト３９及びグランドコンタクト４０の形成方法の他の例を示す略断面図である。

まず、図１１（ａ）に示すように、導電性無機材料４３が形成された下地絶縁層３３の全面に、静電気吸収層３５及び無機絶縁層３６のための絶縁性無機材料を形成する（ステップＳ１６）。これにより、ギャップ電極３４Ａ〜３４Ｄの端子電極部３７及びグランド電極部３８は無機絶縁層３６に覆われた状態となる。

次に、図１１（ｂ）に示すように、無機絶縁層３６をイオンミリング法によりパターニングする。これにより、無機絶縁層３６を貫通する開口が形成され、端子電極コンタクト３９及びグランドコンタクト４０を形成する領域において、ギャップ電極３４Ａ〜３４Ｄの端子電極部３７及びグランド電極部３８の電極面が露出した状態となる。

その後、図１１（ｃ）に示すように、ギャップ電極３４Ａ〜３４Ｄの端子電極部３７とグランド電極部３８をめっき成長させてめっき電極からなる端子電極コンタクト３９及びグランドコンタクト４０をそれぞれ選択的に形成する。以上により、無機絶縁層３６を貫通する端子電極コンタクト３９及びグランドコンタクト４０を形成することができる。

図１２は、本発明の第２の実施の形態による複合電子部品２００の層構造を詳細に示す略分解斜視図である。また、図１３は、複合電子部品２００の構成を示す略断面図である。

図１２及び図１３に示すように、複合電子部品２００の特徴は、コモンモードフィルタ層１２Ａ及びＥＳＤ保護層１２Ｂの積層順を逆にしたものである。すなわち、基板１１の表面にまずコモンモードフィルタ層１２Ａが形成され、その上層にＥＳＤ保護層１２Ｂが形成されている点が第１の実施形態による複合電子部品１００と異なっている。

さらに、本実施形態においては、第５及び第６のバンプ電極１３ｅ、１３ｆの直下に無機絶縁層３６を貫通するグランドコンタクト４０が設けられており、グランドコンタクト４０はバンプ電極１３ｅ又は１３ｆに直接接続されている。

本実施形態によれば、ＥＳＤ保護層１２Ｂとバンプ電極１３ａ〜１３ｆとの間にコモンモードフィルタ層１２Ａが介在しないので、コモンモードフィルタ層１２Ａの絶縁層１９ａ〜１９ｃを貫通するグランドコンタクト３１ａ〜３１ｄや第３の絶縁層１９ｃの表面に形成された第３及びグランドパターン２４，２５は不要であり、これらを経由することなく、ＥＳＤ保護層１２Ｂのグランドコンタクト４０とバンプ電極１３ｅ又は１３ｆとを直接接続することができる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。

例えば、上記実施形態においては、機能層１２の主面に複合フェライトからなる磁性樹脂層１４を形成しているが、磁性を有しない単なる絶縁樹脂層を形成してもよい。非磁性の樹脂層を用いた場合には寄生容量成分を減らすことができる。また、上記実施形態においては、外部端子電極としてバンプ電極１３ａ〜１３ｆを用いているが、本発明はバンプ電極に限定されない。ただし、バンプ電極を用いた場合には、ＥＳＤ保護層１２Ｂから外部端子電極までの上下方向の電気的な接続がめっき電極により行われることになるので、ＥＳＤ吸収性能を十分に向上させることができる。

また、上記実施形態においては、磁性コア２７を設けているが、本発明において磁性コア２７は必須でない。例えば、磁性樹脂層１４に代えて非磁性の樹脂層を用いる場合、磁性コア２７は不要である。ただし、磁性コア２７は磁性樹脂層１４と同一材料で形成することができるので、開口２６を形成しさえすれば、特別な工程を経由することなく、磁性コア２７と磁性樹脂層１４とを同時に形成することができる。

また、上記実施形態においては、スパイラル導体２０，２１を含むコモンモードフィルタ層１２Ａを例に挙げたが、本発明はコモンモードフィルタ層に限定されるものではなく、平面コイルパターンを含む平面コイル層であればよい。

１，２ 信号ライン
３ 出力バッファ
４ 入力バッファ
５ コモンモードフィルタ
１０ａ 上面
１０ｂ 底面
１０ｃ〜１０ｆ 側面
１１ 基板
１２ 機能層
１２Ａ コモンモードフィルタ層
１２Ｂ ＥＳＤ保護層
１３ａ〜１３ｆ バンプ電極
１４ 磁性樹脂層
１５ コモンモードフィルタ
１５ａ，１５ｂ インダクタ素子
１６ａ〜１６ｄ ＥＳＤ保護素子
１７ａ〜１７ｆ 端子電極
１９ａ〜１９ｄ 絶縁層
２０，２１ スパイラル導体
２０ａ，２１ａ リード部
２２，２３ 導体
２４，２５ グランドパターン
２６ 開口
２７ 磁性コア
２８ａ〜２８ｆ 端子電極
２９，３０ コンタクトホール導体
３１ａ〜３１ｄ グランドコンタクト
３３ 下地絶縁層
３４ 電極層
３４Ａ〜３４Ｄ ギャップ電極
３５ 静電気吸収層
３６ 無機絶縁層
３７ 端子電極部
３８ グランド電極部
３８ａ 配線パターン
３９ 端子電極コンタクト
４０ グランドコンタクト
４１ａ，４１ｂ 電極
４２ 絶縁性無機材料
４３ 導電性無機材料
１００，２００ 複合電子部品

Claims (15)

1. 基板と、
   前記基板上に設けられた機能層と、
   前記機能層に電気的に接続された複数の外部端子電極とを備え、
   前記機能層は、
   平面コイルパターンを含む平面コイル層と、
   ＥＳＤ保護素子を含むＥＳＤ保護層とを備え、
   前記ＥＳＤ保護層は、
   ギャップを介して相互に対向する端子電極部及びグランド電極部を含むギャップ電極と、
   前記ギャップ電極上に形成された静電気吸収層と、
   前記静電気吸収層を介して前記ギャップ電極を覆う無機絶縁層と、
   前記ギャップ電極の前記端子電極部の表面に形成されためっき電極からなる端子電極コンタクトと、
   前記ギャップ電極の前記グランド電極部の表面に形成されためっき電極からなるグランドコンタクトとを含み、
   前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が分散したコンポジットであり、
   前記端子電極コンタクト及び前記グランドコンタクトは、前記無機絶縁層を貫通して、前記複数の外部端子電極の中から選ばれた一つの外部端子電極にそれぞれ電気的に接続されていることを特徴とする複合電子部品。
2. 前記ＥＳＤ保護層は、前記ギャップ電極の前記グランド電極部を含むループ状のグランドパターンを備えることを特徴とする請求項１に記載の複合電子部品。
3. 前記平面コイル層は、前記基板の表面に設けられ、
   前記ＥＳＤ保護層は、前記平面コイル層の上層に設けられていることを特徴とする請求項１又は２に記載の複合電子部品。
4. 前記平面コイルパターンは、互いに磁気結合する第１及び第２のスパイラル導体を含み、
   前記ギャップ電極は、第１乃至第４のギャップ電極を含み、
   前記端子電極コンタクトは、第１乃至第４の端子電極コンタクトを含み、
   前記第１の端子電極コンタクトは、前記第１のスパイラル導体の内周端に電気的に接続されており、
   前記第２の端子電極コンタクトは、前記第１のスパイラル導体の外周端に電気的に接続されており、
   前記第３の端子電極コンタクトは、前記第２のスパイラル導体の内周端に電気的に接続されており、
   前記第４の端子電極コンタクトは、前記第２のスパイラル導体の外周端に電気的に接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の複合電子部品。
5. 前記外部端子電極は、第１乃至第４の外部端子電極を含み、
   前記第１乃至第４の端子電極コンタクトは、前記第１乃至第４の外部端子電極にそれぞれ電気的に接続されていることを特徴とする請求項４に記載の複合電子部品。
6. 前記外部端子電極は、第５及び第６の外部端子電極をさらに含み、
   前記グランドコンタクトは、第１乃至第４のグランドコンタクトを含み、
   前記第１及び第２のグランドコンタクトは、前記第５の外部端子電極に接続されており、
   前記第３及び第４のグランドコンタクトは、前記第６の外部端子電極に接続されていることを特徴とする請求項５に記載の複合電子部品。
7. 前記平面コイル層は、
   第１及び第２のスパイラル導体の内周端にそれぞれ接続された第１及び第２の引き出し導体と、
   前記第１の引き出し導体を介して前記第１のスパイラル導体の内周端に接続されると共に、前記第１の外部端子電極に接続された第１の端子電極と、
   前記第１のスパイラル導体の外周端に接続されると共に、前記第２の外部端子電極に接続された第２の端子電極と、
   前記第２の引き出し導体を介して前記第２のスパイラル導体の内周端に接続されると共に、前記第３の外部端子電極に接続された第３の端子電極と、
   前記第２のスパイラル導体の外周端に接続されると共に、前記第４の外部端子電極に接続された第４の端子電極をさらに含み、
   前記第１乃至第４の端子電極コンタクトは、前記第１乃至第４の端子電極にそれぞれ接続されていることを特徴とする請求項６に記載の複合電子部品。
8. 前記平面コイル層は、
   第１乃至第３の絶縁層をさらに含み、
   前記第１乃至第４の端子電極の各々は、少なくとも前記第１乃至第３の絶縁層を含む積層体を貫通するように設けられていることを特徴とする請求項７に記載の複合電子部品。
9. 前記第１のスパイラル導体は、前記第１の絶縁層の表面に形成されており、
   前記第２のスパイラル導体は、前記第２の絶縁層の表面に形成されており、
   前記第１及び第２の引き出し導体は、前記第３の絶縁層の表面に形成されており、
   前記第１のスパイラル導体の内周端は、前記第２及び第３の絶縁層を貫通する第１のコンタクトホール導体を介して前記第１の引き出し導体に接続されており、
   前記第２のスパイラル導体の内周端は、前記第３の絶縁層を貫通する第２のコンタクトホール導体を介して前記第２の引き出し導体に接続されていることを特徴とする請求項８に記載の複合電子部品。
10. 前記平面コイル層は、前記第３の絶縁層の表面に形成された第１及び第２のグランドパターンをさらに備え、
    前記第１及び第２のグランドコンタクトは、前記第１のグランドパターンを介して、前記第５の外部端子電極に接続されており、
    前記第３及び第４のグランドコンタクトは、前記第２のグランドパターンを介して、前記第６の外部端子電極に接続されていることを特徴とする請求項９に記載の複合電子部品。
11. 前記外部端子電極は、前記機能層の表面に設けられたバンプ電極であることを特徴とする請求項１乃至１０のいずれか一項に記載の複合電子部品。
12. 前記平面コイル層は、前記平面コイルパターンよりも前記外部端子電極寄りに設けられたグランドパターンをさらに含み、
    前記平面コイル層は、前記複数の外部端子電極と前記ＥＳＤ保護層との間に設けられ、
    前記グランドコンタクトの少なくとも一部は、前記スパイラル導体の外側であって平面視にて重ならない位置に設けられており、
    前記グランド電極部は、前記グランドコンタクト及び前記グランドパターンを介して前記外部端子電極に接続されていることを特徴とする請求項１乃至１０のいずれか一項に記載の複合電子部品。
13. 前記平面コイルパターンは長円形スパイラル導体であり、
    前記グランドコンタクトは、前記長円形スパイラル導体の円弧状の部分と平面視にて重なる部分を有することを特徴とする請求項１２に記載の複合電子部品。
14. 前記外部端子電極は、前記機能層の表面に設けられたバンプ電極であり、
    前記バンプ電極の一部は、前記スパイラル導体と平面視にて重なっていることを特徴とする請求項１２又は１３に記載の複合電子部品。
15. 基板上に機能層を形成する工程と、
    前記機能層と電気的に接続された外部端子電極を形成する工程を含み、
    前記機能層を形成する工程は、
    平面コイルパターンを含む平面コイル層を形成する工程と、
    ＥＳＤ保護素子を含むＥＳＤ保護層を形成する工程を含み、
    前記ＥＳＤ保護層を形成する工程は、
    ギャップを介して相互に対向する端子電極部及びグランド電極部を含むギャップ電極を形成する工程と、
    前記ギャップ電極上に静電気吸収層を形成する工程と、
    前記ギャップ電極の前記端子電極部及び前記グランド電極部の表面にめっき電極からなる前記端子電極コンタクト及び前記グランドコンタクトをそれぞれ形成する工程と、
    前記静電気吸収層を介して前記ギャップ電極を覆う無機絶縁層を形成する工程と、
    前記無機絶縁層の表面を研削又は研磨により平坦化し、前記端子電極コンタクトの上端及び前記グランドコンタクトの上端をそれぞれ露出させる工程とを含むことを特徴とする複合電子部品の製造方法。

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