JP2014042433A - Bridgeless pfc converter with average current mode control - Google Patents
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Abstract
【課題】製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供する。
【解決手段】ブリッジレスＰＦＣコンバータにおいて、突入電流の制限が実施される期間中に、入力される交流電力の位相情報を入力電圧に基づいて検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記周期に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得る。
【選択図】図３A bridgeless PFC converter using average current mode control capable of detecting an input current without an increase in manufacturing cost is provided.
In a bridgeless PFC converter, during the period when the inrush current is limited, the phase information of the input AC power is detected based on the input voltage, and the inrush current is released and the PFC is released. By synthesizing the current flowing between the switching element included in each of the upper and lower arms and the ground side of the output terminal based on the above period during the period in which the boost control is executed, an expensive Hall current sensor or high withstand voltage Without using a differential amplifier, an input current, which is a parameter necessary for PFC boost control in the average current mode, is obtained.
[Selection] Figure 3
Description
本発明はスイッチング電源装置に関し、特に整流ブリッジ回路を設けないブリッジレスブースト式（ＢＬＢ）の力率補正（ＰＦＣ）トポロジーを用いるスイッチング電源装置に関する。 The present invention relates to a switching power supply, and more particularly to a switching power supply using a bridgeless boost (BLB) power factor correction (PFC) topology without a rectifying bridge circuit.
従来、例えばスイッチング電源を始めとする交流入力直流出力電力変換器（ＡＣ−ＤＣコンバータ）（以降、単に「コンバータ」と称する場合がある）においては、例えば、ソフトスイッチング方式、同期整流方式、力率改善（ＰＦＣ：Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）の導入等による電力損失の低減がなされてきた。加えて、更なる電力損失の低減を目的として、ブリッジ整流器の排除（ブリッジレス化）も広く行われている。 Conventionally, for example, in an AC input DC output power converter (AC-DC converter) including a switching power supply (hereinafter, simply referred to as “converter”), for example, a soft switching method, a synchronous rectification method, a power factor The power loss has been reduced by introducing improvements (PFC: Power Factor Correction). In addition, the elimination of bridge rectifiers (bridgelessness) has been widely performed for the purpose of further reducing power loss.
上記のような種々のコンバータの中でも、ブリッジレスＰＦＣコンバータは、特に電力損失が小さいコンバータの１つとして挙げることができる。当該技術分野においては、ブリッジレスＰＦＣコンバータの制御方式として、例えば、平均電流モード制御、ピーク電流モード制御、及びワンサイクル制御等の、種々の制御方法が開発されてきた（例えば、特許文献１を参照）。 Among the various converters as described above, the bridgeless PFC converter can be cited as one of converters with particularly small power loss. In this technical field, various control methods such as average current mode control, peak current mode control, and one-cycle control have been developed as a control method for the bridgeless PFC converter (for example, see Patent Document 1). reference).
上記のような種々の制御方式の中でも、平均電流モード制御は、その性能の高さ及び理解の容易さ故に、最も広く採用されている制御方式の１つとして挙げることができる。当該制御方式においては、出力電圧の偏差（指令電圧値と実際の出力電圧値との差）で入力電圧信号を乗算することによって電流基準が生成され、当該電流基準に追従させるようにインダクタの平均電流が制御される。即ち、当該制御方式においては、入力電圧、入力電流、及び出力電圧を制御用パラメータとして検出する必要がある。 Among the various control methods as described above, the average current mode control can be cited as one of the most widely used control methods because of its high performance and ease of understanding. In this control method, a current reference is generated by multiplying the input voltage signal by the output voltage deviation (difference between the command voltage value and the actual output voltage value), and the inductor average is made to follow the current reference. The current is controlled. That is, in the control method, it is necessary to detect the input voltage, the input current, and the output voltage as control parameters.
従来技術に係るブリッジレスＰＦＣコンバータにおいては、入力電流を検出する手段として、入力端に設けられたシャント抵抗と差動アンプとの組み合わせ又はホール電流センサが使用されることが一般的である。しかしながら、入力端に設けられたシャント抵抗と差動アンプとの組み合わせによって入力電流を検出する場合、高価な高耐圧差動アンプを採用する必要がある。また、ホール電流センサを採用する場合、ホール電流センサ自体が高価である。このように、何れの場合においても、入力電流を検出する手段が、ブリッジレスＰＦＣコンバータの製造コストを増大させる要因となっていた。 In the bridgeless PFC converter according to the prior art, a combination of a shunt resistor provided at an input terminal and a differential amplifier or a Hall current sensor is generally used as means for detecting an input current. However, when an input current is detected by a combination of a shunt resistor provided at the input end and a differential amplifier, it is necessary to employ an expensive high-voltage differential amplifier. In addition, when a hall current sensor is employed, the hall current sensor itself is expensive. Thus, in any case, the means for detecting the input current has been a factor that increases the manufacturing cost of the bridgeless PFC converter.
また、当該技術分野においては、例えば、上記のように入力電流を測定するのではなく、スイッチング素子と整流素子との直列接続点と交流入力電源の入力端との間に挿入される昇圧コイル（ブーストインダクタ）の充電電流から入力電流を推定しようとする技術も提案されている（例えば、特許文献２を参照）。しかしながら、このように推定される入力電流の値には、推定誤差が少なからず含まれるため、高い精度にて平均電流モード制御を行うことは困難である。 In this technical field, for example, instead of measuring the input current as described above, a step-up coil inserted between the series connection point of the switching element and the rectifier element and the input terminal of the AC input power supply ( A technique for estimating an input current from a charging current of a boost inductor) has also been proposed (see, for example, Patent Document 2). However, since the input current value estimated in this way includes an estimation error, it is difficult to perform average current mode control with high accuracy.
以上のように、当該技術分野においては、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータに対する継続的な要求が存在する。 As described above, there is a continuing need in the art for a bridgeless PFC converter with average current mode control that can detect an input current without increasing manufacturing costs.
前述のように、当該技術分野においては、製造コストの増大を伴うこと無く入力電流を検出することができる平均電流モード制御によるブリッジレスＰＦＣコンバータに対する継続的な要求が存在する。 As described above, there is a continuing need in the art for bridgeless PFC converters with average current mode control that can detect input current without increasing manufacturing costs.
本発明は、かかる要求に応えるために為されたものである。即ち、本発明は、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供することを１つの目的とする。 The present invention has been made to meet such a demand. That is, an object of the present invention is to provide a bridgeless PFC converter based on average current mode control that can detect an input current without increasing the manufacturing cost.
上記１つの目的は、
１対の出力端と、
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータであって、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備え、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出し、
前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する、
ブリッジレスＰＦＣコンバータによって達成される。
The above one purpose is
A pair of output ends;
A pair of inputs,
A smoothing capacitor connected in parallel to the pair of output terminals;
A first arm connected in parallel to the pair of output terminals, wherein a first switching element including a first parasitic diode and a first rectifier element are arranged in order from the ground side of the pair of output terminals. A first arm connected in series at a first connection point;
A second arm connected in parallel to the pair of output terminals, wherein a second switching element and a second rectifier element each having a second parasitic diode in order from the ground side of the pair of output terminals; A second arm connected in series at a second connection point;
A first boosting coil connected between one of the pair of input ends and the first connection point;
A second boosting coil connected between the other of the pair of input ends and the second connection point;
An input voltage detecting means for detecting an input voltage which is a voltage of AC power input to the pair of input terminals;
An output voltage detecting means for detecting an output voltage which is a voltage of DC power output to the pair of output terminals;
Inrush current limiting means for limiting inrush current, which is a large current that flows temporarily when the power is turned on,
Control means for performing PFC boost control in an average current mode based on a value of an input current that is a current of AC power input to the input terminal, a value of the input voltage, and a value of the output voltage;
Comprising
A bridgeless PFC converter,
First current detection means for detecting a first current that is a current flowing between the ground side of the pair of output ends and the first switching element;
Second current detection means for detecting a second current that is a current flowing between the ground side of the pair of output ends and the second switching element;
Further comprising
In the inrush current limiting execution period in which the inrush current is limited by the inrush current limiting means, both the first switching element and the second switching element are made non-conductive, and at least based on the input voltage, the input Detect phase information including the respective timings when the AC power input to the end becomes positive and negative half circles,
In the inrush current limit release period in which the inrush current restriction by the inrush current restriction means is released and the PFC boost control is executed, the control means uses the first current and the second current based on the phase information. Using the derived input current value, the PFC boost control is executed in the average current mode.
Achieved by a bridgeless PFC converter.
本発明によれば、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the bridgeless PFC converter by average current mode control which can detect input current without accompanying the increase in manufacturing cost can be provided.
前述のように、本発明の１つの目的は、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供することである。本発明者は、上記目的を達成すべく鋭意研究の結果、ブリッジレスＰＦＣコンバータにおいて、突入電流の制限が実施される期間中に、入力される交流電力の位相情報を入力電圧に基づいて検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記位相情報に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得ることができることを見出し、本発明を想到するに至ったものである。 As described above, one object of the present invention is to provide a bridgeless PFC converter with average current mode control that can detect an input current without increasing the manufacturing cost. As a result of diligent research to achieve the above object, the present inventor detects phase information of the input AC power based on the input voltage during the period when the inrush current is limited in the bridgeless PFC converter. The current flowing between the switching element included in each of the upper and lower arms and the ground side of the output end during the period when the restriction of the inrush current is released and the PFC boost control is executed is based on the phase information. By synthesizing, it is found that an input current which is a parameter necessary for PFC boost control in an average current mode can be obtained without using an expensive Hall current sensor or a high withstand voltage differential amplifier, and the present invention is conceived. It has come.
即ち、本発明の第１の実施態様は、
１対の出力端と、
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータであって、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備え、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出し、
前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する、
ブリッジレスＰＦＣコンバータである。
That is, the first embodiment of the present invention is:
A pair of output ends;
A pair of inputs,
A smoothing capacitor connected in parallel to the pair of output terminals;
A first arm connected in parallel to the pair of output terminals, wherein a first switching element including a first parasitic diode and a first rectifier element are arranged in order from the ground side of the pair of output terminals. A first arm connected in series at a first connection point;
A second arm connected in parallel to the pair of output terminals, wherein a second switching element and a second rectifier element each having a second parasitic diode in order from the ground side of the pair of output terminals; A second arm connected in series at a second connection point;
A first boosting coil connected between one of the pair of input ends and the first connection point;
A second boosting coil connected between the other of the pair of input ends and the second connection point;
An input voltage detecting means for detecting an input voltage which is a voltage of AC power input to the pair of input terminals;
An output voltage detecting means for detecting an output voltage which is a voltage of DC power output to the pair of output terminals;
Inrush current limiting means for limiting inrush current, which is a large current that flows temporarily when the power is turned on,
Control means for performing PFC boost control in an average current mode based on a value of an input current that is a current of AC power input to the input terminal, a value of the input voltage, and a value of the output voltage;
Comprising
A bridgeless PFC converter,
First current detection means for detecting a first current that is a current flowing between the ground side of the pair of output ends and the first switching element;
Second current detection means for detecting a second current that is a current flowing between the ground side of the pair of output ends and the second switching element;
Further comprising
In the inrush current limiting execution period in which the inrush current is limited by the inrush current limiting means, both the first switching element and the second switching element are made non-conductive, and at least based on the input voltage, the input Detect phase information including the respective timings when the AC power input to the end becomes positive and negative half circles,
In the inrush current limit release period in which the inrush current restriction by the inrush current restriction means is released and the PFC boost control is executed, the control means uses the first current and the second current based on the phase information. Using the derived input current value, the PFC boost control is executed in the average current mode.
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、ブリッジレスＰＦＣコンバータとして一般的な構成を有する。より具体的には、本実施態様に係るブリッジレスＰＦＣコンバータは、
１対の出力端と、
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータである。
As described above, the bridgeless PFC converter according to this embodiment has a general configuration as a bridgeless PFC converter. More specifically, the bridgeless PFC converter according to this embodiment is
A pair of output ends;
A pair of inputs,
A smoothing capacitor connected in parallel to the pair of output terminals;
A first arm connected in parallel to the pair of output terminals, wherein a first switching element including a first parasitic diode and a first rectifier element are arranged in order from the ground side of the pair of output terminals. A first arm connected in series at a first connection point;
A second arm connected in parallel to the pair of output terminals, wherein a second switching element and a second rectifier element each having a second parasitic diode in order from the ground side of the pair of output terminals; A second arm connected in series at a second connection point;
A first boosting coil connected between one of the pair of input ends and the first connection point;
A second boosting coil connected between the other of the pair of input ends and the second connection point;
An input voltage detecting means for detecting an input voltage which is a voltage of AC power input to the pair of input terminals;
An output voltage detecting means for detecting an output voltage which is a voltage of DC power output to the pair of output terminals;
Inrush current limiting means for limiting inrush current, which is a large current that flows temporarily when the power is turned on,
Control means for performing PFC boost control in an average current mode based on a value of an input current that is a current of AC power input to the input terminal, a value of the input voltage, and a value of the output voltage;
Comprising
It is a bridgeless PFC converter.
上記平滑用コンデンサは、上記１対の出力端に対して並列に接続されて、後述する昇圧コンバータからの出力電圧を平滑化することができる限り、如何なる構成を有するものであってもよい。かかる平滑用コンデンサは、例えばスイッチング電源を始めとする交流入力直流出力電力変換器（ＡＣ−ＤＣコンバータ）等において平滑用コンデンサとして一般的に使用される種々のコンデンサの中から適宜選択することができる。例えば、上記平滑用コンデンサの一例としては、例えば、電解コンデンサ等を挙げることができる。 The smoothing capacitor may have any configuration as long as it is connected in parallel to the pair of output terminals and can smooth an output voltage from a boost converter described later. Such a smoothing capacitor can be appropriately selected from various capacitors generally used as a smoothing capacitor in, for example, an AC input DC output power converter (AC-DC converter) including a switching power supply. . For example, an example of the smoothing capacitor is an electrolytic capacitor.
また、上記第１アーム及び第２アームは所謂「上下アーム」に該当し、上記第１アーム及び第２アームの何れか一方が上アーム、残る他方が下アームとなる。個々のアームを構成するスイッチング素子及び整流素子は、それぞれ、かかるコンバータにおけるスイッチング素子及び整流素子として一般的に使用される種々のスイッチング素子及び整流素子の中から適宜選択することができる。例えば、上記スイッチング素子の一例としては、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等を挙げることができる。また、上記整流素子の一例としては、例えば、ダイオード等を挙げることができる。 The first arm and the second arm correspond to so-called “upper and lower arms”, and one of the first arm and the second arm is an upper arm, and the other is a lower arm. The switching element and the rectifying element constituting each arm can be appropriately selected from various switching elements and rectifying elements that are generally used as the switching element and the rectifying element in the converter. For example, examples of the switching element include a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) and an IGBT (Insulated Gate Bipolar Transistor). An example of the rectifying element is a diode.
更に、上記第１昇圧用コイル及び第２昇圧用コイルは、ブーストインダクタとも称され、それぞれ上記第１アーム及び第２アームと共に、昇圧コンバータを構成することができる限り、如何なる構成を有するものであってもよい。 Further, the first boosting coil and the second boosting coil are also called boost inductors, and have any configuration as long as the boost converter can be configured with the first arm and the second arm, respectively. May be.
また、上記入力電圧検出手段及び出力電圧検出手段は、それぞれ、上記１対の入力端に入力される交流電力の電圧である入力電圧及び上記１対の出力端に出力される直流電力の電圧である出力電圧を検出することができる限り、如何なる構成を有するものであってもよい。かかる入力電圧検出手段及び出力電圧検出手段の一例としては、例えば、それぞれ上記１対の入力端及び上記１対の出力端に対して並列に接続された分配抵抗を用いて分配電圧を測定するタイプのものを挙げることができる。 The input voltage detection means and the output voltage detection means are respectively an input voltage that is an AC power voltage input to the pair of input terminals and a DC power voltage that is output to the pair of output terminals. As long as a certain output voltage can be detected, it may have any configuration. As an example of the input voltage detection means and the output voltage detection means, for example, a type in which a distribution voltage is measured using a distribution resistor connected in parallel to the pair of input terminals and the pair of output terminals, respectively. Can be mentioned.
尚、上記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段については、例えば、１対の入力端の各々に入力される交流電圧を半波整流して得られる結果を（例えば、アナログ回路等を用いてアナログ的に）合成した後に電圧値を検出してもよく、あるいは１対の入力端の各々に入力される交流電圧を半波整流して得られる結果の電圧値を検出した後に、それぞれの電圧値の検出結果を（例えば、マイコン等の制御装置を用いてデジタル的に）合成してもよい。 As for the input voltage detecting means for detecting the input voltage which is the voltage of the AC power input to the pair of input terminals, for example, the AC voltage input to each of the pair of input terminals is half-wave rectified. The voltage value may be detected after synthesizing the results obtained (for example, using an analog circuit or the like), or the AC voltage input to each of the pair of input terminals may be half-wave rectified After detecting the resulting voltage values, the detection results of the respective voltage values may be combined (for example, digitally using a control device such as a microcomputer).
加えて、上記突入電流制限手段は、電源投入時に一時的に流れる大電流である突入電流（「始動電流」と称する場合もある）を制限することができる限り、如何なる構成を有するものであってもよい。かかる突入電流制限手段の一例としては、例えば、上記入力端の少なくとも一方に直列に抵抗素子を接続し、突入電流が流れる虞が十分に小さくなったら当該抵抗素子をバイパスするような構成を有するものを挙げることができる。 In addition, the inrush current limiting means has any configuration as long as it can limit an inrush current (sometimes referred to as “starting current”) that is a large current that flows temporarily when the power is turned on. Also good. As an example of such inrush current limiting means, for example, a resistor element is connected in series to at least one of the input terminals, and the resistor element is bypassed when the risk of inrush current is sufficiently small Can be mentioned.
更に、上記制御手段は、前記入力端に入力される交流電力の電流である入力電流の値、入力電圧の値、及び出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行することができる限り、如何なる構成を有するものであってもよい。例えば、上記制御手段は、指令電圧の値（Ｖｄｃｒｅｆ）と出力電圧の値（Ｖｄｃ）との差異に基づき出力電流の指令電流の値（Ｉｄｃｒｅｆ）を算出し、斯くして算出された出力電流の指令電流の値（Ｉｄｃｒｅｆ）と入力電圧の絶対値（Ｖａｃａｂｓ）とから入力電流の指令電流の値（Ｉａｃｒｅｆ）を算出し、更に、斯くして算出された入力電流の指令電流の値（Ｉａｃｒｅｆ）と入力電流の絶対値（Ｉａｃａｂｓ）との差異に基づいて上記第１及び第２スイッチング素子をパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）によって制御するためのパルス信号のデューティ比を算出し、斯くして算出されたデューティ比を実現すべく、出力モジュールを介して上記第１及び第２スイッチング素子を制御することにより、平均電流モードにてＰＦＣ昇圧制御を実行する。かかる制御手段の一例としては、例えば、マイコン等のデジタル式制御装置等を挙げることができる。 Further, the control means executes PFC boost control in an average current mode based on an input current value, an input voltage value, and an output voltage value, which are alternating current power input to the input terminal. However, it may have any configuration as long as possible. For example, the control means calculates the command current value (Idcref) of the output current based on the difference between the command voltage value (Vdcref) and the output voltage value (Vdc). The command current value (Iacref) of the input current is calculated from the command current value (Idcref) and the absolute value (Vacabs) of the input voltage, and the command current value (Iacref) of the input current thus calculated is calculated. And a duty ratio of a pulse signal for controlling the first and second switching elements by pulse width modulation (PWM) based on the difference between the absolute value of the input current and the absolute value of the input current (Iacabs), and Controlling the first and second switching elements via the output module to achieve the duty ratio calculated Thus, the PFC boost control is executed in the average current mode. An example of such control means is a digital control device such as a microcomputer.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、入力電流の値、入力電圧の値、及び出力電圧の値に基づき、制御手段が平均電流モードにてＰＦＣ昇圧制御を実行する。前述のように、従来技術に係るブリッジレスＰＦＣコンバータにおいては、入力電流を検出する手段として、入力端に設けられたシャント抵抗と差動アンプとの組み合わせ又はホール電流センサが使用されることが一般的であった。しかしながら、入力端に設けられたシャント抵抗と差動アンプとの組み合わせによって入力電流を検出する場合、高価な高耐圧差動アンプを採用する必要がある。また、ホール電流センサを採用する場合、ホール電流センサ自体が高価である。このように、何れの場合においても、入力電流を検出する手段が、ブリッジレスＰＦＣコンバータの製造コストを増大させる要因となっていた。 As described above, in the bridgeless PFC converter according to this embodiment, the control unit executes the PFC boost control in the average current mode based on the value of the input current, the value of the input voltage, and the value of the output voltage. As described above, in a bridgeless PFC converter according to the related art, a combination of a shunt resistor provided at an input terminal and a differential amplifier or a hall current sensor is generally used as a means for detecting an input current. It was the target. However, when an input current is detected by a combination of a shunt resistor provided at the input end and a differential amplifier, it is necessary to employ an expensive high-voltage differential amplifier. In addition, when a hall current sensor is employed, the hall current sensor itself is expensive. Thus, in any case, the means for detecting the input current has been a factor that increases the manufacturing cost of the bridgeless PFC converter.
ここで、従来技術に係るブリッジレスＰＦＣコンバータの構成及び動作について、添付図面を参照しながら、以下に説明する。図１は、前述のように、従来技術に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１に示すように、従来技術に係るブリッジレスＰＦＣコンバータは、１対の入力端の一方に配設されたホール電流センサによって入力電圧を検出する点を除き、基本的には、本実施態様に係るブリッジレスＰＦＣコンバータと同様の構成を有する。 Here, the configuration and operation of the bridgeless PFC converter according to the prior art will be described below with reference to the accompanying drawings. FIG. 1 is a schematic circuit diagram showing an example of the configuration of a bridgeless PFC converter according to the prior art as described above. As shown in FIG. 1, the bridgeless PFC converter according to the prior art is basically the present embodiment except that the input voltage is detected by a Hall current sensor disposed at one of a pair of input terminals. It has the same configuration as the bridgeless PFC converter according to.
即ち、図１に示すブリッジレスＰＦＣコンバータにおいては、ホール電流センサによって直接的に検出された入力電流の値（Ｉａｃ）をバイポーラ型のアナログ／デジタル変換器（Ａ／Ｄコンバータ）によってデジタル化し、斯くしてデジタル化された入力電流の値（Ｉａｃ）から入力電流の絶対値（Ｉａｃａｂｓ）を得ている。また、図１に示すブリッジレスＰＦＣコンバータにおいては、１対の入力端に対して並列に接続された分配抵抗を用いて測定される分配電圧から導かれる入力電圧の値（Ｖａｃ）をバイポーラ型のアナログ／デジタル変換器（Ａ／Ｄコンバータ）によってデジタル化し、斯くしてデジタル化された入力電圧の値（Ｖａｃ）から入力電力の位相情報と共に、入力電圧の絶対値（Ｖａｃａｂｓ）を得ている。 That is, in the bridgeless PFC converter shown in FIG. 1, the value (Iac) of the input current directly detected by the Hall current sensor is digitized by a bipolar analog / digital converter (A / D converter), Thus, the absolute value (Iacabs) of the input current is obtained from the digitized value (Iac) of the input current. Further, in the bridgeless PFC converter shown in FIG. 1, the input voltage value (Vac) derived from the distribution voltage measured using the distribution resistor connected in parallel to the pair of input terminals is changed to a bipolar type. It is digitized by an analog / digital converter (A / D converter), and thus the absolute value (Vacabs) of the input voltage is obtained together with the phase information of the input power from the digitized input voltage value (Vac).
上記において、図１に示すブリッジレスＰＦＣコンバータは、本実施態様に係るブリッジレスＰＦＣコンバータとは異なるが、出力電圧の値（Ｖｄｃ）を検出する方法については、本実施態様に係るブリッジレスＰＦＣコンバータと同様である。また、上記のようにして検出された入力電流の絶対値（Ｉａｃａｂｓ）、入力電圧の絶対値（Ｖａｃａｂｓ）、及び出力電圧の値（Ｖｄｃ）に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する点についても、図１に示すブリッジレスＰＦＣコンバータは、本実施態様に係るブリッジレスＰＦＣコンバータと同様である。 In the above, the bridgeless PFC converter shown in FIG. 1 is different from the bridgeless PFC converter according to the present embodiment, but the method for detecting the value of the output voltage (Vdc) is the bridgeless PFC converter according to the present embodiment. It is the same. Further, the PFC boost control is executed in the average current mode based on the absolute value of the input current (Iacabs), the absolute value of the input voltage (Vacabs), and the value of the output voltage (Vdc) detected as described above. Regarding the point, the bridgeless PFC converter shown in FIG. 1 is the same as the bridgeless PFC converter according to the present embodiment.
しかしながら、上述のように、図１に示すブリッジレスＰＦＣコンバータにおいては、入力電流を検出する手段として、高価なホール電流センサを使用することから、その分、当該ブリッジレスＰＦＣコンバータの製造コストの増大が避けられないという問題があった。 However, as described above, the bridgeless PFC converter shown in FIG. 1 uses an expensive Hall current sensor as a means for detecting the input current, and accordingly, the manufacturing cost of the bridgeless PFC converter is increased accordingly. There was a problem that was inevitable.
一方、本実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備える。
On the other hand, the bridgeless PFC converter according to the present embodiment, as described above,
First current detection means for detecting a first current that is a current flowing between the ground side of the pair of output ends and the first switching element;
Second current detection means for detecting a second current that is a current flowing between the ground side of the pair of output ends and the second switching element;
Is further provided.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、入力端においてではなく、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において電流を検出する。 As described above, in the bridgeless PFC converter according to the present embodiment, not at the input end but between the ground side of the output end and the first switching element and between the ground side of the output end and the second switching element. The current is detected in each of the above.
従って、本実施態様に係るブリッジレスＰＦＣコンバータが備える第１電流検出手段及び第２電流検出手段としては、高価な高耐圧差動アンプやホール電流センサを採用する必要が無い。換言すれば、本実施態様に係るブリッジレスＰＦＣコンバータが備える第１電流検出手段及び第２電流検出手段としては、例えば、シャント抵抗と安価な差動アンプとの組み合わせ等、安価な検出手段を採用することができる。結果として、本実施態様に係るブリッジレスＰＦＣコンバータによれば、製造コストの増大を伴うこと無く入力電流を検出して、平均電流モード制御にて、ブリッジレスＰＦＣコンバータを制御することができる。 Therefore, it is not necessary to use an expensive high-voltage differential amplifier or hall current sensor as the first current detection means and the second current detection means provided in the bridgeless PFC converter according to this embodiment. In other words, as the first current detection means and the second current detection means included in the bridgeless PFC converter according to this embodiment, for example, an inexpensive detection means such as a combination of a shunt resistor and an inexpensive differential amplifier is employed. can do. As a result, according to the bridgeless PFC converter according to the present embodiment, the input current can be detected without increasing the manufacturing cost, and the bridgeless PFC converter can be controlled by the average current mode control.
尚、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述のように、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において第１電流及び第２電流を検出し、斯くして検出された第１電流及び第２電流から入力電流を導き出す。この際、正しい入力電流を導き出すには、第１電流及び第２電流を、入力される交流電力の位相に応じた適切なタイミングで合成する必要がある。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流検出手段及び第２電流検出手段によって検出された第１電流及び第２電流から入力電流を導き出すのに先だって、入力される交流電力の位相情報を検出する必要がある。 Note that, in the bridgeless PFC converter according to the present embodiment, as described above, the first is between the ground side of the output end and the first switching element and between the ground side of the output end and the second switching element. One current and a second current are detected, and an input current is derived from the thus detected first current and second current. At this time, in order to derive a correct input current, it is necessary to combine the first current and the second current at an appropriate timing according to the phase of the input AC power. Therefore, in the bridgeless PFC converter according to this embodiment, the AC power input before the input current is derived from the first current and the second current detected by the first current detection means and the second current detection means. It is necessary to detect the phase information.
そこで、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、先ず、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。 Therefore, in the bridgeless PFC converter according to the present embodiment, first, both the first switching element and the second switching element are in the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means. Is turned off, and phase information including respective timings at which the AC power input to the input terminal becomes the positive and negative half cycles is detected based on at least the input voltage.
上記突入電流制限実施期間においては、上記のように、第１スイッチング素子及び第２スイッチング素子の両方が非導通状態となる。この場合、第１スイッチング素子が備える第１寄生ダイオード及び第２スイッチング素子が備える第２寄生ダイオードと第１整流素子及び第２整流素子とは、所謂「単相ブリッジ形全波整流回路」を構成する。即ち、上記突入電流制限実施期間においては、本実施態様に係るブリッジレスＰＦＣコンバータは、昇圧動作は行わず、単なる全波整流動作を行う。 In the inrush current limiting implementation period, as described above, both the first switching element and the second switching element are in a non-conducting state. In this case, the first parasitic diode included in the first switching element, the second parasitic diode included in the second switching element, the first rectifier element, and the second rectifier element constitute a so-called “single-phase bridge-type full-wave rectifier circuit”. To do. That is, during the inrush current limit implementation period, the bridgeless PFC converter according to the present embodiment performs a simple full-wave rectification operation without performing a boosting operation.
その結果、１対の入力端において、例えば、入力端に対して並列に接続された分配抵抗を用いて分配電圧を測定するタイプの入力電圧検出手段を用いて、交流電力の正半周及び負半周のそれぞれに対応する電圧を検出することができる。こうして検出される入力電圧に基づいて、入力電圧が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出することができる。例えば、入力電圧の周波数及び位相の検出は、所謂「デジタル位相ロックループ（ＤＰＬＬ：Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）法」によっても実現することができる。次に、斯くして検出される位相情報に基づき、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において検出される第１電流及び第２電流から、入力電流を正しく導き出すことができる。 As a result, at a pair of input terminals, for example, by using an input voltage detection means of a type that measures a distribution voltage using a distribution resistor connected in parallel to the input terminal, the positive and negative half cycles of AC power are used. The voltage corresponding to each of the above can be detected. Based on the input voltage thus detected, it is possible to detect phase information including the respective timings at which the input voltage becomes the positive and negative half cycles. For example, the detection of the frequency and phase of the input voltage can also be realized by the so-called “digital phase locked loop (DPLL) method”. Next, based on the phase information thus detected, a first current detected between the ground side of the output terminal and the first switching element and between the ground side of the output terminal and the second switching element. And the input current can be correctly derived from the second current.
即ち、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する。 That is, in the bridgeless PFC converter according to the present embodiment, in the inrush current limit release period in which the inrush current restriction by the inrush current restriction means is released and the PFC boost control is executed, the control means The PFC boost control is executed in the average current mode using the value of the input current derived from the first current and the second current based on the information.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータの動作の一例について、添付図面を参照しながら、以下に説明する。図２は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータの動作を説明するフローチャートである。図２に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、先ず、当該ブリッジレスＰＦＣコンバータにおいて突入電流制限手段による突入電流の制限が実施されている突入電流制限実施期間中に、ステップＳ０１において、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）の両方を非導通状態（ＯＦＦ）とし、少なくとも入力電圧（Ｖａｃ）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。 Here, an example of the operation of the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 2 is a flowchart for explaining the operation of the bridgeless PFC converter according to one embodiment of the present invention as described above. As shown in FIG. 2, in the bridgeless PFC converter according to the present embodiment, first, during the inrush current limiting execution period in which the inrush current is limited by the inrush current limiting means in the bridgeless PFC converter, In S01, both the first switching element (FET1) and the second switching element (FET2) are turned off (OFF), and the AC power input to the input terminal is at least a half cycle based on at least the input voltage (Vac). And phase information including the respective timings of the negative half circumference.
尚、少なくとも入力電圧（Ｖａｃ）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する具体的な方法は、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。位相情報を検出する方法の一例としては、例えば、入力電圧検出手段によって検出される入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点及び別途検出される入力電流の推移に基づいて、入力電力についての位相情報を検出する方法を挙げることができる。また、位相情報を検出する方法のもう１つの例としては、例えば、入力電圧検出手段によって検出される１対の入力端のそれぞれにおける入力電圧の半波整流後の値に基づいて入力電力についての位相情報を検出する方法を挙げることができる。 Note that a specific method for detecting phase information including respective timings at which the AC power input to the input terminal becomes positive and negative half cycles based on at least the input voltage (Vac) is, for example, a bridgeless PFC converter It can be appropriately selected depending on the configuration of the above. As an example of the method for detecting the phase information, for example, based on the zero-cross point of the input voltage specified from the value after full-wave rectification of the input voltage detected by the input voltage detection means and the transition of the input current separately detected Thus, a method for detecting phase information about input power can be mentioned. Another example of the method for detecting the phase information is, for example, the input power based on the half-wave rectified value of the input voltage at each of the pair of input terminals detected by the input voltage detection means. A method for detecting phase information can be mentioned.
上記のようにステップＳ０１において入力電力（交流電力）についての位相情報を検出したら、次のステップＳ０２において、突入電流制限手段による突入電流の制限を解除し、ＰＦＣ昇圧制御が実行される突入電流制限解除期間へと移行する。次いで、ステップＳ０３において、入力端に入力される交流電力の電圧（入力電圧）が正半周であるか否かを判定する。上記ステップＳ０３において入力電圧が正半周ではない（即ち、負半周である）と判定される場合（ステップＳ０３：Ｎｏ）、次のステップＳ０４において、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。一方、上記ステップＳ０３において入力電圧が正半周であると判定される場合（ステップＳ０３：Ｙｅｓ）、次のステップＳ０５において、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。 When the phase information about the input power (AC power) is detected in step S01 as described above, inrush current limitation in which the inrush current limitation by the inrush current limiting means is canceled and PFC boost control is executed in the next step S02. Move to the release period. Next, in step S03, it is determined whether or not the voltage (input voltage) of AC power input to the input terminal is a positive half circle. If it is determined in step S03 that the input voltage is not a positive half cycle (that is, a negative half cycle) (step S03: No), in the next step S04, the first switching element (FET1) is turned off (OFF). And only the second switching element (FET2) is switched. On the other hand, when it is determined in step S03 that the input voltage is a positive half circle (step S03: Yes), in the next step S05, the second switching element (FET2) is turned off (OFF), and the first switching is performed. Only the element (FET1) is switched.
尚、入力電圧が正半周である場合及び負半周である場合の何れの場合においても、次のステップＳ０６において、第１電流検出手段によって検出される出力端のグランド側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流（第１電流）と第２電流検出手段によって検出される出力端のグランド側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流（第２電流）とから、上記ステップＳ０１において検出された位相情報に基づき、入力端に入力される交流電力の電流（入力電流）を導き出す。そして、斯くして導き出される入力電流、入力電圧検出手段によって検出される入力電圧、及び出力電圧検出手段によって検出される出力電圧を用いて、平均電流モードにてＰＦＣ昇圧制御を実行することができる。 In either case where the input voltage is positive or negative, the output side detected by the first current detection means and the first switching element (FET1) are detected in the next step S06. ) And the current (second current) flowing between the ground side of the output terminal detected by the second current detection means and the second switching element (FET2), Based on the phase information detected in step S01, an AC power current (input current) input to the input terminal is derived. The PFC boost control can be executed in the average current mode using the input current thus derived, the input voltage detected by the input voltage detection means, and the output voltage detected by the output voltage detection means. .
以上のように、本実施態様に係るブリッジレスＰＦＣコンバータによれば、突入電流の制限が実施される期間中に、入力される交流電力の位相情報を入力電圧に基づいて検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記位相情報に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得ることができる。従って、本実施態様によれば、製造コストの増大を伴うこと無く入力電流を検出して平均電流モードにてＰＦＣ昇圧制御を実行するブリッジレスＰＦＣコンバータを提供することができる。 As described above, according to the bridgeless PFC converter according to the present embodiment, during the period when the inrush current is limited, the phase information of the input AC power is detected based on the input voltage. By synthesizing the current flowing between the switching element included in each of the upper and lower arms and the ground side of the output end based on the phase information during the period when the current limitation is released and the PFC boost control is executed The input current, which is a parameter necessary for the PFC boost control in the average current mode, can be obtained without using an expensive Hall current sensor or a high withstand voltage differential amplifier. Therefore, according to the present embodiment, it is possible to provide a bridgeless PFC converter that detects the input current without increasing the manufacturing cost and executes the PFC boost control in the average current mode.
上述のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、出力端のグランド側と第１スイッチング素子との間に流れる電流（第１電流）を第１電流検出手段によって検出し、出力端のグランド側と第２スイッチング素子との間に流れる電流（第２電流）を第２電流検出手段によって検出し、これらの第１電流及び第２電流から位相情報に基づき入力端に入力される交流電力の電流（入力電流）を導き出す。かかる入力電流の具体的な導出方法は、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。入力電流の具体的な導出方法の一例としては、例えば、第１電流のうち出力端のグランド側から第１スイッチング素子へと流れる電流成分（第１負電流）の絶対値と第２電流のうち出力端のグランド側から第２スイッチング素子へと流れる電流成分（第２負電流）の絶対値とを、上述のように検出された位相情報に基づき、正しいタイミングにて加算することにより、入力電流を導き出す方法等を挙げることができる。 As described above, in the bridgeless PFC converter according to the present embodiment, the current (first current) flowing between the ground side of the output terminal and the first switching element is detected by the first current detection unit, and the output terminal The current (second current) flowing between the ground side of the first switching element and the second switching element is detected by the second current detection means, and the alternating current input to the input terminal based on the phase information from the first current and the second current The power current (input current) is derived. A specific method for deriving the input current can be appropriately selected according to, for example, the configuration of the bridgeless PFC converter. As an example of a specific method for deriving the input current, for example, the absolute value of the current component (first negative current) flowing from the ground side of the output end to the first switching element in the first current and the second current By adding the absolute value of the current component (second negative current) flowing from the ground side of the output terminal to the second switching element at the correct timing based on the phase information detected as described above, the input current The method etc. which derive | lead-out can be mentioned.
即ち、本発明の第２の実施態様は、
本発明の前記第１の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限解除期間において、前記第１電流のうち前記１対の出力端のグランド側から前記第１スイッチング素子へと流れる電流成分である第１負電流の絶対値と前記第２電流のうち前記１対の出力端のグランド側から前記第２スイッチング素子へと流れる電流成分である第２負電流の絶対値とを合成して、前記入力電流を導き出す、
ブリッジレスＰＦＣコンバータである。
That is, the second embodiment of the present invention is:
A bridgeless PFC converter according to the first embodiment of the present invention, comprising:
Of the first current, the absolute value of the first negative current that is a current component flowing from the ground side of the pair of output terminals to the first switching element and the second current in the inrush current limit release period Combining the absolute value of the second negative current, which is a current component flowing from the ground side of the pair of output ends to the second switching element, to derive the input current;
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限解除期間において、前記第１電流のうち前記１対の出力端のグランド側から前記第１スイッチング素子へと流れる電流成分である第１負電流の絶対値と前記第２電流のうち前記１対の出力端のグランド側から前記第２スイッチング素子へと流れる電流成分である第２負電流の絶対値とを合成して、前記入力電流を導き出す。上記のように、本実施態様においては、出力端のグランド側からスイッチング素子へと流れる方向を負の方向であると規定する。即ち、第１負電流及び第２負電流は、ぞれぞれ第１スイッチング素子及び第２スイッチング素子と出力端のグランド側との間を負の方向に流れる電流である。 As described above, in the bridgeless PFC converter according to the present embodiment, the current that flows from the ground side of the pair of output terminals to the first switching element in the first current in the inrush current limit release period. The absolute value of the first negative current, which is a component, and the absolute value of the second negative current, which is a current component flowing from the ground side of the pair of output terminals to the second switching element, of the second current are synthesized. Thus, the input current is derived. As described above, in this embodiment, the direction flowing from the ground side of the output end to the switching element is defined as the negative direction. That is, the first negative current and the second negative current are currents that flow in the negative direction between the first switching element and the second switching element and the ground side of the output terminal, respectively.
本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１負電流及び第２負電流の絶対値を、上述のように検出された位相情報に基づき、正しいタイミングにて加算することにより、入力電流を導き出す。尚、第１負電流及び第２負電流の絶対値に対応する信号を得る具体的な方法は、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。第１負電流及び第２負電流の絶対値に対応する信号を得る方法の具体例としては、例えば、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又はこれらの負電流の流路に介装された一次コイルを有する極性反転トランス等、種々の構成による方法を挙げることができる（それぞれ、後に詳述する）。 In the bridgeless PFC converter according to the present embodiment, the absolute values of the first negative current and the second negative current are added at the correct timing based on the phase information detected as described above, thereby obtaining the input current. derive. Note that a specific method for obtaining signals corresponding to the absolute values of the first negative current and the second negative current can be appropriately selected according to, for example, the configuration of the bridgeless PFC converter. As a specific example of a method for obtaining a signal corresponding to the absolute values of the first negative current and the second negative current, for example, a signal based on a voltage difference between both ends of a shunt resistor interposed in the flow path of these negative currents. A combination of a differential amplifier that amplifies the signal and a limiter that performs a limiter process on an output signal from the differential amplifier, and based on a voltage difference between both ends of the shunt resistor interposed in the flow path of these negative currents Examples include various control methods such as a polarity control amplifier that amplifies signals with the same polarity, or a polarity reversing transformer having a primary coil interposed in the flow path of these negative currents (each described in detail later). To do).
ここで、本実施態様に係るブリッジレスＰＦＣコンバータの構成の一例につき、添付図面を参照しながら、以下に説明する。図３は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、負荷（ＲＬ）の両端に接続されている１対の出力端と、交流単相電源に接続されている１対の入力端（Ｌ及びＮ）と、前記１対の出力端に対して並列に接続された平滑用コンデンサ（Ｃ１）と、前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオード（Ｄ７）を備える第１スイッチング素子（ＦＥＴ１）と第１整流素子（Ｄ１）とが第１接続点（ＶＰ１）において直列に接続されてなる第１アームと、前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオード（Ｄ８）を備える第２スイッチング素子（ＦＥＴ２）と第２整流素子（Ｄ２）とが第２接続点（ＶＰ２）において直列に接続されてなる第２アームと、前記１対の入力端の一方（Ｌ）と前記第１接続点（ＶＰ１）との間に接続される第１昇圧用コイル（Ｌ１）と、前記１対の入力端の他方（Ｎ）と前記第２接続点（ＶＰ２）との間に接続される第２昇圧用コイル（Ｌ２）と、前記１対の入力端（Ｌ及びＮ）に入力される交流電力の電圧である入力電圧（Ｖａｃ）を検出する入力電圧検出手段（整流素子（Ｄ３及びＤ４）を含む）と、前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段（分配抵抗Ｒ３及びＲ４を含む）と、電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、前記１対の入力端（Ｌ及びＮ）に入力される交流電力の電流である入力電流の値（Ｉａｃ）、前記入力電圧の値（Ｖａｃ）、及び前記出力電圧の値（Ｖｄｃ）に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段（マイコン）と、を備える。 Here, an example of the configuration of the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 3 is a schematic circuit diagram showing an example of the configuration of the bridgeless PFC converter according to one embodiment of the present invention as described above. The bridgeless PFC converter according to the embodiment shown in FIG. 3 includes a pair of output terminals connected to both ends of a load (RL) and a pair of input terminals (L and N connected to an AC single-phase power source). ), A smoothing capacitor (C1) connected in parallel to the pair of output terminals, and a first arm connected in parallel to the pair of output terminals, A first switching element (FET1) including a first parasitic diode (D7) and a first rectifying element (D1) are connected in series at a first connection point (VP1) in order from the ground side of the output end. A second switching element including a second parasitic diode (D8) in order from the ground side of the pair of output ends, the second arm connected in parallel to the arm and the pair of output ends; FET2) and second rectifier element (D2) Are connected in series at a second connection point (VP2) and a first arm connected between one of the pair of input ends (L) and the first connection point (VP1). The boosting coil (L1), the second boosting coil (L2) connected between the other (N) of the pair of input ends (N2) and the second connection point (VP2), and the pair of inputs Input voltage detection means (including rectifier elements (D3 and D4)) that detects an input voltage (Vac) that is a voltage of AC power input to the ends (L and N), and is output to the pair of output ends. Output voltage detection means (including distribution resistors R3 and R4) for detecting an output voltage that is a voltage of direct current power, an inrush current limiting means for limiting an inrush current that is a large current that temporarily flows when the power is turned on, and Input that is current of AC power input to a pair of input terminals (L and N) The value of the flow (Iac), the value of the input voltage (Vac), and based on the value (Vdc) of the output voltage, and a control means for executing a PFC boost control at an average current mode (microcomputer), a.
加えて、図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、前記１対の出力端のグランド側と前記第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段と、前記１対の出力端のグランド側と前記第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段を更に備える。図３に示すように、当該実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流検出手段及び第２電流検出手段は、それぞれ、１対の出力端のグランド側と各々のスイッチング素子（ＦＥＴ１及びＦＥＴ２）との間に流れる電流を検出する第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）を備える。尚、これらのセンサとしては、例えば、シャント抵抗を用いるタイプのものであってもよく、あるいはこれらの電流の流路に介装された一次コイルを有する極性反転トランスを用いるタイプのものであってもよい。 In addition, the bridgeless PFC converter according to the embodiment shown in FIG. 3 detects a first current that is a current flowing between the ground side of the pair of output ends and the first switching element (FET1). 1 current detection means, and a second current detection means for detecting a second current that is a current flowing between the ground side of the pair of output terminals and the second switching element (FET2). As shown in FIG. 3, in the bridgeless PFC converter according to this embodiment, the first current detection means and the second current detection means are respectively connected to the ground side of the pair of output terminals and the respective switching elements (FET1 and FET1). A first current sensor (RS1) and a second current sensor (RS2) for detecting a current flowing between the second current sensor and the FET2). These sensors may be of a type using a shunt resistor, for example, or of a type using a polarity reversing transformer having a primary coil interposed in the current flow path. Also good.
上記により、図３に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、１対の出力端のグランド側と各々のスイッチング素子（ＦＥＴ１及びＦＥＴ２）との間に流れる電流（第１電流及び第２電流）を、これらの電流センサ（ＲＳ１及びＲＳ２）によって検出することができる。尚、図３に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、ノイズ抑制等を目的として、前記１対の出力端のグランド側と前記入力端（Ｌ及びＮ）の各々との間に整流素子（Ｄ５及びＤ６）が接続されているが、かかる構成は必須の要件ではない。 As described above, in the bridgeless PFC converter according to the embodiment shown in FIG. 3, the current (first current and second current) flowing between the ground side of the pair of output ends and each switching element (FET1 and FET2). ) Can be detected by these current sensors (RS1 and RS2). In the bridgeless PFC converter according to the embodiment shown in FIG. 3, for example, for the purpose of noise suppression or the like, between the ground side of the pair of output ends and each of the input ends (L and N). The rectifying elements (D5 and D6) are connected, but such a configuration is not an essential requirement.
上記構成を有する図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）の両方を非導通状態とし、少なくとも入力電圧検出手段によって検出される入力電圧（Ｖａｃ）に基づいて、入力端（Ｌ及びＮ）に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。尚、図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、１対の入力端（Ｌ及びＮ）の各々の電圧がそれぞれ整流素子（Ｄ３及びＤ４）を介して入力電圧検出部に伝達され、当該入力電圧検出部において各々の電圧に基づいて入力電圧（Ｖａｃ）及び位相情報が検出されるように構成されている。 As described above, the bridgeless PFC converter according to the embodiment shown in FIG. 3 having the above configuration has the first switching element (FET1) in the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means. And the second switching element (FET2) are in a non-conducting state, and the AC power input to the input terminals (L and N) is half a half cycle based on at least the input voltage (Vac) detected by the input voltage detection means And phase information including the respective timings of the negative half circumference. In the bridgeless PFC converter according to the embodiment shown in FIG. 3, as described above, each voltage of the pair of input terminals (L and N) is detected via the rectifier elements (D3 and D4). The input voltage (Vac) and phase information are detected on the basis of each voltage in the input voltage detection unit.
しかしながら、前述のように、少なくとも入力電圧（Ｖａｃ）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する具体的な方法は上記に限定されるものではない。即ち、入力電力についての位相情報は、例えば、入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点及び別途検出される入力電流の推移に基づいて検出してもよく、あるいは１対の入力端（Ｌ及びＮ）の各々における入力電圧の半波整流後の値に基づいて検出してもよい。 However, as described above, based on at least the input voltage (Vac), the specific method for detecting the phase information including the respective timings at which the AC power input to the input terminal becomes the positive half cycle and the negative half cycle is described above. It is not limited. That is, the phase information about the input power may be detected based on, for example, the zero-cross point of the input voltage specified from the value after full-wave rectification of the input voltage and the transition of the input current detected separately, or 1 You may detect based on the value after half-wave rectification of the input voltage in each of the input terminals (L and N) of a pair.
次いで、図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値（Ｉａｃ）を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する。尚、図３に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、それぞれ第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号が第１入力電流検出部及び第２入力電流検出部に伝達され、第１電流及び第２電流の絶対値が求められる。 Next, in the bridgeless PFC converter according to the embodiment shown in FIG. 3, in the inrush current limit release period in which the inrush current restriction by the inrush current restriction unit is released and the PFC boost control is executed as described above. The control means executes PFC boost control in an average current mode using an input current value (Iac) derived from the first current and the second current based on the phase information. In the bridgeless PFC converter according to the embodiment shown in FIG. 3, the detection signals from the first current sensor (RS1) and the second current sensor (RS2) are the first input current detection unit and the second input current detection unit, respectively. And the absolute values of the first current and the second current are obtained.
この際、出力端のグランド側から各スイッチング素子（ＦＥＴ１及びＦＥＴ２）へと流れる電流（第１負電流及び第２負電流）の絶対値に対応する信号が得られるように、例えば、第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号が第１入力電流検出部及び第２入力電流検出部にて（半波）整流してもよい。尚、前述のように、第１電流及び第２電流の絶対値に対応する信号を得る具体的な方法としては、例えば、第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、又は第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号の極性を揃えて増幅する極性制御アンプ等、種々の構成による方法を挙げることができる。あるいは、第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）として、例えば、第１電流及び第２電流のそれぞれの流路に介装された一次コイルを有する極性反転トランスを用いてもよい。 At this time, for example, the first current is obtained so that a signal corresponding to the absolute value of the current (first negative current and second negative current) flowing from the ground side of the output terminal to each switching element (FET1 and FET2) can be obtained. The detection signals from the sensor (RS1) and the second current sensor (RS2) may be rectified (half wave) by the first input current detection unit and the second input current detection unit. As described above, as a specific method for obtaining signals corresponding to the absolute values of the first current and the second current, for example, detection signals from the first current sensor (RS1) and the second current sensor (RS2). The combination of a differential amplifier that amplifies the signal and a limiter that performs a limiter process on the output signal from the differential amplifier, or the polarity of the detection signal by the first current sensor (RS1) and the second current sensor (RS2) There can be listed various methods such as a polarity control amplifier that amplifies the signals in a uniform manner. Alternatively, as the first current sensor (RS1) and the second current sensor (RS2), for example, a polarity inversion transformer having a primary coil interposed in each flow path of the first current and the second current may be used. .
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける電流の流れの一例につき、添付図面を参照しながら、以下に説明する。図４は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、入力電圧が正半周である場合における、昇圧制御実行時の電流の流れを表す模式的な回路図である。一方、図５は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、入力電圧が負半周である場合における、昇圧制御実行時の電流の流れを表す模式的な回路図である。尚、以下の説明においては、出力端のグランド側から入力端へと向かう方向を負方向と規定し、負方向の逆の方向を正方向と規定するものとする。また、全ての電流値はベクトル値であるものとする。 Here, an example of a current flow in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 4 shows the flow of current when boost control is executed in the bridgeless PFC converter according to one embodiment of the present invention when the input voltage is a positive half circle during the inrush current limit release period, as described above. It is a typical circuit diagram showing. On the other hand, FIG. 5 shows the current when the boost control is executed in the bridgeless PFC converter according to one embodiment of the present invention when the input voltage is a negative half cycle during the inrush current limit release period, as described above. It is a typical circuit diagram showing the flow of. In the following description, the direction from the ground side of the output end toward the input end is defined as the negative direction, and the direction opposite to the negative direction is defined as the positive direction. All current values are assumed to be vector values.
前述のように、突入電流制限解除期間においては、突入電流制限手段による突入電流の制限を解除され、ＰＦＣ昇圧制御が実行される。更に、突入電流制限解除期間において、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。 As described above, during the inrush current limit release period, the inrush current restriction by the inrush current restriction means is released, and the PFC boost control is executed. Further, in the inrush current limit release period, when the input voltage is a positive half cycle, the second switching element (FET2) is turned off (OFF), and only the first switching element (FET1) is switched. On the other hand, when the input voltage is a negative half cycle, the first switching element (FET1) is turned off (OFF), and only the second switching element (FET2) is switched.
そこで、先ず、突入電流制限解除期間中に、入力電圧が正半周である場合における、昇圧制御実行時の電流の流れについて、図４を参照しながら詳しく説明する。この場合、上述のように、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）に固定し、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。この際、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）にあるときは、図４（ａ）に示すように、正半周にある入力電流（Ｉａｃ＋）は、第１昇圧用コイル（Ｌ１）、第１スイッチング素子（ＦＥＴ１）、第１電流センサ（ＲＳ１）、第２電流センサ（ＲＳ２）、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）、第２昇圧用コイル（Ｌ２）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）の充電が起こる。 Therefore, first, a detailed description will be given with reference to FIG. 4 regarding the flow of current during execution of the boost control in the case where the input voltage is a positive half circumference during the inrush current limit release period. In this case, as described above, the second switching element (FET2) is fixed to the non-conductive state (OFF), and only the first switching element (FET1) is switched. At this time, when the first switching element (FET1) is in the conductive state (ON), as shown in FIG. 4A, the input current (Iac +) in the positive half circumference is the first boosting coil (L1). , First switching element (FET1), first current sensor (RS1), second current sensor (RS2), second parasitic diode (D8) provided in the second switching element (FET2), second boosting coil (L2) It flows in the order. At this time, charging of the first boosting coil (L1) and the second boosting coil (L2) occurs.
即ち、第１昇圧用コイル（Ｌ１）の正方向の充電電流（ＩＬ１＿ｃ）は、以下の式（１）によって表されるように、第１電流センサ（ＲＳ１）を正方向（第１スイッチング素子（ＦＥＴ１）から出力端のグランド側への方向）に流れる第１電流センサ電流（ＩＲＳ１）に等しく、また第２電流センサ（ＲＳ２）を負方向（出力端のグランド側から第２スイッチング素子（ＦＥＴ２）への方向）に流れる第２電流センサ電流（ＩＲＳ２）に等しい。 In other words, the charging current (IL1_c) in the positive direction of the first boosting coil (L1) indicates that the first current sensor (RS1) is in the positive direction (first switching element (1) as represented by the following equation (1). FET1) is equal to the first current sensor current (IRS1) flowing in the direction from the output end to the ground side), and the second current sensor (RS2) is set in the negative direction (from the output end ground side to the second switching element (FET2)). Equal to the second current sensor current (IRS2) flowing in the direction of
また、第１昇圧用コイル（Ｌ１）の正方向の充電電流（ＩＬ１＿ｃ）は、以下の式（２）によって表されるように、第２昇圧用コイル（Ｌ２）の負方向の充電電流（ＩＬ２＿ｃ）に等しい。即ち、第１昇圧用コイル（Ｌ１）の充電電流（ＩＬ１＿ｃ）の絶対値は、第２昇圧用コイル（Ｌ２）の充電電流（ＩＬ２＿ｃ）の絶対値に等しい。 Further, the positive charging current (IL1_c) of the first boosting coil (L1) is expressed by the following formula (2), and the negative charging current (IL2_c) of the second boosting coil (L2) is expressed as follows. )be equivalent to. That is, the absolute value of the charging current (IL1_c) of the first boosting coil (L1) is equal to the absolute value of the charging current (IL2_c) of the second boosting coil (L2).
一方、第１スイッチング素子（ＦＥＴ１）が非導通状態（ＯＦＦ）にあるときは、図４（ｂ）に示すように、正半周にある入力電流（Ｉａｃ＋）は、第１昇圧用コイル（Ｌ１）、第１整流素子（Ｄ１）、負荷（ＲＬ）、第２電流センサ（ＲＳ２）、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）、第２昇圧用コイル（Ｌ２）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）からの放電が起こる。 On the other hand, when the first switching element (FET1) is in the non-conduction state (OFF), as shown in FIG. 4B, the input current (Iac +) in the positive half circumference is the first boosting coil (L1). The first rectifier element (D1), the load (RL), the second current sensor (RS2), the second parasitic diode (D8) included in the second switching element (FET2), and the second boosting coil (L2) flow in this order. . At this time, discharge occurs from the first boosting coil (L1) and the second boosting coil (L2).
即ち、第１昇圧用コイル（Ｌ１）の正方向の放電電流（ＩＬ１＿ｒｃ）は、以下の式（３）によって表されるように、第２電流センサ（ＲＳ２）を負方向（出力端のグランド側から第２スイッチング素子（ＦＥＴ２）への方向）に流れる第２電流センサ電流（ＩＲＳ２）に等しい。 That is, the discharge current (IL1_rc) in the positive direction of the first boosting coil (L1) causes the second current sensor (RS2) to move in the negative direction (the ground side of the output terminal) as represented by the following equation (3). Is equal to the second current sensor current (IRS2) flowing in the direction from the second switching element (FET2).
また、第１昇圧用コイル（Ｌ１）の正方向の放電電流（ＩＬ１＿ｒｃ）は、以下の式（４）によって表されるように、第２昇圧用コイル（Ｌ２）の負方向の放電電流（ＩＬ２＿ｒｃ）に等しい。即ち、第１昇圧用コイル（Ｌ１）の放電電流（ＩＬ１＿ｒｃ）の絶対値は、第２昇圧用コイル（Ｌ２）の放電電流（ＩＬ２＿ｒｃ）の絶対値に等しい。 Further, the positive direction discharge current (IL1_rc) of the first boosting coil (L1) is expressed by the following formula (4), and the negative direction discharge current (IL2_rc) of the second boosting coil (L2). )be equivalent to. That is, the absolute value of the discharge current (IL1_rc) of the first boosting coil (L1) is equal to the absolute value of the discharge current (IL2_rc) of the second boosting coil (L2).
上記式（１）及び式（３）より、正半周にある入力電流（Ｉａｃ＋）の１サイクルは、以下の式（５）によって表される。 From the above formulas (1) and (3), one cycle of the input current (Iac +) in the positive half circumference is expressed by the following formula (5).
即ち、突入電流制限解除期間中に、入力電圧が正半周である場合においては、上述のように、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）に固定し、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。この場合、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）であるときも、第１スイッチング素子（ＦＥＴ１）が非導通状態（ＯＦＦ）であるときも、負方向に流れる第２電流センサ電流（ＩＲＳ２）の絶対値から入力電流（Ｉａｃ＋）を求めることができることが判る。 That is, during the inrush current limit cancellation period, when the input voltage is a positive half circle, as described above, the second switching element (FET2) is fixed to the non-conductive state (OFF), and the first switching element (FET1) Only) is switched. In this case, even when the first switching element (FET1) is in the conductive state (ON) and when the first switching element (FET1) is in the non-conductive state (OFF), the second current sensor current ( It can be seen that the input current (Iac +) can be obtained from the absolute value of IRS2).
尚、第２電流センサ電流（ＩＲＳ２）の絶対値を求めるための具体的な手段としては、例えば、第２電流センサ電流（ＩＲＳ２）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、第２電流センサ電流（ＩＲＳ２）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又は第２電流センサ電流（ＩＲＳ２）の流路に介装された一次コイルを有する極性反転トランス等、種々の構成を有する手段を挙げることができる（それぞれ、後に詳述する）。また、第２電流センサ電流（ＩＲＳ２）の絶対値を求める方法は、デジタル式であっても、あるいはアナログ式であってもよい。 As a specific means for obtaining the absolute value of the second current sensor current (IRS2), for example, a voltage difference between both ends of the shunt resistor interposed in the flow path of the second current sensor current (IRS2). A combination of a differential amplifier that amplifies a signal based on the above and a limiter that performs a limiter process on an output signal from the differential amplifier, and a shunt resistor interposed in the flow path of the second current sensor current (IRS2) It has various configurations such as a polarity control amplifier that amplifies the signal with the same polarity based on the voltage difference at both ends, or a polarity inverting transformer having a primary coil interposed in the flow path of the second current sensor current (IRS2). Means can be mentioned (each will be described in detail later). The method for obtaining the absolute value of the second current sensor current (IRS2) may be digital or analog.
次に、突入電流制限解除期間中に、入力電圧が負半周である場合における、昇圧制御実行時の電流の流れについて、図５を参照しながら詳しく説明する。この場合、上述のように、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）に固定し、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。この際、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）にあるときは、図５（ａ）に示すように、負半周にある入力電流（Ｉａｃ−）は、第２昇圧用コイル（Ｌ２）、第２スイッチング素子（ＦＥＴ２）、第２電流センサ（ＲＳ２）、第１電流センサ（ＲＳ１）、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）、第１昇圧用コイル（Ｌ１）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）の充電が起こる。 Next, a detailed description will be given with reference to FIG. 5 regarding the flow of current during execution of boost control when the input voltage is a negative half cycle during the inrush current limit cancellation period. In this case, as described above, the first switching element (FET1) is fixed to the non-conductive state (OFF), and only the second switching element (FET2) is switched. At this time, when the second switching element (FET2) is in the conducting state (ON), as shown in FIG. 5A, the input current (Iac−) in the negative half-circulation is supplied to the second boosting coil (L2). ), The second switching element (FET2), the second current sensor (RS2), the first current sensor (RS1), the first parasitic diode (D7) included in the first switching element (FET1), the first boosting coil (L1) ) At this time, charging of the first boosting coil (L1) and the second boosting coil (L2) occurs.
即ち、第２昇圧用コイル（Ｌ１）の正方向の充電電流（ＩＬ２＿ｃ）は、以下の式（６）によって表されるように、第２電流センサ（ＲＳ２）を正方向（第２スイッチング素子（ＦＥＴ２）から出力端のグランド側への方向）に流れる第２電流センサ電流（ＩＲＳ２）に等しく、また第１電流センサ（ＲＳ１）を負方向（出力端のグランド側から第１スイッチング素子（ＦＥＴ１）への方向）に流れる第１電流センサ電流（ＩＲＳ１）に等しい。 That is, the charging current (IL2_c) in the positive direction of the second boosting coil (L1) is expressed by the second current sensor (RS2) in the positive direction (second switching element ( FET2) is equal to the second current sensor current (IRS2) flowing in the direction from the output end to the ground side), and the first current sensor (RS1) is set in the negative direction (from the output end ground side to the first switching element (FET1)). Equal to the first current sensor current (IRS1) flowing in the direction of
また、第２昇圧用コイル（Ｌ２）の正方向の充電電流（ＩＬ２＿ｃ）は、以下の式（７）によって表されるように、第１昇圧用コイル（Ｌ１）の負方向の充電電流（ＩＬ１＿ｃ）に等しい。即ち、第２昇圧用コイル（Ｌ２）の充電電流（ＩＬ２＿ｃ）の絶対値は、第１昇圧用コイル（Ｌ１）の充電電流（ＩＬ１＿ｃ）の絶対値に等しい。 Further, the positive charging current (IL2_c) of the second boosting coil (L2) is expressed in the negative charging current (IL1_c) of the first boosting coil (L1) as expressed by the following equation (7). )be equivalent to. That is, the absolute value of the charging current (IL2_c) of the second boosting coil (L2) is equal to the absolute value of the charging current (IL1_c) of the first boosting coil (L1).
一方、第２スイッチング素子（ＦＥＴ２）が非導通状態（ＯＦＦ）にあるときは、図５（ｂ）に示すように、負半周にある入力電流（Ｉａｃ−）は、第２昇圧用コイル（Ｌ２）、第２整流素子（Ｄ２）、負荷（ＲＬ）、第１電流センサ（ＲＳ１）、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）、第１昇圧用コイル（Ｌ１）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）からの放電が起こる。 On the other hand, when the second switching element (FET2) is in a non-conduction state (OFF), as shown in FIG. 5B, the input current (Iac−) in the negative half-circulation is supplied to the second boosting coil (L2 ), Second rectifier element (D2), load (RL), first current sensor (RS1), first parasitic diode (D7) provided in the first switching element (FET1), first boosting coil (L1) in this order. Flowing. At this time, discharge occurs from the first boosting coil (L1) and the second boosting coil (L2).
即ち、第２昇圧用コイル（Ｌ２）の正方向の放電電流（ＩＬ２＿ｒｃ）は、以下の式（８）によって表されるように、第１電流センサ（ＲＳ１）を負方向（出力端のグランド側から第１スイッチング素子（ＦＥＴ１）への方向）に流れる第１電流センサ電流（ＩＲＳ１）に等しい。 That is, the discharge current (IL2_rc) in the positive direction of the second boosting coil (L2) causes the first current sensor (RS1) to move in the negative direction (the ground side of the output terminal) as represented by the following equation (8). Is equal to the first current sensor current (IRS1) flowing in the direction from the first switching element (FET1).
また、第２昇圧用コイル（Ｌ２）の正方向の放電電流（ＩＬ２＿ｒｃ）は、以下の式（９）によって表されるように、第１昇圧用コイル（Ｌ１）の負方向の放電電流（ＩＬ１＿ｒｃ）に等しい。即ち、第２昇圧用コイル（Ｌ２）の放電電流（ＩＬ２＿ｒｃ）の絶対値は、第１昇圧用コイル（Ｌ１）の放電電流（ＩＬ１＿ｒｃ）の絶対値に等しい。 Further, the positive discharge current (IL2_rc) of the second boosting coil (L2) is expressed by the following formula (9), and the negative discharge current (IL1_rc) of the first boosting coil (L1) is expressed as follows. )be equivalent to. That is, the absolute value of the discharge current (IL2_rc) of the second boosting coil (L2) is equal to the absolute value of the discharge current (IL1_rc) of the first boosting coil (L1).
上記式（６）及び式（８）より、負半周にある入力電流（Ｉａｃ−）の１サイクルは、以下の式（１０）によって表される。 From the above formulas (6) and (8), one cycle of the input current (Iac−) in the negative half circle is expressed by the following formula (10).
即ち、突入電流制限解除期間中に、入力電圧が負半周である場合においては、上述のように、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）に固定し、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。この場合、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）であるときも、第２スイッチング素子（ＦＥＴ２）が非導通状態（ＯＦＦ）であるときも、負方向に流れる第１電流センサ電流（ＩＲＳ１）の絶対値から入力電流（Ｉａｃ−）を求めることができることが判る。 That is, during the inrush current limit release period, when the input voltage is a negative half cycle, as described above, the first switching element (FET1) is fixed to the non-conductive state (OFF), and the second switching element (FET2) Only) is switched. In this case, even when the second switching element (FET2) is in the conductive state (ON) and when the second switching element (FET2) is in the non-conductive state (OFF), the first current sensor current ( It can be seen that the input current (Iac−) can be obtained from the absolute value of IRS1).
尚、第１電流センサ電流（ＩＲＳ１）の絶対値を求めるための具体的な手段としては、例えば、第１電流センサ電流（ＩＲＳ１）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、第１電流センサ電流（ＩＲＳ１）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又は第１電流センサ電流（ＩＲＳ１）の流路に介装された一次コイルを有する極性反転トランス等、種々の構成を有する手段を挙げることができる（それぞれ、後に詳述する）。また、第１電流センサ電流（ＩＲＳ１）の絶対値を求める方法は、デジタル式であっても、あるいはアナログ式であってもよい。 As a specific means for obtaining the absolute value of the first current sensor current (IRS1), for example, the voltage difference between both ends of the shunt resistor interposed in the flow path of the first current sensor current (IRS1). A combination of a differential amplifier that amplifies a signal based on the above and a limiter that performs a limiter process on an output signal from the differential amplifier, and a shunt resistor interposed in the flow path of the first current sensor current (IRS1) It has various configurations such as a polarity control amplifier that amplifies the signal with the same polarity based on the voltage difference at both ends, or a polarity inverting transformer having a primary coil interposed in the flow path of the first current sensor current (IRS1). Means can be mentioned (each will be described in detail later). The method for obtaining the absolute value of the first current sensor current (IRS1) may be digital or analog.
以上のように、突入電流制限解除期間において、第２電流センサ電流（ＩＲＳ２）の負電流の絶対値から正半周にある入力電流（Ｉａｃ＋）を、第１電流センサ電流（ＩＲＳ１）の負電流の絶対値から負半周にある入力電流（Ｉａｃ−）を、それぞれ求めることができる。加えて、上述のように、突入電流制限解除期間において、入力電圧が正半周である場合は、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）にあるときに、第１電流センサ（ＲＳ１）に正電流が流れ、入力電圧が負半周である場合は、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）にあるときに、第２電流センサ（ＲＳ２）に正電流が流れる。これらの正電流は、入力電流を求めるには不要であるので、例えば、リミッタ処理によって除去してもよい。あるいは、これらの正電流に基づいて入力電圧が正半周であるか負半周であるかを確認することができるので、例えば、本実施態様に係るブリッジレスＰＦＣコンバータの誤作動等を防止するフェイルセーフとして、これらの正電流を利用してもよい。 As described above, in the inrush current limit release period, the input current (Iac +) in the positive half circumference from the absolute value of the negative current of the second current sensor current (IRS2) is changed to the negative current of the first current sensor current (IRS1). The input current (Iac−) in the negative half circumference can be obtained from the absolute value. In addition, as described above, in the inrush current limit cancellation period, when the input voltage is a positive half circle, the first current sensor (RS1) is in the conductive state (ON) when the first switching element (FET1) is in the conductive state (ON). When a positive current flows through and the input voltage has a negative half circumference, a positive current flows through the second current sensor (RS2) when the second switching element (FET2) is in a conductive state (ON). Since these positive currents are unnecessary for obtaining the input current, they may be removed by a limiter process, for example. Alternatively, since it is possible to confirm whether the input voltage is a positive half cycle or a negative half cycle based on these positive currents, for example, a fail-safe that prevents malfunction of the bridgeless PFC converter according to the present embodiment. These positive currents may be used.
以上のようにして求められた正半周にある入力電流（Ｉａｃ＋）及び負半周にある入力電流（Ｉａｃ−）から正しい入力電流を導き出すには、前述のように、第２電流センサ電流（ＩＲＳ２）の負電流の絶対値及び第１電流センサ電流（ＩＲＳ１）の負電流の絶対値を、入力電圧が正半周及び負半周となるタイミングに合わせて合成する必要がある。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前述のようにして検出された位相情報（入力電圧が正半周及び負半周となるそれぞれのタイミングを含む）に基づいて、正半周にある入力電流（Ｉａｃ＋）及び負半周にある入力電流（Ｉａｃ−）を合成して、正しい入力電流を導き出す。 In order to derive a correct input current from the input current (Iac +) in the positive half circumference and the input current (Iac−) in the negative half circumference determined as described above, as described above, the second current sensor current (IRS2) It is necessary to synthesize the absolute value of the negative current and the absolute value of the negative current of the first current sensor current (IRS1) in accordance with the timing at which the input voltage becomes the positive and negative half cycles. Therefore, in the bridgeless PFC converter according to the present embodiment, based on the phase information detected as described above (including the respective timings at which the input voltage becomes the positive and negative half cycles), the input in the positive half cycle is included. The current (Iac +) and the input current (Iac−) in the negative half circumference are combined to derive the correct input current.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図６は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、第１負電流の絶対値と第２負電流の絶対値とを加算して入力電流を導き出す手順を表すタイミング・チャートである。図６に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電力は、最上段に示されている交流入力電圧（Ｖａｃ）及びその直下に示されている交流入力電流（Ｉａｃ）によって表されている。 Here, an example of a procedure for deriving the input current in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 6 shows the addition of the absolute value of the first negative current and the absolute value of the second negative current during the inrush current limit cancellation period in the bridgeless PFC converter according to one embodiment of the present invention as described above. 6 is a timing chart showing a procedure for deriving an input current. As shown in FIG. 6, the input power input to the input terminal of the bridgeless PFC converter according to the present embodiment is the AC input voltage (Vac) shown at the top and the AC input shown just below it. It is represented by current (Iac).
かかる入力電力の全波整流後の電流値は、入力電流（Ｉａｃ）の絶対値（Ｉａｃａｂｓ）に等しいが、かかる入力電流をホール電流センサや高耐圧差動アンプを用いる電流検出手段によって直接的に検出すると、前述のように、ブリッジレスＰＦＣコンバータの製造コストを増大させることに繋がる。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述のようにして求められた正半周にある入力電流（Ｉａｃ＋）及び負半周にある入力電流（Ｉａｃ−）から入力電流を導き出す。具体的には、入力電力の全波整流後の電圧値に相当する交流入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）に基づいて位相情報（入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む）を検出する。斯くして検出された位相情報を利用して、正半周にある入力電流（Ｉａｃ＋）と負半周にある入力電流（Ｉａｃ−）とを合成する。 The current value after full-wave rectification of the input power is equal to the absolute value (Iacabs) of the input current (Iac), but the input current is directly detected by current detection means using a Hall current sensor or a high-voltage differential amplifier. If detected, this leads to an increase in the manufacturing cost of the bridgeless PFC converter as described above. Therefore, in the bridgeless PFC converter according to the present embodiment, the input current is derived from the input current (Iac +) in the positive half circumference and the input current (Iac−) in the negative half circumference determined as described above. Specifically, based on the absolute value (Vacabs) of the AC input voltage (Vac) corresponding to the voltage value after full-wave rectification of the input power, the phase information (the AC power input to the input terminal is the positive and negative half cycles). Are detected). Using the phase information thus detected, the input current (Iac +) in the positive half circumference and the input current (Iac−) in the negative half circumference are synthesized.
より具体的には、例えば、交流入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）の値から入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）を生成し、第１電流センサ電流（ＩＲＳ１）の負電流の絶対値（Ｉａｂｓ１）と第２電流センサ電流（ＩＲＳ２）の負電流の絶対値（Ｉａｂｓ２）とを、それぞれの負電流のゼロクロス点が当該フラグによって示される入力電圧のゼロクロス点と一致するように合成する（Ｉａｂｓ１＋Ｉａｂｓ２）。これにより、図６の最下段に示されているように、入力電流（Ｉａｃ）の絶対値（Ｉａｃａｂｓ）を導き出すことができる。 More specifically, for example, a flag (Vaczerofg) corresponding to the zero cross point of the input voltage is generated from the value of the absolute value (Vacabs) of the AC input voltage (Vac), and the negative current of the first current sensor current (IRS1) is generated. Of the negative current (Iabs2) of the second current sensor current (IRS2) so that the zero-cross point of each negative current coincides with the zero-cross point of the input voltage indicated by the flag. Synthesize (Iabs1 + Iabs2). Thereby, as shown in the lowermost stage of FIG. 6, the absolute value (Iacabs) of the input current (Iac) can be derived.
ところで、上述したように、本実施態様に係るブリッジレスＰＦＣコンバータにおいて第１負電流及び第２負電流の絶対値に対応する信号を得る具体的な方法としては、種々の方法の中から、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。第１負電流及び第２負電流の絶対値に対応する信号を得る方法の具体例としては、例えば、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又はこれらの負電流の流路に介装された一次コイルを有する極性反転トランス等、種々の構成による方法を挙げることができる。 By the way, as described above, in the bridgeless PFC converter according to the present embodiment, as a specific method for obtaining signals corresponding to the absolute values of the first negative current and the second negative current, among various methods, for example, Depending on the configuration of the bridgeless PFC converter, etc., it can be selected as appropriate. As a specific example of a method for obtaining a signal corresponding to the absolute values of the first negative current and the second negative current, for example, a signal based on a voltage difference between both ends of a shunt resistor interposed in the flow path of these negative currents. A combination of a differential amplifier that amplifies the signal and a limiter that performs a limiter process on an output signal from the differential amplifier, and based on a voltage difference between both ends of the shunt resistor interposed in the negative current flow path Examples of the method include a polarity control amplifier that amplifies the signal with the same polarity, or a polarity reversing transformer having a primary coil interposed in the flow path of these negative currents.
従って、本発明の第３の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号に対してリミッタ処理を実施する第１リミッタを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号に対してリミッタ処理を実施する第２リミッタを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
Therefore, the third embodiment of the present invention
A bridgeless PFC converter according to the second embodiment of the present invention, comprising:
A first differential amplifier for amplifying a signal based on a voltage difference between both ends of the first resistance element, the first resistance element connected in series with the first current path; And a first limiter that performs a limiter process on the output signal from the first differential amplifier, thereby obtaining a signal corresponding to the absolute value of the first negative current,
A second differential amplifier that amplifies a signal based on a voltage difference between both ends of the second resistance element, the second resistance element connected in series with the second current path; And a second limiter for performing a limiter process on the output signal from the second differential amplifier, thereby obtaining a signal corresponding to the absolute value of the second negative current.
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号に対してリミッタ処理を実施する第１リミッタを含んでなる。これにより、第１電流の大きさに応じた電圧降下が第１抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第１差動アンプが増幅し、当該第１差動アンプからの出力信号を第１リミッタがリミッタ処理（整流）して、第１負電流の絶対値に対応する信号を得る。 As described above, in the bridgeless PFC converter according to this embodiment, the first current detection unit includes a first resistance element connected in series to the path of the first current, and the first resistance element. A first differential amplifier that amplifies a signal based on a voltage difference between both ends; and a first limiter that performs a limiter process on an output signal from the first differential amplifier. As a result, a voltage drop corresponding to the magnitude of the first current occurs in the first resistance element, and the first differential amplifier amplifies a signal based on the potential difference corresponding to the voltage drop. The first limiter performs limiter processing (rectification) on the output signal to obtain a signal corresponding to the absolute value of the first negative current.
同様に、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号に対してリミッタ処理を実施する第２リミッタを含んでなる。これにより、第２電流の大きさに応じた電圧降下が第２抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第２差動アンプが増幅し、当該第２差動アンプからの出力信号を第２リミッタがリミッタ処理（整流）して、第２負電流の絶対値に対応する信号を得る。 Similarly, in the bridgeless PFC converter according to the present embodiment, the second current detection unit includes a second resistance element connected in series to the path of the second current, and at both ends of the second resistance element. A second differential amplifier that amplifies a signal based on the voltage difference; and a second limiter that performs a limiter process on an output signal from the second differential amplifier. As a result, a voltage drop corresponding to the magnitude of the second current is generated in the second resistance element, and a signal based on the potential difference corresponding to the voltage drop is amplified by the second differential amplifier. The second limiter performs limiter processing (rectification) on the output signal to obtain a signal corresponding to the absolute value of the second negative current.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図７は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図７に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１負電流及び第２負電流の絶対値に対応する信号を得る手段として、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせを含む構成が採用されている。 Here, an example of a procedure for deriving the input current in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 7 is a schematic circuit diagram showing an example of the configuration of the bridgeless PFC converter according to another embodiment of the present invention as described above. As shown in FIG. 7, in the bridgeless PFC converter according to the present embodiment, as a means for obtaining a signal corresponding to the absolute values of the first negative current and the second negative current, these negative current channels are interposed. A configuration including a combination of a differential amplifier that amplifies a signal based on a voltage difference between both ends of the shunt resistor and a limiter that performs a limiter process on an output signal from the differential amplifier is employed.
より詳しくは、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、１対の出力端のグランド（ＰＧＮＤ）側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段が、第１電流の経路に対して直列に接続された第１抵抗素子（ＲＳ１）、当該第１抵抗素子（ＲＳ１）の両端における電圧の差に基づく信号を増幅する第１差動アンプ（ＯＰＡ１）、及び当該第１差動アンプ（ＯＰＡ１）からの出力信号に対してリミッタ処理を実施する第１リミッタ（ＬＭＴ１）を含んでなる。尚、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１抵抗素子（ＲＳ１）と第１差動アンプ（ＯＰＡ１）との間にローパスフィルタ（ＬＰＦ）が配設されているが、かかる構成は必須の要件ではない。 More specifically, in the bridgeless PFC converter according to the embodiment shown in FIG. 7, a first current that is a current that flows between the ground (PGND) side of the pair of output terminals and the first switching element (FET1) is obtained. The first current detecting means for detecting amplifies a signal based on a voltage difference between both ends of the first resistance element (RS1) connected in series to the first current path and the first resistance element (RS1). It includes a first differential amplifier (OPA1) and a first limiter (LMT1) that performs a limiter process on an output signal from the first differential amplifier (OPA1). In the bridgeless PFC converter according to the embodiment shown in FIG. 7, a low pass filter (LPF) is disposed between the first resistance element (RS1) and the first differential amplifier (OPA1). Such a configuration is not an essential requirement.
同様に、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、１対の出力端のグランド（ＰＧＮＤ）側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段が、第２電流の経路に対して直列に接続された第２抵抗素子（ＲＳ２）、当該第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号を増幅する第２差動アンプ（ＯＰＡ２）、及び当該第２差動アンプ（ＯＰＡ２）からの出力信号に対してリミッタ処理を実施する第２リミッタ（ＬＭＴ２）を含んでなる。尚、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、第２抵抗素子（ＲＳ２）と第２差動アンプ（ＯＰＡ２）との間にローパスフィルタ（ＬＰＦ）が配設されているが、かかる構成は必須の要件ではない。 Similarly, in the bridgeless PFC converter according to the embodiment shown in FIG. 7, a second current that is a current flowing between the ground (PGND) side of the pair of output terminals and the second switching element (FET2) is detected. A second current detecting means configured to amplify a signal based on a voltage difference between both ends of the second resistance element (RS2) connected in series to the second current path and the second resistance element (RS2); 2 differential amplifier (OPA2) and the 2nd limiter (LMT2) which performs a limiter process with respect to the output signal from the said 2nd differential amplifier (OPA2). In the bridgeless PFC converter according to the embodiment shown in FIG. 7, a low-pass filter (LPF) is disposed between the second resistance element (RS2) and the second differential amplifier (OPA2). Such a configuration is not an essential requirement.
上記のような構成を有する本実施態様に係るブリッジレスＰＦＣコンバータにおいては、出力端のグランド（ＰＧＮＤ）側から第１スイッチング素子（ＦＥＴ１）へと流れる電流成分である第１負電流が正の出力となるように、第１差動アンプ（ＯＰＡ１）の極性が設定される。同様に、出力端のグランド（ＰＧＮＤ）側から第２スイッチング素子（ＦＥＴ２）へと流れる電流成分である第２負電流が正の出力となるように、第２差動アンプ（ＯＰＡ２）の極性が設定される。次に、それぞれの差動アンプ（ＯＰＡ１及びＯＰＡ２）からの出力のうち、負の出力をカットし、正の出力を通す（即ち、正電流をカットし、負電流を通す）ように、それぞれのリミッタが設定される。かかる構成により、第１負電流及び第２負電流の絶対値に対応する信号が得られる。 In the bridgeless PFC converter according to the present embodiment having the above-described configuration, the first negative current that is the current component flowing from the ground (PGND) side of the output terminal to the first switching element (FET1) is a positive output. The polarity of the first differential amplifier (OPA1) is set so that Similarly, the polarity of the second differential amplifier (OPA2) is set so that the second negative current that is the current component flowing from the ground (PGND) side of the output terminal to the second switching element (FET2) becomes a positive output. Is set. Next, among the outputs from the respective differential amplifiers (OPA1 and OPA2), the negative output is cut and the positive output is passed (that is, the positive current is cut and the negative current is passed). The limiter is set. With this configuration, a signal corresponding to the absolute values of the first negative current and the second negative current is obtained.
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる差動アンプからの出力信号は、上述のように、正の出力信号のみとなるように、リミッタによって整流される。従って、図７に示すような構成は、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。 The absolute values (corresponding positive output signals) of the first negative current and the second negative current obtained as described above are sent to, for example, a digital control device such as a microcomputer and the like as described above. Based on the detected phase information, the input voltage is combined (added) in accordance with the timing when the input voltage becomes the positive and negative half cycles, and a correct input current value is derived. At this time, the output signal from the differential amplifier sent to the control device is rectified by the limiter so as to become only a positive output signal as described above. Therefore, in the configuration as shown in FIG. 7, the control device (for example, a microcomputer or the like) that executes the process of deriving the input current by adding the absolute values of the first negative current and the second negative current is a unipolar type. Suitable for
また、ユニポーラ型の制御装置を用いるシステムにおいては、負の信号が制御装置へと送られて制御装置の故障等を生ずる等の問題を招かないように、制御装置への入力信号の伝達経路にリミッタを配設することが広く行われている。従って、ユニポーラ型の制御装置を用いるブリッジレスＰＦＣコンバータに対して、図７に示す実施態様を適用する場合にいては、既存のリミッタを使用することができるので、製造コストの増大を抑制することができる。 In a system using a unipolar control device, a negative signal is sent to the control device to prevent problems such as failure of the control device. It is widely practiced to provide a limiter. Therefore, in the case where the embodiment shown in FIG. 7 is applied to the bridgeless PFC converter using the unipolar control device, the existing limiter can be used, thereby suppressing an increase in manufacturing cost. Can do.
ところで、上述したように、本発明に係るブリッジレスＰＦＣコンバータにおいて第１負電流及び第２負電流の絶対値に対応する信号を得る手段の構成としては、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプを含んでなる構成を挙げることができる。 By the way, as described above, in the bridgeless PFC converter according to the present invention, the means for obtaining signals corresponding to the absolute values of the first negative current and the second negative current is provided in the flow path of these negative currents. A configuration including a polarity control amplifier that amplifies the signal by aligning the polarities of the signals based on the voltage difference between both ends of the shunt resistor.
従って、本発明の第４の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
Therefore, the fourth embodiment of the present invention is
A bridgeless PFC converter according to the second embodiment of the present invention, comprising:
The first current detecting means is a first resistance element connected in series with respect to the path of the first current, and a first signal that is amplified by aligning the polarities of the signals based on the voltage difference between both ends of the first resistance element. Comprising a polarity control amplifier, thereby obtaining a signal corresponding to the absolute value of the first negative current;
A second resistance element connected in series with respect to the path of the second current; a second signal for amplifying the signal with the same polarity based on a voltage difference between both ends of the second resistance element; Comprising a polarity control amplifier, thereby obtaining a signal corresponding to the absolute value of the second negative current;
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプを含んでなる。これにより、第１電流の大きさに応じた電圧降下が第１抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第１極性制御アンプが増幅する際に、入力電圧の周期に合わせてアンプのゲインの極性を制御することにより、第１負電流の絶対値に対応する信号を得る。 As described above, in the bridgeless PFC converter according to this embodiment, the first current detection unit includes a first resistance element connected in series to the path of the first current, and the first resistance element. It includes a first polarity control amplifier that amplifies the signals with the same polarity based on the voltage difference between both ends. As a result, a voltage drop corresponding to the magnitude of the first current occurs in the first resistance element, and when the first polarity control amplifier amplifies a signal based on the potential difference corresponding to the voltage drop, the input voltage cycle is increased. In addition, a signal corresponding to the absolute value of the first negative current is obtained by controlling the polarity of the gain of the amplifier.
同様に、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプを含んでなる。これにより、第２電流の大きさに応じた電圧降下が第２抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第２極性制御アンプが増幅する際に、入力電圧の周期に合わせてアンプのゲインの極性を制御することにより、第２負電流の絶対値に対応する信号を得る。 Similarly, in the bridgeless PFC converter according to the present embodiment, the second current detection unit includes a second resistance element connected in series to the path of the second current, and at both ends of the second resistance element. It includes a second polarity control amplifier that amplifies the signals with the same polarity based on the voltage difference. As a result, a voltage drop corresponding to the magnitude of the second current occurs in the second resistance element, and when the second polarity control amplifier amplifies a signal based on the potential difference corresponding to the voltage drop, the input voltage cycle is increased. In addition, a signal corresponding to the absolute value of the second negative current is obtained by controlling the polarity of the gain of the amplifier.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図８は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図８に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプを含む構成が採用されている。 Here, an example of a procedure for deriving the input current in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 8 is a schematic circuit diagram showing an example of the configuration of the bridgeless PFC converter according to still another embodiment of the present invention as described above. As shown in FIG. 8, in the bridgeless PFC converter according to this embodiment, the polarities of the signals based on the difference in voltage at both ends of the shunt resistor interposed in the flow path of the first current and the second current are aligned. A configuration including a polarity control amplifier for amplification is employed.
より詳しくは、図８に示す実施態様に係るブリッジレスＰＦＣコンバータにおいて、１対の出力端のグランド（ＰＧＮＤ）側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段は、第１電流の経路に対して直列に接続された第１抵抗素子（ＲＳ１）及び当該第１抵抗素子（ＲＳ１）の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプ（ＰＣＡ１）を含んでなる。同様に、１対の出力端のグランド（ＰＧＮＤ）側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段は、第２電流の経路に対して直列に接続された第２抵抗素子（ＲＳ２）及び当該第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプ（ＰＣＡ２）を含んでなる。 More specifically, in the bridgeless PFC converter according to the embodiment shown in FIG. 8, a first current that is a current flowing between the ground (PGND) side of the pair of output terminals and the first switching element (FET1) is detected. The first current detecting means aligns the polarities of the signals based on the first resistance element (RS1) connected in series with the first current path and the voltage difference between both ends of the first resistance element (RS1). And a first polarity control amplifier (PCA1) for amplifying the signal. Similarly, the second current detection means for detecting the second current, which is a current flowing between the ground (PGND) side of the pair of output terminals and the second switching element (FET2), is connected to the path of the second current. A second resistance element (RS2) connected in series and a second polarity control amplifier (PCA2) that amplifies the signal with the same polarity based on the voltage difference between both ends of the second resistance element (RS2). .
上記のような構成を有する本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、出力端のグランド（ＰＧＮＤ）側から第１スイッチング素子（ＦＥＴ１）へと流れる電流成分である第１負電流のみならず、第１スイッチング素子（ＦＥＴ１）から出力端のグランド（ＰＧＮＤ）側へと流れる電流成分である第１正電流も正の出力となるように、第１極性制御アンプ（ＰＣＡ１）のゲインの極性を入力電圧の周期に合わせて切り替える。具体的には、入力電圧が正半周であるときにはアンプのゲインを正（＋Ｇ）に、入力電圧が負半周であるときにはアンプのゲインを負（−Ｇ）にする。かかる極性制御アンプにおけるゲインの切り替え処理は、例えば、入力電圧の極性に対応するフラグ（詳しくは後述する）に基づいて制御することができる。 In the bridgeless PFC converter according to the present embodiment having the above-described configuration, for example, only the first negative current that is the current component flowing from the ground (PGND) side of the output terminal to the first switching element (FET1) is used. First, the polarity of the gain of the first polarity control amplifier (PCA1) so that the first positive current, which is the current component flowing from the first switching element (FET1) to the ground (PGND) side of the output terminal, also becomes a positive output. Is switched according to the cycle of the input voltage. Specifically, when the input voltage is a positive half cycle, the gain of the amplifier is positive (+ G), and when the input voltage is a negative half cycle, the gain of the amplifier is negative (−G). The gain switching process in the polarity control amplifier can be controlled based on, for example, a flag (details will be described later) corresponding to the polarity of the input voltage.
一方、前述のように、突入電流制限手段による突入電流の制限を解除されてＰＦＣ昇圧制御が実行される突入電流制限解除期間においては、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。 On the other hand, as described above, in the inrush current limit release period in which the restriction of the inrush current by the inrush current limiting means is released and the PFC boost control is executed, the second switching element ( The FET 2) is turned off (OFF), and only the first switching element (FET 1) is switched. On the other hand, when the input voltage is a negative half cycle, the first switching element (FET1) is turned off (OFF), and only the second switching element (FET2) is switched.
従って、図４及び図５を参照しながら前述したように、入力電圧が正半周である場合は、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）であるときには第１電流は正方向に流れ、第１スイッチング素子（ＦＥＴ１）が非導通状態（ＯＦＦ）であるときには第１電流は流れない。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）が常に非導通状態（ＯＦＦ）であり、第１電流は負方向に流れる。 Therefore, as described above with reference to FIGS. 4 and 5, when the input voltage is a positive half cycle, the first current flows in the positive direction when the first switching element (FET1) is in the conductive state (ON). The first current does not flow when the first switching element (FET1) is in the non-conduction state (OFF). On the other hand, when the input voltage is a negative half cycle, the first switching element (FET1) is always in a non-conduction state (OFF), and the first current flows in the negative direction.
以上のように、入力電圧が正半周であるときには、アンプのゲインは正（＋Ｇ）となり、第１電流は正方向に流れるか又は流れないかの何れかである（負方向には流れない）。その結果、第１極性制御アンプ（ＰＣＡ１）からの出力は正となるか又は０（ゼロ）となる（負にはならない）。一方、入力電圧が負半周であるときには、アンプのゲインは負（−Ｇ）となり、第１電流は負方向に流れる。その結果、第１極性制御アンプ（ＰＣＡ１）からの出力は正となる。このようにして、入力電圧が正半周であるときも、負半周であるときも、第１負電流の大きさに対応する正の信号が第１極性制御アンプ（ＰＣＡ１）から出力される。 As described above, when the input voltage is a positive half cycle, the gain of the amplifier is positive (+ G), and the first current flows either in the positive direction or does not flow (does not flow in the negative direction). . As a result, the output from the first polarity control amplifier (PCA1) becomes positive or 0 (zero) (not negative). On the other hand, when the input voltage is a negative half cycle, the gain of the amplifier is negative (−G), and the first current flows in the negative direction. As a result, the output from the first polarity control amplifier (PCA1) becomes positive. In this manner, a positive signal corresponding to the magnitude of the first negative current is output from the first polarity control amplifier (PCA1) regardless of whether the input voltage is positive or negative.
第２電流についても、第１電流についての上記説明と同様のことが当てはまる。即ち、上述のような構成を有する本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、出力端のグランド（ＰＧＮＤ）側から第２スイッチング素子（ＦＥＴ２）へと流れる電流成分である第２負電流のみならず、第２スイッチング素子（ＦＥＴ２）から出力端のグランド（ＰＧＮＤ）側へと流れる電流成分である第２正電流も正の出力となるように、第２極性制御アンプ（ＰＣＡ２）のゲインの極性を入力電圧の周期に合わせて切り替える。具体的には、入力電圧が正半周であるときにはアンプのゲインを負（−Ｇ）に、入力電圧が負半周であるときにはアンプのゲインを正（＋Ｇ）にする。 The same applies to the second current as described above for the first current. That is, in the bridgeless PFC converter according to the present embodiment having the above-described configuration, for example, the second negative current that is a current component flowing from the ground (PGND) side of the output terminal to the second switching element (FET2). In addition, the gain of the second polarity control amplifier (PCA2) so that the second positive current, which is the current component flowing from the second switching element (FET2) to the ground (PGND) side of the output terminal, also becomes a positive output. Is switched according to the period of the input voltage. Specifically, the gain of the amplifier is negative (−G) when the input voltage is a positive half cycle, and the gain of the amplifier is positive (+ G) when the input voltage is a negative half cycle.
一方、前述のように、突入電流制限手段による突入電流の制限を解除されてＰＦＣ昇圧制御が実行される突入電流制限解除期間においては、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。 On the other hand, as described above, in the inrush current limit release period in which the restriction of the inrush current by the inrush current limiting means is released and the PFC boost control is executed, the second switching element ( The FET 2) is turned off (OFF), and only the first switching element (FET 1) is switched. On the other hand, when the input voltage is a negative half cycle, the first switching element (FET1) is turned off (OFF), and only the second switching element (FET2) is switched.
従って、図４及び図５を参照しながら前述したように、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ１）が常に非導通状態（ＯＦＦ）であり、第２電流は負方向に流れる。一方、入力電圧が負半周である場合は、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）であるときには第２電流は正方向に流れ、第２スイッチング素子（ＦＥＴ２）が非導通状態（ＯＦＦ）であるときには第２電流は流れない。 Therefore, as described above with reference to FIGS. 4 and 5, when the input voltage is a positive half cycle, the second switching element (FET 1) is always in a non-conductive state (OFF), and the second current is in the negative direction. Flowing into. On the other hand, when the input voltage is a negative half cycle, the second current flows in the positive direction when the second switching element (FET2) is in the conductive state (ON), and the second switching element (FET2) is in the nonconductive state (OFF). ), The second current does not flow.
以上のように、入力電圧が正半周であるときには、アンプのゲインは負（−Ｇ）となり、第２電流は負方向に流れる。その結果、第２極性制御アンプ（ＰＣＡ２）からの出力は正となる。一方、入力電圧が負半周であるときには、アンプのゲインは正（＋Ｇ）となり、第２電流は正方向に流れるか又は流れないかの何れかである（負方向には流れない）。その結果、第２極性制御アンプ（ＰＣＡ２）からの出力は正となるか又は０（ゼロ）となる（負にはならない）。このようにして、入力電圧が正半周であるときも、負半周であるときも、第２負電流の大きさに対応する正の信号が第２極性制御アンプ（ＰＣＡ２）から出力される。 As described above, when the input voltage is a positive half circumference, the gain of the amplifier is negative (−G), and the second current flows in the negative direction. As a result, the output from the second polarity control amplifier (PCA2) becomes positive. On the other hand, when the input voltage is a negative half cycle, the gain of the amplifier is positive (+ G), and the second current flows either in the positive direction or does not flow (does not flow in the negative direction). As a result, the output from the second polarity control amplifier (PCA2) becomes positive or 0 (not negative). In this way, a positive signal corresponding to the magnitude of the second negative current is output from the second polarity control amplifier (PCA2) regardless of whether the input voltage is positive or negative.
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。従って、図８に示すような構成もまた、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。 The absolute values (corresponding positive output signals) of the first negative current and the second negative current obtained as described above are sent to, for example, a digital control device such as a microcomputer and the like as described above. Based on the detected phase information, the input voltage is combined (added) in accordance with the timing when the input voltage becomes the positive and negative half cycles, and a correct input current value is derived. At this time, the output signal from the polarity control amplifier sent to the control device is only a positive output signal as described above. Therefore, the configuration as shown in FIG. 8 is also a unipolar type control device (for example, a microcomputer or the like) that executes a process of deriving an input current by adding the absolute values of the first negative current and the second negative current. Suitable for cases.
また、図８に示すような構成においては、上述のように、第１正電流及び第２正電流をも検出することができる。これらの正電流は、上述のように、入力電圧の極性（周期）やそれぞれのスイッチング素子の導通状態に対応して検出されることから、例えば、入力電圧の極性の確認、スイッチング素子の動作の確認等、種々のフェイルセーフに活用することができる。更に、かかる正電流の値と負電流の絶対値との差は、出力端のグランド（ＰＧＮＤ）側から入力端（Ｌ及びＮ）の各々へと戻る電流の値に一致する筈であることから、正電流の値及び負電流の値に基づいて平均電流値の補正を行ったり、正電流の値と負電流の絶対値との差に基づいて漏れ電流を検出して、絶縁抵抗の監視を行ったりすることもできる。 Further, in the configuration as shown in FIG. 8, the first positive current and the second positive current can also be detected as described above. Since these positive currents are detected corresponding to the polarity (period) of the input voltage and the conduction state of each switching element as described above, for example, confirmation of the polarity of the input voltage, operation of the switching element It can be used for various fail safes such as confirmation. Furthermore, the difference between the value of the positive current and the absolute value of the negative current should match the value of the current returning from the ground (PGND) side of the output terminal to each of the input terminals (L and N). The insulation resistance is monitored by correcting the average current value based on the positive current value and the negative current value, or detecting the leakage current based on the difference between the positive current value and the absolute value of the negative current. You can also go.
ところで、上述した幾つかの実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列にそれぞれ接続された第１抵抗素子及び第２抵抗素子の両端における電圧の差に基づいて、それぞれ第１電流及び第２電流を検出し、更には、第１負電流及び第２負電流の絶対値をそれぞれ得ている。しかしながら、ブリッジレスＰＦＣコンバータの損失を抑制する観点からは、これらの抵抗素子の抵抗値はできるだけ小さいことが望ましい。小さい抵抗値を有する抵抗素子を用いて所望の信号強度を得るためには、例えば、抵抗素子の両端における電圧の差に基づく信号を増幅するアンプのゲインを高めることが考えられる。しかしながら、１つのアンプにおいて所望の信号強度を得ることができる程度にまでゲインを高めることには限界がある。そこで、本発明者は、上述したような、差動アンプ及びリミッタを含んでなる構成と、極性制御アンプを含んでなる構成とを、組み合わせて用いることを相当するに至った。 By the way, in the bridgeless PFC converter according to some embodiments described above, the voltage at both ends of the first resistance element and the second resistance element respectively connected in series to the path of the first current and the second current. Based on the difference, the first current and the second current are detected, respectively, and the absolute values of the first negative current and the second negative current are obtained. However, from the viewpoint of suppressing the loss of the bridgeless PFC converter, it is desirable that the resistance values of these resistance elements be as small as possible. In order to obtain a desired signal intensity using a resistance element having a small resistance value, for example, it is conceivable to increase the gain of an amplifier that amplifies a signal based on a voltage difference between both ends of the resistance element. However, there is a limit to increasing the gain to such an extent that a desired signal intensity can be obtained with one amplifier. Therefore, the present inventor has come to correspond to using a combination of the configuration including the differential amplifier and the limiter as described above and the configuration including the polarity control amplifier.
即ち、本発明の第５の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
That is, the fifth embodiment of the present invention
A bridgeless PFC converter according to the second embodiment of the present invention, comprising:
A first differential amplifier for amplifying a signal based on a voltage difference between both ends of the first resistance element, the first resistance element connected in series with the first current path; And a first polarity control amplifier that amplifies the output signal from the first differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the first negative current,
A second differential amplifier that amplifies a signal based on a voltage difference between both ends of the second resistance element, the second resistance element connected in series with the second current path; And a second polarity control amplifier that amplifies the output signal from the second differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the second negative current.
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、前述した本発明の前記第３の実施態様に係るブリッジレスＰＦＣコンバータが備える差動アンプと、前述した本発明の前記第４の実施態様に係るブリッジレスＰＦＣコンバータが備える極性制御アンプとを、直列に配設した構成を有する。従って、個々の構成要素についての詳細な説明は、ここでは割愛するが、上記のように２つのアンプを直列に配設することにより、全体として大きなゲインを達成することができる。その結果、第１抵抗素子及び第２抵抗素子の抵抗値を小さく抑えても、所望の信号強度を得ることができる。即ち、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、損失を小さく抑えつつ、前述した本発明の前記第３又は前記第４の実施態様に係るブリッジレスＰＦＣコンバータによって達成される効果を実現することができる。 As described above, the bridgeless PFC converter according to the present embodiment includes the differential amplifier included in the bridgeless PFC converter according to the third embodiment of the present invention described above, and the fourth embodiment of the present invention described above. A polarity control amplifier included in the bridgeless PFC converter according to the aspect is configured in series. Therefore, although a detailed description of the individual components is omitted here, a large gain can be achieved as a whole by arranging the two amplifiers in series as described above. As a result, a desired signal strength can be obtained even if the resistance values of the first resistance element and the second resistance element are kept small. That is, in the bridgeless PFC converter according to the present embodiment, the effect achieved by the bridgeless PFC converter according to the third or fourth embodiment of the present invention described above is realized while suppressing loss. Can do.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図９は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図９に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列にそれぞれ接続された第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号を増幅する第１差動アンプ（ＯＰＡ１）及び第２差動アンプ（ＯＰＡ２）、これらの差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ（ＰＣＡ１）及び第２極性制御アンプ（ＰＣＡ２）、これらの極性制御アンプからの出力信号に対してリミッタ処理を実施する第１リミッタ（ＬＭＴ１）及び第２リミッタ（ＬＭＴ２）を含んでなる。 Here, an example of a procedure for deriving the input current in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 9 is a schematic circuit diagram showing an example of the configuration of the bridgeless PFC converter according to yet another embodiment of the present invention as described above. As shown in FIG. 9, in the bridgeless PFC converter according to the present embodiment, the first resistance element (RS1) and the second resistance element ( RS2) a first differential amplifier (OPA1) and a second differential amplifier (OPA2) that amplify signals based on the voltage difference between both ends of the first and second amplifiers with the same polarity of the output signals from these differential amplifiers. A polarity control amplifier (PCA1), a second polarity control amplifier (PCA2), and a first limiter (LMT1) and a second limiter (LMT2) that perform limiter processing on the output signals from these polarity control amplifiers. .
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、２種類のアンプ（差動アンプ及び極性制御アンプ）が直列に配設された構成を有する。かかる構成により、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗値を小さく抑えたために抵抗素子から得られる電位差が小さくても、２種類のアンプ（差動アンプ及び極性制御アンプ）によって大きなゲインを得ることができる。結果として、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗による損失を小さく抑えつつ、第１負電流及び第２負電流のそれぞれの絶対値に対応する信号を所望の強度で得ることができる。 As described above, the bridgeless PFC converter according to the present embodiment has a configuration in which two types of amplifiers (differential amplifier and polarity control amplifier) are arranged in series. With this configuration, since the resistance values of the first resistance element (RS1) and the second resistance element (RS2) are kept small, even if the potential difference obtained from the resistance element is small, two types of amplifiers (differential amplifier and polarity control amplifier) ) Can obtain a large gain. As a result, in the bridgeless PFC converter according to the present embodiment, each of the first negative current and the second negative current is suppressed while suppressing the loss due to the resistance of the first resistance element (RS1) and the second resistance element (RS2). A signal corresponding to the absolute value of can be obtained with a desired intensity.
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。従って、図９に示すような構成もまた、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。 The absolute values (corresponding positive output signals) of the first negative current and the second negative current obtained as described above are sent to, for example, a digital control device such as a microcomputer and the like as described above. Based on the detected phase information, the input voltage is combined (added) in accordance with the timing when the input voltage becomes the positive and negative half cycles, and a correct input current value is derived. At this time, the output signal from the polarity control amplifier sent to the control device is only a positive output signal as described above. Therefore, the configuration shown in FIG. 9 is also a unipolar type control device (for example, a microcomputer) that executes a process of deriving an input current by adding the absolute values of the first negative current and the second negative current. Suitable for cases.
また、図９に示すような構成においても、例えば、リミッタより上流にてアンプからの信号を取り出すこと等により、上述のように、第１正電流及び第２正電流をも検出することができる。これらの正電流は、上述のように、入力電圧の極性（周期）やそれぞれのスイッチング素子の導通状態に対応して検出されることから、例えば、入力電圧の極性の確認、スイッチング素子の動作の確認等、種々のフェイルセーフに活用することができる。更に、かかる正電流の値と負電流の絶対値との差は、出力端のグランド（ＰＧＮＤ）側から入力端（Ｌ及びＮ）の各々へと戻る電流の値に一致する筈であることから、正電流の値及び負電流の値に基づいて平均電流値の補正を行ったり、正電流の値と負電流の絶対値との差に基づいて漏れ電流を検出して、絶縁抵抗の監視を行ったりすることもできる。 In the configuration as shown in FIG. 9 as well, the first positive current and the second positive current can be detected as described above, for example, by extracting a signal from the amplifier upstream from the limiter. . Since these positive currents are detected corresponding to the polarity (period) of the input voltage and the conduction state of each switching element as described above, for example, confirmation of the polarity of the input voltage, operation of the switching element It can be used for various fail safes such as confirmation. Furthermore, the difference between the value of the positive current and the absolute value of the negative current should match the value of the current returning from the ground (PGND) side of the output terminal to each of the input terminals (L and N). The insulation resistance is monitored by correcting the average current value based on the positive current value and the negative current value, or detecting the leakage current based on the difference between the positive current value and the absolute value of the negative current. You can also go.
尚、本実施態様に係るブリッジレスＰＦＣコンバータについて上述した説明及び図面においては、抵抗素子から制御装置に向かって、差動アンプ、及び極性制御アンプの順に配設されている実施態様について説明したが、これらの構成要素の配置は必ずしも当該順序に限定されるものではない。即ち、例えば、差動アンプと極性制御アンプとの配置は、図９に示した構成における順序とは逆になっていてもよい。また、図９に示した構成においては、上述のように、極性制御アンプからの出力信号に対してリミッタ処理を実施するリミッタが配設されている。しかしながら、極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。即ち、図９に示した構成において極性制御アンプの出力側に設けられているリミッタは、意図せぬ極性を有する信号が制御回路に入力されるのを防止するための保護回路として配設されているものであり、これらのリミッタは、本実施態様に係るブリッジレスＰＦＣコンバータにおける必須の構成要素ではない。 In the above description and drawings of the bridgeless PFC converter according to this embodiment, the differential amplifier and the polarity control amplifier are arranged in this order from the resistance element toward the control device. The arrangement of these components is not necessarily limited to this order. That is, for example, the arrangement of the differential amplifier and the polarity control amplifier may be reversed from the order in the configuration shown in FIG. Further, in the configuration shown in FIG. 9, as described above, the limiter that performs the limiter process on the output signal from the polarity control amplifier is provided. However, the output signal from the polarity control amplifier is only a positive output signal as described above. That is, the limiter provided on the output side of the polarity control amplifier in the configuration shown in FIG. 9 is provided as a protection circuit for preventing a signal having an unintended polarity from being input to the control circuit. These limiters are not essential components in the bridgeless PFC converter according to the present embodiment.
ところで、上述したように、本発明に係るブリッジレスＰＦＣコンバータにおいて第１負電流及び第２負電流の絶対値に対応する信号を得る手段の構成としては、これらの負電流の流路に介装された一次コイルを有する極性反転トランスを含んでなる構成を挙げることができる。 By the way, as described above, in the bridgeless PFC converter according to the present invention, the means for obtaining signals corresponding to the absolute values of the first negative current and the second negative current is provided in the flow path of these negative currents. The structure which comprises the polarity reversal transformer which has the made primary coil can be mentioned.
従って、本発明の第６の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス、当該第１極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス、当該第２極性反転トランスが有する二次コイルに対して直列に接続された第２トランス整流素子を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
Accordingly, the sixth embodiment of the present invention provides:
A bridgeless PFC converter according to the second embodiment of the present invention, comprising:
The first current detection means is connected in series to a first polarity reversing transformer having a primary coil connected in series to the path of the first current, and to a secondary coil included in the first polarity reversing transformer. A first transformer rectifying element, thereby obtaining a signal corresponding to the absolute value of the first negative current,
The second current detecting means is connected in series to a second polarity inverting transformer having a primary coil connected in series to the path of the second current, and a secondary coil included in the second polarity inverting transformer. A second transformer rectifying element, thereby obtaining a signal corresponding to the absolute value of the second negative current,
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス、当該第１極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなる。これにより、第１極性反転トランスにおいて、一次コイルに流れる第１電流の方向及び大きさに対応した誘導電流が二次コイルに誘起される。しかしながら、上記のように、二次コイルには第１トランス整流素子が直列に接続されている。当該整流素子により、第１負電流によって誘起される誘導電流のみが流れるように誘導電流を半波整流することにより、第１負電流の絶対値に対応する信号を得ることができる。 As described above, in the bridgeless PFC converter according to the present embodiment, the first current detection unit includes a first polarity inversion transformer having a primary coil connected in series to the path of the first current, The first polarity inverting transformer includes a first transformer rectifier connected in series to a secondary coil included in the first polarity inverting transformer. Thereby, in the first polarity inversion transformer, an induced current corresponding to the direction and magnitude of the first current flowing in the primary coil is induced in the secondary coil. However, as described above, the first transformer rectifier is connected in series to the secondary coil. A signal corresponding to the absolute value of the first negative current can be obtained by half-wave rectifying the induced current so that only the induced current induced by the first negative current flows by the rectifying element.
同様に、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス、当該第２極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなる。これにより、第２極性反転トランスにおいて、一次コイルに流れる第２電流の方向及び大きさに対応した誘導電流が二次コイルに誘起される。しかしながら、上記のように、二次コイルには第２トランス整流素子が直列に接続されている。当該整流素子により、第２負電流によって誘起される誘導電流のみが流れるように誘導電流を半波整流することにより、第２負電流の絶対値に対応する信号を得ることができる。 Similarly, in the bridgeless PFC converter according to the present embodiment, the second current detecting unit includes a second polarity inverting transformer having a primary coil connected in series to the path of the second current, It comprises a first transformer rectifier connected in series to a secondary coil of the polarity reversing transformer. Thereby, in the second polarity reversing transformer, an induced current corresponding to the direction and magnitude of the second current flowing in the primary coil is induced in the secondary coil. However, as described above, the second transformer rectifying element is connected in series to the secondary coil. A signal corresponding to the absolute value of the second negative current can be obtained by half-wave rectifying the induced current so that only the induced current induced by the second negative current flows by the rectifying element.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図１０は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１０に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス（ＰＩＴ１）及び第２極性反転トランス（ＰＩＴ２）、及びこれらの極性反転トランスが有する二次コイルのそれぞれに対して直列に接続された第１トランス整流素子（ＴＤ１）及び第２トランス整流素子（ＴＤ２）を含む構成が採用されている。 Here, an example of a procedure for deriving the input current in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 10 is a schematic circuit diagram showing an example of the configuration of the bridgeless PFC converter according to still another embodiment of the present invention, as described above. As shown in FIG. 10, in the bridgeless PFC converter according to the present embodiment, the first polarity inversion transformer (PIT1) having the primary coil connected in series to the path of the first current and the second current, and the first A configuration including a two-polarity inverting transformer (PIT2) and a first transformer rectifying element (TD1) and a second transformer rectifying element (TD2) connected in series to each of the secondary coils included in these polarity inverting transformers. It has been adopted.
より詳しくは、図１０に示す実施態様に係るブリッジレスＰＦＣコンバータにおいて、１対の出力端のグランド（ＰＧＮＤ）側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段は、第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス（ＰＩＴ１）を含んでなる。当該第１極性反転トランス（ＰＩＴ１）は、一次コイルに流れる第１電流の方向とは逆の方向の誘導電流が二次コイルに誘起されるように構成されている。従って、当該第１極性反転トランス（ＰＩＴ１）においては、第１負電流が流れた場合に正の信号を出力する。更に、当該第１電流検出手段は、第１極性反転トランス（ＰＩＴ１）の二次コイルに対して直列に接続された第１トランス整流素子（ＴＤ１）を含んでなる。当該第１トランス整流素子（ＴＤ１）は、第１負電流によって誘起される（正の）誘導電流のみが流れるように誘導電流を半波整流する。これにより、当該第１電流検出手段は、第１負電流の絶対値に対応する信号を得ることができる。 More specifically, in the bridgeless PFC converter according to the embodiment shown in FIG. 10, a first current that is a current flowing between the ground (PGND) side of the pair of output terminals and the first switching element (FET1) is detected. The first current detecting means includes a first polarity inversion transformer (PIT1) having a primary coil connected in series with the first current path. The first polarity inversion transformer (PIT1) is configured such that an induced current in a direction opposite to the direction of the first current flowing in the primary coil is induced in the secondary coil. Accordingly, the first polarity inverting transformer (PIT1) outputs a positive signal when the first negative current flows. Further, the first current detection means includes a first transformer rectifier element (TD1) connected in series to the secondary coil of the first polarity inversion transformer (PIT1). The first transformer rectifier element (TD1) rectifies the induced current half-wave so that only a (positive) induced current induced by the first negative current flows. Thereby, the said 1st electric current detection means can obtain the signal corresponding to the absolute value of a 1st negative current.
同様に、図１０に示す実施態様に係るブリッジレスＰＦＣコンバータにおいて、１対の出力端のグランド（ＰＧＮＤ）側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段は、第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス（ＰＩＴ２）を含んでなる。当該第２極性反転トランス（ＰＩＴ２）は、一次コイルに流れる第２電流の方向とは逆の方向の誘導電流が二次コイルに誘起されるように構成されている。従って、当該第２極性反転トランス（ＰＩＴ２）においては、第２負電流が流れた場合に正の信号を出力する。更に、当該第２電流検出手段は、第２極性反転トランス（ＰＩＴ２）の二次コイルに対して直列に接続された第２トランス整流素子（ＴＤ２）を含んでなる。当該第２トランス整流素子（ＴＤ２）は、第２負電流によって誘起される（正の）誘導電流のみが流れるように誘導電流を半波整流する。これにより、当該第２電流検出手段は、第２負電流の絶対値に対応する信号を得ることができる。 Similarly, in the bridgeless PFC converter according to the embodiment shown in FIG. 10, a second current that is a current flowing between the ground (PGND) side of the pair of output terminals and the second switching element (FET2) is detected. The second current detecting means includes a second polarity inverting transformer (PIT2) having a primary coil connected in series with the path of the second current. The second polarity inverting transformer (PIT2) is configured such that an induced current in a direction opposite to the direction of the second current flowing in the primary coil is induced in the secondary coil. Therefore, the second polarity inverting transformer (PIT2) outputs a positive signal when the second negative current flows. Further, the second current detection means includes a second transformer rectifier element (TD2) connected in series to the secondary coil of the second polarity inversion transformer (PIT2). The second transformer rectifier element (TD2) rectifies the induced current half-wave so that only a (positive) induced current induced by the second negative current flows. Thus, the second current detection unit can obtain a signal corresponding to the absolute value of the second negative current.
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性反転トランスからの出力信号は、上述のように、正の出力信号のみとなるように、トランス整流素子によって整流される。従って、図１０に示すような構成は、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。 The absolute values (corresponding positive output signals) of the first negative current and the second negative current obtained as described above are sent to, for example, a digital control device such as a microcomputer and the like as described above. Based on the detected phase information, the input voltage is combined (added) in accordance with the timing when the input voltage becomes the positive and negative half cycles, and a correct input current value is derived. At this time, as described above, the output signal from the polarity inversion transformer sent to the control device is rectified by the transformer rectifier so that only the positive output signal is obtained. Therefore, in the configuration as shown in FIG. 10, the control device (for example, a microcomputer or the like) that executes the process of deriving the input current by adding the absolute values of the first negative current and the second negative current is a unipolar type. Suitable for
ところで、前述したように、本発明の上述の幾つかの実施態様を含む種々の実施態様に係るブリッジレスＰＦＣコンバータにおいては、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において第１電流及び第２電流を検出し、斯くして検出された第１電流及び第２電流から入力電流を導き出す。この際、正しい入力電流を導き出すには、第１電流及び第２電流を、入力される交流電力の位相に応じた適切なタイミングで合成する必要がある。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流検出手段及び第２電流検出手段によって検出された第１電流及び第２電流から入力電流を導き出すのに先だって、入力される交流電力の位相情報を検出する必要がある。 By the way, as described above, in the bridgeless PFC converter according to various embodiments including the above-described several embodiments of the present invention, between the ground side of the output end and the first switching element and the ground of the output end. A first current and a second current are respectively detected between the first switching element and the second switching element, and an input current is derived from the first current and the second current thus detected. At this time, in order to derive a correct input current, it is necessary to combine the first current and the second current at an appropriate timing according to the phase of the input AC power. Therefore, in the bridgeless PFC converter according to this embodiment, the AC power input before the input current is derived from the first current and the second current detected by the first current detection means and the second current detection means. It is necessary to detect the phase information.
尚、上記位相情報としては、例えば、少なくとも入力される交流電力の電圧に基づいて検出される、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報（例えば、周波数、位相等）が挙げられる。前述のように、かかる位相情報を検出する具体的な方法の一例としては、例えば、入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、入力電力についての位相情報を検出する方法を挙げることができる。 The phase information includes, for example, phase information (for example, including each timing at which the AC power input to the input terminal becomes a positive half cycle and a negative half cycle, which is detected based on the voltage of the input AC power. , Frequency, phase, etc.). As described above, as an example of a specific method for detecting such phase information, for example, phase information about input power is detected based on the timing of the zero-cross point of the input voltage detected by the input voltage detection means. A method can be mentioned.
従って、本発明の第７の実施態様は、
本発明の前記第１乃至前記第６の実施態様の何れか１つに係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータである。
Accordingly, the seventh embodiment of the present invention provides:
A bridgeless PFC converter according to any one of the first to sixth embodiments of the present invention,
In the inrush current limiting execution period in which the inrush current limiting means is implemented by the inrush current limiting means, both the first switching element and the second switching element are made non-conductive and the input detected by the input voltage detecting means Detecting the phase information based on the timing of the zero cross point of the voltage;
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、前記位相情報を検出する。このように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、突入電流制限実施期間において、第１スイッチング素子及び第２スイッチング素子の両方が非導通状態となる。従って、当該期間中は、第１整流素子、第２整流素子、第１寄生ダイオード、及び第２寄生ダイオードによって全波整流ブリッジ回路が形成された状態となるので、本実施態様に係るブリッジレスＰＦＣコンバータは、単なる全波整流装置として機能することとなる。 As described above, in the bridgeless PFC converter according to the present embodiment, in the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means, the first switching element and the second switching element are Both are made non-conductive, and the phase information is detected based on the timing of the zero cross point of the input voltage detected by the input voltage detecting means. Thus, in the bridgeless PFC converter according to the present embodiment, both the first switching element and the second switching element are in a non-conductive state during the inrush current limiting execution period. Accordingly, during this period, the full-wave rectifier bridge circuit is formed by the first rectifier element, the second rectifier element, the first parasitic diode, and the second parasitic diode, and thus the bridgeless PFC according to the present embodiment. The converter functions as a simple full wave rectifier.
上記期間中に、入力端に入力される交流電力の電圧を、前述した入力電圧検出手段によって検出する。尚、入力電圧検出手段は、１対の入力端に入力される交流電力の電圧である入力電圧を検出することができる限り、如何なる構成を有するものであってもよい。かかる入力電圧検出手段の一例としては、例えば、１対の入力端に対して並列に接続された分配抵抗を用いて分配電圧を測定するタイプのものを挙げることができる。 During the period, the voltage of the AC power input to the input terminal is detected by the input voltage detecting means described above. The input voltage detection means may have any configuration as long as it can detect the input voltage that is the voltage of the AC power input to the pair of input terminals. As an example of such an input voltage detection means, for example, a type that measures a distribution voltage using a distribution resistor connected in parallel to a pair of input terminals can be cited.
また、上記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段については、例えば、１対の入力端の各々に入力される交流電圧を半波整流して得られる結果を（例えば、アナログ回路等を用いてアナログ的に）合成した後に電圧値を検出してもよく、あるいは１対の入力端の各々に入力される交流電圧を半波整流して得られる結果の電圧値を検出した後に、それぞれの電圧値の検出結果を（例えば、マイコン等の制御装置を用いてデジタル的に）合成してもよい。 For the input voltage detection means for detecting the input voltage that is the voltage of the AC power input to the pair of input terminals, for example, the AC voltage input to each of the pair of input terminals is half-wave rectified. The voltage value may be detected after synthesizing the results obtained (for example, using an analog circuit or the like), or the AC voltage input to each of the pair of input terminals may be half-wave rectified After detecting the resulting voltage values, the detection results of the respective voltage values may be combined (for example, digitally using a control device such as a microcomputer).
ところで、入力電圧検出手段によって検出された入力電圧に基づいて位相情報を検出する方法としては、種々の方法を採用することができる。前述のように、かかる位相情報を検出する具体的な方法の一例としては、例えば、入力電圧検出手段によって検出される入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点及び別途検出される入力電流の推移に基づいて、入力電力についての位相情報を検出する方法を挙げることができる。 By the way, as a method of detecting phase information based on the input voltage detected by the input voltage detecting means, various methods can be adopted. As described above, as an example of a specific method for detecting such phase information, for example, the zero-cross point of the input voltage specified from the value after the full-wave rectification of the input voltage detected by the input voltage detecting means and separately A method for detecting phase information about input power based on the transition of the detected input current can be mentioned.
即ち、本発明の第８の実施態様は、
本発明の前記第７の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミング、前記第１電流検出手段によって検出される前記第１電流の推移、及び前記第２電流検出手段によって検出される前記第２電流の推移に基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータである。
That is, the eighth embodiment of the present invention is
A bridgeless PFC converter according to the seventh embodiment of the present invention, comprising:
In the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means, the zero crossing point of the input voltage detected by the input voltage detecting means is the total of the input voltages detected by the input voltage detecting means. Based on the value after wave rectification,
Based on the timing of the identified zero cross point, the transition of the first current detected by the first current detection means, and the transition of the second current detected by the second current detection means, the phase information Detect
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、前記特定されたゼロクロス点のタイミング、前記第１電流検出手段によって検出される前記第１電流の推移、及び前記第２電流検出手段によって検出される前記第２電流の推移に基づいて、前記位相情報を検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出することができる。 As described above, in the bridgeless PFC converter according to the present embodiment, the input voltage detected by the input voltage detection unit in the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting unit. A zero-cross point is specified based on a value after full-wave rectification of the input voltage detected by the input voltage detection unit, and the timing of the specified zero-cross point is detected by the first current detection unit. The phase information is detected based on a current transition and a transition of the second current detected by the second current detecting means. Thereby, in the bridgeless PFC converter according to the present embodiment, it is possible to detect the phase information including the respective timings at which the AC power input to the input terminal becomes the positive half circumference and the negative half circumference.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１１は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧が正半周である場合（ａ）及び入力電圧が負半周である場合（ｂ）における、入力電流の流れを表す模式的な回路図である。前述のように、突入電流制限実施期間においては、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）は両方とも非導通状態とされる。その結果、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）及び第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）と第１整流素子（Ｄ１）及び第２整流素子（Ｄ２）とは、所謂「単相ブリッジ形全波整流回路」を構成する。即ち、突入電流制限実施期間においては、本実施態様に係るブリッジレスＰＦＣコンバータは、昇圧動作は行わず、単なる全波整流動作を行う。 Here, an example of a phase information detection procedure in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. As described above, FIG. 11 shows a bridgeless PFC converter according to one embodiment of the present invention, in which the input voltage is a positive half cycle (a) and the input voltage is a negative half cycle during the inrush current limiting period. It is a typical circuit diagram showing the flow of input current in a case (b). As described above, in the inrush current limiting implementation period, both the first switching element (FET1) and the second switching element (FET2) are in a non-conductive state. As a result, the first parasitic diode (D7) included in the first switching element (FET1), the second parasitic diode (D8) included in the second switching element (FET2), the first rectifying element (D1), and the second rectifying element ( D2) constitutes a so-called “single phase bridge type full wave rectifier circuit”. In other words, during the inrush current limit implementation period, the bridgeless PFC converter according to the present embodiment performs a simple full-wave rectification operation without performing a boost operation.
より詳しくは、突入電流制限実施期間において、入力電圧が正半周である場合は、図１１（ａ）に示すように、正半周にある入力電流（Ｉａｃ＋）は、第１昇圧用コイル（Ｌ１）、第１整流素子（Ｄ１）、負荷（ＲＬ）、第２電流センサ（ＲＳ２）、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）、第２昇圧用コイル（Ｌ２）の順に流れる。一方、、入力電圧が負半周である場合は、図１１（ｂ）に示すように、負半周にある入力電流（Ｉａｃ−）は、第２昇圧用コイル（Ｌ２）、第２整流素子（Ｄ２）、負荷（ＲＬ）、第１電流センサ（ＲＳ１）、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）、第１昇圧用コイル（Ｌ１）の順に流れる。 More specifically, when the input voltage is a positive half turn during the inrush current limiting period, as shown in FIG. 11A, the input current (Iac +) in the positive half turn is the first boost coil (L1). The first rectifier element (D1), the load (RL), the second current sensor (RS2), the second parasitic diode (D8) included in the second switching element (FET2), and the second boosting coil (L2) flow in this order. . On the other hand, when the input voltage is a negative half circuit, as shown in FIG. 11B, the input current (Iac−) in the negative half circuit is generated by the second boosting coil (L2) and the second rectifying element (D2). ), A load (RL), a first current sensor (RS1), a first parasitic diode (D7) included in the first switching element (FET1), and a first boosting coil (L1).
上記のように、突入電流制限実施期間において、入力電圧が正半周である場合は、第１電流センサ（ＲＳ１）に流れる電流は０（ゼロ）となり、第２電流センサ（ＲＳ２）に流れる電流は負電流となる。一方、突入電流制限実施期間において、入力電圧が負半周である場合は、第１電流センサ（ＲＳ１）に流れる電流は負電流となり、第２電流センサ（ＲＳ２）に流れる電流は０（ゼロ）となる。即ち、例えば、第１電流センサ（ＲＳ１）又は第２電流センサ（ＲＳ２）の何れに負電流が流れるかによって、入力電圧が負半周であるか又は正半周であるか（入力電圧の極性）を検出することができる。 As described above, in the inrush current limit implementation period, when the input voltage is a positive half circle, the current flowing through the first current sensor (RS1) is 0 (zero), and the current flowing through the second current sensor (RS2) is Negative current. On the other hand, when the input voltage is a negative half cycle in the inrush current limit implementation period, the current flowing through the first current sensor (RS1) is a negative current, and the current flowing through the second current sensor (RS2) is 0 (zero). Become. That is, for example, depending on whether the negative current flows through the first current sensor (RS1) or the second current sensor (RS2), whether the input voltage is a negative half or a positive half (the polarity of the input voltage). Can be detected.
尚、図１１に示す実施態様に係るブリッジレスＰＦＣコンバータにおいても、例えば、ノイズ抑制等を目的として、１対の出力端のグランド（ＰＧＮＤ）側と入力端（Ｌ及びＮ）の各々との間に整流素子（Ｄ５及びＤ６）が接続されているが、かかる構成は必須の要件ではない。また、図１１に示すように、出力端のグランド（ＰＧＮＤ）側から入力端のＮ側及びＬ側に戻る電流の一部が、それぞれ整流素子（Ｄ５）及び整流素子（Ｄ６）に流れるが、例えば、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）及び第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）よりも大きくしたり、又は第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）のインダクタンスを小さくしたりすることにより、これらの整流素子（Ｄ５及びＤ６）の順電圧を低減することができる。あるいは、入力電圧の極性を別途検出することができる場合は、入力電圧が正半周であるときには第２スイッチング素子（ＦＥＴ２）を導通状態（ＯＮ）とし、入力電圧が負半周であるときには第１スイッチング素子（ＦＥＴ１）を導通状態（ＯＮ）とするように制御することにより、整流素子（Ｄ５及びＤ６）の順電圧を低減することもできる。 In the bridgeless PFC converter according to the embodiment shown in FIG. 11, for example, between the ground (PGND) side of the pair of output ends and each of the input ends (L and N) for the purpose of noise suppression or the like. Although the rectifying elements (D5 and D6) are connected to each other, such a configuration is not an essential requirement. Further, as shown in FIG. 11, a part of the current returning from the ground (PGND) side of the output terminal to the N side and the L side of the input terminal flows to the rectifying element (D5) and the rectifying element (D6), respectively. For example, the second parasitic diode (D8) included in the second switching element (FET2) and the first parasitic diode (D7) included in the first switching element (FET1) or larger than the first parasitic coil (L1). The forward voltage of these rectifying elements (D5 and D6) can be reduced by reducing the inductance of the second boosting coil (L2). Alternatively, when the polarity of the input voltage can be separately detected, the second switching element (FET2) is turned on (ON) when the input voltage is a positive half cycle, and the first switching is performed when the input voltage is a negative half cycle. The forward voltage of the rectifying elements (D5 and D6) can also be reduced by controlling the element (FET1) to be in the conductive state (ON).
一方、入力電圧については、前述のように、入力電圧検出手段によって検出することができる。この際、入力電圧検出手段によって検出される入力電圧は、例えば、図７乃至１０に示す回路図のように、全波整流後の値に基づいて特定することができる。具体的には、これらの回路図によって表されるブリッジレスＰＦＣコンバータにおいては、１対の入力端（Ｎ及びＬ）の各々に接続された整流素子（それぞれ、Ｄ３及びＤ４）を介して入力電圧が検出される。尚、個々の整流素子（Ｄ３及びＤ４）は、入力端（Ｎ及びＬ）の各々における正電流のみが流れる方向に接続される。そして、個々の整流素子（Ｄ３及びＤ４）の入力端とは反対側の端子が接続され、当該接続部位とグランド（ＰＧＮＤ）側との間に分配抵抗が接続される。当該分配抵抗を用いて分配電圧を測定することにより、全波整流後の入力電圧を特定することができる。しかしながら、全波整流後の値に基づいて特定される入力電圧については、当然のことながら、ゼロクロス点を特定することはできるものの、極性（正半周であるか又は負半周であるか）を特定することはできない。 On the other hand, the input voltage can be detected by the input voltage detection means as described above. At this time, the input voltage detected by the input voltage detecting means can be specified based on the value after full-wave rectification as shown in the circuit diagrams of FIGS. Specifically, in the bridgeless PFC converter represented by these circuit diagrams, an input voltage is connected via a rectifier element (D3 and D4, respectively) connected to each of a pair of input terminals (N and L). Is detected. The individual rectifying elements (D3 and D4) are connected in a direction in which only a positive current flows at each of the input ends (N and L). And the terminal on the opposite side to the input end of each rectifier element (D3 and D4) is connected, and a distribution resistor is connected between the said connection part and the ground (PGND) side. By measuring the distribution voltage using the distribution resistor, it is possible to specify the input voltage after full-wave rectification. However, for the input voltage specified based on the value after full-wave rectification, the zero-cross point can be specified as a matter of course, but the polarity (whether it is positive or negative) is specified. I can't do it.
ところが、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述のように、第１電流センサ（ＲＳ１）又は第２電流センサ（ＲＳ２）の何れに負電流が流れるかによって、入力電圧が負半周であるか又は正半周であるか（入力電圧の極性）を検出することができる。従って、入力電圧検出手段によって検出される入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点と、第１電流センサ（ＲＳ１）又は第２電流センサ（ＲＳ２）の何れに負電流が流れるかに応じて検出される入力電圧の極性と、に基づいて、入力電力についての位相情報を検出することができる。 However, in the bridgeless PFC converter according to the present embodiment, as described above, the input voltage is a negative half circuit depending on whether the first current sensor (RS1) or the second current sensor (RS2) flows. It is possible to detect whether there is a positive or negative half (input voltage polarity). Therefore, the zero cross point of the input voltage specified from the value after the full-wave rectification of the input voltage detected by the input voltage detecting means, and the negative current in either the first current sensor (RS1) or the second current sensor (RS2) The phase information about the input power can be detected based on the polarity of the input voltage detected according to whether the current flows.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１２は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧の全波整流後の値から入力電圧のゼロクロス点を特定し且つ第１負電流及び第２負電流から入力電圧の極性を検出して、入力電力についての位相情報を表すフラグを導き出す手順を表すタイミング・チャートである。図１２に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電圧は、最上段に示されている交流入力電圧（Ｖａｃ）によって表されている。 Here, an example of a phase information detection procedure in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. As described above, FIG. 12 shows the bridgeless PFC converter according to one embodiment of the present invention, in which the zero cross point of the input voltage is specified from the value after full-wave rectification of the input voltage during the inrush current limiting period. And it is a timing chart showing the procedure which detects the polarity of input voltage from the 1st negative current and the 2nd negative current, and derives the flag showing the phase information about input power. As shown in FIG. 12, the input voltage input to the input terminal of the bridgeless PFC converter according to the present embodiment is represented by the AC input voltage (Vac) shown in the uppermost stage.
かかる入力電圧は、上述のように全波整流されて、上から２段目に示されている入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）として検出され、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）から、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）が生成される。当該フラグ（Ｖａｃｚｅｒｏｆｇ）は、例えば、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を制御装置（例えば、マイコン等）に取り込んでデジタル化し、例えば、フラグを生成するアプリケーション等のソフトウェアを用いて生成することができる。尚、本実施例に係るブリッジレスＰＦＣコンバータにおいては、当該フラグ（Ｖａｃｚｅｒｏｆｇ）は、入力電圧のゼロクロス点において所定の高電圧値まで上昇し（立ち）、入力電力の周期に対して十分に短い所定の期間が経過すると所定の低電圧値まで低下する（下りる）ように生成される。 The input voltage is full-wave rectified as described above, detected as the absolute value (Vacabs) of the input voltage (Vac) shown in the second stage from the top, and the absolute value (Vacabs) of the input voltage (Vac). ), A flag (Vaczerofg) corresponding to the zero cross point of the input voltage is generated. The flag (Vaczerofg) is generated using, for example, software such as an application for generating a flag by taking the absolute value (Vacabs) of the input voltage (Vac) into a control device (for example, a microcomputer) and digitizing it. be able to. In the bridgeless PFC converter according to the present embodiment, the flag (Vaczerofg) rises (rises) to a predetermined high voltage value at the zero cross point of the input voltage, and is a predetermined value that is sufficiently short with respect to the cycle of the input power. When the period elapses, it is generated so as to drop (fall) to a predetermined low voltage value.
一方、上述のように、突入電流制限実施期間において、入力電圧が正半周である場合は、第１電流センサ（ＲＳ１）に流れる第１電流（Ｉｒｓ１）は０（ゼロ）、第２電流センサ（ＲＳ２）に流れる第２電流（Ｉｒｓ２）は負電流となり、入力電圧が負半周である場合は、第１電流センサ（ＲＳ１）に流れる第１電流（Ｉｒｓ１）は負電流、第２電流センサ（ＲＳ２）に流れる第２電流は（Ｉｒｓ２）０（ゼロ）となる。本実施例に係るブリッジレスＰＦＣコンバータにおいては、第１電流（Ｉｒｓ１）及び第２電流（Ｉｒｓ２）は何れも絶対値（Ｉａｂｓ１及びＩａｂｓ２）として検出される。 On the other hand, as described above, in the inrush current limit implementation period, when the input voltage is a positive half circle, the first current (Irs1) flowing through the first current sensor (RS1) is 0 (zero), and the second current sensor ( The second current (Irs2) flowing through RS2) is a negative current. When the input voltage is a negative half cycle, the first current (Irs1) flowing through the first current sensor (RS1) is a negative current, and the second current sensor (RS2). ) Is (Irs2) 0 (zero). In the bridgeless PFC converter according to the present embodiment, the first current (Irs1) and the second current (Irs2) are both detected as absolute values (Iabs1 and Iabs2).
そこで、本実施例に係るブリッジレスＰＦＣコンバータにおいては、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）及び第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）の各々についての検出フラグを生成し、これらの検出フラグと入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）とを組み合わせて、入力電圧の極性に対応するフラグ（Ｖａｃｏｎｆｇ）を生成する。先ず、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）及び第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）の各々についての検出フラグを生成する。尚、以下の説明においては、入力電圧は正半周から検出されたものとして説明する。 Therefore, in the bridgeless PFC converter according to the present embodiment, detection flags are generated for each of the absolute value (Iabs2) of the second current (Irs2) and the absolute value (Iabs1) of the first current (Irs1). Are combined with a flag (Vaczerofg) corresponding to the zero-cross point of the input voltage to generate a flag (Vaconfg) corresponding to the polarity of the input voltage. First, a detection flag is generated for each of the absolute value (Iabs2) of the second current (Irs2) and the absolute value (Iabs1) of the first current (Irs1). In the following description, it is assumed that the input voltage is detected from the positive half circumference.
先ず、第２電流（Ｉｒｓ２）及び第１電流（Ｉｒｓ１）の各々について、流れていることを検出する際の閾値（Ｉｒｅｆ２及びＩｒｅｆ１）をそれぞれ設定する。上述のように、ここでの説明においては、入力電圧は正半周から検出されたものとするので、最初の半周においては、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）が上昇し、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）は０（ゼロ）のままである。やがて、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）が閾値（Ｉｒｅｆ２）に到達するので、第２電流（Ｉｒｓ２）が検出されたことを示す検出フラグ（Ｉａｂｓ２ｆｇ）が立つ。 First, for each of the second current (Irs2) and the first current (Irs1), thresholds (Iref2 and Iref1) for detecting the flow are set. As described above, in the description here, it is assumed that the input voltage is detected from the positive half circle. Therefore, in the first half circle, the absolute value (Iabs2) of the second current (Irs2) increases, The absolute value (Iabs1) of the current (Irs1) remains 0 (zero). Eventually, since the absolute value (Iabs2) of the second current (Irs2) reaches the threshold value (Iref2), a detection flag (Iabs2fg) indicating that the second current (Irs2) has been detected is set.
その後、時間の経過と共に、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）はピーク値まで上昇した後、下降に転じ、入力電圧が（原点より後の期間における）１つ目のゼロクロス点に到達すると、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）が立つ。この時点では、上記のように第２電流（Ｉｒｓ２）が検出されたことを示す検出フラグ（Ｉａｂｓ２ｆｇ）は立っており、第１電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）は立っていない。このことから、制御装置（例えば、マイコン等）は、当該１つ目のゼロクロス点の直前の半周においては、第２電流（Ｉｒｓ２）（第２負電流）は流れており、第１電流（Ｉｒｓ１）（第１負電流）は流れていなかったこと（即ち、正半周であったこと）を検出することができる。 Thereafter, as time passes, the absolute value (Iabs2) of the second current (Irs2) rises to the peak value and then turns down, and the input voltage reaches the first zero cross point (in a period after the origin). Then, a flag (Vaczerofg) corresponding to the zero cross point of the input voltage is set. At this time, the detection flag (Iabs2fg) indicating that the second current (Irs2) has been detected is set as described above, and the detection flag (Iabs1fg) indicating that the first current (Irs1) has been detected is set. I'm not standing. Therefore, in the control device (for example, a microcomputer), the second current (Irs2) (second negative current) flows in the half circumference immediately before the first zero cross point, and the first current (Irs1). ) (First negative current) could not be detected (that is, it was a positive half circumference).
斯くして、入力電圧は次の半周（負半周）に入る。負半周においては、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）が上昇し、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）は０（ゼロ）のままである。やがて、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）が閾値（Ｉｒｅｆ１）に到達するので、第１電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）が立つ。 Thus, the input voltage enters the next half cycle (negative half cycle). In the negative half cycle, the absolute value (Iabs1) of the first current (Irs1) increases, and the absolute value (Iabs2) of the second current (Irs2) remains 0 (zero). Eventually, since the absolute value (Iabs1) of the first current (Irs1) reaches the threshold value (Iref1), a detection flag (Iabs1fg) indicating that the first current (Irs1) has been detected is set.
ところで、上述のように、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）は、入力電圧のゼロクロス点において立ち、入力電力の周期に対して十分に短い所定の期間が経過すると下りる。従って、上述の１つ目のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）も、当該所定の期間が経過すると下りる。この際、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）は０（ゼロ）であるので、上述の正半周において立った第２電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）が下りる。 By the way, as described above, the flag (Vaczerofg) corresponding to the zero cross point of the input voltage rises at the zero cross point of the input voltage and goes down when a predetermined period sufficiently short with respect to the cycle of the input power elapses. Accordingly, the flag (Vaczerofg) corresponding to the first zero-cross point described above is also lowered when the predetermined period has elapsed. At this time, since the absolute value (Iabs2) of the second current (Irs2) is 0 (zero), the detection flag (Iabs1fg) indicating that the second current (Irs1) standing in the positive half-circle is detected. Go down.
その後、時間の経過と共に、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）はピーク値まで上昇した後、下降に転じ、入力電圧が（原点より後の期間における）２つ目のゼロクロス点に到達すると、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）が再び立つ。この時点では、上記のように第１電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）は立っており、第２電流（Ｉｒｓ２）が検出されたことを示す検出フラグ（Ｉａｂｓ２ｆｇ）は立っていない。このことから、制御装置（例えば、マイコン等）は、当該２つ目のゼロクロス点の直前の半周においては、第１電流（Ｉｒｓ１）（第１負電流）は流れており、第２電流（Ｉｒｓ２）（第２負電流）は流れていなかったこと（即ち、負半周であったこと）を検出することができる。 After that, with the passage of time, the absolute value (Iabs1) of the first current (Irs1) rises to the peak value and then falls, and the input voltage reaches the second zero cross point (in a period after the origin). Then, the flag (Vaczerofg) corresponding to the zero cross point of the input voltage is set again. At this time, the detection flag (Iabs1fg) indicating that the first current (Irs1) has been detected is set as described above, and the detection flag (Iabs2fg) indicating that the second current (Irs2) has been detected is I'm not standing. Therefore, in the control device (for example, a microcomputer), the first current (Irs1) (first negative current) flows and the second current (Irs2) flows in the half circumference immediately before the second zero-cross point. ) (Second negative current) could not be detected (that is, it was a negative half circumference).
（原点より後の期間における）３つ目のゼロクロス点以降についても、上記と同様の手順を、極性を反転させながら繰り返すことにより、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成することができる。尚、図１２においては、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）は、正半周の場合に立ち（Ｈ）、負半周の時に下りる（Ｌ）ように生成されている。このようにして、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、入力電圧検出手段によって検出される入力電圧のゼロクロス点を、入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、特定されたゼロクロス点のタイミング、第１電流検出手段によって検出される第１電流の推移、及び第２電流検出手段によって検出される第２電流の推移に基づいて、位相情報を検出することができる。 Even after the third zero cross point (in a period after the origin), an input voltage polarity flag (Vacpnfg) can be generated by repeating the same procedure as described above while inverting the polarity. In FIG. 12, the polarity flag (Vacpnfg) of the input voltage is generated so as to rise (H) in the case of the positive half circle and to fall (L) in the case of the negative half circle. Thus, in the bridgeless PFC converter according to the present embodiment, the zero cross point of the input voltage detected by the input voltage detecting means during the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means. Is determined based on the value after full-wave rectification of the input voltage detected by the input voltage detection means, the timing of the specified zero cross point, the transition of the first current detected by the first current detection means, and the first The phase information can be detected based on the transition of the second current detected by the two current detection means.
ところで、入力電圧検出手段によって検出された入力電圧に基づいて位相情報を検出する方法としては、種々の方法を採用することができる。前述のように、かかる位相情報を検出する具体的な方法の一例としては、例えば、入力電圧検出手段によって検出される１対の入力端のそれぞれにおける入力電圧の半波整流後の値に基づいて入力電力についての位相情報を検出する方法を挙げることができる。 By the way, as a method of detecting phase information based on the input voltage detected by the input voltage detecting means, various methods can be adopted. As described above, as an example of a specific method for detecting such phase information, for example, based on the value after half-wave rectification of the input voltage at each of the pair of input terminals detected by the input voltage detection means. A method for detecting phase information about input power can be mentioned.
即ち、本発明の第９の実施態様は、
本発明の前記第７の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の半波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータである。
That is, the ninth embodiment of the present invention
A bridgeless PFC converter according to the seventh embodiment of the present invention, comprising:
In the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means, the zero cross point of the input voltage detected by the input voltage detecting means is a half of the input voltage detected by the input voltage detecting means. Based on the value after wave rectification,
Detecting the phase information based on the timing of the identified zero-cross point;
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の半波整流後の値に基づいて特定し、前記特定されたゼロクロス点のタイミングに基づいて、前記位相情報を検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出することができる。 As described above, in the bridgeless PFC converter according to the present embodiment, the input voltage detected by the input voltage detection unit in the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting unit. A zero cross point is specified based on a half-wave rectified value of the input voltage detected by the input voltage detection means, and the phase information is detected based on the timing of the specified zero cross point. Thereby, in the bridgeless PFC converter according to the present embodiment, it is possible to detect the phase information including the respective timings at which the AC power input to the input terminal becomes the positive half circumference and the negative half circumference.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１３は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１３に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいても、例えば、図７乃至１０に示す回路図によって表されるブリッジレスＰＦＣコンバータと同様に、１対の入力端（Ｎ及びＬ）の各々に、正電流のみが流れる方向に整流素子（それぞれ、Ｄ３及びＤ４）が接続される。 Here, an example of a phase information detection procedure in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 13 is a schematic circuit diagram showing an example of the configuration of the bridgeless PFC converter according to another embodiment of the present invention as described above. As shown in FIG. 13, in the bridgeless PFC converter according to the present embodiment, for example, as with the bridgeless PFC converter represented by the circuit diagrams shown in FIGS. ) Are connected to rectifying elements (D3 and D4, respectively) in a direction in which only a positive current flows.
但し、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、図７乃至１０に示す回路図によって表されるブリッジレスＰＦＣコンバータとは異なり、個々の整流素子（Ｄ３及びＤ４）の入力端とは反対側の端子は接続されない。即ち、１対の入力端（Ｎ及びＬ）の各々は、それぞれの整流素子（Ｄ３及びＤ４）とグランド（ＰＧＮＤ）側との間に分配抵抗がそれぞれ接続される。従って、それぞれの分配抵抗を用いて分配電圧を測定することにより、１対の入力端（Ｎ及びＬ）の各々について、半波整流後の入力電圧を個別に特定することができる。 However, in the bridgeless PFC converter according to the present embodiment, unlike the bridgeless PFC converter represented by the circuit diagrams shown in FIGS. 7 to 10, the input side of each rectifying element (D3 and D4) is the opposite side. The terminal of is not connected. That is, each of the pair of input terminals (N and L) has a distribution resistor connected between the rectifying element (D3 and D4) and the ground (PGND) side. Therefore, by measuring the distribution voltage using each distribution resistor, the input voltage after half-wave rectification can be individually specified for each of the pair of input terminals (N and L).
その結果、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、正半周にある入力電圧（Ｖａｃ＋）及び負半周にある入力電圧（Ｖａｃ−）を個別に検出することができるので、全波整流後の入力電圧を検出する場合とは異なり、入力電圧の検出値のみに基づいて、入力電圧のゼロクロス点のみならず、入力電圧の極性（正半周であるか又は負半周であるか）をも特定することができる。 As a result, in the bridgeless PFC converter according to the present embodiment, the input voltage (Vac +) in the positive half circumference and the input voltage (Vac−) in the negative half circumference can be individually detected. Unlike the case of detecting the input voltage, not only the zero-cross point of the input voltage but also the polarity of the input voltage (whether positive or negative) is specified based only on the detected value of the input voltage. be able to.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１４は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１４に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、図７乃至１０に示す回路図によって表されるブリッジレスＰＦＣコンバータのように入力電圧のゼロクロス点を入力電圧の全波整流後の値に基づいて特定する場合とは異なり、１対の入力端（Ｎ及びＬ）の各々に、正電流のみが流れる方向に整流素子（それぞれ、Ｄ３及びＤ４）が接続され、それぞれの整流素子（Ｄ３及びＤ４）とグランド（ＰＧＮＤ）側との間に分配抵抗（それぞれ、Ｒ１′とＲ２′及びＲ１とＲ２）がそれぞれ接続される。従って、それぞれの分配抵抗を用いて分配電圧を測定することにより、１対の入力端（Ｎ及びＬ）の各々について、半波整流後の入力電圧を個別に特定することができる。 Here, an example of a phase information detection procedure in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 14 is a schematic circuit diagram showing an example of the configuration of a bridgeless PFC converter according to still another embodiment of the present invention, as described above. As shown in FIG. 14, in the bridgeless PFC converter according to this embodiment, the zero cross point of the input voltage is set to the entire input voltage as in the bridgeless PFC converter represented by the circuit diagrams shown in FIGS. Unlike the case of specifying based on the value after wave rectification, a rectifier element (D3 and D4, respectively) is connected to each of a pair of input terminals (N and L) in a direction in which only a positive current flows. Distribution resistors (R1 ′ and R2 ′ and R1 and R2 respectively) are connected between the rectifying elements (D3 and D4) and the ground (PGND) side. Therefore, by measuring the distribution voltage using each distribution resistor, the input voltage after half-wave rectification can be individually specified for each of the pair of input terminals (N and L).
図１４に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、上記のように個別に特定された半波整流後の入力電圧の値（Ｖａｃ＋及びＶａｃ−）を、バイポーラ型のアナログ／デジタル変換器（Ａ／Ｄコンバータ）によってデジタル化し、斯くしてデジタル化された入力電圧の値から、入力電圧（Ｖａｃ）のゼロクロス点のみならず、入力電圧（Ｖａｃ）の極性（正半周であるか又は負半周であるか）をも特定することができる。更に、半波整流後の入力電圧の値（Ｖａｃ＋及びＶａｃ−）を加算することにより、入力電圧の絶対値（Ｖａｃａｂｓ）をも得ることができる。斯くして検出される入力電圧の値と別途検出される入力電流及び出力電圧の値とに基づいて平均電流モードにてＰＦＣ昇圧制御を実行するための手順及び構成については、前述した種々の実施態様に係るブリッジレスＰＦＣコンバータと同様である。 In the bridgeless PFC converter according to the embodiment shown in FIG. 14, the input voltage values (Vac + and Vac−) after half-wave rectification individually specified as described above are converted into bipolar analog / digital converters ( From the value of the input voltage digitized by the A / D converter) and thus digitized, not only the zero-cross point of the input voltage (Vac) but also the polarity (positive half cycle or negative half cycle) of the input voltage (Vac) Can also be specified. Further, by adding the input voltage values (Vac + and Vac−) after half-wave rectification, the absolute value (Vacabs) of the input voltage can be obtained. The procedure and configuration for executing the PFC boost control in the average current mode based on the input voltage value thus detected and the input current and output voltage values separately detected are described in the various implementations described above. This is the same as the bridgeless PFC converter according to the aspect.
尚、分配抵抗を用いて測定される分配電圧から、入力電圧についての、より高い出力信号を得ること等を目的として、例えば、これらの分配抵抗を構成する抵抗素子（図１４におけるＲ１′とＲ２′及びＲ１とＲ２に相当）の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせを入力電圧検出手段として採用してもよい。かかる構成を有する本実施態様に係るブリッジレスＰＦＣコンバータの変形例の一例としては、例えば、図１４に示すブリッジレスＰＦＣコンバータを挙げることができる。図１４は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。 For example, for the purpose of obtaining a higher output signal for the input voltage from the distribution voltage measured using the distribution resistor, for example, resistance elements (R1 ′ and R2 in FIG. 14) constituting these distribution resistors. 'And equivalent to R1 and R2) is a combination of a differential amplifier that amplifies a signal based on a voltage difference between both ends and a limiter that performs a limiter process on an output signal from the differential amplifier as input voltage detection means It may be adopted. As an example of a modification of the bridgeless PFC converter according to the present embodiment having such a configuration, for example, a bridgeless PFC converter shown in FIG. 14 can be cited. FIG. 14 is a schematic circuit diagram showing an example of the configuration of a bridgeless PFC converter according to still another embodiment of the present invention, as described above.
尚、分配抵抗を用いて測定される分配電圧から、入力電圧についての、より高い出力信号を得ること等を目的として、分配抵抗を構成する抵抗素子の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせを入力電圧検出手段として採用する構成は、図１３及び１４に示す実施態様に係るブリッジレスＰＦＣコンバータのように、１対の入力端（Ｎ及びＬ）の各々について個別に検出される半波整流後の入力電圧に基づいて、入力電圧のゼロクロス点のみならず、入力電圧の極性（正半周であるか又は負半周であるか）をも特定しようとする構成のみならず、図７、９、及び１０からも明らかであるように、全波整流後の入力電圧と第１電流及び第２電流の推移とに基づいて入力電圧のゼロクロス点及び極性を特定しようとする構成においても適用可能であることは言うまでも無い。 For the purpose of obtaining a higher output signal with respect to the input voltage from the distribution voltage measured using the distribution resistor, a signal based on the difference in voltage at both ends of the resistance element constituting the distribution resistor is amplified. A configuration in which a combination of a differential amplifier and a limiter that performs a limiter process on an output signal from the differential amplifier is adopted as the input voltage detection means is the bridgeless PFC converter according to the embodiment shown in FIGS. Thus, based on the input voltage after half-wave rectification that is individually detected for each of the pair of input terminals (N and L), not only the zero-cross point of the input voltage but also the polarity of the input voltage (the positive half circumference). As shown in FIGS. 7, 9, and 10, the input voltage after the full wave rectification, the first current, and the first current It goes without saying in the structure to try to determine the zero-cross point and the polarity of the input voltage on the basis of transition and current can be applied.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報及び絶対値の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１５は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、（ａ）入力電圧の半波整流後の値から入力電圧のゼロクロス点のみならず、入力電圧の極性（正半周であるか又は負半周であるか）をも特定して、入力電力についての位相情報を表すフラグを導き出す手順、及び（ｂ）入力電圧の絶対値を求める手順、を表すタイミング・チャートである。 Here, an example of the detection procedure of the phase information and absolute value of the input voltage in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. As described above, FIG. 15 shows a bridgeless PFC converter according to one embodiment of the present invention, wherein during the inrush current limiting period, (a) the zero cross point of the input voltage from the value after half-wave rectification of the input voltage. Not only the polarity of the input voltage (whether positive or negative) but also a procedure for deriving a flag representing phase information about the input power, and (b) the absolute value of the input voltage It is a timing chart showing the procedure to obtain | require.
図１５（ａ）に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電圧は、最上段に示されている交流入力電圧（Ｖａｃ）によって表されている。かかる入力電圧は、上述のように、１対の入力端（Ｎ及びＬ）の各々について、半波整流されて、下から３段目に示されている入力電圧の正半周成分（Ｖａｃ＋）及び下から２段目に示されている入力電圧の負半周成分（Ｖａｃ−）として検出される。 As shown in FIG. 15A, the input voltage input to the input terminal of the bridgeless PFC converter according to the present embodiment is represented by the AC input voltage (Vac) shown in the uppermost stage. As described above, the input voltage is half-wave rectified for each of the pair of input terminals (N and L), and the positive half-round component (Vac +) of the input voltage shown in the third stage from the bottom and It is detected as the negative half-round component (Vac−) of the input voltage shown in the second stage from the bottom.
そこで、例えば、図１５（ａ）に示すように、ゼロクロス点の前後において、入力電圧の正半周成分（Ｖａｃ＋）の値が所定の閾値（Ｖｒｅｆ）を超えているか否かに応じて、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成することができる。より詳しくは、例えば、１つ目のゼロクロス点が検出されたときに、その直前の半周において入力電圧の正半周成分（Ｖａｃ＋）の値が所定の閾値（Ｖｒｅｆ）を超えていることから、その直前の半周は正半周であり、次の半周は負半周である筈であることを特定することができる。一方、２つ目のゼロクロス点が検出されたときには、その直前の半周において入力電圧の正半周成分（Ｖａｃ＋）の値が所定の閾値（Ｖｒｅｆ）を超えていないことから、その直前の半周は負半周であり、次の半周は正半周である筈であることを特定することができる。斯くして、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成することができる。 Therefore, for example, as shown in FIG. 15A, before and after the zero cross point, the input voltage depends on whether or not the value of the positive half circumference component (Vac +) of the input voltage exceeds a predetermined threshold (Vref). Polarity flag (Vacpnfg) can be generated. More specifically, for example, when the first zero-cross point is detected, the value of the positive half-round component (Vac +) of the input voltage exceeds a predetermined threshold value (Vref) in the half-turn immediately before that point. It can be specified that the immediately preceding half circle is a positive half circle and the next half circle is a negative half circle. On the other hand, when the second zero-cross point is detected, the value of the positive half-circumference component (Vac +) of the input voltage does not exceed the predetermined threshold value (Vref) in the previous half-turn, so the previous half-turn is negative. It can be specified that it is a half circle and the next half circle is a positive half circle. Thus, the polarity flag (Vacpnfg) of the input voltage can be generated.
また、図１５（ｂ）に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、入力端に入力される入力電圧を１対の入力端（Ｎ及びＬ）の各々において半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）（ぞれぞれ、下から３段目及び下から２段目に示す）を、それぞれの発生タイミングと合わせて合成（加算）することにより、最下段に示されているように、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を求めることができる。尚、入力電圧（Ｖａｃ）の位相情報（極性フラグ（Ｖａｃｐｎｆｇ）を含む）や絶対値（Ｖａｃａｂｓ）を求める手順としては、例えば、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）の各々を制御装置（例えば、マイコン等）に取り込んでデジタル化して、デジタル的に合成してもよい。 As shown in FIG. 15B, in the bridgeless PFC converter according to this embodiment, the input voltage input to the input terminals is half-wave rectified at each of the pair of input terminals (N and L). The positive half-circumference component (Vac +) and the negative half-circular component (Vac-) (represented in the third stage from the bottom and the second stage from the bottom), respectively, are combined (added) together with the respective generation timings. As a result, the absolute value (Vababs) of the input voltage (Vac) can be obtained as shown in the lowermost stage. The procedure for obtaining the phase information (including the polarity flag (Vacpnfg)) and the absolute value (Vacabs) of the input voltage (Vac) includes, for example, a positive half-round component (Vac +) obtained by half-wave rectification of the input voltage, and Each of the negative half-circular components (Vac−) may be taken into a control device (for example, a microcomputer) and digitized, and digitally synthesized.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータの動作の一例について、添付図面を参照しながら、以下に説明する。図１６は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの動作を説明するフローチャートである。図１６に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、先ず、当該ブリッジレスＰＦＣコンバータにおいて突入電流制限手段による突入電流の制限が実施されている突入電流制限実施期間中に、ステップＳ０１′において、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）の両方を非導通状態（ＯＦＦ）とし、上記のように入力電圧（Ｖａｃ）を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。尚、入力電圧（Ｖａｃ）の正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する具体的な方法については、既に上述した通りである。 Here, an example of the operation of the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 16 is a flowchart for explaining the operation of the bridgeless PFC converter according to another embodiment of the present invention as described above. As shown in FIG. 16, in the bridgeless PFC converter according to the present embodiment, first, during the inrush current limiting execution period in which the inrush current is limited by the inrush current limiting means in the bridgeless PFC converter, In S01 ', both the first switching element (FET1) and the second switching element (FET2) are set in a non-conductive state (OFF), and the positive half-circular component obtained by half-wave rectifying the input voltage (Vac) as described above Based on (Vac +) and the negative half circumference component (Vac−), phase information including respective timings at which the AC power input to the input terminal becomes the positive half circumference and the negative half circumference is detected. Based on the positive half-circular component (Vac +) and negative half-circular component (Vac-) of the input voltage (Vac), phase information including respective timings at which the AC power input to the input terminal becomes the positive half-circumference and the negative half-circumference. The specific method for detection is as described above.
上記のようにステップＳ０１′において入力電力（交流電力）についての位相情報を検出したら、次のステップＳ０２′において、突入電流制限手段による突入電流の制限を解除し、ＰＦＣ昇圧制御が実行される突入電流制限解除期間へと移行する。次いで、ステップＳ０３′において、入力端に入力される交流電力の電圧（入力電圧）が正半周であるか否かを判定する。上記ステップＳ０３′において入力電圧が正半周ではない（即ち、負半周である）と判定される場合（ステップＳ０３′：Ｎｏ）、次のステップＳ０４′において、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。一方、上記ステップＳ０３′において入力電圧が正半周であると判定される場合（ステップＳ０３′：Ｙｅｓ）、次のステップＳ０５′において、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。 When phase information about input power (AC power) is detected in step S01 ′ as described above, inrush current limitation by the inrush current limiting means is canceled in step S02 ′, and inrush in which PFC boost control is executed. Transition to the current limit release period. Next, in step S03 ′, it is determined whether or not the AC power voltage (input voltage) input to the input terminal is a positive half circle. If it is determined in step S03 ′ that the input voltage is not a positive half cycle (ie, a negative half cycle) (step S03 ′: No), in the next step S04 ′, the first switching element (FET1) is turned off. The state (OFF) is set, and only the second switching element (FET2) is switched. On the other hand, when it is determined in step S03 ′ that the input voltage is a positive half cycle (step S03 ′: Yes), in the next step S05 ′, the second switching element (FET2) is turned off (OFF), Only the first switching element (FET1) is switched.
尚、入力電圧が正半周である場合及び負半周である場合の何れの場合においても、次のステップＳ０６′において、第１電流検出手段によって検出される出力端のグランド側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流（第１電流）と第２電流検出手段によって検出される出力端のグランド側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流（第２電流）とから、上記ステップＳ０１′において検出された位相情報に基づき、入力端に入力される交流電力の電流（入力電流）を導き出す。そして、斯くして導き出される入力電流、入力電圧検出手段によって検出される入力電圧、及び出力電圧検出手段によって検出される出力電圧を用いて、平均電流モードにてＰＦＣ昇圧制御を実行することができる。 In both cases where the input voltage is positive and negative, the next step S06 ′ is the output side ground and the first switching element (detected by the first current detecting means). FET 1) and the current (second current) flowing between the second switching element (FET 2) and the ground side of the output terminal detected by the second current detecting means (first current), Based on the phase information detected in step S01 ′, an AC power current (input current) input to the input terminal is derived. The PFC boost control can be executed in the average current mode using the input current thus derived, the input voltage detected by the input voltage detection means, and the output voltage detected by the output voltage detection means. .
以上のように、本実施態様に係るブリッジレスＰＦＣコンバータによれば、突入電流の制限が実施される期間中に、入力電圧を半波整流して得られる正半周成分及び負半周成分に基づいて、入力される交流電力の位相情報を検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記位相情報に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得ることができる。従って、本実施態様によれば、製造コストの増大を伴うこと無く入力電流を検出して平均電流モードにてＰＦＣ昇圧制御を実行するブリッジレスＰＦＣコンバータを提供することができる。 As described above, according to the bridgeless PFC converter according to the present embodiment, based on the positive half-circular component and the negative half-circular component obtained by half-wave rectifying the input voltage during the period when the inrush current is limited. The phase information of the input AC power is detected, and the switching element included in each of the upper and lower arms and the ground side of the output end during the period when the restriction of the inrush current is released and the PFC boost control is executed, Is obtained based on the above phase information to obtain an input current which is a parameter necessary for the PFC boost control in the average current mode without using an expensive Hall current sensor or a high voltage differential amplifier. be able to. Therefore, according to the present embodiment, it is possible to provide a bridgeless PFC converter that detects the input current without increasing the manufacturing cost and executes the PFC boost control in the average current mode.
ところで、上述のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいて、入力電圧（Ｖａｃ）の位相情報（極性フラグ（Ｖａｃｐｎｆｇ）を含む）や絶対値（Ｖａｃａｂｓ）を求める手順としては、例えば、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）の各々を制御装置（例えば、マイコン等）に取り込んでデジタル化して、デジタル的に合成してもよい。しかしながら、例えば、ブリッジレスＰＦＣコンバータの用途によっては、かかるデジタル的な手順では応答速度が不十分となる場合がある。かかる場合においては、入力電圧の位相情報や絶対値を求める手順の少なくとも一部をアナログ的な手順によって求めてもよい。より具体的には、入力電圧の位相情報や絶対値をアナログ回路によって検出することができる。 Incidentally, as described above, in the bridgeless PFC converter according to the present embodiment, as a procedure for obtaining the phase information (including the polarity flag (Vacpnfg)) and the absolute value (Vacabs) of the input voltage (Vac), for example, input Each of the positive half-circular component (Vac +) and the negative half-circular component (Vac−) obtained by half-wave rectifying the voltage may be taken into a control device (for example, a microcomputer or the like), digitized, and digitally synthesized. However, for example, depending on the application of the bridgeless PFC converter, the response speed may be insufficient with such a digital procedure. In such a case, at least a part of the procedure for obtaining the phase information and absolute value of the input voltage may be obtained by an analog procedure. More specifically, the phase information and absolute value of the input voltage can be detected by an analog circuit.
即ち、本発明の第１０の実施態様は、
本発明の前記第９の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する、
ブリッジレスＰＦＣコンバータである。
That is, the tenth embodiment of the present invention is
A bridgeless PFC converter according to the ninth embodiment of the present invention, comprising:
Detecting an absolute value of the phase information and the input voltage by an analog circuit;
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、デジタル的な手順によって入力電圧の位相情報及び絶対値を検出する場合と比較して、より迅速に入力電圧の位相情報及び絶対値を検出することができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータは、より高い応答速度が必要とされる用途に適している。 As described above, in the bridgeless PFC converter according to this embodiment, the phase information and the absolute value of the input voltage are detected by an analog circuit. As a result, in the bridgeless PFC converter according to this embodiment, the phase information and absolute value of the input voltage are detected more quickly than in the case where the phase information and absolute value of the input voltage are detected by a digital procedure. can do. Therefore, the bridgeless PFC converter according to the present embodiment is suitable for applications that require a higher response speed.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１７は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１７に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、図１３及び１４に示す回路図によって表されるブリッジレスＰＦＣコンバータのように、入力電圧を半波整流して得られる正半周成分及び負半周成分の各々を制御装置（例えば、マイコン等）に取り込んでデジタル化した後に、入力電圧の位相情報や絶対値をデジタル的に求める場合とは異なり、アナログ的な手順によって入力電圧の位相情報及び絶対値を検出する。 Here, an example of a phase information detection procedure in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 17 is a schematic circuit diagram showing an example of the configuration of the bridgeless PFC converter according to another embodiment of the present invention as described above. As shown in FIG. 17, in the bridgeless PFC converter according to this embodiment, the input voltage is obtained by half-wave rectification as in the bridgeless PFC converter represented by the circuit diagrams shown in FIGS. Unlike the case of obtaining the phase information and absolute value of the input voltage digitally after taking each of the positive and negative half-round components into a control device (for example, a microcomputer) and digitizing them, an analog procedure is used. Detect phase information and absolute value of input voltage.
より詳しくは、例えば、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、差動アンプ、極性制御アンプ、及びリミッタを含んでなる構成により、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）をアナログ的に合成（加算）して、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を求めることができる。また、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、差動アンプからの出力信号を、入力電力の正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）のそれぞれに対応する２つのコンパレータを含む回路に導き、入力電力のゼロクロス点を特定するフラグを生成し、斯くして生成されたフラグを制御装置（例えば、マイコン等）において利用して、入力電圧の正半周及び負半周を検出することができる。 More specifically, for example, in the bridgeless PFC converter according to the embodiment shown in FIG. 17, a positive half circle obtained by half-wave rectifying the input voltage with a configuration including a differential amplifier, a polarity control amplifier, and a limiter. The component (Vac +) and the negative half-circular component (Vac−) are synthesized (added) in an analog manner to obtain the absolute value (Vacabs) of the input voltage (Vac). In the bridgeless PFC converter according to the embodiment shown in FIG. 17, the output signal from the differential amplifier is divided into two signals corresponding to the positive half-circular component (Vac +) and the negative half-circular component (Vac−) of the input power. A flag that specifies a zero-cross point of input power is generated by leading to a circuit including a comparator, and the generated flag is used in a control device (for example, a microcomputer) to calculate the positive and negative half-cycles of the input voltage. Can be detected.
尚、本実施態様に係るブリッジレスＰＦＣコンバータについて上述した説明及び図面においては、抵抗素子から制御装置に向かって、差動アンプ、及び極性制御アンプの順に配設されている実施態様について説明したが、これらの構成要素の配置は必ずしも当該順序に限定されるものではない。即ち、例えば、差動アンプと極性制御アンプとの配置は、図１７に示した構成における順序とは逆になっていてもよい。また、図１７に示した構成においては、上述のように、極性制御アンプからの出力信号に対してリミッタ処理を実施するリミッタが配設されている。しかしながら、極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。即ち、図１７に示した構成において極性制御アンプの出力側に設けられているリミッタは、意図せぬ極性を有する信号が制御回路に入力されるのを防止するための保護回路として配設されているものであり、これらのリミッタは、本実施態様に係るブリッジレスＰＦＣコンバータにおける必須の構成要素ではない。 In the above description and drawings of the bridgeless PFC converter according to this embodiment, the differential amplifier and the polarity control amplifier are arranged in this order from the resistance element toward the control device. The arrangement of these components is not necessarily limited to this order. That is, for example, the arrangement of the differential amplifier and the polarity control amplifier may be reversed from the order in the configuration shown in FIG. Further, in the configuration shown in FIG. 17, as described above, a limiter that performs limiter processing on the output signal from the polarity control amplifier is provided. However, the output signal from the polarity control amplifier is only a positive output signal as described above. That is, the limiter provided on the output side of the polarity control amplifier in the configuration shown in FIG. 17 is provided as a protection circuit for preventing a signal having an unintended polarity from being input to the control circuit. These limiters are not essential components in the bridgeless PFC converter according to the present embodiment.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１８は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧の半波整流後の値から入力電圧のゼロクロス点及び極性をアナログ的に特定して、入力電力についての位相情報を表すフラグを導き出す手順を表すタイミング・チャートである。 Here, an example of a procedure for detecting phase information of the input voltage in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. As described above, in the bridgeless PFC converter according to one embodiment of the present invention, FIG. 18 shows the zero cross point and the polarity of the input voltage from the value after the half-wave rectification of the input voltage during the inrush current limiting period. It is a timing chart showing the procedure which specifies in analog and derives the flag showing the phase information about input electric power.
図１８（ｉ）に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電圧は、最上段に示されている交流入力電圧（Ｖａｃ）によって表されている。かかる入力電圧は、上述のように、１対の入力端（Ｎ及びＬ）の各々について、半波整流されて、上から２段目及び３段目にそれぞれ示されている入力電圧の正半周成分（Ｖｐ）及び負半周成分（Ｖｎ）として検出される。図１７を参照しながら説明したように、これらの半波整流後の入力電圧を入力信号として、コンパレータにより、入力電圧の正半周成分（Ｖｐ）及び負半周成分（Ｖｎ）のぞれぞれについてのゼロクロス点に関するフラグを生成させる。 As shown in FIG. 18 (i), the input voltage input to the input terminal of the bridgeless PFC converter according to this embodiment is represented by the AC input voltage (Vac) shown in the uppermost stage. As described above, the input voltage is half-wave rectified for each of the pair of input terminals (N and L), and the positive half of the input voltage shown in the second and third stages from the top, respectively. It is detected as a component (Vp) and a negative half circumference component (Vn). As described with reference to FIG. 17, each of the positive half-circumference component (Vp) and the negative half-circumference component (Vn) of the input voltage is input by the comparator using the input voltage after half-wave rectification as an input signal. Generate a flag for the zero-crossing point.
但し、当業者には周知であるように、コンパレータにおいては、ノイズの影響を抑制して安定した出力信号を得ること等を目的として、入出力にヒステリシスを持たせることが一般的に行われる。従って、入力電圧のゼロクロス点を正しく検出し、正確な位相情報を得るためには、ヒステリシスに起因する出力信号の遅延を防止する必要がある。 However, as is well known to those skilled in the art, in a comparator, it is common practice to provide input / output hysteresis for the purpose of suppressing the influence of noise and obtaining a stable output signal. Therefore, in order to correctly detect the zero-cross point of the input voltage and obtain accurate phase information, it is necessary to prevent delay of the output signal due to hysteresis.
そこで、図１８（ｉ）に示す実施態様においては、上から４段目と５段目との組み合わせによって示されるように、入力電圧の正半周成分（Ｖｐ）が正の値から０（ゼロ）まで低下した際に、閾値（Ｖｒｅｆ１）を上昇させると共に、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）を立てる。その後、入力電圧の正半周成分（Ｖｐ）は負の値となり、極小値を経て、再び０（ゼロ）まで戻ってくる。しかし、この時点においては閾値（Ｖｒｅｆ１）の値は上昇しているので、入力電圧の正半周成分（Ｖｐ）の値は当該ゼロクロス点を過ぎたタイミングで閾値（Ｖｒｅｆ１）をまたぐこととなる。この際、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）を下ろす。しかしながら、上記のように、入力電圧の正半周成分（Ｖｐ）の値が閾値（Ｖｒｅｆ１）をまたぐ際には、入力電圧の正半周成分（Ｖｐ）の値は０（ゼロ）を超えて閾値（Ｖｒｅｆ１）の値にまで上昇しており、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）が下りるのはゼロクロス点より遅れてしまう。このように、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）が立つタイミングは負半周が開始するゼロクロス点に一致するものの、当該フラグ（Ｖｚｃ１）が下りるタイミングは負半周が終了するゼロクロス点に一致しない。 Therefore, in the embodiment shown in FIG. 18 (i), as shown by the combination of the fourth and fifth stages from the top, the positive half-round component (Vp) of the input voltage is changed from a positive value to 0 (zero). When the voltage drops to the threshold value, the threshold value (Vref1) is raised and a flag (Vzc1) corresponding to the fact that the input voltage is a negative half cycle is set. Thereafter, the positive half-circumference component (Vp) of the input voltage becomes a negative value, returns to 0 (zero) again through the minimum value. However, since the value of the threshold value (Vref1) is increasing at this point, the value of the positive half-circumferential component (Vp) of the input voltage crosses the threshold value (Vref1) at the timing past the zero cross point. At this time, the flag (Vzc1) corresponding to the fact that the input voltage is a negative half cycle is lowered. However, as described above, when the value of the positive half circumference component (Vp) of the input voltage crosses the threshold value (Vref1), the value of the positive half circumference component (Vp) of the input voltage exceeds 0 (zero). It has risen to the value of Vref1), and the flag (Vzc1) corresponding to the input voltage having a negative half circumference falls behind the zero cross point. As described above, the timing at which the flag (Vzc1) corresponding to the input voltage being negative half-round coincides with the zero-cross point at which the negative half-round starts, but the timing at which the flag (Vzc1) is lowered ends the negative half-round. Does not match the zero-cross point
同様に、図１８（ｉ）の上から６段目と７段目との組み合わせによって示されるように、入力電圧の負半周成分（Ｖｎ）が正の値から０（ゼロ）まで低下した際に、閾値（Ｖｒｅｆ２）を上昇させると共に、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）を立てる。その後、入力電圧の負半周成分（Ｖｎ）は負の値となり、極小値を経て、再び０（ゼロ）まで戻ってくる。しかし、この時点においては閾値（Ｖｒｅｆ２）の値は上昇しているので、入力電圧の負半周成分（Ｖｎ）の値は当該ゼロクロス点を過ぎたタイミングで閾値（Ｖｒｅｆ２）をまたぐこととなる。この際、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）を下ろす。しかしながら、上記のように、入力電圧の負半周成分（Ｖｎ）の値が閾値（Ｖｒｅｆ２）をまたぐ際には、入力電圧の負半周成分（Ｖｎ）の値は０（ゼロ）を超えて閾値（Ｖｒｅｆ２）の値にまで上昇しており、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）が下りるのはゼロクロス点より遅れてしまう。このように、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）が立つタイミングは正半周が開始するゼロクロス点に一致するものの、当該フラグ（Ｖｚｃ２）が下りるタイミングは正半周が終了するゼロクロス点に一致しない。 Similarly, as shown by the combination of the sixth and seventh stages from the top in FIG. 18 (i), when the negative half-circular component (Vn) of the input voltage decreases from a positive value to 0 (zero). , The threshold value (Vref2) is raised, and a flag (Vzc2) corresponding to the input voltage having a positive half circumference is set. After that, the negative half-circumference component (Vn) of the input voltage becomes a negative value, returns to 0 (zero) again through the minimum value. However, since the value of the threshold value (Vref2) is increasing at this time, the value of the negative half-circular component (Vn) of the input voltage crosses the threshold value (Vref2) at the timing past the zero cross point. At this time, the flag (Vzc2) corresponding to the fact that the input voltage is a positive half circle is lowered. However, as described above, when the value of the negative half-round component (Vn) of the input voltage crosses the threshold value (Vref2), the value of the negative half-round component (Vn) of the input voltage exceeds 0 (zero). It has risen to the value of Vref2), and the flag (Vzc2) corresponding to the input voltage having a positive half circumference falls behind the zero cross point. As described above, the timing at which the flag (Vzc2) corresponding to the input voltage being in the positive half cycle coincides with the zero-cross point at which the positive half cycle starts, but the timing at which the flag (Vzc2) is lowered ends the positive half cycle. Does not match the zero-cross point
そこで、当該実施態様においては、図１８（ｉｉ）に示すように、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）及び入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）のそれぞれにおいて、入力電圧のゼロクロス点に一致しているエッジ（フラグが立つ側のエッジ）のみを利用して、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成する。但し、図１８に示す実施態様においては、前述の幾つかの実施態様とは異なり、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）は、負半周の場合に立ち（Ｈ）、正半周の時に下りる（Ｌ）ように生成されているので注意されたい。 Therefore, in this embodiment, as shown in FIG. 18 (ii), a flag (Vzc1) corresponding to the input voltage having a negative half circumference and a flag corresponding to the input voltage having a positive half circumference. In each of (Vzc2), the input voltage polarity flag (Vacpnfg) is generated using only the edge (edge on which the flag is raised) that coincides with the zero cross point of the input voltage. However, in the embodiment shown in FIG. 18, unlike the above-described embodiments, the polarity flag (Vacpnfg) of the input voltage rises (H) in the case of the negative half circle and falls (L) in the case of the positive half circle. Note that it is generated as follows.
ところで、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータは、入力電流を検出する手段の構成が、本発明の第３の実施態様に該当する構成となっている。具体的には、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータが備える第１電流検出手段及び第２電流検出手段は、それぞれ、第１電流及び第２電流の経路に対して直列に接続された（第１及び第２）抵抗素子、当該（第１及び第２）抵抗素子の両端における電圧の差に基づく信号を増幅する（第１及び第２）差動アンプ、及び当該（第１及び第２）差動アンプからの出力信号に対してリミッタ処理を実施する（第１及び第２）リミッタを含んでなり、これにより、第１負電流及び第２負電流の絶対値に対応する信号をそれぞれ得るように構成されている。 Incidentally, in the bridgeless PFC converter according to the embodiment shown in FIG. 17, the configuration of the means for detecting the input current is a configuration corresponding to the third embodiment of the present invention. Specifically, the first current detection means and the second current detection means included in the bridgeless PFC converter according to the embodiment shown in FIG. 17 are connected in series to the paths of the first current and the second current, respectively. (First and second) resistance elements, (first and second) differential amplifiers for amplifying a signal based on a voltage difference between both ends of the (first and second) resistance elements, and the (first and second) (2) A limiter process is performed for the output signal from the differential amplifier (first and second), and thereby a signal corresponding to the absolute values of the first negative current and the second negative current Respectively.
しかしながら、上述した本発明の第１０の実施態様に係るブリッジレスＰＦＣコンバータのように入力電圧の位相情報及び絶対値をアナログ回路によって検出する構成は、上記のように本発明の第３の実施態様に係るブリッジレスＰＦＣコンバータのみならず、本発明の種々の実施態様に係るブリッジレスＰＦＣコンバータに対して適用可能である。例えば、上述した本発明の第１０の実施態様に係るブリッジレスＰＦＣコンバータのように入力電圧の位相情報及び絶対値をアナログ回路によって検出する構成は、上述した本発明の第５の実施態様に係るブリッジレスＰＦＣコンバータのように、本発明の第３の実施態様に係るブリッジレスＰＦＣコンバータが備える差動アンプとリミッタとの間に、本発明の第４の実施態様に係るブリッジレスＰＦＣコンバータが備える極性制御アンプを介在させた構成を有するブリッジレスＰＦＣコンバータに対しても適用することができ、かかるブリッジレスＰＦＣコンバータもまた、本発明の第１０の実施態様の変形例の１つとして含まれることは言うまでも無い。 However, the configuration in which the phase information and the absolute value of the input voltage are detected by the analog circuit as in the bridgeless PFC converter according to the tenth embodiment of the present invention described above is the third embodiment of the present invention as described above. The present invention can be applied not only to the bridgeless PFC converter according to the present invention but also to the bridgeless PFC converter according to various embodiments of the present invention. For example, the configuration in which the phase information and the absolute value of the input voltage are detected by the analog circuit as in the bridgeless PFC converter according to the tenth embodiment of the present invention described above is related to the fifth embodiment of the present invention described above. Like the bridgeless PFC converter, the bridgeless PFC converter according to the fourth embodiment of the present invention is provided between the differential amplifier and the limiter included in the bridgeless PFC converter according to the third embodiment of the present invention. The present invention can also be applied to a bridgeless PFC converter having a configuration in which a polarity control amplifier is interposed, and such a bridgeless PFC converter is also included as one of modifications of the tenth embodiment of the present invention. Needless to say.
即ち、本発明の第１１の実施態様は、
本発明の前記第１０の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
That is, the eleventh embodiment of the present invention is
A bridgeless PFC converter according to the tenth embodiment of the present invention, comprising:
A first differential amplifier for amplifying a signal based on a voltage difference between both ends of the first resistance element, the first resistance element connected in series with the first current path; And a first polarity control amplifier that amplifies the output signal from the first differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the first negative current,
A second differential amplifier that amplifies a signal based on a voltage difference between both ends of the second resistance element, the second resistance element connected in series with the second current path; And a second polarity control amplifier that amplifies the output signal from the second differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the second negative current.
It is a bridgeless PFC converter.
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、前述した本発明の前記第５の実施態様に係るブリッジレスＰＦＣコンバータと同様に、前述した本発明の前記第３の実施態様に係るブリッジレスＰＦＣコンバータが備える差動アンプと、前述した本発明の前記第４の実施態様に係るブリッジレスＰＦＣコンバータが備える極性制御アンプとを、直列に配設した構成を有する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、上記のように２つのアンプを直列に配設することにより、全体として大きなゲインを達成することができる。その結果、第１抵抗素子及び第２抵抗素子の抵抗値を小さく抑えても、所望の信号強度を得ることができる。即ち、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、損失を小さく抑えつつ、前述した本発明の前記第３又は前記第４の実施態様に係るブリッジレスＰＦＣコンバータによって達成される効果を実現することができる。 As described above, the bridgeless PFC converter according to this embodiment is similar to the bridgeless PFC converter according to the fifth embodiment of the present invention described above, according to the third embodiment of the present invention described above. The differential amplifier included in the bridgeless PFC converter and the polarity control amplifier included in the bridgeless PFC converter according to the fourth embodiment of the present invention described above are arranged in series. Thereby, also in the bridgeless PFC converter according to the present embodiment, a large gain as a whole can be achieved by arranging the two amplifiers in series as described above. As a result, a desired signal strength can be obtained even if the resistance values of the first resistance element and the second resistance element are kept small. That is, also in the bridgeless PFC converter according to the present embodiment, the effect achieved by the bridgeless PFC converter according to the third or fourth embodiment of the present invention described above is realized while suppressing loss. be able to.
加えて、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前述した本発明の前記第１０の実施態様に係るブリッジレスＰＦＣコンバータと同様に、前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、デジタル的な手順によって入力電圧の位相情報及び絶対値を検出する場合と比較して、より迅速に入力電圧の位相情報及び絶対値を検出することができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータもまた、入力電圧の位相情報及び絶対値の検出において、より高い応答速度が必要とされる用途に適している。 In addition, in the bridgeless PFC converter according to this embodiment, the phase information and the absolute value of the input voltage are obtained by an analog circuit, as in the bridgeless PFC converter according to the tenth embodiment of the present invention described above. To detect. Thereby, also in the bridgeless PFC converter according to the present embodiment, the phase information and the absolute value of the input voltage are more quickly compared with the case where the phase information and the absolute value of the input voltage are detected by a digital procedure. Can be detected. Therefore, the bridgeless PFC converter according to the present embodiment is also suitable for applications that require a higher response speed in the detection of the phase information and absolute value of the input voltage.
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図１９は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１９に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列にそれぞれ接続された第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号を増幅する第１差動アンプ（ＯＰＡ１）及び第２差動アンプ（ＯＰＡ２）、これらの差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ（ＰＣＡ１）及び第２極性制御アンプ（ＰＣＡ２）、これらの極性制御アンプからの出力信号に対してリミッタ処理を実施する第１リミッタ（ＬＭＴ１）及び第２リミッタ（ＬＭＴ２）を含んでなる。 Here, an example of a procedure for deriving the input current in the bridgeless PFC converter according to the present embodiment will be described below with reference to the accompanying drawings. FIG. 19 is a schematic circuit diagram showing an example of the configuration of a bridgeless PFC converter according to still another embodiment of the present invention, as described above. As shown in FIG. 19, in the bridgeless PFC converter according to this embodiment, the first resistance element (RS1) and the second resistance element ( RS2) a first differential amplifier (OPA1) and a second differential amplifier (OPA2) that amplify signals based on the voltage difference between both ends of the first and second amplifiers with the same polarity of the output signals from these differential amplifiers. A polarity control amplifier (PCA1), a second polarity control amplifier (PCA2), and a first limiter (LMT1) and a second limiter (LMT2) that perform limiter processing on the output signals from these polarity control amplifiers. .
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、２種類のアンプ（差動アンプ及び極性制御アンプ）が直列に配設された構成を有する。かかる構成により、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗値を小さく抑えたために抵抗素子から得られる電位差が小さくても、２種類のアンプ（差動アンプ及び極性制御アンプ）によって大きなゲインを得ることができる。結果として、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗による損失を小さく抑えつつ、第１負電流及び第２負電流のそれぞれの絶対値に対応する信号を所望の強度で得ることができる。 As described above, the bridgeless PFC converter according to the present embodiment has a configuration in which two types of amplifiers (differential amplifier and polarity control amplifier) are arranged in series. With this configuration, since the resistance values of the first resistance element (RS1) and the second resistance element (RS2) are kept small, even if the potential difference obtained from the resistance element is small, two types of amplifiers (differential amplifier and polarity control amplifier) ) Can obtain a large gain. As a result, in the bridgeless PFC converter according to the present embodiment, each of the first negative current and the second negative current is suppressed while suppressing the loss due to the resistance of the first resistance element (RS1) and the second resistance element (RS2). A signal corresponding to the absolute value of can be obtained with a desired intensity.
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。従って、図１９に示すような構成もまた、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。 The absolute values (corresponding positive output signals) of the first negative current and the second negative current obtained as described above are sent to, for example, a digital control device such as a microcomputer and the like as described above. Based on the detected phase information, the input voltage is combined (added) in accordance with the timing when the input voltage becomes the positive and negative half cycles, and a correct input current value is derived. At this time, the output signal from the polarity control amplifier sent to the control device is only a positive output signal as described above. Accordingly, the configuration shown in FIG. 19 is also a unipolar control device (for example, a microcomputer or the like) that executes processing for deriving an input current by adding the absolute values of the first negative current and the second negative current. Suitable for cases.
また、図１９に示すような構成においても、例えば、リミッタより上流にてアンプからの信号を取り出すこと等により、上述のように、第１正電流及び第２正電流をも検出することができる。これらの正電流は、上述のように、入力電圧の極性（周期）やそれぞれのスイッチング素子の導通状態に対応して検出されることから、例えば、入力電圧の極性の確認、スイッチング素子の動作の確認等、種々のフェイルセーフに活用することができる。更に、かかる正電流の値と負電流の絶対値との差は、出力端のグランド（ＰＧＮＤ）側から入力端（Ｌ及びＮ）の各々へと戻る電流の値に一致する筈であることから、正電流の値及び負電流の値に基づいて平均電流値の補正を行ったり、正電流の値と負電流の絶対値との差に基づいて漏れ電流を検出して、絶縁抵抗の監視を行ったりすることもできる。 Also in the configuration as shown in FIG. 19, the first positive current and the second positive current can also be detected as described above, for example, by taking out a signal from the amplifier upstream from the limiter. . Since these positive currents are detected corresponding to the polarity (period) of the input voltage and the conduction state of each switching element as described above, for example, confirmation of the polarity of the input voltage, operation of the switching element It can be used for various fail safes such as confirmation. Furthermore, the difference between the value of the positive current and the absolute value of the negative current should match the value of the current returning from the ground (PGND) side of the output terminal to each of the input terminals (L and N). The insulation resistance is monitored by correcting the average current value based on the positive current value and the negative current value, or detecting the leakage current based on the difference between the positive current value and the absolute value of the negative current. You can also go.
尚、本実施態様に係るブリッジレスＰＦＣコンバータについて上述した説明及び図面においては、抵抗素子（ＲＳ１及びＲＳ２）から制御装置に向かって、差動アンプ（ＯＰＡ１及びＯＰＡ２）及び極性制御アンプ（ＰＣＡ１及びＰＣＡ２）の順に配設されている実施態様について説明したが、これらの構成要素の配置は必ずしも当該順序に限定されるものではない。即ち、例えば、差動アンプ（ＯＰＡ１及びＯＰＡ２）及び極性制御アンプ（ＰＣＡ１及びＰＣＡ２）の配置は、図１９に示した構成における順序とは逆になっていてもよい。 In the above description and drawings of the bridgeless PFC converter according to this embodiment, the differential amplifiers (OPA1 and OPA2) and the polarity control amplifiers (PCA1 and PCA2) are directed from the resistance elements (RS1 and RS2) to the control device. However, the arrangement of these components is not necessarily limited to this order. That is, for example, the arrangement of the differential amplifiers (OPA1 and OPA2) and the polarity control amplifiers (PCA1 and PCA2) may be reversed from the order in the configuration shown in FIG.
また、図１９に示した構成においては、上述のように、極性制御アンプ（ＰＣＡ１及びＰＣＡ２）からの出力信号に対してリミッタ処理を実施するリミッタ（ＬＭＴ１及びＬＭＴ２）が配設されている。しかしながら、極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。即ち、図１９に示した構成において極性制御アンプ（ＰＣＡ１及びＰＣＡ２）の出力側に設けられているリミッタ（ＬＭＴ１及びＬＭＴ２）は、意図せぬ極性を有する信号が制御回路に入力されるのを防止するための保護回路として配設されているものであり、これらのリミッタ（ＬＭＴ１及びＬＭＴ２）は、本実施態様に係るブリッジレスＰＦＣコンバータにおける必須の構成要素ではない。 Further, in the configuration shown in FIG. 19, as described above, limiters (LMT1 and LMT2) that perform limiter processing on output signals from the polarity control amplifiers (PCA1 and PCA2) are arranged. However, the output signal from the polarity control amplifier is only a positive output signal as described above. That is, the limiters (LMT1 and LMT2) provided on the output side of the polarity control amplifiers (PCA1 and PCA2) in the configuration shown in FIG. 19 prevent signals having unintended polarities from being input to the control circuit. These limiters (LMT1 and LMT2) are not essential components in the bridgeless PFC converter according to the present embodiment.
加えて、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述したように、本発明の前記第１０の実施態様に係るブリッジレスＰＦＣコンバータと同様に、前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、デジタル的な手順によって入力電圧の位相情報及び絶対値を検出する場合と比較して、より迅速に入力電圧の位相情報及び絶対値を検出することができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータもまた、入力電圧の位相情報及び絶対値の検出において、より高い応答速度が必要とされる用途に適している。 In addition, in the bridgeless PFC converter according to the present embodiment, as described above, the absolute value of the phase information and the input voltage is obtained as in the bridgeless PFC converter according to the tenth embodiment of the present invention. Detected by analog circuit. Thereby, also in the bridgeless PFC converter according to the present embodiment, the phase information and the absolute value of the input voltage are more quickly compared with the case where the phase information and the absolute value of the input voltage are detected by a digital procedure. Can be detected. Therefore, the bridgeless PFC converter according to the present embodiment is also suitable for applications that require a higher response speed in the detection of the phase information and absolute value of the input voltage.
尚、図１９に示す実施態様に係るブリッジレスＰＦＣコンバータにおいても、図１７に示した構成と同様に、差動アンプ、極性制御アンプ、及びリミッタを含んでなる構成により、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）をアナログ的に合成（加算）して、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を求めることができる。また、図１９に示す実施態様に係るブリッジレスＰＦＣコンバータにおいても、図１７に示した構成と同様に、差動アンプからの出力信号を、入力電力の正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）のそれぞれに対応する２つのコンパレータを含む回路に導き、入力電力のゼロクロス点を特定するフラグを生成し、斯くして生成されたフラグを制御装置（例えば、マイコン等）において利用して、入力電圧の正半周及び負半周を検出することができる。 In the bridgeless PFC converter according to the embodiment shown in FIG. 19, the input voltage is half-wave rectified by a configuration including a differential amplifier, a polarity control amplifier, and a limiter, similarly to the configuration shown in FIG. The absolute value (Vacabs) of the input voltage (Vac) can be obtained by synthesizing (adding) the positive half-circular component (Vac +) and the negative half-circular component (Vac−) obtained in analogy. In the bridgeless PFC converter according to the embodiment shown in FIG. 19, as in the configuration shown in FIG. 17, the output signal from the differential amplifier is converted into a positive half-circular component (Vac +) and a negative half-circular component ( Vac-) is led to a circuit including two comparators corresponding to each of them, and a flag for specifying a zero cross point of input power is generated, and the generated flag is used in a control device (for example, a microcomputer). The positive and negative half of the input voltage can be detected.
尚、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報の検出手順の一例としては、本発明の第１０の実施態様に係るブリッジレスＰＦＣコンバータについて、図１８を参照しながら既に説明したものと同様の手順を挙げることができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報の検出手順については、上記説明から明らかであるので、ここでは重複して説明はしない。 As an example of the detection procedure of the phase information of the input voltage in the bridgeless PFC converter according to the present embodiment, the bridgeless PFC converter according to the tenth embodiment of the present invention has already been described with reference to FIG. The same procedure can be mentioned. Therefore, the detection procedure of the phase information of the input voltage in the bridgeless PFC converter according to the present embodiment is clear from the above description, and thus will not be described here again.
以上、本発明を説明することを目的として、特定の構成を有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。 Although several embodiments having specific configurations have been described above for the purpose of illustrating the present invention, the scope of the present invention is not limited to these exemplary embodiments, and patents Needless to say, modifications can be made as appropriate within the scope of the claims and the description of the specification.
Claims (11)
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータであって、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備え、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出し、
前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する、
ブリッジレスＰＦＣコンバータ。 A pair of output ends;
A pair of inputs,
A smoothing capacitor connected in parallel to the pair of output terminals;
A first arm connected in parallel to the pair of output terminals, wherein a first switching element including a first parasitic diode and a first rectifier element are arranged in order from the ground side of the pair of output terminals. A first arm connected in series at a first connection point;
A second arm connected in parallel to the pair of output terminals, wherein a second switching element and a second rectifier element each having a second parasitic diode in order from the ground side of the pair of output terminals; A second arm connected in series at a second connection point;
A first boosting coil connected between one of the pair of input ends and the first connection point;
A second boosting coil connected between the other of the pair of input ends and the second connection point;
An input voltage detecting means for detecting an input voltage which is a voltage of AC power input to the pair of input terminals;
An output voltage detecting means for detecting an output voltage which is a voltage of DC power output to the pair of output terminals;
Inrush current limiting means for limiting inrush current, which is a large current that flows temporarily when the power is turned on,
Control means for performing PFC boost control in an average current mode based on a value of an input current that is a current of AC power input to the input terminal, a value of the input voltage, and a value of the output voltage;
Comprising
A bridgeless PFC converter,
First current detection means for detecting a first current that is a current flowing between the ground side of the pair of output ends and the first switching element;
Second current detection means for detecting a second current that is a current flowing between the ground side of the pair of output ends and the second switching element;
Further comprising
In the inrush current limiting execution period in which the inrush current is limited by the inrush current limiting means, both the first switching element and the second switching element are made non-conductive, and at least based on the input voltage, the input Detect phase information including the respective timings when the AC power input to the end becomes positive and negative half circles,
In the inrush current limit release period in which the inrush current restriction by the inrush current restriction means is released and the PFC boost control is executed, the control means uses the first current and the second current based on the phase information. Using the derived input current value, the PFC boost control is executed in the average current mode.
Bridgeless PFC converter.
前記突入電流制限解除期間において、前記第１電流のうち前記１対の出力端のグランド側から前記第１スイッチング素子へと流れる電流成分である第１負電流の絶対値と前記第２電流のうち前記１対の出力端のグランド側から前記第２スイッチング素子へと流れる電流成分である第２負電流の絶対値とを合成して、前記入力電流を導き出す、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 1,
Of the first current, the absolute value of the first negative current that is a current component flowing from the ground side of the pair of output terminals to the first switching element and the second current in the inrush current limit release period Combining the absolute value of the second negative current, which is a current component flowing from the ground side of the pair of output ends to the second switching element, to derive the input current;
Bridgeless PFC converter.
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号に対してリミッタ処理を実施する第１リミッタを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号に対してリミッタ処理を実施する第２リミッタを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 2,
A first differential amplifier for amplifying a signal based on a voltage difference between both ends of the first resistance element, the first resistance element connected in series with the first current path; And a first limiter that performs a limiter process on the output signal from the first differential amplifier, thereby obtaining a signal corresponding to the absolute value of the first negative current,
A second differential amplifier that amplifies a signal based on a voltage difference between both ends of the second resistance element, the second resistance element connected in series with the second current path; And a second limiter for performing a limiter process on the output signal from the second differential amplifier, thereby obtaining a signal corresponding to the absolute value of the second negative current.
Bridgeless PFC converter.
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 2,
The first current detecting means is a first resistance element connected in series with respect to the path of the first current, and a first signal that is amplified by aligning the polarities of the signals based on the voltage difference between both ends of the first resistance element. Comprising a polarity control amplifier, thereby obtaining a signal corresponding to the absolute value of the first negative current;
A second resistance element connected in series with respect to the path of the second current; a second signal for amplifying the signal with the same polarity based on a voltage difference between both ends of the second resistance element; Comprising a polarity control amplifier, thereby obtaining a signal corresponding to the absolute value of the second negative current;
Bridgeless PFC converter.
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 2,
A first differential amplifier for amplifying a signal based on a voltage difference between both ends of the first resistance element, the first resistance element connected in series with the first current path; And a first polarity control amplifier that amplifies the output signal from the first differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the first negative current,
A second differential amplifier that amplifies a signal based on a voltage difference between both ends of the second resistance element, the second resistance element connected in series with the second current path; And a second polarity control amplifier that amplifies the output signal from the second differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the second negative current.
Bridgeless PFC converter.
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス、当該第１極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス、当該第２極性反転トランスが有する二次コイルに対して直列に接続された第２トランス整流素子を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 2,
The first current detection means is connected in series to a first polarity reversing transformer having a primary coil connected in series to the path of the first current, and to a secondary coil included in the first polarity reversing transformer. A first transformer rectifying element, thereby obtaining a signal corresponding to the absolute value of the first negative current,
The second current detecting means is connected in series to a second polarity inverting transformer having a primary coil connected in series to the path of the second current, and a secondary coil included in the second polarity inverting transformer. A second transformer rectifying element, thereby obtaining a signal corresponding to the absolute value of the second negative current,
Bridgeless PFC converter.
前記突入電流制限手段による突入電流の制限が実施される突入制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータ。 The bridgeless PFC converter according to any one of claims 1 to 6,
In the inrush restriction implementation period in which the inrush current restriction is performed by the inrush current restriction means, both the first switching element and the second switching element are made non-conductive, and the input voltage detected by the input voltage detection means Detecting the phase information based on the timing of the zero cross point of
Bridgeless PFC converter.
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミング、前記第１電流検出手段によって検出される前記第１電流の推移、及び前記第２電流検出手段によって検出される前記第２電流の推移に基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 7,
In the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means, the zero crossing point of the input voltage detected by the input voltage detecting means is the total of the input voltages detected by the input voltage detecting means. Based on the value after wave rectification,
Based on the timing of the identified zero cross point, the transition of the first current detected by the first current detection means, and the transition of the second current detected by the second current detection means, the phase information Detect
Bridgeless PFC converter.
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の半波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 7,
In the inrush current limiting execution period in which the inrush current limiting is performed by the inrush current limiting means, the zero cross point of the input voltage detected by the input voltage detecting means is a half of the input voltage detected by the input voltage detecting means. Based on the value after wave rectification,
Detecting the phase information based on the timing of the identified zero-cross point;
Bridgeless PFC converter.
前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 9,
Detecting an absolute value of the phase information and the input voltage by an analog circuit;
Bridgeless PFC converter.
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。 A bridgeless PFC converter according to claim 10,
A first differential amplifier for amplifying a signal based on a voltage difference between both ends of the first resistance element, the first resistance element connected in series with the first current path; And a first polarity control amplifier that amplifies the output signal from the first differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the first negative current,
A second differential amplifier that amplifies a signal based on a voltage difference between both ends of the second resistance element, the second resistance element connected in series with the second current path; And a second polarity control amplifier that amplifies the output signal from the second differential amplifier with the same polarity, thereby obtaining a signal corresponding to the absolute value of the second negative current.
Bridgeless PFC converter.
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