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JP2017059638A - Semiconductor light emitting device - Google Patents

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JP2017059638A
JP2017059638A JP2015182168A JP2015182168A JP2017059638A JP 2017059638 A JP2017059638 A JP 2017059638A JP 2015182168 A JP2015182168 A JP 2015182168A JP 2015182168 A JP2015182168 A JP 2015182168A JP 2017059638 A JP2017059638 A JP 2017059638A
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Japan
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semiconductor layer
region
semiconductor
layer
light emitting
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JP2015182168A
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Japanese (ja)
Inventor
純平 田島
Junpei Tajima
純平 田島
広持 加賀
Koji Kaga
広持 加賀
浩志 大野
Hiroshi Ono
浩志 大野
布上 真也
Shinya Nunoue
真也 布上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor light emitting element that can be enhanced in light extraction efficiency.SOLUTION: A semiconductor light emitting element includes a substrate 80, a first semiconductor layer 11, a second semiconductor layer 12, a third semiconductor layer 13, a fourth semiconductor layer 24, a fifth semiconductor layer 25, a sixth semiconductor layer 26, a first conductive layer 61, a second conductive layer 62, and a third conductive layer 63. The first semiconductor layer includes a first region 11a and a second region 11b, is separated from the substrate in a first direction and has a first conductivity type. The second semiconductor layer is provided between the second region and the substrate, and has a second conductivity type. The third semiconductor layer is provided between the second region and the second semiconductor layer. The fourth semiconductor layer includes a third region 24c and a fourth region 24d, is spaced apart from the substrate in the first direction and aligned with the first semiconductor layer in a direction intersecting to the first direction, and has a first conductivity type. The fifth semiconductor layer is provided between the fourth region and the substrate, and has a second conductivity type. The sixth semiconductor layer is provided between the fourth region and the fifth semiconductor layer.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、半導体発光素子に関する。   Embodiments described herein relate generally to a semiconductor light emitting device.

半導体発光素子において、光の取り出し効率の向上が望まれる。   In a semiconductor light emitting device, improvement in light extraction efficiency is desired.

特表2010−875515号公報Special table 2010-875515 gazette

本発明の実施形態は、光の取り出し効率を向上できる半導体発光素子を提供する。   Embodiments of the present invention provide a semiconductor light emitting device capable of improving light extraction efficiency.

実施形態によれば、半導体発光素子は、基体と、第1半導体層と、第2半導体層と、第3半導体層と、第4半導体層と、第5半導体層と、第6半導体層と、第1導電層と、第2導電層と、第3導電層と、を含む。前記第1半導体層は、第1領域と、第2領域と、を含む。前記第1半導体層は、第1導電形である。前記第1半導体層は、前記基体と第1方向に離間する。前記第2領域は、前記第1方向と交差する方向において前記第1領域と並ぶ。前記第2半導体層は、前記第2領域と前記基体との間に設けられる。前記第2半導体層は、第2導電形である。前記第3半導体層は、前記第2領域と前記第2半導体層との間に設けられる。前記第4半導体層は、第3領域と、第4領域と、を含む。前記第4半導体層は、前記基体と前記第1方向に離間する。前記第4半導体層は、前記第1方向と交差する方向において前記第1半導体層と並ぶ。前記第4半導体層は、前記第1導電形である。前記第2領域と前記第3領域との間に前記第4領域が配置される。前記第2領域と前記第4領域との間に前記第1領域が配置される。前記第5半導体層は、前記第4領域と前記基体との間に設けられる。前記第5半導体層は、前記第2導電形である。前記第6半導体層は、前記第4領域と前記第5半導体層との間に設けられる。前記第1導電層は、第1部分と、第2部分と、を含む。前記第1部分は、前記第1領域と前記基体との間に設けられる。前記第1導電層は、前記第1領域と電気的に接続される。前記第2導電層は、第3部分と、第4部分と、を含む。前記第3導電層は、第5部分と、第6部分と、を含む。前記第2部分は、前記第5部分と前記基体との間に配置される。前記第2部分は、前記第5部分と電気的に接続される。前記第3部分は、前記第5半導体層と前記基体との間に設けられる。前記第3部分は、前記第5半導体層と電気的に接続される。前記第4部分は、前記第6部分と前記基体との間に配置される。前記第4部分は、前記第6部分と電気的に接続される。前記第3導電層は、前記第1半導体層と前記第4半導体層との間、前記第2半導体層と前記第5半導体層との間、及び、前記第3半導体層と前記第6半導体層との間の少なくともいずれかに配置される。   According to the embodiment, the semiconductor light emitting device includes a base, a first semiconductor layer, a second semiconductor layer, a third semiconductor layer, a fourth semiconductor layer, a fifth semiconductor layer, a sixth semiconductor layer, A first conductive layer, a second conductive layer, and a third conductive layer are included. The first semiconductor layer includes a first region and a second region. The first semiconductor layer is of a first conductivity type. The first semiconductor layer is separated from the base body in a first direction. The second region is aligned with the first region in a direction intersecting the first direction. The second semiconductor layer is provided between the second region and the base body. The second semiconductor layer is of a second conductivity type. The third semiconductor layer is provided between the second region and the second semiconductor layer. The fourth semiconductor layer includes a third region and a fourth region. The fourth semiconductor layer is separated from the base body in the first direction. The fourth semiconductor layer is aligned with the first semiconductor layer in a direction intersecting the first direction. The fourth semiconductor layer is the first conductivity type. The fourth region is disposed between the second region and the third region. The first region is disposed between the second region and the fourth region. The fifth semiconductor layer is provided between the fourth region and the base body. The fifth semiconductor layer is the second conductivity type. The sixth semiconductor layer is provided between the fourth region and the fifth semiconductor layer. The first conductive layer includes a first portion and a second portion. The first portion is provided between the first region and the base body. The first conductive layer is electrically connected to the first region. The second conductive layer includes a third portion and a fourth portion. The third conductive layer includes a fifth portion and a sixth portion. The second part is disposed between the fifth part and the base body. The second part is electrically connected to the fifth part. The third portion is provided between the fifth semiconductor layer and the base body. The third portion is electrically connected to the fifth semiconductor layer. The fourth portion is disposed between the sixth portion and the base body. The fourth portion is electrically connected to the sixth portion. The third conductive layer is between the first semiconductor layer and the fourth semiconductor layer, between the second semiconductor layer and the fifth semiconductor layer, and between the third semiconductor layer and the sixth semiconductor layer. Between at least one.

図1(a)及び図1(b)は、第1の実施形態に係る半導体発光素子を例示する模式図である。FIG. 1A and FIG. 1B are schematic views illustrating the semiconductor light emitting element according to the first embodiment. 図2は、第1の実施形態に係る半導体発光素子を例示する模式断面図である。FIG. 2 is a schematic cross-sectional view illustrating the semiconductor light emitting element according to the first embodiment. 図3(a)〜図3(c)は、第1の実施形態に係る半導体発光素子の製造方法を例示する模式的断面図である。FIG. 3A to FIG. 3C are schematic cross-sectional views illustrating the method for manufacturing the semiconductor light emitting element according to the first embodiment. 図4(a)及び図4(b)は、第1の実施形態に係る半導体発光素子の製造方法を例示する模式的断面図である。FIG. 4A and FIG. 4B are schematic cross-sectional views illustrating the method for manufacturing the semiconductor light emitting element according to the first embodiment. 図5(a)及び図5(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。FIG. 5A and FIG. 5B are schematic plan views illustrating the pattern of the semiconductor light emitting device according to the first embodiment. 図6(a)及び図6(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。FIG. 6A and FIG. 6B are schematic plan views illustrating patterns of the semiconductor light emitting device according to the first embodiment. 図7(a)及び図7(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。FIG. 7A and FIG. 7B are schematic plan views illustrating the pattern of the semiconductor light emitting element according to the first embodiment. 図8(a)及び図8(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。FIG. 8A and FIG. 8B are schematic plan views illustrating the pattern of the semiconductor light emitting device according to the first embodiment.

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
Note that, in the present specification and each drawing, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.

(第1の実施形態)
図1(a)及び図1(b)は、第1の実施形態に係る半導体発光素子を例示する模式図である。図1(a)は、平面図である。図1(b)は、図1のB1−B2線断面図である。
(First embodiment)
FIG. 1A and FIG. 1B are schematic views illustrating the semiconductor light emitting element according to the first embodiment. FIG. 1A is a plan view. FIG. 1B is a cross-sectional view taken along line B1-B2 of FIG.

図1(a)及び図1(b)に示すように、半導体発光素子100は、基体80と、第1〜第3半導体層11〜13と、第4〜第6半導体層24〜26と、第1〜第3導電層61〜63と、を含む。   As shown in FIGS. 1A and 1B, the semiconductor light emitting device 100 includes a base body 80, first to third semiconductor layers 11 to 13, fourth to sixth semiconductor layers 24 to 26, First to third conductive layers 61 to 63.

第1半導体層11は、基体80と第1方向に離間する。第11半導体層11は、第1導電形である。第1半導体層11は、第1領域11aと、第2領域11bと、を含む。第2領域11bは、第1方向と交差する方向において第1領域11aと並ぶ。   The first semiconductor layer 11 is separated from the base body 80 in the first direction. The eleventh semiconductor layer 11 is the first conductivity type. The first semiconductor layer 11 includes a first region 11a and a second region 11b. The second region 11b is aligned with the first region 11a in a direction intersecting the first direction.

第1方向をZ方向とする。Z方向に対して垂直な1つの方向をX方向とする。Z方向及びX方向に対して垂直な方向をY方向とする。   The first direction is the Z direction. One direction perpendicular to the Z direction is defined as the X direction. A direction perpendicular to the Z direction and the X direction is taken as a Y direction.

第2半導体層12は、第2領域11bと基体80との間に設けられる。第2半導体層12は、第2導電形である。第3半導体層13は、第2領域11bと第2半導体層12との間に設けられる。   The second semiconductor layer 12 is provided between the second region 11 b and the base body 80. The second semiconductor layer 12 is of the second conductivity type. The third semiconductor layer 13 is provided between the second region 11 b and the second semiconductor layer 12.

例えば、第1導電形はn形であり、第2導電形はp形である。実施形態において、第1導電形がp形で、第2導電形がn形でも良い。以下では、第1導電形がn形で、第2導電形がp形とする。   For example, the first conductivity type is n-type and the second conductivity type is p-type. In the embodiment, the first conductivity type may be p-type and the second conductivity type may be n-type. Hereinafter, the first conductivity type is n-type and the second conductivity type is p-type.

第4半導体層24は、基体80とZ方向に離間して設けられる。第4半導体層24は、Z方向と交差する方向において第1半導体層11と並ぶ。第4半導体層24は、第1導電形である。第4半導体層24は、第3領域24cと、第4領域24dと、を含む。第4領域24dは、第2領域11bと第3領域24cとの間に配置される。第1領域11aは、第2領域11bと第4領域24dとの間に配置される。   The fourth semiconductor layer 24 is provided apart from the base body 80 in the Z direction. The fourth semiconductor layer 24 is aligned with the first semiconductor layer 11 in a direction intersecting the Z direction. The fourth semiconductor layer 24 is of the first conductivity type. The fourth semiconductor layer 24 includes a third region 24c and a fourth region 24d. The fourth region 24d is disposed between the second region 11b and the third region 24c. The first region 11a is disposed between the second region 11b and the fourth region 24d.

第5半導体層25は、第4領域24dと基体80との間に設けられる。第5半導体層25は、第2導電形である。第6半導体層26は、第4領域24dと第5半導体層25との間に設けられる。第4半導体層24は、第6領域24fをさらに含む。第6領域24fと第4領域24dとの間に、第3領域24cの少なくとも一部が配置される。第5半導体層25は、第6領域24fと基体80との間に延在する部分25epをさらに含む。第6半導体層26は、第6領域24fと部分25epとの間に延在する部分26epをさらに含む。   The fifth semiconductor layer 25 is provided between the fourth region 24 d and the base body 80. The fifth semiconductor layer 25 is of the second conductivity type. The sixth semiconductor layer 26 is provided between the fourth region 24 d and the fifth semiconductor layer 25. The fourth semiconductor layer 24 further includes a sixth region 24f. At least a part of the third region 24c is disposed between the sixth region 24f and the fourth region 24d. The fifth semiconductor layer 25 further includes a portion 25ep extending between the sixth region 24f and the base body 80. The sixth semiconductor layer 26 further includes a portion 26ep extending between the sixth region 24f and the portion 25ep.

第1導電層61は、第1部分61aと、第2部分61bと、を含む。第1部分61aは、第1領域11aと基体80との間に設けられる。第1部分61aは、第1領域11aと電気的に接続される。第2導電層62は、第3部分62cと、第4部分62dと、を含む。第3部分62cは、第5半導体層25と基体80との間に設けられる。第3部分62cは、第5半導体層25と電気的に接続される。第3導電層63は、第5部分63eと、第6部分63fと、第7部分63gと、を含む。第7部分63gは、第5部分63eと第6部分63fとの間に設けられる。   The first conductive layer 61 includes a first portion 61a and a second portion 61b. The first portion 61 a is provided between the first region 11 a and the base body 80. The first portion 61a is electrically connected to the first region 11a. The second conductive layer 62 includes a third portion 62c and a fourth portion 62d. The third portion 62 c is provided between the fifth semiconductor layer 25 and the base body 80. The third portion 62c is electrically connected to the fifth semiconductor layer 25. The third conductive layer 63 includes a fifth portion 63e, a sixth portion 63f, and a seventh portion 63g. The seventh portion 63g is provided between the fifth portion 63e and the sixth portion 63f.

第2部分61bは、第5部分63eと基体80との間に配置される。第2部分61bは、第5部分63eと電気的に接続される。第4部分62dは、第6部分63fと基体80との間に配置される。第4部分62dは、第6部分63fと電気的に接続される。
第3導電層63は、第1半導体層11と第4半導体層24との間、第2半導体層12と第5半導体層25との間、及び、第3半導体層13と第6半導体層26との間の少なくともいずれかに配置される。この例では、第3導電層63は、第1半導体層11と第4半導体層24との間に設けられている。
The second portion 61b is disposed between the fifth portion 63e and the base body 80. The second portion 61b is electrically connected to the fifth portion 63e. The fourth portion 62d is disposed between the sixth portion 63f and the base body 80. The fourth portion 62d is electrically connected to the sixth portion 63f.
The third conductive layer 63 is between the first semiconductor layer 11 and the fourth semiconductor layer 24, between the second semiconductor layer 12 and the fifth semiconductor layer 25, and between the third semiconductor layer 13 and the sixth semiconductor layer 26. Between at least one. In this example, the third conductive layer 63 is provided between the first semiconductor layer 11 and the fourth semiconductor layer 24.

第1半導体層11は、第1半導体層第1面11f1と、第1半導体層第2面11f2と、を有する。第1半導体層第2面11f2は、第1部分61aと対向する面と、第3半導体層13と対向する面と、を含む。第1半導体層第1面11f1は、第1半導体層第2面11f2とZ方向に離隔する。第1半導体層第1面11f1は、第1半導体層第2面11f2の反対側の面である。第1半導体層第1面11f1は、例えば、第1半導体層11の上面である。第1半導体層第2面11f2は、例えば、第1半導体層11の下面である。
第3導電層63は、第3導電層第1面63fa1と、第3導電層第2面63fa2と、を有する。第3導電層第2面63fa2は、第2部分61bと対向する面を含む。第3導電層第1面63fa1は、第3導電層第2面63fa2とZ方向に離隔する。
第1半導体層第1面11f1と基体80との間のZ方向に沿った第1距離L1(最短距離)は、第3導電層第1面63fa1と基体80との間のZ方向に沿った第3距離L3よりも長い。
The first semiconductor layer 11 includes a first semiconductor layer first surface 11f1 and a first semiconductor layer second surface 11f2. The first semiconductor layer second surface 11f2 includes a surface facing the first portion 61a and a surface facing the third semiconductor layer 13. The first semiconductor layer first surface 11f1 is separated from the first semiconductor layer second surface 11f2 in the Z direction. The first semiconductor layer first surface 11f1 is a surface opposite to the first semiconductor layer second surface 11f2. The first semiconductor layer first surface 11f1 is, for example, the upper surface of the first semiconductor layer 11. The first semiconductor layer second surface 11f2 is, for example, the lower surface of the first semiconductor layer 11.
The third conductive layer 63 has a third conductive layer first surface 63fa1 and a third conductive layer second surface 63fa2. The third conductive layer second surface 63fa2 includes a surface facing the second portion 61b. The third conductive layer first surface 63fa1 is separated from the third conductive layer second surface 63fa2 in the Z direction.
The first distance L1 (shortest distance) along the Z direction between the first semiconductor layer first surface 11f1 and the base body 80 is along the Z direction between the third conductive layer first surface 63fa1 and the base body 80. It is longer than the third distance L3.

半導体発光素子100は、第2絶縁層72をさらに含む。第1半導体層11は、第2絶縁層72と基体80との間に配置される。第1半導体層11は、第2絶縁層72と対向する第1半導体層第1面11f1を有する。前記第3導電層63は、第2絶縁層72と基体80との間に配置される。第3導電層63は、第2絶縁層72と対向する第3導電層第1面63fa1を有する。第1半導体層第1面11f1と基体80とのZ方向に沿った第1距離L1は、第3導電層第1面63fa1と基体80との間のZ方向に沿った第3距離L3よりも長い。   The semiconductor light emitting device 100 further includes a second insulating layer 72. The first semiconductor layer 11 is disposed between the second insulating layer 72 and the base body 80. The first semiconductor layer 11 has a first semiconductor layer first surface 11 f 1 facing the second insulating layer 72. The third conductive layer 63 is disposed between the second insulating layer 72 and the base body 80. The third conductive layer 63 has a third conductive layer first surface 63fa1 facing the second insulating layer 72. The first distance L1 along the Z direction between the first semiconductor layer first surface 11f1 and the base body 80 is greater than the third distance L3 along the Z direction between the third conductive layer first surface 63fa1 and the base body 80. long.

第3導電層63と基体80との間のZ方向に沿った距離L5は、第1半導体層11と基体80との間のZ方向に沿った距離よりも長い。距離L5は、第2導電層62と基体80との間のZ方向に沿った第2距離L7よりも長い。
第6部分63fのZ方向に沿った厚さD6は、第3部分62cのZ方向に沿った厚さD3よりも厚い。
第3導電層63の少なくとも一部は、Z方向と交差する方向において第1半導体層11と重なる。
The distance L5 along the Z direction between the third conductive layer 63 and the base body 80 is longer than the distance along the Z direction between the first semiconductor layer 11 and the base body 80. The distance L5 is longer than the second distance L7 along the Z direction between the second conductive layer 62 and the base body 80.
The thickness D6 along the Z direction of the sixth portion 63f is thicker than the thickness D3 along the Z direction of the third portion 62c.
At least a part of the third conductive layer 63 overlaps the first semiconductor layer 11 in a direction crossing the Z direction.

第1半導体層11及び第4半導体層24は、例えば、n形の窒化物半導体を含む。これらの半導体層は、例えば、n形のGaNを含む。
第2半導体層12及び第5半導体層25は、例えば、p形の窒化物半導体を含む。これらの半導体層は、例えば、p形のGaNを含む。
第3半導体層13及び第6半導体層26は、例えば、窒化物半導体を含む。これらの半導体層は、例えば、井戸層を含む。井戸層は、例えばInGaNを含む。これらの半導体層は、例えば、障壁層を含む。2つの障壁層の間に井戸層が配置される。井戸層の数は、1でも2以上でも良い。
The first semiconductor layer 11 and the fourth semiconductor layer 24 include, for example, an n-type nitride semiconductor. These semiconductor layers include, for example, n-type GaN.
The second semiconductor layer 12 and the fifth semiconductor layer 25 include, for example, a p-type nitride semiconductor. These semiconductor layers contain, for example, p-type GaN.
The third semiconductor layer 13 and the sixth semiconductor layer 26 include, for example, a nitride semiconductor. These semiconductor layers include, for example, well layers. The well layer includes, for example, InGaN. These semiconductor layers include, for example, a barrier layer. A well layer is disposed between the two barrier layers. The number of well layers may be 1 or 2 or more.

例えば、第1〜第3半導体層11〜13は、第1発光部分E1(例えばLED)の一部となる。第4〜第6半導体層24〜26は、第2発光部分E2(例えばLED)の一部となる。第4半導体層24、部分25ep及び部分26epは、第2発光部分E2の別の一部となる。これらの発光部分が、第1〜第3導電層61〜63により接続される。
半導体発光素子100は、例えば、マルチジャンクションLEDである。半導体発光素子100は、複数の発光部分(例えば、第1発光部分E1及び第2発光部分E2)を含む。
For example, the first to third semiconductor layers 11 to 13 become a part of the first light emitting portion E1 (for example, LED). The fourth to sixth semiconductor layers 24 to 26 become a part of the second light emitting portion E2 (for example, LED). The fourth semiconductor layer 24, the portion 25ep, and the portion 26ep become another part of the second light emitting portion E2. These light emitting portions are connected by the first to third conductive layers 61 to 63.
The semiconductor light emitting device 100 is, for example, a multi junction LED. The semiconductor light emitting device 100 includes a plurality of light emitting portions (for example, a first light emitting portion E1 and a second light emitting portion E2).

半導体発光素子100は、第2半導体層電極52をさらに含む。第2半導体層電極52は、第2半導体層12と基体80との間に設けられる。第2半導体層電極52は、第2半導体層12と電気的に接続される。
第2半導体層12は、第2半導体層電極52と対向する第2半導体層第2面12f2を有する。第3導電層63と基体80との間のZ方向に沿った距離L5は、第2半導体層第2面12f2と基体80との間のZ方向に沿った距離L6よりも長い。
半導体発光素子100は、第4半導体層電極54をさらに含む。第4半導体層電極54は、第4半導体層24の第3領域24cと基体80との間に設けられる。第4半導体層電極54は、第3領域24cと電気的に接続される。
半導体発光素子100は、第1パッド91をさらに含む。第1パッド91は、第4半導体層電極54と電気的に接続される。第1パッド91の少なくとも一部は、Z方向と交差する方向において第4半導体層24と重なる。
半導体発光素子100は、第2パッド92をさらに含む。第2パッド92は、第2半導体層電極52と電気的に接続される。第2パッド92の少なくとも一部は、Z方向と交差する方向において第1半導体層11と重なる。
The semiconductor light emitting device 100 further includes a second semiconductor layer electrode 52. The second semiconductor layer electrode 52 is provided between the second semiconductor layer 12 and the base body 80. The second semiconductor layer electrode 52 is electrically connected to the second semiconductor layer 12.
The second semiconductor layer 12 has a second semiconductor layer second surface 12 f 2 facing the second semiconductor layer electrode 52. A distance L5 along the Z direction between the third conductive layer 63 and the base body 80 is longer than a distance L6 along the Z direction between the second semiconductor layer second surface 12f2 and the base body 80.
The semiconductor light emitting device 100 further includes a fourth semiconductor layer electrode 54. The fourth semiconductor layer electrode 54 is provided between the third region 24 c of the fourth semiconductor layer 24 and the base body 80. The fourth semiconductor layer electrode 54 is electrically connected to the third region 24c.
The semiconductor light emitting device 100 further includes a first pad 91. The first pad 91 is electrically connected to the fourth semiconductor layer electrode 54. At least a part of the first pad 91 overlaps the fourth semiconductor layer 24 in a direction crossing the Z direction.
The semiconductor light emitting device 100 further includes a second pad 92. The second pad 92 is electrically connected to the second semiconductor layer electrode 52. At least a part of the second pad 92 overlaps the first semiconductor layer 11 in a direction crossing the Z direction.

凹凸90は、第1半導体層第1面11f1に設けられる。   The unevenness 90 is provided on the first surface 11f1 of the first semiconductor layer.

例えば、第2半導体層電極52と第4半導体層電極54との間に電圧が印加される。第2半導体層12、第3半導体層13、第1半導体層11、第1導電層61、第3導電層63、第2導電層62、第5半導体層25、第6半導体層26、及び、第4半導体層24を介して(さらに第5半導体層25の部分25ep及び第6半導体層26の部分26epを介して)、第2半導体層電極52と第4半導体層電極54との間に電流が流れる。この電流により、例えば、第3半導体層13及び第6半導体層26から光が放出される。
この例では、第1パッド91及び第2パッド92により電圧が印加される。第1パッド91と第2パッド92との間に電圧を印加することで、第4半導体層電極54と、第2半導体層電極52との間に電圧が印加され、発光が生じる。
For example, a voltage is applied between the second semiconductor layer electrode 52 and the fourth semiconductor layer electrode 54. The second semiconductor layer 12, the third semiconductor layer 13, the first semiconductor layer 11, the first conductive layer 61, the third conductive layer 63, the second conductive layer 62, the fifth semiconductor layer 25, the sixth semiconductor layer 26, and Current flows between the second semiconductor layer electrode 52 and the fourth semiconductor layer electrode 54 via the fourth semiconductor layer 24 (and further via the portion 25ep of the fifth semiconductor layer 25 and the portion 26ep of the sixth semiconductor layer 26). Flows. For example, light is emitted from the third semiconductor layer 13 and the sixth semiconductor layer 26 by this current.
In this example, a voltage is applied by the first pad 91 and the second pad 92. By applying a voltage between the first pad 91 and the second pad 92, a voltage is applied between the fourth semiconductor layer electrode 54 and the second semiconductor layer electrode 52, and light emission occurs.

第1半導体層11は、第1半導体層第3面11f3をさらに有する。第1半導体層第3面11f3は、第1半導体層第1面11f1と交差し、第1半導体層第2面11f2と交差する。第1半導体層第3面11f3は、例えば、第1半導体層11の側面である。   The first semiconductor layer 11 further includes a first semiconductor layer third surface 11f3. The first semiconductor layer third surface 11f3 intersects the first semiconductor layer first surface 11f1, and intersects the first semiconductor layer second surface 11f2. The first semiconductor layer third surface 11f3 is, for example, a side surface of the first semiconductor layer 11.

実施形態に係る半導体発光素子100においては、第3導電層63は、第1半導体層11と第4半導体層24との間に配置される。第3導電層63は、例えば、第1半導体層11の第1半導体層第1面11f1には配置されない。第3導電層63は、例えば、第1半導体層第3面11f3には配置されない。第3半導体層13から出射し、第1半導体層第1面11f1から外に出射する光op1は、遮蔽されにくい。実施形態において、光op1の強度は、例えば、第3導電層63が、第1半導体層第1面11f1及び第1半導体層第3面11f3のいずれかに配置されている場合に比べて高い。その結果、光の取り出し効率を向上できる半導体発光素子を提供することができる。   In the semiconductor light emitting device 100 according to the embodiment, the third conductive layer 63 is disposed between the first semiconductor layer 11 and the fourth semiconductor layer 24. For example, the third conductive layer 63 is not disposed on the first semiconductor layer first surface 11 f 1 of the first semiconductor layer 11. For example, the third conductive layer 63 is not disposed on the third surface 11f3 of the first semiconductor layer. The light op1 emitted from the third semiconductor layer 13 and emitted outside from the first semiconductor layer first surface 11f1 is not easily shielded. In the embodiment, the intensity of the light op1 is higher than, for example, the case where the third conductive layer 63 is disposed on one of the first semiconductor layer first surface 11f1 and the first semiconductor layer third surface 11f3. As a result, it is possible to provide a semiconductor light emitting device capable of improving light extraction efficiency.

実施形態に係る半導体発光素子100においては、第3導電層63は、第1半導体層11と第4半導体層24との間に設けられる。例えば、第1半導体層11と第4半導体層24との間には、例えば、第3導電層63とは別の配線層(導電層)は設けられない。これにより、例えば、第3導電層63の厚さを厚くできる。例えば、第3導電層63の第6部分のZ方向の厚さD6は、第2導電層62の第3部分62cのZ方向における厚さD3よりも厚い。その結果、第3導電層63の抵抗は低い。   In the semiconductor light emitting device 100 according to the embodiment, the third conductive layer 63 is provided between the first semiconductor layer 11 and the fourth semiconductor layer 24. For example, a wiring layer (conductive layer) different from the third conductive layer 63 is not provided between the first semiconductor layer 11 and the fourth semiconductor layer 24, for example. Thereby, for example, the thickness of the third conductive layer 63 can be increased. For example, the thickness D6 in the Z direction of the sixth portion of the third conductive layer 63 is thicker than the thickness D3 in the Z direction of the third portion 62c of the second conductive layer 62. As a result, the resistance of the third conductive layer 63 is low.

実施形態に係る半導体発光素子100においては、第1絶縁層71は、第2半導体層電極52と基体80との間、第1導電層61と基体80との間、第2導電層62と基体80との間、第3導電層63と基体80との間、及び、第3領域24cと基体80との間にさらに設けられる。第1金属層41は、例えば、第1絶縁層71と基体80との間に設けられる。第2金属層42を、第1絶縁層71と第1金属層41との間に設けらてもよい。第2金属層42は、第3半導体層13から出射した光を反射させる。反射した光は、第1半導体層11第1面11f1から外に出射する。これにより、光取り出し効率をさらに向上させることができる。   In the semiconductor light emitting device 100 according to the embodiment, the first insulating layer 71 includes the second semiconductor layer electrode 52 and the base body 80, the first conductive layer 61 and the base body 80, and the second conductive layer 62 and the base body. 80, between the third conductive layer 63 and the base body 80, and between the third region 24 c and the base body 80. For example, the first metal layer 41 is provided between the first insulating layer 71 and the base body 80. The second metal layer 42 may be provided between the first insulating layer 71 and the first metal layer 41. The second metal layer 42 reflects the light emitted from the third semiconductor layer 13. The reflected light exits from the first surface 11f1 of the first semiconductor layer 11. Thereby, the light extraction efficiency can be further improved.

第1半導体層11は、第5領域11eをさらに含む。第2領域11bは、第1領域11aと第5領域11eとの間に配置される。
実施形態に係る半導体発光素子100においては、第1半導体層電極51をさらに含む。第1半導体層電極51は、第1半導体層11の第5領域11eと、基体80と、の間に設けられる。第1半導体層電極51は、第5領域11eと電気的に接続される。
実施形態に係る半導体発光素子100においては、第5半導体層電極55をさらに含む。第5半導体層電極55は、第5半導体層25の部分25epと、基体80と、の間に設けられる。第5半導体層電極55は、部分25epと電気的に接続される。
The first semiconductor layer 11 further includes a fifth region 11e. The second region 11b is disposed between the first region 11a and the fifth region 11e.
The semiconductor light emitting device 100 according to the embodiment further includes a first semiconductor layer electrode 51. The first semiconductor layer electrode 51 is provided between the fifth region 11 e of the first semiconductor layer 11 and the base body 80. The first semiconductor layer electrode 51 is electrically connected to the fifth region 11e.
The semiconductor light emitting device 100 according to the embodiment further includes a fifth semiconductor layer electrode 55. The fifth semiconductor layer electrode 55 is provided between the portion 25ep of the fifth semiconductor layer 25 and the base body 80. The fifth semiconductor layer electrode 55 is electrically connected to the portion 25ep.

第1半導体層電極51及び第4半導体層電極54のいずれかは、例えば、アルミニウムを含む。第1半導体層電極51及び第4半導体層電極54のいずれかは、例えば、アルミニウムを含む合金を含む。第1半導体層電極51及び第4半導体層電極54のいずれかは、例えば、第3半導体層13から出射した光を反射する。
第2半導体層電極52及び第5半導体層電極55のいずれかは、例えば、銀を含む。第2半導体層電極52及び第5半導体層電極55のいずれかは、例えば、銀を含む合金を含む。第2半導体層電極52及び第5半導体層電極55のいずれかは、第3半導体層13から出射した光を反射する。
One of the first semiconductor layer electrode 51 and the fourth semiconductor layer electrode 54 includes, for example, aluminum. One of the first semiconductor layer electrode 51 and the fourth semiconductor layer electrode 54 includes, for example, an alloy containing aluminum. One of the first semiconductor layer electrode 51 and the fourth semiconductor layer electrode 54 reflects, for example, light emitted from the third semiconductor layer 13.
One of the second semiconductor layer electrode 52 and the fifth semiconductor layer electrode 55 includes, for example, silver. One of the second semiconductor layer electrode 52 and the fifth semiconductor layer electrode 55 includes, for example, an alloy containing silver. One of the second semiconductor layer electrode 52 and the fifth semiconductor layer electrode 55 reflects the light emitted from the third semiconductor layer 13.

第1半導体層11及び第4半導体層24のいずれかは、ガリウムナイトライドを含む。第1絶縁層71は、例えば、シリコン酸化物及びシリコン窒化物のいずれかを含む。第1金属層41は、例えば、金および錫のいずれかを含む。
第2半導体層電極52は、例えば、第2導電層62に含まれる材料を含む。
第4半導体層電極54は、例えば、第1導電層61に含まれる材料を含む。
第1半導体層電極51は、例えば、第1導電層61に含まれる材料を含む。
第5半導体層電極55は、例えば、第2導電層62に含まれる材料を含む。
Either the first semiconductor layer 11 or the fourth semiconductor layer 24 includes gallium nitride. The first insulating layer 71 includes, for example, one of silicon oxide and silicon nitride. The first metal layer 41 includes, for example, either gold or tin.
The second semiconductor layer electrode 52 includes, for example, the material included in the second conductive layer 62.
The fourth semiconductor layer electrode 54 includes, for example, the material included in the first conductive layer 61.
The first semiconductor layer electrode 51 includes, for example, the material included in the first conductive layer 61.
The fifth semiconductor layer electrode 55 includes, for example, the material included in the second conductive layer 62.

基体80は、基体第1面80f1と、基体第2面80f2と、を有する。基体第1面80f1は、第1絶縁層71と対向する。基体第2面80f2は、第1絶縁層71とZ方向に離隔し、Z方向と交差する。基体第1面80f1は、例えば、基体第2面80f2の反対側の面である。
第3半導体層13から出射し第1半導体層第1面11f1から外に出射する光op1の強度は、第3半導体層13から出射し、基体第2面80f2から外に出射する光op2の強度よりも高い。
The base 80 has a base first surface 80f1 and a base second surface 80f2. The first base surface 80 f 1 faces the first insulating layer 71. The second base surface 80f2 is separated from the first insulating layer 71 in the Z direction and intersects the Z direction. The base first surface 80f1 is, for example, a surface opposite to the base second surface 80f2.
The intensity of the light op1 emitted from the third semiconductor layer 13 and emitted outward from the first semiconductor layer first surface 11f1 is the intensity of the light op2 emitted from the third semiconductor layer 13 and emitted outward from the substrate second surface 80f2. Higher than.

発光した光は、主として、第1半導体層11の上面及び第4半導体層24の上面から外部に放出する。これらの面が、半導体発光素子100の光放出面(発光面)となる。   The emitted light is emitted to the outside mainly from the upper surface of the first semiconductor layer 11 and the upper surface of the fourth semiconductor layer 24. These surfaces serve as a light emitting surface (light emitting surface) of the semiconductor light emitting device 100.

光のピーク波長は、例えば、380nm以上650nm以下である。光の強度は、ピーク波長において最高である。   The peak wavelength of light is, for example, not less than 380 nm and not more than 650 nm. The light intensity is highest at the peak wavelength.

図2は、第1の実施形態に係る半導体発光素子を例示する模式断面図である。   FIG. 2 is a schematic cross-sectional view illustrating the semiconductor light emitting element according to the first embodiment.

図2に示すように、半導体発光素子100においては、樹脂層76をさらに含む。樹脂層76は、樹脂76aと、蛍光体77と、を含む。蛍光体77は、樹脂76aに取り囲まれる。蛍光体77は、樹脂76aと第1半導体層11との間に配置される。蛍光体77は、樹脂76aと第3導電層63との間に配置されない。
第1パッド91に第1ワイヤ91Pが接続される。第2パッド92に第2ワイヤ92Pが接続される。
As shown in FIG. 2, the semiconductor light emitting device 100 further includes a resin layer 76. The resin layer 76 includes a resin 76a and a phosphor 77. The phosphor 77 is surrounded by the resin 76a. The phosphor 77 is disposed between the resin 76 a and the first semiconductor layer 11. The phosphor 77 is not disposed between the resin 76 a and the third conductive layer 63.
A first wire 91 </ b> P is connected to the first pad 91. A second wire 92 </ b> P is connected to the second pad 92.

図3(a)〜図3(c)は、第1の実施形態に係る半導体発光素子の製造方法を例示する模式的断面図である。
図4(a)及び図4(b)は、第1の実施形態に係る半導体発光素子の製造方法を例示する模式的断面図である。
FIG. 3A to FIG. 3C are schematic cross-sectional views illustrating the method for manufacturing the semiconductor light emitting element according to the first embodiment.
FIG. 4A and FIG. 4B are schematic cross-sectional views illustrating the method for manufacturing the semiconductor light emitting element according to the first embodiment.

図3(a)に示すように、成長用基板95上に、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法によりエピタキシャル成長させて第1ベース半導体層11baを形成する。第1ベース半導体層11baを結晶層とも言う。第1ベース半導体層11baにエッチングを行う。これにより、第1ベース加工後半導体層11baaが形成される。第1ベース加工後半導体層11baaは、開口部81、開口部82及び開口部83を有する。第1ベース加工後半導体層11baaに、絶縁部材を堆積して絶縁層75を形成する。絶縁層75は、開口部81、開口部82及び開口部83を反映した開口部81a、開口部82a及び開口部83aを有する。   As shown in FIG. 3A, the first base semiconductor layer 11ba is formed on the growth substrate 95 by epitaxial growth, for example, by MOCVD (Metal Organic Chemical Vapor Deposition). The first base semiconductor layer 11ba is also referred to as a crystal layer. Etching is performed on the first base semiconductor layer 11ba. Thereby, the semiconductor layer 11baa after the first base processing is formed. The first base-processed semiconductor layer 11baa has an opening 81, an opening 82, and an opening 83. After the first base processing, an insulating member is deposited on the semiconductor layer 11baa to form the insulating layer 75. The insulating layer 75 has an opening 81a, an opening 82a, and an opening 83a reflecting the opening 81, the opening 82, and the opening 83.

図3(b)に示すように、絶縁層75にエッチングを行う。これにより、開口部81aの底面81abの1部分、及び、開口部82aの底面82abの1部分を除去する。
底面81abの1部分が除去されたことにより、第1ベース加工後半導体層11baaの1部分が露出する。第1ベース加工後半導体層11baaの1部分、及び底面81abに、導電材料を堆積させて第1パッド電極31を形成する。
底面82abの1部分が除去されたことにより、第1ベース加工後半導体層11baaの別の1部分が露出する。第1ベース加工後半導体層11baaの別の1部分、及び底面82abに、導電材料を堆積させて第1導電層61を形成する。
As shown in FIG. 3B, the insulating layer 75 is etched. Thereby, a part of the bottom surface 81ab of the opening 81a and a part of the bottom surface 82ab of the opening 82a are removed.
By removing a portion of the bottom surface 81ab, a portion of the semiconductor layer 11baa after the first base processing is exposed. A first pad electrode 31 is formed by depositing a conductive material on a part of the semiconductor layer 11baa after the first base processing and the bottom surface 81ab.
By removing one portion of the bottom surface 82ab, another portion of the semiconductor layer 11baa after the first base processing is exposed. A first conductive layer 61 is formed by depositing a conductive material on another part of the semiconductor layer 11baa after the first base processing and the bottom surface 82ab.

図3(c)に示すように、絶縁層75の1部を除去して開口部84〜86を形成する。
開口部84〜86内に第3ベース半導体層13baを形成する。第3ベース半導体層13ba上に第2ベース半導体層12baを形成する。第2ベース半導体層12ba及び絶縁層75の1部に導電部材を堆積して第2ベース半導体層電極52baを形成する。
As shown in FIG. 3C, a portion of the insulating layer 75 is removed to form openings 84-86.
The third base semiconductor layer 13ba is formed in the openings 84 to 86. A second base semiconductor layer 12ba is formed on the third base semiconductor layer 13ba. A conductive member is deposited on part of the second base semiconductor layer 12ba and the insulating layer 75 to form the second base semiconductor layer electrode 52ba.

図4(a)に示すように、第2ベース半導体層電極52ba、第2ベース半導体層12ba及び第3ベース半導体層13baをZ方向に貫いて開口部87及び88を形成する。開口部87及び88は、第1ベース加工後半導体層11baaに達する。開口部87の底面に導電部材を堆積して第1半導体層電極51を形成する。開口部88の底面に導電部材を堆積して第4半導体層電極54を形成する。
第2ベース半導体層電極52ba、絶縁層75の1部、第1パッド電極31、第4半導体層電極54、第1導電層61、及び、第1半導体層電極51に絶縁材料を堆積して第1絶縁層71を形成する。
As shown in FIG. 4A, openings 87 and 88 are formed through the second base semiconductor layer electrode 52ba, the second base semiconductor layer 12ba, and the third base semiconductor layer 13ba in the Z direction. The openings 87 and 88 reach the semiconductor layer 11baa after the first base processing. A conductive member is deposited on the bottom surface of the opening 87 to form the first semiconductor layer electrode 51. A conductive member is deposited on the bottom surface of the opening 88 to form the fourth semiconductor layer electrode 54.
An insulating material is deposited on the second base semiconductor layer electrode 52ba, a part of the insulating layer 75, the first pad electrode 31, the fourth semiconductor layer electrode 54, the first conductive layer 61, and the first semiconductor layer electrode 51. One insulating layer 71 is formed.

図4(b)に示すように、基体80に、第1接合用金属層41bを形成する。第1絶縁層71に、第1接着用金属層41aを形成する。第1接着用金属層41aと、第1接合用金属層41bとを接合する。第1金属層41は、第1接着用金属層41aと、第1接合用金属層41bと、を含む。研削やエッチングを行うことにより成長用基板95を除去する。   As shown in FIG. 4B, the first bonding metal layer 41 b is formed on the base body 80. A first bonding metal layer 41 a is formed on the first insulating layer 71. The first bonding metal layer 41a and the first bonding metal layer 41b are bonded. The first metal layer 41 includes a first bonding metal layer 41a and a first bonding metal layer 41b. The growth substrate 95 is removed by grinding or etching.

図1(b)に示すように、第1半導体層第1面11f1に、例えば、エッチングなどの加工を行う。これにより、第1面11f1に凹凸90を形成する。第1ベース加工後半導体層11baaにエッチングを行う。このエッチングにより、第1半導体層11及び第4半導体層24を形成する。第1半導体層第1面11f1に第2絶縁層72を形成する。絶縁層71、72のエッチングを行う。このエッチングにより、第2ベース半導体層電極52baの一部が露出する。露出した第2ベース半導体層電極52baの一部が第2パッド電極32となる。第2パッド電極32に第2パッド92を形成する。第2パッド92と第2パッド電極32とは電気的に接続される。このエッチングにより、第1パッド電極31を露出させる。第1パッド電極31に第1パッド91を形成する。第1パッド91と第4半導体層電極54とは第1パッド電極31を介して電気的に接続される。   As shown in FIG. 1B, the first surface 11f1 of the first semiconductor layer is processed, for example, by etching. Thereby, the unevenness 90 is formed on the first surface 11f1. After the first base processing, the semiconductor layer 11baa is etched. By this etching, the first semiconductor layer 11 and the fourth semiconductor layer 24 are formed. The second insulating layer 72 is formed on the first surface 11f1 of the first semiconductor layer. Insulating layers 71 and 72 are etched. By this etching, a part of the second base semiconductor layer electrode 52ba is exposed. A portion of the exposed second base semiconductor layer electrode 52ba becomes the second pad electrode 32. A second pad 92 is formed on the second pad electrode 32. The second pad 92 and the second pad electrode 32 are electrically connected. By this etching, the first pad electrode 31 is exposed. A first pad 91 is formed on the first pad electrode 31. The first pad 91 and the fourth semiconductor layer electrode 54 are electrically connected through the first pad electrode 31.

エッチング後の第2ベース半導体層12baが第2半導体層12となる。エッチング後の第3ベース半導体層13baが第3半導体層13となる。エッチングにより、第1導電層61の一部(第2部分61b)及び第2導電層62の一部(第4部分62d)が露出する。第2部分61b及び第4部分62dに第3導電層63を形成する。   The second base semiconductor layer 12ba after the etching becomes the second semiconductor layer 12. The third base semiconductor layer 13ba after the etching becomes the third semiconductor layer 13. By etching, a part of the first conductive layer 61 (second part 61b) and a part of the second conductive layer 62 (fourth part 62d) are exposed. A third conductive layer 63 is formed on the second portion 61b and the fourth portion 62d.

このようにして、半導体発光素子100が形成される。   In this way, the semiconductor light emitting device 100 is formed.

実施形態によれば、光の取り出し効率を向上できる半導体発光素子を提供することができる。   According to the embodiment, it is possible to provide a semiconductor light emitting device capable of improving light extraction efficiency.

以下に、第1の実施形態に係る半導体発光素子の各層のパターンを例示する。
図5(a)及び図5(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。
図5(a)に示すパターンP2は、第2導電形電極層のパターンである。パターンP2は、例えば、第2半導体層電極52及び第5半導体層電極55のパターンを含む。
図5(b)に示すパターンP2cは、第2導電形電極カバー層のパターンである。パターンP2cは、例えば、第2半導体層電極52及び第5半導体層電極55のカバー層のパターンを含む。
図6(a)及び図6(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。
図6(a)に示すパターンP1は、第1導電形電極層のパターンである。パターンP1は、例えば、第1半導体層電極51及び第4半導体層電極54のパターンを含む。
図6(b)に示すパターンP1cは、第1導電形電極を電気的に接続する配線パターンである。
図7(a)及び図7(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。
図7(a)に示すパターンPmは、開口部を形成するパターンである。開口部は、例えば、開口部81、開口部82及び開口部83を含む。
図7(b)に示すパターンPiは、結晶層を分離して半導体層を形成するパターンである。半導体層は、例えば、第1半導体層11及び第2半導体層24を含む。
図8(a)及び図8(b)は、第1の実施形態に係る半導体発光素子のパターンを例示する模式的平面図である。
図8(a)に示すパターンPwは、ウェットエッチングによりパッドを形成するパターンである。パッドは、例えば、第1パッド91及び第2パッド92を含む。
図8(b)に示すパターンPvは、蒸着によりパッドを形成するパターンである。
これらのパターンがZ方向に積層される。
Examples of the pattern of each layer of the semiconductor light emitting device according to the first embodiment will be described below.
FIG. 5A and FIG. 5B are schematic plan views illustrating the pattern of the semiconductor light emitting device according to the first embodiment.
A pattern P2 shown in FIG. 5A is a pattern of the second conductivity type electrode layer. The pattern P2 includes, for example, patterns of the second semiconductor layer electrode 52 and the fifth semiconductor layer electrode 55.
A pattern P2c shown in FIG. 5B is a pattern of the second conductivity type electrode cover layer. The pattern P2c includes, for example, the pattern of the cover layer of the second semiconductor layer electrode 52 and the fifth semiconductor layer electrode 55.
FIG. 6A and FIG. 6B are schematic plan views illustrating patterns of the semiconductor light emitting device according to the first embodiment.
A pattern P1 shown in FIG. 6A is a pattern of the first conductivity type electrode layer. The pattern P1 includes, for example, patterns of the first semiconductor layer electrode 51 and the fourth semiconductor layer electrode 54.
A pattern P1c shown in FIG. 6B is a wiring pattern for electrically connecting the first conductivity type electrodes.
FIG. 7A and FIG. 7B are schematic plan views illustrating the pattern of the semiconductor light emitting element according to the first embodiment.
A pattern Pm shown in FIG. 7A is a pattern for forming an opening. The opening includes, for example, an opening 81, an opening 82, and an opening 83.
A pattern Pi shown in FIG. 7B is a pattern for separating the crystal layer to form a semiconductor layer. The semiconductor layer includes, for example, the first semiconductor layer 11 and the second semiconductor layer 24.
FIG. 8A and FIG. 8B are schematic plan views illustrating the pattern of the semiconductor light emitting device according to the first embodiment.
A pattern Pw shown in FIG. 8A is a pattern for forming a pad by wet etching. The pads include, for example, a first pad 91 and a second pad 92.
A pattern Pv shown in FIG. 8B is a pattern for forming a pad by vapor deposition.
These patterns are stacked in the Z direction.

なお、本明細書において「窒化物半導体」とは、BInAlGa1−x−y−zN(0≦x≦1,0≦y≦1,0≦z≦1,x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N(窒素)以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。 In this specification, “nitride semiconductor” means B x In y Al z Ga 1-xyz N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z ≦ 1) Semiconductors having all compositions in which the composition ratios x, y, and z are changed within the respective ranges are included. Furthermore, in the above chemical formula, those further containing a group V element other than N (nitrogen), those further containing various elements added for controlling various physical properties such as conductivity type, and unintentionally Those further including various elements included are also included in the “nitride semiconductor”.

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。   In the present specification, “vertical” and “parallel” include not only strictly vertical and strictly parallel, but also include, for example, variations in the manufacturing process, and may be substantially vertical and substantially parallel. It ’s fine.

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる基体、半導体層、導電層、パッド層、金属層、金属膜、電極及び接続部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, the specific configuration of each element such as a substrate, a semiconductor layer, a conductive layer, a pad layer, a metal layer, a metal film, an electrode, and a connection part included in the semiconductor light emitting element is appropriately selected by those skilled in the art from a known range. By doing so, the present invention is included in the scope of the present invention as long as the same effects can be obtained and similar effects can be obtained.
Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.

その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。   In addition, all semiconductor light-emitting elements that can be implemented by those skilled in the art based on the semiconductor light-emitting elements described above as embodiments of the present invention are included in the scope of the present invention as long as they include the gist of the present invention. Belonging to.

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。   In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and the equivalents thereof.

11:第1半導体層、11a:第1領域、11b:第2領域、11ba:第1ベース半導体層、11baa:ベース加工後半導体層、11e:第5領域、11f1:第1半導体層第1面、11f2:第1半導体層第2面、11f3:第1半導体層第3面、12:第2半導体層、12ba:第2ベース半導体層、12f2:第2半導体層第2面、13:第3半導体層、13ba:第3ベース半導体層、24:第4半導体層、24c:第3領域、24d:第4領域、24f:第5領域、25:第5半導体層、25ep:部分、26:第6半導体層、26ep:部分、31:第1パッド電極、32:第2パッド電極、41:第1金属層、41a:第1接着用金属層、41b:第1接合用金属層、42:第2金属層、51:第1半導体層電極、52:第2半導体層電極、52ba:第2ベース半導体層電極、54:第4半導体層電極、55:第5半導体層電極、61:第1導電層、61a:第1部分、61b:第2部分、62:第2導電層、62c:第3部分、62d:第4部分、63:第3導電層、63e:第5部分、63f:第6部分、63g:第7部分、63fa1:第3導電層第1面、63fa2:第3導電層第2面、71:第1絶縁層、72:第2絶縁層、75:絶縁層、76:樹脂層、76a:樹脂、77:蛍光体、80:基体、80f1:基体第1面、80f2:基体第2面、81:開口部、81a:開口部、81ab:底面、82:開口部、82ab:底面、83:開口部、83a:開口部、84〜88:開口部、90:凹凸、91:第1パッド、91P:第1ワイヤ、92:第2パッド、92P:第2ワイヤ、95:成長用基板、100:半導体発光素子、D3、D6:厚さ、E1:第1発光部分、E2:第2発光部分、L1:第1距離、L3:第3距離、L5:距離、L6:距離、L7:距離、op1、op2:光、P1、P1c、P2、P2c、Pm、Pi、Pw、Pv:パターン   11: First semiconductor layer, 11a: First region, 11b: Second region, 11ba: First base semiconductor layer, 11baa: Semiconductor layer after base processing, 11e: Fifth region, 11f1: First semiconductor layer first surface 11f2: second surface of the first semiconductor layer, 11f3: third surface of the first semiconductor layer, 12: second semiconductor layer, 12ba: second base semiconductor layer, 12f2: second surface of the second semiconductor layer, 13: third Semiconductor layer, 13ba: third base semiconductor layer, 24: fourth semiconductor layer, 24c: third region, 24d: fourth region, 24f: fifth region, 25: fifth semiconductor layer, 25ep: part, 26: first 6 semiconductor layers, 26 ep: part, 31: first pad electrode, 32: second pad electrode, 41: first metal layer, 41a: first bonding metal layer, 41b: first bonding metal layer, 42: first 2 metal layers, 51: first semiconductor layer electrode, 52: 2 semiconductor layer electrodes, 52ba: second base semiconductor layer electrode, 54: fourth semiconductor layer electrode, 55: fifth semiconductor layer electrode, 61: first conductive layer, 61a: first portion, 61b: second portion, 62 : Second conductive layer, 62c: third part, 62d: fourth part, 63: third conductive layer, 63e: fifth part, 63f: sixth part, 63g: seventh part, 63fa1: third conductive layer 1 surface, 63fa2: second surface of the third conductive layer, 71: first insulating layer, 72: second insulating layer, 75: insulating layer, 76: resin layer, 76a: resin, 77: phosphor, 80: substrate, 80f1: substrate first surface, 80f2: substrate second surface, 81: opening, 81a: opening, 81ab: bottom, 82: opening, 82ab: bottom, 83: opening, 83a: opening, 84 to 88 : Opening, 90: unevenness, 91: first pad, 91P: first wire, 9 : Second pad, 92P: second wire, 95: substrate for growth, 100: semiconductor light emitting element, D3, D6: thickness, E1: first light emitting portion, E2: second light emitting portion, L1: first distance, L3: third distance, L5: distance, L6: distance, L7: distance, op1, op2: light, P1, P1c, P2, P2c, Pm, Pi, Pw, Pv: pattern

Claims (19)

基体と、
前記基体と第1方向に離間した第1導電形の第1半導体層であって、第1領域と、前記第1方向と交差する方向において前記第1領域と並ぶ第2領域と、を含む、前記第1半導体層と、
前記第2領域と前記基体との間に設けられた第2導電形の第2半導体層と、
前記第2領域と前記第2半導体層との間に設けられた第3半導体層と、
前記基体と前記第1方向に離間し前記第1方向と交差する方向において前記第1半導体層と並ぶ前記第1導電形の第4半導体層であって、第3領域と、第4領域と、を含み、前記第2領域と前記第3領域との間に前記第4領域が配置され、前記第2領域と前記第4領域との間に前記第1領域が配置される、前記第4半導体層と、
前記第4領域と前記基体との間に設けられた前記第2導電形の第5半導体層と、
前記第4領域と前記第5半導体層との間に設けられた第6半導体層と、
前記第1領域と電気的に接続された第1導電層であって、前記第1領域と前記基体との間に設けられた第1部分と、第2部分と、を含む前記第1導電層と、
第3部分と、第4部分と、を含む第2導電層と、
第5部分と、第6部分と、を含む第3導電層と、
を備え、
前記第2部分は、前記第5部分と前記基体との間に配置され、前記第5部分と電気的に接続され、
前記第3部分は、前記第5半導体層と前記基体との間に設けられ、前記第5半導体層と電気的に接続され、
前記第4部分は、前記第6部分と前記基体との間に配置され、前記第6部分と電気的に接続され、
前記第3導電層は、前記第1半導体層と前記第4半導体層との間、前記第2半導体層と前記第5半導体層との間、及び、前記第3半導体層と前記第6半導体層との間の少なくともいずれかに配置される、半導体発光素子。
A substrate;
A first semiconductor layer of a first conductivity type spaced apart from the base body in a first direction, including a first region and a second region aligned with the first region in a direction intersecting the first direction; The first semiconductor layer;
A second semiconductor layer of a second conductivity type provided between the second region and the substrate;
A third semiconductor layer provided between the second region and the second semiconductor layer;
A fourth semiconductor layer of the first conductivity type that is spaced apart from the base body in the first direction and is aligned with the first semiconductor layer in a direction intersecting the first direction, wherein the third region, the fourth region, The fourth semiconductor, wherein the fourth region is disposed between the second region and the third region, and the first region is disposed between the second region and the fourth region. Layers,
A fifth semiconductor layer of the second conductivity type provided between the fourth region and the substrate;
A sixth semiconductor layer provided between the fourth region and the fifth semiconductor layer;
A first conductive layer electrically connected to the first region, the first conductive layer including a first portion and a second portion provided between the first region and the base body When,
A second conductive layer including a third portion and a fourth portion;
A third conductive layer including a fifth portion and a sixth portion;
With
The second part is disposed between the fifth part and the base body and electrically connected to the fifth part;
The third portion is provided between the fifth semiconductor layer and the base body, and is electrically connected to the fifth semiconductor layer,
The fourth portion is disposed between the sixth portion and the base body and electrically connected to the sixth portion;
The third conductive layer is between the first semiconductor layer and the fourth semiconductor layer, between the second semiconductor layer and the fifth semiconductor layer, and between the third semiconductor layer and the sixth semiconductor layer. A semiconductor light emitting device disposed at least in any of the above.
第2絶縁層をさらに備え、
前記第2絶縁層と前記基体との間に前記第1半導体層が配置され、
前記第1半導体層は、前記第2絶縁層と対向する第1半導体層第1面を有し、
前記第2絶縁層と前記基体との間に前記第3導電層が配置され、
前記第3導電層は、前記第2絶縁層と対向する第3導電層第1面を有し、
前記第1半導体層第1面と前記基体との前記第1方向に沿った第1距離は、前記第3導電層第1面と前記基体との間の前記第1方向に沿った第3距離よりも長い、請求項1記載の半導体発光素子。
A second insulating layer;
The first semiconductor layer is disposed between the second insulating layer and the substrate;
The first semiconductor layer has a first semiconductor layer first surface facing the second insulating layer;
The third conductive layer is disposed between the second insulating layer and the substrate;
The third conductive layer has a first surface of a third conductive layer facing the second insulating layer;
The first distance along the first direction between the first surface of the first semiconductor layer and the substrate is a third distance along the first direction between the first surface of the third conductive layer and the substrate. The semiconductor light-emitting device according to claim 1, which is longer than 1.
前記第3導電層の少なくとも一部は、前記第1方向と交差する方向において前記第1半導体層と重なる、請求項1または2に記載の半導体発光素子。   3. The semiconductor light emitting element according to claim 1, wherein at least a part of the third conductive layer overlaps with the first semiconductor layer in a direction crossing the first direction. 前記第6部分の前記第1方向における厚さは、前記第3部分の前記第1方向における厚さよりも厚い、請求項1〜3のいずれか1つに記載の半導体発光素子。   4. The semiconductor light emitting element according to claim 1, wherein a thickness of the sixth portion in the first direction is larger than a thickness of the third portion in the first direction. 樹脂層をさらに備え、
前記樹脂層は、樹脂と、前記樹脂に取り囲まれた蛍光体と、を含み、
前記蛍光体は、前記第1半導体層と前記第4半導体層との間に配置されない、
請求項1〜4のいずれか1つに記載の半導体発光素子。
A resin layer;
The resin layer includes a resin and a phosphor surrounded by the resin,
The phosphor is not disposed between the first semiconductor layer and the fourth semiconductor layer;
The semiconductor light emitting element according to claim 1.
前記第2半導体層と前記基体との間に設けられ前記第2半導体層と電気的に接続された第2半導体層電極をさらに備えた、請求項1〜5のいずれか1つに記載の半導体発光素子。   The semiconductor according to claim 1, further comprising a second semiconductor layer electrode provided between the second semiconductor layer and the base body and electrically connected to the second semiconductor layer. Light emitting element. 前記第2半導体層は、前記第2半導体層電極と対向する第2半導体層第2面を有し、
前記第3導電層と前記基体との間の前記第1方向に沿った距離は、前記第2半導体層第2面と前記基体との間の前記第1方向に沿った距離よりも長い、
請求項6記載の半導体発光素子。
The second semiconductor layer has a second surface of the second semiconductor layer facing the second semiconductor layer electrode;
A distance along the first direction between the third conductive layer and the base is longer than a distance along the first direction between the second surface of the second semiconductor layer and the base;
The semiconductor light emitting device according to claim 6.
前記第2半導体層電極は、前記第2導電層に含まれる材料を含む、請求項6または7に記載の半導体発光素子。   The semiconductor light-emitting element according to claim 6, wherein the second semiconductor layer electrode includes a material included in the second conductive layer. 前記第3領域と前記基体との間に設けられ、前記第3領域と電気的に接続された第4半導体層電極をさらに備えた、請求項1〜8のいずれか1つに記載の半導体発光素子。   The semiconductor light-emitting device according to claim 1, further comprising a fourth semiconductor layer electrode provided between the third region and the base body and electrically connected to the third region. element. 前記第4半導体層電極は、前記第1導電層に含まれる材料を含む、請求項9記載の半導体発光素子。   The semiconductor light emitting element according to claim 9, wherein the fourth semiconductor layer electrode includes a material included in the first conductive layer. 第1半導体層電極をさらに備え、
前記第1半導体層は、第5領域をさらに含み、
前記第1領域と前記第5領域との間に前記第2領域が配置され、
前記第1半導体層電極は、前記第5領域と前記基体との間に設けられ、前記第5領域と電気的に接続される、請求項1〜10のいずれか1つに記載の半導体発光素子。
A first semiconductor layer electrode;
The first semiconductor layer further includes a fifth region,
The second region is disposed between the first region and the fifth region;
The semiconductor light emitting element according to claim 1, wherein the first semiconductor layer electrode is provided between the fifth region and the base body and is electrically connected to the fifth region. .
前記第1半導体層電極は、前記第1導電層に含まれる材料を含む、請求項11記載の半導体発光素子。   The semiconductor light emitting element according to claim 11, wherein the first semiconductor layer electrode includes a material included in the first conductive layer. 第5半導体層電極をさらに備え、
前記第4半導体層は、第6領域をさらに含み、
前記第6領域と前記第4領域との間に前記第3領域の少なくとも一部が配置され、
前記第5半導体層は、前記第6領域と前記基体との間に延在する部分をさらに含み、
前記第6半導体層は、前記第6領域と前記第5半導体層の前記延在する部分との間に延在する部分をさらに含み、
前記第5半導体層電極は、前記第5半導体層の前記延在する部分と前記基体との間に設けられ、前記第5半導体層の前記延在する部分と電気的に接続された請求項1〜12のいずれか1つに記載の半導体発光素子。
A fifth semiconductor layer electrode;
The fourth semiconductor layer further includes a sixth region,
At least a portion of the third region is disposed between the sixth region and the fourth region;
The fifth semiconductor layer further includes a portion extending between the sixth region and the base body,
The sixth semiconductor layer further includes a portion extending between the sixth region and the extending portion of the fifth semiconductor layer;
2. The fifth semiconductor layer electrode is provided between the extending portion of the fifth semiconductor layer and the base body and is electrically connected to the extending portion of the fifth semiconductor layer. The semiconductor light emitting element as described in any one of -12.
前記第5半導体層電極は、前記第2導電層に含まれる材料を含む、請求項13記載の半導体発光素子。   The semiconductor light emitting element according to claim 13, wherein the fifth semiconductor layer electrode includes a material included in the second conductive layer. 前記第4半導体層電極と電気的に接続された第1パッドをさらに備えた、請求項9記載の半導体発光素子。   The semiconductor light emitting device according to claim 9, further comprising a first pad electrically connected to the fourth semiconductor layer electrode. 前記第1パッドの少なくとも一部は、前記第1方向と交差する方向において前記第4半導体層と重なる、請求項15記載の半導体発光素子。   The semiconductor light emitting element according to claim 15, wherein at least a part of the first pad overlaps the fourth semiconductor layer in a direction intersecting the first direction. 前記第2半導体層電極と電気的に接続された第2パッドをさらに備えた、請求項7記載の半導体発光素子。   The semiconductor light emitting device according to claim 7, further comprising a second pad electrically connected to the second semiconductor layer electrode. 前記第2パッドの少なくとも一部は、前記第1方向と交差する方向において前記第1半導体層と重なる、請求項17記載の半導体発光素子。   18. The semiconductor light emitting element according to claim 17, wherein at least a part of the second pad overlaps the first semiconductor layer in a direction intersecting the first direction. 前記第1半導体層は、前記第1領域面と前記第1方向に離隔した第1半導体層上面を有し、
前記基体は、前記第1絶縁層と前記第1方向に離隔し前記第1方向と交差する基体下面を有し、
前記第3半導体層から出射した光の前記第1半導体層上面から外に出射する光の強度は、前記光の前記基体下面から外に出射する光の強度よりも高い、請求項1〜18のいずれか1つに記載の半導体発光素子。
The first semiconductor layer has an upper surface of a first semiconductor layer separated from the first region surface in the first direction,
The base has a base lower surface that is spaced apart from the first insulating layer in the first direction and intersects the first direction;
The intensity of the light emitted from the upper surface of the first semiconductor layer of the light emitted from the third semiconductor layer is higher than the intensity of the light emitted from the lower surface of the base body of the light. The semiconductor light-emitting device according to any one of the above.
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