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JP2017063124A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、２つの素子部ＰＲ１と、２つの素子部ＰＲ１の間に介在する介在部ＰＲ２と、を備える。介在部ＰＲ２は、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分に形成されたｐ型ボディ領域ＰＢ１と、半導体層ＳＬｎのうち、ｐ型ボディ領域ＰＢ１の両側に２つのトレンチＴ４の各々をそれぞれ介して位置する２つの部分にそれぞれ形成された２つのｐ型フローティング領域ＰＦ１と、を有する。ｐ型フローティング領域ＰＦ１の下端は、ｐ型ボディ領域ＰＢ１の下端に対して下側に配置されている。【選択図】図４

Description

本発明は、半導体装置に関し、例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を備えた半導体装置に好適に利用できるものである。
オン抵抗の低いＩＧＢＴとしてトレンチゲート型ＩＧＢＴが広く使用されており、セル形成領域において、エミッタ電極に接続されたアクティブセル領域と、フローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。
特開２０１２−２５６８３９号公報（特許文献１）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、セル形成領域内に設けられた各線状単位セル領域が、線状アクティブセル領域と、線状アクティブセル領域を両側から挟むように設けられた線状インアクティブセル領域と、を有する技術が開示されている。
特開２０１３−１４０８８５号公報（特許文献２）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、セル形成領域内に設けられた各線状単位セル領域が、第１および第２線状単位セル領域を有し、第１線状単位セル領域が線状アクティブセル領域を有し、第２線状単位セル領域が線状ホールコレクタセル領域を有する技術が開示されている。
国際公開第２０１１／１１１５００号（特許文献３）には、絶縁ゲート型半導体装置において、隣り合う第１の溝の間に当該第１の溝と平行に設けられた第２の溝が１つ以上形成され、第２の溝内には絶縁膜を介して第１の導電体が埋め込まれている技術が開示されている。
特開２０１２−２５６８３９号公報 特開２０１３−１４０８８５号公報 国際公開第２０１１／１１１５００号
例えば上記特許文献２に開示されたＩＥ型トレンチゲートＩＧＢＴのように、ＩＥ型トレンチゲートＩＧＢＴとしてＥＧＥ型（エミッタ−ゲート−エミッタ型）のアクティブセル領域を有するＩＧＢＴを備えた半導体装置が知られている。
ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置は、ＧＧ（ゲート−ゲート）型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置に比べ、インダクタンスが負荷として接続されたときのスイッチング動作において、アクティブセル領域で発生する変位電流がゲート電位に及ぼす影響が小さい。
しかし、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置では、例えばＩＥ効果などの半導体装置としての性能をさらに向上させることが望ましい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本実施の形態１の半導体装置は、第１方向に互いに間隔を空けて配置された２つの第１領域の各々で、第１半導体層にそれぞれ形成された２つの素子部と、２つの第１領域の間に位置する第２領域で、第１半導体層に形成され、２つの素子部の間に介在する介在部と、を備える。介在部は、第１半導体層のうち、２つのトレンチの間に位置する部分に形成されたｐ型ボディ領域と、第１半導体層のうち、ｐ型ボディ領域の両側に２つのトレンチの各々をそれぞれ介して位置する２つの部分にそれぞれ形成された２つのｐ型フローティング領域と、を有する。２つのｐ型フローティング領域の各々の下端は、ｐ型ボディ領域の下端に対して下側に配置されている。
また、他の実施の形態によれば、半導体装置の製造方法は、第１方向に互いに間隔を空けて配置された２つの第１領域の各々で、第１半導体層に素子部を形成する工程と、２つの第１領域の各々にそれぞれ形成される２つの素子部の間に介在する介在部を、２つの第１領域の間に位置する第２領域で、第１半導体層に形成する工程と、を備える。介在部を形成する工程は、第１半導体層のうち、２つのトレンチの間に位置する部分にｐ型ボディ領域を形成する工程と、第１半導体層のうち、ｐ型ボディ領域の両側に２つのトレンチの各々をそれぞれ介して位置する２つの部分に、２つのｐ型フローティング領域をそれぞれ形成する工程と、を有する。２つのｐ型フローティング領域の各々の下端は、ｐ型ボディ領域の下端に対して下側に配置される。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置としての半導体チップの平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 比較例１の半導体装置の要部断面図である。 比較例２の半導体装置の要部平面図である。 比較例２の半導体装置の要部断面図である。 比較例１の半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。 比較例１の半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。 比較例２の半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。 比較例２の半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。 比較例２の半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。 比較例２の半導体装置の要部断面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置に形成されるスナバ回路を重ねて示す断面図である。 スナバ回路が接続されたＩＧＢＴの等価回路図である。 実施の形態１の変形例の半導体装置の要部断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す要部断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す要部断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す要部断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の要部断面図である。 実施の形態３の半導体装置の要部平面図である。 実施の形態３の半導体装置の要部断面図である。 実施の形態４の半導体装置の要部平面図である。 実施の形態４の半導体装置の要部平面図である。 実施の形態４の半導体装置の要部断面図である。 実施の形態４の半導体装置の要部断面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態５の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。 実施の形態５の半導体装置としてのモジュールを示す等価回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら実施の形態１の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＥＧＥ型（エミッタ−ゲート−エミッタ型）のアクティブセル領域を有するＩＧＢＴを備えた半導体装置である。なお、ＩＧＢＴがＥＧＥ型のアクティブセル領域を有する、とは、アクティブセル領域に互いに間隔を空けて配列された３つのトレンチ電極のうち、中央に配置されたトレンチ電極が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチ電極の各々が、エミッタ電極と電気的に接続されていることを、意味する。
＜半導体装置の構成＞
初めに、本実施の形態１の半導体装置としての半導体チップの構成について説明する。
図１は、実施の形態１の半導体装置としての半導体チップの平面図である。図２および図３は、実施の形態１の半導体装置の要部平面図である。図４は、実施の形態１の半導体装置の要部断面図である。図３は、図２のうち二点鎖線で囲まれた領域ＡＲ３を拡大して示す。また、図４は、図２および図３のＡ−Ａ線に沿った断面図である。
なお、図１では、理解を簡単にするために、絶縁膜ＦＰＦ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１、エミッタパッドＥＰおよびゲートパッドＧＰの外周を二点鎖線により示している。また、図２では、理解を簡単にするために、絶縁膜ＦＰＦ、ゲート配線ＧＬ、エミッタ電極ＥＥ、層間絶縁膜ＩＬ、および、インアクティブセル領域ＬＣｉに形成された部分のｐ型ボディ領域ＰＢ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１およびゲート配線ＧＬの外周を二点鎖線により示している。
図１に示すように、本実施の形態１の半導体装置としての半導体チップＣＨＰは、半導体基板ＳＳを有する。半導体基板ＳＳは、一方の主面としての上面Ｓａ（図４参照）と、他方の主面としての、上面と反対側の下面Ｓｂ（図４参照）と、を有する。また、半導体基板ＳＳは、上面Ｓａの一部の領域としてのセル形成領域ＡＲ１と、上面Ｓａの他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。ゲート配線引き出し領域ＡＲ２は、セル形成領域ＡＲ１に対して、例えば半導体基板ＳＳの外周側に設けられている。
セル形成領域ＡＲ１には、エミッタ電極ＥＥが設けられている。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、エミッタ電極ＥＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ１から露出した部分のエミッタ電極ＥＥからなる。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬおよびゲート電極ＧＥが設けられている。ゲート配線ＧＬは、エミッタ電極ＥＥに対して、例えば半導体基板ＳＳの外周側に設けられている。ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ゲート電極ＧＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ２から露出した部分のゲート電極ＧＥからなる。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
図１〜図４に示すように、半導体基板ＳＳの上面Ｓａ内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＳの上面Ｓａに垂直な方向、すなわち上下方向をＺ軸方向とする。このとき、セル形成領域ＡＲ１には、図２に示すように、複数の、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、複数のインアクティブセル領域ＬＣｉとが設けられている。複数のハイブリッドセル領域ＬＣｈは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。複数のインアクティブセル領域ＬＣｉは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。また、ハイブリッドセル領域ＬＣｈと、インアクティブセル領域ＬＣｉとは、Ｘ軸方向に交互に配置されている。
なお、本願明細書では、平面視において、とは、半導体基板ＳＳの上面Ｓａに垂直な方向から視た場合を意味する。
ハイブリッドセル領域ＬＣｈには、ＩＧＢＴのトランジスタとしての素子部ＰＲ１が形成され、インアクティブセル領域ＬＣｉには、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２が形成されている。
なお、本願明細書では、説明の便宜上、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に形成されている各構成要素が、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉを挟んで対称に配置されているように、説明する。すなわち、互いに隣り合う２つの素子部ＰＲ１の各々に含まれる各構成要素が、当該２つの素子部ＰＲ１の間に介在する介在部ＰＲ２を挟んで対称に配置されているように、説明する。しかし、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に含まれる各構成要素が、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉを挟んで対称に配置されていなくてもよい。すなわち、互いに隣り合う２つの素子部ＰＲ１の各々に含まれる各構成要素が、当該２つの素子部ＰＲ１の間に介在する介在部ＰＲ２を挟んで対称に配置されていなくてもよい。
ハイブリッドセル領域ＬＣｈは、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２と、を有する。また、ハイブリッドセル領域ＬＣｈには、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２との境界面に、トレンチゲート電極としてのトレンチ電極ＴＧ１が設けられている。
トレンチ電極ＴＧ１は、ハイブリッドセル領域ＬＣｈの中央に、設けられている。これにより、ハイブリッドサブセル領域ＬＣｈ１の幅Ｗｈ１と、ハイブリッドサブセル領域ＬＣｈ２の幅Ｗｈ２とを、等しくすることができ、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２とを、トレンチ電極ＴＧ１を中心として対称に配置することができる。
ハイブリッドセル領域ＬＣｈには、トレンチ電極ＴＧ２と、トレンチ電極ＴＧ３と、が設けられている。トレンチ電極ＴＧ２およびＴＧ３は、トレンチ電極ＴＧ１を挟んでＸ軸方向における両側に設けられている。トレンチ電極ＴＧ２およびＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、複数のｎ＋型エミッタ領域ＮＥが設けられている。ｐ型ボディ領域ＰＢは、ｐ型の導電型の半導体領域であり、ｎ＋型エミッタ領域ＮＥは、ｐ型の導電型とは異なるｎ型の導電型の半導体領域である。ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
なお、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、複数のｎ＋型エミッタ領域ＮＥが設けられている。ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
インアクティブセル領域ＬＣｉには、２つのトレンチ電極ＴＧ４が設けられている。２つのトレンチ電極ＴＧ４は、Ｘ軸方向に互いに間隔を空けて設けられている。２つのトレンチ電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。
インアクティブセル領域ＬＣｉにおいて、互いに隣り合うトレンチ電極ＴＧ３とトレンチ電極ＴＧ４との間には、ｐ型フローティング領域ＰＦが設けられている。また、インアクティブセル領域ＬＣｉにおいて、２つのトレンチ電極ＴＧ４の間には、ｐ型ボディ領域ＰＢは設けられているものの、ｐ型フローティング領域ＰＦが設けられていない。
これにより、後述する図２９および図３０などを用いて説明するように、ゲート容量を増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振を防止または抑制することができる。また、ＩＥ効果を向上させ、ＩＧＢＴのコレクタ電極またはエミッタ電極にインダクタンスＬを有するインダクタが負荷として接続されたときのＩＧＢＴのスイッチング（以下、「Ｌ負荷スイッチング」ともいう。）のターンオン時におけるスイッチング損失を低減することができる。
なお、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチング動作を、「ターンオフ」と称する。
また、図２に示す例では、ハイブリッドセル領域ＬＣｈのＸ軸方向における幅Ｗｈを、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉよりも狭くしている。このようなときは、ＩＧＢＴのＩＥ効果を高めることができる。
ゲート配線引き出し領域ＡＲ２には、セル形成領域ＡＲ１を囲むように、例えばｐ型フローティング領域ＰＦｐが設けられている部分がある。また、このｐ型フローティング領域ＰＦｐは、コンタクト溝ＣＴの底面に露出した部分のｐ＋型ボディコンタクト領域ＰＢＣｐを介して、エミッタ電極ＥＥと電気的に接続されている。
また、ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬが配置されており、このゲート配線ＧＬに向かって、セル形成領域ＡＲ１内から、トレンチ電極ＴＧ１が延在している。そして、ゲート配線引き出し領域ＡＲ２において、隣り合う２つのトレンチ電極ＴＧ１の端部同士は、トレンチ電極ＴＧｚにより接続されている。トレンチ電極ＴＧｚは、平面視において、ゲート配線ＧＬが配置された領域内に配置されている。そして、トレンチ電極ＴＧｚは、接続電極ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、インアクティブセル領域ＬＣｉのゲート配線引き出し領域ＡＲ２側の端部は、端部トレンチ電極ＴＧｐにより区画されている。
互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々にそれぞれ含まれる２つのトレンチ電極ＴＧ３は、平面視において、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉを挟んで両側に配置されている。また、２つのトレンチ電極ＴＧ３の間には、２つのトレンチ電極ＴＧ４が設けられている。これらの２つのトレンチ電極ＴＧ３および２つのトレンチ電極ＴＧ４は、端部トレンチ電極ＴＧｐに加えて、例えば多結晶シリコン膜からなるエミッタ接続部ＴＧｘにより電気的に接続されている。そして、エミッタ接続部ＴＧｘは、接続電極ＣＴＥを介して、エミッタ電極ＥＥと電気的に接続されている。このような構造とすることによって、２つのトレンチ電極ＴＧ３および２つのトレンチ電極ＴＧ４と、エミッタ電極ＥＥとの間の電気的な接続の信頼性を、向上させることができる。
ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
次に、本実施の形態１の半導体装置における、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々にそれぞれ設けられた２つの素子部ＰＲ１、および、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉに設けられ、２つの素子部ＰＲ１の間に介在する介在部ＰＲ２の構成について説明する。具体的には、図２および図３のＡ−Ａ線に沿った断面構造について、図４を用いて説明する。
図４に示すように、半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａと反対側の第２主面としての下面Ｓｂと、を有する。半導体基板ＳＳの内部には、ｎ型の半導体層ＳＬｎが形成され、半導体基板ＳＳのうち、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の内部には、半導体層ＳＬｐが形成されている。
半導体層ＳＬｎのうち上層部以外の部分には、ｎ型の半導体領域としてのｎ−型ドリフト領域ＮＤが形成されている。半導体層ＳＬｎと半導体層ＳＬｐとの間には、ｎ型の半導体領域としてのｎ型フィールドストップ領域Ｎｓが形成されている。また、半導体層ＳＬｐにより、ｐ型の半導体領域としてのｐ＋型コレクタ領域ＣＬが形成されている。また、半導体基板ＳＳの下面Ｓｂには、ｐ＋型コレクタ領域ＣＬすなわち半導体層ＳＬｐと電気的に接続されたコレクタ電極ＣＥが形成されている。一方、半導体基板ＳＳの上面Ｓａ側、すなわち半導体層ＳＬｎの上層部には、ｐ型ボディ領域ＰＢが設けられている。
半導体基板ＳＳの上面Ｓａのうち、平面視において、Ｘ軸方向に互いに間隔を空けて配置された２つのハイブリッドセル領域ＬＣｈの各々では、半導体層ＳＬｎに素子部ＰＲ１が形成されている。半導体基板ＳＳの上面Ｓａのうち、平面視において、２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉでは、２つのハイブリッドセル領域ＬＣｈの各々にそれぞれ形成された２つの素子部ＰＲ１の間に介在する介在部ＰＲ２が形成されている。ゲート電極ＧＥは、２つの素子部ＰＲ１と電気的に接続され、エミッタ電極ＥＥは、２つの素子部ＰＲ１と電気的に接続されている。
Ｘ軸方向に互いに間隔を空けて配置された２つのハイブリッドセル領域ＬＣｈの各々にそれぞれ形成された２つの素子部ＰＲ１の各々は、トレンチＴ１、Ｔ２およびＴ３と、トレンチ電極ＴＧ１、ＴＧ２およびＴＧ３と、２つのｐ型ボディ領域ＰＢと、複数のｎ＋型エミッタ領域ＮＥと、を有する。
前述したように、２つのハイブリッドセル領域ＬＣｈの各々は、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２と、を有する。
ハイブリッドサブセル領域ＬＣｈ１とハイブリッドサブセル領域ＬＣｈ２との境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ１が形成されている。トレンチＴ１は、上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ軸方向に延在する。
トレンチＴ１の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ１の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むように、トレンチ電極ＴＧ１が形成されている。すなわち、２つの素子部ＰＲ１の各々に含まれるトレンチ電極ＴＧ１は、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれている。トレンチ電極ＴＧ１は、ゲート電極ＧＥ（図１参照）と電気的に接続されている。なお、トレンチ電極ＴＧ１は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１において、半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ２が形成されている。トレンチＴ２は、上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、平面視において、Ｙ軸方向に延在し、かつ、トレンチＴ１に対して、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉ側と反対側に配置されている。
トレンチＴ２の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチ電極ＴＧ２が形成されている。すなわちトレンチ電極ＴＧ２は、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれている。トレンチ電極ＴＧ２は、エミッタ電極ＥＥと電気的に接続されている。すなわち、２つの素子部ＰＲ１の各々に含まれるトレンチ電極ＴＧ２は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチ電極ＴＧ２は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ２において、半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ３が形成されている。トレンチＴ３は、上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、平面視において、Ｙ軸方向に延在し、かつ、トレンチＴ１に対して、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉ側に配置されている。
トレンチＴ３の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチ電極ＴＧ３が形成されている。すなわちトレンチ電極ＴＧ３は、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれている。トレンチ電極ＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。すなわち、２つの素子部ＰＲ１の各々に含まれるトレンチ電極ＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチ電極ＴＧ３は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分の上面Ｓａ側に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分の上面Ｓａ側に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触している。
図４に示すように、図２および図３のＡ−Ａ線に沿った断面では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、半導体基板ＳＳの上面Ｓａ側には、トレンチ電極ＴＧ１側にのみ複数のｎ＋型エミッタ領域ＮＥが形成されている。
前述したように、ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置され、ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
ハイブリッドサブセル領域ＬＣｈ１では、複数のｎ＋型エミッタ領域ＮＥは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分の上面Ｓａ側にそれぞれ形成され、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩにそれぞれ接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、複数のｎ＋型エミッタ領域ＮＥは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分の上面Ｓａ側にそれぞれ形成され、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩにそれぞれ接触している。
ハイブリッドサブセル領域ＬＣｈ１で形成された複数のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続され、ハイブリッドサブセル領域ＬＣｈ２で形成された複数のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続されている。すなわち、２つの素子部ＰＲ１の各々に含まれる複数のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続されている。
好適には、ハイブリッドサブセル領域ＬＣｈ１において、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置し、かつ、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に位置する部分には、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置し、かつ、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に位置する部分には、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。すなわち、２つの素子部ＰＲ１の各々は、２つのｎ型ホールバリア領域ＮＨＢを有する。
ハイブリッドサブセル領域ＬＣｈ１において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、半導体層ＳＬｎのうち、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。また、ハイブリッドサブセル領域ＬＣｈ２において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、半導体層ＳＬｎのうち、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。
一方、ハイブリッドサブセル領域ＬＣｈ１において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。また、ハイブリッドサブセル領域ＬＣｈ２において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。
なお、ハイブリッドサブセル領域ＬＣｈ１では、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、ハイブリッドサブセル領域ＬＣｈ２では、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。これにより、ｎ−型ドリフト領域ＮＤ内に蓄積された正孔が、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、エミッタ電極ＥＥに排出されにくくなるので、ＩＥ効果を高めることができる。
インアクティブセル領域ＬＣｉに形成され、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２は、２つのトレンチＴ４と、２つのトレンチ電極ＴＧ４と、ｐ型ボディ領域ＰＢとしてのｐ型ボディ領域ＰＢ１と、２つのｐ型フローティング領域ＰＦとしてのｐ型フローティング領域ＰＦ１と、を有する。
溝部としてのトレンチＴ４は、インアクティブセル領域ＬＣｉで、半導体基板ＳＳの上面Ｓａ側に、２つ形成されている。２つのトレンチＴ４は、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置されている。
２つのトレンチＴ４の各々の内壁には、ゲート絶縁膜ＧＩが形成されている。２つのトレンチＴ４の各々の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ４を埋め込むように、トレンチ電極ＴＧ４が形成されている。すなわち、２つのトレンチ電極ＴＧ４は、トレンチＴ４の各々の内部に、それぞれゲート絶縁膜ＧＩを介して埋め込まれている。２つのトレンチ電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。すなわち、介在部ＰＲ２に含まれる２つのトレンチ電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。なお、２つのトレンチ電極ＴＧ４の各々は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ３とトレンチＴ４との間に位置する部分の上面Ｓａ側には、ｐ型ボディ領域ＰＢが形成されている。ｐ型ボディ領域ＰＢは、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩ、および、当該トレンチＴ３と隣り合うトレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触している。
インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ３とトレンチＴ４との間に位置し、かつ、ｐ型ボディ領域ＰＢの下に位置する部分には、ｐ型の半導体領域であるｐ型フローティング領域ＰＦとしてのｐ型フローティング領域ＰＦ１が形成されている。
ここで、ｐ型フローティング領域ＰＦを設ける目的について説明する。
コレクタ・エミッタ間電圧としての電圧ＶＣＥの順方向における飽和電圧を電圧ＶＣＥ（ｓａｔ）と称する。このとき、電圧ＶＣＥ（ｓａｔ）を小さくするためには、ＩＥ効果を向上させる必要がある。一方、後述する図４６を用いて説明するインバータにおいて、誤動作などによって負荷が短絡した場合には、ＩＧＢＴに大きな電圧が印加されるか、または、ＩＧＢＴに大きな短絡電流が流れることになるが、保護回路が遮断するまでの間、ＩＧＢＴが破壊しないことが求められる。ここで、負荷が短絡した状態になり、ＩＧＢＴに短絡電流が流れる際に、ＩＧＢＴが破壊せずに耐えられる時間は、負荷短絡耐量と呼ばれている。
負荷短絡耐量を向上させるためには、ＩＧＢＴに印加されるエネルギーを小さくする、すなわちＩＧＢＴに流れる飽和電流を小さくする必要がある。飽和電流を小さくするためには、ｎ＋型エミッタ領域ＮＥの面積を小さくする必要があり、ｎ＋型エミッタ領域ＮＥの面積を小さくするためには、２つの方法が考えられる。
１つ目の方法は、ｎ＋型エミッタ領域ＮＥをＹ軸方向で間引く方法であるが、電圧ＶＣＥ（ｓａｔ）が大きくなってしまう。
２つ目の方法は、本実施の形態１における方法であるが、インアクティブセル領域ＬＣｉにｐ型フローティング領域ＰＦを設けることにより、ｎ＋型エミッタ領域ＮＥをＸ軸方向で間引く方法である。これにより、キャリアである正孔の排出経路が狭まり、ＩＥ効果が向上する。すなわち、ｐ型フローティング領域ＰＦは、ｎ＋型エミッタ領域ＮＥをＸ軸方向で間引くことにより、負荷短絡耐量を向上させるためのものである。
また、インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分の上面Ｓａ側には、ｐ型ボディ領域ＰＢとしてのｐ型ボディ領域ＰＢ１が形成されている。しかし、インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢの下に位置する部分には、ｐ型フローティング領域ＰＦが形成されていない。
すなわち、インアクティブセル領域ＬＣｉに設けられた介在部ＰＲ２は、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分に形成されたｐ型ボディ領域ＰＢ１を有する。また、介在部ＰＲ２は、インアクティブセル領域ＬＣｉで、半導体層ＳＬｎのうち、Ｘ軸方向におけるｐ型ボディ領域ＰＢ１の両側に２つのトレンチＴ４の各々をそれぞれ介して位置する２つの部分にそれぞれ形成された２つのｐ型フローティング領域ＰＦ１を有する。
インアクティブセル領域ＬＣｉのうち、互いに隣り合うトレンチＴ３とトレンチＴ４との間に位置する２つの部分の各々を、部分ＬＣｉ１と称する。また、インアクティブセル領域ＬＣｉのうち、２つのトレンチＴ４の間に位置する部分を、部分ＬＣｉ２と称する。
このとき、インアクティブセル領域ＬＣｉにおいて、２つの部分ＬＣｉ１の各々にそれぞれ形成された２つのｐ型フローティング領域ＰＦ１の各々の下面Ｓｂ側の端部（下端）は、Ｚ軸方向において、部分ＬＣｉ２に形成されたｐ型ボディ領域ＰＢ１の下面Ｓｂ側の端部（下端）に対して下面Ｓｂ側（下側）に配置されている。言い換えれば、２つのｐ型フローティング領域ＰＦ１の各々の下端は、Ｚ軸方向において、ｐ型ボディ領域ＰＢ１の下端に対して下側に配置されている。そして、インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢ１の下に位置する部分には、ｎ−型ドリフト領域ＮＤが形成されている。
すなわち、本実施の形態１では、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉにおいて、ｐ型フローティング領域ＰＦが、２つのトレンチＴ４により２つに分割されている。
これにより、後述する図２９および図３０などを用いて説明するように、ゲート容量を増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振を防止または抑制することができる。また、ＩＥ効果を向上させ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
好適には、インアクティブセル領域ＬＣｉにおいて、２つの部分ＬＣｉ１の各々では、ｐ型フローティング領域ＰＦ１の下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ３の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。すなわち、ｐ型フローティング領域ＰＦ１の下面Ｓｂ側の端部は、Ｚ軸方向において、ｐ型フローティング領域ＰＦ１を介してトレンチＴ４と隣り合うトレンチＴ３の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。言い換えれば、互いに隣り合うトレンチＴ３とｐ型フローティング領域ＰＦ１との組では、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、トレンチＴ３の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。これにより、半導体層ＳＬｎのうち、トレンチＴ３の下面Ｓｂ側の端部付近に位置する部分に電界が集中することを防止または抑制し、ＩＧＢＴの耐圧を向上させることができる。
インアクティブセル領域ＬＣｉにおいて、２つの部分ＬＣｉ１の各々では、ｐ型フローティング領域ＰＦは、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、インアクティブセル領域ＬＣｉにおいて、２つの部分ＬＣｉ１の各々では、ｐ型フローティング領域ＰＦは、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。
図４に示すように、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉでは、半導体基板ＳＳの上面Ｓａ上に、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２ならびにインアクティブセル領域ＬＣｉの各々で、ｐ型ボディ領域ＰＢを覆うように形成されている。なお、半導体基板ＳＳの上面Ｓａと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されていてもよい。
本実施の形態１では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々では、層間絶縁膜ＩＬおよび半導体層ＳＬｎには、層間絶縁膜ＩＬを貫通して半導体層ＳＬｎの途中まで達する開口部としてのコンタクト溝ＣＴが形成されている。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ型ボディ領域ＰＢのうち、コンタクト溝ＣＴの底面に露出した部分には、ｐ型の半導体領域としてのｐ＋型ボディコンタクト領域ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ型の半導体領域としてのｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
すなわち、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲは、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰと、を含む。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。また、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度は、ｐ型ボディ領域におけるｐ型の不純物濃度よりも高い。すなわち、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域におけるｐ型の不純物濃度よりも高い。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲは、ｐ型ボディ領域ＰＢのうち、コンタクト溝ＣＴに露出した部分に形成されている。ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分に形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分に形成されている。
ハイブリッドサブセル領域ＬＣｈ１において、コンタクト溝ＣＴに埋め込まれた接続電極ＣＰが形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、コンタクト溝ＣＴに埋め込まれた接続電極ＣＰが形成されている。すなわち、２つの素子部ＰＲ１の各々は、層間絶縁膜ＩＬと、２つのコンタクト溝ＣＴと、２つのｐ＋型半導体領域ＰＲと、２つの接続電極ＣＰと、を有する。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、接続電極ＣＰは、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと接触している。そのため、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲは、エミッタ電極ＥＥと、接続電極ＣＰを介して電気的に接続されている。すなわち、２つの素子部ＰＲ１の各々に含まれるｐ型ボディ領域ＰＢは、エミッタ電極ＥＥと電気的に接続されている。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、互いに接続された接続電極ＣＰおよびｐ＋型半導体領域ＰＲの組では、接続電極ＣＰは、ｐ＋型半導体領域ＰＲに含まれるｐ＋型ボディコンタクト領域ＰＢＣと接触している。これにより、接続電極ＣＰとｐ＋型半導体領域ＰＲとの接触抵抗を低減することができる。
図４に示すように、層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、エミッタ電極ＥＥは、コンタクト溝ＣＴに形成された接続電極ＣＰを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。図４に示す例では、接続電極ＣＰとエミッタ電極ＥＥとは、一体的に形成されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるパッシベーション膜としての絶縁膜ＦＰＦが形成されている。
ハイブリッドセル領域ＬＣｈでは、コレクタ電極ＣＥ、ｐ＋型コレクタ領域ＣＬ、ｎ−型ドリフト領域ＮＤ、ｐ型ボディ領域ＰＢ、ｐ＋型半導体領域ＰＲ、ｎ＋型エミッタ領域ＮＥトレンチ電極ＴＧ１、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩにより、ＩＧＢＴが形成されている。
＜半導体装置の製造方法＞
次に、実施の形態１の半導体装置の製造方法を説明する。図５〜図２０は、実施の形態１の半導体装置の製造工程を示す要部断面図である。図５〜図２０は、図４と同様に、図３のＡ−Ａ線に沿った断面図である。
以下では、セル形成領域ＡＲ１（図２参照）を中心に説明するが、ゲート配線引き出し領域ＡＲ２（図２参照）については、必要に応じて図２を参照する。また、以下では、互いに隣り合う２つのハイブリッドセル領域ＬＣｈで、２つの素子部ＰＲ１の各々がそれぞれ形成され、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉで、２つの素子部ＰＲ１の間に介在する介在部ＰＲ２が形成される場合について説明する。
なお、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々は、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２を有する。また、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉは、互いに隣り合うトレンチＴ３（図９参照）とトレンチＴ４（図９参照）との間に位置する部分ＬＣｉ１を２つ有し、２つのトレンチＴ４の間に位置する部分ＬＣｉ２を１つ有する。
まず、図５に示すように、例えばリン（Ｐ）などのｎ型不純物が導入されたシリコン単結晶からなる半導体基板ＳＳを用意する。半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂと、を有する。
半導体基板ＳＳにおけるｎ型不純物の不純物濃度を、例えば２×１０１４ｃｍ−３程度とすることができる。半導体基板ＳＳは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板ＳＳの厚さを、例えば４５０μｍ〜１０００μｍ程度とすることができる。
なお、半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図４参照）が形成される半導体層に対して上面Ｓａ側の半導体層を、半導体層ＳＬｎとする。半導体層ＳＬｎは、ｎ型の半導体層である。そのため、半導体基板ＳＳを用意する際に、半導体基板ＳＳの内部に、ｎ型の半導体層ＳＬｎを形成したことになる。
次に、半導体基板ＳＳの上面Ｓａ上の全面に、ｎ型ホールバリア領域導入用のレジスト膜Ｒ１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｎ型不純物を導入することによって、ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。
なお、ｎ型ホールバリア領域ＮＨＢは、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に含まれるハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２に形成される。
次に、図６に示すように、半導体基板ＳＳの上面Ｓａ上に、ｐ型フローティング領域導入用のレジスト膜Ｒ２を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ２をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｐ型不純物を導入することによって、ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ２を除去する。
なお、ｐ型フローティング領域ＰＦは、インアクティブセル領域ＬＣｉに含まれる２つの部分ＬＣｉ１に形成される。また、セル形成領域ＡＲ１（図２参照）においてｐ型フローティング領域ＰＦを形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２参照）において、ｐ型フローティング領域ＰＦｐを形成する。
次に、図７に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、例えば酸化シリコンからなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
次に、図７に示すように、半導体基板ＳＳの上面Ｓａ上に、ハードマスク膜加工用のレジスト膜Ｒ３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ３をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。
その後、図８に示すように、アッシング等により、不要になったレジスト膜Ｒ３を除去する。
次に、図９に示すように、パターニングされたハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、トレンチＴ１、Ｔ２、Ｔ３およびＴ４を形成する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
このとき、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々において、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ軸方向に延在するトレンチＴ１を形成する。また、当該２つのハイブリッドセル領域ＬＣｈの各々において、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、平面視において、Ｙ軸方向に延在し、かつ、トレンチＴ１に対して、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉ側と反対側に配置されたトレンチＴ２を形成する。また、当該２つのハイブリッドセル領域ＬＣｈの各々において、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、平面視において、Ｙ軸方向に延在し、かつ、トレンチＴ１に対して、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉ側に配置されたトレンチＴ３を形成する。
一方、インアクティブセル領域ＬＣｉで、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置された２つのトレンチＴ４を形成する。
その後、図１０に示すように、例えばフッ酸系のエッチング液等を用いたウェットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
次に、図１１に示すように、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を行う。このとき、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部が、Ｚ軸方向において、後述する図１５を用いて説明する工程で形成されるｐ型ボディ領域ＰＢの下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されるように、引き伸ばし拡散を行う。
好適には、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部が、Ｚ軸方向において、トレンチＴ１の下面Ｓｂ側の端部、トレンチＴ２の下面Ｓｂ側の端部、トレンチＴ３の下面Ｓｂ側の端部、および、トレンチＴ４の下面Ｓｂ側の端部のいずれに対しても下面Ｓｂ側に配置されるように、引き延ばし拡散を行う。
これにより、２つの部分ＬＣｉ１の各々において、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ３とトレンチＴ４との間に位置する部分に、ｐ型フローティング領域ＰＦとしてのｐ型フローティング領域ＰＦ１を形成する。一方、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分には、ｐ型フローティング領域ＰＦが形成されない。
好適には、２つの部分ＬＣｉ１の各々に形成されるｐ型フローティング領域ＰＦ１は、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分、および、トレンチＴ１とトレンチＴ３との間に位置する部分に、ｎ型ホールバリア領域ＮＨＢを形成する。好適には、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、好適には、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、引き延ばし拡散の際に、ｎ型の半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されない領域が、ｎ−型ドリフト領域ＮＤとなる。
具体的には、ハイブリッドセル領域ＬＣｈに含まれるハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。
一方、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ１において、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。また、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分を含めた全体が、ｎ−型ドリフト領域ＮＤとなる。
なお、図１１に示す工程では、ｎ−型ドリフト領域ＮＤは、半導体層ＳＬｎの内部から半導体基板ＳＳの下面Ｓｂにかけて、形成される。
ハイブリッドサブセル領域ＬＣｈ１において、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、半導体層ＳＬｎのうち、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分、すなわちｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高い。また、ハイブリッドサブセル領域ＬＣｈ１において、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥ（後述する図１５参照）におけるｎ型の不純物濃度よりも低い。
ハイブリッドサブセル領域ＬＣｈ２において、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、半導体層ＳＬｎのうち、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分、すなわちｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高い。また、ハイブリッドサブセル領域ＬＣｈ２において、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥ（後述する図１５参照）におけるｎ型の不純物濃度よりも低い。
次に、図１１に示すように、例えば熱酸化法等により、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の各々の内壁に、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
次に、図１２に示すように、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の内部に、例えばＣＶＤ法等により、リン（Ｐ）がドープされた多結晶シリコン（Doped Poly-Silicon）からなる導電膜ＣＦを成膜する。導電膜ＣＦの厚さは、例えば０．６μｍ程度である。
次に、図１３に示すように、例えばドライエッチング等により、導電膜ＣＦをエッチバックする。これにより、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチ電極ＴＧ１を形成する。また、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチ電極ＴＧ２を形成し、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチ電極ＴＧ３を形成する。また、２つのトレンチＴ４の各々の内部に、それぞれゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなる２つのトレンチ電極ＴＧ４を形成する。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。
次に、図１４に示すように、ドライエッチング等により、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の内部以外のゲート絶縁膜ＧＩを除去する。
次に、図１５に示すように、例えば熱酸化法またはＣＶＤ法により、半導体基板ＳＳの上面Ｓａ上に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度）からなる絶縁膜ＩＦを形成する。次に、半導体基板ＳＳの上面Ｓａ上に、通常のリソグラフィにより、ｐ型ボディ領域導入用のレジスト膜（図示は省略）を形成する。このｐ型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＡＲ１（図２参照）の全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。
具体的には、ハイブリッドサブセル領域ＬＣｈ１で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分の上面Ｓａ側に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。このとき、ハイブリッドサブセル領域ＬＣｈ１で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置し、かつ、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に位置する部分に、ｎ型ホールバリア領域ＮＨＢが形成されることになる。
また、ハイブリッドサブセル領域ＬＣｈ２で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分の上面Ｓａ側に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。このとき、ハイブリッドサブセル領域ＬＣｈ２で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置し、かつ、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に位置する部分に、ｎ型ホールバリア領域ＮＨＢが形成されることになる。
一方、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２で、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分の上面Ｓａ側に、２つのトレンチＴ４の各々の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢとしてのｐ型ボディ領域ＰＢ１を形成する。
このとき、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ１に形成されているｐ型フローティング領域ＰＦ１の下面Ｓｂ側の端部が、Ｚ軸方向において、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２で形成されるｐ型ボディ領域ＰＢ１の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されるように、ｐ型ボディ領域ＰＢ１を形成する。
これにより、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ１では、半導体層ＳＬｎのうち、Ｘ軸方向におけるｐ型ボディ領域ＰＢ１の両側に２つのトレンチＴ４の各々をそれぞれ介して位置する２つの部分に、２つのｐ型フローティング領域ＰＦ１が形成されることになる。一方、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２では、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢの下に位置する部分に、ｎ−型ドリフト領域ＮＤが形成されることになる。
なお、インアクティブセル領域ＬＣｉの２つの部分ＬＣｉ１の各々で、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ３とトレンチＴ４との間に位置する部分の上面Ｓａ側に、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成してもよい。
このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｐ型ボディ領域導入用のレジスト膜を除去する。
本実施の形態１の半導体装置の製造工程では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ型ボディ領域ＰＢを形成する際に、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２で、ｐ型ボディ領域ＰＢ１を形成する。そのため、本実施の形態１の半導体装置の製造工程では、ｐ型ボディ領域ＰＢ１を形成するためのマスクを追加して用意する必要がなく、ｐ型ボディ領域ＰＢ１を形成するためのリソグラフィを追加して行う必要がない。
さらに、半導体基板ＳＳの上面Ｓａ上に、通常のリソグラフィにより、ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を形成する。このｎ＋型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、ハイブリッドセル領域ＬＣｈで、ｐ型ボディ領域ＰＢの上層部にｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。
具体的には、ハイブリッドサブセル領域ＬＣｈ１で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、ｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。また、ハイブリッドサブセル領域ＬＣｈ２で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、ｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。
このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｎ＋型エミッタ領域導入用のレジスト膜を除去する。
次に、図１６に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphosilicate Glass）膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２ならびにインアクティブセル領域ＬＣｉの各々で、例えば絶縁膜ＩＦを介してｐ型ボディ領域ＰＢを覆うように形成される。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphosilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
次に、図１７に示すように、層間絶縁膜ＩＬ上に、通常のリソグラフィにより、コンタクト溝形成用のレジスト膜（図示は省略）を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝ＣＴを形成する。この異方性ドライエッチングで用いられるガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったコンタクト溝形成用のレジスト膜を除去する。
次に、図１７に示すように、例えば異方性ドライエッチングにより、コンタクト溝ＣＴを半導体基板ＳＳ内に延長する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２ガスを好適なものとして例示することができる。
また、図１７に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、層間絶縁膜ＩＬを貫通してｐ型ボディ領域ＰＢの途中まで達する開口部としてのコンタクト溝ＣＴが形成される。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々では、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成される。
次に、図１８に示すように、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
同様に、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。また、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰとにより、ｐ＋型半導体領域ＰＲが形成される。
図１８に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ型ボディ領域ＰＢのうち、コンタクト溝ＣＴに露出した部分に、ｐ＋型半導体領域ＰＲが形成される。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、連続して形成される。
すなわち、図１８に示す工程を行うことにより、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分に、ｐ型ボディ領域ＰＢに接触したｐ＋型半導体領域ＰＲを形成する。また、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分に、ｐ型ボディ領域ＰＢに接触したｐ＋型半導体領域ＰＲを形成する。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
次に、図１９に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリングにより、半導体基板ＳＳの上面Ｓａ上に、バリアメタル膜としてＴｉＷ膜を形成する。ＴｉＷ膜の厚さは、例えば０．２μｍ程度である。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリングにより、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、通常のリソグラフィにより、エミッタ電極形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥをパターニングする。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極形成用のレジスト膜を除去する。
図１９に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ１では、コンタクト溝ＣＴの内部に埋め込まれた接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが、形成される。ハイブリッドサブセル領域ＬＣｈ１で、接続電極ＣＰは、平面視において、Ｙ軸方向に沿って、連続して形成される。また、図１９に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ２では、コンタクト溝ＣＴの内部に埋め込まれた接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが、形成される。ハイブリッドサブセル領域ＬＣｈ２で、接続電極ＣＰは、平面視において、Ｙ軸方向に沿って、連続して形成される。
エミッタ電極ＥＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々に形成されたｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと、当該ハイブリッドサブセル領域に形成された接続電極ＣＰを介して電気的に接続される。なお、エミッタ電極ＥＥを形成する際に、トレンチ電極ＴＧ１と電気的に接続されたゲート電極ＧＥ（図１参照）を形成してもよい。
なお、セル形成領域ＡＲ１（図２参照）で、エミッタ電極ＥＥを形成する際に、ゲート配線引き出し領域ＡＲ２（図２参照）で、ゲート配線ＧＬおよびゲート電極ＧＥ（図１参照）を形成することができる。
次に、図１９に示すように、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、通常のリソグラフィにより、開口部形成用のレジスト膜（図示は省略）を形成する。次に、例えばドライエッチングにより、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極ＥＥに達する開口部ＯＰ１（図１参照）を形成し、開口部ＯＰ１に露出した部分のエミッタ電極ＥＥからなるエミッタパッドＥＰ（図１参照）を形成する。また、その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。
なお、セル形成領域ＡＲ１（図１参照）で、エミッタ電極ＥＥ上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２（図１参照）で、ゲート電極ＧＥ（図１参照）上に絶縁膜ＦＰＦを形成する。また、セル形成領域ＡＲ１（図１参照）で、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２（図１参照）で、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２（図１参照）を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する。
このように、図５〜図１９を用いて説明した工程を行うことにより、半導体基板ＳＳの上面Ｓａのうち、平面視において、Ｘ軸方向に互いに間隔を空けて配置された２つのハイブリッドセル領域ＬＣｈの各々で、半導体層ＳＬｎに素子部ＰＲ１が形成される。また、２つのハイブリッドセル領域ＬＣｈの各々にそれぞれ形成される２つの素子部ＰＲ１の間に介在する介在部ＰＲ２が、半導体基板ＳＳの上面Ｓａのうち、平面視において、２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉで、半導体層ＳＬｎに形成される。また、図１９を用いて説明した工程を行うことにより、２つの素子部ＰＲ１の各々に含まれる、２つのｐ型ボディ領域、２つのｎ＋型エミッタ領域ＮＥ、ならびに、トレンチ電極ＴＧ２およびＴＧ３と電気的に接続されたエミッタ電極ＥＥが、形成される。なお、前述したように、エミッタ電極ＥＥを形成する際に、２つの素子部ＰＲ１の各々に含まれるトレンチ電極ＴＧ１と電気的に接続されたゲート電極ＧＥを形成してもよい。
次に、図２０に示すように、半導体基板ＳＳの下面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。これにより、この薄膜化された半導体基板ＳＳのうち、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の内部に、半導体層ＳＬｐが形成される。また、必要に応じて、下面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
このとき、薄膜化された半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図４参照）が形成される半導体層に対して下面Ｓｂ側の半導体層であって、ｐ＋型コレクタ領域ＣＬ（図４参照）が形成される半導体層を、半導体層ＳＬｐとする。
次に、図４に示すように、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｎ型不純物を導入することによって、ｎ型フィールドストップ領域Ｎｓを形成する。ここで、イオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｐ型不純物を導入することによって、ｐ＋型コレクタ領域ＣＬを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
すなわち、ｐ＋型コレクタ領域ＣＬを形成する工程では、半導体基板ＳＳのうち、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の内部に、ｐ型の半導体層ＳＬｐが形成され、ｐ型の半導体層ＳＬｐにより、ｐ＋型コレクタ領域ＣＬが形成される。
次に、例えばスパッタリングにより、半導体基板ＳＳの下面Ｓｂに、半導体層ＳＬｐすなわちｐ＋型コレクタ領域ＣＬと電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態１の半導体装置が完成する。
＜比較例１の半導体装置＞
次に、比較例１の半導体装置について説明する。比較例１の半導体装置は、ＧＧ型（ゲート−ゲート型）のアクティブセル領域を有するＩＧＢＴを備えている。なお、ＩＧＢＴがＧＧ型のアクティブセル領域を有する、とは、アクティブセル領域に互いに間隔を空けて配置された２つのトレンチ電極の各々が、ゲート電極と電気的に接続されていることを、意味する。
図２１は、比較例１の半導体装置の要部断面図である。
比較例１の半導体装置は、ＧＧ型のアクティブセル領域ＬＣａと、インアクティブセル領域ＬＣｉと、を有する。
アクティブセル領域ＬＣａは、ｎ＋型エミッタ領域ＮＥが接続電極ＣＰを挟んで両側に配置されている点を除き、実施の形態１の半導体装置におけるハイブリッドサブセル領域ＬＣｈ１と同様である。アクティブセル領域ＬＣａには、トレンチ電極ＴＧ１と、トレンチ電極ＴＧ２と、が形成されている。ただし、比較例１では、トレンチ電極ＴＧ１に加えてトレンチ電極ＴＧ２も、ゲート電極ＧＥ（図１参照）と電気的に接続されている。
また、ｎ＋型エミッタ領域ＮＥは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分に形成されているが、接続電極ＣＰを挟んで両側に配置されている。すなわち、ｎ＋型エミッタ領域ＮＥとして、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触しているものに加え、ｐ型ボディ領域ＰＢ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触しているものも、形成されている。
＜比較例２の半導体装置＞
次に、比較例２の半導体装置について説明する。比較例２の半導体装置は、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えている。
図２２は、比較例２の半導体装置の要部平面図である。図２３は、比較例２の半導体装置の要部断面図である。図２３は、図２２のＡ−Ａ線に沿った断面図である。
比較例２の半導体装置でも、実施の形態１の半導体装置と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、複数のインアクティブセル領域ＬＣｉとが設けられている。また、比較例２の半導体装置におけるハイブリッドセル領域ＬＣｈの各構成要素は、実施の形態１の半導体装置におけるハイブリッドセル領域ＬＣｈの各構成要素と同様である。
一方、比較例２では、実施の形態１とは異なり、インアクティブセル領域ＬＣｉには、２つのトレンチＴ４（図４参照）が形成されていない。
比較例２では、インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、互いに隣り合う２つのトレンチＴ３の間に位置する部分の上層部、すなわち半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢが形成されている。ｐ型ボディ領域ＰＢは、２つのトレンチＴ３の各々の内壁に形成されたゲート絶縁膜ＧＩに接触している。そして、インアクティブセル領域ＬＣｉにおいて、互いに隣り合う２つのトレンチＴ３の間に位置し、かつ、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に位置する部分に、ｐ型フローティング領域ＰＦが設けられている。
すなわち、比較例２では、インアクティブセル領域ＬＣｉにおいて、ｐ型フローティング領域ＰＦは、２つのトレンチＴ４（図４参照）により分割されていない。
＜比較例２の半導体装置の特長について＞
次に、比較例１の半導体装置に対して有する、比較例２の半導体装置の特長について説明する。
図２４は、比較例１の半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。図２５は、比較例１の半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。図２６は、比較例２の半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。図２７は、比較例２の半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。
なお、ターンオフ時におけるコレクタ電圧の上昇に伴う変位電流経路については、図２４〜図２７に示すターンオン時の変位電流経路と同様の変位電流経路であって、かつ、変位電流の矢印の向きが反対になる。
図２４および図２５に示すように、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた比較例１の半導体装置では、ｐ型フローティング領域ＰＦと、ゲート電極ＧＥに接続されたトレンチ電極ＴＧ１およびＴＧ２の各々とが、ゲート絶縁膜ＧＩを介して隣り合っている。このような比較例１の半導体装置は、コレクタ電極ＣＥ、エミッタ電極ＥＥおよびゲート電極ＧＥを有するＩＧＢＴ１と、容量Ｃｇｄ、Ｃｇｓ、ＣｆｐｃおよびＣｇｆｐと、ゲート電極ＧＥに接続された抵抗Ｒｇと、を用いた等価回路により表すことができる。そして、比較例１の半導体装置では、アクティブセル領域ＬＣａで発生する変位電流ＣＲ１００が、ゲート電極ＧＥに流れ込むので、ゲート電極ＧＥの電位すなわちゲート電位に対して変位電流ＣＲ１００が及ぼす影響は大きい。
一方、図２６および図２７に示すように、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた比較例２の半導体装置では、ｐ型フローティング領域ＰＦと、ゲート電極ＧＥに接続されたトレンチ電極ＴＧ１とが、エミッタ電極ＥＥに接続されたトレンチ電極ＴＧ２およびＴＧ３の各々によって遮断されており、隣り合っていない。このような比較例２の半導体装置は、コレクタ電極ＣＥ、エミッタ電極ＥＥおよびゲート電極ＧＥを有するＩＧＢＴ１と、容量Ｃｇｄ、Ｃｇｓ、Ｃｆｐｃ、ＣｅｄおよびＣｅｆｐと、ゲート電極ＧＥに接続された抵抗Ｒｇと、を用いた等価回路により表すことができる。そして、比較例２の半導体装置では、ハイブリッドセル領域ＬＣｈで発生する変位電流ＣＲ１は、エミッタ電極ＥＥには流れ込むが、ゲート電極ＧＥには流れ込まないので、ゲート電極ＧＥの電位すなわちゲート電位に対して変位電流ＣＲ１が及ぼす影響は小さい。
次に、図２８を参照し、ＩＧＢＴ１に形成されたｐチャネル型の寄生ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２の動作について説明する。図２８は、比較例２の半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。
以下では、ＩＧＢＴ１の内部に寄生ＭＯＳＦＥＴが形成された例を例示して説明する。しかし、ＩＧＢＴ１の内部に、ＭＯＳＦＥＴ以外の各種のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる寄生ＭＩＳＦＥＴが形成されていてもよい。
また、以下では、Ｌ負荷スイッチングのターンオフ時の動作を考える。このＬ負荷スイッチングのターンオフ時においては、まず、ターンオフに伴って、コレクタ・エミッタ間電圧としての電圧ＶＣＥが上昇する。このとき、ｐチャネル型の寄生ＭＯＳＦＥＴ２のチャネル領域がｐ型に反転する。そして、ｐ型フローティング領域ＰＦおよびｎ−型ドリフト領域ＮＤに蓄積されたキャリアとしての正孔が、ｐチャネル型の寄生ＭＯＳＦＥＴ２を経由して排出される。以上の動作により、蓄積された正孔が迅速に排出されるため、比較例２の半導体装置は、比較例１の半導体装置に比べ、スイッチング速度が高速であるという特長を有する。
＜比較例２の半導体装置の課題について＞
一方、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）は、課題も有する。以下では、比較例２の半導体装置の課題について説明する。
初めに、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振について説明する。
前述したように、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置のメリットとして、スイッチング速度が速いという特長がある。一方、比較例２の半導体装置が用いられる電子システムの分野によっては、比較例２の半導体装置と、比較例２の半導体装置と接続される回路とのマッチング、すなわち比較例２の半導体装置のスイッチング速度が速すぎた場合、ターンオン時にＩＧＢＴを流れる電流が急激に変化し、スイッチング波形に発振が観測されることがある。このようなスイッチング波形における発振を防止または抑制するためには、ゲート容量Ｑｇが少し大きくなるように調整することが必要となる。
例えば、比較例２の半導体装置を定格電流が流れるようにターンオンさせた場合のスイッチング波形では、ターンオン時に発振が観測されないが、定格電流の１０分の１程度の小さい電流が流れるようにターンオンさせた場合のスイッチング波形では、ターンオン時に発振、すなわちリンギングが観測されることがある。つまり、比較例２の半導体装置が用いられる電子システムに流れる電流が小さいほど、ターンオン時に発振、すなわちリンギングが観測されやすい。
このようにターンオン時に発振が観測されると、例えばＥＭＩ（Electro Magnetic Interference）ノイズ等が発生するおそれがある。そのため、ゲート容量Ｑｇを大きくして、ターンオン時にＩＧＢＴを流れる電流の急激な変化、すなわちＩＧＢＴを流れる電流ｉの時間ｔに対する変化率（ｄｉ／ｄｔ）の増大を、防止または抑制することが望ましい。しかし、比較例２の半導体装置では、ゲート容量Ｑｇを容易に増加させることは困難であり、ターンオン時にＩＧＢＴを流れる電流の急激な変化を防止または抑制することは困難である。
次に、図２９を参照し、ターンオン時のスイッチング損失について説明する。図２９は、比較例２の半導体装置の要部断面図である。図２９は、ターンオン時にｐ型フローティング領域ＰＦ、すなわちｐチャネル型の寄生ＭＯＳＦＥＴを流れる正孔電流の電流経路ＰＴ１０１を、模式的に重ねて示す。
ＩＧＢＴを備えた半導体装置では、ＩＥ効果が強くなると、ターンオン時に早めにキャリアを蓄積することができるので、ターンオン時のスイッチング損失を減少させることができる。
ところが、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置では、ターンオン時には、ｐチャネル型の寄生ＭＯＳＦＥＴを介して、キャリアとしての正孔が排出され、ＩＥ効果が弱くなって、ターンオン時のスイッチング損失が増加する。これは、半導体装置に備えられたＩＧＢＴのターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位が上昇して寄生ＭＯＳＦＥＴがオン状態となり、キャリアとしての正孔が排出されてしまうことを意味する。具体的には、図２９に示すように、比較例２では、ターンオン時に、ｎ−型ドリフト領域ＮＤからｐ型フローティング領域ＰＦを通り、さらに、ｐ型フローティング領域ＰＦ、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチ電極ＴＧ２およびＴＧ３の各々に近い部分を通る電流経路ＰＴ１０１により、正孔電流が流れる。
図示は省略するが、ターンオン時のスイッチング波形をＴＣＡＤ（Technology Computer-Aided Design）により計算すると、ＩＧＢＴのターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位が上昇して、キャリアとしての正孔が排出されることが確認された。また、ターンオン時の半導体装置の内部における正孔濃度分布をＴＣＡＤにより計算すると、ＩＧＢＴのターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴを介してキャリアとしての正孔が排出されることが確認された。
このように、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）では、ターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴを介してキャリアとしての正孔が排出されてしまうため、ターンオン時のスイッチング損失を低減することが困難である。
以上説明したように、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）では、ターンオン時にＩＧＢＴを流れる電流の急激な変化を防止または抑制することが望ましく、ターンオン時のスイッチング損失を低減することが望ましい。
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置は、ＥＧＥ型のアクティブセル領域としてのハイブリッドセル領域ＬＣｈに設けられた素子部ＰＲ１と、インアクティブセル領域ＬＣｉに設けられた介在部ＰＲ２と、を備える。そして、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２に含まれるｐ型フローティング領域ＰＦが、２つのトレンチＴ４により２つに分割されている。
具体的には、インアクティブセル領域ＬＣｉに設けられた介在部ＰＲ２は、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分に形成されたｐ型ボディ領域ＰＢ１を有する。また、インアクティブセル領域ＬＣｉに設けられた介在部ＰＲ２は、半導体層ＳＬｎのうち、ｐ型ボディ領域ＰＢ１の両側に２つのトレンチＴ４の各々をそれぞれ介して位置する２つの部分にそれぞれ形成された２つのｐ型フローティング領域ＰＦ１を有する。２つのｐ型フローティング領域ＰＦ１の下面Ｓｂ側の端部は、Ｚ軸方向において、ｐ型ボディ領域ＰＢ１の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。
このような本実施の形態１の半導体装置によれば、ターンオン時のスイッチング波形において、ゲート電圧が最大値に飽和する際の電荷量、すなわちゲートチャージ量が、比較例２の半導体装置に比べて大きくなる。すなわち、本実施の形態１の半導体装置によれば、２つのトレンチ電極ＴＧ４が新たに設けられることにより、比較例２の半導体装置に比べ、ゲート容量を増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振を防止または抑制することができる。
また、このような本実施の形態１の半導体装置によれば、インアクティブセル領域ＬＣｉの幅Ｗｉ（図２参照）を狭くすることなく、ｐ型フローティング領域ＰＦのうち、トレンチＴ３に接触した部分（ｐ型フローティング領域ＰＦ１）のＸ軸方向における幅を、比較例２の半導体装置に比べて狭くすることができる。そのため、本実施の形態１の半導体装置によれば、ターンオン時において、ｐ型フローティング領域ＰＦ、すなわちｐチャネル型の寄生ＭＯＳＦＥＴを流れる正孔電流の大きさが、比較例２の半導体装置に比べて小さくなる。また、このような本実施の形態１の半導体装置によれば、ターンオン時において、半導体層ＳＬｎのうち、ｎ型ホールバリア領域ＮＨＢ、および、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分（ｎ−型ドリフト領域ＮＤ）に蓄積された正孔濃度が、比較例２の半導体装置に比べて小さくなる。そのため、本実施の形態１の半導体装置によれば、比較例２の半導体装置に比べ、ＩＥ効果を向上させ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
図３０は、実施の形態１の半導体装置の要部断面図である。図３０は、ターンオン時にｐ型フローティング領域ＰＦ１、すなわちｐチャネル型の寄生ＭＯＳＦＥＴを流れる正孔電流の電流経路ＰＴ１を、模式的に重ねて示す。なお、図２９および図３０では、比較例２および実施の形態１における正孔電流の大きさの大小を、模式的に示す電流経路ＰＴ１の太さの大小により表現している。
図３０に示すように、本実施の形態１でも、ターンオン時に、ｎ−型ドリフト領域ＮＤからｐ型フローティング領域ＰＦを通り、さらに、ｐ型フローティング領域ＰＦ、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチ電極ＴＧ２およびＴＧ３の各々に近い部分を通る電流経路ＰＴ１により、正孔電流が流れる。
しかし、図２９と図３０とを比べると、本実施の形態１では、比較例２に比べ、ｐ型フローティング領域ＰＦ、すなわちｐチャネル型の寄生ＭＯＳＦＥＴを流れる正孔電流が小さいことが分かる。これは、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、電流経路ＰＴ２で表される正孔電流がエミッタ電極ＥＥに到達しないことによると考えられる。
なお、本実施の形態１の半導体装置によれば、ターンオン時のスイッチング波形において、コレクタ電圧ＶＣＥが、比較例２の半導体装置に比べて速く減少する。そのため、本実施の形態１の半導体装置によれば、比較例２の半導体装置に比べ、ターンオン時にｐ型フローティング領域ＰＦ、すなわちｐチャネル型の寄生ＭＯＳＦＥＴを介して排出されるキャリアとしての正孔の量を抑制することができ、ＩＥ効果を向上させることができ、オン電圧を低減することができる。
すなわち、本実施の形態１の半導体装置では、比較例２の半導体装置に比べ、例えばＩＥ効果などの半導体装置としての性能を向上させることができる。
なお、上記特許文献３に開示された技術では、２つのアクティブセル領域の間に、エミッタ電極と接続された第１導電体が埋め込まれた第２の溝が形成されてはいるものの、アクティブセル領域は、比較例１で説明したＧＧ型のアクティブセル領域となっており、ＥＧＥ型のハイブリッドセル領域ではない。また、上記特許文献３に開示された技術では、互いに隣り合う第１の溝と第２の溝との間に形成された浮遊ｐ層の下面が、２つの第２の溝の間に形成された浮遊ｐ層の下面よりも、下側に配置されていない。
図３１は、実施の形態１の半導体装置に形成されるスナバ回路を重ねて示す断面図である。図３２は、スナバ回路が接続されたＩＧＢＴの等価回路図である。
図３１および図３２に示すように、インアクティブセル領域ＬＣｉに、エミッタ電極ＥＥと電気的に接続された２つのトレンチ電極ＴＧ４が形成され、当該２つのトレンチ電極ＴＧ４によりｐ型フローティング領域ＰＦが分割されることにより、ＩＧＢＴ１が、スナバ（Snubber）回路としての寄生スナバ部ＣＳと並列に接続される。このようにＩＧＢＴ１が寄生スナバ部ＣＳと並列に接続されることによって、急峻な電圧変化を吸収する効果、すなわち電圧ｖの時間ｔに対する変化率（ｄｖ／ｄｔ）が大きい場合でも、その大きなｄｖ／ｄｔを吸収する効果が期待でき、本実施の形態１の半導体装置により発生する、例えばＥＭＩノイズ等を低減することができる。
なお、本実施の形態１において、各半導体領域における導電型を、一括して反対の導電型に変えてもよい（以下の変形例および実施の形態２においても同様）。
＜実施の形態１の半導体装置の変形例＞
実施の形態１の半導体装置では、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢ１に対して下面Ｓｂ側に位置する部分には、ｎ−型ドリフト領域ＮＤが形成されていた。
一方、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢ１に対して下面Ｓｂ側に位置する部分には、ｎ型の半導体領域としての電子蓄積領域ＥＡが形成されていてもよい。このような例を、実施の形態１の半導体装置の変形例として説明する。
図３３は、実施の形態１の変形例の半導体装置の要部断面図である。なお、図３３は、図２および図３のＡ−Ａ線に沿った断面図に相当する。
本変形例の半導体装置は、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢ１に対して下面Ｓｂ側に位置する部分に、ｎ型の半導体領域としての電子蓄積領域ＥＡが形成されている点を除き、実施の形態１の半導体装置と同様の構造を有する。そのため、本変形例の半導体装置は、実施の形態１の半導体装置が有する効果と同様の効果を有する。
一方、本変形例では、実施の形態１と異なり、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢ１に対して下面Ｓｂ側に位置する部分に、電子蓄積領域ＥＡが形成されている。すなわち、介在部ＰＲ２は、電子蓄積領域ＥＡを有する。電子蓄積領域ＥＡにおけるｎ型の不純物濃度は、半導体層ＳＬｎのうち、当該電子蓄積領域ＥＡに対して下面Ｓｂ側に位置する部分（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。
本変形例では、ターンオン時には、電子蓄積領域ＥＡから電子が供給される。これにより、本変形例では、実施の形態１に比べ、半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦ１の下に位置する部分（ｎ−型ドリフト領域ＮＤ）に供給される電子の量を増加させ、ＩＧＢＴに含まれるｐｎｐバイポーラトランジスタの機能を向上させ、ＩＧＢＴのＩＥ効果を向上させることができる。
また、本変形例では、ターンオフ時にも、電子蓄積領域ＥＡから電子が供給される。これにより、本変形例では、オン時すなわち導通時にｎ−型ドリフト領域ＮＤに蓄積され、ターンオフ時にｐチャネル型の寄生ＭＯＳＦＥＴを通って排出されるキャリアとしての正孔を、電子蓄積領域ＥＡから供給された電子と再結合させることにより速く消滅させることができ、ターンオフの動作速度を速くすることができる。
図３４〜図３７は、実施の形態１の変形例の半導体装置の製造工程を示す要部断面図である。図３４〜図３７は、図３３と同様に、図２および図３のＡ−Ａ線に沿った断面図に相当する。
本変形例の半導体装置の製造工程では、例えば実施の形態１の半導体装置の製造工程で図５を用いて説明した工程と同様の工程を行って、半導体基板ＳＳを用意する。
次に、本変形例では、電子蓄積領域ＥＡを形成する。例えば実施の形態１で図５を用いて説明した工程と同様の工程を行って、ｎ型ホールバリア領域ＮＨＢを形成する際に、図３４に示すように、パターニングされたレジスト膜Ｒ１をマスクとして、例えばイオン注入により、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、電子蓄積領域ＥＡを形成する。このときのイオン注入条件としては、ｎ型ホールバリア領域ＮＨＢを形成する際のイオン注入条件と同様にすることができる。
次に、本変形例では、実施の形態１で図６〜図１０を用いて説明した工程と同様の工程を行って、図３５に示すように、トレンチＴ１、Ｔ２、Ｔ３およびＴ４を形成する。このとき、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分の上面Ｓａ側に、電子蓄積領域ＥＡが形成されることになる。
次に、本変形例では、電子蓄積領域ＥＡに対する引き延ばし拡散（例えば１２００℃、３０分程度）を行う。例えば実施の形態１で図１１を用いて説明した工程と同様の工程を行って、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散を行う際に、図３６に示すように、電子蓄積領域ＥＡに対する引き延ばし拡散を行う。このとき、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分に、電子蓄積領域ＥＡが形成されることになる。
次に、本変形例では、実施の形態１で図１２〜図１５を用いて説明した工程と同様の工程を行って、図３７に示すように、ｐ型ボディ領域ＰＢを形成する。このとき、インアクティブセル領域ＬＣｉに含まれる部分ＬＣｉ２において、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分の上面Ｓａ側に、２つのトレンチＴ４の各々の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢとしてのｐ型ボディ領域ＰＢ１が形成される。そして、電子蓄積領域ＥＡは、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置し、かつ、ｐ型ボディ領域ＰＢ１に対して下面Ｓｂ側に位置する部分に、形成されることになる。
本変形例の半導体装置の製造工程では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｎ型ホールバリア領域ＮＨＢを形成する際に、インアクティブセル領域ＬＣｉで、電子蓄積領域ＥＡを形成することができる。そのため、本変形例の半導体装置の製造工程では、電子蓄積領域ＥＡを形成するためのマスクを追加して用意する必要がなく、電子蓄積領域ＥＡを形成するためのリソグラフィを追加して行う必要がない。
その後、実施の形態１で図１６〜図２０および図４を用いて説明した工程などと同様の工程を行うことにより、本変形例の半導体装置が完成する。
（実施の形態２）
実施の形態２では、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉにおいて、ｐ型フローティング領域ＰＦが、２つのトレンチＴ４および２つのトレンチＴ５により３つに分割されている例について説明する。
＜半導体装置の構成＞
図３８は、実施の形態２の半導体装置の要部断面図である。なお、図３８は、図２および図３のＡ−Ａ線に沿った断面図に相当する。
本実施の形態２の半導体装置は、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉにおいて、ｐ型フローティング領域ＰＦが、２つのトレンチＴ４および２つのトレンチＴ５により３つに分割されている点を除き、実施の形態１の半導体装置と同様の構造を有する。そのため、本実施の形態２の半導体装置は、実施の形態１の半導体装置が有する効果と同様の効果を有する。
本実施の形態２でも、実施の形態１と同様に、インアクティブセル領域ＬＣｉに形成された介在部ＰＲ２は、２つのトレンチＴ４と、２つのトレンチ電極ＴＧ４と、２つのｐ型フローティング領域ＰＦ１と、ｐ型ボディ領域ＰＢ１と、を有する。
一方、本実施の形態２では、実施の形態１と異なり、インアクティブセル領域ＬＣｉに形成された介在部ＰＲ２は、２つのトレンチＴ５と、２つのトレンチ電極ＴＧ５と、ｐ型フローティング領域ＰＦとしてのｐ型フローティング領域ＰＦ２と、を有する。そのため、本実施の形態２では、実施の形態１と異なり、インアクティブセル領域ＬＣｉにおいて、ｐ型フローティング領域ＰＦが、２つのトレンチＴ４および２つのトレンチＴ５により、２つのｐ型フローティング領域ＰＦ１および１つのｐ型フローティング領域ＰＦ２に分割されている。
溝部としてのトレンチＴ５は、インアクティブセル領域ＬＣｉで、半導体基板ＳＳの上面Ｓａ側に、２つ形成されている。２つのトレンチＴ５は、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、２つのトレンチＴ４の間で、Ｘ軸方向に互いに間隔を空けて配置されている。
２つのトレンチＴ５の各々の内壁には、ゲート絶縁膜ＧＩが形成されている。２つのトレンチＴ５の各々の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ５を埋め込むように、トレンチ電極ＴＧ５が形成されている。すなわち、２つのトレンチ電極ＴＧ５は、トレンチＴ５の各々の内部に、それぞれゲート絶縁膜ＧＩを介して埋め込まれている。トレンチ電極ＴＧ５は、エミッタ電極ＥＥと電気的に接続されている。すなわち、介在部ＰＲ２に含まれる２つのトレンチ電極ＴＧ５は、エミッタ電極ＥＥと電気的に接続されている。なお、２つのトレンチ電極ＴＧ５の各々は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、２つのトレンチＴ５の間に位置する部分の上面Ｓａ側には、ｐ型ボディ領域ＰＢが形成されている。ｐ型ボディ領域ＰＢは、２つのトレンチＴ５の各々の内壁に形成されたゲート絶縁膜ＧＩに接触している。
インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、２つのトレンチＴ５の間に位置し、かつ、ｐ型ボディ領域ＰＢの下に位置する部分には、ｐ型の半導体領域であるｐ型フローティング領域ＰＦとしてのｐ型フローティング領域ＰＦ２が形成されている。
また、インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ４とトレンチＴ５との間に位置する部分の上面Ｓａ側には、ｐ型ボディ領域ＰＢ１としてのｐ型ボディ領域ＰＢ１１が形成されている。しかし、インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ４とトレンチＴ５との間に位置し、かつ、ｐ型ボディ領域ＰＢの下に位置する部分には、ｐ型フローティング領域ＰＦが形成されていない。
すなわち、インアクティブセル領域ＬＣｉに形成された介在部ＰＲ２は、半導体層ＳＬｎのうち、２つのトレンチＴ５の間に位置する部分に形成されたｐ型フローティング領域ＰＦ２を有する。また、インアクティブセル領域ＬＣｉに形成された介在部ＰＲ２は、半導体層ＳＬｎのうち、Ｘ軸方向におけるｐ型フローティング領域ＰＦ２の両側に２つのトレンチＴ５の各々をそれぞれ介して位置する２つの部分にそれぞれ形成された２つのｐ型ボディ領域ＰＢ１１を有する。
２つのｐ型ボディ領域ＰＢ１１によりｐ型ボディ領域ＰＢ１が形成されるものとする。このとき、ｐ型ボディ領域ＰＢ１は、２つのｐ型ボディ領域ＰＢ１１を含むことになり、２つのｐ型ボディ領域ＰＢ１１を含むｐ型ボディ領域ＰＢ１は、実施の形態１と同様に、半導体層ＳＬｎのうち、２つのトレンチＴ４の間に位置する部分に形成されていることになる。
本実施の形態２でも、実施の形態１と同様に、インアクティブセル領域ＬＣｉのうち、互いに隣り合うトレンチＴ３とトレンチＴ４との間に位置する２つの部分の各々を、部分ＬＣｉ１と称する。また、インアクティブセル領域ＬＣｉのうち、２つのトレンチＴ４の間に位置する部分を、部分ＬＣｉ２と称する。
一方、本実施の形態２では、実施の形態１と異なり、部分ＬＣｉ２のうち、互いに隣り合うトレンチＴ４とトレンチＴ５との間に位置する部分を、部分ＬＣｉ２１と称する。また、本実施の形態２では、実施の形態１と異なり、部分ＬＣｉ２のうち、２つのトレンチＴ５の間に位置する部分を、部分ＬＣｉ２２と称する。
このとき、２つの部分ＬＣｉ１の各々にそれぞれ形成された２つのｐ型フローティング領域ＰＦ１の各々の下面Ｓｂ側の端部（下端）は、Ｚ軸方向において、２つの部分ＬＣｉ２１の各々にそれぞれ形成された２つのｐ型ボディ領域ＰＢ１１の各々の下面Ｓｂ側の端部（下端）のいずれに対しても下面Ｓｂ側（下側）に配置されている。また、部分ＬＣｉ２２に形成されたｐ型フローティング領域ＰＦ２の下面Ｓｂ側の端部（下端）は、Ｚ軸方向において、２つの部分ＬＣｉ２１の各々にそれぞれ形成された２つのｐ型ボディ領域ＰＢ１１の各々の下面Ｓｂ側の端部（下端）のいずれに対しても下面Ｓｂ側（下側）に配置されている。言い換えれば、２つのｐ型フローティング領域ＰＦ１および１つのｐ型フローティング領域ＰＦ２の各々の下端は、Ｚ軸方向において、２つのｐ型ボディ領域ＰＢ１１各々の下端のいずれに対しても下側に配置されている。そして、２つの部分ＬＣｉ２１の各々において、半導体層ＳＬｎのうち、ｐ型ボディ領域ＰＢ１１の下に位置する部分には、ｎ−型ドリフト領域ＮＤが形成されている。
＜半導体装置の製造方法＞
本実施の形態２の半導体装置の製造方法では、実施の形態１と異なり、２つのトレンチＴ４を形成する工程で、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、２つのトレンチＴ４の間でＸ軸方向に間隔を空けて配置された２つのトレンチＴ５を形成する。
また、本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と異なり、２つのトレンチ電極ＴＧ４を形成する工程で、２つのトレンチＴ５の各々の内部に、それぞれゲート絶縁膜ＧＩを介して埋め込まれた２つのトレンチ電極ＴＧ５を形成する。
また、本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と異なり、２つのｐ型フローティング領域ＰＦ１を形成する工程で、半導体層ＳＬｎのうち、２つのトレンチＴ５の間に位置する部分に、ｐ型フローティング領域ＰＦ２を形成する。そして、インアクティブセル領域ＬＣｉで、半導体層ＳＬｎのうち、Ｘ軸方向におけるｐ型フローティング領域ＰＦ２の両側に２つのトレンチＴ５の各々をそれぞれ介して位置する２つの部分に、２つのｐ型ボディ領域ＰＢ１１の各々をそれぞれ形成する。２つのｐ型ボディ領域ＰＢ１１は、ｐ型ボディ領域ＰＢ１に含まれる。
このとき、２つのｐ型フローティング領域ＰＦ１および１つのｐ型フローティング領域ＰＦ２の各々の下面Ｓｂ側の端部が、Ｚ軸方向において、２つのｐ型ボディ領域ＰＢ１１の各々の下面Ｓｂ側の端部のいずれに対しても下面Ｓｂ側に配置されるように、ｐ型フローティング領域ＰＦ２および２つのｐ型ボディ領域ＰＢ１１を形成する。
また、本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と異なり、エミッタ電極ＥＥとして、介在部ＰＲ２に含まれる２つのトレンチ電極ＴＧ５と電気的に接続されたエミッタ電極ＥＥを形成する。
上記した点を除き、本実施の形態２の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法と同様にすることができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様に、ＥＧＥ型のアクティブセル領域としてのハイブリッドセル領域ＬＣｈに設けられた素子部ＰＲ１と、インアクティブセル領域ＬＣｉに設けられた介在部ＰＲ２と、を備える。一方、ｐ型フローティング領域ＰＦが２つに分割されていた実施の形態１と異なり、本実施の形態２では、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２に含まれるｐ型フローティング領域ＰＦが、２つのトレンチＴ４および２つのトレンチＴ５により３つに分割されている。
具体的には、インアクティブセル領域ＬＣｉに設けられた介在部ＰＲ２は、２つのｐ型フローティング領域ＰＦ１に加えて、半導体層ＳＬｎのうち、２つのトレンチＴ５の間に位置する部分に形成されたｐ型フローティング領域ＰＦ２と、半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦ２の両側に２つのトレンチＴ５の各々をそれぞれ介して位置する２つの部分にそれぞれ形成された２つのｐ型ボディ領域ＰＢ１１と、を有する。２つのｐ型フローティング領域ＰＦ１および１つのｐ型フローティング領域ＰＦ２の各々の下面Ｓｂ側の端部は、Ｚ軸方向において、２つのｐ型ボディ領域ＰＢ１１の各々の下面Ｓｂ側の端部のいずれに対しても下面Ｓｂ側に配置されている。
このような本実施の形態２の半導体装置によれば、ターンオン時のスイッチング波形において、ゲート電圧が最大値に飽和する際の電荷量、すなわちゲートチャージ量が、実施の形態１の半導体装置に比べてさらに大きくなる。すなわち、本実施の形態２の半導体装置によれば、２つのトレンチ電極ＴＧ４に加えて２つのトレンチ電極ＴＧ５が新たに設けられることにより、実施の形態１の半導体装置に比べ、ゲート容量をさらに増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振をさらに防止または抑制することができる。
また、このような本実施の形態２の半導体装置によれば、インアクティブセル領域ＬＣｉの幅Ｗｉ（図２参照）を狭くすることなく、ｐ型フローティング領域ＰＦのうち、トレンチＴ３に接触した部分（ｐ型フローティング領域ＰＦ１）のＸ軸方向における幅を、実施の形態１の半導体装置に比べてさらに狭くすることができる。そのため、本実施の形態２の半導体装置によれば、ターンオン時において、ｐ型フローティング領域ＰＦ、すなわちｐチャネル型の寄生ＭＯＳＦＥＴを流れる正孔電流の大きさが、実施の形態１の半導体装置に比べてさらに小さくなる。そのため、本実施の形態２の半導体装置によれば、実施の形態１の半導体装置に比べ、ＩＥ効果をさらに向上させ、オン電圧をさらに低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失をさらに低減することができる。
（実施の形態３）
実施の形態３では、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置において、アクティブセル領域の幅が狭く、平面視において、接続電極とトレンチ電極とが重なっている例について説明する。
＜半導体装置の構成＞
初めに、本実施の形態３の半導体装置の構成について説明する。
本実施の形態３の半導体装置の構造は、平面視において、接続電極ＣＰとトレンチ電極ＴＧ２およびＴＧ３の各々とが重なっている点を除き、実施の形態１の半導体装置の構造と同様である。したがって、以下では、主として、実施の形態１の半導体装置の構造と異なる点について、説明する。
図３９は、実施の形態３の半導体装置の要部平面図である。図４０は、実施の形態３の半導体装置の要部断面図である。図４０は、図３９のＡ−Ａ線に沿った断面図である。
本実施の形態３の半導体装置では、実施の形態１の半導体装置と同様に、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々には、複数のｎ＋型エミッタ領域ＮＥが形成されている。
また、本実施の形態３では、実施の形態１と同様に、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、本実施の形態３では、実施の形態１と同様に、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
一方、本実施の形態３の半導体装置では、実施の形態１の半導体装置とは異なり、ハイブリッドサブセル領域ＬＣｈ１において、コンタクト溝ＣＴは、平面視において、トレンチＴ２と重なり、ハイブリッドサブセル領域ＬＣｈ２において、コンタクト溝ＣＴは、平面視において、トレンチＴ３と重なる。
また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲが、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩと接触し、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲが、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩと接触していてもよい。
＜半導体装置の製造方法＞
本実施の形態３の半導体装置の製造方法は、平面視において、接続電極ＣＰとトレンチ電極ＴＧ２およびＴＧ３の各々とが重なる点を除き、図５〜図２０を用いて説明した実施の形態１の半導体装置の製造方法と同様である。
すなわち、本実施の形態３の半導体装置の製造工程では、ハイブリッドサブセル領域ＬＣｈ１において、コンタクト溝ＣＴは、平面視において、トレンチＴ２と重なるように形成され、ハイブリッドサブセル領域ＬＣｈ２において、コンタクト溝ＣＴは、平面視において、トレンチＴ３と重なるように形成される。
なお、本実施の形態３では、実施の形態１とは異なり、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成され、ｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、連続して形成される。
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置でも、実施の形態１の半導体装置と同様に、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２に含まれるｐ型フローティング領域ＰＦが、２つのトレンチＴ４により２つに分割されている。
これにより、本実施の形態３でも、実施の形態１と同様に、ゲート容量を増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振を防止または抑制することができる。また、ＩＥ効果を向上させ、オン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
一方、本実施の形態３では、実施の形態１と異なり、平面視において、ハイブリッドサブセル領域ＬＣｈ１に形成された接続電極ＣＰとトレンチ電極ＴＧ２とが重なり、ハイブリッドサブセル領域ＬＣｈ２に形成された接続電極ＣＰとトレンチ電極ＴＧ３とが重なる。すなわち、本実施の形態３では、実施の形態１に比べ、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間、および、トレンチＴ１とトレンチＴ３との間に位置する部分の幅が狭い。
そのため、本実施の形態３では、実施の形態１に比べ、正孔排出抵抗が高くなり、正孔がｎ−型ドリフト領域ＮＤのうちエミッタ電極ＥＥ側の部分に蓄積しやすくなり、エミッタ電極ＥＥからの電子の注入効率が高くなって、ＩＥ効果がさらに向上する。したがって、本実施の形態３では、実施の形態１に比べ、さらに半導体装置の性能を向上させることができる。
（実施の形態４）
実施の形態１の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であり、各ハイブリッドセル領域ＬＣｈにおいて、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されていた。
一方、実施の形態１の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であればよいので、各ハイブリッドセル領域ＬＣｈにおいて、複数のｐ＋型半導体領域ＰＲが、Ｙ軸方向に互いに間隔を空けて配置されていてもよい。このような例を、実施の形態４の半導体装置として説明する。
図４１および図４２は、実施の形態４の半導体装置の要部平面図である。図４３および図４４は、実施の形態４の半導体装置の要部断面図である。図４５は、比較のために示すものであり、実施の形態１の半導体装置の要部断面図である。図４３は、図４２のＢ−Ｂ線に沿った断面図であり、図４４は、図４２のＣ−Ｃ線に沿った断面図であり、図４５は、図３のＣ−Ｃ線に沿った断面図である。なお、図４１および図４２のＡ−Ａ線に沿った断面図は、図４に示した断面図と同様である。
本実施の形態４では、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲが、複数個設けられている。ハイブリッドサブセル領域ＬＣｈ１において、複数のｐ＋型半導体領域ＰＲは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分にそれぞれ形成され、ｐ型ボディ領域ＰＢにそれぞれ接触している。ハイブリッドサブセル領域ＬＣｈ１において、複数のｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。エミッタ電極ＥＥは、複数のｐ＋型半導体領域ＰＲを介してｐ型ボディ領域ＰＢと電気的に接続されている。
ハイブリッドサブセル領域ＬＣｈ１において、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。これにより、半導体チップＣＨＰのオン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
また、ハイブリッドサブセル領域ＬＣｈ１において、層間絶縁膜ＩＬおよびｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、複数個形成されている。複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。複数のコンタクト溝ＣＴの各々には、複数の接続電極ＣＰの各々がそれぞれ埋め込まれている。また、ハイブリッドサブセル領域ＬＣｈ１において、エミッタ電極ＥＥは、ｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと、複数の接続電極ＣＰを介して電気的に接続されている。
また、本実施の形態４では、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲが、複数個設けられている。ハイブリッドサブセル領域ＬＣｈ２において、複数のｐ＋型半導体領域ＰＲは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分にそれぞれ形成され、ｐ型ボディ領域ＰＢにそれぞれ接触している。ハイブリッドサブセル領域ＬＣｈ２において、複数のｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。エミッタ電極ＥＥは、複数のｐ＋型半導体領域ＰＲを介してｐ型ボディ領域ＰＢと電気的に接続されている。
ハイブリッドサブセル領域ＬＣｈ２において、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。これにより、半導体チップＣＨＰのオン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
また、ハイブリッドサブセル領域ＬＣｈ２において、層間絶縁膜ＩＬおよびｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、複数個形成されている。複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。複数のコンタクト溝ＣＴの各々には、複数の接続電極ＣＰの各々がそれぞれ埋め込まれている。また、ハイブリッドサブセル領域ＬＣｈ２において、エミッタ電極ＥＥは、ｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと、複数の接続電極ＣＰを介して電気的に接続されている。
図４４に示すように、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々では、Ｙ軸方向に沿って、ｐ＋型半導体領域ＰＲが形成された領域、すなわちアクティブセクションＬＣｂａと、ｐ＋型半導体領域ＰＲが形成されていない領域、すなわちインアクティブセクションＬＣｂｉとが、交互に配置されている。
好適には、本実施の形態４では、ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、複数のｐ＋型半導体領域ＰＲの各々と同じ位置に配置されている。また、好適には、本実施の形態４では、ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、複数のｐ＋型半導体領域ＰＲの各々と同じ位置に配置されている。
なお、前述した図２および図３を用いて説明したように、また、図４５に示すように、実施の形態１では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。
＜半導体装置の製造方法＞
本実施の形態４の半導体装置の製造方法は、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のコンタクト溝ＣＴが形成され、複数のｐ＋型半導体領域ＰＲが形成される点を除き、図５〜図２０を用いて説明した実施の形態１の半導体装置の製造方法と同様である。
すなわち、本実施の形態４の半導体装置の製造工程では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のコンタクト溝ＣＴが、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。また、本実施の形態４の半導体装置の製造工程では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ型ボディ領域ＰＢのうち、複数のコンタクト溝ＣＴの各々の底面に露出した部分には、ｐ型の半導体領域としてのｐ＋型ボディコンタクト領域ＰＢＣが形成される。また、複数のｐ＋型ボディコンタクト領域ＰＢＣの各々の下には、ｐ＋型ラッチアップ防止領域ＰＬＰが形成される。そのため、本実施の形態４の半導体装置の製造工程では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲが、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。
このように、本実施の形態４の半導体装置の製造工程では、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置された複数のコンタクト溝ＣＴを形成する。そして、その後、複数のコンタクト溝ＣＴが形成された層間絶縁膜ＩＬをマスクとして、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置された複数のｐ＋型半導体領域ＰＲを形成することができる。そのため、本実施の形態４の半導体装置の製造工程では、複数のｐ＋型半導体領域ＰＲを形成するためのマスクを追加して用意する必要がなく、複数のｐ＋型半導体領域ＰＲを形成するためのリソグラフィを追加して行う必要がない。
＜本実施の形態の主要な特徴と効果＞
本実施の形態４の半導体装置でも、実施の形態１の半導体装置と同様に、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２に含まれるｐ型フローティング領域ＰＦが、２つのトレンチＴ４により２つに分割されている。
これにより、本実施の形態４でも、実施の形態１と同様に、ゲート容量を増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振を防止または抑制することができる。また、ＩＥ効果を向上させ、オン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
一方、本実施の形態４では、実施の形態１と異なり、複数のコンタクト溝ＣＴが、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置され、ｐ＋型半導体領域ＰＲが、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
図４５に示すように、実施の形態１の半導体装置では、ハイブリッドセル領域ＬＣｈにおいて、ｐ＋型ボディコンタクト領域ＰＢＣは、平面視において、Ｙ軸方向に連続して形成され、Ｙ軸方向においていずれの位置に配置された部分のｐ＋型ボディコンタクト領域ＰＢＣも、エミッタ電極ＥＥと接触している。そのため、実施の形態１の半導体装置では、Ｙ軸方向においていずれの位置に配置された部分のｐ型ボディ領域ＰＢも、当該部分上のｐ＋型ボディコンタクト領域ＰＢＣを介してエミッタ電極ＥＥと電気的に接続される。したがって、図４５の電流経路ＰＴ３に示すように、実施の形態１の半導体装置では、ハイブリッドセル領域ＬＣｈにおいて、Ｙ軸方向においていずれの位置に配置された部分のｎ−型ドリフト領域ＮＤからも正孔がエミッタ電極ＥＥに排出される。
一方、本実施の形態４の半導体装置では、実施の形態１の半導体装置に比べ、複数のコンタクト溝ＣＴが、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置され、ｐ＋型半導体領域ＰＲが、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。したがって、図４４の電流経路ＰＴ３に示すように、実施の形態４の半導体装置では、ハイブリッドセル領域ＬＣｈにおいて、アクティブセクションＬＣｂａに配置された部分のｎ−型ドリフト領域ＮＤのみから正孔がエミッタ電極ＥＥに排出される。
そのため、本実施の形態４では、実施の形態１に比べ、正孔排出抵抗が高くなり、正孔がｎ−型ドリフト領域ＮＤのうちエミッタ電極ＥＥ側の部分に蓄積しやすく、エミッタ電極ＥＥからの電子注入効率が高くなって、ＩＥ効果がさらに向上する。したがって、本実施の形態４では、実施の形態１に比べ、さらに半導体装置の性能を向上させることができる。
（実施の形態５）
実施の形態５では、実施の形態１の半導体装置を備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
図４６は、実施の形態５の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図４７は、実施の形態５の半導体装置としてのモジュールを示す等価回路図である。図４７では、図４６に示すインバータＩＮＶに含まれる６つのＩＧＢＴモジュール１０のうち、Ｕ相ＰＨ１に対応した２つのＩＧＢＴモジュール１０を示す。
図４６に示すように、本実施の形態５の半導体装置が用いられる電子システムは、モータＭＯＴなどの負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システム（ＵＰＳ：Uninterruptible Power Supply）である。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。
図４６に示す電子システムにおいては、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１およびＴＭ２に接続され、当該発電モジュールの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。パワーモジュールＰＭ１およびＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１およびＰＭ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続されている。そして、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち直流電力は、インバータＩＮＶで交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち交流電力によって駆動される。
図４６に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計６組有する。
本実施の形態５の半導体装置は、ＩＧＢＴモジュール１０に相当する。また、ＩＧＢＴモジュール１０は、複数のＩＧＢＴチップ１２を含むが、当該ＩＧＢＴチップ１２は、半導体チップＣＨＰ（図１参照）に相当する。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計４組有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位ＶＣＣ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図４６に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられ、ローサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられる。
図４６の領域ＡＲ４に示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図４７に示すように、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップ１２の各々のエミッタ電極ＥＥは、互いに電気的に接続され、複数のＩＧＢＴチップ１２の各々のコレクタ電極ＣＥは、互いに電気的に接続されている。
ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、図１〜図４に示した実施の形態１の半導体装置を用いることができる。
図４６に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電位ＶＣＣとモータＭＯＴの入力電位との間、すなわちハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位ＧＮＤとの間、すなわちローサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。
そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップ１２の各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々が制御されるようになっている。なお、６つのダイオードモジュール１１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップ１２と各ダイオード１３とが逆並列に接続されている。
各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動する場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュール１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
＜本実施の形態の主要な特徴と効果＞
前述したように、本実施の形態５のモジュールであるＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、実施の形態１の半導体装置を用いることができる。
そのため、本実施の形態５のモジュールに含まれる複数のＩＧＢＴチップ１２でも、実施の形態１の半導体装置と同様に、ゲート容量を増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振を防止または抑制することができる。
なお、実施の形態１で前述したように、半導体装置が用いられる電子システムに流れる電流が小さいほど、ターンオン時に発振、すなわちリンギングが観測されやすい。したがって、本実施の形態５の半導体装置が用いられる電子システムが、風力発電システムに流れる電流よりも小さい電流が流れる電子システムである太陽光発電システムまたは無停電電源装置システムである場合に、ゲート容量を増加させ、ターンオン時にＩＧＢＴを流れる電流の急激な変化または発振を防止または抑制する効果が大きくなる。
また、本実施の形態５のモジュールに含まれる複数のＩＧＢＴチップ１２でも、実施の形態１の半導体装置と同様に、ＩＥ効果を向上させ、オン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
なお、本実施の形態５のモジュールであるＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、実施の形態１の変形例および実施の形態２〜実施の形態４の各々の半導体装置を用いることができる。このとき、本実施の形態５のモジュールに含まれる複数のＩＧＢＴチップ１２は、実施の形態１の半導体装置が有する効果と同様の効果に加えて、実施の形態１の変形例および実施の形態２〜実施の形態４の各々の半導体装置が有する効果も有する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ＩＧＢＴ
２ 寄生ＭＯＳＦＥＴ
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
１１ ダイオードモジュール
１２ ＩＧＢＴチップ
１３ ダイオード
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＡＲ３、ＡＲ４ 領域
ＣＥ コレクタ電極
ＣＦ 導電膜
ＣＨＰ 半導体チップ
ＣＬ ｐ＋型コレクタ領域
ＣＰ、ＣＴＥ、ＧＴＧ 接続電極
ＣＲ１ 変位電流
ＣＳ 寄生スナバ部
ＣＴ コンタクト溝
ＣＴＣ１、ＣＴＣ２ 制御回路
ＥＡ 電子蓄積領域
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰＦ、ＩＦ 絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＮＤ 接地電位
ＧＰ ゲートパッド
ＨＭ ハードマスク膜
ＩＬ 層間絶縁膜
ＩＮＶ インバータ
ＬＣａ アクティブセル領域
ＬＣｂａ アクティブセクション
ＬＣｂｉ インアクティブセクション
ＬＣｈ ハイブリッドセル領域
ＬＣｈ１、ＬＣｈ２ ハイブリッドサブセル領域
ＬＣｉ インアクティブセル領域
ＬＣｉ１、ＬＣｉ２、ＬＣｉ２１、ＬＣｉ２２ 部分
ＭＯＴ モータ
ＮＤ ｎ−型ドリフト領域
ＮＥ ｎ＋型エミッタ領域
ＮＨＢ ｎ型ホールバリア領域
Ｎｓ ｎ型フィールドストップ領域
ＯＰ１、ＯＰ２ 開口部
ＰＢ、ＰＢ１、ＰＢ１１ ｐ型ボディ領域
ＰＢＣ、ＰＢＣｐ ｐ＋型ボディコンタクト領域
ＰＦ、ＰＦ１、ＰＦ２、ＰＦｐ ｐ型フローティング領域
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＬＰ ｐ＋型ラッチアップ防止領域
ＰＭ１、ＰＭ２ パワーモジュール
ＰＲ ｐ＋型半導体領域
ＰＲ１ 素子部
ＰＲ２ 介在部
ＰＴ１〜ＰＴ３ 電流経路
Ｒ１〜Ｒ３ レジスト膜
Ｓａ 上面
Ｓｂ 下面
ＳＬｎ、ＳＬｐ 半導体層
ＳＳ 半導体基板
Ｔ１〜Ｔ５ トレンチ
ＴＧ１〜ＴＧ５、ＴＧｚ トレンチ電極
ＴＧｐ 端部トレンチ電極
ＴＧｘ エミッタ接続部
ＴＭ１、ＴＭ２ 入力端子
ＶＣＣ 電源電位
Ｗｈ、Ｗｈ１、Ｗｈ２、Ｗｉ 幅

Claims (15)

  1. 第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板の内部に形成された第１導電型の第１半導体層と、
    前記半導体基板のうち、前記第１半導体層に対して前記第２主面側に位置する部分の内部に形成された、前記第１導電型と異なる第２導電型の第２半導体層と、
    前記半導体基板の前記第１主面のうち、平面視において、第１方向に互いに間隔を空けて配置された２つの第１領域の各々で、前記第１半導体層にそれぞれ形成された２つの素子部と、
    前記半導体基板の前記第１主面のうち、平面視において、前記２つの第１領域の間に位置する第２領域で、前記第１半導体層に形成され、前記２つの素子部の間に介在する介在部と、
    前記第２半導体層と電気的に接続されたコレクタ電極と、
    前記２つの素子部と電気的に接続されたゲート電極と、
    前記２つの素子部と電気的に接続されたエミッタ電極と、
    を備える半導体装置であって、
    前記２つの素子部の各々は、
    前記第１主面から前記第１半導体層の途中まで達し、かつ、平面視において、前記第１方向と交差する第２方向に延在する第１溝部と、
    前記第１主面から前記第１半導体層の途中まで達し、平面視において、前記第２方向に延在し、かつ、前記第１溝部に対して前記第２領域側と反対側に配置された第２溝部と、
    前記第１主面から前記第１半導体層の途中まで達し、平面視において、前記第２方向に延在し、かつ、前記第１溝部に対して前記第２領域側に配置された第３溝部と、
    前記第１溝部の内部に第１絶縁膜を介して埋め込まれた第１トレンチ電極と、
    前記第２溝部の内部に第２絶縁膜を介して埋め込まれた第２トレンチ電極と、
    前記第３溝部の内部に第３絶縁膜を介して埋め込まれた第３トレンチ電極と、
    前記第１半導体層のうち、前記第１溝部と前記第２溝部との間に位置する部分の前記第１主面側に形成され、前記第１絶縁膜および前記第２絶縁膜に接触した、前記第２導電型の第１半導体領域と、
    前記第１半導体層のうち、前記第１溝部と前記第３溝部との間に位置する部分の前記第１主面側に形成され、前記第１絶縁膜および前記第３絶縁膜に接触した、前記第２導電型の第２半導体領域と、
    前記第１半導体領域の前記第１主面側に形成され、前記第１絶縁膜に接触した、前記第１導電型の第３半導体領域と、
    前記第２半導体領域の前記第１主面側に形成され、前記第１絶縁膜に接触した、前記第１導電型の第４半導体領域と、
    を有し、
    前記介在部は、
    前記第２領域で、前記第１主面から前記第１半導体層の途中までそれぞれ達し、平面視において、前記第２方向にそれぞれ延在し、かつ、前記第１方向に互いに間隔を空けて配置された２つの第４溝部と、
    前記２つの第４溝部の各々の内部に、それぞれ第４絶縁膜を介して埋め込まれた２つの第４トレンチ電極と、
    前記第１半導体層のうち、前記２つの第４溝部の間に位置する部分に形成された、前記第２導電型の第５半導体領域と、
    前記第２領域で、前記第１半導体層に形成された、前記第２導電型の２つの第６半導体領域と、
    を有し、
    前記２つの第６半導体領域は、前記第１半導体層のうち、前記第１方向における前記第５半導体領域の両側に前記２つの第４溝部の各々をそれぞれ介して位置する２つの部分にそれぞれ形成され、
    前記ゲート電極は、前記２つの素子部の各々に含まれる前記第１トレンチ電極と電気的に接続され、
    前記エミッタ電極は、前記２つの素子部の各々に含まれる、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第２トレンチ電極および前記第３トレンチ電極と電気的に接続され、かつ、前記介在部に含まれる前記２つの第４トレンチ電極と電気的に接続され、
    前記２つの第６半導体領域の各々の前記第２主面側の端部は、前記第１主面に垂直な第３方向において、前記第５半導体領域の前記第２主面側の端部に対して前記第２主面側に配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記介在部は、
    前記第１主面から前記第１半導体層の途中までそれぞれ達し、平面視において、前記第２方向にそれぞれ延在し、かつ、前記２つの第４溝部の間で前記第１方向に互いに間隔を空けて配置された２つの第５溝部と、
    前記２つの第５溝部の各々の内部に、それぞれ第５絶縁膜を介して埋め込まれた２つの第５トレンチ電極と、
    前記第１半導体層のうち、前記２つの第５溝部の間に位置する部分に形成された、前記第２導電型の第７半導体領域と、
    を有し、
    前記第５半導体領域は、前記第１半導体層に形成された、前記第２導電型の２つの第８半導体領域を含み、
    前記２つの第８半導体領域は、前記第１半導体層のうち、前記第１方向における前記第７半導体領域の両側に前記２つの第５溝部の各々をそれぞれ介して位置する２つの部分にそれぞれ形成され、
    前記エミッタ電極は、前記介在部に含まれる前記２つの第５トレンチ電極と電気的に接続され、
    前記２つの第６半導体領域および前記第７半導体領域の各々の前記第２主面側の端部は、前記第３方向において、前記２つの第８半導体領域の各々の前記第２主面側の端部のいずれに対しても前記第２主面側に配置されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記２つの素子部の各々は、
    前記第１半導体領域および前記第２半導体領域を覆う第６絶縁膜と、
    前記第６絶縁膜を貫通して前記第１半導体領域の途中まで達する第１開口部と、
    前記第６絶縁膜を貫通して前記第２半導体領域の途中まで達する第２開口部と、
    前記第１半導体領域のうち、前記第１開口部に露出した部分に形成された、前記第２導電型の第９半導体領域と、
    前記第２半導体領域のうち、前記第２開口部に露出した部分に形成された、前記第２導電型の第１０半導体領域と、
    前記第１開口部に埋め込まれた第１接続電極と、
    前記第２開口部に埋め込まれた第２接続電極と、
    を有し、
    前記第９半導体領域における前記第２導電型の不純物濃度は、前記第１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記第１０半導体領域における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記エミッタ電極は、前記第３半導体領域および前記第９半導体領域と、前記第１接続電極を介して電気的に接続され、前記第４半導体領域および前記第１０半導体領域と、前記第２接続電極を介して電気的に接続され、
    前記第１開口部は、平面視において、前記第２溝部と重なり、
    前記第２開口部は、平面視において、前記第３溝部と重なる、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第９半導体領域は、前記第２絶縁膜と接触し、
    前記第１０半導体領域は、前記第３絶縁膜と接触している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記２つの素子部の各々は、
    前記第１半導体層のうち、前記第１溝部と前記第２溝部との間に位置する部分にそれぞれ形成され、前記第１半導体領域にそれぞれ接触した、前記第２導電型の複数の第１１半導体領域と、
    前記第１半導体層のうち、前記第１溝部と前記第３溝部との間に位置する部分にそれぞれ形成され、前記第２半導体領域にそれぞれ接触した、前記第２導電型の複数の第１２半導体領域と、
    を有し、
    前記複数の第１１半導体領域は、平面視において、前記第２方向に沿って、互いに間隔を空けて配置され、
    前記複数の第１２半導体領域は、平面視において、前記第２方向に沿って、互いに間隔を空けて配置され、
    前記複数の第１１半導体領域の各々における前記第２導電型の不純物濃度は、前記第１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記複数の第１２半導体領域の各々における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記エミッタ電極は、前記複数の第１１半導体領域を介して前記第１半導体領域と電気的に接続され、前記複数の第１２半導体領域を介して前記第２半導体領域と電気的に接続されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記２つの素子部の各々は、
    前記第１半導体領域および前記第２半導体領域を覆う第７絶縁膜と、
    前記第７絶縁膜をそれぞれ貫通して前記第１半導体領域の途中までそれぞれ達する複数の第３開口部と、
    前記第７絶縁膜をそれぞれ貫通して前記第２半導体領域の途中までそれぞれ達する複数の第４開口部と、
    前記複数の第３開口部の各々にそれぞれ埋め込まれた複数の第３接続電極と、
    前記複数の第４開口部の各々にそれぞれ埋め込まれた複数の第４接続電極と、
    を有し、
    前記複数の第３開口部は、平面視において、前記第２方向に沿って、互いに間隔を空けて配置され、
    前記複数の第４開口部は、平面視において、前記第２方向に沿って、互いに間隔を空けて配置され、
    前記複数の第１１半導体領域は、前記第１半導体領域のうち、前記複数の第３開口部の各々に露出した部分にそれぞれ形成され、
    前記複数の第１２半導体領域は、前記第２半導体領域のうち、前記複数の第４開口部の各々に露出した部分にそれぞれ形成され、
    前記エミッタ電極は、前記第３半導体領域および前記複数の第１１半導体領域と、前記複数の第３接続電極を介して電気的に接続され、かつ、前記第４半導体領域および前記複数の第１２半導体領域と、前記複数の第４接続電極を介して電気的に接続されている、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記２つの素子部の各々は、
    複数の前記第３半導体領域と、
    複数の前記第４半導体領域と、
    を有し、
    複数の前記第３半導体領域の各々は、前記第２方向において、前記複数の第１１半導体領域の各々と同じ位置に配置され、
    複数の前記第４半導体領域の各々は、前記第２方向において、前記複数の第１２半導体領域の各々と同じ位置に配置されている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記介在部は、前記第１半導体層のうち、前記２つの第４溝部の間に位置し、かつ、前記第５半導体領域に対して前記第２主面側に位置する部分に形成された、前記第１導電型の第１３半導体領域を有し、
    前記第１３半導体領域における前記第１導電型の不純物濃度は、前記第１半導体層のうち、前記第１３半導体領域に対して前記第２主面側に位置する部分における前記第１導電型の不純物濃度よりも高い、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記２つの素子部の各々は、
    前記第１半導体層のうち、前記第１溝部と前記第２溝部との間に位置し、かつ、前記第１半導体領域に対して前記第２主面側に位置する部分に形成された、前記第１導電型の第１４半導体領域と、
    前記第１半導体層のうち、前記第１溝部と前記第３溝部との間に位置し、かつ、前記第２半導体領域に対して前記第２主面側に位置する部分に形成された、前記第１導電型の第１５半導体領域と、
    を有し、
    前記第１４半導体領域における前記第１導電型の不純物濃度は、前記第１半導体層のうち、前記第１４半導体領域に対して前記第２主面側に位置する部分における前記第１導電型の不純物濃度よりも高く、
    前記第１５半導体領域における前記第１導電型の不純物濃度は、前記第１半導体層のうち、前記第１５半導体領域に対して前記第２主面側に位置する部分における前記第１導電型の不純物濃度よりも高い、半導体装置。
  10. 請求項１記載の半導体装置において、
    互いに隣り合う前記第３溝部と前記第６半導体領域との組では、前記第６半導体領域の前記第２主面側の端部は、前記第３方向において、前記第３溝部の前記第２主面側の端部に対して前記第２主面側に配置されている、半導体装置。
  11. （ａ）第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板を用意する工程、
    （ｂ）前記半導体基板の内部に、第１導電型の第１半導体層を形成する工程、
    （ｃ）前記半導体基板のうち、前記第１半導体層に対して前記第２主面側に位置する部分の内部に、前記第１導電型と異なる第２導電型の第２半導体層を形成する工程、
    （ｄ）前記半導体基板の前記第１主面のうち、平面視において、第１方向に互いに間隔を空けて配置された２つの第１領域の各々で、前記第１半導体層に素子部を形成する工程、
    （ｅ）前記２つの第１領域の各々にそれぞれ形成される２つの前記素子部の間に介在する介在部を、前記半導体基板の前記第１主面のうち、平面視において、前記２つの第１領域の間に位置する第２領域で、前記第１半導体層に形成する工程、
    （ｆ）前記第２半導体層と電気的に接続されたコレクタ電極を形成する工程、
    （ｇ）前記２つの素子部と電気的に接続されたゲート電極を形成する工程、
    （ｈ）前記２つの素子部と電気的に接続されたエミッタ電極を形成する工程、
    を備える半導体装置の製造方法であって、
    前記（ｄ）工程は、
    （ｄ１）前記第１主面から前記第１半導体層の途中まで達し、かつ、平面視において、前記第１方向と交差する第２方向に延在する第１溝部を形成し、前記第１主面から前記第１半導体層の途中まで達し、平面視において、前記第２方向に延在し、かつ、前記第１溝部に対して前記第２領域側と反対側に配置された第２溝部を形成し、前記第１主面から前記第１半導体層の途中まで達し、平面視において、前記第２方向に延在し、かつ、前記第１溝部に対して前記第２領域側に配置された第３溝部を形成する工程、
    （ｄ２）前記第１溝部の内部に第１絶縁膜を介して埋め込まれた第１トレンチ電極を形成し、前記第２溝部の内部に第２絶縁膜を介して埋め込まれた第２トレンチ電極を形成し、前記第３溝部の内部に第３絶縁膜を介して埋め込まれた第３トレンチ電極を形成する工程、
    （ｄ３）前記第１半導体層のうち、前記第１溝部と前記第２溝部との間に位置する部分の前記第１主面側に、前記第１絶縁膜および前記第２絶縁膜に接触した、前記第２導電型の第１半導体領域を形成し、前記第１半導体層のうち、前記第１溝部と前記第３溝部との間に位置する部分の前記第１主面側に、前記第１絶縁膜および前記第３絶縁膜に接触した、前記第２導電型の第２半導体領域を形成する工程、
    （ｄ４）前記第１半導体領域の前記第１主面側に、前記第１絶縁膜に接触した、前記第１導電型の第３半導体領域を形成し、前記第２半導体領域の前記第１主面側に、前記第１絶縁膜に接触した、前記第１導電型の第４半導体領域を形成する工程、
    を有し、
    前記（ｅ）工程は、
    （ｅ１）前記第２領域で、前記第１主面から前記第１半導体層の途中までそれぞれ達し、平面視において、前記第２方向にそれぞれ延在し、かつ、前記第１方向に互いに間隔を空けて配置された２つの第４溝部を形成する工程、
    （ｅ２）前記２つの第４溝部の各々の内部に、それぞれ第４絶縁膜を介して埋め込まれた２つの第４トレンチ電極を形成する工程、
    （ｅ３）前記第１半導体層のうち、前記２つの第４溝部の間に位置する部分に、前記第２導電型の第５半導体領域を形成し、前記第２領域で、前記第１半導体層に、前記第２導電型の２つの第６半導体領域を形成する工程、
    を有し、
    前記（ｅ３）工程では、前記第１半導体層のうち、前記第１方向における前記第５半導体領域の両側に前記２つの第４溝部の各々をそれぞれ介して位置する２つの部分に、前記２つの第６半導体領域をそれぞれ形成し、
    前記（ｇ）工程では、前記２つの素子部の各々に含まれる前記第１トレンチ電極と電気的に接続された前記ゲート電極を形成し、
    前記（ｈ）工程では、前記２つの素子部の各々に含まれる、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第２トレンチ電極および前記第３トレンチ電極と電気的に接続され、かつ、前記介在部に含まれる前記２つの第４トレンチ電極と電気的に接続された前記エミッタ電極を形成し、
    前記２つの第６半導体領域の各々の前記第２主面側の端部は、前記第１主面に垂直な第３方向において、前記第５半導体領域の前記第２主面側の端部に対して前記第２主面側に配置される、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｅ３）工程では、前記（ｄ３）工程を行う際に、前記第５半導体領域を形成する、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    前記（ｅ１）工程では、前記第１主面から前記第１半導体層の途中までそれぞれ達し、平面視において、前記第２方向にそれぞれ延在し、かつ、前記２つの第４溝部の間で前記第１方向に互いに間隔を空けて配置された２つの第５溝部を形成し、
    前記（ｅ２）工程では、前記２つの第５溝部の各々の内部に、それぞれ第５絶縁膜を介して埋め込まれた２つの第５トレンチ電極を形成し、
    前記（ｅ３）工程では、前記第１半導体層のうち、前記２つの第５溝部の間に位置する部分に、前記第２導電型の第７半導体領域を形成し、前記第１半導体層のうち、前記第１方向における前記第７半導体領域の両側に前記２つの第５溝部の各々をそれぞれ介して位置する２つの部分に、前記第２導電型の２つの第８半導体領域の各々をそれぞれ形成し、
    前記第５半導体領域は、前記２つの第８半導体領域を含み、
    前記（ｈ）工程では、前記介在部に含まれる前記２つの第５トレンチ電極と電気的に接続された前記エミッタ電極を形成し、
    前記２つの第６半導体領域および前記第７半導体領域の各々の前記第２主面側の端部は、前記第３方向において、前記２つの第８半導体領域の各々の前記第２主面側の端部のいずれに対しても前記第２主面側に配置される、半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ５）前記第１半導体領域および前記第２半導体領域を覆う第６絶縁膜を形成する工程、
    （ｄ６）前記第６絶縁膜を貫通して前記第１半導体領域の途中まで達する第１開口部を形成し、前記第６絶縁膜を貫通して前記第２半導体領域の途中まで達する第２開口部を形成する工程、
    （ｄ７）前記第１半導体領域のうち、前記第１開口部に露出した部分に、前記第２導電型の第９半導体領域を形成し、前記第２半導体領域のうち、前記第２開口部に露出した部分に、前記第２導電型の第１０半導体領域を形成する工程、
    （ｄ８）前記第１開口部に埋め込まれた第１接続電極を形成し、前記第２開口部に埋め込まれた第２接続電極を形成する工程、
    を有し、
    前記第９半導体領域における前記第２導電型の不純物濃度は、前記第１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記第１０半導体領域における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記（ｈ）工程では、前記第３半導体領域および前記第９半導体領域と、前記第１接続電極を介して電気的に接続され、前記第４半導体領域および前記第１０半導体領域と、前記第２接続電極を介して電気的に接続された前記エミッタ電極を形成する、半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ９）前記第１半導体層のうち、前記第１溝部と前記第２溝部との間に位置し、かつ、前記第１半導体領域に対して前記第２主面側に位置する部分に、前記第１導電型の第１１半導体領域を形成し、前記第１半導体層のうち、前記第１溝部と前記第３溝部との間に位置し、かつ、前記第２半導体領域に対して前記第２主面側に位置する部分に、前記第１導電型の第１２半導体領域を形成する工程、
    を有し、
    前記（ｅ）工程は、
    （ｅ４）前記第１半導体層のうち、前記２つの第４溝部の間に位置し、かつ、前記第５半導体領域に対して前記第２主面側に位置する部分に、前記第１導電型の第１３半導体領域を形成する工程、
    を有し、
    前記（ｅ４）工程では、前記（ｄ９）工程を行う際に、前記第１３半導体領域を形成する、半導体装置の製造方法。
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