JP2017168706A - Display device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタ基板を備える表示装置及びその製造方法に関する。 The present invention relates to a display device including a thin film transistor substrate and a manufacturing method thereof.
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称する）をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称する）は、例えば液晶を利用した表示装置（「液晶表示装置（Liquid Crystal Display）：以下「ＬＣＤ」と呼称する）等の電気光学装置に利用される。 A TFT active matrix substrate (hereinafter referred to as “TFT substrate”) using a thin film transistor (hereinafter referred to as “TFT”) as a switching element is, for example, a display device using liquid crystal (“Liquid Display Device (Liquid Crystal Display): used for electro-optical devices such as “LCD”).
ＴＦＴ等の半導体装置は、低消費電力及び薄型であるという特徴がある。したがって、このような半導体装置の特徴を活かすことにより、ＣＲＴ（Cathode Ray Tube）に置き換わってフラットパネルディスプレイへの応用がなされている。 A semiconductor device such as a TFT is characterized by low power consumption and thinness. Therefore, by utilizing the characteristics of such a semiconductor device, it has been applied to a flat panel display instead of a CRT (Cathode Ray Tube).
フラットパネルディスプレイ用のＬＣＤでは、一般にＴＦＴ基板と対向基板との間に液晶層が挟持されており、ＴＦＴ基板上にはＴＦＴがアレイ状に配列形成されている。このようなＴＦＴ基板及び対向基板の外側（液晶層と逆側）にはそれぞれ偏光板が設けられ、さらに一方の基板側にはバックライトが設けられている。このような構造によってＬＣＤでは良好なカラー表示が得られる。 In LCDs for flat panel displays, a liquid crystal layer is generally sandwiched between a TFT substrate and a counter substrate, and TFTs are arranged in an array on the TFT substrate. A polarizing plate is provided on the outside of the TFT substrate and the counter substrate (on the opposite side to the liquid crystal layer), and a backlight is provided on the one substrate side. With such a structure, an excellent color display can be obtained in the LCD.
ＬＣＤ用ＴＦＴ基板の構造の代表的なものが、例えば特許文献１の図１に開示されている。この特許文献１には、ボトムゲートのバックチャネル型ＴＦＴを有し、ＴＦＴと電気的に接続された画素電極が最上層に形成された構造が開示されている。このような構造は、５回のフォトリソグラフィープロセス（写真製版工程）を用いて製造される。
A typical structure of a TFT TFT substrate is disclosed in, for example, FIG. This
また、４回の写真製版工程でＴＦＴ基板を作製する方法が知られている（以下、４枚マスクプロセス）。この方法では、遮光部と透光部に加え、半透光部（グレートーン部もしくはハーフトーン部と呼称される）を備えるフォトマスク（グレートーンマスクもしくはハーフトーンマスクと呼称される）を用いる。このような方法によれば、写真製版回数を削減することが可能となる。 In addition, a method of manufacturing a TFT substrate by four photolithography processes is known (hereinafter, a four-mask process). In this method, a photomask (referred to as a gray tone mask or a halftone mask) provided with a semi-transparent portion (referred to as a gray tone portion or a half tone portion) in addition to the light shielding portion and the transparent portion is used. According to such a method, it is possible to reduce the number of photoengraving.
この４枚マスクプロセスで作製したＴＦＴ基板の構造及び製造方法の代表例が、例えば特許文献２に開示されている。４枚マスクプロセスの場合、１回目の金属膜のエッチング後、半透光部で形成したフォトレジストをアッシング工程により除去する。この除去と同時に、その他のフォトレジストを減膜することにより、フォトレジストの端部を後退させる（フォトレジスト幅を縮小させる）。その後、２回目の金属膜のエッチングでフォトレジストが後退した部位の金属膜を取り除き、半導体膜を一定膜厚残して、オーミックコンタクト層と半導体膜とをエッチングする（ハーフエッチング）。そのため、金属電極及び金属配線端部に対して、一定膜厚の半導体膜が、一定幅で突出した状態となる。
A typical example of the structure and manufacturing method of a TFT substrate manufactured by this four-mask process is disclosed in
このような半導体膜の突き出しは、開口率の低下とウェーブノイズと呼称される表示不良とを生じることが知られている。これに対し、半導体膜の突き出しを低減するための構造及び製造方法が、例えば、特許文献３及び特許文献４に開示されている。
Such protrusion of the semiconductor film is known to cause a decrease in aperture ratio and a display defect called wave noise. On the other hand, a structure and a manufacturing method for reducing the protrusion of the semiconductor film are disclosed in, for example,
特許文献３及び特許文献４のどちらの技術でも、金属配線等に対する半導体膜の突き出し量を低減することができる。しかしながら、これらの技術では、金属配線の端部と、オーミックコンタクト層の端部と、一定量エッチングされた半導体膜の端部とが一致することになり、膜厚方向に突出する高い凸部を生じる。この凸部は金属配線の上層に配線を形成する場合に、配線の切断（段切れ）を発生させるという問題がある。一方、このような切断の発生を抑制するために、金属配線の厚さを薄くすると、金属配線の抵抗が上昇してしまうという問題がある。
With both techniques of
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、上層の配線などの切断を抑制可能な技術を提供することを目的とする。 Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide a technique capable of suppressing cutting of an upper layer wiring or the like.
本発明に係る表示装置は、複数の画素がマトリックス状に配列され、前記複数の画素に対応して複数の薄膜トランジスタが配設された基板を有する薄膜トランジスタ基板を備える。前記薄膜トランジスタは、前記基板上に配設されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極上に配設された半導体膜と、前記半導体膜上に配設されたオーミックコンタクト層と、前記オーミックコンタクト層上に配設され、前記オーミックコンタクト層を介して前記半導体膜と電気的に接続された導電膜とを備える。前記オーミックコンタクト層の端部は、前記導電膜の端部より外側に配置され、前記半導体膜の端部の少なくとも一部は、前記オーミックコンタクト層の端部より外側に配置されている。 A display device according to the present invention includes a thin film transistor substrate having a substrate in which a plurality of pixels are arranged in a matrix and a plurality of thin film transistors are disposed corresponding to the plurality of pixels. The thin film transistor includes a gate electrode disposed on the substrate, a gate insulating film covering the gate electrode, a semiconductor film disposed on the gate electrode through the gate insulating film, and the semiconductor film An ohmic contact layer disposed on the ohmic contact layer, and a conductive film disposed on the ohmic contact layer and electrically connected to the semiconductor film via the ohmic contact layer. An end portion of the ohmic contact layer is disposed outside the end portion of the conductive film, and at least a part of the end portion of the semiconductor film is disposed outside the end portion of the ohmic contact layer.
本発明によれば、オーミックコンタクト層の端部は、導電膜の端部より外側に配置され、半導体膜の端部の少なくとも一部は、オーミックコンタクト層の端部より外側に配置されている。これにより、上層の配線などの切断を抑制することができる。 According to the present invention, the end portion of the ohmic contact layer is disposed outside the end portion of the conductive film, and at least a part of the end portion of the semiconductor film is disposed outside the end portion of the ohmic contact layer. Thereby, cutting | disconnection of the upper wiring etc. can be suppressed.
＜実施の形態１＞
本発明の実施の形態１に係る表示装置が備えるＴＦＴ基板（薄膜トランジスタ基板）は、スイッチング素子として薄膜トランジスタ（ＴＦＴ）が用いられたアクティブマトリックス基板であるものとして説明する。なお、ＴＦＴ基板を備える表示装置には、例えば、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）が用いられる。
<
The TFT substrate (thin film transistor substrate) provided in the display device according to
＜ＴＦＴ基板の全体構成＞
まず、図１を用いてＴＦＴ基板の全体構成について説明する。図１は、本実施の形態１に係るＴＦＴ基板の全体構成を模式的に示す平面図であり、ＬＣＤ用のＴＦＴ基板の例を示している。
<Overall configuration of TFT substrate>
First, the overall structure of the TFT substrate will be described with reference to FIG. FIG. 1 is a plan view schematically showing the entire configuration of the TFT substrate according to the first embodiment, and shows an example of a TFT substrate for LCD.
図１に示すＴＦＴ基板２００は、ＴＦＴである画素ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、その平面視の領域は、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
A
表示領域２０２には、複数のゲート配線（走査信号線）１０１、複数の補助容量配線１０３及び複数のソース配線（表示信号線）１０４が配設されている。複数のゲート配線１０１のそれぞれは互いに平行に配設され、複数のソース配線１０４のそれぞれは互いに平行に配設され、複数のゲート配線１０１と直交して交差している。図１では、ゲート配線１０１が横方向（Ｘ方向）に延在するように配設され、ソース配線１０４が縦方向（Ｙ方向）に延在するように配設されている。
In the
そして、隣接する２本のゲート配線１０１及び隣接する２本のソース配線１０４に囲まれた領域が画素２０４として規定さている。このため、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列される。
A region surrounded by two
図１では、一部の画素２０４の構成を拡大して示しており、この画素２０４内には、少なくとも１つの画素ＴＦＴ２０１が配設されている。つまり、複数の画素に対応して複数の画素ＴＦＴ２０１が配設されている。画素ＴＦＴ２０１は、ソース配線１０４とゲート配線１０１との交差点近傍に配置され、画素ＴＦＴ２０１のゲート電極がゲート配線１０１に接続され、画素ＴＦＴ２０１のソース電極がソース配線１０４に接続され、画素ＴＦＴ２０１のドレイン電極が画素電極８に接続されている。また、複数のゲート配線１０１のそれぞれと平行に設けられた補助容量配線１０３（後述する図２の補助容量電極９）と、画素電極８とが、補助容量２０９を形成している。
In FIG. 1, the configuration of some of the
ゲート配線１０１と補助容量配線１０３とは、交互に配設され、補助容量配線１０３とソース配線１０４とは、互いに直交して交差するように配設されている。
The
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線１０１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線１０１は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。ソース配線１０４も同様に、表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線１０４は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
A scanning
また、走査信号駆動回路２０５の近傍には、外部と接続するための接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部と接続するための接続基板２０８が配設されている。なお、接続基板２０７及び２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
In addition, a
接続基板２０７及び２０８のそれぞれを介して、走査信号駆動回路２０５及び表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１０１に供給する。このゲート信号によって、ゲート配線１０１が順次選択される。表示信号駆動回路２０６は、外部からの制御信号や、表示データに基づいて表示信号をソース配線１０４に供給する。これにより、表示データに応じた表示電圧を各画素２０４に供給することができる。
Various signals from the outside are supplied to the scanning
なお、走査信号駆動回路２０５及び表示信号駆動回路２０６は、ＴＦＴ基板２００上に配置されなくてもよく、例えば、ＴＣＰ（Tape Carrier Package）でこれら駆動回路を構成することにより、ＴＦＴ基板２００とは別の部分に配置してもよい。
Note that the scanning
また、後に平面図（図２）を用いて説明するが、補助容量配線１０３の補助容量電極９は、画素電極８と絶縁された状態で、画素電極８と平面視にて部分的に重複（重畳）するように構成されている。このため、画素電極８を一方の電極とし、補助容量電極９の一部を他方の電極とする補助容量２０９が形成されている。全ての補助容量配線１０３は表示領域２０２外で接続配線を経由して、ソース配線１０４と同様に構成される信号配線１０６と電気的に結束されている。そして、全ての補助容量配線１０３は、例えば表示信号駆動回路２０６から共通電位が供給される。
Further, as will be described later with reference to a plan view (FIG. 2), the
画素ＴＦＴ２０１は、画素電極８に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線１０１から入力されるゲート信号によって画素ＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート配線１０１に所定の電圧が印加され、画素ＴＦＴ２０１がＯＮすると、ソース配線１０４から後述するチャネル領域を介してドレイン電極に電流が流れるようになる。これにより、ソース配線１０４から、画素ＴＦＴ２０１のドレイン電極に接続された画素電極８に表示電圧が印加され、画素電極８と対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。画素電極８と対向電極との間、または、これらの近傍には、液晶層（液晶）が配設されており、この構成によって補助容量２０９と並列に液晶容量（図示せず）が形成される。なお、対向電極は、ＴＮ（Twisted-Nematic）方式の液晶表示装置では、図示しない対向基板（ＴＦＴ基板２００と対向する基板）側に配設され、In-Plane-Switching方式及びＦＦＳ（Fringe-Field-Switching）方式の液晶表示装置では、ＴＦＴ基板２００側に配設される。
The
これらの液晶容量と補助容量２０９とによって、画素電極８に印加された表示電圧が一定期間保持される。
The liquid crystal capacitance and the
なお、ＴＦＴ基板２００の表面には、配向膜（図示せず）が形成されている。また、前述の対向基板（ＴＦＴ基板２００と対向する基板）は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、配向膜等が形成され、ＴＮ方式などでは、対向電極も形成される。
An alignment film (not shown) is formed on the surface of the
ＴＦＴ基板２００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板２００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板２００及び対向基板の外側（液晶層と逆側）の面には、偏光板、位相差板等が設けられる。以上のように構成された液晶表示パネルの視認側とは反対側には、図示しないバックライトユニット等が配設される。ＴＦＴ基板２００が視認側とは反対側に配置され、対向基板が視認側に配置されるため、バックライトユニットは、ＴＦＴ基板２００に対して視認側とは反対側に配置される。
The
＜液晶表示装置の動作＞
画素電極８と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。
<Operation of liquid crystal display device>
The liquid crystal is driven by the electric field between the
具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。そして、液晶層の偏光状態によって、対向基板側の偏光板を通過する光量が変化する。
Specifically, the light from the backlight unit becomes linearly polarized light by the polarizing plate on the
すなわち、液晶の配向方向によって、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。上述したように、液晶の配向方向は、印加される表示電圧によって変化することから、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、液晶表示装置に所望の画像を表示することができる。 That is, the amount of light that passes through the polarizing plate on the viewing side among the transmitted light that passes through the liquid crystal display panel from the backlight unit varies depending on the orientation direction of the liquid crystal. As described above, since the alignment direction of the liquid crystal changes depending on the applied display voltage, the amount of light passing through the viewing-side polarizing plate can be changed by controlling the display voltage. That is, a desired image can be displayed on the liquid crystal display device by changing the display voltage for each pixel.
＜ＴＦＴ基板の画素の構成＞
次に、図２及び図３を参照して、本実施の形態１に係るＴＦＴ基板が、ＴＮ方式及び透過型のＬＣＤ用ＴＦＴ基板に適用されているものとして説明する。なお、以下においては画素の構成について主に説明する。図２は、図１に示した画素２０４の平面構成を示す平面図であり、図３は、図２におけるＡ−Ａ線での断面構成(表示領域部の断面構成)、Ｂ−Ｂ線での断面構成（非表示領域部の断面構成）を示す断面図である。なお、図２では、ゲート配線１０１及びゲート電極２を、他の配線及び他の電極と区別するために二点鎖線で図示されている。
<TFT substrate pixel configuration>
Next, the TFT substrate according to the first embodiment will be described with reference to FIGS. 2 and 3 as being applied to a TN type and transmissive LCD TFT substrate. In the following, the pixel configuration will be mainly described. 2 is a plan view showing a planar configuration of the
図２に示すように、ゲート配線１０１及び補助容量配線１０３が、互いに平行にＸ方向に延在するように配設されている。また、ソース配線１０４が、Ｙ方向に延在するように配設され、平面視おいてゲート配線１０１及び補助容量配線１０３と交差している。なお、ゲート配線１０１の一部は、ゲート電極２を構成し、補助容量配線１０３の一部は、補助容量電極９を構成し、ソース配線１０４の一部は、ソース電極５を構成している。
As shown in FIG. 2, the
隣接する２本のゲート配線１０１及び隣接する２本のソース配線１０４に囲まれた画素領域において画素電極８が設けられており、画素電極８はドレイン電極６と電気的に接続されて一体となっている。
A
画素領域４１（図２の符号４１で規定される矩形の領域）において、補助容量配線１０３は、Ｘ方向の配線からＹ方向に分岐した２つの分岐配線（補助容量電極９）を有している。分岐配線（補助容量電極９）は、画素領域のうち２つのソース配線１０４側の２つの端縁部に該当する部分に設けられ、補助容量配線１０３と分岐配線との平面視形状が、コの字状（square U-shape）となるように配設されている。そして、補助容量配線１０３のうち、画素電極８が重畳されている領域の部分（分岐配線）が補助容量電極９となる。
In the pixel region 41 (rectangular region defined by
非表示領域４２（図２の画素領域４１以外の領域）においては、補助容量配線１０３及び信号配線１０６が、接続配線１０５及びコンタクトホール１３，１４を介して電気的に接続されている。
In the non-display area 42 (an area other than the
また、非表示領域４２において、ゲート配線１０１の端部にはゲート配線コンタクトホール３１を介してゲート端子パッド３４が電気的に接続され、ソース配線１０４の端部にはソース配線コンタクトホール３３を介してソース端子パッド３６が電気的に接続され、信号配線１０６の端部には補助容量配線コンタクトホール３２を介して補助容量端子パッド３５が電気的に接続されている。また、ゲート配線１０１、ソース配線１０４及び信号配線１０６は、それぞれゲート端子パッド３４、ソース端子パッド３６及び補助容量端子パッド３５を介して外部と電気的に接続することができる。
In the
図３に示すようにＴＦＴ基板は、例えば、ガラス等の透明性絶縁基板である基板１と、基板１上に配設された画素ＴＦＴ２０１と、様々な配線及び電極とを備えている。
As shown in FIG. 3, the TFT substrate includes, for example, a
基板１上には同じ導電膜が選択的に配設されて、ゲート電極２、ゲート配線１０１及び補助容量配線１０３などの配線及び電極を構成している。これらの導電膜は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ若しくはＡｇの単層膜、これらの何れかを主成分とする合金膜、上記単層膜の積層膜、または、上記単層膜と上記合金膜との積層膜によって構成される。
The same conductive film is selectively provided on the
絶縁膜１１は、ゲート電極２、ゲート配線１０１及び補助容量配線１０３などを覆うように配設されている。なお、絶縁膜１１は、画素ＴＦＴ２０１の部分ではゲート絶縁膜として機能するので、以下では「ゲート絶縁膜１１」と呼称する。ゲート絶縁膜１１は、例えば、窒化シリコン、酸化シリコンを積層した絶縁膜によって構成される。
The insulating
画素ＴＦＴ２０１が配設された領域（図３のＡ−Ａ断面の中央から左側）では、半導体膜３が、ゲート絶縁膜１１を介してゲート電極２上に配設されている。ここでは、半導体膜３は、平面視でゲート配線１０１と重なるようゲート絶縁膜１１の上に形成され、半導体膜３の少なくとも一部は、ゲート配線１０１よりも外側にはみ出さずに、全体がゲート配線１０１の内側に入るように構成されている。この半導体膜３と重複する領域のゲート配線１０１が、ゲート電極２となる。半導体膜３は、例えば、アモルファスシリコンによって構成される。
In the region where the
なお、ゲート電極２上の半導体膜３の上部には、凹部が設けられており、半導体膜３のうち凹部の底部をなす部分（薄い部分）において、チャネル領域２０が形成される。
A recess is provided in the upper part of the
オーミックコンタクト層４は、半導体膜３上にそれと直接的に接するように配設されている。オーミックコンタクト層４は、例えば、ｎ型にドーピングされたアモルファスシリコンによって構成される。
The
ここで、画素ＴＦＴ２０１が配設された領域、及び、それ以外の領域において、オーミックコンタクト層４は、半導体膜３よりも外側にははみ出さず、半導体膜３の内側に入るように構成されている。換言すれば、半導体膜３の端部の少なくとも一部は、オーミックコンタクト層４の端部より外側へ突出して配置されるように構成されている。本実施の形態１では、半導体膜３の上記凹部をなす端部以外の端部は、オーミックコンタクト層４の端部より外側に配置されている。図３の例では、半導体膜３の上部の端部は、オーミックコンタクト層４の下部の端部に揃えられており、半導体膜３の下部の端部が、オーミックコンタクト層４の端部より外側に配置されている。半導体膜３がオーミックコンタクト層４から突出している部分の幅、つまりオーミックコンタクト層４の端部と、それよりも外側に配置された半導体膜３の端部との間の距離は、０．３μｍ以上０．５μｍ以下となるように構成されている。
Here, in the region where the
なお、前述の凹部は、オーミックコンタクト層４を貫通し、半導体膜３の内部に達している。
Note that the aforementioned recess penetrates the
導電膜であるソース電極５及びドレイン電極６が、画素ＴＦＴ２０１のオーミックコンタクト層４上に配設され、オーミックコンタクト層４を介して半導体膜３と電気的に接続されている。ソース電極５及びドレイン電極６は、前述の凹部を挟んでおり、離間して配設されている。そして、半導体膜３のうち、ソース電極５とドレイン電極６との間の凹部の底面をなす部分にチャネル領域２０が形成される構成となっている。このため、画素ＴＦＴ２０１は、バックチャネルエッチ型の画素ＴＦＴということができる。なお、オーミックコンタクト層４が形成されていない半導体膜３の膜厚は、オーミックコンタクト層４が形成されている半導体膜３の膜厚よりも薄く形成されている。
A
ここで、ソース電極５及びドレイン電極６は、オーミックコンタクト層４よりも外側にははみ出さず、オーミックコンタクト層４の内側に入るように構成されている。換言すれば、オーミックコンタクト層４の端部は、ソース電極５の端部、または、ドレイン電極６の端部より外側へ突出して配置されるように構成されている。オーミックコンタクト層４がソース電極５またはドレイン電極６から突出している部分の幅、つまりソース電極５またはドレイン電極６の端部と、それよりも外側に配置されたオーミックコンタクト層４の端部との間の距離は、０．１μｍ以上０．３μｍ以下となるように構成されている。
Here, the
また本実施の形態１では、ソース電極５及びドレイン電極６のそれぞれの凹部側の側面と底面とがなす角度は、ソース電極５及びドレイン電極６のそれぞれの凹部側以外の側面と底面とがなす角度よりも小さくなるように構成されている。
In the first embodiment, the angle formed between the side surface and the bottom surface of each of the
表示領域部のうち、画素ＴＦＴ２０１が配設されていない領域（図３のＡ−Ａ断面の中央から右側）では、導電膜であるソース配線１０４及び信号配線１０６が、オーミックコンタクト層４上に配設され、オーミックコンタクト層４を介して半導体膜３と電気的に接続されている。
In a region where the
ここで、ソース配線１０４及び信号配線１０６は、オーミックコンタクト層４よりも外側にははみ出さず、オーミックコンタクト層４の内側に入るように構成されている。換言すれば、オーミックコンタクト層４の端部は、ソース配線１０４の端部、または、信号配線１０６の端部より外側へ突出して配置されるように構成されている。この突出する幅は、前述と同様に、０．１μｍ以上０．３μｍ以下となるように構成されている。
Here, the
なお、ソース電極５、ドレイン電極６、ソース配線１０４、及び、信号配線１０６（以下「ソース電極５及びソース配線１０４等」と呼称することもある）は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ若しくはＡｇの単層膜、これらの何れかを主成分とする合金膜、上記単層膜の積層膜、または、上記単層膜と上記合金膜との積層膜によって構成される。
The
保護絶縁膜１２は、ソース電極５及びソース配線１０４等、半導体膜３、並びに、オーミックコンタクト層４を覆うように配設されている。保護絶縁膜１２は、例えば、窒化シリコン、酸化シリコン等の絶縁膜、またはこれらを積層した絶縁膜によって構成される。
The protective
画素電極８は、保護絶縁膜１２上に配設されており、保護絶縁膜１２を貫通するドレイン電極コンタクトホール１５を介してドレイン電極６と電気的に接続するように構成さている。画素電極８は、例えば、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｓｎ−Ｏ、Ｉｎ−Ｓｉ−Ｓｎ−Ｏ、または、Ｉｎ−Ａｌ−Ｚｎ−Ｓｎ−Ｏなどの透光性の金属酸化物を含む材料によって構成される。
The
次に、非表示領域部（図３のＢ−Ｂ断面）に配設された、接続配線１０５、補助容量配線１０３、及び、信号配線１０６の構成について説明する。以下では、非表示領域部のうち、表示領域部の説明と異なる部位のみ説明し、共通する部分の説明は省略する。
Next, the configuration of the
非表示領域部においては、ソース配線１０４と同様に構成される信号配線１０６上に、保護絶縁膜１２を貫通する信号配線コンタクトホール１４が設けられ、補助容量配線１０３上に、ゲート絶縁膜１１と保護絶縁膜１２を貫通する補助容量配線コンタクトホール１３が設けられている。画素電極８と同じ材料及び層からなる接続配線１０５は、信号配線コンタクトホール１４と補助容量配線コンタクトホール１３とを覆うように配置されており、信号配線１０６と補助容量配線１０３とを電気的に接続している。
In the non-display region portion, a signal
接続配線１０５は、保護絶縁膜１２で覆われた信号配線１０６、オーミックコンタクト層４及び半導体膜３の上方と、保護絶縁膜１２とゲート絶縁膜１１とで覆われた補助容量配線１０３の上方とを覆っている。
The
非表示領域においても、前述の表示領域部と同様に、半導体膜３の端部がオーミックコンタクト層４の端部より外側に０．３〜０．５μｍで突出し、オーミックコンタクト層４の端部が信号配線１０６の端部より外側に０．１〜０．３μｍ突出するように構成している。
Also in the non-display region, the end portion of the
＜構成のまとめ＞
図４は、図５に示す断面構造において、半導体膜３及びオーミックコンタクト層４に関する段差ｄ１，ｄ２及び突出量（幅）ｅ１，ｅ２、並びに、信号配線１０６の導電膜の段差ｄ３の変化に対する、ウェーブノイズ及び段切れの発生の変化を示している。
<Summary of configuration>
FIG. 4 shows the steps d1 and d2 and the protrusions (widths) e1 and e2 related to the
なお、図５に示すように、段差ｄ２は、前述の凹部の深さである。段差ｄ１は、半導体膜３の薄い部分の厚さであり、半導体膜３の厚さとオーミックコンタクト層４の厚さとの合計から、段差ｄ２を差し引いた値と等しい。このため、半導体膜３の厚さと、オーミックコンタクト層４の厚さとの合計は、段差ｄ１と段差ｄ２との合計と等しいが、半導体膜３の厚さが段差ｄ１と等しいとは限らず、オーミックコンタクト層４の厚さが段差ｄ２と等しいとは限らない。
In addition, as shown in FIG. 5, the level | step difference d2 is the depth of the above-mentioned recessed part. The step d1 is the thickness of the thin portion of the
また、図５に示すように、段差ｄ３は導電膜の厚さである。 Further, as shown in FIG. 5, the step d3 is the thickness of the conductive film.
サンプルＮｏ．１〜２８において、半導体膜３にはアモルファスシリコンを、オーミックコンタクト層４にはリンがドーピングされたｎ型アモルファスシリコンを、導電膜にはＡｌ膜とＭｏ膜との積層膜を用いた。
Sample No. 1 to 28, amorphous silicon was used for the
ウェーブノイズの有無は、サンプル構造のＬＣＤにおけるウェーブノイズの程度を示しており、５枚マスクプロセスで作成したＴＦＴのＬＣＤを基準として、基準と同等以下（許容可能）のものを「なし」、基準よりも程度が悪く許容できないものを「あり」としている。 The presence or absence of wave noise indicates the degree of wave noise in the LCD with the sample structure, and “None” is the same or lower than the standard (allowable) based on the TFT LCD created by the 5-mask process. If there is something that is unacceptable because of its poorer degree, it is judged as “Yes”.
段切れの発生有無は、図５に示す構造において、上層である接続配線１０５の欠損欠陥の有無を電気的に測定した結果であり、抵抗の変化が少ない、または、変化がないものを「なし」、抵抗の著しい増加、または、オープンが確認できたものを「あり」としている。
The presence / absence of step breakage is the result of electrical measurement of the presence or absence of defective defects in the
総合評価は、ウェーブノイズの有無が「なし」、及び段切れの有無が「なし」である構造を「○」、どちらかが「あり」である構造を「×」とした。また、ウェーブノイズの有無が「なし」、及び段切れの有無が「なし」で、かつ、ＬＣＤの開口率及び信号配線の低抵抗化を得られる構造を「◎」とした。 In the comprehensive evaluation, the structure where the presence / absence of wave noise is “none” and the presence / absence of step breakage is “none” is “◯”, and the structure where either is “yes” is “x”. In addition, “◎” indicates a structure in which the presence or absence of wave noise is “none”, the presence or absence of step breakage is “none”, and the aperture ratio of the LCD and the low resistance of the signal wiring can be obtained.
まず、サンプルＮｏ．１〜５の結果が示すように、接続配線１０５の段切れは、段差ｄ１〜ｄ３の合計が４５０ｎｍよりも大きい場合に発生している。よって、段差ｄ１〜ｄ３の合計は４５０ｎｍ以下であることが好ましいことが分かる。
First, sample no. As the
次に、サンプルＮｏ．６〜１４として、半導体膜３の突出量ｅ１を「０」にしつつ、オーミックコンタクト層４の突出量ｅ２が異なるように構成した。その結果が示すように、半導体膜３が突出していないため、ウェーブノイズの発生はない。また、オーミックコンタクト層４の突出量ｅ２が、０〜０．０７以下の場合（各膜の端部がほぼ揃っている場合）には段切れが発生したので、総合判定は「×」である。一方、オーミックコンタクト層４の突出量ｅ２が、０．１２μｍ以上の場合には段切れが発生しなかった。ただし、オーミックコンタクト層４の突出量ｅ２が大きくなると、ＬＣＤの開口率が低下するため、総合判定は「○」とした。
Next, sample no. 6 to 14, the protrusion amount e1 of the
続いて、サンプルＮｏ．１５〜２０として、オーミックコンタクト層４の突出量ｅ２を「０」にしつつ、半導体膜３の突出量ｅ１が異なるように構成した。半導体膜３の突出量ｅ１が、０．５２μｍ以上の場合には、ウェーブノイズが見られたので、総合判定は「×」である。一方、半導体膜３の突出量ｅ１が、０．５２μｍより小さい場合には、ウェーブノイズが見られなかった。また、オーミックコンタクト層４の突出量ｅ２が「０」の場合、つまり、オーミックコンタクト層４の端部と導電膜の端部とが揃う場合でも、段差ｄ２と段差ｄ３との合計が４００ｎｍである場合には段切れ発生しなかった。しかし、図４には示されていないが、段差ｄ２を１００ｎｍにした状態で、導電膜の膜厚（段差ｄ３）を基準の３００ｎｍより厚くすると段切れが生じ、信号配線の低抵抗化が得られないため、総合判定は「○」とした。
Subsequently, sample no. 15 to 20, the protrusion amount e2 of the
続いて、サンプルＮｏ．２１〜２６として、本実施の形態１に係るＴＦＴ基板を作成した。ここでは一例として、半導体膜３の厚さを１５０ｎｍとし、オーミックコンタクト層４の厚さを３０ｎｍとし、段差ｄ１を８０ｎｍとし、段差ｄ２を１００ｎｍとした。また、半導体膜３の突出量ｅ１を０．３〜０．５μｍとして、オーミックコンタクト層４の突出量ｅ２を０．１〜０．３μｍとした。その結果が示すように、接続配線の段切れ、及び、ウェーブノイズはいずれも発生せず、良好な結果が得られている。また、導電膜の膜厚（段差ｄ３）を基準の３００ｎｍより厚く形成した場合においても段切れを生じることなく、導電膜の低抵抗化が可能となっている。さらに、半導体膜３及びオーミックコンタクト層４の突出量ｅ１，ｅ２を可能な限り小さく構成しているので、ＬＣＤの開口率低下を抑制することができる。以上のことから、総合判定は「◎」とした。
Subsequently, sample no. As 21 to 26, TFT substrates according to the first embodiment were produced. As an example, the thickness of the
ただし、サンプルＮｏ．２７，２８の結果が示すように、導電膜の膜厚（段差ｄ３）を５００ｎｍとした場合には、導電膜の段差ｄ３部で段切れが生じた。 However, sample no. As shown by the results of 27 and 28, when the film thickness (step d3) of the conductive film was 500 nm, a step break occurred at the step d3 portion of the conductive film.
以上のことをまとめると、本実施の形態１のＴＦＴ基板において、ソース電極５及びソース配線１０４等の導電膜の断面構造は、オーミックコンタクト層４の端部が、導電膜の端部より外側に配置され、半導体膜３の端部が、オーミックコンタクト層４の端部より外側に配置された階段形状を有している。このような構成によれば、上層として形成される配線及び電極の段切れを低減することができる。
In summary, in the TFT substrate of the first embodiment, the cross-sectional structure of the conductive film such as the
また、信号配線１０６及びソース配線１０４の膜厚を増加させて、配線抵抗を低減させた場合であっても、上層として形成される配線及び電極の段切れを低減することができる。
In addition, even when the thickness of the
また本実施の形態１では、オーミックコンタクト層４の端部と、それよりも外側に配置された半導体膜３の端部との間の距離は０．３μｍ以上０．５μｍ以下で構成しているため、ウェーブノイズの発生を抑制することができ、良好な表示を得ることができる。また、導電膜の端部と、それよりも外側に配置されたオーミックコンタクト層４の端部との間の距離は０．１μｍ以上０．３μｍ以下で構成されている。このため、導電膜の端部と、それよりも外側に配置された半導体膜３の端部との間の距離は、以上の距離を合算した０．４μｍ以上０．８μｍ以下となる。この距離は、比較的短いので、画素開口率の低下を抑制することができる。ただし、この距離は、一例であって、半導体膜３、オーミックコンタクト層４、及び、ソース電極５及びソース配線１０４等の材質によって、適宜変更されてもよい。
In the first embodiment, the distance between the end portion of the
また本実施の形態１のように、導電膜に、ソース電極５及びソース配線１０４等を適用することにより、これらの上層膜（保護絶縁膜１２、接続配線１０５）の段切れを抑制することができる。また、ソース電極５及びソース配線１０４等を低抵抗化することができる。
Further, as in the first embodiment, by applying the
また本実施の形態１では、ソース電極５及びドレイン電極６のそれぞれの凹部側の側面と底面とがなす角度は、ソース電極５及びドレイン電極６のそれぞれの凹部側以外の側面と底面とがなす角度よりも小さい。これにより、チャネル領域２０の上層膜である保護絶縁膜１２の被覆性を高めることができるので、信頼性の高い画素ＴＦＴ２０１、ＴＦＴ基板２００ひいては液晶表示装置を得ることができる。
In the first embodiment, the angle formed between the side surface and the bottom surface of each of the
＜製造方法＞
本実施の形態１に係る液晶表示装置の製造方法について、製造工程を順に示す断面図である図６〜図１５を用いて説明する。図６〜図１５は、図３に示す断面図と同様の断面図であり、図３は最終工程を示す断面図に相当する。なお、図７〜図１３は、図３に示すＡ−Ａ断面の構成から部分的に抽出された構成要素を、模式的に示している。
<Manufacturing method>
A method for manufacturing the liquid crystal display device according to the first embodiment will be described with reference to FIGS. 6 to 15 which are cross-sectional views sequentially showing manufacturing steps. 6 to 15 are sectional views similar to the sectional view shown in FIG. 3, and FIG. 3 corresponds to the sectional view showing the final process. 7 to 13 schematically show constituent elements partially extracted from the configuration of the AA cross section shown in FIG.
まず、ガラス等の透明性絶縁基板である基板１上全面に、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ若しくはＡｇの単層膜、これらの何れかを主成分とする合金膜、上記単層膜の積層膜、または、上記単層膜と上記合金膜との積層膜を、例えば、スパッタ法、蒸着法などを用いて形成する。本実施の形態１では、スパッタ法でＡｌ合金膜を２００ｎｍの厚さに形成した。
First, a single layer film of, for example, Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, or Ag, and any one of these as a main component is formed on the entire surface of the
その後、Ａｌ合金膜上にレジスト材（フォトレジスト）を塗布して、塗布したレジスト材をフォトマスクを用いて露光し、レジスト材を感光させる。次に、感光させたレジスト材を現像して、レジスト材をパターニングすることでレジストパターンを得る。以後、これらのレジストパターンを形成する一連の工程を写真製版（フォトリソグラフィー）と呼称する。 Thereafter, a resist material (photoresist) is applied onto the Al alloy film, and the applied resist material is exposed using a photomask to expose the resist material. Next, the exposed resist material is developed, and the resist material is patterned to obtain a resist pattern. Hereinafter, a series of steps for forming these resist patterns is referred to as photolithography.
その後、このレジストパターンを保護膜としてＡｌ合金膜をエッチングし、フォトレジストパターンを除去することで、図６に示すようにゲート電極２（ゲート配線を含む）、補助容量配線１０３（補助容量電極を含む）がパターニングされる。以後、このようなレジストパターンを用いたパターニング工程を微細加工技術と呼称する。 Thereafter, the Al alloy film is etched using this resist pattern as a protective film, and the photoresist pattern is removed, whereby the gate electrode 2 (including the gate wiring) and the auxiliary capacitance wiring 103 (the auxiliary capacitance electrode are removed) as shown in FIG. Pattern). Hereinafter, a patterning process using such a resist pattern is referred to as a fine processing technique.
次に、ゲート電極２及び補助容量配線１０３を覆うように、基板１の上面全体にゲート絶縁膜１１を形成する。例えばプラズマＣＶＤ（Chemical Vapor Deposition）法、常圧ＣＶＤ法、減圧ＣＶＤ法などを用いて、ゲート絶縁膜１１として、例えば窒化シリコン、酸化シリコンまたはこれらの積層膜を形成する。
Next, a
なお、ゲート絶縁膜１１は、ピンホール等の膜欠陥発生による短絡を防止するため、複数回に分けて形成することが好ましい。本実施の形態１では、プラズマＣＶＤ法を用いて窒化シリコン膜を２００ｎｍの厚さで形成し、その上に酸化シリコン膜を２００ｎｍの厚さで形成したので、ピンホール等の膜欠陥の発生を抑制することが可能となる。
The
次の工程以降は、図７〜図１３を用いて説明する。なお、前述の通り、図７〜図１３は、図３に示すＡ−Ａ断面の構成から部分的に抽出された構成要素を、模式的に示しており、図７〜図１３では、ゲート電極２、補助容量配線１０３、及び、基板１が図示されていない。
The subsequent steps will be described with reference to FIGS. 7 to 13 schematically show constituent elements partially extracted from the configuration of the AA cross section shown in FIG. 3 as described above. In FIGS. 2, the
まず図７に示すように、ゲート絶縁膜１１の上面全体に、半導体膜３及びオーミックコンタクト層４を順に形成する。例えば、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などを用いて、１５０ｎｍの厚さの半導体膜３と、３０ｎｍの厚さのオーミックコンタクト層４を形成する。これにより、半導体膜３が、基板１上方に配設される。
First, as shown in FIG. 7, the
続いて、オーミックコンタクト層４の上面全体に、ソース電極５及びソース配線１０４等となる導電膜２５を、例えば、スパッタ法、蒸着法などを用いて形成する。導電膜２５は、例えば、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ若しくはＡｇの単層膜、これらの何れかを主成分とする合金膜、上記単層膜の積層膜、または、上記単層膜と上記合金膜との積層膜によって構成される。本実施の形態１では、スパッタ法で５０ｎｍの厚さのＭｏ合金膜を成膜した後、３００ｎｍの厚さのＡｌ合金膜を形成した。
Subsequently, a
その後、写真製版及び微細加工技術によりパターニングする。ここで、レジスト材をパターニング（露光）する際のマスク材には、透光部、半透光部及び遮光部を有するフォトマスク（例えば、グレートーンマスク、ハーフトーンマスク）を用いる。 Thereafter, patterning is performed by photolithography and fine processing techniques. Here, as a mask material for patterning (exposure) the resist material, a photomask (for example, a gray-tone mask or a halftone mask) having a light-transmitting portion, a semi-light-transmitting portion, and a light-shielding portion is used.
具体的には画素ＴＦＴ２０１のチャネル領域２０となる部位に、半透光部が配置され、ソース電極５及びソース配線１０４等となる部位に、遮光部が配置されたフォトマスクを用いる。この結果、図７に示すように、露光の光が当たっていないことにより現像液にほとんど溶解しない遮光部のレジスト部２２と、露光の光が多少当たったことにより現像液に対する溶解が遅い半透光部のレジスト部２３と、を有する第１のレジストパターン（第１のフォトレジストパターン）２１が形成される。
Specifically, a photomask is used in which a semi-transparent portion is disposed in a portion to be the
次に、図８に示すように、第１のレジストパターン２１をレジスト材（保護膜）として用いて、導電膜２５を選択的にエッチングすることにより、第１の導電膜パターン２６を形成する。エッチングにはウェットエッチングを用い、例えば、Ａｌ系、Ｍｏ系、Ａｇ系及びＣｕ系の電極材料に対するエッチング薬液として公知であるリン酸を含む薬液、例えばリン酸（Phosphoric acid）と硝酸（Acetic acid）と酢酸（Nitric acid）の混酸（以下「ＰＡＮ」と呼称する）を使用する。エッチングにはウェットエッチングとドライエッチングとがあるが、ウェットエッチングが好適である。なぜなら、ドライエッチングは、プラズマ発光により第１のレジストパターン２１を感光してしまうとともに、レジストを後退させてしまうからである。また、ウェットエッチングは等方性のエッチング特性を示し、エッチングされた膜などの端面（断面）を容易にテーパー形状にすることができるからである。
Next, as shown in FIG. 8, the first
続いて、現像液処理を行うことにより、第１のレジストパターン２１をパターニングする。現像液には、例えば、前述の写真製版工程で感光させたレジストを溶解させた現像液が用いられる。これにより、図９に示すように、第１のレジストパターン２１のうち、半透光部のレジスト部２３が完全に除去され、遮光部のレジスト部２２が後退された、第２のレジストパターン（第２のフォトレジストパターン）２４が形成される。
Subsequently, the first resist
ここでの現像液の処理時間は、第１のレジストパターン２１の半透光部のレジスト部２３の除去が可能な限りにおいて任意に決定することができる。また、遮光部のレジスト部２２の現像液による後退量に合わせて任意に決定することができる。
Here, the processing time of the developing solution can be arbitrarily determined as long as the removal of the resist
その後、図１０に示すように、第２のレジストパターン２４と第１の導電膜パターン２６とをレジスト材として用いて、オーミックコンタクト層４及び半導体膜３を選択的にエッチングする。ここでのエッチングにはドライエッチングを用いた。具体的にはＣＦ４とＯ２の混合ガスを用いてエッチングを行った。
Thereafter, as shown in FIG. 10, the
図１１に示すように、第２のレジストパターン２４をレジスト材として用いて、第１の導電膜パターン２６を選択的にエッチングすることにより、ソース電極５及びソース配線１０４等を形成する。これにより、ソース電極５及びソース配線１０４等の端面は第２のレジストパターン２４の端面よりも内側になるように形成される。つまり、オーミックコンタクト層４の端部が、導電膜（ソース電極５及びソース配線１０４等）の端部より外側に配置される。なお、第１の導電膜パターン２６のうち、図１１のエッチングが２回目のエッチングとなる部分の側面と底面とがなす角度は、比較的大きくなっている（垂直に近くなる）。一方、第１の導電膜パターン２６のうち、図１１のエッチングが１回目のエッチングとなる部分（半透光部のレジスト部２３が設けられていた部分であり、チャネル領域２０に対応する部分）の側面と底面とがなす角度は、比較的小さくなっており、その部分はテーパー形状を有するようになる。
As shown in FIG. 11, by using the second resist
図１１のエッチングには、ウェットエッチングを用い、例えば、Ａｌ系、Ｍｏ系、Ａｇ系及びＣｕ系の電極材料に対しするエッチング薬液として公知であるＰＡＮを使用する。エッチングにはウェットエッチングとドライエッチングとがあるが、ウェットエッチングが好適である。ドライエッチングはレジストも後退させてしまうため、レジスト材から導電膜（ソース電極５及びソース配線１０４等）が後退した構造、換言すれば導電膜からレジスト材が突出した構造でなくなってしまうからである。
For the etching shown in FIG. 11, wet etching is used. For example, PAN, which is known as an etching chemical solution for Al-based, Mo-based, Ag-based, and Cu-based electrode materials, is used. Etching includes wet etching and dry etching, but wet etching is preferable. This is because dry etching also causes the resist to recede, so that the structure in which the conductive film (
図１２に示すように、第２のレジストパターン２４をレジスト材として用いて、オーミックコンタクト層４及び半導体膜３を選択的にエッチングする。これにより、半導体膜３の端部の少なくとも一部が、オーミックコンタクト層４の端部より外側に配置され、オーミックコンタクト層４から半導体膜３が突出する。また、ソース電極５とドレイン電極６との間に、オーミックコンタクト層４を貫通し、半導体膜３の内部に達する凹部が形成され、半導体膜３のチャネル領域２０の部分が残る。
As shown in FIG. 12, the
図１２のエッチングにはドライエッチングを用いた。本実施の形態１では、ＣＦ４とＯ２の混合ガスを用いて、オーミックコンタクト層４と半導体膜３との膜厚が合計１００ｎｍエッチングされる時間だけエッチングした。換言すれば、半導体膜３が８０ｎｍ残るようにエッチングを行った。
Dry etching was used for the etching in FIG. In the first embodiment, etching is performed using a mixed gas of CF 4 and O 2 for a time during which the film thickness of the
そして、図１３に示すように、レジスト剥離処理により、第２のレジストパターン２４を除去する。
Then, as shown in FIG. 13, the second resist
ここで、半導体膜３の突出量ｅ１は、現像処理（図８と図９との間）による遮光部のレジスト部２２の後退量と、導電膜２５のエッチング（図７と図８との間）とにより決定される。突出量ｅ１の制御は、遮光部のレジスト部２２の後退量により行われるため、レジストの材質、ポストベーク温度、現像処理の時間等で制御可能である。また、突出量ｅ１の制御は、ウェットエッチングによる導電膜２５のサイドエッチング量により行われるため、エッチング液の組成、温度、時間等で制御可能である。
Here, the protruding amount e1 of the
オーミックコンタクト層４の突出量ｅ２は、第１の導電膜パターン２６のエッチング（図１０と図１１との間）により決定される。突出量ｅ２の制御は、ウェットエッチングによる第１の導電膜パターン２６のサイドエッチング量により行われるため、エッチング液の組成、温度、時間等で制御可能である。また、導電膜とレジスト材との密着力でも制御できる。このため、突出量ｅ２を少なくするために、第１の導電膜パターン２６のウェットエッチング前にベーク処理を行ってもよい。
The protruding amount e2 of the
以上の説明のように、半導体膜３の突出量ｅ１、オーミックコンタクト層４の突出量ｅ２は、それぞれ独立して任意に制御及び調整が可能である。
As described above, the protruding amount e1 of the
以上の図７〜図１３の工程を行うことにより、図１４に示すような構造が得られる。図１４の構造では、ソース電極５及びソース配線１０４等の導電膜からオーミックコンタクト層４が外側に突出し、オーミックコンタクト層４から半導体膜３が外側に突出している。また、図１４の構造では、ソース電極５とドレイン電極６との間の下に、半導体膜３のチャネル領域２０の部分が設けられている。
The structure shown in FIG. 14 is obtained by performing the steps shown in FIGS. In the structure of FIG. 14, the
次に、基板１上面全体に、保護絶縁膜１２となる絶縁膜として、例えば、ＣＶＤ法などを用いて、窒化シリコン膜、酸化シリコン膜、または、これらの積層膜を形成する。本実施の形態１では、保護絶縁膜１２として、プラズマＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの厚さで形成した。
Next, a silicon nitride film, a silicon oxide film, or a stacked film thereof is formed as an insulating film to be the protective insulating
続いて、図１５に示すように、当該窒化シリコン膜を写真製版及び微細加工技術によりパターニングすることで、ドレイン電極６上のドレイン電極コンタクトホール１５、信号配線１０６上の信号配線コンタクトホール１４、補助容量配線１０３上の補助容量配線コンタクトホール１３を形成する。また、各端子上に各端子のコンタクトホールを同時に形成する。
Subsequently, as shown in FIG. 15, the silicon nitride film is patterned by photolithography and microfabrication technology, so that the drain
次に、基板１上面全体に、画素電極８、接続配線１０５、及び、各端子パッドとなる透明導電膜を形成する。本実施の形態１では、スパッタ法を用いてＩｎ−Ｚｎ−Ｓｎ−Ｏを８０ｎｍの厚さで形成した。透明導電膜としてはＩＴＯ膜以外に、ＩＺＯ膜などを用いることができる。
Next, the
その後、透明導電膜を写真製版及び微細加工技術によりパターニングすることで、画素電極８、接続配線１０５、及び、各端子パッド３４，３５，３６が形成され、図３に示す、本実施の形態１に係る液晶表示装置のＴＦＴ基板２００が完成する。
Thereafter, the transparent conductive film is patterned by photolithography and microfabrication technology to form the
このようにして完成したＴＦＴ基板２００の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上に配向膜を同様に形成する。そして、この配向膜に対して、液晶との接触面に一方向にミクロな傷をつける配向処理（ラビング処理）を施す。次に、シール材を用いてＴＦＴ基板２００と対向基板とを一定の間隙を保って貼り合せた後、真空注入法等を用いて、液晶注入口からその隙間に液晶を注入する。そして、液晶注入口を封止することで液晶セル（液晶パネル）を得る。その後、液晶セルの両面に偏光板を貼り付けて、駆動回路を接続し、バックライトユニットを取り付けることで、液晶表示装置が完成する。
On the
＜製造工程のまとめ＞
以上説明した本実施の形態１に係るＴＦＴ基板２００の製造方法によれば、ソース電極５、ドレイン電極６、ソース配線１０４及び信号配線１０６の導電膜から、オーミックコンタクト層４が外側に突出し、オーミックコンタクト層４から半導体膜３が外側に突出し、ソース電極５とドレイン電極６と間の下には半導体膜３の一部を残したＴＦＴ基板２００を、簡便に製造することができる。
<Summary of manufacturing process>
According to the manufacturing method of the
また、本実施の形態１に係るＴＦＴ基板の製造方法によれば、半導体膜３の突出量ｅ１を、現像処理による遮光部のレジスト部２２の後退量と導電膜２５のエッチングとにより制御することができるため、安定して、再現性良く形成することができる。
Further, according to the manufacturing method of the TFT substrate according to the first embodiment, the protrusion amount e1 of the
また、オーミックコンタクト層４の突出量ｅ２は、第１の導電膜パターン２６のエッチングウェットエッチングによるサイドエッチング量により制御することができるため、安定して、再現性良く形成することができる。
Further, since the protruding amount e2 of the
また、本実施の形態１に係るＴＦＴ基板の製造方法によれば、導電膜２５（第１の導電膜パターン２６）は、ウェットエッチングが２回行われた端面と、ウェットエッチングが１回行われた端面とを有することになる。このうち、１回のエッチングを行った端面（画素ＴＦＴ２０１のチャネル領域２０近傍の端面）には、テーパー形状を形成することができる。これにより、チャネル領域２０の上層膜である保護絶縁膜１２の被覆性を高めることができ、信頼性の高い画素ＴＦＴ２０１、ＴＦＴ基板２００ひいては液晶表示装置を得ることができる。一方、２回のエッチングを行った端面（画素ＴＦＴ２０１のチャネル領域２０近傍の端面以外の端面）、例えば、ソース配線１０４及び信号配線１０６の端面には、実質的にテーパー形状が形成されないので、開口率を向上することができる。
Further, according to the method for manufacturing a TFT substrate according to the first embodiment, the conductive film 25 (first conductive film pattern 26) has an end face where wet etching is performed twice and wet etching is performed once. End surface. Among these, a taper shape can be formed on the end face subjected to the etching once (end face in the vicinity of the
なお、以上では、ソース電極５及びソース配線１０４等を構成する導電膜を、Ａｌ合金とＭｏ合金との積層膜を用い、ＰＡＮで一括エッチングを行った例について説明した。しかしこれに限ったものではなく、エッチングレートの異なる導電膜の積層構造やエッチング液を用いて導電膜自体を階段形状に形成してもよい。このような構成によれば、半導体膜、オーミックコンタクト層に加えて導電膜の段差が増えることから、接続配線の段切れを抑制することができ、導電膜の膜厚を厚くして低抵抗化することができる。しかし、導電膜に形成する階段部の突出を大きくすると導電膜の幅が低減して、低抵抗化の効果が小さくなる可能性は多少ある。
In the above description, the example in which the conductive film constituting the
また、ウェットエッチング液を調整することにより、チャネル領域２０近傍の端面以外の端面においても、導電膜の側面と底面とがなす角度を小さくしてもよい。しかし、この角度を小さくすると導電膜の断面積が低減して、低抵抗化の効果が小さくなる可能性は多少ある。
Further, by adjusting the wet etching solution, the angle formed between the side surface and the bottom surface of the conductive film may be reduced even at the end surface other than the end surface near the
また、以上では、半導体膜３を１５０ｎｍの膜厚で、オーミックコンタクト層４を３０ｎｍの膜厚で構成した例で説明したが、これらの膜厚は、画素ＴＦＴ２０１の特性を考慮して適時変更可能である。
In the above description, the
加えて、以上では、半導体膜３にアモルファスシリコンを用いた例について説明したが、例えば半導体膜３にＩｎ−Ｇａ−Ｚｎ−Ｏなどの酸化物半導体を用いてもよい。その場合、オーミックコンタクト層４が不要となり、前述の凹部を形成するための半導体膜エッチングも不要となる。しかも、段差切れの発生も少なく、導電膜からの半導体膜の突出量を低減でき、光による半導体膜３の劣化を抑制することができる。
In addition, the example in which amorphous silicon is used for the
＜実施の形態２＞
以上説明した実施の形態１に係るＴＦＴ基板は、ＴＮ方式及び透過型のＬＣＤ用のＴＦＴ基板に適用されていた。これに対し、本発明の実施の形態２に係るＴＦＴ基板は、ＦＦＳ方式及び透過型のＬＣＤ用のＴＦＴ基板に適用されているものとして説明する。なお、本実施の形態２に係るＴＦＴ基板の全体構成は、実施の形態１に係るＴＦＴ基板の全体構成（図１）と同じであることから、その説明を省略する。
<
The TFT substrate according to
ＦＦＳ方式の液晶表示装置は、電極間絶縁膜を厚さ方向において挟む二種類の電極を有しており、上層側に配置される電極にはスリット開口部が設けられている。そして、スリット開口部を有する上層側の電極と、下層側の電極との間に電圧を与え、それによって発生するフリンジ電界によって、液晶層の偏光制御を行う。 The FFS liquid crystal display device has two types of electrodes that sandwich an interelectrode insulating film in the thickness direction, and a slit opening is provided in the electrode disposed on the upper layer side. A voltage is applied between the upper layer side electrode having the slit opening and the lower layer side electrode, and polarization control of the liquid crystal layer is performed by a fringe electric field generated thereby.
スリット開口部を有する上層側の電極に表示電圧を印加し、下層側の電極に補助容量電圧を印加する場合は、上層側の電極を画素電極と呼称し、下層側の電極を共通電極と呼称する。逆に、スリット開口部を有する上層側の電極に補助容量電圧を印加し、下層側の電極に表示電圧を印加する場合は、上層側の電極を共通電極と呼称し、下層側の電極を画素電極と呼称する。共通電極は、補助容量電極を兼ねており、画素電極と共通電極との重畳領域で補助容量２０９（図１）が形成される。 When a display voltage is applied to the upper electrode having a slit opening and an auxiliary capacitance voltage is applied to the lower electrode, the upper electrode is referred to as a pixel electrode, and the lower electrode is referred to as a common electrode. To do. Conversely, when an auxiliary capacitance voltage is applied to the upper layer side electrode having the slit opening and a display voltage is applied to the lower layer side electrode, the upper layer side electrode is referred to as a common electrode, and the lower layer side electrode is referred to as a pixel. This is called an electrode. The common electrode also serves as the auxiliary capacitance electrode, and the auxiliary capacitance 209 (FIG. 1) is formed in the overlapping region of the pixel electrode and the common electrode.
本実施の形態２では、スリット開口部を有する上層側の電極を共通電極とし、下層側の電極を画素電極とした場合について説明する。 In the second embodiment, a case will be described in which an upper electrode having a slit opening is a common electrode and a lower electrode is a pixel electrode.
＜ＴＦＴ基板の画素の構成＞
図１６及び図１７を参照して、本実施の形態２のＴＦＴ基板、より具体的にはＦＦＳ方式のＬＣＤ用のＴＦＴ基板の構成について説明する。なお、以下においては画素の構成について主に説明する。図１６は、図１に示した画素２０４の平面構成を示す平面図であり、図１７は、図１６におけるＣ−Ｃ線での断面構成(表示領域部の断面構成)、Ｄ−Ｄ線での断面構成（非表示領域部の断面構成）を示す断面図である。なお、図１６では、ゲート配線１０１及びゲート電極２を、他の配線及び他の電極と区別するために二点鎖線で図示されている。
<TFT substrate pixel configuration>
With reference to FIGS. 16 and 17, the configuration of the TFT substrate of the second embodiment, more specifically, the TFT substrate for an FFS LCD will be described. In the following, the pixel configuration will be mainly described. 16 is a plan view showing a planar configuration of the
図１６に示すように、ゲート配線１０１及び補助容量配線１０３が、互いに平行にＸ方向に延在するように配設されている。また、ソース配線１０４が、Ｙ方向に延在するように配設され、平面視おいてゲート配線１０１及び補助容量配線１０３と交差している。なお、ゲート配線１０１の一部は、ゲート電極２を構成し、補助容量配線１０３は、共通電極１７に接続され、ソース配線１０４の一部は、ソース電極５を構成している。
As shown in FIG. 16, the
隣接する２本のゲート配線１０１及び隣接する２本のソース配線１０４に囲まれた画素領域において画素電極８が設けられており、画素電極８はドレイン電極６と電気的に接続されている。
A
画素領域４１（図１６の符号４１で規定される矩形の領域）において、補助容量配線１０３は、補助容量配線コンタクトホール１３を介して、最上層の共通電極１７に電気的に接続されている。
In the pixel region 41 (rectangular region defined by
共通電極１７は、表示領域全体を覆うように設けられ、画素電極８に対向する領域に、複数のスリット開口部ＯＰが設けられている。スリット開口部ＯＰは、Ｙ方向が長手方向となってソース配線１０４に平行するように配列されているが、スリット開口部ＯＰの平面視形状及び配列はこれに限定されるものではない。なお、補助容量配線１０３と共通電極１７とを電気的に接続する領域では画素電極８は設けられていない。
The
非表示領域４２（図１６の画素領域４１以外の領域）においては、接続配線１０５が、平面視において、信号配線１０６及び補助容量配線１０３に交差するように配設されている。この接続配線１０５は、補助容量配線１０３の端部と補助容量配線コンタクトホール１３を介して電気的に接続され、信号配線１０６と信号配線コンタクトホール１４を介して電気的に接続されている。
In the non-display area 42 (an area other than the
また、非表示領域４２において、ゲート配線１０１の端部にはゲート配線コンタクトホール３１を介してゲート端子パッド３４が電気的に接続されている。また、ソース配線１０４の端部にはソース配線コンタクトホール３３を介してソース端子パッド３６が電気的に接続されている。
Further, in the
図１７に示すようにＴＦＴ基板２００は、例えば、ガラス等の透明性絶縁基板である基板１上に形成される。基本的にはソース電極５、ドレイン電極６及び画素電極８より下側の構成の断面構成は、図３を用いて説明した実施の形態１と同じであるので、以下においてはこれらより上側の構成について説明する。
As shown in FIG. 17, the
図１７に示すように、半導体膜３上のチャネル保護膜である保護絶縁膜１２、ソース電極５、及び、ドレイン電極６、及び、画素電極８を覆うように電極間絶縁膜１６が設けられている。
As shown in FIG. 17, an interelectrode
電極間絶縁膜１６は、例えば、窒化シリコン、酸化シリコン等の絶縁膜、またはこれらの積層膜で構成されており、ソース電極５、ドレイン電極６、及び、画素電極８を形成した基板１上面全体を覆うように形成されている。この電極間絶縁膜１６には、補助容量配線コンタクトホール１３、及び、信号配線コンタクトホール１４が形成されている。
The interelectrode
補助容量配線コンタクトホール１３及び信号配線コンタクトホール１４は、ゲート端子パッド３４、補助容量端子パッド３５、ソース端子パッド３６、並びに、補助容量配線１０３の端部及び接続配線１０５と交差する接続配線１０５の位置に、電極間絶縁膜１６及びゲート絶縁膜１１などを貫通するように設けられる。
The auxiliary capacitance
そして、表示領域の電極間絶縁膜１６上面全体を覆うように、ＩＴＯ（ＩｎＳｎＯ）膜、ＩＺＯ（ＩｎＺｎＯ）膜等の透明導電膜を形成し、それをパターニングすることによって共通電極１７が配設される。なお、画素ＴＦＴ２０１の上方には共通電極１７は設けられない。
Then, a transparent conductive film such as an ITO (InSnO) film or an IZO (InZnO) film is formed so as to cover the entire upper surface of the interelectrode insulating
非表示領域においては共通電極１７と同じ透明導電膜を補助容量配線コンタクトホール１３、信号配線コンタクトホール１４に埋め込んで、当該透明導電膜をパターニングすることにより、ゲート端子パッド３４、補助容量端子パッド３５、ソース端子パッド３６及び接続配線（ブリッジ配線）１０５が形成される。なお、以上に説明した構成において、接続配線（ブリッジ配線）１０５と電極間絶縁膜１６との上下の位置関係は逆であってもよい。
In the non-display region, the same transparent conductive film as that of the
＜構成のまとめ＞
さて、本実施の形態２においても、実施の形態１と同様に、ソース電極５及びソース配線１０４等の導電膜の断面構造は、オーミックコンタクト層４の端部が、導電膜の端部より外側に配置され、半導体膜３の端部が、オーミックコンタクト層４の端部より外側に配置された階段形状を有している。このような構成によれば、実施の形態１と同様に、上層として形成される配線及び電極の段切れを低減することができる。
<Summary of configuration>
In the second embodiment, as in the first embodiment, the cross-sectional structure of the conductive film such as the
また、信号配線１０６及びソース配線１０４の膜厚を増加させて、配線抵抗を低減させた場合であっても、上層として形成される配線及び電極の段切れを低減することができる。
In addition, even when the thickness of the
また本実施の形態２でも実施の形態１と同様に、オーミックコンタクト層４の端部と、それよりも外側に配置された半導体膜３の端部との間の距離は０．３μｍ以上０．５μｍ以下で構成している。これにより、ウェーブノイズの発生を抑制することができ、良好な表示を得ることができる。また、導電膜の端部と、それよりも外側に配置されたオーミックコンタクト層４の端部との間の距離は０．１μｍ以上０．３μｍ以下で構成されている。このため、導電膜の端部と、それよりも外側に配置された半導体膜３の端部との間の距離は、以上の距離を合算した０．４μｍ以上０．８μｍ以下となる。この距離は、比較的短いので、画素開口率の低下を抑制することができる。ただし、この距離は、一例であって、半導体膜３、オーミックコンタクト層４、及び、ソース電極５及びソース配線１０４等の材質によって、適宜変更されてもよい。
In the second embodiment, as in the first embodiment, the distance between the end portion of the
また本実施の形態２でも実施の形態１と同様に、ソース電極５及びドレイン電極６のそれぞれの凹部側の側面と底面とがなす角度は、ソース電極５及びドレイン電極６のそれぞれの凹部側以外の側面と底面とがなす角度よりも小さい。これにより、チャネル領域２０の上層膜である保護絶縁膜１２の被覆性を高めることができるので、信頼性の高い画素ＴＦＴ２０１、ＴＦＴ基板２００ひいては液晶表示装置を得ることができる。
Also in the second embodiment, as in the first embodiment, the angle formed between the side surface and the bottom surface of each of the
＜製造方法＞
次に、本実施の形態２の液晶表示装置の製造方法について、製造工程を順に示す断面図である図１８〜図２０を用いて説明する。なお、図１８〜図２０は、図１７に示す断面図に対応する断面図であり、図１７は最終工程を示す断面図に相当する。なお、ソース電極５（ソース配線１０４含）、ドレイン電極６を形成するまでの工程は、実施の形態１で図６〜図１５を用いて説明した工程と同様であるので説明は省略する。
<Manufacturing method>
Next, a method for manufacturing the liquid crystal display device according to the second embodiment will be described with reference to FIGS. 18 to 20 are sectional views corresponding to the sectional view shown in FIG. 17, and FIG. 17 corresponds to the sectional view showing the final process. Note that the steps until the source electrode 5 (including the source wiring 104) and the
基板１上面全体に、保護絶縁膜１２となる絶縁膜として、例えば、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などを用いて、窒化シリコン膜または酸化シリコン膜を形成する。本実施の形態２では、プラズマＣＶＤ法で窒化シリコン膜を２００ｎｍの厚さで形成した。
A silicon nitride film or a silicon oxide film is formed on the entire upper surface of the
その後、図１８に示すように、当該窒化シリコン膜を写真製版及び微細加工技術によりパターニングすることで、ドレイン電極６上のドレイン電極コンタクトホール１５を形成する。
Thereafter, as shown in FIG. 18, the drain
次に、ドレイン電極コンタクトホール１５が形成された基板１上面全体を覆うように、画素電極８となる導電膜を、例えば、スパッタ法、蒸着法など用いて形成する。本実施の形態２では、スパッタ法を用いてＩｎ−Ｚｎ−Ｓｎ−Ｏ膜を８０ｎｍの厚さで形成した。その後、図１９に示すように、透明導電膜を写真製版及び微細加工技術によりパターニングすることで、画素電極８を形成する。
Next, a conductive film to be the
その後、基板１上面全体に、電極間絶縁膜１６となる絶縁膜として、例えば、ＣＶＤ法などを用いて、窒化シリコン膜、酸化シリコン膜、または、これらの積層膜を形成する。本実施の形態２では、プラズマＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの厚さで形成した。
Thereafter, a silicon nitride film, a silicon oxide film, or a laminated film thereof is formed on the entire upper surface of the
続いて、当該窒化シリコン膜を写真製版及び微細加工技術によりパターニングすることで、図２０に示すように、補助容量配線コンタクトホール１３、信号配線コンタクトホール１４、各コンタクトホール３１、３２、３３を形成する。
Subsequently, by patterning the silicon nitride film by photolithography and microfabrication technology, as shown in FIG. 20, the auxiliary capacitor
それから、基板１上面全体に共通電極１７となる透明導電膜として、例えば、スパッタ法などを用いて、ＩＴＯ膜またはＩＺＯ膜を形成する。本実施の形態２では、スパッタ法を用いてＩＺＯ膜を８０ｎｍの厚さで形成した。
Then, an ITO film or an IZO film is formed on the entire upper surface of the
その後、当該ＩＺＯ膜を写真製版及び微細加工技術によりパターニングすることで、共通電極１７が形成される。また、非表示領域の補助容量配線１０３と信号配線１０６とを接続する接続配線１０５も形成される。また、非表示領域の各コンタクトホール３１、３２、３３を覆うように各端子パッド３４，３５，３６も形成される。以上により、図１７に示す、本実施の形態２に係る液晶表示装置のＴＦＴ基板２００が完成する。
Thereafter, the
このようにして完成したＴＦＴ基板２００の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上に配向膜を同様に形成する。そして、この配向膜に対して、液晶との接触面に一方向にミクロな傷をつける配向処理（ラビング処理）を施す。次に、シール材を用いてＴＦＴ基板２００と対向基板とを一定の間隙を保って貼り合せた後、真空注入法等を用いて、液晶注入口からその隙間に液晶を注入する。そして、液晶注入口を封止することで液晶セル（液晶パネル）を得る。その後、液晶セルの両面に偏光板を貼り付けて、駆動回路を接続し、バックライトユニットを取り付けることで、液晶表示装置が完成する。
On the
＜製造工程のまとめ＞
以上説明した本実施の形態２に係るＴＦＴ基板２００の製造方法によれば、ソース電極５、ドレイン電極６、ソース配線１０４及び信号配線１０６の導電膜から、オーミックコンタクト層４が外側に突出し、オーミックコンタクト層４から半導体膜３が外側に突出し、ソース電極５とドレイン電極６十間の下には半導体膜３の一部を残したＴＦＴ基板２００（ＦＦＳモードの液晶表示装置）を、簡便に製造することができる。
<Summary of manufacturing process>
According to the manufacturing method of the
また、本実施の形態２に係るＴＦＴ基板の製造方法によれば、半導体膜３の突出量ｅ１を、現像処理による遮光部のレジスト部２２の後退量と導電膜２５のエッチングとにより制御することができるため、安定して、再現性良く形成することができる。
Further, according to the TFT substrate manufacturing method according to the second embodiment, the protrusion amount e1 of the
また、オーミックコンタクト層４の突出量ｅ２は、第１の導電膜パターン２６のエッチングウェットエッチングによるサイドエッチング量により制御することができるため、安定して、再現性良く形成することができる。
Further, since the protruding amount e2 of the
また、本実施の形態２に係るＴＦＴ基板の製造方法によれば、導電膜２５（第１の導電膜パターン２６）は、ウェットエッチングが２回行われた端面と、ウェットエッチングが１回行われた端面とを有することになる。このうち、１回のエッチングを行った端面（画素ＴＦＴ２０１のチャネル領域２０近傍の端面）には、テーパー形状を形成することができる。これにより、チャネル領域２０の上層膜である保護絶縁膜１２の被覆性を高めることができ、信頼性の高い画素ＴＦＴ２０１、ＴＦＴ基板２００ひいては液晶表示装置を得ることができる。一方、２回のエッチングを行った端面（画素ＴＦＴ２０１のチャネル領域２０近傍の端面以外の端面）、例えば、ソース配線１０４及び信号配線１０６の端面には、実質的にテーパー形状が形成されないので、開口率を向上することができる。
In addition, according to the method for manufacturing a TFT substrate according to the second embodiment, the conductive film 25 (first conductive film pattern 26) has an end face that has been subjected to wet etching twice and a wet etching that has been performed once. End surface. Among these, a taper shape can be formed on the end face subjected to the etching once (end face in the vicinity of the
なお、以上では、ソース電極５及びソース配線１０４等を構成する導電膜を、Ａｌ合金とＭｏ合金との積層膜を用い、ＰＡＮで一括エッチングを行った例について説明した。しかしこれに限ったものではなく、エッチングレートの異なる導電膜の積層構造やエッチング液を用いて導電膜自体を階段形状に形成してもよい。このような構成によれば、半導体膜、オーミックコンタクト層に加えて導電膜の段差が増えることから、接続配線の段切れを抑制することができ、導電膜の膜厚を厚くして低抵抗化することができる。しかし、導電膜に形成する階段部の突出を大きくすると導電膜の幅が低減して、低抵抗化の効果が小さくなる可能性は多少ある。
In the above description, the example in which the conductive film constituting the
また、ウェットエッチング液を調整することにより、チャネル領域２０近傍の端面以外の端面においても、導電膜の側面と底面とがなす角度を小さくしてもよい。しかし、この角度を小さくすると導電膜の断面積が低減して、低抵抗化の効果が小さくなる可能性は多少ある。
Further, by adjusting the wet etching solution, the angle formed between the side surface and the bottom surface of the conductive film may be reduced even at the end surface other than the end surface near the
また、以上では、半導体膜３を１５０ｎｍの膜厚で、オーミックコンタクト層４を３０ｎｍの膜厚で構成した例で説明したが、これらの膜厚は、画素ＴＦＴ２０１の特性を考慮して適時変更可能である。
In the above description, the
加えて、以上では、半導体膜３にアモルファスシリコンを用いた例について説明したが、例えば半導体膜３にＩｎ−Ｇａ−Ｚｎ−Ｏなどの酸化物半導体を用いてもよい。その場合、オーミックコンタクト層４が不要となり、前述の凹部を形成するための半導体膜エッチングも不要となる。しかも、段差切れの発生も少なく、導電膜からの半導体膜の突出量を低減でき、光による半導体膜３の劣化を抑制することができる。
In addition, the example in which amorphous silicon is used for the
なお、以上では、スリット開口部を有する電極を共通電極とした例について説明したが、スリット開口部を有する電極を画素電極としてもよい。その場合は、ドレイン電極６がスリット開口部を有する電極に接続されるように構成すればよい。この構成においても画素開口率が向上するという効果は同じである。
In addition, although the example which used the electrode which has a slit opening part as the common electrode was demonstrated above, the electrode which has a slit opening part is good also as a pixel electrode. In that case, what is necessary is just to comprise so that the
＜他の適用例＞
以上説明した実施の形態１〜２のＴＦＴ基板は、透過型の液晶表示装置に適用されるものとして説明を行ったが、ＴＦＴをアクティブスイッチ素子に用いる表示装置（表示機器）、例えば、有機ＥＬ（Electro Luminescence）表示装置、電子ペーパーなどに適用することも可能である。特に開口率が求められるボトムエミッション型の有機ＥＬ表示装置に適用することにより、明るく鮮明な表示が可能となる。
<Other application examples>
Although the TFT substrate of
また、実施の形態１に係るＴＦＴ基板は、ＴＮ方式の液晶表示装置に適用され、実施の形態２に係るＴＦＴ基板は、ＦＦＳ方式の液晶表示装置に適用されるものとして説明を行ったが、その他の表示方式の液晶表示装置にも適用することが可能である。例えば、ＶＡ（vertical alignment）方式、In-Plane-Switching方式などの液晶表示装置への適用が可能であり、何れの方式に適用する場合でも画素開口率が向上する効果を得ることができる。
The TFT substrate according to
また、本実施の形態のＴＦＴ基板上に図示しない有機樹脂膜を用いて平坦化を行った後、当該有機樹脂膜上に画素電極等の構造を設けてもよい。このような構成によれば、さらなる画素開口率が向上する効果を得ることができる。 Further, after planarization using an organic resin film (not shown) on the TFT substrate of this embodiment, a structure such as a pixel electrode may be provided on the organic resin film. According to such a configuration, an effect of further improving the pixel aperture ratio can be obtained.
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。 It should be noted that the present invention can be freely combined with each embodiment and each modification within the scope of the invention, and each embodiment and each modification can be appropriately modified and omitted.
１ 基板、２ ゲート電極、３ 半導体膜、４ オーミックコンタクト層、５ ソース電極、６ ドレイン電極、１１ ゲート絶縁膜、２１ 第１のレジストパターン、２２ 遮光部のレジスト部、２３ 半透光部のレジスト部、２４ 第２のレジストパターン、２５ 導電膜、２６ 第１の導電膜パターン、１０４ ソース配線、１０６ 信号配線、２００ ＴＦＴ基板、２０１ 画素ＴＦＴ、２０４ 画素。
DESCRIPTION OF
Claims (6)
前記薄膜トランジスタは、
前記基板上に配設されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極上に配設された半導体膜と、
前記半導体膜上に配設されたオーミックコンタクト層と、
前記オーミックコンタクト層上に配設され、前記オーミックコンタクト層を介して前記半導体膜と電気的に接続された導電膜と
を備え、
前記オーミックコンタクト層の端部は、前記導電膜の端部より外側に配置され、
前記半導体膜の端部の少なくとも一部は、前記オーミックコンタクト層の端部より外側に配置された、表示装置。 A thin film transistor substrate having a substrate in which a plurality of pixels are arranged in a matrix and a plurality of thin film transistors are disposed corresponding to the plurality of pixels,
The thin film transistor
A gate electrode disposed on the substrate;
A gate insulating film covering the gate electrode;
A semiconductor film disposed on the gate electrode through the gate insulating film;
An ohmic contact layer disposed on the semiconductor film;
A conductive film disposed on the ohmic contact layer and electrically connected to the semiconductor film through the ohmic contact layer;
The end of the ohmic contact layer is disposed outside the end of the conductive film,
The display device, wherein at least a part of the end portion of the semiconductor film is disposed outside the end portion of the ohmic contact layer.
前記オーミックコンタクト層を貫通し、前記半導体膜の内部に達する凹部が設けられ、
前記導電膜は、前記凹部を挟むソース電極及びドレイン電極を含み、
前記半導体膜の前記凹部をなす端部以外の端部は、前記オーミックコンタクト層の端部より外側に配置された、表示装置。 The display device according to claim 1,
A recess that penetrates the ohmic contact layer and reaches the inside of the semiconductor film is provided;
The conductive film includes a source electrode and a drain electrode that sandwich the recess,
An end portion of the semiconductor film other than the end portion forming the recess is disposed outside the end portion of the ohmic contact layer.
前記導電膜の前記端部と、それよりも外側に配置された前記オーミックコンタクト層の前記端部との間の距離は０．１μｍ以上０．３μｍ以下であり、
前記オーミックコンタクト層の前記端部と、それよりも外側に配置された前記半導体膜の前記端部との間の距離は０．３μｍ以上０．５μｍ以下である、表示装置。 The display device according to claim 1 or 2,
The distance between the end portion of the conductive film and the end portion of the ohmic contact layer disposed outside the conductive film is 0.1 μm or more and 0.3 μm or less,
The display device, wherein a distance between the end portion of the ohmic contact layer and the end portion of the semiconductor film disposed outside the ohmic contact layer is 0.3 μm or more and 0.5 μm or less.
前記ソース電極及び前記ドレイン電極のそれぞれの前記凹部側の側面と底面とがなす角度は、前記ソース電極及び前記ドレイン電極のそれぞれの前記凹部側以外の側面と底面とがなす角度よりも小さい、表示装置。 The display device according to claim 2,
The angle formed between the side surface and the bottom surface on the recess side of each of the source electrode and the drain electrode is smaller than the angle formed between the side surface and the bottom surface of each of the source electrode and the drain electrode other than the recess side. apparatus.
前記基板上方に配設された半導体膜と、
前記半導体膜上に配設されたオーミックコンタクト層と、
前記オーミックコンタクト層上に配設され、前記オーミックコンタクト層を介して前記半導体膜と電気的に接続された導電膜と
を備え、
前記オーミックコンタクト層の端部は、前記導電膜の端部より外側に配置され、
前記半導体膜の端部の少なくとも一部は、前記オーミックコンタクト層の端部より外側に配置された、表示装置。 A substrate,
A semiconductor film disposed above the substrate;
An ohmic contact layer disposed on the semiconductor film;
A conductive film disposed on the ohmic contact layer and electrically connected to the semiconductor film through the ohmic contact layer;
The end of the ohmic contact layer is disposed outside the end of the conductive film,
The display device, wherein at least a part of the end portion of the semiconductor film is disposed outside the end portion of the ohmic contact layer.
前記ゲート電極が形成された前記基板上に、ゲート絶縁膜、半導体膜、オーミックコンタクト層、導電膜及びフォトレジストをこの順で積層する工程と、
透光部、半透光部及び遮光部を有するフォトマスクを用いて、前記フォトレジストをパターニングすることにより、半透光部のレジスト部及び遮光部のレジスト部を含む第１のフォトレジストパターンを形成する工程と、
前記第１のフォトレジストパターンを用いて、前記導電膜を選択的にウェットエッチングすることにより、第１の導電膜パターンを形成する工程と、
現像液を用いて、前記第１のフォトレジストパターンをパターニングすることにより、前記半透光部のレジスト部が除去された第２のフォトレジストパターンを形成する工程と、
前記第２のフォトレジストパターンと、前記第１の導電膜パターンとを用いて、前記オーミックコンタクト層及び前記半導体膜を選択的にエッチングする工程と、
前記第２のフォトレジストパターンを用いて、前記第１の導電膜パターンを選択的にエッチングすることにより、前記オーミックコンタクト層の端部を、前記導電膜の端部より外側に配置させる工程と、
前記第２のフォトレジストパターンを用いて、前記オーミックコンタクト層及び前記半導体膜を選択的にエッチングすることにより、前記半導体膜の端部の少なくとも一部を、前記オーミックコンタクト層の端部より外側に配置させる工程と、
前記第２のフォトレジストパターンを除去する工程と
を備える、表示装置の製造方法。 Forming a gate electrode on the substrate;
A step of laminating a gate insulating film, a semiconductor film, an ohmic contact layer, a conductive film and a photoresist in this order on the substrate on which the gate electrode is formed;
By patterning the photoresist using a photomask having a translucent part, a semi-transparent part and a light-shielding part, a first photoresist pattern including a resist part of the semi-translucent part and a resist part of the light-shielding part is obtained. Forming, and
Forming the first conductive film pattern by selectively wet-etching the conductive film using the first photoresist pattern;
Forming a second photoresist pattern in which the resist portion of the semi-translucent portion is removed by patterning the first photoresist pattern using a developer;
Selectively etching the ohmic contact layer and the semiconductor film using the second photoresist pattern and the first conductive film pattern;
Using the second photoresist pattern to selectively etch the first conductive film pattern, thereby placing the end of the ohmic contact layer outside the end of the conductive film;
By selectively etching the ohmic contact layer and the semiconductor film using the second photoresist pattern, at least a part of the end portion of the semiconductor film is placed outside the end portion of the ohmic contact layer. A step of arranging;
And a step of removing the second photoresist pattern.
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