JP2017120973A - 撮像素子 - Google Patents

Abstract

【課題】フローティングディフュージョンのリセット電圧のばらつきを小さくする。
【解決手段】撮像素子は、フローティングディフュージョンをリセットする際にフローティングディフュージョンに与える電圧を切り替えるリセット回路と、を有する。リセット回路は、光電変換素子を露光する露光期間の前に行う第１のリセット動作（ＰＤリセット）において、フローティングディフュージョンに電源電圧ＶＤＤに基づき生成される第１のリセット電圧（ＶＤＤ−Ｖｔｈ）を与え、光電変換素子を露光している露光期間中に行う第２のリセット動作（ＦＤリセット）において、フローティングディフュージョンに、電源電圧ＶＤＤよりも低いリセット補正電圧ＶｒｓＬに基づき生成される第２のリセット電圧ＶｒｓＬを与えた後に第１のリセット電圧（ＶＤＤ−Ｖｔｈ）を与える。
【選択図】図４

Description

本発明は撮像素子に関し、例えばフォトダイオードから電荷情報を読み出す前に電荷を蓄積するフローティングディフュージョンをリセットする撮像素子に関する。

近年、カメラ等の撮像装置では、ＣＭＯＳセンサを撮像素子として利用し、撮像素子により得られた画像を撮影データとして出力する。そこで、撮像素子の一例が特許文献１に開示されている。

特許文献１に記載の撮像素子は、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷をフローティングデフュージョン部に転送する転送ゲート手段と、前記フローティングデフュージョン部の電圧に応じた電気信号を出力信号線に出力する増幅手段と、前記フローティングデフュージョン部の電圧をリセットするリセット手段と、を有する。

特許第４０４８４１５号明細書

上記特許文献１の撮像素子では、リセット手段としてソースがフローティングディフュージョン部に接続され、ドレインに電源電圧が与えられるＮＭＯＳトランジスタ（以下、リセットトランジスタと称す）を用いる。また、特許文献１の撮像素子では、フローティングディフュージョン部の電圧をリセットする前にフローティングディフュージョン部及び光電変換素子をリセットする第１のリセット動作を行い、その後、光電変換素子から電荷を読み出す前に再度フローティングディフュージョン部をリセットする第２のリセット動作を行う。このようなリセット動作を行った場合、第１のリセット動作から第２のリセット動作までの間にリセットトランジスタからフローティングディフュージョン部にリーク電流が流れ込みフローティングディフュージョン部の電圧が上昇する。そのため、特許文献１に記載の技術では、第２のリセット動作時にリセットトランジスタのゲート・ソース間電圧を閾値電圧以上にすることができず、フローティングディフュージョン部を意図した電圧にリセットできなくなるという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、撮像素子は、フローティングディフュージョンをリセットする際にフローティングディフュージョンに与える電圧を切り替えるリセット回路と、を有し、リセット回路は、光電変換素子を露光する露光期間の前に行う第１のリセット動作において、フローティングディフュージョンに電源電圧に基づき生成される第１のリセット電圧を与え、光電変換素子を露光している露光期間中に行う第２のリセット動作において、フローティングディフュージョンに、電源電圧よりも低いリセット補正電圧に基づき生成される第２のリセット電圧を与えた後に第１のリセット電圧を与える。

前記一実施の形態によれば、撮像素子は、フローティングディフュージョンのリセット電圧ずれを解消することができる。

実施の形態１にかかる撮像素子を含むカメラシステムのブロック図である。 実施の形態１にかかる撮像素子のフロアレイアウトの概略図である。 実施の形態１にかかる撮像素子の画素ユニットの回路図である。 実施の形態１にかかる撮像素子の画素ユニットの動作を説明するタイミングチャートである。 実施の形態２にかかる撮像素子の画素ユニットの回路図である。 実施の形態２にかかる撮像素子の画素ユニットの動作を説明するタイミングチャートである。 実施の形態３にかかる撮像素子の画素ユニットの回路図である。 実施の形態３にかかる撮像素子の画素ユニットの動作を説明するタイミングチャートである。 実施の形態４にかかる撮像素子の画素ユニットの回路図である。 実施の形態４にかかる撮像素子の画素ユニットの動作を説明するタイミングチャートである。 実施の形態５にかかる撮像素子の画素ユニットの回路図である。 実施の形態６にかかる撮像素子の画素ユニットの回路図である。 実施の形態１にかかる撮像素子の画素ユニットの変形例の回路図である。

実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

＜カメラシステムの説明＞
図１に実施の形態１にかかるカメラシステム１のブロック図を示す。図１に示すように、カメラシステム１は、ズームレンズ１１、絞り機構１２、固定レンズ１３、フォーカスレンズ１４、撮像素子１５、ズームレンズアクチュエータ１６、フォーカスレンズアクチュエータ１７、信号処理回路１８、システム制御ＭＣＵ１９、モニタ、記憶装置を有する。ここで、モニタ及び記憶装置は、カメラシステム１で撮影した画像を確認及び記憶するものであり、これらをカメラシステム１とは切り離した別のシステム上に設けても良い。

ズームレンズ１１、絞り機構１２、固定レンズ１３及びフォーカスレンズ１４は、カメラシステム１のレンズ群を構成する。ズームレンズ１１は、ズームアクチュエータ１６により位置の変更が行われる。フォーカスレンズ１４は、フォーカスアクチュエータ１７により位置の変更が行われる。そして、カメラシステム１では、各種アクチュエータによりレンズを移動させることでズーム倍率、フォーカスを変更し、かつ、絞り機構１２を動作させることで入射光量を変更する。

ズームアクチュエータ１６は、システム制御ＭＣＵ１９が出力するズーム制御信号ＳＺＣに基づきズームレンズ１１を移動させる。フォーカスアクチュエータ１７は、フォーカスアクチュエータ１７は、システム制御ＭＣＵ１９が出力するフォーカス制御信号ＳＦＣに基づきフォーカスレンズ１４を移動させる。絞り機構１２は、システム制御ＭＣＵ１９が出力する絞り制御信号ＳＤＣにより絞り量を調節する。

撮像素子１５は、例えば、フォトダイオード等の受光素子を有し、当該受光素子から得られた受光画素情報をデジタル値に変換して画像情報Ｄｏを出力する。また、撮像素子１５は、撮像素子１５が出力する画像情報Ｄｏを解析して画像情報Ｄｏの特徴を表す画像特徴情報ＤＣＩを出力する。この画像特徴情報ＤＣＩには、後述するオートフォーカス処理において取得される２つの画像が含まれる。さらに、撮像素子１５は、モジュール制御ＭＣＵ１８から与えられるセンサ制御信号ＳＳＣに基づき画像情報Ｄｏの画素毎のゲイン制御、画像情報Ｄｏの露光制御、及び、画像情報ＤｏのＨＤＲ（High Dynamic Range）制御を行う。撮像素子１５の詳細については後述する。

信号処理回路１８は、撮像素子１５から受信した画像情報Ｄｏに画像補正等の画像処理を施して画像データＤｉｍｇを出力する。信号処理回路１８は、受信した画像情報Ｄｏを解析して色空間情報ＤＣＤを出力する。色空間情報ＤＣＤには、例えば、画像情報Ｄｏの輝度情報、及び、色情報が含まれる。

システム制御ＭＣＵ１９は、撮像素子１５から出力される画像特徴情報ＤＣＩに基づきレンズ群のフォーカスを制御する。より具体的には、システム制御ＭＣＵ１９は、フォーカス制御信号ＳＦＣをフォーカスアクチュエータ１７に出力することでレンズ群のフォーカスを制御する。システム制御ＭＣＵ１９は、絞り制御信号ＳＤＣを絞り機構１２に出力して絞り機構１２の絞り量を調節する。さらに、システム制御ＭＣＵ１９は、外部から与えられるズーム指示に従ってズーム制御信号ＳＺＣを生成し、ズーム制御信号ＳＺＣをズームアクチュエータ１６に出力することでレンズ群のズーム倍率を制御する。

より具体的には、ズームアクチュエータ１６によりズームレンズ１１を移動することでフォーカスがずれる。そこで、システム制御ＭＣＵ１９は、撮像素子１５から得た画像特徴情報ＤＣＩに含まれる２つの画像に基づき２つの物体像間の位置的位相差を算出し、この位置的位相差に基づきレンズ群のデフォーカス量を算出する。システム制御ＭＣＵ１９は、このデフォーカス量に応じて自動的にフォーカスを合わせる。この処理がオートフォーカス制御である。

また、システム制御ＭＣＵ１９は、信号処理回路１８が出力する色空間情報ＤＣＤに含まれる輝度情報に基づき撮像素子１５の露出設定を指示する露出制御値を算出して、信号処理回路１８から出力される色空間情報ＤＣＤに含まれる輝度情報が露出制御値に近づくように撮像素子１５の露光設定及びゲイン設定を制御する。このとき、システム制御ＭＣＵ１９は、露出を変更する際に絞り機構１２の制御値を算出しても良い。

また、システム制御ＭＣＵ１９は、ユーザーからの指示に基づき画像データＤｉｍｇの輝度或いは色を調整する色空間制御信号ＳＩＣを出力する。なお、システム制御ＭＣＵ１９は、信号処理回路１８から取得した色空間情報ＤＣＤとユーザーから与えられた情報との差分に基づき色空間制御信号ＳＩＣを生成する。

実施の形態１にかかるカメラシステム１では、オートフォーカス処理において撮像素子１５が画像情報Ｄｏを取得する際の撮像素子１５の制御方法に特徴の１つを有する。そこで、以下では、撮像素子１５についてより詳細に説明する。

＜撮像素子の動作に関する説明＞
図２に実施の形態１にかかる撮像素子のフロアレイアウトの一部の概略図を示す。図２では、撮像素子１５のフロアレイアウトのうち画素垂直制御部２０、画素アレイ２１、画素電流源２２、増幅回路２３、ＡＤ（Analog to Digital）変換回路２４、ＣＤＳ（Correlated Double Sampling）回路２５、水平転送回路２６、タイミングジェネレータ２７、出力制御部２８、出力インタフェース２９のフロアレイアウトのみを示した。

画素垂直制御部２０は、画素アレイ２１に格子状に配置される画素ユニットの動作を行毎に制御する。画素電流源２２は、画素アレイ２１に配置される画素ユニットの列毎に設けられる電流源を有する。増幅回路２３は、画素ユニットから読み出した画素情報のゲイン調整を行う。ＡＤ変換回路２４は、増幅回路２３でゲイン調整された画素情報をデジタル値に変換する。ＣＤＳ回路２５は、画素情報の信号レベルからリセットレベルを引き算することで画素情報のノイズを除去する。水平転送回路２６は、ＣＤＳ回路２５でノイズ除去された画素情報を出力制御部２８に近い方から順に出力制御部２８に転送する。タイミングジェネレータ２７は、画素垂直制御部２０、画素電流源２２、増幅回路２３、ＡＤ変換回路２４、ＣＤＳ回路２５が動作するタイミングを制御する。出力制御部２８は、水平転送回路２６により転送された画素情報を出力インタフェース２９に出力する。出力インタフェース２９は、撮像素子１５の出力インタフェース回路である。

＜画素ユニットの構成の説明＞
実施の形態１にかかる撮像素子では、画素アレイ２１に配置される画素ユニットに特徴の１つを有する。そこで、以下では画素ユニットについて詳細に説明する。図３に実施の形態１にかかる画素ユニット１の回路図を示す。なお、図３では、画素ユニット１の各素子に与える制御信号を説明するために画素垂直制御部２０を示した。また、図３では、画素ユニット１の出力配線に接続される電流源３５を示した。この電流源３５は、図２の画素電流源２２に含まれる電流源の１つである。また、図３では、以下の説明で用いる電圧を示す符号を括弧内に示した。

図３に示すように、実施の形態１にかかる画素ユニット１は、光電変換素子（例えば、フォトダイオード３１）、転送トランジスタ３２、増幅トランジスタ３３、選択トランジスタ３４、リセット回路３６を有する。

フォトダイオード３１は、撮像素子１５に入射する光の光量に応じた電荷を生成する。転送トランジスタ３２は、フォトダイオード３１から電荷を読み出す。転送トランジスタ３２は、ソースにフォトダイオード３１が接続され、ドレインがフローティングディフュージョンＦＤに接続され、ゲートに読み出し制御信号ＴＸが与えられる。フローティングディフュージョンＦＤは、転送トランジスタ３２を介して読み出された電荷を蓄積する。増幅トランジスタ３３は、フローティングディフュージョンＦＤがゲートに接続され、ドレインに電源配線ＰＷＲが接続され、ソースが出力配線に接続される。そして、増幅トランジスタ３３は、フローティングディフュージョンＦＤに蓄積された電荷量に応じた電圧を有する画素情報Ｖｏを出力する。選択トランジスタ３４は、増幅トランジスタ３３のソースと出力配線との間に設けられ、ゲートに選択信号ＳＥＬが与えられる。なお、画素ユニット１では、画素情報Ｖｏが伝達される配線が出力配線であって、画素アレイ２１において同一の行となる画素ユニット１対して共通に設けられる。また、電流源３５は、選択トランジスタ３４と接地電圧が伝達される接地配線との間に設けられる。

リセット回路３６は、フローティングディフュージョンＦＤをリセットする際にフローティングディフュージョンＦＤに与える電圧を切り替える。リセット回路３６は、リセットトランジスタ４１及びリセット電圧制御回路４２を有する。リセットトランジスタ４１は、ドレインにリセット電源配線Ｒ＿ＰＷＲが接続され、ソースがフローティングディフュージョンＦＤに接続され、ゲートにリセット制御信号ＲＳＴが与えられる。リセットトランジスタ４１は、リセット電源配線Ｒ＿ＰＷＲを介してリセットトランジスタ４１のドレインに与える電圧を切り替える。実施の形態１にかかる画素ユニット１では、リセット電源配線Ｒ＿ＰＷＲは、電源配線ＰＷＲとは別に設ける。これにより、実施の形態１にかかる画素ユニット１では、フローティングディフュージョンＦＤのリセット動作時に電源電圧ＶＤＤとは異なる電圧をリセットトランジスタ４１のドレインに与える。

図３に示す例では、画素垂直制御部２０が読み出し制御信号ＴＸ、選択信号ＳＥＬ、リセット制御信号ＲＳＴ及びリセット電源配線Ｒ＿ＰＷＲを介してリセットトランジスタ４１のドレインに与える電圧を出力する。これは、これらの信号或いは電圧が、画素アレイ２１において同一の列に配置される画素ユニット１に共通して与えられるものであるためである。画素垂直制御部２０は、リセット制御信号ＲＳＴを出力するリセット制御回路を含む。また、図３に示す例では、リセット電圧制御回路４２が画素垂直制御部２０に含まれるものとする。

また、リセット制御回路は、リセット回路３６にリセット制御信号ＲＳＴを与えることで、リセット回路に以下の動作を行わせる。リセット回路３６は、リセット制御信号ＲＳＴに基づき、フォトダイオード３１を露光する露光期間の前にフローティングディフュージョンＦＤ及び光電変換素子をリセットする第１のリセット動作において、フローティングディフュージョンＦＤに電源電圧ＶＤＤに基づき生成される第１のリセット電圧を与える。また、リセット回路３６は、フォトダイオード３１を露光している露光期間中にフローティングディフュージョンＦＤをリセットする第２のリセット動作において、フローティングディフュージョンＦＤに、電源電圧ＶＤＤよりも低いリセット補正電圧ＶｒｓＬに基づき生成される第２のリセット電圧を与えた後に第１のリセット電圧を与える。ここで、実施の形態１にかかる画素ユニット１では、リセット補正電圧ＶｒｓＬを、電源電圧ＶＤＤからリセットトランジスタ４１の閾値電圧Ｖｔｈを引いた電圧よりも低い電圧に設定する。

続いて、実施の形態１にかかる画素ユニット１の動作について説明する。そこで、図４に実施の形態１にかかる撮像素子の画素ユニットの動作を説明するタイミングチャートを示す。なお、図４に示すタイミングチャートは、撮像素子内の画素ユニット１から画素情報Ｖｏを読み出す動作のみを示したものである。

図４に示すように、実施の形態１にかかる画素ユニット１では、第１のリセット動作（例えば、ＰＤリセット）を完了にフォトダイオード３１の露光動作を行う。また、実施の形態１にかかる画素ユニット１では、露光期間中に第２のリセット動作（例えば、ＦＤリセット）を行う。そして、実施の形態１にかかる画素ユニット１は、ＦＤリセットが完了した後にダークレベル読み出し動作を行う。その後、実施の形態１にかかる画素ユニット１は、画素情報の読み出し動作を行う。そこで、実施の形態１にかかる画素ユニット１のこれらの一連の動作について、以下で詳細に説明する。

まず、ＰＤリセットでは、画素垂直制御部２０がリセット制御信号ＲＳＴ及び読み出し制御信号ＴＸをロウレベル（例えば、接地電圧）からハイレベル（例えば、電源電圧ＶＤＤ）に切り替えて、リセットトランジスタ４１及び転送トランジスタ３２をオンさせる。また、ＰＤリセットでは、リセット電圧制御回路４２がリセット電源配線Ｒ＿ＰＷＲを介してリセットトランジスタ４１のドレインに電源電圧ＶＤＤを与える。これにより、フローティングディフュージョンＦＤ及びフォトダイオード３１には、電源電圧ＶＤＤからリセットトランジスタ４１の閾値電圧Ｖｔｈを引いた第１のリセット電圧（ＶＤＤ−Ｖｔｈ）が与えられる。このような動作により、ＰＤリセットでは、フォトダイオード３１に前サイクルで蓄積した電荷を排出してフォトダイオード３１をリセットする。そして、画素垂直制御部２０は、リセット制御信号ＲＳＴ及び読み出し制御信号ＴＸをハイレベルからロウレベルに切り替える事でＰＤリセットを終了させる。また、転送トランジスタ３２がオフしたことに伴いフォトダイオード３１の露光が開始される。

ＦＤリセットでは、まず、画素垂直制御部２０内のリセット電圧制御回路４２がリセット電源配線Ｒ＿ＰＷＲを介してリセットトランジスタ４１のドレインに与える電圧を、リセット補正電圧ＶｒｓＬとする。このリセット補正電圧ＶｒｓＬは、ＦＤリセット期間中に画素垂直制御部２０がリセットトランジスタ４１に与えるリセット制御信号ＲＳＴの電圧Ｖｈｒｓよりもリセットトランジスタ４１の閾値電圧Ｖｔｈ以上低い電圧である。つまり、リセット補正電圧ＶｒｓＬは、ＶｒｓＬ＜Ｖｈｒｓ−Ｖｔｈに設定される。そして、リセットトランジスタ４１のドレインにリセット補正電圧ＶｒｓＬを与えた状態で、画素垂直制御部２０はリセット制御信号ＲＳＴをロウレベル（例えば、接地電圧）からハイレベル（例えば、電圧Ｖｈｒｓ）に切り替える。この電圧Ｖｈｒｓは、例えば、電源電圧ＶＤＤと同電位に設定する。これにより、フローティングディフュージョンＦＤからリセット電源配線Ｒ＿ＰＷＲに向かって（つまり、リセットトランジスタ４１のソースからドレインに向かって）電荷が引き抜かれのフローティングディフュージョンＦＤの電圧Ｖｆｄは、第２のリセット電圧（例えば、リセット補正電圧ＶｒｓＬ）となる。

また、ＦＤリセットでは、フローティングディフュージョンＦＤの電圧Ｖｆｄをリセット補正電圧ＶｒｓＬとした後に、画素垂直制御部２０がリセットトランジスタ４１をオン状態に維持させた状態で、リセット電圧制御回路４２がリセットトランジスタ４１のドレインに与える電圧を電源電圧ＶＤＤに切り替える。これにより、フローティングディフュージョンＦＤの電圧Ｖｆｄは、電源電圧ＶＤＤからリセットトランジスタ４１の閾値電圧Ｖｔｈを引いた第１のリセット電圧（ＶＤＤ−Ｖｔｈ）となる。そして、画素垂直制御部２０がリセット制御信号ＲＳＴをハイレベルからロウレベルに切り替えることで、フローティングディフュージョンＦＤをリセットするＦＤリセットが完了する。

ダークレベル読み出し動作では、リセットされたフローティングディフュージョンＦＤの電圧レベルをダークレベルの値として読み出す。具体的には、ダークレベル読み出し動作では、選択信号ＳＥＬをロウレベルからハイレベルに切り替えて、リセット状態のフローティングディフュージョンＦＤの電圧レベルに対応するダークレベル電圧Ｖｄａｒｋを画素情報Ｖｏとして読み出す。

画素情報読み出し動作では、まず、読み出し制御信号ＴＸをロウレベルからハイレベルに切り替えることで、フローティングディフュージョンＦＤにフォトダイオード３１に蓄積された電荷を読み出す。これにより、フローティングディフュージョンＦＤの電位が低下する。その後、読み出し制御信号ＴＸをハイレベルからロウレベルに切り替え、その後、選択信号ＳＥＬをロウレベルからハイレベルに切り替える。これにより、フローティングディフュージョンＦＤに読み出された電荷に基づき生成された画素情報Ｖｏが出力配線に出力される。

上述したように、実施の形態１にかかる画素ユニット１では、リセット制御信号ＲＳＴ、読み出し制御信号ＴＸ、選択信号ＳＥＬ及びリセット電源配線Ｒ＿ＰＷＲを介してリセットトランジスタ４１のドレインに与えられる電圧が全て電源電圧ＶＤＤ以下となる。

上記説明より、実施の形態１にかかる画素ユニット１では、ＦＤリセットにおいて、フローティングディフュージョンＦＤの電圧を、一旦、電源電圧ＶＤＤからリセットトランジスタ４１の閾値電圧Ｖｔｈを引いた電圧（ＶＤＤ−Ｖｔｈ）よりも低いリセット補正電圧ＶｒｓＬとする。また、実施の形態１にかかる画素ユニット１では、フローティングディフュージョンＦＤをリセット電圧ＶｒｓＬでリセットした後に電源電圧ＶＤＤから閾値電圧Ｖｔｈを引いた第１のリセット電圧でリセットする。これにより、実施の形態１にかかる画素ユニット１は、ＦＤリセットにおいて、フローティングディフュージョンＦＤに流れ込むリセットトランジスタ４１のリーク電流の影響を受けることなく、リセットレベルのばらつきを低減することができる。

ここで、フローティングディフュージョンＦＤのリセット電圧のばらつきについて具体的に説明する。図４に示すように、ＰＤリセットを行ってからＦＤリセットを行うまでの間には所定の時間を要する。そのため、ＰＤリセットでフローティングディフュージョンＦＤの電圧レベルをリセットレベルに設定できたとしても、ＰＤリセット完了後からＦＤリセット開始までの間にリセットトランジスタ４１を介してフローティングディフュージョンＦＤにリーク電流が流れ込むと、フローティングディフュージョンＦＤの電圧Ｖｆｄが、電源電圧ＶＤＤからリセットトランジスタ４１の閾値電圧Ｖｔｈを引いた電圧よりも高くなることがある。このような電圧Ｖｆｄの上昇が発生した状態で、電源電圧ＶＤＤがドレインに与えられたリセットトランジスタ４１のゲートに電源電圧ＶＤＤと同電位のリセット制御信号ＲＳＴを与えた場合、リセットトランジスタ４１のゲート・ソース間電圧が閾値電圧Ｖｔｈ以下となり、リセットトランジスタ４１がオンしない。そのため、このようなリーク電流による電圧Ｖｆｄの上昇が発生すると、ＦＤリセットにおいて、フローティングディフュージョンＦＤの電圧Ｖｆｄを、意図したリセットレベルにリセット出来ない問題が生じる。また、リセットトランジスタ４１のリーク電流は、温度ばらつき、プロセスバラツキ、電源電圧バラツキを有するため、これらのばらつき要因に応じてフローティングディフュージョンＦＤのリセットレベルがばらつく問題もある。

しかしながら、実施の形態１にかかる画素ユニット１では、ＦＤリセットにおいて、フローティングディフュージョンＦＤの電圧Ｖｆｄを一旦リセットレベルよりも低い第２のリセット電圧（例えば、リセット補正電圧ＶｒｓＬ）に下げてから、本来のフローティングディフュージョンＦＤのリセット動作を行う。これにより、実施の形態１にかかる画素ユニット１は、リセットトランジスタ４１のリーク電流の影響によるフローティングディフュージョンＦＤのリセットレベルのばらつきを低減することができる。

また、実施の形態１にかかる画素ユニット１では、転送トランジスタ３２、増幅トランジスタ３３、選択トランジスタ３４、リセットトランジスタ４１のゲートに与える電圧の最大値が電源電圧ＶＤＤとなる。つまり、実施の形態１にかかる画素ユニット１は、画素ユニット１を構成するトランジスタに過電圧を印加することなく、トランジスタを耐圧補償電圧範囲内で利用することができる。これにより、実施の形態１にかかる画素ユニット１では、撮像素子１５の信頼性を高めることができる。また、実施の形態１にかかる画素ユニット１は、電源電圧ＶＤＤよりも高い電圧の印加に耐えることができる耐圧素子を利用することなく、電源電圧ＶＤＤに対する耐圧を有する通常の素子を利用することができるため、回路規模を削減することができる。

この過電圧に関する問題を具体的に説明する。上述したリセットトランジスタ４１のリーク電流に基づくフローティングディフュージョンＦＤの電圧Ｖｆｄの上昇の影響によらずフローティングディフュージョンＦＤのリセットレベルのばらつきを抑制する一つの方法として、ＦＤリセットにおいてリセットトランジスタ４１のゲートに与えるリセット制御信号ＲＳＴの電圧を電源電圧ＶＤＤよりも高い電圧とする方法が考えられるが、リセット制御信号ＲＳＴの電圧を電源電圧ＶＤＤよりも高くした場合、リセットトランジスタ４１のゲート・ソース間電圧、ゲート・バックゲート間電圧等がリセットトランジスタ４１に定められた耐圧を超え、リセットトランジスタ４１が破壊されるおそれがある。このリセットトランジスタ４１の破壊を防止するためには、リセットトランジスタ４１として高耐圧のトランジスタを利用しなければならない。

しかしながら、実施の形態１にかかる画素ユニット１では、各制御信号の最大電圧を電源電圧ＶＤＤとしてもフローティングディフュージョンＦＤのリセットレベルのばらつきを抑制できる。そのため、実施の形態１にかかる画素ユニット１は、電源電圧ＶＤＤに合わせた耐圧のトランジスタのみで構成することができる。また、過電圧の印加を避けることで、実施の形態１にかかる画素ユニット１は信頼性を向上させることができる。

また、図１３に実施の形態１にかかる画素ユニット１の変形例となる画素ユニット１ａの回路図を示す。図１３に示す画素ユニット１ａは、選択トランジスタが電源配線ＰＷＲと増幅トランジスタ３３のドレインとの間に接続されるものである。このような画素ユニット１ａにおいても、リセットトランジスタ４１のソースにリセット補正電圧ＶｒｓＬを与えることで、実施の形態１にかかる画素ユニット１と同様にリセットトランジスタ４１のリーク電流の影響を低減して、リセットレベルのばらつきを抑制することができる。また、後述する他の実施例においても、増幅トランジスタと選択トランジスタの入れ替えを行うことも可能である。

実施の形態２
実施の形態２では、実施の形態１にかかる画素ユニット１の別の形態となる画素ユニット２について説明する。そこで、図５に実施の形態２にかかる撮像素子の画素ユニット２の回路図を示す。

図５に示すように、実施の形態２にかかる画素ユニット２は、実施の形態１にかかる画素ユニット１に対してフォトダイオード３１と転送トランジスタ３２の組を一組追加したものである。図５では、実施の形態１で示したフォトダイオード３１及び転送トランジスタ３２の符号を３１１及び３２１とした。また、図５では、実施の形態２で追加したフォトダイオード３１及び転送トランジスタ３２の符号を３１２及び３２２とした。また、転送トランジスタ３２１に与える読み出し制御信号の符号をＴＸ１、転送トランジスタ３２２に与える読み出し制御信号の符号をＴＸ２とした。

続いて、実施の形態２にかかる画素ユニット２の動作について説明する。そこで、図６に実施の形態２にかかる撮像素子の画素ユニットの動作を説明するタイミングチャートを示す。

図６に示すように、実施の形態２にかかる画素ユニット２では、ＰＤ１リセットとＰＤ２リセットとを順次行うことにより、フォトダイオード３１１、３１２を順次リセットする。このＰＤ１リセットとＰＤ２リセットは、図４で説明したＰＤリセットと同じ動作である。

そして、実施の形態２では、２つのフォトダイオードのリセットが完了した後に、最初にリセットしたフォトダイオード３１１から画素情報を読み出すために、ＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作を順次行う。そして、フォトダイオード３１１からの画素情報の読み出しが完了した後に、フォトダイオード３１２から画素情報を読み出すために、ＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作を順次行う。ここで、実施の形態２においても、ＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作は、図４で説明した実施の形態１のＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作と実質的に同じ動作である。

上記説明より、実施の形態２では、２つのフォトダイオードに対して増幅トランジスタ３３、選択トランジスタ３４、リセット回路３６を一組持てばよいため、１つのフォトダイオードに対して必要とされるトランジスタの数を削減して、回路規模を削減することができる。

実施の形態３
実施の形態３では、実施の形態１にかかる画素ユニット１の別の形態となる画素ユニット３について説明する。そこで、図７に実施の形態３にかかる撮像素子の画素ユニットの回路図を示す。

図７に示すように、実施の形態３にかかる画素ユニット３は、実施の形態１にかかる画素ユニット１のリセット回路３６をリセット回路３７に置き換えたものである。リセット回路３７は、第１のリセットトランジスタ５１と、第２のリセットトランジスタ５２とを有する。また、リセット制御回路を含む画素垂直制御部２０ｂは、読み出し制御信号ＴＸ選択信号ＳＥＬ、第１のリセット制御信号ＲＳＴＨ及び第２のリセット制御信号ＲＳＴＬを出力する。つまり、実施の形態３では、リセット制御信号が第１のリセット制御信号ＲＳＴＨ及び第２のリセット制御信号ＲＳＴＬを含む。

第１のリセットトランジスタ５１は、ドレインに電源電圧ＶＤＤが伝達される電源配線ＰＷＲが接続され、ソースがフローティングディフュージョンＦＤに接続され、ゲートに第１のリセット制御信号ＲＳＴＨが与えられる。第２のリセットトランジスタ５２は、ドレインがフローティングディフュージョンＦＤに接続され、ソースにリセット補正電圧ＶｒｓＬが伝達されるリセット電源配線Ｒ＿ＰＷＲが接続され、ゲートに第２のリセット制御信号ＲＳＴＬが与えられる。ここで、実施の形態３においても、リセット補正電圧ＶｒｓＬは、電源電圧ＶＤＤからリセットトランジスタ５１の閾値電圧を引いた電圧Ｖｔｈよりも低い電圧（ＶＤＤ−Ｖｔｈ）である。

続いて、実施の形態３にかかる画素ユニット３の動作について説明する。そこで、図８に実施の形態３にかかる撮像素子の画素ユニットの動作を説明するタイミングチャートを示す。図８に示すように、実施の形態３においても、実施の形態１と同様にＰＤリセット、ＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作を行う。ここで、実施の形態３にかかる画素ユニット３では、ＦＤリセット動作が実施の形態１にかかる画素ユニット１と異なるため、以下では、実施の形態３にかかる画素ユニット３のＦＤリセットについて説明する。

実施の形態３にかかる画素ユニット３におけるＦＤリセットでは、第１のリセット制御信号ＲＳＴＨをロウレベルとして第１のリセットトランジスタ５１をオフした状態で、第２のリセット制御信号ＲＳＴＬをロウレベルからハイレベル（例えば、電圧Ｖｈｒｓ）に切り替える。これにより、実施の形態３にかかる画素ユニット３では、リセット電源配線Ｒ＿ＰＷＲを介して第２のリセットトランジスタ５２のソースに供給されるリセット補正電圧ＶｒｓＬがフローティングディフュージョンＦＤに与えられる。ここで、電圧Ｖｈｒｓは、電源電圧ＶＤＤと同電圧を有する。また、実施の形態３にかかる画素ユニット３では、第２のリセットトランジスタ５２をＮＭＯＳトランジスタで形成し、第２のリセットトランジスタ５２のソースにリセット電源配線Ｒ＿ＰＷＲを接続するため、第２のリセットトランジスタ５２のゲートに電源電圧ＶＤＤと同電位の第２のリセット制御信号ＲＳＴＬを与えることで、フローティングディフュージョンＦＤにリセット補正電圧ＶｒｓＬを与えることができる。

その後、実施の形態３にかかる画素ユニット３は、第２のリセット制御信号ＲＳＴＬをハイレベルからロウレベルに切り替え、かつ、第１のリセット制御信号ＲＳＴＨをロウレベルからハイレベルに切り替える。これにより、実施の形態３にかかる画素ユニット３では、第１のリセットトランジスタ５１を介して、フローティングディフュージョンＦＤに電源電圧ＶＤＤから第１のリセットトランジスタ５１の閾値電圧Ｖｔｈを引いた電圧（ＶＤＤ−Ｖｔｈ）が与えられフローティングディフュージョンＦＤがリセットされる。

上記説明より、実施の形態３にかかる画素ユニット３においても、第１のリセットトランジスタ５１を介して電源電圧ＶＤＤに基づくリセットレベルをフローティングディフュージョンＦＤに与える前にフローティングディフュージョンＦＤの電圧Ｖｆｄをリセット補正電圧ＶｒｓＬとする。これにより、実施の形態３にかかる画素ユニット３においても、実施の形態１にかかる画素ユニット１と同様にフローティングディフュージョンＦＤのリセットレベルのばらつきを抑制できる。

また、実施の形態３にかかる画素ユニット３においても、各制御信号の最大電圧を電源電圧ＶＤＤ以下とした状態でトランジスタを制御できるため、電源電圧ＶＤＤに合わせた耐圧のトランジスタにより回路を構成し、回路規模を削減することができる。

また、実施の形態１にかかる画素ユニット１では、リセットトランジスタ４１のドレインに与える電圧を切り替えることでリセット補正電圧ＶｒｓＬをリセットトランジスタ４１のドレインに与えていた。一方、実施の形態３にかかる画素ユニット３では、リセット補正電圧ＶｒｓＬが固定的に第２のリセットトランジスタ５２のソースに与える。そのため、実施の形態３にかかる画素ユニット３は、フローティングディフュージョンＦＤをリセットする電圧を可変する動作がなくなるため、回路規模を削減することができる。また、フローティングディフュージョンＦＤをリセットする電圧を可変する動作がなくなるため、実施の形態３にかかる画素ユニット３は、実施の形態１にかかる画素ユニット１よりも消費電力を削減することができる。

実施の形態４
実施の形態４では、実施の形態３にかかる画素ユニット３の別の形態となる画素ユニット４について説明する。そこで、図９に実施の形態４にかかる撮像素子の画素ユニット４の回路図を示す。

図９に示すように、実施の形態４にかかる画素ユニット４は、実施の形態３にかかる画素ユニット３に対してフォトダイオード３１と転送トランジスタ３２の組を一組追加したものである。図９では、実施の形態３で示したフォトダイオード３１及び転送トランジスタ３２の符号を３１１及び３２１とした。また、図９では、実施の形態４で追加したフォトダイオード３１及び転送トランジスタ３２の符号を３１２及び３２２とした。また、転送トランジスタ３２１に与える読み出し制御信号の符号をＴＸ１、転送トランジスタ３２２に与える読み出し制御信号の符号をＴＸ２とした。

続いて、実施の形態４にかかる画素ユニット４の動作について説明する。そこで、図１０に実施の形態４にかかる撮像素子の画素ユニット４の動作を説明するタイミングチャートを示す。

図１０に示すように、実施の形態４にかかる画素ユニット４では、ＰＤ１リセットとＰＤ２リセットとを順次行うことにより、フォトダイオード３１１、３１２を順次リセットする。このＰＤ１リセットとＰＤ２リセットは、図４で説明したＰＤリセットと同じ動作である。

そして、実施の形態４では、２つのフォトダイオードのリセットが完了した後に、最初にリセットしたフォトダイオード３１１から画素情報を読み出すために、ＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作を順次行う。そして、フォトダイオード３１１からの画素情報の読み出しが完了した後に、フォトダイオード３１２から画素情報を読み出すために、ＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作を順次行う。ここで、実施の形態４においても、ＦＤリセット、ダークレベル読み出し動作及び画素情報読み出し動作は、図８で説明した実施の形態３のＦＤリセット及び図４で説明した実施の形態１のダークレベル読み出し動作及び画素情報読み出し動作と実質的に同じ動作である。

上記説明より、実施の形態４では、２つのフォトダイオードに対して増幅トランジスタ３３、選択トランジスタ３４、リセット回路３７を一組持てばよいため、１つのフォトダイオードに対して必要とされるトランジスタの数を削減して、回路規模を削減することができる。

実施の形態５
実施の形態５では、実施の形態２にかかる画素ユニット２の別の形態となる画素ユニット５について説明する。そこで、図１１に実施の形態５にかかる撮像素子の画素ユニット５の回路図を示す。

図１１に示すように、実施の形態５にかかる画素ユニット５は、実施の形態２にかかる画素ユニット２に対してフォトダイオード３１と転送トランジスタ３２の組を二組追加したものである。図１１では、実施の形態５で追加したフォトダイオード３１の符号を３１３、３１４とし、実施の形態５で追加した転送トランジスタ３２の符号を３２３、３２４とした。また、転送トランジスタ３２３に与える読み出し制御信号の符号をＴＸ３、転送トランジスタ３２４に与える読み出し制御信号の符号をＴＸ４とした。なお、実施の形態５にかかる画素ユニット５の動作は、実施の形態２にかかる画素ユニット２の動作を４つのフォトダイオードに拡張することで容易に理解されるため、ここでは説明を省略する。

実施の形態５にかかる画素ユニット５では、一組の増幅トランジスタ３３、選択トランジスタ３４及びリセット回路３６に対して４つのフォトダイオードが接続されるため、回路規模を実施の形態１、２よりも削減することができる。

実施の形態６
実施の形態６では、実施の形態４にかかる画素ユニット４の別の形態となる画素ユニット６について説明する。そこで、図１２に実施の形態６にかかる撮像素子の画素ユニット６の回路図を示す。

図１２に示すように、実施の形態６にかかる画素ユニット６は、実施の形態４にかかる画素ユニット４に対してフォトダイオード３１と転送トランジスタ３２の組を二組追加したものである。図１２では、実施の形態６で追加したフォトダイオード３１の符号を３１３、３１４とし、実施の形態６で追加した転送トランジスタ３２の符号を３２３、３２４とした。また、転送トランジスタ３２３に与える読み出し制御信号の符号をＴＸ３、転送トランジスタ３２４に与える読み出し制御信号の符号をＴＸ４とした。なお、実施の形態６にかかる画素ユニット６の動作は、実施の形態４にかかる画素ユニット４の動作を４つのフォトダイオードに拡張することで容易に理解されるため、ここでは説明を省略する。

実施の形態６にかかる画素ユニット６では、一組の増幅トランジスタ３３、選択トランジスタ３４及びリセット回路３７に対して４つのフォトダイオードが接続されるため、回路規模を実施の形態３、４よりも削減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１〜６ 画素ユニット
１１ ズームレンズ
１２ 絞り機構
１３ 固定レンズ
１４ フォーカスレンズ
１５ 撮像素子
１６ ズームレンズアクチュエータ
１７ フォーカスレンズアクチュエータ
１８ 信号処理回路
１９ システム制御ＭＣＵ
２０ 画素垂直制御部
２１ 画素アレイ
２２ 画素電流源
２３ 増幅回路
２４ ＡＤ変換回路
２５ ＣＤＳ回路
２６ 水平転送回路
２７ タイミングジェネレータ
２８ 出力制御部
２９ 出力インタフェース
３１ フォトダイオード
３２ 転送トランジスタ
３３ 増幅トランジスタ
３４ 選択トランジスタ
３５ 電流源
３６、３７ リセット回路
４１ リセットトランジスタ
４２ リセット電圧制御回路
５１ 第１のリセットトランジスタ
５２ 第２のリセットトランジスタ
ＰＷＲ 電源配線
Ｒ＿ＰＷＲ リセット電源配線
ＲＳＴ リセット制御信号
ＲＳＴＨ 第１のリセット制御信号
ＲＳＴＬ 第２のリセット制御信号
ＴＸ 読み出し制御信号
ＳＥＬ 選択信号
ＦＤ フローティングディフュージョン

Claims (12)

1. 光電変換素子と、
   前記光電変換素子から電荷を読み出す転送トランジスタと、
   前記転送トランジスタを介して読み出された電荷を蓄積するフローティングディフュージョンと、
   前記フローティングディフュージョンをリセットする際に前記フローティングディフュージョンに与える電圧を切り替えるリセット回路と、
   前記フローティングディフュージョンに蓄積された電荷に基づき生成される出力信号を出力する出力配線と、
   前記リセット回路が前記フローティングディフュージョンに与える電圧の切り替えを指示するリセット制御信号を出力するリセット制御回路と、を有し、
   前記リセット回路は、前記リセット制御信号に基づき、
   前記光電変換素子を露光する露光期間の前に前記フローティングディフュージョンをリセットする第１のリセット動作において、前記フローティングディフュージョンに電源電圧に基づき生成される第１のリセット電圧を与え、
   前記光電変換素子を露光している露光期間中に前記フローティングディフュージョン及び光電変換素子をリセットする第２のリセット動作において、前記フローティングディフュージョンに、前記電源電圧よりも低いリセット補正電圧に基づき生成される第２のリセット電圧を与えた後に前記第１のリセット電圧を与える撮像素子。
2. 前記リセット回路は、
   ドレインにリセット電源配線が接続され、ソースが前記フローティングディフュージョンに接続され、ゲートに前記リセット制御信号が与えられるリセットトランジスタと、
   前記リセット電源配線を介してリセットトランジスタのドレインに与える電圧を切り替えるリセット電圧制御回路と、を有し、
   前記リセット電圧制御回路は、
   前記第２のリセット動作において、前記リセットトランジスタが前記リセット制御信号により導通している状態で前記リセットトランジスタのドレインに与える電圧を前記リセット補正電圧から前記電源電圧に切り替える請求項１に記載の撮像素子。
3. 前記リセット補正電圧は、前記電源電圧から前記リセットトランジスタの閾値電圧を引いた電圧よりも低い電圧である請求項２に記載の撮像素子。
4. 前記リセット制御信号の最大電圧は、前記電源電圧である請求項２に記載の撮像素子。
5. 前記リセット制御信号は、第１のリセット制御信号と第２のリセット制御信号とを含み、
   前記リセット回路は、
   ドレインに前記電源電圧が伝達される電源配線が接続され、ソースが前記フローティングディフュージョンに接続され、ゲートに前記第１のリセット制御信号が与えられる第１のリセットトランジスタと、
   ドレインが前記フローティングディフュージョンに接続され、ソースに前記リセット補正電圧が伝達されるリセット電源配線が接続され、ゲートに前記第２のリセット制御信号が与えられる第２のリセットトランジスタと、を有する請求項１に記載の撮像素子。
6. 前記リセット補正電圧は、前記電源電圧から前記第１のリセットトランジスタの閾値電圧を引いた電圧よりも低い電圧である請求項５に記載の撮像素子。
7. 前記第１のリセット制御信号及び前記第２のリセット制御信号の最大電圧は、前記電源電圧である請求項５に記載の撮像素子。
8. 前記光電変換素子と前記転送トランジスタとの組みを少なくとも２つ以上有する請求項１に記載の撮像素子。
9. 前記フローティングディフュージョンに発生した電圧を増幅して前記出力信号を生成する増幅トランジスタと、
   前記増幅トランジスタのソースと前記出力配線との間に設けられる選択トランジスタと、
   を更に有する請求項１に記載の撮像素子。
10. 前記フローティングディフュージョンに発生した電圧を増幅して前記出力信号を生成する増幅トランジスタと、
    前記増幅トランジスタのドレインと電源配線との間に設けられる選択トランジスタと、
    を更に有する請求項１に記載の撮像素子。
11. 前記光電変換素子と前記転送トランジスタとの組を少なくとも２つ以上有する請求項５に記載の撮像素子。
12. 前記フローティングディフュージョンに発生した電圧を増幅して前記出力信号を生成する増幅トランジスタと、
    前記増幅トランジスタのドレインと電源配線との間に設けられる選択トランジスタと、
    を更に有する請求項５に記載の撮像素子。

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