JP2019091796A - スイッチング素子とその製造方法 - Google Patents

Abstract

【課題】 ボディ領域における面欠陥の成長を抑制する。【解決手段】 スイッチング素子であって、オフ角を有するＳｉＣ基板と、ＳｉＣ基板の上面を平面視したときにオフ方向に沿って伸びるトレンチと、ゲート絶縁膜及びゲート電極を有している。ＳｉＣ基板が、ｎ型のソース領域と、ｐ型のコンタクト領域と、ソース領域の下側でゲート絶縁膜に接しており、コンタクト領域よりもｐ型不純物濃度が低いｐ型のボディ領域と、ボディ領域の下側でゲート絶縁膜に接するｎ型のドリフト領域と、ソース領域とコンタクト領域の少なくとも一方とドリフト領域の間に配置されているとともにその周囲のボディ領域よりも点欠陥密度が高い複数の低ライフタイム領域を有している。複数の低ライフタイム領域が、オフ方向に沿って間隔を開けて配置されている。前記間隔に、ボディ領域の少なくとも一部が配置されている。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子とその製造方法に関する。

特許文献１には、ＳｉＣ基板を備えるスイッチング素子が開示されている。ＳｉＣ基板は、オフ角を備えている。ＳｉＣ基板の内部には、基底面転位（ＢＰＤ：basal plane dislocation）が存在する。ＳｉＣ基板に電流を流すと、ＳｉＣ基板の内部でキャリアが再結合する。再結合時に生じる再結合エネルギーによって、基底面転位を起点として面欠陥が成長する。面欠陥は、｛０００１｝面に沿って成長する。面欠陥が成長すると、ＳｉＣ基板の抵抗が上昇し、スイッチング素子で生じる損失が増大する。

特許文献１のスイッチング素子は、ドリフト層の内部に設けられた複数の電流制限領域を備えている。電流制限領域は、ｐ型層によって構成されている。ドリフト層の内部に、複数の電流制限領域が分散して配置されている。ドリフト層内で面欠陥が成長すると、面欠陥が電流制限領域に達する。電流制限領域内では、面欠陥への再結合エネルギーの供給が抑制される。このため、面欠陥の成長が停止する。これによって、面欠陥が過度に成長することが防止される。

特開２０１５−００２２７７号公報

特許文献１の技術では、ドリフト層内における面欠陥の成長を抑制する。他方、面欠陥の成長は、ボディ領域内でも発生する。したがって、本明細書では、ボディ領域における面欠陥の成長を抑制する技術を提案する。

本明細書が開示するスイッチング素子は、オフ角を有するＳｉＣ基板と、前記ＳｉＣ基板の上面に設けられているとともに前記上面を平面視したときにオフ方向に沿って伸びるトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記ＳｉＣ基板から絶縁されているゲート電極、を有している。前記ＳｉＣ基板が、ソース領域、コンタクト領域、ボディ領域、ドリフト領域、及び、複数の低ライフタイム領域を有している。前記ソース領域は、前記上面に露出しており、前記ゲート絶縁膜に接するｎ型領域である。前記コンタクト領域は、前記ソース領域に隣接する位置で前記上面に露出しているｐ型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜に接しており、直接または他のｐ型領域を介して前記コンタクト領域に接しており、前記コンタクト領域よりもｐ型不純物濃度が低いｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型領域である。複数の前記低ライフタイム領域は、前記ソース領域と前記コンタクト領域の少なくとも一方と前記ドリフト領域の間に配置されており、その周囲の前記ボディ領域よりも点欠陥密度が高い領域である。複数の前記低ライフタイム領域は、前記オフ方向に沿って間隔を開けて配置されている。前記間隔に、前記ボディ領域の少なくとも一部が配置されている。

なお、本明細書において、点欠陥は、原子空孔、格子間原子、格子位置に置換された不純物原子等を含む。したがって、低ライフタイム領域は、原子空孔や格子間原子等の密度が高い領域であってもよいし、ｐ型不純物濃度またはｎ型不純物濃度が高い領域（すなわち、格子位置に置換された不純物原子の密度が高い領域）であってもよい。

このスイッチング素子では、コンタクト領域からドリフト領域へボディ領域を介して電流が流れることができる。すなわち、コンタクト領域、ボディ領域及びドリフト領域によってダイオードが形成されている。ダイオードに電流が流れると、ボディ領域内の基底面転位を起点として面欠陥が成長する。面欠陥は、｛０００１｝面に沿って成長する。このため、面欠陥は、オフ方向（トレンチが伸びる方向）に沿って成長する。また、このスイッチング素子では、複数の低ライフタイム領域がオフ方向に間隔を開けて配置されており、前記間隔にボディ領域の少なくとも一部が配置されている。前記間隔内のボディ領域内で生じた面欠陥の多くは、オフ方向に沿って成長すると、低ライフタイム領域に達する。点欠陥密度が高い低ライフタイム領域内では、点欠陥で再結合が生じ易く、キャリアライフタイムが短い。このため、低ライフタイム領域内では、点欠陥で再結合が生じ、面欠陥で再結合が生じ難い。このため、低ライフタイム領域内では、面欠陥に対する再結合エネルギーの供給が抑制され、面欠陥の成長が停止する。これによって、面欠陥が過度に成長することが防止される。また、低ライフタイム領域は高い抵抗を有するが、電流は、前記間隔内のボディ領域を通って流れることができる。このため、低ライフタイム領域を設けても、ダイオードに電流が流れるときに生じる損失が小さい。

実施形態のスイッチング素子の斜視図。 図１の平面ＩＩにおける断面図。 図１の平面ＩＩＩにおける断面図。 図１の平面ＩＶにおける断面図。 低ライフタイム層の形成工程の説明図。 低ライフタイム層の配置の一例を示す断面図（平面ＩＩＩにおける断面図）。 低ライフタイム層の配置の一例を示す断面図（平面ＩＩＩにおける断面図）。 低ライフタイム層の配置の一例を示す断面図（平面ＩＩＩにおける断面図）。 低ライフタイム層の配置の一例を示す断面図（平面ＩＶにおける断面図）。 低ライフタイム層の配置の一例を示す断面図（平面ＩＩにおける断面図）。 高濃度のｐ型領域により構成された低ライフタイム層を示す図。 低ライフタイム層の配置の一例を示す図。 高濃度のｎ型領域により構成された低ライフタイム層を示す図。

図１〜４は、実施形態のスイッチング素子１０を示している。以下では、ＳｉＣ基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、ＳｉＣ基板１２の厚み方向をｚ方向という。図２は、図１の平面ＩＩにおける断面図であり、図３は図１の平面ＩＩＩにおける断面図であり、図４は図１の平面ＩＶにおける断面図である。図２〜４に示すように、ＳｉＣ基板１２の上面１２ａ上には、電極、絶縁層等が設けられている。なお、図１では、説明のため、ＳｉＣ基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。

ＳｉＣ基板１２は、４Ｈ−ＳｉＣにより構成されている。図１の直線Ｌ１は、上面１２ａの垂線を示している。また、図１の直線Ｌ２は、ＳｉＣ基板１２を構成するＳｉＣ結晶のＣ軸（すなわち、＜０００１＞軸）を示している。図１の角度θは、ＳｉＣ基板１２のオフ角（すなわち、Ｃ軸Ｌ２の垂線Ｌ１に対する傾斜角度）を示している。Ｃ軸Ｌ２は、垂線Ｌ１に対してｘ軸周りに傾斜している。すなわち、ＳｉＣ結晶のｃ面（すなわち、｛０００１｝面）は、ＳｉＣ基板１２の上面１２ａに対して、ｘ軸周りに傾斜している。したがって、上面１２ａを垂線Ｌ１に沿って平面視したときに、図１の矢印１００に示すように、Ｃ軸Ｌ２は、ｙ方向に沿って伸びている。このため、上面１２ａを垂線Ｌ１に沿って平面視したときに、オフ方向は矢印１００に平行な方向である。

図１に示すように、ＳｉＣ基板１２の上面１２ａには、複数のトレンチ２２が設けられている。複数のトレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。複数のトレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。各トレンチ２２の内部に、ゲート絶縁膜２４とゲート電極２６が配置されている。

図１〜４に示すように、ゲート絶縁膜２４は、トレンチ２２の内面を覆っている。ゲート絶縁膜２４は、酸化シリコンにより構成されている。ゲート電極２６は、ゲート絶縁膜２４によってＳｉＣ基板１２から絶縁されている。図２、３に示すように、ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

図２〜４に示すように、ＳｉＣ基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、上面１２ａと層間絶縁膜２８を覆っている。上部電極７０は、層間絶縁膜２８が設けられていない部分でＳｉＣ基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。ＳｉＣ基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、ＳｉＣ基板１２の下面１２ｂに接している。

図１〜４に示すように、ＳｉＣ基板１２の内部には、ソース領域３０、複数のコンタクト領域３１、ボディ領域３２、複数の低ライフタイム領域３３、ドリフト領域３４、及び、ドレイン領域３５が設けられている。

ソース領域３０は、ｎ型領域である。ソース領域３０は、隣接する２つのトレンチ２２に挟まれた半導体領域（以下、トレンチ間領域という場合がある）のそれぞれにおいて、上面１２ａに露出している。ソース領域３０は、上部電極７０にオーミック接触している。ソース領域３０は、各トレンチ２２の上端部においてゲート絶縁膜２４に接している。ソース領域３０は、各ゲート電極２６に対してゲート絶縁膜２４を介して対向している。

各コンタクト領域３１は、ｐ型不純物濃度が高いｐ型領域である。各トレンチ間領域に、複数のコンタクト領域３１が配置されている。各コンタクト領域３１は、上面１２ａに露出している。各コンタクト領域３１は、上部電極７０にオーミック接触している。各コンタクト領域３１は、トレンチ２２（すなわち、ゲート絶縁膜２４）から離れた位置に配置されている。各トレンチ間領域において、複数のコンタクト領域３１が、ｙ方向に間隔を開けて配置されている。上面１２ａにおいて、各コンタクト領域３１の周囲はソース領域３０に囲まれている。

ボディ領域３２は、各コンタクト領域３１よりもｐ型不純物濃度が低いｐ型領域である。ボディ領域３２は、ソース領域３０及び各コンタクト領域３１の下側に配置されている。なお、図１〜４において、ボディ領域３２内のハッチングされた各領域は、低ライフタイム領域３３である。本実施形態では、低ライフタイム領域３３は、ボディ領域３２の一部である。ボディ領域３２は、ソース領域３０及び各コンタクト領域３１に対して下側から接している。ボディ領域３２は、ソース領域３０及び各コンタクト領域３１の下側の全域に分布している。このため、ソース領域３０及び各コンタクト領域３１は、ボディ領域３２によってドリフト領域３４から分離されている。ボディ領域３２は、ソース領域３０の下側で、ゲート絶縁膜２４に接している。ボディ領域３２は、ゲート電極２６に対してゲート絶縁膜２４を介して対向している。ボディ領域３２の下端は、ゲート電極２６の下端よりも上側に配置されている。

ドリフト領域３４は、ｎ型不純物濃度が低いｎ型領域である。図１〜４に示すように、ドリフト領域３４は、ボディ領域３２の下側に配置されている。ドリフト領域３４は、ボディ領域３２に対して下側から接している。ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。ドリフト領域３４は、ゲート電極２６に対してゲート絶縁膜２４を介して対向している。

ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。図１〜４に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、ＳｉＣ基板１２の下面１２ｂに臨む範囲に設けられており、下部電極７２にオーミック接触している。

各低ライフタイム領域３３は、ボディ領域３２内に設けられている。各低ライフタイム領域３３は、イオンの注入によって点欠陥密度を上昇させた領域である。各低ライフタイム領域３３中の点欠陥密度は、低ライフタイム領域３３の外部のボディ領域３２中の点欠陥密度よりも高い。すなわち、各低ライフタイム領域３３は、ボディ領域３２の一部によって構成された領域であり、周囲のボディ領域３２よりも点欠陥密度が高い領域である。点欠陥は、キャリアの再結合中心として機能する。したがって、低ライフタイム領域３３中では、キャリアライフタイムが短い。図１、４に示すように、各トレンチ間領域内のボディ領域３２内において、ｙ方向に間隔Ｃ１を開けて複数の低ライフタイム領域３３が配置されている。間隔Ｃ１内には、点欠陥密度が低いボディ領域３２（低ライフタイム領域３３の外部のボディ領域３２）が配置されている。間隔Ｃ１のｙ方向における幅ｗと、低ライフタイム領域３３の厚みｈ（ｚ方向における寸法）と、オフ角θは、ｗ＜ｈ／ｔａｎθの関係を満たす。図３に示すように、各低ライフタイム領域３３は、トレンチ間領域の両側に位置する２つのトレンチ２２の一方から他方まで伸びている。

スイッチング素子１０の内部には、ソース領域３０、ボディ領域３２、ドリフト領域３４、及び、ドレイン領域３５、ゲート電極２６等によってＭＯＳＦＥＴが構成されている。また、スイッチング素子１０の内部には、複数のコンタクト領域３１、ボディ領域３２、ドリフト領域３４及びドレイン領域３５等によってｐｎダイオードが構成されている。

次に、ＭＯＳＦＥＴの動作について説明する。スイッチング素子１０に対して、下部電極７２が上部電極７０よりも高電位となる向きの電圧（以下、第１電圧という）を印加することができる。また、ゲート電極２６にゲートオン電位（ゲート閾値以上の電位）を印加すると、ゲート絶縁膜２４近傍のボディ領域３２にチャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。第１電圧が印加されている状態でチャネルが形成されると、上部電極７０からソース領域３０、チャネル、ドリフト領域３４及びドレイン領域３５を通って下部電極７２へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。ゲート電極２６の電位をゲートオフ電位（ゲート閾値未満の電位）に引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴがオフする。

また、スイッチング素子１０に対して、上部電極７０が下部電極７２よりも高電位となる向きの電圧（以下、第２電圧という）を印加することができる。この場合、上部電極７０から、コンタクト領域３１、ボディ領域３２、ドリフト領域３４及びドレイン領域３５を介して下部電極７２へホールが流れる。同時に、下部電極７２から、ドレイン領域３５、ドリフト領域３４、ボディ領域３２及びコンタクト領域３１を通って上部電極７０へ電子が流れる。すなわち、ｐｎダイオードがオンする。

ＳｉＣ基板１２中には、基底面転位が一定の密度で存在する。ｐｎダイオードがオンすると、ＳｉＣ基板１２中を流れている一部の電子とホールが、ボディ領域３２内で再結合する。すると、ボディ領域３２内に存在する基底面転位に再結合エネルギーが供給され、基底面転位を起点として面欠陥が成長する。面欠陥は抵抗体となるので、面欠陥が成長するとＳｉＣ基板１２が高抵抗化する。また、ボディ領域３２内の面欠陥がドリフト領域３４に達すると、ｐｎダイオードの特性が劣化する。しかしながら、本実施形態のスイッチング素子１０では、低ライフタイム領域３３によって面欠陥の成長が抑制される。以下、詳細に説明する。

ボディ領域３２内には、ｙ方向に間隔Ｃ１を開けて複数の低ライフタイム領域３３が配置されている。点欠陥は、ホールと電子の再結合中心として機能する。このため、点欠陥密度が高い低ライフタイム領域３３内では、点欠陥において再結合が生じ、基底面転位において再結合が生じ難い。したがって、低ライフタイム領域３３内では、面欠陥がほとんど生じない。また、間隔Ｃ１内のボディ領域３２では、点欠陥密度が低いので、基底面転位から面欠陥が成長する。基底面転位を起点として成長する面欠陥は、Ｃ面に沿って成長する。本実施形態では、Ｃ軸Ｌ２が垂線Ｌ１に対してｘ軸周りに傾斜しているので、Ｃ面が上面１２ａに対してｘ軸周りに傾斜している。図４の矢印１０２は、Ｃ面の方向を示している。面欠陥は、矢印１０２と略平行に、主にｙ方向に沿って成長する。矢印１０２に示すように、間隔Ｃ１内で面欠陥がｙ方向に沿って成長すると、ほとんどの面欠陥が低ライフタイム領域３３に達する。上述したように、低ライフタイム領域３３内では点欠陥において再結合が生じるので、面欠陥で再結合が生じ難い。したがって、低ライフタイム領域３３内で、面欠陥の成長が停止する。このため、間隔Ｃ１内で生じた面欠陥の成長が抑制される。したがって、ＳｉＣ基板１２が高抵抗化することが抑制される。

特に、本実施形態では、間隔Ｃ１の幅ｗと、低ライフタイム領域３３の厚みｈと、オフ角θが、ｗ＜ｈ／ｔａｎθの関係を満たす。このため、間隔Ｃ１内のボディ領域３２の上端を起点としてＣ面に沿って成長する面欠陥が、低ライフタイム領域３３に達する。このため、このような面欠陥がドリフト領域３４に達することを防止することができる。したがって、ｐｎダイオードの特性の劣化が抑制される。

また、点欠陥密度が高い低ライフタイム領域３３の抵抗率は高い。しかしながら、スイッチング素子１０では、ｙ方向に間隔Ｃ１を開けて複数の低ライフタイム領域３３が配置されており、間隔Ｃ１内に点欠陥密度が低いボディ領域３２が設けられている。したがって、ｐｎダイオードがオンするときに、電子及びホールは、間隔Ｃ１内のボディ領域３２内を低損失で流れることができる。したがって、スイッチング素子１０によれば、低ライフタイム領域３３を設けても、ｐｎダイオードの通電時に生じる損失を抑制することができる。

図５は、低ライフタイム領域３３を形成する工程を示している。図５に示すように、上面１２ａ上に開口９２を有するマスク９０を設け、マスク９０を介してボディ領域３２に対して選択的に、バナジウムイオン、ヘリウムイオン、デュートロン等の無極性の荷電粒子９４（ｐ型不純物及びｎ型不純物ではない荷電粒子）を注入する。すると、荷電粒子９４が注入された範囲に高密度で点欠陥が形成され、ボディ領域３２内に低ライフタイム領域３３が形成される。この工程によれば、上述した低ライフタイム領域３３を好適に形成することができる。

なお、上述した実施形態では、図３に示すように、低ライフタイム領域３３が、ゲート絶縁膜２４に隣接する位置まで分布していた。この構成では、図３に示す断面において、チャネルが形成される範囲（ゲート絶縁膜２４近傍のボディ領域３２）に多数の点欠陥が存在する。このため、点欠陥によって、チャネル中における電子の移動が阻害される。したがって、図３に示す断面においては、チャネルの移動度が低くなる。このため、ＭＯＳＦＥＴのオン時には、多くの電子は、図２の断面の部分に形成されるチャネルに流れ、電流が集中する。したがって、図６に示すように、低ライフタイム領域３３が、ゲート絶縁膜２４から離れた位置に配置されていてもよい。この構成によれば、チャネルの全体で点欠陥密度が低くなるので、電流集中を抑制することができる。

また、上述した実施形態では、図３に示すように、低ライフタイム領域３３の下端がボディ領域３２の下端がと略一致していた。しかしながら、図７に示すように、低ライフタイム領域３３の下端がボディ領域３２の下端よりも上側に位置していてもよい。また、低ライフタイム領域３３の下端がボディ領域３２の下端よりも下側に位置していてもよい。但し、低ライフタイム領域３３の下端がボディ領域３２の下端よりも下側に位置する場合には、低ライフタイム領域３３がドリフト領域３４内まで突出した構造となるので、低ライフタイム領域３３の下端に電界が加わるという問題が生じる。したがって、図３、７に示すように、低ライフタイム領域３３は、ボディ領域３２よりも下側に突出していない方が好ましい。

また、上述した実施形態では、図３に示すように、低ライフタイム領域３３の上端が、コンタクト領域３１の下端まで伸びていた。しかしながら、図８に示すように、低ライフタイム領域３３の上端が、コンタクト領域３１の下端よりも下側に配置されていてもよい。図８の構成でも、上述した実施形態と同様に面欠陥の成長を抑制することができる。

また、上述した実施形態では、図１、４に示すように、低ライフタイム領域３３が、ソース領域３０の下側に設けられており、コンタクト領域３１の下側に設けられていなかった。しかしながら、図９に示すように、低ライフタイム領域３３が、ソース領域３０の下側からコンタクト領域３１の下側に跨る範囲に広がっていてもよい。また、図１０に示すように、低ライフタイム領域３３が、コンタクト領域３１の下側に設けられており、ソース領域３０の下側に設けられていなくてもよい。図９または図１０の構成でも、上述した実施形態と同様に、面欠陥の成長を抑制することができる。

また、上述した実施形態では、低ライフタイム領域３３が、ボディ領域３２の一部の点欠陥密度が高い領域により構成されていた。しかしながら、図１１に示すように、低ライフタイム領域３３が、ボディ領域３２よりもｐ型不純物濃度が高いｐ型領域により構成されていてもよい。格子位置に配置されたｐ型不純物は、点欠陥の一種である。したがって、ｐ型不純物濃度が高い領域内では、点欠陥密度が高く、キャリアライフタイムが短い。例えば、ｐ型不純物濃度が１×１０^−１８ｃｍ^３より大きいｐ型領域を、低ライフタイム領域３３として用いることができる。このため、図１１のようにｐ型不純物濃度が高いｐ型領域によって低ライフタイム領域３３が構成されていても、上述した実施形態と同様に、面欠陥の成長を抑制することができる。なお、低ライフタイム領域３３をボディ領域３２よりもｐ型不純物濃度が高いｐ型領域により構成することで、ＭＯＳＦＥＴがオフするときに、ドリフト領域３４からボディ領域３２内に伸びる空乏層がソース領域３０に達すること（いわゆる、パンチスルー現象）を抑制することができる。

また、低ライフタイム領域３３をボディ領域３２よりもｐ型不純物濃度が高いｐ型領域により構成する場合には、図１２のように、コンタクト領域３１の下側に低ライフタイム領域３３を設けることが好ましい。この構成では、コンタクト領域３１と低ライフタイム領域３３が連続する高濃度のｐ型領域となる。この構成では、ボディ領域３２は、ｐ型の低ライフタイム領域３３を介してコンタクト領域３１に接続されている。この構成でも、ダイオードの通電時にボディ領域３２内に電子及びホールが流れる。この構成では、コンタクト領域３１と低ライフタイム領域３３を共通のイオン注入工程で形成することができるので、効率的にスイッチング素子を製造することが可能となる。

なお、低ライフタイム領域３３をボディ領域３２よりもｐ型不純物濃度が高いｐ型領域により構成する場合においても、図６〜９と同様に、低ライフタイム領域３３の位置及び範囲を変更することができる。なお、ｐ型不純物濃度が高いｐ型領域を低ライフタイム領域３３として用いる場合には、低ライフタイム領域３３をゲート絶縁膜２４に接触させると、その範囲にチャネルが形成されない。したがって、図６のように低ライフタイム領域３３とゲート絶縁膜２４の間に間隔を設けることで、チャネルが形成される範囲を広げることが可能であり、チャネルにおける電流密度を低減することができる。

また、図１３に示すように、低ライフタイム領域３３が、ボディ領域３２のｐ型不純物濃度よりもｎ型不純物濃度が高いｎ型領域により構成されていてもよい。格子位置に配置されたｎ型不純物は、点欠陥の一種である。したがって、ｎ型不純物濃度が高い領域内では、点欠陥密度が高く、キャリアライフタイムが短い。このため、図１３のようにｎ型不純物濃度が高いｎ型領域によって低ライフタイム領域３３が構成されていても、ボディ領域３２内の面欠陥の成長を抑制することができる。

なお、低ライフタイム領域３３をｎ型不純物濃度が高いｎ型領域によって構成する場合には、低ライフタイム領域３３がソース領域３０とドリフト領域３４に接続されると、ソース領域３０とドリフト領域３４の間が短絡する。したがって、低ライフタイム領域３３を、ソース領域３０とドリフト領域３４の間が短絡しない位置に配置する必要がある。ソース領域３０とドリフト領域３４の間が短絡しない限り、低ライフタイム領域３３の位置及び範囲を適宜変更することができる。例えば、ｎ型領域によって構成された低ライフタイム領域３３に対して、図６〜９に示す配置を、ソース領域３０とドリフト領域３４の間が短絡しないようにして適用することができる。

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例のスイッチング素子では、各低ライフタイム領域がボディ領域の一部によって構成されていてもよい。

また、本明細書が開示する他の一例のスイッチング素子では、各低ライフタイム領域がボディ領域のｐ型不純物濃度よりもｐ型不純物濃度が高いｐ型領域であってもよい。

また、本明細書が開示するさらに別の一例のスイッチング素子では、各低ライフタイム領域が、ボディ領域のｐ型不純物濃度よりもｎ型不純物濃度が高いｎ型領域であってもよい。

これらのいずれの構成でも、低ライフタイム領域によって面欠陥の成長を抑制することができる。

本明細書が開示する一例のスイッチング素子では、オフ方向における低ライフタイム領域の間隔の幅ｗと、各低ライフタイム領域の厚さｈと、オフ角θが、ｗ＜ｈ／ｔａｎθの関係を満たしてもよい。

この構成によれば、前記間隔内のボディ領域の上端部から成長する面欠陥が、低ライフタイム領域に達する。面欠陥がドリフト領域に達することを効果的に抑制することができる。

本明細書が開示する一例のスイッチング素子では、各低ライフタイム領域が、ゲート絶縁膜から離れた位置に設けられていてもよい。

この構成によれば、スイッチング素子のチャネルにおける電流密度を低減することができる。

本明細書が開示する一例のスイッチング素子では、各低ライフタイム領域が、コンタクト領域の下端まで広がっていてもよい。

この構成によれば、面欠陥がより低ライフタイム領域に達し易くなる。

本明細書に開示する一例のスイッチング素子では、各低ライフタイム領域の下端が、ボディ領域の下端よりも上側に位置していてもよい。

この構成によれば、低ライフタイム領域の下端における電界集中を抑制することができる。

本明細書に開示する一例のスイッチング素子では、各低ライフタイム領域が、ソース領域の下側からコンタクト領域の下側に跨る範囲に広がっていてもよい。

この構成によれば、広範囲で面欠陥の成長を抑制することができる。

本明細書に開示する一例の製造方法では、ボディ領域の一部にｐ型不純物ではなくｎ型不純物ではない荷電粒子を注入することによって複数の低ライフタイム領域を形成してもよい。

この構成によれば、注入範囲の不純物濃度を変化させることなく低ライフタイム領域を形成することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：スイッチング素子
１２ ：ＳｉＣ基板
２２ ：トレンチ
２４ ：ゲート絶縁膜
２６ ：ゲート電極
２８ ：層間絶縁膜
３０ ：ソース領域
３１ ：コンタクト領域
３２ ：ボディ領域
３３ ：低ライフタイム領域
３４ ：ドリフト領域
３５ ：ドレイン領域
７０ ：上部電極
７２ ：下部電極

Claims (10)

1. スイッチング素子であって、
   オフ角を有するＳｉＣ基板と、
   前記ＳｉＣ基板の上面に設けられており、前記上面を平面視したときにオフ方向に沿って伸びるトレンチと、
   前記トレンチの内面を覆うゲート絶縁膜と、
   前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記ＳｉＣ基板から絶縁されているゲート電極、
   を有しており、
   前記ＳｉＣ基板が、
   前記上面に露出しており、前記ゲート絶縁膜に接するｎ型のソース領域と、
   前記ソース領域に隣接する位置で前記上面に露出しているｐ型のコンタクト領域と、
   前記ソース領域の下側で前記ゲート絶縁膜に接しており、直接または他のｐ型領域を介して前記コンタクト領域に接続されており、前記コンタクト領域よりもｐ型不純物濃度が低いｐ型のボディ領域と、
   前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型のドリフト領域と、
   前記ソース領域と前記コンタクト領域の少なくとも一方と前記ドリフト領域の間に配置されており、その周囲の前記ボディ領域よりも点欠陥密度が高い複数の低ライフタイム領域、
   を有しており、
   複数の前記低ライフタイム領域が、前記オフ方向に沿って間隔を開けて配置されており、
   前記間隔に、前記ボディ領域の少なくとも一部が配置されている、スイッチング素子。
2. 前記各低ライフタイム領域が、前記ボディ領域の一部によって構成されている請求項１のスイッチング素子。
3. 前記各低ライフタイム領域が、前記ボディ領域のｐ型不純物濃度よりもｐ型不純物濃度が高いｐ型領域である請求項１のスイッチング素子。
4. 前記各低ライフタイム領域が、前記ボディ領域のｐ型不純物濃度よりもｎ型不純物濃度が高いｎ型領域である請求項１のスイッチング素子。
5. 前記オフ方向における前記間隔の幅ｗと、前記各低ライフタイム領域の厚さｈと、前記オフ角θが、ｗ＜ｈ／ｔａｎθの関係を満たす請求項１〜４のいずれか一項のスイッチング素子。
6. 前記各低ライフタイム領域が、前記ゲート絶縁膜から離れた位置に設けられている請求項１〜５のいずれか一項のスイッチング素子。
7. 前記各低ライフタイム領域が、前記コンタクト領域の下端まで広がっている請求項１〜６のいずれか一項のスイッチング素子。
8. 前記各低ライフタイム領域の下端が、前記ボディ領域の下端よりも上側に位置している請求項１〜７のいずれか一項のスイッチング素子。
9. 前記各低ライフタイム領域が、前記ソース領域の下側から前記コンタクト領域の下側に跨る範囲に広がっている請求項１〜８のいずれか一項のスイッチング素子。
10. 前記請求項２のスイッチング素子の製造方法であって、前記ボディ領域の一部にｐ型不純物ではなくｎ型不純物ではない荷電粒子を注入することによって複数の前記低ライフタイム領域を形成する工程を有する製造方法。

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