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JP2019091822A - 半導体装置 - Google Patents

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Abstract

【課題】低コストでオン抵抗が小さい半導体装置を提供する。【解決手段】本実施形態に係る半導体装置は、第１導電形のドレイン領域と、前記ドレイン領域の上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域の上部に形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを覆うように形成されたソース電極と、前記第１半導体領域の両側に形成された一対の電気接続部であって、前記第１半導体領域とは電気的に絶縁された状態で、前記ドレイン領域と前記ソース電極との間を電気的に接続する、電気接続部と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
中耐圧及び高耐圧の半導体装置において、スーパージャンクション構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。このスーパージャンクション構造は、ｎ形半導体領域の中に縦型のｐ形半導体領域を設けて、電界強度が均一となる空乏層をｎ形とｐ形の半導体領域の境界面に形成し、耐圧を確保する構造である。このような構造のＭＯＳＦＥＴは、通常の構造のＭＯＳＦＥＴと比べて、オン抵抗が小さいという特徴がある。
しかし、昨今の半導体装置の高性能化にともない、ｎ形半導体領域とｐ半導体領域の不純物濃度を高い精度で管理しなければならなくなり、製造プロセスが高コストになるという問題があった。このため、製造プロセスにおいて、ｎ形とｐ形の半導体領域の高精度な不純物濃度の管理をせずとも、低抵抗化が実現できる半導体装置の実現が望まれていた。
A Superjunction U-MOSFET With SIPOS Pillar Breaking Superjunction Silicon Limit by TCAD Simulation Study, Zhen Cao et al., IEEE ELECTRON DEVICE LETTERS, VOL. 38, NO. 6, JUNE 2017
本実施形態の目的は、低コストでオン抵抗が小さい半導体装置を提供することにある。
本実施形態に係る半導体装置は、第１導電形のドレイン領域と、前記ドレイン領域の上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域の上部に形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを覆うように形成されたソース電極と、前記第１半導体領域の両側に形成された一対の電気接続部であって、前記第１半導体領域とは電気的に絶縁された状態で、前記ドレイン領域と前記ソース電極との間を電気的に接続する、電気接続部と、を備える。
本実施形態に係る半導体装置は、第１導電形のドレイン領域と、前記ドレイン領域の上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域の上部に形成された第２導電形の第２半導体領域と、前記第２半導体領域に形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを覆うように形成されたソース電極と、前記第１半導体領域の両側に形成された一対の電気接続部であって、前記第１半導体領域とは電気的に絶縁された状態で、前記ドレイン領域と前記ソース電極との間を電気的に接続する、電気接続部と、前記電気接続部の周囲で、前記第２半導体領域から前記ドレイン領域の方向に延びる、第２導電形の第３半導体領域と、を備える。
第１実施形態に係る半導体装置の構成を説明する断面図。 図１に示す半導体装置の部分的な斜視図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 第１実施形態に係る半導体装置の製造工程を説明する断面図。 第２実施形態に係る半導体装置の構成を説明する図。 第２実施形態に係る半導体装置の製造工程を説明する断面図。 第２実施形態に係る半導体装置の製造工程を説明する断面図。 第２実施形態に係る半導体装置の製造工程を説明する断面図。 第２実施形態に係る半導体装置の製造工程を説明する断面図。 第２実施形態に係る半導体装置の製造工程を説明する断面図。 第２実施形態に係る半導体装置の製造工程を説明する断面図。 第２実施形態に係る半導体装置の変形例を説明する断面図。
以下、図面を参照しながら、本実施形態に係る半導体装置及びその製造方法を説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行うこととする。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
各実施形態の説明には、図面の向きしたがって、適宜、上方や下方、上や下、上側や下形という表現を用いるが、これらの表現は半導体装置の構造を説明するための便宜上のものであり、半導体装置を見る方向により、或いは、半導体装置の仕様態様により、その上下方向は任意に入れ替え可能である。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表している。すなわち、「＋」が付されている表記は、「＋」や「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、以下で説明する各実施形態において、各半導体領域のｎ形（第１導電形）とｐ形（第２導電形）を反転させて各実施形態を実施してもよい。
〔第１実施形態〕
第１実施形態に係る半導体装置は、スーパージャンクション構造のＭＯＳＦＥＴにおいて、ソース電極とドレイン領域が高抵抗の導電性膜で構成された電気接続部を介して接続されている。その結果、導電性膜に等電位分布が形成され、ＭＯＳＦＥＴの下方に位置する半導体領域に形成される空乏層がドレイン領域の方向に延びる。その効果として、各ＭＯＳＦＥＴの耐圧が向上する。以下に、その詳細を説明する。
図１は、本実施形態に係る半導体装置の構成を説明するための半導体装置の断面図である。この図１に示すように、本実施形態に係る半導体装置は、スーパージャンクション構造のＭＯＳＦＥＴを複数備えて構成されている。図２は、本実施形態に係る半導体装置の部分的な斜視図である。
具体的には、ドレイン領域Ｄと、ゲート領域ＧＴと、ゲート絶縁膜ＧＩと、ソース電極Ｓ１と、ソース領域Ｓ２と、ベース領域Ｂと、ピラーＰＬと、絶縁膜ＩＮ１と、層間絶縁膜ＩＮ２と、高抵抗の導電性膜ＳＩＮとを備えて構成されている。
ドレイン領域Ｄは、ｎ＋形半導体層であり、例えば、ｎ＋形の半導体基板により構成されている。ドレイン領域Ｄとソース電極Ｓ１との間には、ｎ形のピラーＰＬが形成されているとともに、ドレイン領域Ｄとソース電極Ｓ１とを電気的に接続する高抵抗の導電性膜ＳＩＮと、この導電性膜ＳＩＮの周囲を覆う絶縁膜ＩＮ１とが形成されている。すなわち、図２の斜視図からも分かるように、ｎ形のピラーＰＬの両側は、絶縁膜ＩＮ１により、導電性膜ＳＩＮや他のピラーＰＬから電気的に分離されている。
導電性膜ＳＩＮは、半導電性膜とも呼ばれる、極めて抵抗の高い材料で構成されている。本実施形態においては、例えば、この導電性膜ＳＩＮの抵抗、すなわち、ドレイン領域Ｄとソース電極Ｓ１との間の電気的な抵抗は、１０７Ωから１０１０Ωの間になることを想定している。このため、ドレイン領域Ｄからソース電極Ｓ１には、極微量の電流しか流れない。技術的観点からすると、１０７Ωより抵抗が低くなると、ドレイン領域Ｄからソース電極Ｓ１に流れる電流が大きくなり、無駄な消費電流や発熱の増大を招くこととなる。一方で、１０１０Ωより抵抗が大きくなると実質的に電流が一切流れなくなり、後述する等電位分布を適切に形成することができなくなると考えられる。すなわち、ドレイン領域Ｄとソース電極Ｓ１との間に流れる電流はリーク電流と同じ扱いであり、技術的に許容できる電流量は最大でも数１０μＡオーダーとなる。この範囲にリーク電流を抑えようとすると抵抗の下限値は１０７Ω程度となる。
また、絶縁膜ＩＮ１と導電性膜ＳＩＮのドレインＤ形の端部は、ドレイン領域Ｄの内部にまで達するように形成されている。このため、ピラーＰＬと導電性膜ＳＩＮとが電気的に絶縁され、ピラーＰＬからの電流が導電性膜ＳＩＮに流れ込んだり、導電性膜ＳＩＮからの電流がピラーＰＬに流れ込んだりしないように構成されている。
ｎ形のピラーＰＬの上部には、ｐ形のベース領域Ｂが形成されている。ｐ形のベース領域Ｂの表面には、ｎ形のソース領域Ｓ２が形成されている。これらソース領域Ｓ２とベース領域Ｂとを貫通して、ゲート領域ＧＴが、ゲート絶縁膜ＧＩを介して形成されている。また、ゲート絶縁膜ＧＩの上には、層間絶縁膜ＩＮ２が形成されている。このため、ゲート領域ＧＴは、ソース領域Ｓ２とベース領域Ｂから電気的に絶縁されて形成されている。ソース領域Ｓ２は、ソース電極Ｓ１と電気的に接続されている。
ピラーＰＬが本実施形態に係る第１半導体領域に相当しており、絶縁膜ＩＮ１が本実施形態に係る第１絶縁膜に相当しており、ベース領域Ｂが本実施形態に係る第２半導体領域に相当しており、ゲート絶縁膜ＧＩが本実施形態に係る第２絶縁膜に相当している。また、ｎ形が本実施形態における第１導電形に相当しており、ｐ形が本実施形態に係る第２導電形に相当している。さらに、導電性膜ＳＩＮと絶縁膜ＩＮ１とにより、本実施形態に係る電気接続部を構成しており、ベース領域Ｂとソース領域Ｓ２とゲート領域ＧＴとにより、本実施形態に係るＭＯＳＦＥＴが構成されている。
したがって、１つのピラーＰＬに着目すると、ピラーＰＬの両側に一対の電気接続部が形成されていることとなる。この電気接続部は、導電性膜ＳＩＮの両側に絶縁膜ＩＮ１が存在することから、ピラーＰＬとは電気的に絶縁された状態で、ドレイン領域Ｄとソース電極Ｓ１とを電気的に接続することとなる。また、図１からも分かるように、絶縁膜ＩＮ１と絶縁膜ＩＮ１との間には、導電性膜ＳＩＮが充填されている構造となっている。
次に、この図１に示した半導体装置の動作について説明する。本実施形態においては、例えば、ドレイン領域Ｄに６００Ｖが印加されており、ソース電極Ｓ１はグランド（０Ｖ）に接続されていると仮定する。この状態で、ゲート領域ＧＴに閾値以上の正の電圧が印加されると、ｐ形のベース領域Ｂにチャネルが形成され、電子がソース領域Ｓ２からピラーＰＬを介して、ドレイン領域Ｄに流れる。つまり、このＭＯＳＦＥＴがオフ状態からオン状態に切り替わる。
一方で、ＭＯＳＦＥＴがオン状態であるのかオフ状態であるのかに拘わらず、高抵抗の導電性膜ＳＩＮには、極微量の電流がドレイン領域Ｄからソース電極Ｓ１に向けて流れる。つまり、電子がソース電極Ｓ１からドレイン領域Ｄに向けて移動する。上述したように、導電性膜ＳＩＮの周囲は絶縁膜ＩＮ１が形成されているので、導電性膜ＳＩＮを流れる電流が、ピラーＰＬに理論上、流れ込まない。このため、ある種のリーク電流である導電性膜ＳＩＮを流れる電流は、極微量に維持される。
極微量の電流が高抵抗の導電性膜ＳＩＮを流れることにより、０Ｖから６００Ｖの等電位分布が導電性膜ＳＩＮに形成される。図１においては、１００Ｖ、２００Ｖ・・・６００Ｖの等電位分布を模式的に示している。このように高抵抗の導電性膜ＳＩＮに形成された等電位分布により、ｎ形のピラーＰＬに形成された空乏層も、ドレイン領域Ｄの方向へ引っ張られることとなる。特に、近年の半導体装置の微細化により、ＭＯＳＦＥＴ同士の距離は近接してきており、ｎ形のピラーＰＬに形成された空乏層がＭＯＳＦＥＴから離れた状態に維持される。このため、高抵抗の導電性膜ＳＩＮに等電位分布を形成することにより、ＭＯＳＦＥＴの耐圧を向上させることが可能となる。
次に、図３乃至図８に基づいて、本実施形態に係る半導体装置の製造方法を説明する。これら図３乃至図８は、本実施形態に係る半導体装置の製造工程を説明する断面図である。
まず、図３に示すように、ｎ＋形半導体層１０ａの上に、ｎ−形半導体層２０ａを形成する。続いて、ｎ−形半導体層２０ａの上に、フォトレジスト層ＰＲ１を形成し、パターニングする。そして、このパターニングされたフォトレジスト層ＰＲ１をマスクとして用いて、例えばＲＩＥ（Reactive Ion Etching）法により、ｎ−形半導体層２０ａと、ｎ＋形半導体層１０ａのエッチングを行う。これにより、トレンチＴＲ１を形成する。このトレンチＴＲ１は、ｎ−形半導体層２０ａを貫通し、ｎ＋形半導体層１０ａに到達している。すなわち、トレンチＴＲ１の底部には、ｎ＋形半導体層１０ａが露出している。
次に、図４に示すように、フォトレジスト層ＰＲ１を剥離して、例えば熱酸化により、側壁酸化膜３０ａを形成する。これにより、ｎ−形半導体層２０ａの表面と、ｎ＋形半導体層１０ａにおけるトレンチＴＲ１の底部で露出している表面に、側壁酸化膜３０ａが形成される。
次に、図５に示すように、例えばＲＩＥ法により、側壁酸化膜３０ａをエッチバックすることにより、側壁酸化膜３０ａを部分的に除去して、側壁酸化膜３０ｂを形成する。すなわち、ｎ−形半導体層２０ａの上面に形成された側壁酸化膜３０ａと、トレンチＴＲ１の底部に形成された側壁酸化膜３０ａとを、エッチングにより除去する。これにより、トレンチＴＲ１の底部から、再び、ｎ＋形半導体層１０ａが露出する。
次に、図６に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、高抵抗の導電性膜４０ａを形成して、トレンチＴＲ１に導電性膜４０ａを埋め込む。この高抵抗の導電性膜４０ａは、半導電性膜（Semi-insulating film）ともよばれ、例えば、半導電性窒化シリコン（Semi-Insulating ＳｉＮ：略称ＳＩＮＳＩＮ）や、半導電性ポリシリコン（Semi-Insulating Poly-crystalline Silicon：略称ＳＩＰＯＳ）により形成することができる。この導電性膜４０ａは、極めて高い抵抗を有しており、極微量の電流が流れるという材料特性を有している。
次に、図７に示すように、導電性膜４０ａを、例えばＲＩＥ法により全体的にエッチングをし、トレンチＴＲ１に導電性膜４０ｂを残しつつ、ｎ−形半導体層２０ａの表面の導電性膜４０ａを除去して、ｎ−形半導体層２０ａの表面を露出させる。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、ｎ−形半導体層２０ａの表面を平滑化する処理を行う。
次に、ｎ−形半導体層２０ａの露出している表面に、ｐ形不純物をイオン注入し、活性化させることで、ｐ形半導体層５０ａを形成する。続いて、このｐ形半導体層５０ａの表面に、ｎ形不純物を部分的にイオン注入し、活性化させることで、ｎ＋形半導体層６０ａを形成する。そして、このｎ＋形半導体層６０ａの中央部分に、このｐ形半導体層５０ａを貫通して、ｎ−形半導体層２０ａに達するトレンチＴＲ２を形成する。続いて、例えば熱酸化により、ｐ形半導体層５０ａ、ｎ＋形半導体層６０ａ、及び、トレンチＴＲ２の表面に、絶縁層７０ａを形成する。
次に、図８に示すように、例えばＣＶＤ法により、トレンチＴＲ２にｎ＋形半導体層を埋め込んで、表面上にあるｎ＋形半導体層と絶縁層７０ａとをエッチングにより除去することにより、トレンチＴＲ２に、絶縁層７０ｂを介在させたｎ＋形半導体層８０ａを形成する。続いて、例えばＣＶＤ法により絶縁層を形成して、パターニングすることにより、ｎ＋形半導体層８０ａの上に、絶縁層９０ａを形成する。さらに、例えばＣＶＤ法により、絶縁層９０ａを覆う金属層１００ａを形成する。以上のような工程により、図８に示した半導体装置が得られる。
図８と図２の対応関係は、次のようになる。すなわち、ｎ＋半導体層１０ａがドレイン領域Ｄとなり、ｎ−形半導体層２０ａがピラーＰＬとなり、側壁酸化膜３０ｂが絶縁膜ＩＮ１となり、導電性膜４０ｂが導電性膜ＳＩＮとなり、ｐ形半導体層５０ａがベース領域Ｂとなり、ｎ＋形半導体層６０ａがソース領域Ｓ２となり、絶縁層７０ｂがゲート絶縁膜ＧＩとなり、半導体層８０ａがゲート領域ＧＴとなり、絶縁層９０ａが層間絶縁膜ＩＮ２となり、金属層１００ａがソース電極Ｓ１となる。
以上のように、本実施形態に係る半導体装置によれば、ドレイン領域Ｄとソース電極Ｓ１とを、高抵抗の導電性膜ＳＩＮと絶縁膜ＩＮ１とから構成された電気接続部により電気的に接続することとしたので、導電性膜ＳＩＮに等電位分布を形成することができ、これにより、ピラーＰＬに形成される空乏層をドレイン領域Ｄの方向へ引っ張ることができる。このため、ピラーＰＬに形成されたＭＯＳＦＥＴの耐圧を向上させることができ、結果として、オン抵抗が小さい半導体装置を実現することができる。
また、導電性膜ＳＩＮの材料には、高い抵抗値を有する半導電性膜とも呼ばれる、ＳＩＮＳＩＮ（Semi-insulating ＳｉＮ）や、ＳＩＰＯＳ（Semi-insulating Poly-crystalline silicon）などを用いることとしたので、導電性膜ＳＩＮを流れる電流を極微量に抑えることができる。このため、消費電力の増大も極めて小さくすることができる。
〔第２実施形態〕
第２実施形態においては、上述した第１実施形態における導電性膜ＳＩＮと絶縁膜ＩＮ１とから形成された電気接続部の周囲に、ベース領域Ｂからドレイン領域Ｄの方向に延びるｐ形の半導体層を形成することにより、ｎ形のピラーＰＬとｐ形の半導体層の間に空乏層を形成して耐圧を確保しつつ、ｎ形とｐ形の不純物濃度がばらついたとしても電気接続部の等電位分布により耐圧を確保できるようにしている。以下、上述した第１実施形態と異なる部分を説明する。
図９は、本実施形態に係る半導体装置の構成を説明するための断面図であり、上述した第１実施形態における図１に対応している。この図９に示すように、本実施形態に係る半導体装置も、スーパージャンクション構造のＭＯＳＦＥＴを複数備えて構成されている。
本実施形態においては、電気接続部の絶縁膜ＩＮ１の周囲に、ｐ形の半導体層Ｐ２が追加的に形成されている。本実施形態においては、このｐ形の半導体層Ｐ２は、ベース領域Ｂとドレイン領域Ｄの間を結ぶように形成されている。すなわち、ベース領域Ｂとドレイン領域Ｄとは、半導体層Ｐ２により接続されている。
このｐ形の半導体層Ｐ２は、従来のスーパージャンクション構造のＭＯＳＦＥＴにおけるｐ形のピラーと同等の役割を果たす。すなわち、ｐ形の半導体層Ｐ２とｎ形のピラーＰＬとの境界面に空乏層を形成し、ＭＯＳＦＥＴの耐圧を確保する。このためには、ｐ形の半導体層Ｐ２とｎ形のピラーＰＬの不純物濃度を厳格に管理して製造する必要がある。
万が一、ｐ形の半導体層Ｐ２とｎ形のピラーＰＬの不純物濃度にばらつきが生じて、ｐ形の半導体層Ｐ２とｎ形のピラーＰＬとの間に耐圧を確保するのに十分な空乏層が形成されない場合でも、電気接続部の導電性膜ＳＩＮを流れる極微少な電流により、等電位分布がピラーＰＬに形成され、ピラーＰＬの空乏層がドレイン領域Ｄの方向へ引っ張られる。このため、上述した第１実施形態と同様に、ＭＯＳＦＥＴの耐圧を確保することができる。
このことから分かるように、ピラーＰＬが本実施形態に係る第１半導体領域に相当しており、絶縁膜ＩＮ１が本実施形態に係る第１絶縁膜に相当しており、ベース領域Ｂが本実施形態に係る第２半導体領域に相当しており、半導体層Ｐ２が第３半導体領域に相当しており、ゲート絶縁膜ＧＩが本実施形態に係る第２絶縁膜に相当している。また、ｎ形が本実施形態における第１導電形に相当しており、ｐ形が本実施形態に係る第２導電形に相当している。さらに、導電性膜ＳＩＮと絶縁膜ＩＮ１とにより、本実施形態に係る電気接続部を構成しており、ベース領域Ｂとソース領域Ｓ２とゲート領域ＧＴとにより、本実施形態に係るＭＯＳＦＥＴが構成されている。
次に、図１０乃至図１５に基づいて、本実施形態に係る半導体装置の製造方法を説明する。これら図１０乃至図１５は、本実施形態に係る半導体装置の製造工程を説明する断面図である。
まず、図１０に示すように、上述した第１実施形態と同様に、ｎ＋形半導体層１０ａの上に、ｎ−形半導体層２０ａを形成する。続いて、ｎ−形半導体層２０ａの上に、フォトレジスト層ＰＲ１を形成し、パターニングする。そして、このパターニングされたフォトレジスト層ＰＲ１をマスクとして用いて、例えばＲＩＥ（Reactive Ion Etching）法により、ｎ−形半導体層２０ａと、ｎ＋形半導体層１０ａのエッチングを行う。これにより、トレンチＴＲ１を形成する。このトレンチＴＲ１は、ｎ−形半導体層２０ａを貫通し、ｎ＋形半導体層１０ａに到達している。すなわち、トレンチＴＲ１の底部には、ｎ＋形半導体層１０ａが露出している。
次に、図１１に示すように、トレンチＴＲ１の側壁に、ｐ形半導体層２００を形成する。本実施形態においては、例えば、ｎ−形半導体層２０ａにｐ形イオンを打ち込んで、熱処理をして活性化することにより、ｐ形半導体層２００を形成する。
次に、図１２に示すように、フォトレジスト層ＰＲ１を剥離して、例えば熱酸化により、側壁酸化膜３０ａを形成する。これにより、ｎ−形半導体層２０ａの表面と、ｎ＋形半導体層１０ａにおけるトレンチＴＲ１の底部で露出している表面と、ｐ形半導体層２００の表面に、側壁酸化膜３０ａが形成される。
次に、図１３に示すように、例えばＲＩＥ法により、側壁酸化膜３０ａをエッチバックして部分的に除去することにより、側壁酸化膜３０ｂを形成する。すなわち、ｎ−形半導体層２０ａの上面に形成された側壁酸化膜３０ａと、トレンチＴＲ１の底部に形成された側壁酸化膜３０ａとを、エッチングにより除去する。これにより、トレンチＴＲ１の底部から、再び、ｎ＋形半導体層１０ａが露出する。
次に、図１４に示すように、第１実施形態と同様の手法及び材料で、高抵抗の導電性膜４０ａを形成して、トレンチＴＲ１に導電性膜４０ａを埋め込む。続いて、図１５に示すように、第１実施形態と同様の手法及び材料で、ｐ形半導体層５０ａ、ｎ＋形半導体層６０ａ、絶縁層７０ａ、ｎ＋形半導体層８０ａ、絶縁層９０ａ、及び、金属層１００ａを形成する。
図１５と図９の対応関係は、次のようになる。すなわち、ｎ＋半導体層１０ａがドレイン領域Ｄとなり、ｎ−形半導体層２０ａがピラーＰＬとなり、側壁酸化膜３０ｂが絶縁膜ＩＮ１となり、導電性膜４０ｂが導電性膜ＳＩＮとなり、ｐ形半導体層５０ａがベース領域Ｂとなり、ｎ＋形半導体層６０ａがソース領域Ｓ２となり、絶縁層７０ｂがゲート絶縁膜ＧＩとなり、ｎ＋形半導体層８０ａがゲート領域ＧＴとなり、絶縁層９０ａが層間絶縁膜ＩＮ２となり、金属層１００ａがソース電極Ｓ１となり、半導体層２００が半導体層Ｐ２となる。
以上のように、本実施形態に係る半導体装置によれば、ｐ形の半導体層Ｐ２とｎ形のピラーＰＬとの境界面に空乏層を形成し、ＭＯＳＦＥＴの耐圧を確保するようにした。その上で、上述した第１実施形態と同様に、電気接続部の導電性膜ＳＩＮを流れる極微少の電流により、等電位分布をピラーＰＬに形成して、ピラーＰＬの空乏層をドレイン領域Ｄの方向に引っ張ることとした。このため、これら２つの空乏層により、ＭＯＳＦＥＴの耐圧を確保することができる。
また、たとえ、ピラーＰＬのｎ形不純物濃度と、半導体層Ｐ２のｐ形不純物濃度とにばらつきが生じてしまい、ピラーＰＬと半導体層Ｐ２のとの間の境界面に空乏層が十分に形成されない場合でも、電気接続部を構成する半導電性膜ＳＩＮに微少な電流が流れることにより、半導電性膜ＳＩＮに等電位分布を形成し、ピラーＰＬに形成される空乏層がドレイン領域Ｄの方向へ引っ張られるようにした。このため、このピラーＰＬの空乏層によっても、ＭＯＳＦＥＴの耐圧を確保することができる。
なお、図１６に示すように、本実施形態に係る半導体装置においては、ｐ形の半導体層Ｐ２は、ドレイン領域Ｄにまで到達していなくてもよい。すなわち、半導体層Ｐ２のベース領域Ｂ側の端部は、ベース領域Ｂと接しているが、半導体層Ｐ２側の端部はドレイン領域Ｄと接していなくてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
例えば、上述した第１実施形態及び第２実施形態では、複数のＭＯＳＦＥＴを備える半導体装置を例に、本実施形態を説明したが、上述した技術を用いて、１つのＭＯＳＦＥＴを有する半導体装置を構成することも可能である。
Ｓ１：ソース電極、Ｓ２：ソース領域、ＧＴ：ゲート領域、ＧＩ：ゲート絶縁膜、Ｂ：ベース領域、ＰＬ：ピラーＰＬ、ＩＮ１：絶縁膜、ＩＮ２：絶縁膜、ＳＩＮ：導電性膜

Claims (11)

  1. 第１導電形のドレイン領域と、
    前記ドレイン領域の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上部に形成されたＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴを覆うように形成されたソース電極と、
    前記第１半導体領域の両側に形成された一対の電気接続部であって、前記第１半導体領域とは電気的に絶縁された状態で、前記ドレイン領域と前記ソース電極との間を電気的に接続する、電気接続部と、
    を備える半導体装置。
  2. 前記電気接続部は、
    前記ドレイン領域と前記ソース電極とを電気的に接続する導電性膜と、
    前記導電性膜の両側に形成された一対の第１絶縁膜と、
    を備える請求項１に記載の半導体装置。
  3. 前記導電性膜は、高抵抗の導電性膜により構成されている、請求項２に記載の半導体装置。
  4. 前記導電性膜は、半導電性窒化シリコン（Semi-Insulating ＳｉＮ）、又は、半導電性ポリシリコン（Semi-Insulating Poly-crystalline Silicon）により構成されている、請求項２又は請求項３に記載の半導体装置。
  5. 前記電気接続部において、前記一対の第１絶縁膜の間は、前記導電性膜が充填されている、請求項２乃至請求項４のいずれかに記載の半導体装置。
  6. 前記一対の第１絶縁膜は、前記ドレイン領域の内部にまで達している、請求項２乃至請求項５のいずれかに記載の半導体装置。
  7. 前記第１半導体領域の第１導電形の不純物濃度は、前記ドレイン領域の第１導電形の不純物濃度より低い、請求項１乃至請求項６のいずれかに記載の半導体装置。
  8. 前記電気接続部の前記ソース電極と前記ドレイン領域との間の電気的な抵抗は、１０７Ωから１０１０Ωの間である請求項１乃至請求項７のいずれかに記載の半導体装置。
  9. 前記ＭＯＳＦＥＴは、
    前記第１半導体領域の上部に形成された、第２導電形の第２半導体領域と、
    前記第２半導体領域の上部に形成された、第１導電形のソース領域と、
    前記ソース領域と前記第２半導体領域とを貫通して、前記第１半導体領域に達する、ゲート領域であって、第２絶縁膜を介して前記ソース領域と前記第１半導体領域と前記第２半導体領域に接する、ゲート領域と、
    を備える請求項１乃至請求項６のいずれかに記載の半導体装置。
  10. 第１導電形のドレイン領域と、
    前記ドレイン領域の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上部に形成された第２導電形の第２半導体領域と、
    前記第２半導体領域に形成されたＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴを覆うように形成されたソース電極と、
    前記第１半導体領域の両側に形成された一対の電気接続部であって、前記第１半導体領域とは電気的に絶縁された状態で、前記ドレイン領域と前記ソース電極との間を電気的に接続する、電気接続部と、
    前記電気接続部の周囲で、前記第２半導体領域から前記ドレイン領域の方向に延びる、第２導電形の第３半導体領域と、
    を備える半導体装置。
  11. 前記第３半導体領域は、前記第２半導体領域と前記ドレイン領域とを接続する、請求項１０に記載の半導体装置。
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