JP2022031959A - 不揮発性のメモリシステム又はサブシステム - Google Patents

Abstract

【課題】不揮発性メモリセルに関するシステム、デバイス、及び方法が説明される。【解決手段】不揮発性メモリアレイは、システムオンチップ（ＳｏＣ）又はプロセッサのためのメインメモリアレイとして用いられ得る。コントローラは、異なるページサイズ又はアクセス時間条件等を含む不揮発性メモリの動作の特徴に依存しないプロトコルを使用して、不揮発性メモリアレイとＳｏＣ又はプロセッサとの間をインタフェースで連結し得る。ＳｏＣ又はプロセッサと不揮発性メモリアレイとの間の動作を容易にするために、コントローラにおける仮想メモリバンクが用いられ得る。コントローラは、高速なデータ動作を容易にするためにバッファと結合され得、コントローラは、仮想メモリバンク又はバッファ内に蓄積されたデータに対処するために、不揮発性アレイにおけるデータに選択的にアクセスするように構成され得る。コントローラ、仮想メモリバンク、及びバッファは、ＳｏＣ又はプロセッサとは別個の１つのチップ上に構成され得る。【選択図】図５

Description

［クロスリファレンス］
特許のための本出願は、２０１７年６月２２日に出願の“Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ ｏｒ Ｓｕｂ－Ｓｙｓｔｅｍ”という名称のＨａｓｂｕｎによる米国特許出願番号１５／６３０，３３０の優先権を主張する２０１８年６月１４日に出願の“Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ ｏｒ Ｓｕｂ－Ｓｙｓｔｅｍ”という名称のＨａｓｂｕｎによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０３７４８０の優先権を主張し、その各々は、本願の譲受人に与えられ、その各々は、参照によりその全体が本明細書に明白に組み込まれる。

以下は、一般的に、メモリシステムに関し、より具体的には、不揮発性のメモリシステム又はサブシステムに関する。

メモリシステムは、コンピュータ、無線通信デバイス、モノのインターネット、カメラ、及びデジタル表示装置等の多数の電子デバイス内の情報を管理するために１つ以上のバスを介して結合された各種のメモリデバイス及びコントローラを含み得る。メモリデバイスは、こうした電子デバイス内に情報を蓄積するために幅広く使用される。情報は、メモリセルの異なる状態をプログラムすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。３つ以上の状態がメモリセル内に蓄積されてもよい。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、及び３次元クロスポイントメモリ（３Ｄ ＸＰｏｉｎｔ（登録商標）メモリ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリセル、例えば、ＦｅＲＡＭセルは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリセル、例えば、ＤＲＡＭセルは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様のメモリデバイスアーキテクチャを使用し得るが、他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。

メモリシステムの改善は、一般的に、メトリックの中でもとりわけ、システム電力消費の削減、メモリシステム容量の増加、読み出し／書き込み速度の改善、パーシステントメインメモリの使用による不揮発性の提供、又はある一定の性能ポイントにおける製造コストの削減等のメモリシステム性能の増加を含み得る。しかしながら、改善されるメモリシステムは、他の技術によって未だサポートされていない新たな技術又はプロトコルをしばしば活用し、又は改善されるメモリシステムは、より早期の技術との後方互換性がある場合には広範囲のアプリケーションでの解決策を提供し得る。

本明細書の開示は、以下の図面に言及し、以下の図面を含む。

本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムを含むシステムの図を示す。 本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートする非線形電気特性の一例を説明する。 本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートする回路の一例を説明する。 本開示の実施形態に従った例示的な不揮発性のメモリシステム又はサブシステムを説明する。 本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートする例示的なメモリシステムを説明する。 本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートするプロトコルの例示的な概略図を説明する。 本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムを動作するための方法を説明するフローチャートを示す。

不揮発性メモリアレイは、システムオンチップ（ＳｏＣ）又はプロセッサのためのメインメモリアレイとして用いられ得る。この種のシステムは、揮発性メモリアレイを用いるシステムに対し、高いシステム性能、高い面密度、及び低いシステム電力消費を含む利益を提供し得る。様々なアプリケーションにおいてこれらの利益を実現するために、本明細書で説明する技術は、レガシーメモリシステムアーキテクチャを用いた動作のために設計されたＳｏＣ又はプロセッサとの後方互換性を提供するために用いられ得る。例えば、本開示は、不揮発性メモリ動作の特徴に実質的に依存しなくてもよい（agnostic）プロトコルを使用してＳｏＣ又はプロセッサを用いた動作を容易にし得る、メモリサブシステム内のインタフェースコントローラを含む。本明細書で開示される不揮発性のメモリシステム又はサブシステムはまた、電力消費が重要な設計要因であり得るモバイル環境でのデスクトップアプリケーションを可能にし得る。

本明細書で説明されるようなシステムは、ＳｏＣ又はプロセッサ、メモリサブシステム、及びストレージを含み得る。該システムは、様々なコンポーネントを相互に結合するように構成された複数のバスをも含み得る。メモリサブシステムは、不揮発性メモリ、仮想メモリバンク、及びインタフェースコントローラを含み得る。インタフェースコントローラは、バスの内の１つを介してＳｏＣ／プロセッサと共に動作するように構成され得る。例えば、バスの内の１つを介してＤＲＡＭインタフェースを使用してＳｏＣ／プロセッサとの動作を容易にするために、インタフェースコントローラは、仮想メモリバンクを利用して不揮発性メモリと共に動作するように構成され得る。仮想メモリバンクは、ＤＲＡＭセルを用いて構築され得、例えば、ページサイズ、タイミング条件等を決定し得る低電力ダブルデータレート（ＬＰＤＤＲ）の仕様に準拠して動作するように構成され得る。ページサイズは、一般的に、以下で別段の定めが特にない限り、様々なインタフェースで扱われるデータのサイズを指す。また、メモリサブシステムは、ＤＲＡＭバッファとして構築され得るバッファを更に含み得る。該バッファは、インタフェースコントローラと共に動作するように構成され得、ＳｏＣ／プロセッサにより直接アクセス可能であるように構成され得る。

以下で詳細に説明するように、インタフェースコントローラは、ＤＲＡＭページサイズをエミュレートするために仮想メモリバンクを利用し得、それは、ＳｏＣ／プロセッサとの動作を容易にし得る。実例として、仮想メモリバンクは、ＤＲＡＭページサイズ（例えば、ＬＰＤＤＲの仕様で指定されたページサイズ）を有するように構成され得る。また、本明細書で説明されるとき、仮想メモリバンクは、不揮発性メモリのページサイズに対応する部分又は要素を有するように構成され得る。例えば、ＬＰＤＤＲの仕様に準拠したＤＲＡＭページサイズは、不揮発性メモリのページサイズの上位セットであり得、ＤＲＡＭページサイズでの使用のために構成されたＳｏＣ／プロセッサと共に動作しつつ、不揮発性メモリアレイ内の異なるページサイズを使用することの利益をシステムが活用することを可能にし得る。不揮発性メモリは、様々なページサイズをサポートするように構成され得る。

インタフェースコントローラはまた、仮想メモリバンク又はバッファを活用することによって、低レイテンシ又は電力動作の削減を可能にし得る。例えば、ＳｏＣ／プロセッサから読み出しコマンドを受信すると、インタフェースコントローラは、仮想メモリバンク又はバッファからＳｏＣ／プロセッサへデータを送信することを試行し得る。仮想メモリバンク又はバッファ内にデータが存在しない場合、インタフェースコントローラは、不揮発性メモリからデータを検索し得、データをＳｏＣ／プロセッサへ送信しつつ、仮想メモリバンク内にデータを蓄積し得る。インタフェースコントローラは、本明細書で説明するプロトコルに従って仮想メモリバンクの動作を管理し得る。例えば、不揮発性メモリからの有効データを仮想メモリバンクの如何なる部分が蓄積するかを指し示すためにフラグのセットは使用され得る。ＳｏＣ／プロセッサから書き込みコマンドを受信すると、インタフェースコントローラは、仮想メモリバンクにおいてデータを蓄積し得る。不揮発性メモリ内のコンテンツから修正されたデータのみをインタフェースコントローラが保存することを可能にするように、フラグの別のセットは、不揮発性メモリのコンテンツとは異なる有効データを仮想メモリバンクの部分が何時蓄積するかを示し得る。

更に、以下で詳細に説明するように、インタフェースコントローラは、仮想メモリバンクからのデータをＳｏＣ／プロセッサがもはや必要としない場合に何処に蓄積するかを判定し得る。インタフェースコントローラは、仮想メモリバンクのコンテンツを監視及び識別し得る。また、インタフェースコントローラは、ある一定の時間間隔の間のＳｏＣ／プロセッサによる仮想メモリバンクのコンテンツへのアクセスの試行数を記録するカウンタを有し得る。例として、ＳｏＣ／プロセッサによるアクセスの試行数が所定の閾値未満であることをカウンタが示す場合、インタフェースコントローラは、ＳｏＣ／プロセッサが短期間内にデータにアクセスする必要がないことがあると予測する修正データを不揮発性メモリ内に蓄積し得る。インタフェースコントローラは、該データが修正されていないと判定した後にデータを破棄し得る。又は、ＳｏＣ／プロセッサによるアクセスの試行数が所定の閾値以上であることをカウンタが指し示す場合、インタフェースコントローラは、ＳｏＣ／プロセッサがデータに直ぐにアクセスする必要があり得ることを予測するデータをバッファ内に蓄積し得る。こうした判定にシステム環境全体を考慮させるために、インタフェースコントローラに対する様々な基準（例えば、カウンタの値、クロック、時限等を含む基準）を当業者は工夫可能であるべきである。また、仮想メモリバンクのコンテンツをバッファにバイパス保存するために、ＳｏＣ／プロセッサによるアクセスの試行数が所定の閾値未満である場合、カウンタはバイパスインジケータをセットアップし得る。バイパスインジケータは、仮想メモリバンクの修正されたコンテンツを不揮発性メモリに直接保存するためにその後使用され得る。

前述の論考は開示の概要を提供する。上で紹介した機構及び技術は、メモリシステム又はサブシステムのアーキテクチャ並びに関連するプロトコルの観点で以下で更に説明される。不揮発性のメモリシステム又はサブシステムをサポートするコントローラ及びシステムバスと組み合わせて、メモリシステム又はサブシステムに対する具体例がその後説明される。開示のこれら又はその他の機構は、更に、不揮発性のメモリシステム又はサブシステムに関する装置図、システム図、及びフローチャートによって説明され、それらを参照しながら説明される。

図１は、本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムを含むシステム１００の図を示す。システム１００はデバイス１０５を含み得る。デバイス１０５は、ＳｏＣ又はプロセッサ１３０、インタフェースコントローラ１２０、並びに様々なメモリデバイス１７０、１７５、及び１８０を含み得る。デバイス１０５は、入力／出力コントローラ１３５、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント１２５、ボードサポートパッケージ（ＢＳＰ）１２６、周辺コンポーネント１４０、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１６０をも含み得る。デバイス１０５のコンポーネントは、バス１１０を通じて相互に電子通信し得る。

デバイス１０５は、コンピューティングデバイス、電子デバイス、モバイルコンピューティングデバイス、又は無線デバイスであり得る。デバイス１０５は、携帯電子デバイスであり得る。デバイス１０５は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、セルラーフォン、ウエアラブルデバイス、又はインターネット接続デバイス等であり得る。幾つかの例では、デバイス１０５は、基地局又はアクセスポイントを介した双方向の無線通信のために構成される。幾つかの例では、デバイス１０５は、機械タイプ通信（ＭＴＣ）、機械間（Ｍ２Ｍ）通信、又はデバイス間（Ｄ２Ｄ）通信が可能である。デバイス１０５は、ユーザ装置（ＵＥ）、局（ＳＴＡ）、又はモバイル端末等と称され得る。

ＳｏＣ／プロセッサ１３０は、様々なメモリデバイス１７０、１７５、１８０又はそれらの任意の組み合わせと共に、直接又はインタフェースコントローラ１２０を介して動作するように構成され得る。幾つかの場合、ＳｏＣ／プロセッサ１３０は、インタフェースコントローラ１２０の機能を実施し得る。ＳｏＣ／プロセッサ１３０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタロジック、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得る。

インタフェースコントローラ１２０は、ＳｏＣ／プロセッサ１３０と共に動作するように構成され得る。インタフェースコントローラ１２０はまた、様々なメモリデバイス１７０、１７５、１８０、又はそれらの任意の組み合わせと共に動作するように構成され得る。

メモリデバイス１７０は、デジタル情報を蓄積するためのメモリセルの１つ以上のアレイを各々含み得る。メモリデバイス１７０は、ＳｏＣ／プロセッサ１３０又はインタフェースコントローラ１２０と共に動作するように構成され得る。幾つかの例では、メモリデバイス１７０は、ＳｏＣ／プロセッサ１３０又はインタフェースコントローラ１２０に対するメモリバンクのためのバッファメモリとしての役割を果たすように構成され得る。幾つかの例では、１つ以上のメモリデバイス１７０がデバイス１０５内に存在し得る。

メモリデバイス１７５は、２つ以上のティア内に構築されたメモリセルのアレイと共に動作するように構成されたローカルメモリコントローラを含み得る。メモリデバイス１７５のローカルメモリコントローラはまた、ＳｏＣ／プロセッサ１３０と共に動作するように構成され得る。メモリデバイス１７５のローカルメモリコントローラは、ＳｏＣ／プロセッサ１３０と共に効果的に動作するために、メモリセルの異なる特徴を扱うように構成され得る。幾つかの例では、第１のティアのメモリセルは、様々な作業負荷を扱うために短い応答時間で数の大きな入出力動作毎秒（ＩＯＰＳ）を提供し得る３次元クロスポイント（３Ｄ ＸＰｏｉｎｔ（登録商標））メモリであり得る。幾つかの例では、第２のティアのメモリセルは、第１のティアのメモリセルよりも相対的に低コストでデータストレージに対する高い容量をし得る３次元否定論理積（ＮＡＮＤ）メモリであり得る。メモリデバイス１７５は、幾つかの場合、メモリアレイのその他の種類又は組み合わせを含み得る。

メモリデバイス１８０は、メモリセルの１つ以上のアレイと共に動作するように構成されたローカルメモリコントローラを含み得る。メモリデバイス１８０のローカルメモリコントローラは、ＳｏＣ／プロセッサ１３０又はインタフェースコントローラ１２０と共に動作するようにも構成され得る。幾つかの例では、メモリセルは、不揮発性若しくは揮発性のメモリセル、又は不揮発性及び揮発性のメモリセルの両者の組み合わせを含み得る。幾つかの例では、メモリデバイス１８０のローカルメモリコントローラは、メモリアレイが不揮発性メモリセル、例えば、強誘電体メモリセルを含むメモリアレイに対して、様々なページサイズを扱うように構成され得る。幾つかの例では、ページサイズは、メモリアレイが揮発性メモリセル、例えば、ＤＲＡＭセルを含むメモリアレイに対して、ある一定サイズで固定され得る。幾つかの例では、１つ以上のメモリデバイス１８０がデバイス１０５内に存在し得る。

ＤＭＡＣ１６０は、ＳｏＣ／プロセッサ１３０がメモリデバイス１７０、１７５、又は１８０と共にダイレクトメモリアクセスを実施することを可能にし得る。例えば、ＤＭＡＣ１６０は、インタフェースコントローラ１２０の関与又は動作なしにメモリデバイス１７０、１７５、又は１８０に直接アクセスするようにＳｏＣ／プロセッサ１３０をサポートし得る。

周辺コンポーネント１４０は、デバイス１０５に統合され得る、入力若しくは出力デバイス、又はそうしたデバイスのためのインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。周辺コンポーネント１４０は、周辺装置として当業者により理解されるその他のコンポーネントであってもよい。

ＢＩＯＳコンポーネント１２５又はＢＳＰ１２６は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、それは、システム１００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１２５又はＢＳＰ１２６は、ＳｏＣ／プロセッサ１３０と様々なコンポーネント、例えば、周辺コンポーネント１４０、入力／出力コントローラ１３５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１２５又はＢＳＰ１２６は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。

入力／出力コントローラ１３５は、ＳｏＣ／プロセッサ１３０と周辺コンポーネント１４０、入力デバイス１４５、又は出力デバイス１５０との間のデータ通信を管理し得る。入力／出力コントローラ１３５は、デバイス１０５に統合されない周辺装置をも管理し得る。幾つかの場合、入力／出力コントローラ１３５は、外部の周辺装置への物理的接続又はポートを表し得る。

入力１４５は、デバイス１０５又はそのコンポーネントへの入力を提供する、デバイス１０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１４５は、周辺コンポーネント１４０を介してデバイス１０５とインタフェースで連結する周辺装置であり得、又は入力／出力コントローラ１３５によって管理され得る。

出力１５０は、デバイス１０５又はそのコンポーネントの何れかからの出力を受信するように構成された、デバイス１０５の外にあるデバイス又は信号を表し得る。出力１５０の例は、表示装置、音声スピーカ、プリントデバイス、又はプリント回路基板上の別のプロセッサ等を含み得る。幾つかの場合、出力１５０は、周辺コンポーネント１４０を介してデバイス１０５とインタフェースで連結する周辺装置であり得、又は入力／出力コントローラ１３５によって管理され得る。

デバイス１０５のコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書で説明する機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動若しくは受動素子を含み得る。

幾つかの場合、装置は、第１のページサイズを有する不揮発性メモリセルを含む第１のメモリアレイと関連付けられるインタフェースコントローラと、該インタフェースコントローラと結合されたＳｏＣ又はプロセッサと、インタフェースコントローラを介して第１のメモリアレイと結合され、ＳｏＣ又はプロセッサと関連付けられる第２のページサイズに基づいてデータを蓄積するように構成され、第２のページサイズは第１のページサイズの上位セットであり得る第２のメモリアレイと、インタフェースコントローラ、ＳｏＣ又はプロセッサ、若しくは第２のメモリアレイ、又はそれらの任意の組み合わせの内の少なくとも１つと結合された１つ以上のバスとを含み得る。

幾つかの場合、装置は、１つ以上のバスに結合された１つ以上のコンポーネントであって、入力及び出力（Ｉ／Ｏ）コントローラ、ＢＩＯＳコンポーネント若しくはＢＳＰ、又はそれらの任意の組み合わせの内の少なくとも１つを含む該１つ以上のコンポーネントを更に含み得る。幾つかの場合、装置は、１つ以上のバスに結合されたダイレクトメモリアクセスコントローラ（ＤＭＡＣ）と、１つ以上のバスを介してインタフェースコントローラに結合され、揮発性メモリセルを含む第３のメモリアレイとを更に含み得る。幾つかの場合、第２のメモリアレイ、第３のメモリアレイ、及びインタフェースコントローラは同じチップ上に配備される。幾つかの場合、第１のページサイズは構成可能であり得る。幾つかの場合、装置は、１つ以上のバスを介してＳｏＣ又はプロセッサに結合され、不揮発性メモリセルを含む第４のメモリアレイを更に含み得る。

図２は、本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートする非線形電気特性の一例を説明する。プロット２００は、本明細書で説明する機構及び技術をサポートする例示的な特徴を説明するために提供される。その他の特徴及び材料特性は、これらの機構又は同様の機構をサポートし得る。プロット２００－ａは、強誘電体材料を使用するコンデンサに対する例示的なヒステリシス曲線を説明する。プロット２００－ｂは、線形材料２５０又は常誘電体材料２４０を使用するコンデンサの例示的な分極を説明する。プロット２００は、強誘電体の、線形の、又はパラリニアの（para-linear）材料を利用するメモリセルのコンデンサ上に蓄積された電荷Ｑをコンデンサに渡る電圧差Ｖの関数として描写する。

強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。一方、線形又は常誘電体の材料は、外部の電界が存在する場合のみ分極を示す。強誘電体材料内の電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられる常誘電体コンデンサと比較して顕著に減少し得る。それ故、強誘電体メモリセルは、ＤＲＡＭセルと比較した場合にリフレッシュ動作を実施する必要性を削減又は省略し得る。

プロット２００－ａに描写するように、強誘電体材料は、ゼロの電圧差で正又は負の電荷を維持し得、２つの可能な充電状態：電荷状態２０５及び電荷状態２１０をもたらす。図２の例に従うと、電荷状態２０５は論理０を表し、電荷状態２１０は論理１を表す。幾つかの例では、個別の電荷状態の論理値は逆にされてもよい。電荷状態２０５及び２１０は、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（それ故、電荷）とも称され得る。本明細書で論じる強誘電体は、ハフニウム、ジルコニウム、酸素、又はそれらの任意の組み合わせを含む化合物であり得る。例えば、それは酸化ハフニウム又はジルコニアを含み得る。強誘電体材料を利用するメモリセルは、外部のバイアス／電圧の不存在の場合に、蓄積された電荷を維持するので、強誘電体メモリセルは“不揮発性メモリ”と呼ばれ得る。

プロット２００－ｂは、線形材料２５０及び常誘電体材料２４０に対する例示的な分極曲線を説明する。図示するように、線形材料２５０の電荷Ｑは、印加される電圧Ｖに対して線形である。常誘電体材料２４０は、電圧に対して非線形な電荷を示す。分極プロット２００－ａに示した強誘電体材料と比較すると、しかしながら、線形材料２５０及び常誘電体材料２４０の両者は、ゼロの電圧でゼロの電荷を有する。線形材料２５０又は常誘電体材料２４０を利用するコンデンサに非ゼロの電圧を印加することによって、異なる論理状態が蓄積され得る。例えば、正の電圧２７０に対応する電荷状態２０５－ｂ及び２０５－ｃは、常誘電体材料２４０及び線形材料２５０に対する論理０を夫々表し得る。負の電圧も同様に使用され得る。ゼロの電荷（電荷状態２６０）は、線形材料２５０及び常誘電体材料２４０に対する論理１を表し得る。線形又はパラリニアのコンデンサは、充電される場合にコンデンサに渡って非ゼロの電圧を有するので、コンデンサから漏洩する電子に対してはエネルギー的に好都合であり得る。したがって、線形又はパラリニアのコンデンサ内に蓄積された電荷が論理０ともはや看做されないレベルに到達し、蓄積された論理状態が破損又は喪失されるまで、蓄積された電荷は漏洩し得る。したがって、線形材料２５０又は常誘電体材料２４０の何れかを利用するメモリセルは“揮発性メモリ”と呼ばれ得る。

不揮発性及び揮発性のメモリの両者は、有益な特徴を有し得、又は本明細書で説明する技術をサポート又は実装するために用いられ得る。

図３は、本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートする回路の例を説明する。回路３００は、本明細書で説明する機構又は技術をサポートする例示的な特徴を説明するために提供される。その他の回路構成は、これらの機構又は同様の機構をサポートし得る。回路３００－ａは、不揮発性のメモリシステム又はサブシステムをサポートする強誘電体メモリセルを有する強誘電体メモリアレイの行を表し得る。回路３００－ｂは、レガシーのＤＲＡＭアレイの線形／パラリニア電気メモリセルを有する揮発性メモリアレイの行を表し得る。回路３００は、図１を参照しながら説明したアレイの側面又は部分を説明し得る。

回路３００－ａは、強誘電体メモリ（ＦｅＲＡＭ）セル３１０－ａ、ワード線３４０－ａ、ビット線３５０－ａ、及びプレート線３６０－ａの行を含み得る。各強誘電体メモリセル３１０－ａは、選択コンポーネント３３０－ａ及び強誘電体コンデンサ３２０－ａを含み得る。幾つかの例では、選択コンポーネント３３０－ａは電界効果トランジスタ（ＦＥＴ）であり得る。強誘電体コンデンサを有する強誘電体メモリセル３１０－ａはＦｅＲＡＭセルと称され得る。メモリセルの複数の行に共通の延伸したビット線３５０－ａを用いて回路３００－ａの複数の行を繰り返すことによって、強誘電体メモリセルの２次元のアレイが配置され得ることは、当業者により評価されるべきである。

回路３００－ｂは、線形／パラリニアメモリセル３１０－ｂ、ワード線３４０－ｂ、及びビット線３５０－ｂの行を含み得る。各線形／パラリニアメモリセルは、選択コンポーネント３３０－ｂ及び線形／パラリニアコンデンサ３２０－ｂを含み得る。幾つかの例では、選択コンポーネント３３０－ｂは電界効果トランジスタであり得る。線形／パラリニアコンデンサを有する線形／パラリニアメモリセル３１０－ｂはＤＲＡＭセルと称され得る。線形／パラリニアコンデンサの端子はグランド又は仮想接地に接続される。メモリセルの複数の行に共通の延伸したビット線３５０－ｂを用いて回路３００－ｂの複数の行を繰り返すことによって、線形／パラリニアメモリセルの２次元のアレイが配置され得ることは、当業者により評価されるべきである。

メモリアクセス動作の間、メモリセルの行は、該行と関連付けられるワード線を活性化することによって活性化され得る。回路３００－ｂ内のＤＲＡＭセルの行が活性化された場合、ＤＲＡＭコンデンサ３２０－ｂの他の端子がグランド又は仮想接地にされる一方で、ＤＲＡＭコンデンサ３２０－ｂの端子がビット線３５０－ｂに接続されて、各選択コンポーネント３３０－ｂは活性化される。同時に、ＤＲＡＭコンデンサ３２０－ｂ内に蓄積された電荷は“流動”するであろうし、こうした流動又はその欠如（すなわち、ＤＲＡＭコンデンサ３２０－ｂ内に蓄積された電荷が何らない場合）は、各ビット線３５０－ｂによって検出されなければならない。それ故、ワード線に接続されたＤＲＡＭセルの各々は、ワード線が活性化された場合にセンシングされる必要がある。ＤＲＡＭのページサイズは、ＤＲＡＭ動作のこの性質に基づいて判定され得る。比較的小さなデータの塊のセンシング、ラッチ、及び制御をデジタル論理回路が実施することを繰り返すことと関連付けられる不合理なオーバヘッドを回避するために、ＤＲＡＭの典型的なページサイズは、きわめて大きくなりがちである。例えば、ＤＲＡＭの典型的なページサイズは２０４８バイトであり得る。

対照的に、回路３００－ａ内のＦｅＲＡＭセルの行が活性化された場合、強誘電体コンデンサ３２０－ａの他の端子がプレート線３６０－ａに接続される一方で、強誘電体コンデンサ３２０－ａの端子がビット線３５０－ａに接続されて、各選択コンポーネント３３０－ａは活性化される。強誘電体コンデンサ３２０－ａのプレート間の強誘電体材料の性質を伴ったプレート線３６０－ａは、ビット線３５０－ａへの接続時に強誘電体コンデンサ３２０－ａが放電することを防止し得る。プレート線３６０－ａへの電圧を変更することによるＦｅＲＡＭセル３１０－ａの動作は、“セルプレートの移動”と称され得る。それ故、ワード線３４０－ａに接続されたＦｅＲＡＭセルのサブセットは、ワード線３４０－ａに接続された全てのＦｅＲＡＭセルをセンシングする必要なく一度にセンシングされ得る。ＦｅＲＡＭセル動作のこうした性質は、ＤＲＡＭの典型的なページサイズよりも小さな、ＦｅＲＡＭに対するページサイズを提供するために利用され得る。例えば、ＦｅＲＡＭの典型的なページサイズは６４バイトであり得る。より小さなページサイズは、ＤＲＡＭセルの動作よりも高電力を通常必要とするＦｅＲＡＭセルの効率的な動作を可能にし得る。情報中の関連する変更が小さい場合にはＦｅＲＡＭアレイの小さな部分のみが活性化される必要があり得るので、より小さなページサイズは、ＦｅＲＡＭデバイスの動作の間の効率的なエネルギー使用を容易にし得る。更に、ＦｅＲＡＭセルのアレイに対するページサイズは、ＦｅＲＡＭ動作を利用するデータ及びコマンドの性質に依存して変更され得る。

ＤＲＡＭを含む幾つかのメモリデバイスアーキテクチャでは、メモリセルは、外部の電源によって定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、線形／パラリニア材料を有する充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらの揮発性メモリデバイスのリフレッシュレートは比較的高いことがあり、例えば、ＤＲＡＭアレイに対しては毎秒数十回のリフレッシュ動作であり得、それは、著しいシステム電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリシステム又はサブシステム内のメモリアレイの配備又は動作（例えば、電力供給、発熱、材料限界等）を阻害し得る。

上で論じたように、強誘電体メモリデバイスは、それらのエネルギー効率がよい可変のページサイズ動作に起因する利益と、リフレッシュ動作の欠如に起因する、ほぼゼロのスタンバイ電力等の強誘電体コンデンサの不揮発性の性質とを提供し得、そのことは、電池の寿命を増加させ得、スタンバイ又は非電力（例えば、“オフ”）状態に続く瞬時のオン動作、又は低いシステム電力消費を伴うメモリのより高い面密度等の機構を可能にし得る。不揮発性のメモリシステム又はサブシステムのこうした機構は、例えば、モバイル環境でデスクトップアプリケーションを稼働することを可能にし得る。

図４は、本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートする例示的なシステム４００を説明する。システム４００は、図１を参照しながら説明したようなシステム１００の一例であり得、デバイス４１０を含み得る。デバイス４１０は、図１を参照しながら説明したようなデバイス１０５の一例であり得る。デバイス４１０は、ＳｏＣ／プロセッサ４５０、メモリサブシステム４２０、及びストレージ４６０を含み得る。ＳｏＣ／プロセッサ４５０は、図１を参照しながら説明したようなＳｏＣ／プロセッサ１３０の一例であり得る。

メモリサブシステム４２０は、図１を参照しながら説明したようなメモリデバイス１８０の一例であり得る。ストレージ４６０は、図１を参照しながら説明したようなメモリデバイス１７５の一例であり得る。ＳｏＣ／プロセッサ４５０は、バス４８０を介してストレージ４６０と共に、バス４７０及び４７５を介してメモリサブシステム４２０と共に動作するように構成され得る。幾つかの例では、バス４８０は、ペリフェラルコンポーネントインタコネクトエクスプレス（ＰＣＩｅ）、バス４７０の低電力ダブルデータレート（ＬＰＤＤＲ）コマンド及びアドレス（ＣＡ）、並びにバス４７５のＬＰＤＤＲ入力／出力（Ｉ／Ｏ）をサポートするように構成され得る。幾つかの例では、メモリサブシステム４２０は、ＤＲＡＭアレイの内の１つ以上であり得る。上で論じたように、ＤＲＡＭセルは、外部の電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。ＤＲＡＭデバイスのリフレッシュレートは比較的高いことがあり、それは、他のメモリ技術と比較して高い電力消費をもたらし得る。より大きなＤＲＡＭメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリサブシステム４２０内のＤＲＡＭメモリアレイの配備又は動作（例えば、電力供給、発熱、材料限界等）を阻害し得る。

幾つかの例では、メモリサブシステム４２０は、ＦｅＲＡＭアレイの内の１つ以上であり得る。他の例では、メモリサブシステム４２０は、ＦｅＲＡＭとは異なる不揮発性メモリ技術を用いる他の種類の不揮発性メモリデバイスであり得る。上で論じたように、ＦｅＲＡＭアレイは、特に、電池の電力消費が考慮する主要因の内の１つであり得るモバイルシステムにおいて、強誘電体コンデンサの不揮発性の性質に起因する、ＤＲＡＭアレイを上回る利益を提供し得る。更に、ＦｅＲＡＭの不揮発性の性質は、揮発性のＤＲＡＭアレイ内に存在するデータを喪失しないように、電力断の時に対処する付加的な利益を提供し得る。但し、ＦｅＲＡＭは、データアクセス、ページサイズ等に関わるレイテンシ等、ＤＲＡＭアレイと比較した場合に異なる特徴を提供し得るので、ＦｅＲＡＭアレイを含むメモリサブシステムは、システムの動作、又はバス４７０及び４７５の設計及び統合の他の側面に影響を与え得る。また、レガシーのコンポーネントと通信可能である、又はバス４７０及び４７５を介する等、レガシーのプロトコルを使用可能である代替的な解決方法を提供できることは、ＦｅＲＡＭ技術から利益を受け得るアプリケーションの数を増加させ得る。

幾つかの場合、装置（例えば、メモリサブシステム４２０）は、第１のページサイズを有する不揮発性メモリセルを含み得る第１のメモリアレイと、ＳｏＣ又はプロセッサと関連付けられる第２のページサイズに基づいてデータを蓄積するように構成され得、第２のページサイズは第１のページサイズの上位セットであり得る第２のメモリアレイと、第２のページサイズを少なくとも部分的に用いて構成された揮発性メモリセルを含む第３のメモリアレイとを含み得る。装置は、ＳｏＣ又はプロセッサ、第１のメモリアレイ、第２のメモリアレイ、及び第３のメモリアレイとインタフェースで連結するように構成されたコントローラをも含み得る。幾つかの場合、コントローラは、第１のメモリアレイにアクセスするためのメモリ動作コマンドをＳｏＣ又はプロセッサから受信することと、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かを判定し、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに基づき得ることと、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かの判定に基づいて、第１のメモリアレイ又は第２のメモリアレイにおいてメモリ動作コマンドを実行することとを動作可能であり得る。

図５は、本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートする例示的なシステムを説明する。システム５００は、図４を参照しながら説明したようなシステム４００の一例であり得、デバイス５１０を含み得る。デバイス５１０は、図４を参照しながら説明したようなデバイス４１０の一例であり得る。デバイス５１０は、ＳｏＣ／プロセッサ５５０、メモリサブシステム５２０、及びストレージ５６０を含み得る。ＳｏＣ／プロセッサ５５０は、図４を参照しながら説明したようなＳｏＣ／プロセッサ４５０の一例であり得る。メモリサブシステム５２０は。図４を参照しながら説明したようなメモリサブシステム４２０の一例であり得る。ストレージ５６０は、図４を参照しながら説明したようなストレージ４６０の一例であり得る。バス５８０は、図４を参照しながら説明したようなバス４８０の一例であり得、ＳｏＣ／プロセッサ５５０は、バス５８０を介してストレージ５６０と共に動作するように構成され得る。バス５７０は、図４を参照しながら説明したようなバス４７０の一例であり得る。バス５７５は、図４を参照しながら説明したようなバス４７５の一例であり得る。ＳｏＣ／プロセッサ５５０は、バス５７０及び５７５を介してメモリサブシステム５２０と共に動作するように構成され得る。幾つかの例では、ＳｏＣ／プロセッサ５５０は、キャッシュメモリ５５５としての機能を果たすために同じ基板上に配備されたローカルメモリアレイを有するように構成され得る。

メモリサブシステム５２０は、不揮発性メモリ５２５、仮想メモリバンク５３５、及びインタフェースコントローラ５３０を含み得る。不揮発性メモリ５２５は、図１を参照しながら説明したようなメモリデバイス１８０の一例であり得る。仮想メモリバンク５３５は、図１を参照しながら説明したようなメモリデバイス１７０の一例であり得る。インタフェースコントローラ５３０は、図１を参照しながら説明したようなインタフェースコントローラ１２０の一例であり得る。インタフェースコントローラ５３０は、バス５７０及び５７５を介してＳｏＣ／プロセッサ５５０と共に動作するように構成され得る。バス５７０及び５７５は、図４を参照しながら説明したようなバス４７０及び４７５の夫々例示であり得る。幾つかの例では、仮想メモリバンク５３５は、ＤＲＡＭセルと共に構築され得、ＬＰＤＤＲの仕様、例えば、ページサイズ、タイミング条件等に準拠して動作するように構成され得、バス５７０及び５７５を介する等、レガシーのコンポーネントと共に又はレガシーのプロトコルを使用して仮想メモリバンク５３５が動作を容易にし得るようにＬＰＤＤＲの仕様に基づき得る。また、インタフェースコントローラ５３０は、バス５７１及び５７６を介して不揮発性メモリ５２５と共に動作するように構成され得る。幾つかの例では、インタフェースコントローラ５３０は仮想メモリバンク５３５を含み得る。仮想メモリバンク５３５と協働するインタフェースコントローラ５３０は、ＬＰＤＤＲの仕様、例えば、ページサイズ、タイミング条件等に準拠してＳｏＰ／プロセッサ５５０と共に動作するように構成され得る。

幾つかの例では、メモリサブシステム５２０はバッファ５４０を更に含み得る。幾つかの例では、バッファ５４０は、ＤＲＡＭバッファとして構築され得る。バッファ５４０は、図１を参照しながら説明したようなメモリデバイス１７０又は１８０の一例であり得る。また、インタフェースコントローラ５３０は、バス５７２及び５７７を介してバッファ５４０と共に動作するように構成され得る。幾つかの例では、バス５７２はバッファＣＡバスであり得る。幾つかの例では、バス５７７はインタフェース（ＩＦ）バッファＩ／Ｏバスであり得る。インタフェースコントローラ５３０並びにバス５７２及び５７７は、ＬＰＤＤＲのページサイズ及びタイミング等のＤＲＡＭに関わるプロトコルと互換性があるように構成され得る。幾つかの例では、ＳｏＣ／プロセッサ５５０は、バス５７５を介してバッファ５４０と共に直接動作するように構成され得る。幾つかの例では、バッファ５４０は、バス５７５と互換性があって、従ってＳｏＣ／プロセッサ５５０によって直接アクセス可能なページサイズを有するように構成され得る。

メモリシステムのドメイン内に存在するバッファ５４０は、ＳｏＣ／プロセッサ５５０内のキャッシュメモリ５５５の増強として動作するように構成され得る。幾つかの例では、バッファ５４０の容量は、２５６メガバイトのオーダーであり得る。幾つかの例では、バッファ５４０の容量は、ＳｏＣ／プロセッサ５５０内のキャッシュメモリ５５５のサイズに基づいて判定され得る。バッファ５４０の比較的小さな容量は、潜在的により小さな寄生要素、例えば、金属線と関連付けられるインダクタンスが原因で、より大きな容量の典型的なＤＲＡＭよりもより良く実施する機会をメモリサブシステム５２０に提供し得る。バッファ５４０のより小さな容量は、周期的なリフレッシュ動作と関連付けられるシステム電力消費を削減する観点で付加的な利益を提供し得る。

メモリサブシステム５２０は、１チップ型及び複数チップ型を含む様々な構成で実装され得る。１チップ型は、インタフェースコントローラ５３０、仮想メモリバンク５３５、及び不揮発性メモリ５２５を単一のチップ上に含み得る。幾つかの例では、バッファ５４０は単一のチップ内に含まれ得る。一方、複数チップ型は、メモリサブシステム５２０内の構成要素の各１つ、すなわち、インタフェースコントローラ５３０、仮想メモリバンク５３５、不揮発性メモリ５２５、及びバッファ５４０を単一のチップ内に別々に有し得る。複数チップ型のバリエーションは、仮想メモリバンク５３５及びインタフェースコントローラ５３０の両方を有するチップを含み得る。また、複数チップ型は、別個のチップ上に実装されたバッファ５４０を更に含み得る。バリエーションは、仮想メモリバンク５３５を含むためのバッファ５４０を有し得る。更に別の例では、複数チップ型は、不揮発性メモリ及びバッファを同じチップ上に含み得る。幾つかの例では、不揮発性メモリアレイはＤＲＡＭセルのアレイを含み得る。幾つかの場合、インタフェースコントローラ５３０、仮想メモリバンク５３５、及びバッファ５４０は同じチップ上に配備され得る。

幾つかの例では、不揮発性メモリ５２５は、ローカルメモリコントローラ５２６を有するＦｅＲＡＭのアレイであり得る。幾つかの例では、不揮発性メモリ５２５は、ストレージ５６０と比較して、ＳｏＣ／プロセッサ５５０の不揮発性ニアメモリを指し得る。ニアメモリとしての不揮発性メモリ５２５は、例えば、ストレージ５６０からデータを検索することと関連付けられ得るオーバヘッドを制限又は回避し得る。

幾つかの例では、不揮発性メモリ５２５の容量は、３２ギガバイトのオーダーであり得る。不揮発性メモリ５２５は、ストレージ５６０にアクセスする代わりに、予想外の電力断時に重要な情報を保存し得、ストレージ５６０にアクセスすることは、望まない遅延と関連付けられ得る。不揮発性メモリ５２５のローカルメモリコントローラ５２６は、不揮発性メモリ５２５に対する可変のページサイズを判定するように構成され得る。幾つかの例では、ＦｅＲＡＭのページサイズは、ＬＰＤＤＲ ＤＲＡＭのページサイズよりも小さくてもよく、ＬＰＤＤＲ ＤＲＡＭのページサイズは、ＦｅＲＡＭのページサイズの上位セットであり得る。ＬＰＤＤＲ ＤＲＡＭのページサイズの一例は２０４８バイトであり得、ＦｅＲＡＭのページサイズの一例は６４バイトであり得る。インタフェースコントローラ５３０は、バス５７１及び５７６を介して不揮発性メモリ５２５と共に動作するように構成され得る。幾つかの例では、バス５７１はＦｅＲＡＭ ＣＡバスであり得る。幾つかの例では、バス５７６はＦｅＲＡＭインタフェース（ＩＦ）バスであり得る。インタフェースコントローラ５３０並びにバス５７２及び５７６は、不揮発性メモリ５２５のページサイズと互換性があるように構成され得る。

幾つかの場合、装置は、第１のページサイズを有する不揮発性メモリセルを含む第１のメモリアレイと、第１のメモリアレイと結合され、ＳｏＣ又はプロセッサとインタフェースで連結するように構成された第１のコントローラと、第１のコントローラを介して第１のメモリアレイと結合され、ＳｏＣ又はプロセッサと関連付けられる第２のページサイズに基づいてデータを蓄積するように構成され、第２のページサイズは第１のページサイズの上位セットである第２のメモリアレイとを含み得る。幾つかの場合、装置は、第１のコントローラと結合され、第２のページサイズを少なくとも部分的に用いて構成された第３のメモリアレイを更に含み得る。幾つかの場合、第２のメモリアレイ、第３のメモリアレイ、及び第１のコントローラは、同じチップ上に配備される。幾つかの場合、第１のページサイズを構成可能である。

幾つかの場合、第３のメモリアレイはＳｏＣ又はプロセッサに結合される。幾つかの場合、第３のメモリアレイは、Ｓｏｃ又はプロセッサの上にある。幾つかの場合、第３のメモリアレイは揮発性メモリセルを含む。幾つかの場合、第１のメモリアレイ及び第３のメモリアレイは第１のチップ上に配備される。幾つかの場合、第１のメモリアレイは第３のメモリアレイを含む。幾つかの場合、第１のメモリアレイ、第１のコントローラ、及び第２のメモリアレイは、第１のチップ上に配備される。幾つかの場合、装置は、ＳｏＣ又はプロセッサを更に含み得、ＳｏＣ又はプロセッサは、第１のコントローラを介して第１のメモリアレイと結合され、ＳｏＣ又はプロセッサは、第１のチップとは別個の第２のチップ上に配備される。幾つかの場合、装置は、ＳｏＣ又はプロセッサと結合された不揮発性メモリセルを含む付加的なメモリアレイを更に含み得る。幾つかの場合、付加的なメモリアレイは、ＳｏＣ又はプロセッサと結合された不揮発性メモリセルの第１のグループと、不揮発性メモリセルの第１のグループを介してＳｏＣ又はプロセッサと結合された不揮発性メモリセルの第２のグループとを含む。

幾つかの場合、ＳｏＣ又はプロセッサは、ＳｏＣ又はプロセッサにおけるキャッシュメモリとして構成されたローカルメモリアレイを含む。幾つかの場合、装置は、第１のメモリアレイと結合され第１のメモリアレイと同じチップ上に配備され、第１のメモリアレイに対する第１のページサイズを判定するように構成された第２のコントローラを更に含み得る。幾つかの場合、第２のメモリアレイは、第１のメモリアレイの第１のページサイズに従ってデータを蓄積するように構成される。幾つかの場合、第２のメモリアレイは、第１のメモリアレイからの有効データを蓄積する第２のメモリアレイの１つ以上の部分を指し示す第１のフラグを蓄積するように構成される。幾つかの場合、第２のメモリアレイは、第１のメモリアレイとは異なるデータを蓄積する第２のメモリアレイの１つ以上の部分を指し示す第２のフラグを蓄積するように構成される。幾つかの場合、第１のコントローラは、第２のメモリアレイを含み、第１のコントローラ及び第２のメモリアレイは同じチップ上に配備される。

幾つかの場合、装置は、第１のページサイズを有する不揮発性メモリセルを含む第１のメモリアレイと、第１のメモリアレイと結合され、ＳｏＣ又はプロセッサとインタフェースで連結するように構成されたローカルコントローラと、ローカルコントローラと結合され、第１のページサイズの上位セットである第２のページサイズに基づいてデータを蓄積するように構成された第２のメモリアレイと、ローカルコントローラと結合され、第２のページサイズに少なくとも部分的に従ってデータを蓄積するように構成された第３のメモリアレイとを含み得る。幾つかの場合、第２のメモリアレイ、第３のメモリアレイ、及びローカルコントローラは、同じチップ上に配備される。幾つかの場合、第１のページサイズは構成可能である。幾つかの場合、第２のページサイズはＳｏＣ又はプロセッサと関連付けられる。幾つかの場合、第３のメモリアレイはＳｏＣ又はプロセッサに結合される。

幾つかの場合、装置は、第１のページサイズを有する不揮発性メモリセルを含む第１のメモリアレイと、ＳｏＣ又はプロセッサと関連付けられる第２のページサイズに基づいてデータを蓄積するように構成され、第２のページサイズは第１のページサイズの上位セットである第２のメモリアレイと、第２のページサイズを少なくとも部分的に用いて構成された揮発性メモリセルを含む第３のメモリアレイと、ＳｏＣ又はプロセッサ、第１のメモリアレイ、第２のメモリアレイ、及び第３のメモリアレイとインタフェースで連結するように構成され、第１のメモリアレイにアクセスするためのメモリ動作コマンドをＳｏＣ又はプロセッサから受信することと、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かを判定し、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに基づくことと、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かの判定に基づいて、第１のメモリアレイ又は第２のメモリアレイにおいてメモリ動作コマンドを実行することとを動作可能であるコントローラとを含み得る。

幾つかの場合、第２のメモリアレイ、第３のメモリアレイ、及びインタフェースコントローラは同じチップ上に配備される。幾つかの場合、第１のページサイズは構成可能である。幾つかの場合、コントローラは、第１のメモリアレイからの有効データを蓄積する第２のメモリアレイの部分を各々指し示す１つ上の第１のフラグを検出すること、又は第１のメモリアレイとは異なるデータを蓄積する第２のメモリアレイの部分を各々指し示す１つ以上の第２のフラグを検出すること、又は第１のフラグの内の１つ以上及び第２のフラグの内の１つ以上を検出することを動作可能である。幾つかの場合、メモリ動作コマンドは読み出しコマンドを含む。幾つかの場合、コントローラは、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定するように動作可能であり、第３のメモリアレイは、第２のページサイズを少なくとも部分的に用いて構成され、コントローラは、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定することに基づいて第３のメモリアレイからデータをフェッチすることと、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信することとを更に動作可能である。

幾つかの場合、コントローラは、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイに蓄積されていると判定し、第３のメモリアレイは、第２のページサイズを少なくとも部分的に用いて構成されることと、ＳｏＣ又はプロセッサに第３のメモリアレイに直接アクセスさせることとを動作可能である。幾つかの場合、第１のコントローラは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されていると判定することに基づいて、第２のメモリアレイからデータをフェッチすることと、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信することとを動作可能である。幾つかの場合、第１のコントローラは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かを判定することに基づいて、第１のメモリアレイからデータをフェッチすることと、第２のメモリアレイの１つ以上の部分内にデータを蓄積することと、第２のメモリアレイの１つ以上の部分内に蓄積された有効データを指し示す１つ以上の第１のフラグを更新することと、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信することとを動作可能である。

幾つかの場合、メモリ動作コマンドは書き込みコマンドを含む。幾つかの場合、第１のコントローラは、第２のメモリアレイの１つ以上の部分内にデータを蓄積することと、第１のメモリアレイとは異なるデータを蓄積する第２のメモリアレイの部分を指し示す１つ以上の第２のフラグを更新することとを動作可能である。幾つかの場合、ＳｏＣ又はプロセッサからのメモリ動作コマンドは、時間間隔の間のＳｏＣ又はプロセッサによるアクセスの試行数に基づいて、第２のメモリアレイからのデータを第１のメモリアレイ又は第３のメモリアレイの何れかに書き込むためのコマンドを含む。幾つかの場合、第１のコントローラは、アクセスの試行数が閾値未満であることに基づいて、第１のメモリアレイにおいてデータを蓄積するように動作可能である。幾つかの場合、閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも１つを含む。幾つかの場合、第１のコントローラは、アクセスの試行数が閾値以上であることに基づいて、第３のメモリアレイにおいてデータを蓄積するように動作可能である。幾つかの場合、閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも１つを含む。

幾つかの場合、装置（例えば、メモリサブシステム５２０）は、第１のメモリアレイにアクセスするためのメモリ動作コマンドをＳｏＣ又はプロセッサから受信するための手段を含み得る。幾つかの場合、装置は、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かを判定するための手段を含み得、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに基づき得る。幾つかの場合、装置は、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かの判定に基づいて、第１のメモリアレイ又は第２のメモリアレイにおいてメモリ動作コマンドを実行するための手段を含み得る。

図６は、本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムをサポートするプロトコルの例示的な概略図を説明する。図６は、図５に示した様々なコンポーネントと併せて、仮想メモリバンク６３５とその詳細な側面とを示す。仮想メモリバンク６３５は、図５を参照しながら説明したような仮想メモリバンク５３５の一例であり得る。上で説明したように、仮想メモリバンク６３５は、インタフェースコントローラ５３０と同じチップ上に配備され得る。仮想メモリバンク６３５は、各部分６５５－ａ、６５５－ｂ、及び６５５－ｃ等が不揮発性メモリ５２５のページサイズに対応し得る複数の部分６５５を有するように構成され得る。図６の例は、図５に描写したコンポーネントの動作を参照しながら説明される。

連結した一連の部分６５５は、バス５７０及び５７５を介してＳｏＣ／プロセッサ５５０と共に動作するように互換性があるページサイズ６４５を表すように構成され得る。幾つかの例では、各部分６５５は６４バイトを表し得、ページサイズ６４５は２０４８バイトを表し得る。こうした場合、６５５の３２個の部分の連結は、インタフェースコントローラ５３０がバス５７０及び５７５を介してＳｏＣ／プロセッサ５５０と共に動作し得るように、ページサイズ６４５に対応する２０４８バイトのページサイズを有するデータのセットを構築するであろう。したがって、インタフェースコントローラ５３０と一緒に動作する仮想メモリバンク６３５は、バス５７０及び５７５と互換性がある方法で、ＳｏＣ／プロセッサ５５０と不揮発性メモリ５２５との間に連なり得る。

図６の例は、説明を簡単にする目的のために、ＳｏＣ／プロセッサ５５０と共に動作するように互換性があるデータのユニットを表すメモリの１ページを示す。仮想メモリバンク６３５は、不揮発性メモリ５２５の容量及びバッファ５４０の容量等をサポートするためのメモリサブシステムの様々なアプリケーションに依存してメモリサブシステム５２０の性能を最適化するために、データの複数のこうしたユニットを有するように構成され得ると当業者により評価されるべきである。幾つかの例では、仮想メモリバンク６３５は、データの８つのユニットを用いて構成され得る。

幾つかの例では、インタフェースコントローラ５３０は、バス５７０を介してＳｏＣ／プロセッサ５５０からメモリ動作コマンドを受信し得る。メモリ動作コマンドは読み出しコマンドであり得る。続いて、インタフェースコントローラ５３０は、読み出しコマンドと関連付けられるデータが仮想メモリバンク６３５の部分６５５の内の１つ以上の内に存在するか否かを判定し得る。データが仮想メモリバンク６３５の部分６５５の内の１つ以上の内に存在するか否かを判定中、インタフェースコントローラ５３０は、仮想メモリバンク６３５の１つ以上の部分６５５内に蓄積された有効データを示す有効／無効フラグ６６５を検出し得る。データが仮想メモリバンク６３５の部分６５５の内の１つ以上の内に存在する場合、インタフェースコントローラ５３０は、仮想メモリバンク６３５からデータを検索し得、データをバス５７５を介してＳｏＣ／プロセッサ５５０へ送信し得る。この動作は、ＬＰＤＤＲの仕様との互換性が果たされ得、データが仮想メモリバンク６３５内に既に存在し、ページサイズ６４５がＬＰＤＤＲの仕様と互換性があるので、それに応じてＳｏＣ／プロセッサ５５０は動作し得る。そのため、インタフェースコントローラ５３０は、不揮発性メモリ５２５にアクセスする必要がなくてもよい。

一方、データが仮想メモリバンク６３５の１つ以上の部分６５５内に存在しない場合、インタフェースコントローラ５３０は、不揮発性メモリ５２５にアクセスし得、データをＳｏＣ／プロセッサ５５０へ送信すると共に、仮想メモリバンク６３５の１つ以上の部分６５５内にデータを蓄積し得る。インタフェースコントローラ５３０は、有効／無効フラグ６６５を検出することによって有効データの将来の使用を可能にするように、仮想メモリバンク６３５の１つ以上の部分６５５内に蓄積された有効データを指し示す有効／無効フラグ６６５を更新し得る。この動作は、インタフェースコントローラ５３０が不揮発性メモリ５２５からデータを検索する事実に起因してＬＰＤＤＲの仕様と互換性がないかもしれない付加的な遅延時間を招き得る。したがって、ＳｏＣ／プロセッサ５５０は、バス５７５を介したＳｏＣ／プロセッサ５５０に利用可能なデータを有するために、ＬＰＤＤＲの仕様よりも長い遅延を予期するために通知を受け得る。

幾つかの例では、インタフェースコントローラ５３０は、読み出しコマンドと関連付けられるデータがバッファ５４０において蓄積されていると判定し得る。続いて、インタフェースコントローラ５３０は、バッファ５４０からデータを検索し得、データをバス５７５を介してＳｏＣ／プロセッサ５５０へ送信し得る。幾つかの場合、ＳｏＣ／プロセッサ５５０はバッファ５４０に直接アクセスし得る。バッファ５４０はバス５７０及び５７５と共に動作するように構成され得るので、この動作は、ＬＰＤＤＲの仕様と互換性があり得、ＳｏＣ／プロセッサ５５０はそれに応じて動作し得る。

他の例では、インタフェースコントローラ５３０は、メモリ動作コマンドをバス５７０を介してＳｏＣ／プロセッサ５５０から受信し得る。メモリ動作コマンドは書き込みコマンドであり得る。続いて、インタフェースコントローラ５３０は、データをバス５７５を介してＳｏＣ／プロセッサ５５０から受信すると、仮想メモリバンクの１つ以上の部分内にデータを蓄積する。その後、インタフェースコントローラ５３０は、仮想メモリバンク６３５の１つ以上の部分６５５内に蓄積されたデータが不揮発性メモリ５２５からのデータとは異なり得ると判定し得る。その結果として、インタフェースコントローラ５３０は、不揮発性メモリ５２５内に蓄積されたデータとは異なるデータを有する仮想メモリバンク６３５の部分６５５を各々指し示す変更フラグ６７５を更新し得る。変更フラグ６７５は、仮想メモリバンク６３５内のデータの如何なる部分６５５内に不揮発性メモリ５２５に戻して蓄積するかをインタフェースコントローラ５３０に指し示すのに役立ち得る。これは、不揮発性メモリ５２５内に既に存在する同じデータを蓄積するためにリソースを費やすことなく、ＳｏＣ／プロセッサ５５０によって変更されたデータのコンテンツをインタフェースコントローラ５３０が蓄積することを可能にし得る。ＳｏＣ／プロセッサ５５０からの書き込みコマンドは、関与する不揮発性メモリ５２５なしに仮想メモリバンク６３５に書き込み、それ故、ＬＰＤＤＲの仕様に従って遂行され得、ＳｏＣ／プロセッサ５５０はそれに応じて動作し得ると評価すべきである。

幾つかの例では、インタフェースコントローラ５３０は、メモリ動作コマンドをＳｏＣ／プロセッサ５５０から受信し得る。メモリ動作コマンドは、仮想メモリバンク６３５内のデータのページを閉鎖ことと関連付けられ得、それ故、インタフェースコントローラ５３０は、該閉鎖の前にデータのページを何処に蓄積するかを判定し得る。インタフェースコントローラ５３０は、仮想メモリバンク６３５のコンテンツを監視及び識別するように構成され得る。インタフェースコントローラ５３０は、ある一定時間間隔の間のＳｏＣ／プロセッサ５５０によるアクセスの試行数を仮想メモリバンク６３５のコンテンツに記録するカウンタを有するように構成され得る。ＳｏＣ／プロセッサ５５０によるアクセスの試行数が所定の閾値未満であることをカウンタが示す場合、インタフェースコントローラ５３０は、不揮発性メモリ５２５内で修正されている仮想メモリバンク６３５のコンテンツを蓄積し得る。インタフェースコントローラ５３０は、コンテンツが修正されていないと判定した後に、仮想メモリバンク６３５のコンテンツを破棄し得る。一方、ＳｏＣ／プロセッサ５５０によるアクセスの試行数が所定の閾値以上であることをカウンタが示す場合、インタフェースコントローラ５３０は、データをバッファ５４０内に蓄積し得る。また、仮想メモリバンク６３５のコンテンツをバッファ５４０にバイパス保存するために、ＳｏＣ／プロセッサ５５０によるアクセスの試行数が所定の閾値未満である場合、カウンタはバイパスインジケータをセットアップするように構成され得る。バイパスインジケータは、仮想メモリバンク６３５の修正されたコンテンツを不揮発性メモリ５２５に直接保存するためにその後使用され得る。全体的な条件を満たすために、不揮発性のメモリシステム又はサブシステムの動作の他の側面（例えば、ＳｏＣ／プロセッサのキャッシュメモリの動作、バッファ容量等）に照らしてインタフェースコントローラに対する様々な基準（例えば、カウンタの値、クロック、時限等を含む基準）を当業者は工夫可能であるべきである。

データを管理するインタフェースコントローラ５３０の動作は、ＦｅＲＡＭアレイに対する実際の読み出し又は書き込みのサイクルを制限することによって、不揮発性メモリ５２５、例えば、ＦｅＲＡＭアレイへの害を防止し得る。実例として、インタフェースコントローラ５３０は、データが仮想メモリバンク６３５又はバッファ５４０の何れかにおいて入手可能である場合には、不揮発性メモリ５２５に実際にアクセスすることなくＳｏＣ／プロセッサ５５０へのデータを生み出し得る。また、データをバッファ５４０内に蓄積すること、又はデータを破棄することが適切である場合、インタフェースコントローラ５３０は、データを不揮発性メモリ５２５に蓄積することを回避し得る。ＤＲＡＭセルは耐久性が限定されない又は事実上限定されない一方で、ＦｅＲＡＭセルはＤＲＡＭセルと比較して耐久性が限定され得る、すなわち、ＦｅＲＡＭセルは、その寿命に渡ってサポートされ得る読み出し又は書き込みのサイクル数が限定され得るので、インタフェースコントローラ５３０によるデータのこうした管理は、ＦｅＲＡＭの信頼性にとって有益であり得る。幾つかの場合、ＦｅＲＡＭアレイの耐久性は、ＦｅＲＡＭセルのごく一部がそれらの耐久限度に晒される幾つかの配備又は使用にとって不十分であり得る。例えば、ＦｅＲＡＭセルは、多くの典型的な電子アプリケーションにとって適切な耐久限度を有し得るが、（例えば、コンピュータウィルス又は無権限のアクセスに起因する）悪意のある攻撃は、ＦｅＲＡＭセルのごく一部に対してそれらの耐久限度に達するまで継続的に読み出す又は書き込むことによって、ＦｅＲＡＭの破壊を試み得る。従って、データを管理するインタフェースコントローラ５３０は、こうした悪意のある攻撃を回避すること、又は不揮発性メモリ５２５と関連付けられるウェアレベルを効果的に管理することの何れかによってＦｅＲＡＭセルの動作に関わるリスクを軽減可能にし得る。

図７は、本開示の実施形態に従った不揮発性のメモリシステム又はサブシステムを動作するための方法７００を説明するフローチャートを示す。方法７００の動作は、本明細書で説明したように、図１を参照しながら説明したようなインタフェースコントローラ１２０、又は図５を参照しながら説明したようなインタフェースコントローラ５３０によって実装され得る。

ブロック７０５において、インタフェースコントローラ５３０は、不揮発性メモリセルを含み得る第１のメモリアレイであって、第１のページサイズを有する第１のメモリアレイにアクセスするためのメモリ動作コマンドをＳｏＣ又はプロセッサから受信し得る。ブロック７０５の動作は、図１～図６を参照しながら説明した方法に従って実施され得る。

ブロック７１０において、インタフェースコントローラ５３０は、メモリ動作コマンドと関連付けられるデータが、ＳｏＣ又はプロセッサに基づき得る第２のページサイズを有する第２のメモリアレイにおいて蓄積され得るか否かを判定し得、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに基づき得る。ブロック７１０の動作は、図１～図６を参照しながら説明した方法に従って実施され得る。

ブロック７１５において、インタフェースコントローラ５３０は、第１のメモリアレイ、第２のメモリアレイ、又はインタフェースコントローラと結合され得、揮発性メモリセルを含み得る第３のメモリアレイにおいて、メモリ動作コマンドを実行し得、メモリ動作コマンドは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かの判定に基づいて実行され得る。ブロック７１５の動作は、図１～図６を参照しながら説明した方法に従って実施され得る。

方法７００等の１つ以上の方法を実施するための装置が説明される。該装置は、不揮発性メモリセルを含み得る第１のメモリアレイであって、第１のページサイズを有する第１のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてＳｏＣ又はプロセッサから受信するための手段と、メモリ動作コマンドと関連付けられるデータが、ＳｏＣ又はプロセッサに基づき得る第２のページサイズを有する第２のメモリアレイにおいて蓄積され得るか否かを判定するための手段であって、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに基づき得る該手段と、第１のメモリアレイ、第２のメモリアレイ、又はインタフェースコントローラと結合され得、揮発性メモリセルを含み得る第３のメモリアレイにおいて、メモリ動作コマンドを実行するための手段であって、該メモリ動作コマンドは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かの判定に基づいて実行され得る該手段とを含み得る。

幾つかの例では、装置は、第１のメモリアレイからの有効データを蓄積する第２のメモリアレイの部分を各々指し示す１つ以上の第１のフラグを検出するための手段を含み得る。又は、装置は、第１のメモリアレイとは異なるデータを蓄積する第２のメモリアレイの部分を各々指し示す１つ以上の第２のフラグを検出するための手段を含み得る。又は、装置は、第１のフラグの内の１つ以上及び第２のフラグの内の１つ以上を検出するための手段を含み得る。

幾つかの例では、装置は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定するための手段であって、第３のメモリアレイは第２のページサイズを少なくとも部分的に用いて構成される該手段を含み得る。こうした場合、メモリ動作コマンドを実行するための手段は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて第３のメモリアレイからデータをフェッチするための手段と、データをフェッチすることに少なくとも部分的に基づいてデータをＳｏＣ又はプロセッサへ送信するための手段とを含み得る。

幾つかの例では、装置は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定するための手段であって、第３のメモリアレイは第２のページサイズを少なくとも部分的に用いて構成される該手段と、ＳｏＣ又はプロセッサから第３のメモリアレイに直接アクセスするための手段とを含み得る。

幾つかの例では、装置は、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて第２のメモリアレイからデータをフェッチするための手段と、データをフェッチすることに少なくとも部分的に基づいてデータをＳｏＣ又はプロセッサへ送信するための手段とを含み得る。

幾つかの例では、装置は、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かを判定することに少なくとも部分的に基づいて第１のメモリアレイからデータをフェッチするための手段と、第２のメモリアレイの１つ以上の部分内にデータを蓄積するための手段と、第２のメモリアレイの１つ以上の部分内に蓄積された有効データを指し示す１つ以上の第１のフラグを更新するための手段と、データをフェッチすることに少なくとも部分的に基づいてデータをＳｏＣ又はプロセッサへ送信するための手段とを含み得る。

幾つかの例では、装置は、第２のメモリアレイの１つ以上の部分内にデータを蓄積するための手段と、第１のメモリアレイとは異なるデータを蓄積する第２のメモリアレイの部分を指し示す１つ以上の第２のフラグを更新するための手段とを含み得る。

幾つかの例では、装置は、時間間隔の間のＳｏＣ又はプロセッサによるアクセスの試行数が閾値未満であることに少なくとも部分的に基づいて第１のメモリアレイにおいてデータを蓄積するための手段を含み得る。

幾つかの例では、装置は、時間間隔の間のＳｏＣ又はプロセッサによるアクセスの試行数が閾値以上であることに少なくとも部分的に基づいて第３のメモリアレイにおいてデータを蓄積するための手段を含み得る。

方法７００等の１つ以上の方法を実施するための別の装置が説明される。該装置は、第１のページサイズを有する不揮発性メモリセルを含む第１のメモリアレイと、ＳｏＣ又はプロセッサと関連付けられる第２のページサイズに少なくとも部分的に基づいてデータを蓄積するように構成され、第２のページサイズは第１のページサイズの上位セットである第２のメモリアレイと、第２のページサイズを少なくとも部分的に用いて構成された揮発性メモリセルを含む第３のメモリアレイと、第１のメモリアレイにアクセスするためのメモリ動作コマンドをＳｏＣ又はプロセッサから受信するための手段と、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かを判定するための手段であって、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに少なくとも部分的に基づく該手段と、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かの判定に少なくとも部分的に基づいて、第１のメモリアレイ又は第２のメモリアレイにおいてメモリ動作コマンドを実行するための手段とを含み得る。

方法７００等の１つ以上の方法を実施するための別の装置が説明される。該装置は、第１のメモリアレイと、第２のメモリアレイと、第３のメモリアレイと、ＳｏＣ又はプロセッサと電子通信するインタフェースコントローラであって、不揮発性メモリセルを含み得る第１のメモリアレイであって、第１のページサイズを有する第１のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてＳｏＣ又はプロセッサから受信することと、メモリ動作コマンドと関連付けられるデータが、ＳｏＣ又はプロセッサに基づき得る第２のページサイズを有する第２のメモリアレイにおいて蓄積され得るか否かを判定し、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに基づき得ることと、第１のメモリアレイ、第２のメモリアレイ、又はインタフェースコントローラと結合され得、揮発性メモリセルを含み得る第３のメモリアレイにおいて、メモリ動作コマンドを実行し、該メモリ動作コマンドは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かの判定に基づいて実行され得ることとを動作可能であり得るインタフェースコントローラとを含み得る。

本明細書で説明される方法７００及び装置の幾つかの例は、第１のメモリアレイからの有効データを蓄積する第２のメモリアレイの部分を各々指し示し得る１つ以上の第１のフラグを検出すること、又は第１のメモリアレイとは異なり得るデータを蓄積する第２のメモリアレイの部分を各々指し示し得る１つ以上の第２のフラグを検出すること、又は第１のフラグの内の１つ以上及び第２のフラグの内の１つ以上を検出することのためのプロセス、機構、手段、又は命令を更に含み得る。

本明細書で説明される方法７００及び装置の幾つかの例では、メモリ動作コマンドは読み出しコマンドを含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積され得ると判定し、第３のメモリアレイは第２のページサイズを少なくとも部分的に用いて構成され得るためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積され得ると判定することに基づいて、第３のメモリアレイからデータをフェッチするためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信するためのプロセス、機構、手段、又は命令を更に含み得る。

本明細書で説明される方法７００及び装置の幾つかの例は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積され得ると判定し、第３のメモリアレイは、第２のページサイズを少なくとも部分的に用いて構成され得るためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、ＳｏＣ又はプロセッサから第３のメモリアレイに直接アクセスするためのプロセス、機構、手段、又は命令を更に含み得る。

本明細書で説明される方法７００及び装置の幾つかの例は、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得ると判定することに基づいて、第２のメモリアレイからデータをフェッチするためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信するためのプロセス、機構、手段、又は命令を更に含み得る。

本明細書で説明される方法７００及び装置の幾つかの例は、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積され得るか否かを判定することに基づいて、第１のメモリアレイからデータをフェッチするためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、第２のメモリアレイの１つ以上の部分内にデータを蓄積するためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、第２のメモリアレイの１つ以上の部分内に蓄積された有効データを指し示す１つ以上の第１のフラグを更新するためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信するためのプロセス、機構、手段、又は命令を更に含み得る。

本明細書で説明される方法７００及び装置の幾つかの例では、メモリ動作コマンドは書き込みコマンドを含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、第２のメモリアレイの１つ以上の部分内にデータを蓄積するためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、第１のメモリアレイとは異なり得るデータを蓄積する第２のメモリアレイの部分を指し示す１つ以上の第２のフラグを更新するためのプロセス、機構、手段、又は命令を更に含み得る。

本明細書で説明される方法７００及び装置の幾つかの例では、ＳｏＣ又はプロセッサからのメモリ動作コマンドは、時間間隔の間のＳｏＣ又はプロセッサによるアクセスの試行数に基づいて、第２のメモリアレイからのデータを第１のメモリアレイ又は第３のメモリアレイの何れかに書き込むためのコマンドを含み得る。

本明細書で説明される方法７００及び装置の幾つかの例は、アクセスの試行数が閾値未満であることに基づいて第１のメモリアレイにおいてデータを蓄積するためのプロセス、機構、手段、又は命令を更に含み得る。本明細書で説明される方法７００及び装置の幾つかの例では、閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも１つを含み得る。本明細書で説明される方法７００及び装置の幾つかの例は、アクセスの試行数が閾値以上であることに基づいて第３のメモリアレイにおいてデータを蓄積するためのプロセス、機構、手段、又は命令を更に含み得る。

幾つかの実施形態では、不揮発性のメモリシステム又はサブシステムのための方法が開示される。該方法は、不揮発性メモリセルを含む第１のメモリアレイであって、第１のページサイズを有する第１のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてＳｏＣ又はプロセッサから受信することと、メモリ動作コマンドと関連付けられるデータが、ＳｏＣ又はプロセッサに基づく第２のページサイズを有する第２のメモリアレイにおいて蓄積されているか否かを判定し、該判定は、第２のメモリアレイにおいて蓄積された１つ以上のフラグに基づくことと、第１のメモリアレイ、第２のメモリアレイ、又はインタフェースコントローラと結合され揮発性メモリセルを含む第３のメモリアレイにおいてメモリ動作コマンドを実行し、メモリ動作コマンドは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かの判定に基づいて実行されることとを含み得る。

幾つかの場合、第２のメモリアレイ、第３のメモリアレイ、及びインタフェースコントローラは同じチップ上に配備される。幾つかの場合、第２のページサイズは、構成可能である第１のページサイズの上位セットである。幾つかの場合、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かを判定することは、第１のメモリアレイからの有効データを蓄積する第２のメモリアレイの部分を各々指し示す１つ以上の第１のフラグを検出すること、又は第１のメモリアレイとは異なるデータを蓄積する第２のメモリアレイの部分を各々指し示す１つ以上の第２のフラグを検出すること、又は第１のフラグの内の１つ以上及び第２のフラグの内の１つ以上を検出することを含む。

幾つかの場合、メモリ動作コマンドは読み出しコマンドを含む。幾つかの場合、方法は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定し、第３のメモリアレイは第２のページサイズを少なくとも部分的に用いて構成され、メモリ動作コマンドを実行することは、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定することに基づいて第３のメモリアレイからデータをフェッチすることを含むと、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信することとを更に含み得る。幾つかの場合、方法は、メモリ動作コマンドと関連付けられるデータが第３のメモリアレイにおいて蓄積されていると判定し、第３メモリアレイは、第２のページサイズを少なくとも部分的に用いて構成されることと、ＳｏＣ又はプロセッサから第３のメモリアレイに直接アクセスすることとを更に含み得る。

幾つかの場合、メモリ動作コマンドを実行することは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されていると判定することに基づいて第２のメモリアレイからデータをフェッチすることと、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信することとを含む。幾つかの場合、メモリ動作コマンドを実行することは、メモリ動作コマンドと関連付けられるデータが第２のメモリアレイにおいて蓄積されているか否かを判定することに基づいて第１のメモリアレイからデータをフェッチすることと、第２のメモリアレイの１つ以上の部分内にデータを蓄積することと、第２のメモリアレイの１つ以上の部分内に蓄積された有効データを指し示す１つ以上の第１のフラグを更新することと、データをフェッチすることに基づいてデータをＳｏＣ又はプロセッサへ送信することとを含む。

幾つかの場合、メモリ動作コマンドは書き込み動作を含む。幾つかの場合、メモリ動作コマンドを実行することは、第２のメモリアレイの１つ以上の部分内にデータを蓄積することと、第１のメモリアレイとは異なるデータを蓄積する第２のメモリアレイの部分を指し示す１つ以上の第２のフラグを更新することとを含む。幾つかの場合、ＳｏＣ又はプロセッサからのメモリ動作コマンドは、時間間隔の間のＳｏＣ又はプロセッサによるアクセスの試行数に基づいて第２のメモリアレイからのデータを第１のメモリアレイ又は第３のメモリアレイの何れかに書き込むためのコマンドを含む。幾つかの場合、メモリ動作コマンドを実行することは、アクセスの試行数が閾値未満であることに基づいて、第１のメモリアレイにおいてデータを蓄積することを含む。幾つかの場合、閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも１つを含む。幾つかの場合、メモリ動作コマンドを実行することは、アクセスの試行数が閾値以上であることに基づいて、第３のメモリアレイにおいてデータを蓄積することを含む。幾つかの場合、閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも１つを含む。

上で説明した方法は可能な実装を説明すること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。

本明細書で説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。

本明細書で使用されるとき、用語“仮想接地（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual grounding）”又は“仮想接地される（virtually grounded）”は約０Ｖに接続されることを意味する。

用語“電子通信”及び“結合された（coupled）”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。

本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。

本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置で実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲内に含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (46)

1. 不揮発性メモリセルを含み、第１のページサイズをサポートするように構成された第１のメモリアレイと、
   前記第１のメモリアレイと結合され、システムオンチップ（ＳｏＣ）又はプロセッサによりサポートされる第２のページサイズに少なくとも部分的に基づいて前記ＳＯＣ又はプロセッサとインタフェースで連結するように構成された第１のコントローラと、
   前記第１のコントローラを介して前記第１のメモリアレイと結合され、前記第１のページサイズと等しい記憶容量を各々有する複数の部分を含む第２のメモリアレイであって、前記第２のメモリアレイは、
   前記複数の部分の内の連結した部分を使用して前記第２のページサイズに従ってデータを蓄積することと、
   前記第１のメモリアレイからの有効データを蓄積する前記第２のメモリアレイの前記複数の部分の内の１つ以上を指し示す１つ以上のフラグを蓄積することであって、前記第２のページサイズは、前記第１のページサイズよりも大きいこと
   をするように構成される、前記第２のメモリアレイと
   を含む、装置。
2. 前記第１のページサイズは可変である、請求項１に記載の装置。
3. 前記第１のコントローラと結合され、前記第２のページサイズをサポートするように構成された第３のメモリアレイ
   を更に含む、請求項１に記載の装置。
4. 前記第２のメモリアレイ、前記第３のメモリアレイ、及び前記第１のコントローラは同じチップ上に配備される、請求項３に記載の装置。
5. 前記第３のメモリアレイは前記ＳｏＣ又はプロセッサに結合される、請求項３に記載の
   装置。
6. 前記第３のメモリアレイは前記ＳｏＣ又はプロセッサの上にある、請求項５に記載の装置。
7. 前記第３のメモリアレイは揮発性メモリセルを含む、請求項３に記載の装置。
8. 前記第１のメモリアレイ及び前記第３のメモリアレイは第１のチップ上に配備される、請求項３に記載の装置。
9. 前記第１のメモリアレイは前記第３のメモリアレイを含む、請求項３に記載の装置。
10. 前記第１のメモリアレイ、前記第１のコントローラ、及び前記第２のメモリアレイは第１のチップ上に配備される、請求項１に記載の装置。
11. 前記第１のコントローラを介して前記第１のメモリアレイに結合され、前記第１のチップとは別個の第２のチップ上に配備された前記ＳｏＣ又はプロセッサ
    を更に含む、請求項１０に記載の装置。
12. 不揮発性メモリセルを含み、前記ＳｏＣ又はプロセッサと結合されたストレージコンポーネント
    を更に含む、請求項１に記載の装置。
13. 前記ＳｏＣ又はプロセッサは、前記ＳｏＣ又はプロセッサにおけるキャッシュメモリとして構成されたローカルメモリアレイを含む、請求項１に記載の装置。
14. 前記第１のメモリアレイと結合され、前記第１のメモリアレイと同じチップ上に配備され、前記第１のメモリアレイに対する前記第１のページサイズを判定するように構成された第２のコントローラ
    を更に含む、請求項１に記載の装置。
15. 前記第２のメモリアレイは、前記第１のメモリアレイとは異なるデータを蓄積する前記第２のメモリアレイの１つ以上の部分を指し示す第２のフラグを蓄積するように構成される、請求項１４に記載の装置。
16. 前記第１のコントローラは前記第２のメモリアレイを含み、前記第１のコントローラ及び前記第２のメモリアレイは同じチップ上に配備される、請求項１に記載の装置。
17. 第１のページサイズをサポートするように構成された不揮発性メモリアレイと、
    前記不揮発性メモリアレイに結合され、システムオンチップ（ＳｏＣ）又はプロセッサによりサポートされる第２のページサイズに少なくとも部分的に基づいて前記ＳＯＣ又はプロセッサとインタフェースで連結するように構成されたローカルコントローラと、
    前記ローカルコントローラと結合され、前記第１のページサイズと等しい記憶容量を各々有する複数の部分を含む第１の揮発性メモリアレイであって、前記第１の不揮発性メモリアレイは、
    前記第２のページサイズに従ってデータを蓄積することであって、前記第２のページサイズは前記第１のページサイズよりも大きいことと、
    前記不揮発性メモリアレイからの有効データを蓄積する前記第１の不揮発性メモリアレイの前記複数の部分の内の１つ以上を指し示す１つ以上のフラグを蓄積することであって、前記第２のページサイズは前記第１のページサイズよりも大きいこと
    をするように構成される、前記第１の不揮発性メモリアレイと、
    前記ローカルコントローラと結合され、前記第２のページサイズをサポートするように構成された第２の揮発性メモリアレイと
    を含む、装置。
18. 前記第２の揮発性メモリアレイは前記ＳｏＣ又はプロセッサに結合される、請求項１７に記載の装置。
19. 第１のメモリアレイと結合され、不揮発性メモリセルを含むインタフェースコントローラであって、前記第１のメモリアレイは第１のページサイズをサポートするように構成される、前記インタフェースコントローラと、
    前記インタフェースコントローラと結合され、第２のぺージサイズをサポートするように構成されたシステムオンチップ（ＳｏＣ）又はプロセッサと、
    前記インタフェースコントローラを介して前記第１のメモリアレイと結合され、前記第１のページサイズと等しい記憶容量を各々有する複数の部分を含む第２のメモリアレイであって、前記第２のメモリアレイは、
    前記複数の部分の内の連結した部分を使用して前記ＳｏＣ又はプロセッサによりサポートされる前記第２のページサイズに従ってデータを蓄積することであって、前記第２のページサイズは前記第１のページサイズよりも大きいことと、
    前記第１のメモリアレイからの有効データを蓄積する前記第２のメモリアレイの前記複数の部分の内の１つ以上を指し示す１つ以上のフラグを蓄積すること
    をするように構成される、前記第２のメモリアレイと、
    前記インタフェースコントローラ、前記ＳｏＣ又はプロセッサ、若しくは前記第２のメモリアレイ、又はそれらの任意の組み合わせの内の少なくともと１つと結合された１つ以上のバスと
    を含む、装置。
20. 前記１つ以上のバスに結合された１つ以上のコンポーネントであって、
    入力及び出力（Ｉ／Ｏ）コントローラ、
    周辺コンポーネント、若しくは
    ベーシックインプットアウトプットシステム（ＢＩＯＳ）コンポーネント又はボードサポートパッケージ（ＢＳＰ）、又は
    それらの任意の組み合わせの内の少なくとも１つを含む前記１つ以上のコンポーネント
    を更に含む、請求項１９に記載の装置。
21. 前記１つ以上のバスに結合されたダイレクトメモリアクセスコントローラ（ＤＭＡＣ）と、
    前記１つ以上のバスを介して前記インタフェースコントローラに結合され、揮発性メモリセルを含む第３のメモリアレイと
    を更に含む、請求項２０に記載の装置。
22. 前記１つ以上のバスを介して前記ＳｏＣ又はプロセッサに結合され、不揮発性メモリセルを含む第４のメモリアレイ
    を更に含む、請求項２１に記載の装置。
23. 不揮発性メモリセルを含む第１のメモリアレイであって、第１のページサイズをサポートする前記第１のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてシステムオンチップ（ＳｏＣ）又はプロセッサから受信することと、
    前記メモリ動作コマンドと関連付けられるデータが、前記ＳｏＣ又はプロセッサによりサポートされる第２のページサイズをサポートする第２のメモリアレイにおいて蓄積されているか否か判定し、前記判定は、前記第２のメモリアレイにおいて蓄積された１つ以上のフラグに少なくとも部分的に基づき、前記第２のメモリアレイは揮発性メモリセルを含むことと、
    前記第１のメモリアレイ、前記第２のメモリアレイ、又は前記インタフェースコントローラと結合され、揮発性メモリセルを含み、閾値の時間内に閾値のアクセスの試行数の対象となった前記第２のメモリアレイからのコンテンツを蓄積するように構成された第３のメモリアレイにおいて前記メモリ動作コマンドを実行し、前記メモリ動作コマンドは、前記メモリ動作コマンドと関連付けられる前記データが前記第２のメモリアレイにおいて蓄積されているか否かの判定に少なくとも部分的に基づいて実行されることと
    を含む、方法。
24. 前記メモリ動作コマンドと関連付けられるデータが前記第２のメモリアレイにおいて蓄積されているか否かを判定することは、
    前記第１のメモリアレイからの有効データを蓄積する前記第２のメモリアレイの部分を各々指し示す１つ以上の第１のフラグを検出すること、又は
    前記第１のメモリアレイとは異なるデータを蓄積する前記第２のメモリアレイの部分を各々指し示す１つ以上の第２のフラグを検出すること、又は
    前記１つ以上の第１のフラグ及び前記１つ以上の第２のフラグを検出すること
    を含む、請求項２３に記載の方法。
25. 前記メモリ動作コマンドは読み出しコマンドを含む、請求項２４に記載の方法。
26. 前記メモリ動作コマンドと関連付けられるデータが前記第３のメモリアレイにおいて蓄積されていると判定し、前記第３のメモリアレイは前記第２のページサイズをサポートすること
    を更に含み、前記メモリ動作コマンドを実行することは、
    前記メモリ動作コマンドと関連付けられるデータが前記第３のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて、前記第３のメモリアレイからデータをフェッチすることと、
    前記データをフェッチすることに少なくとも部分的に基づいてデータを前記ＳｏＣ又はプロセッサへ送信することと
    を含む、請求項２５に記載の方法。
27. 前記メモリ動作コマンドと関連付けられるデータが前記第３のメモリアレイにおいて蓄積されていると判定し、前記第３のメモリアレイは前記第２のページサイズをサポートすることと、
    前記ＳｏＣ又はプロセッサから前記第３のメモリアレイに直接アクセスすることと
    を更に含む、請求項２５に記載の方法。
28. 前記メモリ動作コマンドを実行することは、
    前記メモリ動作コマンドと関連付けられるデータが前記第２のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて前記第２のメモリアレイからデータをフェッチすることと、
    前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記ＳｏＣ又はプロセッサへ送信することと
    を含む、請求項２５に記載の方法。
29. 前記メモリ動作コマンドを実行することは、
    前記メモリ動作コマンドと関連付けられるデータが前記第２のメモリアレイにおいて蓄積されているか否かを判定することに少なくとも部分的に基づいて前記第１のメモリアレイからデータをフェッチすることと、
    前記第２のメモリアレイの１つ以上の部分内にデータを蓄積することと、
    前記第２のメモリアレイの前記１つ以上の部分内に蓄積された有効データを指し示す前記１つ以上の第１のフラグを更新することと、
    前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記ＳｏＣ又はプロセッサへ送信することと
    を含む、請求項２５に記載の方法。
30. 前記メモリ動作コマンドは書き込み動作を含む、請求項２４に記載の方法。
31. 前記メモリ動作コマンドを実行することは、
    前記第２のメモリアレイの１つ以上の部分内にデータを蓄積することと、
    前記第１のメモリアレイとは異なるデータを蓄積する前記第２のメモリアレイの部分を
    指し示す前記１つ以上の第２のフラグを更新することと
    を含む、請求項３０に記載の方法。
32. 前記ＳｏＣ又はプロセッサからの前記メモリ動作コマンドは、時間間隔の間の前記ＳｏＣ又はプロセッサによる前記データに対するアクセスの試行数に少なくとも部分的に基づいて前記第２のメモリアレイからのデータを前記第１のメモリアレイ又は前記第３のメモリアレイの何れかに書き込むためのコマンドを含む、請求項２３に記載の方法。
33. 前記メモリ動作コマンドを実行することは、
    アクセスの前記試行数が閾値未満であることに少なくとも部分的に基づいて前記第１のメモリアレイにおいてデータを蓄積すること
    を含む、請求項３２に記載の方法。
34. 前記閾値は、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも１つを含む、請求項３３に記載の方法。
35. 前記メモリ動作コマンドを実行することは、
    前記データに対するアクセスの前記試行数が閾値以上であることに少なくとも部分的に基づいて前記第３のメモリアレイにおいてデータを蓄積すること
    を含む、請求項３２に記載の方法。
36. 不揮発性メモリセルを含む第１のメモリアレイであって、第１のページサイズをサポートする前記第１のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてシステムオンチップ（ＳｏＣ）又はプロセッサから受信するための手段と、
    前記メモリ動作コマンドと関連付けられるデータが、前記ＳｏＣ又はプロセッサによってサポートされる第２のページサイズをサポートする第２のメモリアレイにおいて蓄積されているか否かを判定するための手段であって、前記判定は、前記第２のメモリアレイにおいて蓄積された１つ以上のフラグに少なくとも部分的に基づき、前記第２のメモリアレイは揮発性メモリセルを含む該手段と、
    前記第１のメモリアレイ、前記第２のメモリアレイ、又は前記インタフェースコントローラと結合され揮発性メモリセルを含み、閾値の時間内に閾値のアクセスの試行数の対象となった前記第２のメモリアレイからのコンテンツを蓄積するように構成された第３のメモリアレイにおいて前記メモリ動作コマンドを実行するための手段であって、前記メモリ動作コマンドは、前記メモリ動作コマンドと関連付けられる前記データが前記第２のメモリアレイにおいて蓄積されているか否かの前記判定に少なくとも部分的に基づいて実行される該手段と
    を含む、電子メモリ装置。
37. 前記第１のメモリアレイからの有効データを蓄積する前記第２のメモリアレイの部分を各々指し示す１つ以上の第１のフラグを検出するための手段、又は
    前記第１のメモリアレイとは異なるデータを蓄積する前記第２のメモリアレイの部分を各々指し示す１つ以上の第２のフラグを検出するための手段、又は
    前記１つ以上の第１のフラグ及び前記１つ以上の第２のフラグを検出するため
    の手段
    を更に含む、請求項３６に記載の電子メモリ装置。
38. 前記メモリ動作コマンドと関連付けられるデータが前記第３のメモリアレイにおいて蓄積されていると判定するための手段であって、前記第３のメモリアレイは前記第２のページサイズをサポートする該手段
    を更に含み、前記メモリ動作コマンドを実行するための手段は、
    前記メモリ動作コマンドと関連付けられるデータが前記第３のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて前記第３のメモリアレイからデータをフェッチするための手段と、
    前記データをフェッチすることに少なくとも部分的に基づいてデータを前記ＳｏＣ又はプロセッサへ送信するための手段と
    を含む、請求項３６に記載の電子メモリ装置。
39. 前記メモリ動作コマンドと関連付けられるデータが前記第３のメモリアレイにおいて蓄積されていると判定するための手段であって、前記第３のメモリアレイは前記第２のページサイズをサポートする該手段と、
    前記ＳｏＣ又はプロセッサから前記第３のメモリアレイに直接アクセスするための手段
    と
    を更に含む、請求項３６に記載の電子メモリ装置。
40. 前記メモリ動作コマンドと関連付けられるデータが前記第２のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて前記第２のメモリアレイからデータをフェッチするための手段と、
    前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記ＳｏＣ又はプロセッサへ送信するための手段と
    を更に含む、請求項３６に記載の電子メモリ装置。
41. 前記メモリ動作コマンドと関連付けられるデータが前記第２のメモリアレイにおいて蓄積されているか否かを判定することに少なくとも部分的に基づいて前記第１のメモリアレイからデータをフェッチするための手段と、
    前記第２のメモリアレイの１つ以上の部分内にデータを蓄積するための手段と、
    前記第２のメモリアレイの前記１つ以上の部分内に蓄積された有効データを指し示す前記１つ以上の第１のフラグを更新するための手段と、
    前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記ＳｏＣ又はプロセッサへ送信するための手段と
    を更に含む、請求項３７に記載の電子メモリ装置。
42. 前記第２のメモリアレイの１つ以上の部分内にデータを蓄積するための手段と、
    前記第１のメモリアレイとは異なるデータを蓄積する前記第２のメモリアレイの部分を指し示す前記１つ以上の第２のフラグを更新するための手段と
    を更に含む、請求項３７に記載の電子メモリ装置。
43. 時間間隔の間の前記ＳｏＣ又はプロセッサによる前記データに対するアクセスの試行数が閾値未満であることに少なくとも部分的に基づいて前記第１のメモリアレイにおいてデータを蓄積するための手段
    を更に含む、請求項３６に記載の電子メモリ装置。
44. 時間間隔の間の前記ＳｏＣ又はプロセッサによる前記データに対するアクセスの試行数が閾値以上であることに少なくとも部分的に基づいて前記第３のメモリアレイにおいてデータを蓄積するための手段
    を更に含む、請求項３６に記載の電子メモリ装置。
45. 第１のページサイズをサポートし、不揮発性メモリセルを含む第１のメモリアレイと、
    システムオンチップ（ＳｏＣ）又はプロセッサによりサポートされる第２のページサイズをサポートする第２のメモリアレイであって、前記第２のページサイズは前記第１のページサイズよりも大きく、前記第２のメモリアレイは揮発性メモリセルを含む、前記第２のメモリアレイと、
    前記第２のページサイズをサポートし、揮発性メモリセルを含む第３のメモリアレイであって、閾値の時間内に閾値のアクセスの試行数の対象となった前記第２のメモリアレイからのコンテンツを蓄積するように構成された前記第３のメモリアレイと、
    前記ＳｏＣ又はプロセッサ、前記第１のメモリアレイ、前記第２のメモリアレイ、及び前記第３のメモリアレイとインタフェースで連結するように構成されたコントローラであって、
    前記第１のメモリアレイにアクセスするためのメモリ動作コマンドを前記ＳｏＣ又はプロセッサから受信することと、
    前記メモリ動作コマンドと関連付けられるデータが前記第２のメモリアレイにおいて蓄積されているか否かを判定し、前記判定は、前記第２のメモリアレイにおいて蓄積された１つ以上のフラグに少なくとも部分的に基づくことと、
    前記メモリ動作コマンドと関連付けられる前記データが前記第２のメモリアレイにおいて蓄積されているか否かの前記判定に少なくとも部分的に基づいて前記第１のメモリアレイ、前記第２のメモリアレイ、又は前記第３のメモリアレイにおいて前記メモリ動作コマンドを実行することと
    を動作可能である前記コントローラと
    を含む、装置。
46. 第１のページサイズをサポートするように構成された第１のメモリアレイにアクセスするためのメモリ動作コマンドをシステムオンチップ（ＳｏＣ）又はプロセッサから受信するための手段と、
    前記ＳｏＣ又はプロセッサによりサポートされ前記第１のページサイズよりも大きい前記第２のページサイズをサポートする第２のメモリアレイにおいて、前記メモリ動作コマンドと関連付けられるデータが蓄積されているか否かを判定するための手段であって、前記判定は、前記第２のメモリアレイにおいて蓄積された１つ以上のフラグに少なくとも部分的に基づく該手段と、
    前記メモリ動作コマンドと関連付けられる前記データが前記第２のメモリアレイにおいて蓄積されているか否かの前記判定に少なくとも部分的に基づいて前記第１のメモリアレイ、前記第２のメモリアレイ、又は閾値の時間内に閾値のアクセスの試行数の対象となった前記第２のメモリアレイからのコンテンツを蓄積するように構成された第３のメモリアレイにおいて前記メモリ動作コマンドを実行するための手段とを含む、電子メモリ装置。

Images