JP2023072390A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】縦型ＭＯＳＦＥＴのターンオン時のｄｉ／ｄｔに起因するノイズを抑制する。
【解決手段】基板上面および基板下面を有する半導体基板と、基板上面に設けられ、膜厚の異なる第１のゲート絶縁膜および第２のゲート絶縁膜と、ゲート絶縁膜の上面にゲート電極と、ゲート電極の上面に層間絶縁膜を介しソース電極と、基板下面にドレイン電極を備え、ゲート絶縁膜の膜厚が異なることによって、しきい値の異なるＭＯＳＦＥＴ部を含む半導体装置を提供する。
【選択図】図２Ａ

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

従来、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置を高速動作させる際に、ＡＳＩＣを構成するＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の駆動過渡期に流れる電流波形をなだらかにして電気的ノイズを低減することで、半導体装置の信頼性を向上できることが知られている（例えば、特許文献１参照）。また、ＭＯＳＦＥＴのスイッチング時の電流立ち上がりおよび立下りを緩くして、該ＭＯＳＦＥＴを組み込んだ電力変換装置のスイッチング周波数を高めることができることが知られている（例えば、特許文献２参照）。

特開２０００－１２８４１号公報 特開２００４―２５３７６５号公報

この発明の目的は、低オン抵抗化のために、多数のセル構造が作り込まれたＭＯＳ型半導体装置において、微細化によりセル密度を向上した場合でも、ターンオン時のｄｉ／ｄｔの増加を抑制できる半導体装置を提供することにある。

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、基板上面および基板下面を有する半導体基板に設けられる。半導体基板は、基板上面側にドリフト層を備え、基板下面側にドレイン層を備える。また、ドリフト層の基板上面側に、ドリフト層を介して第１のウェル領域および第２のウェル領域を備える。また、第１のウェル領域および第２のウェル領域のそれぞれの上面側に、第１のソース領域および第２のソース領域を備える。また、基板上面にゲート絶縁膜を備える。ゲート絶縁膜は、膜厚の異なる第１のゲート絶縁膜および第２のゲート絶縁膜を備える。また、ゲート絶縁膜の上面にゲート電極を備える。ゲート絶縁膜は、連続する第１のゲート絶縁膜と第２のゲート絶縁膜を備える。また、第１のゲート絶縁膜は、第１のウェル領域および第１のソース領域を覆い、第２のゲート絶縁膜は、第２のウェル領域および第２のソース領域を覆い、第１のゲート絶縁膜は第２のゲート絶縁膜より膜厚が薄い。

さらに、第１のゲート絶縁膜は、ドリフト層を覆い、第２のゲート絶縁膜もドリフト層を覆ってよい。

第２のゲート絶縁膜は、第２のウェル領域、第２のソース領域、および、ｎ型ドリフト層１８と接していてよい。

第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚の１．３～２倍であってよい。

本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、第１のウェル領域および第２のウェル領域を形成するウェル領域形成段階を備える。製造方法は、第１のウェル領域および第２のウェル領域の上面側に第１のソース領域および第２のソース領域を形成するソース領域形成段階を備える。製造方法は、基板上面に選択的に、膜厚の異なる第１のゲート絶縁膜および第２のゲート絶縁膜を形成するゲート絶縁膜形成段階を備える。第１のゲート絶縁膜および第２のゲート絶縁膜の上面にゲート電極を形成するゲート電極形成段階を備える。ゲート電極を覆うように層間絶縁膜を形成する層間絶縁膜形成段階を備える。層間絶縁膜の上面にソース電極を形成するソース電極形成段階を備える。製造方法は、基板下面にドレイン電極を形成するドレイン電極形成段階を備える。

ゲート絶縁膜形成段階において、選択的にシリコン酸化膜が形成されている状態で、熱処理を行い、半導体基板を追酸化することで、膜厚の異なる第１のゲート絶縁膜および第２のゲート絶縁膜を形成してよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の第１の実施形態に係る半導体装置１００の概要を示す上面図である。 図１におけるＡ－Ａ’断面を示す図である。 図２Ａにおける領域Ａの他の例を拡大して示す図である。 図２Ａにおける領域Ａの他の例を拡大して示す図である。 半導体装置１００のゲート電圧とドレイン電流の関係を示す図である。 半導体装置１００のドレイン電流と時間の関係を示す図である。 半導体装置１００の製造方法のフローチャートの一例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 半導体装置１００の製造方法の実施例を説明する図である。 本発明の変形例の実施形態に係る半導体装置１０１の概要を示す断面図である。 本発明の第２の実施形態に係る半導体装置１１０の概要を示す断面図である。 本発明の第３の実施形態に係る半導体装置１２０の概要を示す断面図である。 本発明の第４の実施形態に係る半導体装置１３０の概要を示す断面図である。 本発明の比較例に係る半導体装置２００の概要を示す断面図である。 半導体装置１００と比較例の半導体装置２００のゲート電圧とドレイン電流の関係を示す図である。 半導体装置１００と比較例の半導体装置２００のドレイン電流と時間の関係を示す図である。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。

なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。

本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。

本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。

本発明の第１の実施形態を図１および図２に基づいて説明する。図１は、本発明の一つの実施形態に係る半導体装置１００の概要を示す上面図である。半導体装置１００は、半導体基板１０に設けられている。半導体基板１０は、上面視での形状がほぼ円形のウェーハの一部であってよい。半導体基板１０の材質は、一例としてシリコンであるが、材質はシリコンに限定されない。半導体基板１０の材質は、炭化珪素（ＳｉＣ）であってもよい。半導体装置１００は、半導体基板１０をダイシングすることにより個片化される。

半導体装置１００は、活性領域１４および耐圧構造部１２を有する。活性領域１４には、ＭＯＳＦＥＴ等のトランジスタが形成される。本例では、縦型ＭＯＳＦＥＴが形成されている。

半導体装置１００の上面には、活性領域１４を囲むように耐圧構造部１２が設けられる。本例では、耐圧構造部１２が半導体基板１０の上面視における縁に沿って設けられている。耐圧構造部１２は、ガードリングまたはフィールドプレート等を有しており、活性領域１４の終端部分に電界が集中することを抑制して、半導体装置１００の耐圧を向上させる。活性領域１４の終端部分とは、活性領域１４の活性領域１４と耐圧構造部１２の境界部である。

半導体装置１００の上面には、活性領域１４および耐圧構造部１２に囲まれるように、選択的にゲートパッド１６が設けられる。

図１では、活性領域１４の上方に設けられるソース電極、ソース電極と半導体基板１０とを絶縁する絶縁膜等の図示を省略している。また、耐圧構造部１２に設けられるガードリングあるいはフィールドプレート等の図示を省略している。また、ゲートパッド１６と活性領域１４に設けられた縦型ＭＯＳＦＥＴのゲート端子を接続する配線の図示を省略している。また、２９はソース電極である。

図２Ａは、図１におけるＡ－Ａ’断面を示す図であって、縦型ＭＯＳＦＥＴの単位セルを２つ示す図である。Ａ－Ａ’断面は、活性領域１４を通過するＸＺ面である。

図２Ａにおいて、半導体装置１００は、ｎ⁺型ドレイン層１７およびｎ⁺型ドレイン層１７の上面に接するｎ型ドリフト層１８を備えている。本明細書では、ｎ⁺型ドレイン層１７とｎ型ドリフト層１８の積層を半導体基板１０とする。半導体基板１０は、基板上面１９および基板下面２０を有する。ｎ型ドリフト層１８の上面は、半導体基板１０の基板上面１９であってよい。基板上面１９は、縦型ＭＯＳＦＥＴのゲート構造が形成される面であってよい。ゲート構造とは、例えばゲート絶縁膜、ゲート電極、ソース領域、およびチャネル領域の少なくとも一つを含む構造である。

ｎ型ドリフト層１８の基板上面１９側に選択的にｐ型ウェル領域２２が設けられている。図２Ａでは、ｐ型ウェル領域２２としてｐ型ウェル領域２２Ａ，２２Ｂ，２２Ｃがある。ｐ型ウェル領域２２Ａ，２２Ｂ，２２Ｃは、Ｘ軸方向に並んで設けられている。

ｐ型ウェル領域２２の基板上面１９側に選択的にｎ^＋型ソース領域２３が設けられている。ｎ^＋型ソース領域２３は、１つのｐ型ウェル領域２２内において、Ｘ軸方向に並んで２つ設けられていてよい。図２Ａでは、ｎ^＋型ソース領域２３としてｎ^＋型ソース領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄが設けられている。ｎ^＋型ソース領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、Ｘ軸方向に並んで設けられている。

図２Ａでは、縦型ＭＯＳＦＥＴの２つの単位セル４１Ａ，４１Ｂを示している。－Ｘ軸方向側の単位セルを単位セル４１Ａとし、＋Ｘ軸方向側の単位セルを単位セル４１Ｂとする。単位セル４１Ａと単位セル４１Ｂは同じ構造である。

まず、単位セル４１Ａについて説明する。単位セル４１Ａは、ｎ型ドリフト層１８を挟んで隣り合う２つのｐ型ウェル領域２２Ａ，２２Ｂを備えている。２つのｐ型ウェル領域２２Ａ，２２Ｂは、Ｘ軸方向に並んでいる。単位セル４１Ａの－Ｘ軸方向側のｐ型ウェル領域がｐ型ウェル領域２２Ａで、＋Ｘ軸方向側のｐ型ウェル領域がｐ型ウェル領域２２Ｂである。

ｐ型ウェル領域２２Ａにはｎ^＋型ソース領域２３Ａが形成されており、ｐ型ウェル領域２２Ｂにはｎ^＋型ソース領域２３Ｂが形成されている。

図示していないが、ｐ型ウェル領域２２Ａ内の－Ｘ軸方向には別のｎ^＋型ソース領域が形成されており、図２Ａに示すｎ^＋型ソース領域２３Ａは、ｐ型ウェル領域２２Ａ内の＋Ｘ軸方向側のｎ^＋型ソース領域である。同様にｐ型ウェル領域２２Ｂには、－Ｘ軸方向のｎ^＋型ソース領域２３Ｂと、これとは別の＋Ｘ軸方向のｎ^＋型ソース領域２３Ｃが形成されている。第１の実施形態において、ｎ^＋型ソース領域２３Ａ、ｎ型ドリフト層１８を介して並ぶｐ型ウェル領域２２Ａ，２２Ｂ、およびｎ^＋型ソース領域２３Ｂが単位セル４１Ａに含まれる。

次に、単位セル４１Ａの構造について説明する。基板上面１９に選択的にゲート絶縁膜２６Ａが設けられている。単位セル４１Ａのゲート絶縁膜がゲート絶縁膜２６Ａである。ゲート絶縁膜２６Ａは、単位セル４１Ａ内に１つ設けられていてよい。ゲート絶縁膜２６Ａは、ｎ^＋型ソース領域２３Ａ、ｐ型ウェル領域２２Ａ、ｎ型ドリフト層１８、ｐ型ウェル領域２２Ｂ、およびｎ^＋型ソース領域２３Ｂの上に設けられている。

ゲート絶縁膜２６Ａは、膜厚の異なる部分を有している。ゲート絶縁膜２６Ａは、ゲート絶縁膜２５Ａおよびゲート絶縁膜厚２５Ｂを備え、ゲート絶縁膜２５Ａの膜厚は、ゲート絶縁膜２５Ｂの膜厚より薄い。ゲート絶縁膜２５Ａとゲート絶縁膜厚２５Ｂとは、Ｘ軸方向に並び、連続して設けられている。ゲート絶縁膜２５Ａの膜厚の５０～５００ｎｍであってよい。ゲート絶縁膜２５Ｂの膜厚は、ゲート絶縁膜２５Ａの膜厚の１．３～２倍であってよい。例えば、ゲート絶縁膜２５Ａの膜厚は８０ｎｍ、ゲート絶縁膜２５Ｂの膜厚は１２０ｎｍであってよい。ゲート絶縁膜２５Ａ，２５Ｂの膜厚は、上面がＸ軸に平行となっている部分でのＺ軸方向の厚さであってよい。

図２Ａにおいて、ゲート絶縁膜２５Ａは、ｐ型ウェル領域２２Ａ、およびｎ^＋型ソース領域２３Ａの一部と接している。また、ゲート絶縁膜２５Ｂは、ｐ型ウェル領域２２Ｂ、ｎ^＋型ソース領域２３Ｂの一部、およびｎ型ドリフト層１８と接している。

ゲート絶縁膜２６Ａは、ゲート絶縁膜２５Ａとゲート絶縁膜２５Ｂとが連続する場所に膜厚が変化する段差部Ｃを備えている。段差部Ｃは、上面視で、ｐ型ウェル領域２２Ａとｎ型ドリフト層１８のＸ軸方向の境界位置にある。段差部Ｃの位置をウェル領域２２Ａとｎ型ドリフト層１８のＸ軸方向の境界位置としたのは、後述する２つのＭＯＳＦＥＴ部の間で、ゲート絶縁膜の膜厚に差をつけるためである。

図２Ａにおいて、ゲート絶縁膜２６Ａの上面にゲート電極２７Ａが設けられている。本例では、ゲート電極としてゲート電極２７Ａ，２７Ｂがある。単位セル４１Ａのゲート電極がゲート電極２７Ａである。ゲート電極２７Ｂは単位セル４１Ｂのゲート電極である。

ゲート電極２７Ａは、例えばポリシリコン等の導電材料よりなる。図２Ａにおいて、ゲート電極２７Ａの膜厚は、例えば３００～１０００ｎｍであってよい。ゲート電極２７Ａの膜厚は、ゲート絶縁膜２５Ａの上面および下面がＸ軸に平行となっている部分でのＺ軸方向の厚さであってよい。

ゲート電極２７Ａの膜厚は、上面がＸ軸に平行となっている部分で、均一であってよい。また、ゲート電極２７Ａは、ゲート絶縁膜２６Ａが露出することの無いようにゲート絶縁膜２６Ａの段差部Ｃの形状に倣った形状であってよい。そのため、ゲート電極２７Ａは、ゲート絶縁膜２６Ａの段差部Ｃに対応する位置に段差を備える。

図２Ａにおいて、ゲート電極２７Ａを覆うように層間絶縁膜２８Ａが設けられている。本例では、層間絶縁膜として層間絶縁膜２８Ａ，２８Ｂがある。単位セル４１Ａの層間絶縁膜が層間絶縁膜２８Ａである。層間絶縁膜２８Ｂは単位セル４１Ｂの層間絶縁膜である。

層間絶縁膜２８Ａ，Ｂは、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ），ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等で形成されてよい。層間絶縁膜２８は、例えばＢＰＳＧの下（ＢＰＳＧとゲート電極２７の間）にＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、ＮＳＧ（Ｎｏｎｅ-ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）あるいはＴＥＯＳ（テトラエトキシシラン）膜のいずれかを形成した積層膜であってよい。

図２Ａにおいて、層間絶縁膜２８の膜厚は、１μｍ程度であってよい。層間絶縁膜２８の膜厚は、上面がＸ軸に平行な部分でのＺ軸方向の厚さであってよい。層間絶縁膜２８Ａの膜厚は、ゲート絶縁膜２５Ａ，２５ＢのＸ軸に平行な部分では均一であってよい。

層間絶縁膜２８Ａは、ゲート電極２７Ａが露出することの無いようにゲート電極２７Ａの段差部の形状に倣った形状であってよい。そのため、層間絶縁膜２８Ａは、ゲート絶縁膜２６Ａの段差部Ｃに対応する位置に段差を備える。

前述の通り、ゲート絶縁膜２５Ａ，２５Ｂの膜厚の相違によってゲート絶縁膜２６Ａには段差部Ｃが形成される。そのため、ゲート絶縁膜２６Ａ上に積層されるゲート電極２７Ａにも段差部Ｃの影響で段差が形成されている。同様に、ゲート電極２７Ａに積層される層間絶縁膜２８Ａにも段差部Ｃの影響で段差が形成されている。

ゲート絶縁膜２６Ａ上に所定の膜厚でゲート電極２７Ａを形成するにあたり、ゲート絶縁膜２６Ａの段差部Ｃでゲート電極が途切れないようにゲート絶縁膜２６Ａの段差部の側面にもゲート電極２７Ａが形成される。そのため、ゲート絶縁膜２６Ａの段差部Ｃよりは－Ｘ軸方向にずれてゲート電極２７Ａにも段差部が形成される。同様に、層間絶縁膜２８Ａについてもゲート電極２７Ａの側面を覆うため、ゲート電極２７Ａの段差により、さらに－Ｘ軸方向にずれて段差が形成される。

図２Ａにおいて、層間絶縁膜２８には、ｎ^＋型ソース領域２３およびｐ型ウェル領域２２を開口より露出するコンタクトホール３１が設けられている。コンタクトホール３１に対し－Ｘ軸方向側が層間絶縁膜２８Ａで、コンタクトホール３１の＋Ｘ軸方向側が層間絶縁膜２８Ｂである。つまり、隣接する単位セル４１Ａ，４１Ｂの境は、コンタクトホール３１のＸ軸方向の中央部であってよい。

層間絶縁膜２８を覆うようにソース電極２９が設けられている。ソース電極２９は、アルミニウムあるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ－Ｃｕ）等の金属膜であってよく、例えばＡｌ－Ｓｉよりなる。ソース電極２９の膜厚は、５μｍ程度であってよい。ソース電極２９の膜厚は、ソース電極２９の基板上面１９と接する面からソース電極２９の上端までの高さであってよい。層間絶縁膜２８は、ソース電極２９とゲート電極２７との間に設けられて、両者を絶縁する。ソース電極２９は、コンタクトホール３１を充填していている。ソース電極２９は、コンタクトホール３１を通してｎ^＋型ソース領域２３およびｐ型ウェル領域２２と電気的に接続している。ｐ型ウェル領域２２のソース電極２９と接する部分には、ソース電極２９とｐ型ウェル領域２２との接触抵抗を小さくするために、コンタクト領域（不図示）が設けられてもよい。

基板下面２０にｎ⁺型ドレイン層１７と接するドレイン電極３０が設けられている。ドレイン電極３０は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）あるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜などから形成される積層膜（例えば、Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ等）であってよい。

ゲート絶縁膜２６Ａの下方には、ゲートネック部３２Ａを備えている。ゲートネック部３２Ａは、ｎ型ドリフト層１８の一部であって、隣接する２つのｐ型ウェル領域２２Ａおよびｐ型ウェル領域２２Ｂに挟まれる部分である。つまり、ｎ^＋型ソース領域２３Ａ、ｐ型ウェル領域２２Ａ、ゲートネック部３２Ａ、ｐ型ウェル領域２２Ｂ、およびｎ^＋型ソース領域２３ＢはＸ軸方向に並んでおり、ゲート絶縁膜２６Ａはそれらを覆っている。

図２Ａに示すように、単位セル４１Ａは２つのＭＯＳＦＥＴ部４２Ａ，４３Ａを備える。ゲートネック部３２Ａの－Ｘ軸方向側がＭＯＳＦＥＴ部４２Ａであり、＋Ｘ軸方向側がＭＯＳＦＥＴ部４３Ａである。ＭＯＳＦＥＴ部４２Ａの動作時にチャネルが形成される部分がチャネル部４４Ａである。ＭＯＳＦＥＴ部４３Ａの動作時にチャネルが形成される部分がチャネル部４５Ａである。つまり、１つの単位セル４１ＡにはＭＯＳＦＥＴ部４２Ａ，４３Ａが形成されていて、このＭＯＳＦＥＴ部４２Ａ，４３Ａのチャネル部が、それぞれチャネル部４４Ａ，４５Ａである。ＭＯＳＦＥＴ部４２Ａのゲート絶縁膜は前述のゲート絶縁膜２５Ａであり、ＭＯＳＦＥＴ部４３Ａのゲート絶縁膜は前述のゲート絶縁膜２５Ｂである。ゲート絶縁膜２５Ａ，２５Ｂは膜厚が異なるので、ＭＯＳＦＥＴ部４２ＡとＭＯＳＦＥＴ部４３Ａとではゲート絶縁膜の膜厚が異なる。そのため、単位セル４１のＸＺ面の構造が、ゲートネック部３２の中央部を通るＺ軸方向中央線に対して左右が非対称な構造となっている。

図２Ａのｐ型ウェル領域２２、ｎ^＋型ソース領域２３、ゲート絶縁膜２６、およびゲート電極２７はＹ軸方向に所定の長さ延伸していてよい。所定の長さとは、例えば、活性領域１４の幅と同じであってよく、活性領域１４の幅より短くてもよい。

隣接する単位セルは、ｐ型ウェル領域を共有していてよい。図２Ａでは、隣接する単位セル４１Ａ，４１Ｂでｐ型ウェル領域２２Ｂを共有している。そのため、ｐ型ウェル領域２２Ｂは、ｐ型ウェル領域２２Ｂ内の－Ｘ軸方向側に単位セル４１Ａの一部および＋Ｘ軸方向側に単位セル４１Ｂの一部を備えていてよい。－Ｘ軸方向側の単位セル４１Ａの一部とは、チャネル部４５Ａおよびｎ^＋型ソース領域２３Ｂであってよい。＋Ｘ軸方向側の単位セル４１の一部とは、チャネル部４４Ｂおよびｎ^＋型ソース領域２３Ｃであってよい。

単位セル４１Ａは２つのＭＯＳＦＥＴ部４２Ａ，４３Ａを備える。ＭＯＳＦＥＴ部４２Ａのチャネル部４４Ａは、ｐ型ウェル領域２２Ａに形成される。ＭＯＳＦＥＴ部４３Ａのチャネル部４５Ａは、ｐ型ウェル領域２２Ｂに形成される。ゲート電極２７Ａおよび層間絶縁膜２８Ａは、ゲート絶縁膜２５Ａ，２５Ｂに共通に設けられている。

同様に、単位セル４１Ｂは２つのＭＯＳＦＥＴ部４２Ｂ，４３Ｂを備える。ＭＯＳＦＥＴ部４２Ｂのチャネル部４４Ｂは、ｐ型ウェル領域２２Ｂに形成される。ＭＯＳＦＥＴ部４３Ｂのチャネル部４５Ｂは、ｐ型ウェル領域２２Ｃに形成される。ゲート電極２７Ｂおよび層間絶縁膜２８Ｂは、ゲート絶縁膜２６Ｂに共通に設けられている。

ゲート絶縁膜２６Ｂは、連続するゲート絶縁膜２５Ｃおよびゲート絶縁膜２５Ｄを備える。ゲート絶縁膜２５Ｃの膜厚は、ゲート絶縁膜２５Ｄの膜厚より薄い。ゲート絶縁膜２５Ａとゲート絶縁膜２５Ｃ、ゲート絶縁膜２５Ｂとゲート絶縁膜２５Ｄは、それぞれ同じ膜厚である。

ｐ型ウェル領域２２Ｂには、単位セル４１ＡのＭＯＳＦＥＴ部４３Ａのチャネル部４５Ａと単位セル４１ＢのＭＯＳＦＥＴ部４２Ｂのチャネル部４４Ｂが形成される。

つまり、単位セルには２つのＭＯＳＦＥＴ部が形成され、一方のＭＯＳＦＥＴ部は１つのウェル領域に、他方のＭＯＳＦＥＴ部は別のウェル領域にそれぞれ形成され、これら２つのＭＯＳＦＥＴ部には共通のゲート電極が設けられる。また、１つのウェル領域には、１つの単位セルの一方のＭＯＳＦＥＴ部と別の単位セルの一方のＭＯＳＦＥＴ部が形成される。

図２Ｂは、図２Ａに点線で示した領域Ａの部分の変形例を示す図である。領域Ａは、ゲート絶縁膜２６Ａ、ゲート電極２７Ａ、および層間絶縁膜２８Ａを含む。図２Ｂでは、薄いゲート絶縁膜２５Ａとこれより厚いゲート絶縁膜２５Ｂの膜厚の変化する段差部Ｃの形状が図２Ａに示す形状と異なる。すなわち、図２Ａでは段差部Ｃがステップ状であるのに対し、図２Ｂではスロープ状となっている。ゲート絶縁膜２５Ａ，２５Ｂの膜厚の差が必要であり、段差部Ｃの形状は変形してもよい。スロープ状の段差部Ｃの幅は０～３００ｎｍの範囲であってよい。

図２Ｃは、図２Ａの領域Ａの別の変形例を示す。図２Ｃでは、ゲート絶縁膜２６Ａの段差部Ｃがスロープ状となっていることに加え、ゲート絶縁膜２６Ａの－Ｘ軸方向の端部が層間絶縁膜２８Ａの－Ｘ軸方向の端部とＸ軸方向の位置が一致している。ゲート電極２７Ａの－Ｘ軸方向の端部は、層間絶縁膜２８Ａに覆われていてよい。ゲート電極２７Ａの－Ｘ軸方向の端部は、ゲート絶縁膜２６Ａの－Ｘ軸方向の端部より＋Ｘ軸方向側にあってよい。同様に、ゲート絶縁膜２６Ａの＋Ｘ軸方向の端部は層間絶縁膜２８Ａの＋Ｘ軸方向の端部と一致していてよい。ゲート電極２７Ａの＋Ｘ軸方向の端部は、層間絶縁膜２８Ａに覆われていてよい。ゲート電極２７Ａの＋Ｘ軸方向の端部は、ゲート絶縁膜２６Ａの＋Ｘ軸方向の端部より－Ｘ軸方向側にあってよい。

本発明の第１の実施形態に係る半導体装置１００の動作について説明する。図３Ａは、半導体装置１００のゲート電圧とドレイン電流との関係を示す図である。半導体装置１００において、前述の通り、単位セル４１Ａのゲート絶縁膜２６Ａは膜厚の薄いゲート絶縁膜２５Ａと膜厚の厚いゲート絶縁膜２５Ｂを備えている。つまり、ゲート絶縁膜２６Ａの膜厚は、ＭＯＳＦＥＴ部４２Ａのチャネル部４４Ａの上部で薄く、ＭＯＳＦＥＴ部４３Ａのチャネル部４５Ａの上部で厚くなっている。そのため、ＭＯＳＦＥＴ部４２ＡとＭＯＳＦＥＴ部４３Ａとでしきい値電圧が異なる。ＭＯＳＦＥＴ部４２のしきい値電圧をＶｔｈ１、ＭＯＳＦＥＴ部４３のしきい値電圧をＶｔｈ２としたとき、Ｖｔｈ１＜Ｖｔｈ２となる。

半導体装置１００では、ＭＯＳＦＥＴ部４２およびＭＯＳＦＥＴ部４３には、同じゲート電圧が印加される。そのため、図３Ａに示すように、半導体装置１００のドレイン電流ＩＤ１００は、ゲート電圧がＶｔｈ１を超えた時点でＭＯＳＦＥＴ部４２のドレイン電流ＩＤ１が流れ始め、その後、ゲート電圧がＶｔｈ２を超えた時点でＭＯＳＦＥＴ部４３のドレイン電流ＩＤ２が流れ始めてＩＤ１に加わって、ドレイン電流ＩＤ１００はＩＤ１＋ＩＤ２となる。図３Ａでは、第１のＭＯＳＦＥＴ部をＭＯＳＦＥＴ部４２Ａとし、第２のＭＯＳＦＥＴ部をＭＯＳＦＥＴ部４３Ａとする。

単位セルの２つのＭＯＳＦＥＴ部のチャネル幅は同じであってよい。チャネル幅は、ドレイン電流が流れる幅であってよい。単位セルの２つのＭＯＳＦＥＴ部のゲート絶縁膜の膜厚が同じ場合にはＩＤ１＝ＩＤ２であってよいが、半導体装置１００では、ゲート絶縁膜２５Ａとゲート絶縁膜２５Ｂの膜厚が異なるため、ＩＤ１とＩＤ２が異なる。単位セル４１ＡのＭＯＳＦＥＴ部４２ＡとＭＯＳＦＥＴ部４３Ａとは、時間差をもってドレイン電流が流れ始めることで、半導体装置１００のドレイン電流が段階的に変化する。

図３Ｂは、半導体装置１００のドレイン電流と時間の関係を示す図である。半導体装置１００において、ゲート電圧が印加された時のドレイン電流の変化を示す。図３Ｂにはゲート電圧ＶＧも示す。

半導体装置１００では、単位セル４１ＡのＭＯＳＦＥＴ部４２Ａ，４３Ａに共通のゲート電圧ＶＧが印加され、ＶＧがＶｔｈ１を超えた時点で、ＭＯＳＦＥＴ部４２のドレイン電流ＩＤ１が流れ始め、Ｖｔｈ２を超えた時点でＭＯＳＦＥＴ部４３のドレイン電流ＩＤ２が流れ始めてＩＤ１に加わる。半導体装置１００では、ドレイン電流が流れ始める付近の電流上昇率（ｄｉ／ｄｔ）は、単位セル４１ＡのＭＯＳＦＥＴ部４２Ａのみを流れるドレイン電流ＩＤ１によって決まる。このように、半導体装置１００では、Ｖｔｈ１で流れ始める電流を抑えることでｄｉ／ｄｔを小さくすることができる。

つまり、ドレイン電流が流れ始める付近では、単位セルの１つのＭＯＳＦＥＴ部のみで電流が流れるため、単位セルの２つのＭＯＳＦＥＴ部で電流が流れ始める場合に比べて、ｄｉ／ｄｔが小さくなる。

本発明では、単位セル４１のＭＯＳＦＥＴ部４２とＭＯＳＦＥＴ部４３とのしきい値が異なることによって、半導体装置１００のＭＯＳＦＥＴ駆動の過渡期に流れる電流波形がなだらかとなる。そのため、半導体装置１００を用いることによって、電気的ノイズが低減するようになり、半導体装置１００を搭載する半導体機器の高速化あるいは多機能化が容易になる。

ＭＯＳＦＥＴ部４２のゲート電極とＭＯＳＦＥＴ部４３のゲート電極を別々に形成したうえでそれぞれのゲート電極に別々の電圧を印加することで同様の効果を得ることが可能となるが、素子の構造やゲート電圧の制御が複雑になってしまう。

本発明の第１の実施形態に係る半導体装置１００の製造方法について説明する。図４は、半導体装置１００（図２Ａ参照）の製造方法のフローチャートの一例を説明する図である。半導体装置１００の製造方法は、ウェル領域形成段階Ｓ１０１、ソース領域形成段階Ｓ１０２、ゲート絶縁膜形成段階Ｓ１０３、ゲート電極形成段階Ｓ１０４、層間絶縁膜形成段階Ｓ１０５、コンタクトホール形成段階Ｓ１０６、ソース電極形成段階Ｓ１０７、および、ドレイン電極形成段階Ｓ１０８を備える。以下において、図４のＳ１０１～Ｓ１０８に沿って、図５～図１４を用いて製造方法を説明する。

図５において、半導体装置１００は半導体基板１０に形成される。本例における半導体基板１０は、上面視における形状がほぼ円形のウェーハの一部であってよい。半導体装置１００は、半導体基板１０をダイシングすることで複数製造されてよい。半導体基板１０の材質はシリコン（Ｓｉ）であってよい。半導体基板１０の材質はシリコン（Ｓｉ）に限定されない。半導体基板１０の材質は炭化珪素（ＳｉＣ）であってもよい。

半導体装置１００は、ｎ⁺型ドレイン層１７の上面に接してｎ型ドリフト層１８を備えている。本明細書では、ｎ⁺型ドレイン層１７とｎ型ドリフト層１８の積層を半導体基板１０とする。半導体基板１０は、基板上面１９および基板下面２０を有する。

半導体基板１０は、ｎ⁺型ドレイン層１７上にｎ型ドリフト層１８をエピタキシャル成長して形成してよい。この場合、ｎ⁺型ドレイン層１７は、初期の半導体基板１０であってよい。ｎ⁺型ドレイン層１７およびｎ型ドリフト層１８は、ｎ型不純物を含む。ｎ型ドリフト層１８のｎ型不純物量は、ｎ⁺型ドレイン層１７のｎ型不純物量より少ない。ｎ型不純物は、例えばリン（Ｐ）あるいはヒ素（Ａｓ）である。ｎ型ドリフト層１８の膜厚は、例えば１０～５０μｍであってよい。

半導体基板１０は、ｎ型ドリフト層１８にイオン注入によってｎ⁺型ドレイン層１７を設けることで形成してもよい。この場合、ｎ型ドリフト層１８は、初期の半導体基板１０であってよい。ｎ⁺型ドレイン層１７を形成するための不純物は、例えばリン（Ｐ）あるいはヒ素（Ａｓ）であってよい。イオン注入する前に、所定の膜厚になるようｎ型ドリフト層１８を裏面側より研削してもよい。

ｎ型ドリフト層１８をエピタキシャル成長で形成する際、ｎ型ドリフト層１８が厚い場合には、ｎ型ドリフト層１８をエピタキシャル成長するのに時間がかかってしまため、ｎ型ドリフト層１８にイオン注入によってｎ⁺型ドレイン層１７を設ける方が有効である。

図６において、図４のウェル領域形成段階Ｓ１０１について説明する。フォトリソグラフィにより基板上面１９に所定のパターンのレジスト膜（不図示）を形成し、そのレジスト膜をマスクとして半導体基板１０にｐ型不純物を選択的にイオン注入する。ｐ型不純物は、例えばボロン（Ｂ）である。その後、レジスト膜を除去して、所定の熱処理を行うことでｐ型ウェル領域２２を形成する。ｐ型ウェル領域２２はＸ軸方向に複数形成されてよい。図６では、－Ｘ軸方向側より、ｐ型ウェル領域２２Ａ，２２Ｂ，２２Ｃである。

図６で、ｐ型ウェル領域２２Ａおよび２２Ｃは一部図示されていないため、ｐ型ウェル領域２２Ｂに比べ、Ｘ軸方向の幅が小さく記されているが、ｐ型ウェル領域２２Ａ，２２Ｂ，２２ＣはＸ軸方向の幅が同じであってよい。ｐ型ウェル領域２２ＢのＸ軸方向の幅Ｗ１は、例えば、１～４μｍであってよい。ｐ型ウェル領域２２は、所定の間隔Ｄ１を隔ててＸ軸方向に並んで選択的に複数形成されている。間隔Ｄ１は、例えば、０．３～１μｍであってよい。

図７において、図４のソース領域形成段階Ｓ１０２について説明する。フォトリソグラフィにより基板上面１９に所定のパターンのレジスト膜（不図示）を形成し、そのレジスト膜をマスクとしてｐ型ウェル領域２２にｎ型不純物を選択的にイオン注入する。ｎ型不純物は、例えばリン（Ｐ）である。その後、レジスト膜を除去して、所定の熱処理を行うことで複数のｎ^＋型ソース領域２３を形成する。ｎ^＋型ソース領域２３は、１つのｐ型ウェル領域２２内において、Ｘ軸方向に並んで２つ形成されてよい。図７では、－Ｘ軸方向側より、ｎ^＋型ソース領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄである。図７では、ｐ型ウェル領域２２Ａ内の－Ｘ軸方向側のｎ^＋型ソース領域およびｐ型ウェル領域２２Ｃ内の＋Ｘ軸方向側のｎ^＋型ソース領域は一部図示されていない。

ｎ^＋型ソース領域２３Ａ，２３Ｂ，２３Ｃ，２３ＤのＸ軸方向の幅は同じであってよい。ｎ^＋型ソース領域２３のＸ軸方向の幅Ｗ２は、例えば、０．３～１μｍであってよい。１つのｐ型ウェル領域２２内に２つのｎ^＋型ソース領域２３が所定の間隔Ｄ２を隔ててＸ軸方向に並んで選択的に形成されている。間隔Ｄ２は、例えば、０．３～１μｍであってよい。

ｐ型ウェル領域２２の－Ｘ軸方向側端部からｐ型ウェル領域２２内の－Ｘ軸方向側のｎ^＋型ソース領域２３の－Ｘ軸方向側端部までの距離は間隔Ｄ３であってよい。間隔Ｄ３は、例えば０．１～１μｍであってよい。ｐ型ウェル領域２２の＋Ｘ軸方向側端部からｐ型ウェル領域２２内の＋Ｘ軸方向側のｎ^＋型ソース領域２３の＋Ｘ軸方向側端部までの距離も間隔Ｄ３であってよい。

図８～１０において、図４のゲート絶縁膜形成段階Ｓ１０３について説明する。ゲート絶縁膜形成段階Ｓ１０３では、少なくとも２回に分けてシリコン酸化膜を形成する。図８では、１回目のシリコン酸化膜の形成として、基板上面１９の全面にシリコン酸化膜２４を形成する。シリコン酸化膜２４は、半導体基板１０を熱酸化して形成してよい。シリコン酸化膜２４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成してもよい。

次に、図９では、フォトリソグラフィおよびエッチングにより、基板上面１９に選択的にシリコン酸化膜２４を残す。シリコン酸化膜２４はＸ軸方向に並んでいる。図９では、シリコン酸化膜２４は、－Ｘ軸方向側がシリコン酸化膜２４Ａ、＋Ｘ軸方向側がシリコン酸化膜２４Ｂである。シリコン酸化膜２４Ａは、ｎ型ドリフト層１８、ｐ型ウェル領域２２Ｂおよびｎ^＋型ソース領域２３Ｂの上面に接していてよい。シリコン酸化膜２４Ｂは、ｎ型ドリフト層１８、ｐ型ウェル領域２２Ｃおよびｎ^＋型ソース領域２３Ｄの上面に接していてよい。

シリコン酸化膜２４Ａの－Ｘ軸方向側の端は、上面視で、ｐ型ウェル領域２２Ａおよびｎ型ドリフト層１８のＸ軸方向の境界上にあってよい。シリコン酸化膜２４Ａの＋Ｘ軸方向側の端は、上面視で、ｎ^＋型ソース領域２３Ｂ上にあってよい。同様に、シリコン酸化膜２４Ｂの－Ｘ軸方向側の端は、上面視で、ｐ型ウェル領域２２Ｂおよびｎ型ドリフト層１８のＸ軸方向の境界上にあってよい。シリコン酸化膜２４Ａの＋Ｘ軸方向側の端は、上面視で、ｎ^＋型ソース領域２３Ｄ上にあってよい。

次に、図１０では、２回目のシリコン酸化膜の形成として、基板上面１９上にシリコン酸化膜を形成する。シリコン酸化膜は、半導体基板１０を熱酸化して形成してよい。シリコン酸化膜は、ＣＶＤ法で形成してもよい。この際、予めシリコン酸化膜２４が形成されている領域はその他の領域に比べシリコン酸化膜の膜厚が厚くなる。２回目のシリコン酸化膜の形成をＣＶＤ法で行った場合は、ゲート絶縁膜２６と半導体基板との界面を良好にするため、シリコン酸化膜の形成をＣＶＤ法で行った後、熱酸化を行うのが好ましい。これは、熱酸化を行うことで雰囲気中の酸素原子と半導体基板中のシリコン原子が反応してシリコン酸化膜が形成されるため、初期の基板上面１９より半導体基板の内部（－Ｚ方向側）に、清浄なシリコン酸化膜と半導体基板との界面が形成されるからである。

以上のゲート絶縁膜形成段階Ｓ１０３によって、膜厚の厚いゲート絶縁膜２５Ｂ、および膜厚がゲート絶縁膜２５Ｂより薄いゲート絶縁膜２５Ａを備えるゲート絶縁膜２６が形成される。ゲート絶縁膜２６には、ゲート絶縁膜２５Ａとゲート絶縁膜２５Ｂの膜厚が変化する部分である段差部Ｃが形成される。段差部Ｃは、上面視で、ｐ型ウェル領域２２Ａとｎ型ドリフト層１８のＸ軸方向の境界位置にあってよい。段差部Ｃの位置をウェル領域２２Ａとｎ型ドリフト層１８のＸ軸方向の境界位置とするのは、２つのＭＯＳＦＥＴ部の間で、ゲート絶縁膜の膜厚に差をつけるためである。段差部Ｃは、Ｘ軸方向の所定の幅を有してもよい。Ｘ軸方向の所定の幅とは、例えば０～３００ｎｍの範囲であってよい。

次に図１１では、図４のゲート電極形成段階Ｓ１０４を説明する。ゲート絶縁膜２６の上面にゲート電極層２７を形成する。ゲート電極層２７は、ゲート絶縁膜２６を覆う。

ゲート絶縁膜２６は、膜厚の薄いゲート絶縁膜２５Ａおよびゲート絶縁膜２５より厚いゲート絶縁膜２５Ｂを備え、膜厚が変化する部分に段差部Ｃを備える。ゲート電極層２７には、上面視で、ゲート絶縁膜２６の段差部Ｃに対応する位置に段差が形成されていてよい。ゲート電極層２７の段差については、ゲート絶縁膜２６が露出することの無いようにゲート絶縁膜２６の段差部Ｃの形状に倣った形状であってよい。

ゲート電極層２７は、ポリシリコン等の導電材料で形成されてよい。ゲート電極層２７はＣＶＤ法で形成されてよい。ゲート電極層２７の膜厚は、上面および下面がＸ軸に平行となっている部分でのＺ軸方向の高さであってよい。ゲート電極層２７の膜厚は、一例として、３００～１０００ｎｍである。

次に、図１２では、フォトリソグラフィおよびエッチングにより、選択的にゲート絶縁膜２６およびゲート電極２７の積層構造を形成する。ゲート絶縁膜２６およびゲート電極２７の積層構造は、Ｘ軸方向に並んでいてよい。ゲート絶縁膜２６およびゲート電極２７の積層構造は、－Ｘ軸方向側がゲート絶縁膜２６Ａおよびゲート電極２７Ａの積層構造で、＋Ｘ軸方向側がゲート絶縁膜２６Ｂおよびゲート電極２７Ｂの積層構造であってよい。

ゲート絶縁膜２６とゲート電極２７の積層構造は、隣接するｐ型ウェル領域２２およびそれぞれのｐ型ウェル領域２２内に設けられた１つのソース領域の一部、およびｎ型ドリフト層１８を覆うように形成されてよい。つまり、ゲート絶縁膜２６Ａとゲート電極２７Ａの積層構造は、ｐ型ウェル領域２２Ａ、ｎ^＋型ソース領域２３Ａ、ｐ型ウェル領域２２Ｂ、ｎ^＋型ソース領域２３Ｂ、およびｎ型ドリフト層１８を覆っていてよい。同様に、ゲート絶縁膜２６Ｂとゲート電極２７Ｂの積層構造は、ｐ型ウェル領域２２Ｂ、ｎ^＋型ソース領域２３Ｃ、ｐ型ウェル領域２２Ｃ、ｎ^＋型ソース領域２３Ｄ、およびｎ型ドリフト層１８を覆っていてよい。

ゲート絶縁膜２６とゲート電極２７の積層構造は、ゲート絶縁膜２６の－Ｘ軸方向側の端とゲート電極２７の－Ｘ軸方向側の端は上面視で略一致していてよい。ゲート絶縁膜２６の＋Ｘ軸方向側の端とゲート電極２７の＋Ｘ軸方向側の端は上面視で略一致していてよい。ゲート絶縁膜２６およびゲート電極２７について、－Ｘ軸方向側の端と＋Ｘ軸方向側の端は略一致するようにすることで、１つの同じエッチング用マスクを用いて製造することが可能となる。

ゲート絶縁膜２６の－Ｘ軸方向側の端は、上面視で、－Ｘ軸方向側のｐ型ウェル領域２２内の＋Ｘ軸方向側のｎ^＋型ソース領域２３上にあってよい。ゲート絶縁膜２５の＋Ｘ軸方向側の端は、上面視で、＋Ｘ軸方向側のｐ型ウェル領域２２内の－Ｘ軸方向側のｎ^＋型ソース領域２３上にあってよい。つまり、ゲート絶縁膜２６Ａの－Ｘ軸方向側の端は、上面視で、－Ｘ軸方向側のｐ型ウェル領域２２Ａ内の＋Ｘ軸方向側のｎ^＋型ソース領域２３Ａ上にあってよい。ゲート絶縁膜２６Ａの＋Ｘ軸方向側の端は、上面視で、＋Ｘ軸方向側のｐ型ウェル領域２２Ｂ内の－Ｘ軸方向側のｎ^＋型ソース領域２３Ｂ上にあってよい。

次に、図１３では、図４の層間絶縁膜形成段階Ｓ１０５を説明する。ゲート電極２７を覆うように、層間絶縁膜２８を形成する。層間絶縁膜２８は、例えばＢＰＳＧ、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等で形成されてよい。層間絶縁膜２８は、例えばＢＰＳＧの下（ＢＰＳＧとゲート電極２７の間）にＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、ＮＳＧ（Ｎｏｎｅ-ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）あるいはＴＥＯＳ（テトラエトキシシラン）膜のいずれかを形成した積層膜であってよい。層間絶縁膜２８の膜厚は、例えば１μｍであってよい。層間絶縁膜２８の膜厚は、上面および下面がＸ軸に平行な部分のＺ軸方向の厚さであってよい。

次に、図１４では、図４のコンタクトホール形成段階Ｓ１０６を説明する。フォトリソグラフィおよびエッチングにより、層間絶縁膜２８にコンタクトホール３１を形成する。コンタクトホール３１は、ｎ^＋型ソース領域２３およびｐ型ウェル領域２２を露出してよい。図１４では、コンタクトホール３１は、ｎ^＋型ソース領域２３Ｂ、ｐ型ウェル領域２２Ｂ、およびｎ^＋型ソース領域２３Ｃを露出しする。

コンタクトホール３１は、異方性のドライエッチングによって形成してよい。コンタクトホール３１を形成後、層間絶縁膜２８をリフロー処理してよい。コンタクトホール３１を形成後、層間絶縁膜２８をリフロー処理しなくてもよい。図１４において、ゲート絶縁膜２６，ゲート電極２７の端面は、層間絶縁膜２８によって覆われていてよい。

図１４で、コンタクトホール３１の－Ｘ軸方向側が層間絶縁膜２８Ａで、コンタクトホール３１の＋Ｘ軸方向側が層間絶縁膜２８Ｂである。

図２Ｃに示す断面構造となるよう製造する際は、ゲート絶縁膜２６の上面にゲート電極２７を形成した後、フォトリソグラフィおよびエッチングで、ポリシリコンのみをエッチングして、ゲート絶縁膜はエッチングしない。その後ゲート絶縁膜２６およびゲート電極２７の上面の全体に層間絶縁膜を形成して、その後、フォトリソグラフィおよびエッチングで、層間絶縁膜２８およびゲート絶縁膜２６を同じ工程でエッチングして、コンタクトホールを形成する。

図２Ａにおいて、ソース電極形成段階Ｓ１０７およびドレイン電極形成段階Ｓ１０８を説明する。まず、ソース電極形成段階Ｓ１０７では、層間絶縁膜２８を覆うようにソース電極２９を形成する。ソース電極２９はアルミニウムあるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ－Ｃｕ）等の金属膜であってよい。ソース電極２９は、スパッタ法で形成してよい。ソース電極２９は、層間絶縁膜２８上にバリアメタル（不図示）を介して形成してよい。バリアメタルは、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、またはこれらの積層膜（例えば、Ｔｉ／ＴｉＮ等）であってよい。バリアメタルは、スパッタ法で形成してよい。ソース電極２９は、コンタクトホール３１を充填してよい。ソース電極２９は、ｎ^＋型ソース領域２３およびｐ型ウェル領域２２と電気的に接続する。

ドレイン電極形成段階Ｓ１０８において、基板下面２０のドレイン層に接しドレイン電極３０を形成する。ドレイン電極３０はニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）あるいはアルミニウムを主成分とする合金（Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ―Ｃｕ）等の金属膜などから形成される積層膜（例えば、Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ等）であってよい。ドレイン電極３０は、スパッタ法で形成してよい。次に、熱処理を行い、ｎ⁺型ドレイン層１７とドレイン電極３０とのオーミック接合を形成する。ソース電極形成段階Ｓ１０７の後、且つドレイン電極形成段階Ｓ１０８の前において、基板下面２０側を研削してもよい。ここまでの製造工程により半導体装置１００が完成する。

図１５において、半導体装置１００の変形例として半導体装置１０１を説明する。半導体装置１０１では、隣接する単位セル４１Ａ，４１Ｂにおいて、ゲート絶縁膜２６Ａと２６Ｂが異なる形状となっている。異なる形状とは、ゲート絶縁膜２６Ａが膜厚の薄いゲート絶縁膜２５Ａおよび膜厚がゲート絶縁膜２５Ａより厚いゲート絶縁膜２５Ｂを備え、－Ｘ軸方向側にゲート絶縁膜２５Ａが、＋Ｘ軸方向側にゲート絶縁膜２５Ａが配置するのに対し、ゲート絶縁膜２６Ｂでは膜厚の薄いゲート絶縁膜２５Ｃおよび膜厚がゲート絶縁膜２５Ｃより厚いゲート絶縁膜２５Ｄを備え、－Ｘ軸方向側にゲート絶縁膜２５Ｄが、＋Ｘ軸方向側にゲート絶縁膜２５Ｃが配置することでよい。半導体装置１０１の製造方法は、半導体装置１００の製造方法と同じであってよい。半導体装置１０１では、半導体装置１００と同様に、ｄｉ／ｄｔを小さくする効果が得られる。

本発明の第２の実施形態を図１６に基づいて説明する。第２の実施形態の半導体装置１１０と第１の実施形態の半導体装置１００との違いは、ゲート絶縁膜２６Ａの段差部Ｃの位置がゲートネック部３２Ａの上方に設けられる点である。ゲート絶縁膜２６Ａは、膜厚の薄いゲート絶縁膜２５Ａおよびゲート絶縁膜２５Ａより膜厚の厚いゲート絶縁膜２５Ｂよりなる。ゲート絶縁膜２５Ａおよびゲート絶縁膜２５ＢはＸ軸方向に並んでいてよい。ゲート絶縁膜２５Ａおよびゲート絶縁膜２５Ｂは連続している。ゲート絶縁膜２５Ａおよびゲート絶縁膜２５Ｂの膜厚が変化する部分に段差部Ｃが設けられる。ゲート絶縁膜２５Ａは、ｎ^＋型ソース領域２３Ａ、ｐ型ウェル領域２２Ａ、およびｎ型ドリフト層１８の上面に設けられる。ゲート絶縁膜２５Ｂは、ｎ^＋型ソース領域２３Ｂ、ｐ型ウェル領域２２Ｂ、およびｎ型ドリフト層１８の上面に設けられる。ゲート絶縁膜２６Ａの段差部Ｃは、上面視でゲートネック部３２Ａ上に設けられる。単位セル４１Ａにおいて、ＭＯＳＦＥＴ部４２Ａのチャネル部４４Ａの上面のゲート絶縁膜は、ゲート絶縁膜２５Ａよりなり、ＭＯＳＦＥＴ部４３Ａのチャネル部４５Ａの上面のゲート絶縁膜はゲート絶縁膜２５Ｂよりなる。

第２の実施形態の半導体装置１１０では、第１の実施形態の半導体装置１００と同様に、チャネル部４４上のゲート絶縁膜２５Ａの膜厚は、チャネル部４５上のゲート絶縁膜２５Ｂの膜厚より薄い構造となっている。そのため、ＭＯＳＦＥＴ部４２およびＭＯＳＦＥＴ部４３でしきい値が異なり、ｄｉ／ｄｔ特性を調整することが可能となる。第２の実施形態の半導体装置１１０では、半導体装置１００に比べてゲート－ドレイン間の静電容量が大きくなることでターンオフ時のｄｖ／ｄｔが小さくなりノイズが低減される。

第２の実施形態の半導体装置１１０の製造方法については、第１の実施形態の半導体装置１００の製造方法と同様であるため、記載を省略する。

本発明の第３の実施形態を図１７に基づいて説明する。第３の実施形態の半導体装置１２０と第１の実施形態の半導体装置１００との違いは、ゲート絶縁膜２６Ａの段差部Ｃの位置がｐ型ウェル領域２２Ａの上方に設けられる点である。

ゲート絶縁膜２６Ａは、膜厚の薄いゲート絶縁膜２５Ａおよび膜厚がゲート絶縁膜２５Ａより厚いゲート絶縁膜２５Ｂよりなる。ゲート絶縁膜２５Ａおよびゲート絶縁膜２５ＢはＸ軸方向に並んでいてよい。ゲート絶縁膜２５Ａおよびゲート絶縁膜２５Ｂは、連続していてよい。ゲート絶縁膜２５Ａとゲート絶縁膜２５Ｂの膜厚が変化する部分に段差部Ｃが設けられる。ゲート絶縁膜２５Ａは、ｎ^＋型ソース領域２３Ａ、ｐ型ウェル領域２２Ａの上面に設けられる。ゲート絶縁膜２５Ｂは、ｎ^＋型ソース領域２３Ｂ、ｐ型ウェル領域２２Ｂ、ｎ型ドリフト層１８、およびｐ型ウェル領域２２Ａの上面に設けられる。つまり、段差部Ｃは、上面視でｐ型ウェル領域２２Ａ上にある。単位セル４１Ａにおいて、ＭＯＳＦＥＴ部４２Ａのチャネル部４４Ａの上面のゲート絶縁膜は、ゲート絶縁膜２５Ａおよびゲート絶縁膜２５Ｂよりなり、ＭＯＳＦＥＴ部４３Ａのチャネル部４５Ａの上面のゲート絶縁膜はゲート絶縁膜２５Ｂよりなる。

第３の実施形態の半導体装置１２０では、チャネル部４４Ａ上にゲート絶縁膜２５Ａおよびゲート絶縁膜２５Ｂが設けられている。そのため、第１の実施形態と同様にＭＯＳＦＥＴ部４２およびＭＯＳＦＥＴ部４３でしきい値が異なり、ｄｉ／ｄｔ特性を調整することが可能となる。第３の実施形態の半導体装置１２０では、ゲート絶縁膜２５の段差部Ｃが上面視でｐ型ウェル領域２２Ａ上にあることで、半導体装置１００と比べてゲート－ソース間の静電容量が小さくなることでＱｇ（充電電荷量）を抑えドライブ損失を小さくできる。

第３の実施形態の半導体装置１２０の製造方法については、第１の実施形態の半導体装置１００の製造方法と同様であるため、記載を省略する。

本発明の第４の実施形態を図１８に基づいて説明する。第４の実施形態の半導体装置１３０と第１の実施形態の半導体装置１００との違いは、ゲート絶縁膜２６およびゲート電極２７がゲートネック部３２の上方で層間絶縁膜２８によって分割されている点である。

半導体装置１３０では、膜厚の薄いゲート絶縁膜２５Ａおよび膜厚がゲート絶縁膜２５Ａより厚いゲート絶縁膜２５Ｂが層間絶縁膜２８Ａで分割されている。また、半導体装置１３０のゲート電極２７Ａは、ゲート絶縁膜２５Ａ上およびゲート絶縁膜２５Ｂ上に形成されている。ゲート電極２７Ａは、層間絶縁膜２８Ａで分割されている。ゲート絶縁膜２５Ａ上のゲート電極２７Ａについて、－Ｘ軸方向側の端部がゲート絶縁膜２５Ａの－Ｘ軸方向側の端部と略一致し、＋Ｘ軸方向側の端部がゲート絶縁膜２５Ａの＋Ｘ軸方向側の端部と略一致している。同様に、ゲート絶縁膜２５Ｂ上のゲート電極２７Ａについて、－Ｘ軸方向側の端部がゲート絶縁膜２５Ｂの－Ｘ軸方向側の端部と略一致し、＋Ｘ軸方向側の端部がゲート絶縁膜２５Ａの＋Ｘ軸方向側の端部と略一致している。ゲート絶縁膜２５Ａ上のゲート電極２７Ａおよびゲート絶縁膜２５Ｂ上のゲート電極２７Ａは、同一のゲート配線（不図示）を通してゲートパッド１６に接続していてよい。ゲート絶縁膜２５Ａ上のゲート電極２７Ａおよびゲート絶縁膜２５Ｂ上のゲート電極２７Ａは、電気的に接続されている。

半導体装置１３０において、ゲート絶縁膜２５Ａは、ｎ^＋型ソース領域２３Ａ、ｐ型ウェル領域２２Ａ、および、ｎ型ドリフト層１８と接している。半導体装置１３０において、ゲート絶縁膜２５Ｂは、ｎ^＋型ソース領域２３Ｂ、ｐ型ウェル領域２２Ｂ、および、ｎ型ドリフト層１８と接している。単位セル４１Ａにおいて、ＭＯＳＦＥＴ部４２Ａのチャネル部４４Ａの上面のゲート絶縁膜は、ゲート絶縁膜２５Ａよりなり、ＭＯＳＦＥＴ部４３Ａのチャネル部４５Ａの上面のゲート絶縁膜は、ゲート絶縁膜２５Ｂよりなる。

第４の実施形態の半導体装置１３０では、チャネル部４４上にゲート絶縁膜２５Ａが設けられ、チャネル部４５上にゲート絶縁膜２５Ｂが設けられている。そのため、第１の実施形態と同様にＭＯＳＦＥＴ部４２およびＭＯＳＦＥＴ部４３でしきい値が異なり、ｄｉ／ｄｔ特性を調整することが可能となる。第４の実施形態の半導体装置１３０では、ゲート絶縁膜２５Ａおよびゲート絶縁膜２５Ｂが層間絶縁膜２８Ａで分割されることで、半導体装置１００に比べてゲート－ドレイン間の静電容量を小さくすることができる。

第４の実施形態の半導体装置１３０の製造方法については、ゲート絶縁膜２６Ａおよびゲート電極２７Ａをフォトリソグラフィとエッチングで加工する際段差部Ｃ近傍も取り除く点が第１の実施形態の半導体装置１００の製造方法と異なるが、他は同様であるため、記載を省略する。

図１９は、第１の実施形態の比較例を説明する図である。比較例の半導体装置２００では、ゲート絶縁膜の膜厚は均一となっている。つまり、単位セル４１Ａ内のＭＯＳＦＥＴ部４２ＡとＭＯＳＦＥＴ部４３Ａとは、ゲート絶縁膜の膜厚が同じとなっている。同様に、単位セル４１Ｂ内のＭＯＳＦＥＴ部４２ＢとＭＯＳＦＥＴ部４３Ｂとは、ゲート絶縁膜の膜厚が同じとなっている。また、ゲート絶縁膜２６Ａ，２６Ｂは膜厚が同じである。本例では、ゲート絶縁膜２６Ａ，２６Ｂの膜厚は、第１の実施形態の半導体装置１００のゲート絶縁膜２５Ａの膜厚と同じであってよい。

図２０Ａは、半導体装置２００のゲート電圧とドレイン電流との関係を示す図である。図３Ａで示した第１の実施形態におけるゲート電圧とドレイン電流の関係を点線で示し、比較例におけるゲート電圧とドレイン電流の関係を実線で示す。半導体装置２００では、ＭＯＳＦＥＴ部４２ＡおよびＭＯＳＦＥＴ部４３Ａのしきい値電圧Ｖｔｈ１は、ゲート絶縁膜２６Ａの膜厚などによって決定されるが、ゲート絶縁膜２６Ａの膜厚が均一なため、同じしきい値電圧Ｖｔｈ１となっている。

半導体装置２００のゲート絶縁膜２６の膜厚は、半導体装置１００のＭＯＳＦＥＴ部４２Ａのゲート絶縁膜２５Ａの膜厚と同じである。半導体装置２００では、ＭＯＳＦＥＴ部４２ＡおよびＭＯＳＦＥＴ部４３Ａには、同じゲート電圧が印加されるため、ＭＯＳＦＥＴ部４２ＡおよびＭＯＳＦＥＴ部４３Ａは、ゲート電圧がＶｔｈ１を超えた時点より同時にドレイン電流ＩＤ２００が流れ始める。そのため、半導体装置２００は全体がＯＮ状態となり、第１の実施形態におけるＩＤ１の２倍のドレイン電流が流れる。

図２０Ｂは、ドレイン電流と時間の関係を示す図である。図３Ｂで示した第１の実施形態におけるドレイン電流と時間の関係を点線で示し、比較例におけるドレイン電流と時間の関係を実線で示す。図２０Ｂにはゲート電圧ＶＧも示した。ゲート電圧ＶＧがＶｔｈ１を超えた時点で、ＭＯＳＦＥＴ部４２ＡおよびＭＯＳＦＥＴ部４３Ａでドレイン電流ＩＤ１が流れ始める。よって、半導体装置２００では、ゲート電圧ＶＧがＶｔｈ１を超えた時点で、第１の実施形態におけるＩＤ１の２倍のドレインが流れ始める。そのため、半導体装置２００では、ゲート電圧ＶＧがＶｔｈ１を超えた時の電流の傾き（実線）が、同じく半導体装置１００の電流の傾き（点線）に比べ大きく、ｄｉ／ｄｔが大きい。ＭＯＳＦＥＴのオン抵抗を下げるために、微細化によって単位セル４１の密度を向上する場合、ターンオン時のｄｉ／ｄｔが大きいとゲイン特性も高くなるために、による電磁障害（ノイズ）のリスクが出ると言った問題がある。

本例では、縦型ＭＯＳＦＥＴの場合を示したが、縦型ＩＧＢＴの場合も同様に、短絡耐量が低下するという問題に対して、ゲート絶縁膜の膜厚を厚くすることで、チャネルに流れる電流を減らし飽和電流を抑制して、ＩＧＢＴが短絡状態になった際の短絡電流を下げて短絡耐量を向上することが可能となる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 半導体基板
１２ 耐圧構造部
１４ 活性領域
１６ ゲートパッド
１７ ドレイン層
１８ ドリフト層
１９ 基板上面
２０ 基板下面
２２、２２Ａ、２２Ｂ、２２Ｃ ｐ型ウェル領域、
２３、２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ ｎ^＋型ソース領域
２４ シリコン酸化膜
２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ ゲート絶縁膜
２６、２６Ａ、２６Ｂ ゲート絶縁膜
２７、２７Ａ、２７Ｂ ゲート電極
２８、２８Ａ、２８Ｂ 層間絶縁膜
２９ ソース電極
３０ ドレイン電極
３１ コンタクトホール
３２Ａ、３２Ｂ ゲートネック部
４１Ａ、４１Ｂ 単位セル
４２Ａ、４３Ａ、４２Ｂ、４３Ｂ ＭＯＳＦＥＴ部
４４Ａ、４５Ａ、４４Ｂ、４５Ｂ チャネル部

Claims (7)

1. 上面と下面を有する半導体基板の、
   前記上面側にドリフト層が配置され、前記下面側にドレイン層が配置され、
   前記ドリフト層の前記上面側に前記ドリフト層を介して並ぶ第１のウェル領域および第２のウェル領域が配置され、
   前記第１のウェル領域の前記上面側に、選択的に第１のソース領域が配置され、
   前記第２のウェル領域の前記上面側に、選択的に第２のソース領域が配置され、
   前記半導体基板の前記上面に選択的にゲート絶縁膜が配置され、
   前記ゲート絶縁膜の上面にゲート電極が配置され、
   前記ゲート絶縁膜は、連続する第１のゲート絶縁膜および第２のゲート絶縁膜を有し、
   前記第１のゲート絶縁膜は、前記第１のウェル領域および前記第１のソース領域の上面に配置され、
   前記第２のゲート絶縁膜は、前記第２のウェル領域および前記第２のソース領域の上面に配置され、
   前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が薄い
   ことを特徴とする半導体装置。
2. 前記第１のゲート絶縁膜が、前記ドリフト層の上面に配置され、
   前記第２のゲート絶縁膜も、前記ドリフト層の上面に配置される
   請求項１に記載の半導体装置。
3. 前記第２のゲート絶縁膜が、前記ドリフト層および前記第１のウェル領域の上面に配置される
   請求項１に記載の半導体装置。
4. 上面と下面を有する半導体基板の、
   前記上面側にドリフト層が配置され、前記下面側にドレイン層が配置され、
   前記ドリフト層の前記上面側に前記ドリフト層を介して並ぶ第１のウェル領域および第２のウェル領域が配置され、
   前記第１のウェル領域の前記基板上面側に、第１のソース領域が配置され、
   前記第２のウェル領域の前記基板上面側に、第２のソース領域が配置され、
   前記半導体基板の上面に選択的にゲート絶縁膜が配置され、
   前記ゲート絶縁膜の上面にゲート電極が配置され、
   前記ゲート絶縁膜は、層間絶縁膜を介して並ぶ第１のゲート絶縁膜および第２のゲート絶縁膜を有し、
   前記第１のゲート絶縁膜は、前記第１のウェル領域および前記第１のソース領域の上面に配置され、
   前記第２のゲート絶縁膜は、前記第２のウェル領域および前記第２のソース領域の上面に配置され、
   前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が薄い
   ことを特徴とする半導体装置。
5. 前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の１．３倍以上２倍以下である
   請求項１から４のいずれか一項に記載の半導体装置。
6. 上面と下面を備え、前記上面側にドリフト層を備え、前記下面側にドレイン層を備える半導体基板の、
   前記上面側に、ウェル領域を形成するウェル領域形成段階と、
   前記ウェル領域の前記上面側にソース領域を形成するソース領域形成段階と、
   前記上面に、第１のゲート絶縁膜と前記第１のゲート絶縁膜より膜厚の厚い第２のゲート絶縁膜を有するゲート絶縁膜を形成するゲート絶縁膜形成段階と、
   前記ゲート絶縁膜の上面にゲート電極を形成するゲート電極形成段階と、
   前記ゲート電極を覆うように層間絶縁膜を形成する層間絶縁膜形成段階と、
   前記層間絶縁膜の上面にソース電極を形成するソース電極形成段階と、
   前記半導体基板の下面にドレイン電極を形成するドレイン電極形成段階と
   を備える半導体装置の製造方法。
7. 前記ゲート絶縁膜形成段階において、前記半導体基板の全体に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜を選択的に除去した直後に、再びゲート絶縁膜を形成することで、膜厚の異なる前記第１のゲート絶縁膜と前記第１のゲート絶縁膜より膜厚の厚い前記第２のゲート絶縁膜を形成する
   請求項６に記載の半導体装置の製造方法。
   
   

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